JP2004191149A - Scanning test circuit and test method - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、スキャンテスト回路およびテスト方法に関し、特に、スキャンチェーンを分割することにより、故障検出率を高めたテストを行うことのできるスキャンテスト回路およびテスト方法に関するものである。
【0002】
【従来の技術】
近年、半導体装置の回路規模が増大し、これに伴い半導体装置の故障を効率よく検出することが重要となってきている。従来、半導体装置のテスト容易化のために、複数のスキャンフリップフロップによって、テストパターンを順にシフトさせるためのスキャンチェーンを構成したスキャンテスト回路が用いられている。
【0003】
例えば特許第2867930号公報には、検査対象ロジック回路にテストパターンを供給する入力セルを直列接続した入力セル群(スキャンチェーン)と、検査対象ロジック回路からのテストパターンを出力する出力セルを直列接続した出力セル群と、入力セル群および出力セル群の接続順序を入れ替える手段と、を備えた半導体装置が開示されている。この半導体装置は、m個(mは1以上の整数)の入力セルをもつ半導体装置のテストに必要なテストパターンの数を、出力セルの数に拘わりなくm・2mに圧縮し、テスト時間を短縮できるとともに、入力セル群と出力セル群との接続順序を入れ替えることにより、1つの半導体装置のテストのみならず、これらからの出力信号を入力信号とするもう一つの半導体装置のテストも効率的に行うことができるものである。
【0004】
【特許文献1】
特許第2867930号公報
【0005】
また、スキャンテスト回路として、図5に示すようなものが知られている。以下、その構成および動作について、図面を参照しながら説明する。
図5において、101〜103は、複数のスキャンフリップフロップ1を直列に接続してなるスキャンチェーン、21〜23は、それぞれが接続しているスキャンチェーン101〜103の先頭のスキャンフリップフロップ1にテストパターンを入力するスキャン入力、31〜33は、ぞれぞれが接続されているスキャンチェーン101〜103の最終段のスキャンフリップフロップ1からのテストパターンを出力するスキャン出力である。
【0006】
ここで、各スキャンフリップフロップ1には、被検査回路である検査対象ロジック回路(図示しない)が接続されており、キャプチャモード時に、スキャンフリップフロップ1は、テストパターンを検査対象ロジック回路に出力し、さらに検査対象ロジック回路から出力される値を取り込む。また、スキャンフリップフロップ1は、シフトモード時には、前段のスキャンフリップフロップ1からのテストパターンを、次段のスキャンフリップフロップ1に出力する。
【0007】
ここで、各スキャンチェーン101〜103に含まれるスキャンフリップフロップ1の段数は、テスト時間をより短くし、効率的にテストを行うために、ほぼ等しくなるようにされている。
【0008】
次に、このように構成される従来のスキャンテスト回路の動作について説明する。
シフトモード時に、スキャン入力21〜23から入力されたテストパターンは、各スキャンチェーン101〜103を伝播し、順次、当該スキャンチェーンを構成しているスキャンフリップフロップ1に設定される。その後、キャプチャモードに設定されると、各スキャンフリップフロップ1に設定されたテストパターンが、各スキャンフリップフロップ1に接続されている検査対象ロジック回路に入力される。すると、検査対象ロジック回路は入力されたテストパターンに基づいて所定の動作を行う。検査対象ロジック回路から出力された値は、スキャンフリップフロップ1に格納(キャプチャ)され、再びシフトモードになると、スキャンチェーン101〜103を伝播し、スキャン出力31〜33より出力される。これらスキャン出力31〜33からの出力値は、検査手段、例えばLSIテスタにて期待値と比較され、所定の処理を行ったか、すなわち半導体装置が故障していないか、テストされる。
【0009】
ここで、より短いテスト時間で、効率的なテストを行うために、各スキャンチェーン101〜103は、等しい段数のスキャンフリップフロップ1を有する構成とされている。このため、全てのスキャンチェーン101〜103によるテスト回数が等しくなっている。
【0010】
【発明が解決しようとする課題】
しかしながら、実際の半導体装置では、各スキャンチェーン101〜103がテストしようとする検査対象ロジック回路の回路規模および動作は一様でないため、全ての検査対象ロジック回路に対して、等しい故障検出率を持ったテストを行うことはできない。このため、特定のスキャンチェーン、例えばスキャンチェーン101がテストしようとする検査対象ロジック回路、の故障検出率が低いというように、故障検出率に不均衡が生じることがある。この不均衡を緩和するために、故障検出率が低いスキャンチェーン101を重点的にテストしようとすると、他のスキャンチェーン102、103を冗長的にテストすることになり、テスト時間増大の原因となる。
【0011】
このような故障検出率の不均衡を半導体装置の設計前に予測し、設計時に故障検出率の不均衡を考慮してスキャンチェーンを構成することは可能であるが、半導体装置の設計後に別の要因の不均衡が発覚した場合、特定のスキャンチェーンを重点的にテストする必要性が生じるため、さらにテスト時間増大となってしまう。
【0012】
本発明は、上記のような課題を解決するためになされたものであり、スキャンチェーンを複数の部分に分割することにより、分割したスキャンチェーンのテスト回数を分割しないスキャンチェーンより多くすることのできるスキャンテスト回路およびテスト方法を提供することを目的とする。
【0013】
【課題を解決するための手段】
上記の課題を解決するために、本発明の請求項1に係るスキャンテスト回路においては、シフト動作およびキャプチャ動作を行う複数段のスキャンフリップフロップからなるスキャンチェーンを、複数本備えたスキャンテスト回路において、上記スキャンチェーンの任意の位置に配置され、上記スキャンチェーンを分割するための複数のシフト入力切替セレクタ付スキャンフリップフロップと、上記シフト入力切替セレクタ付スキャンフリップフロップにテストパターンを入力する予備スキャン入力端子と、上記シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップよりテストパターンを出力する予備スキャン出力端子と、上記複数のスキャンチェーンのうち、いずれのスキャンチェーンを分割し、いずれのスキャンチェーンを分割しないかを設定する、併設されたモード設定回路と、を備え、上記併設されたモード設定回路の出力に基づいて、分割するスキャンチェーンの上記シフト入力切替セレクタ付スキャンフリップフロップの入力に、予備スキャン入力端子からの信号を接続し、上記シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップの出力を、予備スキャン出力端子に接続するもの、としたものである。
【0014】
本発明の請求項2に係るスキャンテスト回路においては、請求項1に記載のスキャンテスト回路において、上記シフト入力切替セレクタ付スキャンフリップフロップは、上記スキャンフリップフロップの入力段に、上記併設されたモード設定回路の出力に基づいて、前段に接続されているスキャンフリップフロップからの信号と、上記予備スキャン入力端子からの信号と、を切り替えて出力するセレクタを備えたもの、としたものである。
【0015】
本発明の請求項3に係るスキャンテスト回路においては、請求項1または請求項2に記載のスキャンテスト回路において、上記併設されたモード設定回路の出力に基づいて、上記各スキャンチェーンのシフト動作およびキャプチャ動作を切り替えるシフト/キャプチャ切替信号を出力するシフト/キャプチャ切替信号の生成部を、さらに備えたもの、としたものである。
【0016】
本発明の請求項4に係るスキャンテスト回路においては、請求項3に記載のスキャンテスト回路において、上記シフト/キャプチャ切替信号は、上記分割されていないスキャンチェーンにおいて、シフト動作とキャプチャ動作とを1回切り替える期間に、上記分割されているスキャンチェーンにおいては、シフト動作とキャプチャ動作とを複数回切り替える信号である、としたものである。
【0017】
本発明の請求項5に係るテスト方法においては、シフト動作およびキャプチャ動作を行う複数段のスキャンフリップフロップからなる複数本のスキャンチェーンと、上記スキャンチェーンの任意の位置に配置され、上記スキャンチェーンを分割するための複数のシフト入力切替セレクタ付スキャンフリップフロップと、上記シフト入力切替セレクタ付スキャンフリップフロップにテストパターンを入力するための複数の予備スキャン入力端子と、上記シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップよりテストパターンを出力する予備スキャン出力端子と、上記各スキャンチェーンのシフト動作およびキャプチャ動作を切り替る信号を出力するシフト/キャプチャ切替信号の生成部と、を備えたスキャンテスト回路におけるテスト方法であって、上記複数のスキャンチェーンのうち、いずれのスキャンチェーンを分割し、いずれのスキャンチェーンを分割しないかを設定するモード設定ステップと、上記モード設定ステップにおいて分割設定されたスキャンチェーンの、上記各シフト入力切替セレクタ付スキャンフリップフロップの入力部を、上記予備スキャン入力端子と接続し、当該スキャンチェーンの、上記各シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップの出力部を、上記予備スキャン出力端子と接続することにより、上記スキャンチェーンを分割するスキャンチェーン分割ステップと、上記各スキャンフリップフロップおよび上記各シフト入力切替セレクタ付スキャンフリップフロップにおいて、入力されたデータをシフトするシフトステップと、上記各スキャンフリップフロップおよび上記各シフト入力切替セレクタ付スキャンフリップフロップにおいて、保持しているデータを検査対象ロジック回路に出力し、当該回路からのデータを取り込むキャプチャステップと、を備えたもの、としたものである。
【0018】
本発明の請求項6に係るテスト方法においては、請求項5に記載のテスト方法において、上記シフトステップおよび上記キャプチャステップは、切替えて交互に実行するものであり、上記分割されていないスキャンチェーンにおいて、上記シフトステップおよび上記キャプチャステップを各々1回実行する間に、上記分割されているスキャンチェーンは、上記シフトステップおよび上記キャプチャステップを複数回実行するもの、としたものである。
【0019】
本発明の請求項7に係るテスト方法においては、請求項5または請求項6に記載のテスト方法において、上記各スキャンチェーンを分割するか否かは、上記スキャンチェーンに含まれる上記スキャンフリップフロップおよび上記各シフト入力切替セレクタ付スキャンフリップフロップの数と、上記各スキャンチェーンがテストしようとする検査対象ロジック回路のゲート数と、の比に基づいて決定されたもの、としたものである。
【0020】
本発明の請求項8に係るテスト方法においては、請求項5または請求項6に記載のテスト方法において、上記各スキャンチェーンを分割するか否かは、上記各スキャンチェーンに含まれる上記各スキャンフリップフロップ間、あるいは上記スキャンフリップフロップおよび上記シフト入力切替セレクタ付スキャンフリップフロップの間に含まれる論理ゲートの段数に基づいて決定されたもの、としたものである。
【0021】
本発明の請求項9に係るテスト方法においては、請求項5または請求項6に記載のテスト方法において、上記各スキャンチェーンを分割するか否かは、上記各スキャンチェーンがテストしようとする検査対象ロジック回路の故障検出率に基づいて決定されたもの、としたものである。
【0022】
【発明の実施の形態】
以下、本発明の実施の形態によるスキャンテスト回路について、図面を参照しながら説明する。なお、ここで示す実施の形態はあくまでも一例であって、必ずしもこの実施の形態に限定するものではない。
【0023】
本実施の形態は、各スキャンチェーンを構成するスキャンフリップフロップの間に、スキャン入力および予備スキャン入力から入力されるテストパターンを切り替えて入力とするシフト切替えセレクタ付スキャンフリップフロップを複数個挿入することにより、スキャンチェーンを分割できるようにし、分割したスキャンチェーンがテストしようとする検査対象ロジック回路のテスト回数を、分割していないスキャンチェーンがテストしようとする検査対象ロジック回路のテスト回数より多くし、重点的にテストできるようにするものである。
【0024】
図1は、本発明の実施の形態によるスキャンテスト回路の構成を示すブロック図である。
図1において、1は、スキャンフリップフロップ、2は、2種類の信号を切り替えてスキャンフリップフロップ1に入力するテスト入力セレクタ(以下、入力段にテスト入力セレクタ2を有するスキャンフリップフロップ1を入力セレクタ付スキャンフリップフロップ3と称す)、11〜13は、複数のスキャンフリップフロップ1の間に複数の入力セレクタ付スキャンフリップフロップ3を挿入し、これらのスキャンフリップフロップ1および入力セレクタ付スキャンフリップフロップ3を直列接続することにより構成したスキャンチェーン、21〜23は、それぞれが接続しているスキャンチェーン11〜13にテストパターンを入力するスキャン入力、31〜33は、それぞれが接続されているスキャンチェーン11〜13からのテストパターンを出力するスキャン出力である。ここで、スキャンチェーン11〜13は、初段のスキャンフリップフロップ1から最初の入力セレクタ付スキャンフリップフロップ3の前段のスキャンフリップフロップ1までのスキャンチェーン11a〜13a、最初の入力セレクタ付スキャンフリップフロップ3から次の入力セレクタ付スキャンフリップフロップ3の前段のスキャンフリッププロップ1までのスキャンチェーン11b〜13b、および最後の入力セレクタ付スキャンフリップフロップ3から最終段のスキャンフリップフロップ1までのスキャンチェーン11c〜13cに分割可能な構成となっている。
【0025】
また、41、42は、予備に準備されたものであり、分割されたスキャンチェーン11b〜13b、11c〜13cにテストパターンを入力する予備スキャン入力、S51、S52は、予備スキャン入力41、42より入力されたテストパターンを、分割されたスキャンチェーン11b〜13b、11c〜13cの初段の入力セレクタ付スキャンフリップフロップ3に入力する分割スキャン入力、S61、S62は、分割されたスキャンチェーン11a〜13a、11b〜13bの最終段のスキャンフリップフロップ1よりテストパターンを出力する分割スキャン出力、71、72は、予備に準備されたものであり、分割されたスキャンチェーン11a〜13a、11b〜13bからのテストパターンを出力する予備スキャン出力である。
【0026】
また、81は、スキャンチェーン11〜13のいずれを分割するかを設定する分割/非分割設定信号S81を生成するモード設定回路、82は、分割/非分割設定信号S81に基づいて、予備スキャン入力41、42を、分割スキャン入力S51、S52に接続する入力セレクタ、83は、分割/非分割設定信号S81に基づいて、分割スキャン出力S61、S62を、予備スキャン出力71、72に接続する出力セレクタである。
【0027】
ここで、入力段にテスト入力セレクタ2が接続されていないスキャンフリップフロップ1の、キャプチャ時の入力となるキャプチャ入力には、検査対象ロジック回路が接続され、シフト入力には、前段のスキャンフリップフロップ1からのシフト入力が接続されている。このスキャンフリップフロップ1は、キャプチャモード時に、テストパターンを検査対象ロジック回路に出力し、さらに、検査対象ロジック回路から出力される値を取り込み、シフトモード時に、前段のスキャンフリップフロップ1からのテストパターンを、次段のスキャンフリップフロップ1に出力する。
【0028】
また、入力セレクタ付スキャンフリップフロップ3は、その構成を図2に示したように、スキャンフリップフロップ1の、キャプチャ入力(通常入力)Dに、検査対象ロジック回路を接続し、シフト入力DTに、モード設定回路81が出力する分割/非分割設定信号S81に基づいて、前段のスキャンフリップフロップ1からの非分割時シフト入力と、予備スキャン入力41、42からの分割スキャン入力S51,S52と、を切り替えて出力する入力セレクタ2を接続したものである。この入力セレクタ付スキャンフリップフロップ3が属するスキャンチェーンが分割される時、テスト入力セレクタ2は、分割/非分割設定信号S81に基づいて分割スキャン入力S51,S52を選択し、これをスキャンフリップフロップ1のシフト入力DTに出力する。一方、スキャンチェーンが分割されない時、テスト入力セレクタ2は、分割/非分割設定信号S81に基づいて前段のスキャンフリップフロップ1の出力を選択し、これをスキャンフリップフロップ1のシフト入力DTに出力する。また、スキャンフリップフロップ1は、キャプチャモード時に、テストパターンを検査対象ロジック回路に出力し、さらに、検査対象ロジック回路から出力される値をキャプチャ入力Dより取り込み、シフトモード時に、シフト入力DTからのテストパターンを、次段のスキャンフリップフロップ1に出力する。
【0029】
また、いずれのスキャンチェーンを分割するかは、各スキャンチェーン11〜13に含まれるスキャンフリップフロップ1(入力セレクタ付スキャンフリップフロップ3が有するスキャンフリップフロップ1も含む)の数と、各スキャンチェーン11〜13がテストしようとする検査対象ロジック回路のゲートの数との比に基づいて決定されるものである。すなわち、スキャンフリップフロップ1の数に対する検査対象ロジック回路のゲートの数の割合が高いスキャンフリップフロップを分割するとよい。例えば、各スキャンチェーンの検査対象ロジック回路のゲートの数を、当該スキャンチェーンに含まれるスキャンフリップフロップ1の数で除算し、高い値が算出されたスキャンチェーンを、分割するスキャンチェーンに決定する。
【0030】
ここで、図1においては、3本のスキャンチェーン11〜13を有し、各々のスキャンチェーンが3本のスキャンチェーン(11a〜13a、11b〜13b、および11c〜13c)に分割可能な構成とされたスキャンテスト回路を示したが、スキャンチェーンの本数、および各スキャンチェーンの分割数は、これに限定するものではなく、任意の本数および分割数、とすることができる。スキャンチェーンの本数、および各スキャンチェーンの分割数は、スキャンテスト回路を含んでいる半導体装置の回路規模や、検査対象ロジック回路の故障検出率等に応じて決定することが望ましい。
【0031】
また、スキャンチェーン11〜13の各々には、当該スキャンチェーンが、スキャン動作を行うスキャンモードであるか、あるいはキャプチャ動作を行うキャプチャモードであるか、を設定するシフト/キャプチャ切替信号S90が入力される。このシフト/キャプチャ切替信号S90は、スキャンチェーンの本数と等しい数設けたシフト/キャプチャ切替信号生成部90によって、各スキャンチェーンに対応して生成、出力するようにしてもよい。
【0032】
シフト/キャプチャ切替信号S90を生成するシフト/キャプチャ切替信号生成部90の回路構成を、図3に示す。図3において、S91は、スキャンチェーン11〜13に適応される共通シフト/キャプチャ動作切替信号、S92は、分割されたスキャンチェーン11a〜13a、11b〜13b、および11c〜13cに適応される分割時シフト/キャプチャ動作切替信号、93は、分割時シフト/キャプチャ動作切替信号S92と分割/非分割設定信号S81とを入力とし、OR演算処理を行うゲート、94は、共通シフト/キャプチャ切替信号S91とゲート93の出力とを入力とし、AND演算処理を行うゲートである。ここで、共通シフト/キャプチャ切替信号S91および分割時シフト/キャプチャ切替信号S92は、図示しない端子を介して、テストパターンとして与えられる信号である。
【0033】
このシフト/キャプチャ切替信号生成部90は、モード設定回路81から出力される分割/非分割設定信号S81が分割設定である場合に、ゲート93より分割時シフト/キャプチャ切替信号S92を出力し、さらに、ゲート94によって共通シフト/キャプチャ切替信号S91と分割時シフト/キャプチャ切替信号S92とをANDした信号を、シフト/キャプチャ切替信号S90として出力する。また、分割/非分割設定信号S81が非分割設定である場合に、共通シフト/キャプチャ切替信号S91を、シフト/キャプチャ切替信号S90として出力する。
【0034】
ここで、共通シフト/キャプチャ切替信号S91および分割時シフト/キャプチャ切替信号S92は、分割されているスキャンチェーンの各部、および分割されていないスキャンチェーンの、それぞれ最終段のスキャンフリップフロップ1にテストパターンが設定された時点で、シフトモードからキャプチャモードに切り替える信号であることが望ましい。例えば、各スキャンフリップフロップ1および入力セレクタ付スキャンフリップフロップ3が、1単位時間に1段のスキャンフリップフロップ1あるいは入力セレクタ付スキャンフリップフロップ3にテストパターンをシフトさせるものであり、各スキャンチェーン11〜13が、図1のように、8個のスキャンフリップフロップ1と2個の入力セレクタ付スキャンフリップフロップ3とで構成され、先頭より4段目と7段目とに入力セレクタ付スキャンフリップフロップ3が配置されている場合、スキャン入力21〜23よりスキャンチェーン11〜13に入力されたテストパターンを、最終段のスキャンフリップフロップ1に設定するためには、10単位時間必要である。一方、スキャンチェーン11〜13が分割されている場合、スキャン入力21〜23と、予備スキャン入力41、42とから同時にテストパターンを入力すると、分割されたスキャンチェーンの各部の最終段のスキャンフリップフロップ1にテストパターンを設定するまでに要する時間は、スキャンチェーン11a〜13a、およびスキャンチェーン11c〜13cにおいては、3単位時間、スキャンチェーン11b〜13bにおいては、4単位時間である。このような場合、シフト/キャプチャ切替信号S90は、分割されていないスキャンチェーンを、テストパターン入力開始時より10単位時間後にキャプチャモード切り替え、分割されているスキャンチェーンを、テストパターン入力開始時より4単位時間後にキャプチャモードに切り替える信号であることが望ましい。
【0035】
次に、スキャンテスト回路の動作について、図面を参照しながら説明する。
図4は、スキャンテスト回路の動作を説明するタイミングチャートである。
図4において、S91は、共通シフト/キャプチャ切替信号の波形、S92は、分割時シフト/キャプチャ切替信号の波形である。これら共通シフト/キャプチャ切替信号S91および分割時シフト/キャプチャ切替信号S92は、ロウ期間がキャプチャモードを表し、ハイ期間がシフトモードを表すよう図示されている。また、LCは、スキャンチェーン11〜13のシフト/キャプチャ動作を示す波形、SCは分割されたスキャンチェーン11a〜13a、11b〜13b、11c〜13cのシフト/キャプチャ動作を示す波形、capture1〜capture4は、キャプチャ動作、shift1〜shift4は、シフト動作である。
【0036】
また、図4には、共通シフト/キャプチャ切替信号S91が1回シフト/キャプチャ動作を切り替える期間に、分割時シフト/キャプチャ切替信号S92が3回シフト/キャプチャ動作を切り替えるように示しているが、共通シフト/キャプチャ切替信号S91がシフト/キャプチャ動作を1回切り替える期間に分割時シフト/キャプチャ切替信号S92が動作を切り替える回数は、3回に限定されるものではなく、各スキャンチェーン11〜13に挿入されている入力セレクタ付スキャンフリップフロップ3の個数によって決まるものである。例えば、スキャンチェーン11に挿入する入力セレクタ付スキャンフリップフロップ3の個数をn(nは1以上の整数)個とすると、スキャンチェーン11は、(n+1)本に分割されるため、共通シフト/キャプチャ切替信号S91が1回シフト/キャプチャ動作を切り替える期間に、分割時シフト/キャプチャ切替信号S92がシフト/キャプチャ動作を切り替える回数は、(n+1)回となる。
【0037】
スキャンテスト時、モード設定回路81は、各スキャンチェーン11〜13を分割するか否かを設定する設定値を出力する。例えば、スキャンチェーン11を分割、スキャンチェーン12、13を非分割とする分割/非分割設定信号S81が出力されると、入力セレクタ82によって、予備スキャン入力41、42は、それぞれ分割された各スキャンチェーン11b、11cに対する入力である分割スキャン入力S51、S52に接続される。そして、分割された各スキャンチェーン11b、11cの出力である分割スキャン出力S61、S62は、出力セレクタ83によって、予備スキャン出力71、72に接続される。従って、分割されたスキャンチェーン11a〜11cに対してテストパターンを入力する端子は、スキャン入力21および予備スキャン入力41、42となり、テストパターンを出力する端子は、スキャン出力31および予備スキャン出力71、72となる。また、分割されていないスキャンチェーン12、13にテストパターンを入力する端子は、それぞれスキャン入力22、23であり、テストパターンを出力する端子は、それぞれスキャン出力72、73である。
【0038】
この時、分割されたスキャンチェーン11a〜11cには、図3に示したシフト/キャプチャ切替信号生成部90において分割時シフト/キャプチャ切替信号S92と共通シフト/キャプチャ切替信号S91とをANDしたシフト/キャプチャ切替信号S90が供給される。一方、分割されていないスキャンチェーン12、13には、共通シフト/キャプチャ切替信号S91が、シフト/キャプチャ切替信号S90として供給される。シフト/キャプチャ切替信号S90が、これらスキャンチェーン11a〜11c、12、13を同時にキャプチャモードに設定すると、それ以降、スキャンチェーン12、13は図4の波形LCに示したように動作する。一方、スキャンチェーン11は、波形SCに示したように動作する。この場合、分割されていないスキャンチェーン12、13がキャプチャ動作capture1およびシフト動作shift1をそれぞれ1回づつ行う期間に、分割されたスキャンチェーン11a〜11cは、3回のキャプチャ動作capture2〜capture4およびシフト動作shift2〜shift4を繰り返して行う。このため、スキャンチェーン11aを3つに分割したことにより、分割しないスキャンチェーン12、13の3倍のシフト/キャプチャ動作が実現されている。ここで、シフト動作shift1〜shift4時に、スキャン出力31〜33および予備スキャン出力71、72から出力されたテストパターンを、検査手段、例えばLSIテスタにて期待値と比較し、所定の処理を行ったかテストする場合、スキャンチェーン12、13において1回のテストを行う期間に、分割されたスキャンチェーン11a〜11cにおいては、3回のテストを行うことができることになる。
【0039】
以上のように、本実施の形態によるスキャンテスト回路においては、各スキャンチェーン11〜13を構成する各スキャンフリップフロップ1の間に、前段のスキャンフリップフロップ1が出力するテストパターンと予備スキャン入力41、42からのテストパターンとを切り替えて入力とする入力セレクタ付スキャンフリップフロップ3を複数個挿入し、モード設定回路81が出力する分割/非分割設定信号S81に基づいて、スキャンチェーン11〜13を分割できるようにしたことにより、分割されたスキャンチェーン11a〜11c、12a〜12c、13a〜13cがテストしようとする検査対象ロジック回路に対するテストパターンの入力回数、およびその検査対象ロジック回路からの出力を期待値と比較する回数を、分割されていないスキャンチェーン11〜13がテストしようとする検査対象ロジック回路に対するテストパターンの入力回数、およびその検査対象ロジック回路からの出力を期待値と比較する回数より多くすることができる。これにより、故障検出率が低い部分を重点的にテストすることができるようになるため、故障検出率が高い部分を冗長的にテストすることを防止でき、テスト時間短縮および効率的なテストの実施が可能となる。また、スキャンチェーン11〜13のいずれを分割するかを、モード設定回路81により設定することにより、重点的にテスト回数を割り振るスキャンチェーンを、半導体装置の設計後、すなわちテストの開発時に選択することができるため、テストの自由度を向上させることができる。
【0040】
なお、本実施の形態では、いずれのスキャンチェーンを分割するかを、各スキャンチェーン11〜13に含まれるスキャンフリップフロップ1(入力セレクタ付スキャンフリップフロップ3が有するスキャンフリップフロップ1も含む)の数と、各スキャンチェーン11〜13がテストしようとする検査対象ロジック回路のゲートの数の比に基づいて決定するようにしたが、いずれのスキャンチェーンを分割するかを、各スキャンチェーン11〜13に含まれるスキャンフリップフロップ1と次段のスキャンフリップフロップ1との間に含まれる論理ゲートの最大段数を算出する評価方法により決定してもよい。すなわち、各スキャンフリップフロップ1と次段のスキャンフリップフロップ1との間に含まれる検査対象ロジック回路のゲートの数を計数し、ゲート数が多いスキャンフリップフロップ1を含むスキャンチェーンを分割するようにしてもよい。これにより、ゲート段数が多い部分のテスト回数を多くし、重点的にテストすることができる。
【0041】
また、いずれのスキャンチェーンを分割するかを、各スキャンチェーン11〜13がテストしようとする検査対象ロジック回路の故障検出率により決定してもよい。故障検出率の低いスキャンチェーンを分割することにより、故障検出率が低い部分のテスト回数を多くし、故障検出率を向上させることができる。
【0042】
【発明の効果】
以上のように、本発明の請求項1によるスキャンテスト回路によれば、シフト動作およびキャプチャ動作を行う複数段のスキャンフリップフロップからなるスキャンチェーンを、複数本備えたスキャンテスト回路において、上記スキャンチェーンの任意の位置に配置され、上記スキャンチェーンを分割するための複数のシフト入力切替セレクタ付スキャンフリップフロップと、上記シフト入力切替セレクタ付スキャンフリップフロップにテストパターンを入力する予備スキャン入力端子と、上記シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップよりテストパターンを出力する予備スキャン出力端子と、上記複数のスキャンチェーンのうち、いずれのスキャンチェーンを分割し、いずれのスキャンチェーンを分割しないかを設定する、併設されたモード設定回路と、を備え、上記併設されたモード設定回路の出力に基づいて、分割するスキャンチェーンの上記シフト入力切替セレクタ付スキャンフリップフロップの入力に、予備スキャン入力端子からの信号を接続し、上記シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップの出力を、予備スキャン出力端子に接続するもの、としたので、上記スキャンチェーンを分割することができる。また、分割したスキャンチェーンの単位時間あたりのテスト回数を、分割しないスキャンチェーンのテスト回数より多くすることにより、故障検出率が低い部分を重点的にテストすることができるようになるため、故障検出率が高い部分を冗長的にテストすることを防止でき、テスト時間短縮および効率的なテストの実施が可能となる。さらに、上記併設されたモード設定回路により上記各スキャンチェーンを分割するか否かを設定するようにしたため、いずれのスキャンチェーンに重点的にテスト回数を割り振るかを、半導体装置の設計後に選択することができるようになり、より自由度の高いテストを、短いテスト時間で効率的に行うことができる。
【0043】
また、本発明の請求項2によるスキャンテスト回路によれば、請求項1に記載のスキャンテスト回路において、上記シフト入力切替セレクタ付スキャンフリップフロップは、上記スキャンフリップフロップの入力段に、上記併設されたモード設定回路の出力に基づいて、前段に接続されているスキャンフリップフロップからの信号と、上記予備スキャン入力端子からの信号と、を切り替えて出力するセレクタを備えたもの、としたので、上記スキャンチェーンを分割しないときは上記前段に接続されているスキャンフリップフロップを用いてシフト動作し、上記スキャンチェーンを分割したときは、上記予備スキャン入力端子からの信号を用いてシフト動作することにより、上記スキャンチェーンを分割した時と分割しないときとで、異なったテストパターンをシフトすることができる。
【0044】
また、本発明の請求項3によるスキャンテスト回路によれば、請求項1または請求項2に記載のスキャンテスト回路において、上記併設されたモード設定回路の出力に基づいて、上記各スキャンチェーンのシフト動作およびキャプチャ動作を切り替えるシフト/キャプチャ切替信号を出力するシフト/キャプチャ切替信号の生成部を、さらに備えたもの、としたので、上記分割されていないスキャンチェーンおよび上記分割されたスキャンチェーンに、各々シフト/キャプチャ切替信号を切り替えながら供給することにより、上記分割されていないスキャンチェーンと、上記分割されたスキャンチェーンと、において、単位時間あたりにシフト動作およびキャプチャ動作を行う回数を、異なるものとすることがができる。
【0045】
また、本発明の請求項4によるスキャンテスト回路によれば、請求項3に記載のスキャンテスト回路において、上記シフト/キャプチャ切替信号は、上記分割されていないスキャンチェーンにおいて、シフト動作とキャプチャ動作とを1回切り替える期間に、上記分割されているスキャンチェーンにおいては、シフト動作とキャプチャ動作とを複数回切り替える信号である、としたので、上記分割さたスキャンチェーンがテストしようとする検査対象ロジック回路に対するテストパターンの入力回数、およびその検査対象ロジック回路からの出力を期待値と比較する回数を、上記分割されていないスキャンチェーンがテストしようとする検査対象ロジック回路に対するテストパターンの入力回数、およびその検査対象ロジック回路からの出力を期待値と比較する回数より多くすることができるため、故障検出率が低い部分を重点的にテストすることができる。
【0046】
また、本発明の請求項5によるテスト方法によれば、シフト動作およびキャプチャ動作を行う複数段のスキャンフリップフロップからなる複数本のスキャンチェーンと、上記スキャンチェーンの任意の位置に配置され、上記スキャンチェーンを分割するための複数のシフト入力切替セレクタ付スキャンフリップフロップと、上記シフト入力切替セレクタ付スキャンフリップフロップにテストパターンを入力するための複数の予備スキャン入力端子と、上記シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップよりテストパターンを出力する予備スキャン出力端子と、上記各スキャンチェーンのシフト動作およびキャプチャ動作を切り替る信号を出力するシフト/キャプチャ切替信号の生成部と、を備えたスキャンテスト回路におけるテスト方法であって、上記複数のスキャンチェーンのうち、いずれのスキャンチェーンを分割し、いずれのスキャンチェーンを分割しないかを設定するモード設定ステップと、上記モード設定ステップにおいて分割設定されたスキャンチェーンの、上記各シフト入力切替セレクタ付スキャンフリップフロップの入力部を、上記予備スキャン入力端子と接続し、当該スキャンチェーンの、上記各シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップの出力部を、上記予備スキャン出力端子と接続することにより、上記スキャンチェーンを分割するスキャンチェーン分割ステップと、上記各スキャンフリップフロップおよび上記各シフト入力切替セレクタ付スキャンフリップフロップにおいて、入力されたデータをシフトするシフトステップと、上記各スキャンフリップフロップおよび上記各シフト入力切替セレクタ付スキャンフリップフロップにおいて、保持しているデータを検査対象ロジック回路に出力し、当該回路からのデータを取り込むキャプチャステップと、を備えたもの、としたので、上記スキャンチェーンを分割することができる。また、分割したスキャンチェーンの単位時間あたりのテスト回数を、分割しないスキャンチェーンのテスト回数より多くすることにより、故障検出率が低い部分を重点的にテストすることができるようになるため、故障検出率が高い部分を冗長的にテストすることを防止でき、テスト時間短縮および効率的なテストの実施が可能となる。さらに、上記併設されたモード設定回路により上記各スキャンチェーンを分割するか否かを設定するようにしたので、いずれのスキャンチェーンを重点的にテスト回数を割り振るかを、半導体装置の設計後に選択することができるため、より自由度の高いテストを、短いテスト時間で効率的に行うことができる。
【0047】
また、本発明の請求項6によるテスト方法によれば、請求項5に記載のテスト方法において、上記シフトステップおよび上記キャプチャステップは、切替えて交互に実行するものであり、上記分割されていないスキャンチェーンにおいて、上記シフトステップおよび上記キャプチャステップを各々1回実行する間に、上記分割されているスキャンチェーンは、上記シフトステップおよび上記キャプチャステップを複数回実行するもの、としたので、上記分割さたスキャンチェーンがテストしようとする検査対象ロジック回路に対するテストパターンの入力回数、およびその検査対象ロジック回路からの出力を期待値と比較する回数を、上記分割されていないスキャンチェーンがテストしようとする検査対象ロジック回路に対するテストパターンの入力回数、およびその検査対象ロジック回路からの出力を期待値と比較する回数より多くすることができるため、故障検出率が低い部分を重点的にテストすることができる。
【0048】
また、本発明の請求項7によるテスト方法によれば、請求項5または請求項6に記載のテスト方法において、上記各スキャンチェーンを分割するか否かは、上記スキャンチェーンに含まれる上記スキャンフリップフロップおよび上記各シフト入力切替セレクタ付スキャンフリップフロップの数と、上記各スキャンチェーンがテストしようとする検査対象ロジック回路のゲート数と、の比に基づいて決定されたもの、としたので、上記テストしようとする検査対象ロジック回路のゲート数が多いスキャンチェーンを分割することにより、ゲート数の多い検査対象ロジック回路のテスト回数を多くし、重点的にテストすることができる。
【0049】
また、本発明の請求項8によるテスト方法によれば、請求項5または請求項6に記載のテスト方法において、上記各スキャンチェーンを分割するか否かは、上記各スキャンチェーンに含まれる上記各スキャンフリップフロップ間、あるいは上記スキャンフリップフロップおよび上記シフト入力切替セレクタ付スキャンフリップフロップの間に含まれる論理ゲートの段数に基づいて決定されたもの、としたので、上記各スキャンフリップフロップ間、あるいは上記スキャンフリップフロップおよび上記シフト入力切替セレクタ付スキャンフリップフロップの間の論理ゲート段数が多い部分を含むスキャンチェーン分割することにより、論理ゲート段数が多い部分のテスト回数を多くし、重点的にテストすることができる。
【0050】
また、本発明の請求項9によるテスト方法によれば、請求項5または請求項6に記載のテスト方法において、上記各スキャンチェーンを分割するか否かは、上記各スキャンチェーンがテストしようとする検査対象ロジック回路の故障検出率に基づいて決定されたもの、としたので、上記テストしようとする検査対象ロジック回路の故障検出率が低いスキャンチェーンを分割することにより、故障検出率が低い上記検査対象ロジック回路のテスト回数を多くし、故障検出率を向上させることができる。
【図面の簡単な説明】
【図1】本発明によるスキャンテスト回路の構成を示すブロック図である。
【図2】本発明によるスキャンテスト回路の入力セレクタ付スキャンフリップフロップの構成を示す回路図である。
【図3】本発明によるスキャンテスト回路のシフト/キャプチャ切替信号生成部の構成を示す回路図である。
【図4】本発明によるスキャンテスト回路の動作を説明するためのタイミングチャートである。
【図5】従来のスキャンテスト回路の構成を示すブロック図である。
【符号の説明】
1 スキャンフリップフロップ
3 入力セレクタ付スキャンフリップフロップ
11、12、13、101、102、103 スキャンチェーン
11a、11b、11c、12a、12b、12c、13a、13b、13c 分割されたスキャンチェーン
21、22、23 スキャン入力
31、32、33 スキャン出力
41、42 予備スキャン入力
71、72 予備スキャン出力
81 モード設定回路
S81 分割/非分割設定信号
90 シフト/キャプチャ切替信号生成部
S90 シフト/キャプチャ切替信号
S91 共通シフト/キャプチャ切替信号
S92 分割時シフト/キャプチャ切替信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a scan test circuit and a test method, and more particularly, to a scan test circuit and a test method capable of performing a test with an increased fault detection rate by dividing a scan chain.
[0002]
[Prior art]
In recent years, the circuit scale of a semiconductor device has increased, and accordingly, it has become important to efficiently detect a failure of the semiconductor device. 2. Description of the Related Art Conventionally, a scan test circuit having a scan chain for sequentially shifting a test pattern by a plurality of scan flip-flops has been used for facilitating test of a semiconductor device.
[0003]
For example, Japanese Patent No. 2867930 discloses that an input cell group (scan chain) in which input cells for supplying a test pattern to a test target logic circuit are connected in series and an output cell for outputting a test pattern from the test target logic circuit are connected in series. There is disclosed a semiconductor device including the output cell group described above and means for changing the connection order of the input cell group and the output cell group. In this semiconductor device, the number of test patterns required for testing a semiconductor device having m input cells (m is an integer of 1 or more) is determined by m · 2 regardless of the number of output cells. m To reduce the test time, and by changing the connection order between the input cell group and the output cell group, it is possible to not only test one semiconductor device but also use another output signal from these as an input signal. The test of the semiconductor device can also be performed efficiently.
[0004]
[Patent Document 1]
Japanese Patent No. 2867930
[0005]
A scan test circuit as shown in FIG. 5 is known. Hereinafter, the configuration and operation will be described with reference to the drawings.
In FIG. 5,
[0006]
Here, an inspection target logic circuit (not shown), which is a circuit to be inspected, is connected to each scan flip-flop 1, and in the capture mode, the scan flip-flop 1 outputs a test pattern to the inspection target logic circuit. , And a value output from the inspection target logic circuit. In the shift mode, the scan flip-flop 1 outputs the test pattern from the preceding scan flip-flop 1 to the next scan flip-flop 1.
[0007]
Here, the number of stages of the scan flip-flops 1 included in each of the
[0008]
Next, the operation of the conventional scan test circuit thus configured will be described.
In the shift mode, the test patterns input from the
[0009]
Here, in order to perform an efficient test in a shorter test time, each of the
[0010]
[Problems to be solved by the invention]
However, in an actual semiconductor device, since the circuit scale and operation of the test target logic circuit to be tested by each of the
[0011]
It is possible to predict such a failure detection rate imbalance before designing a semiconductor device and configure a scan chain in consideration of the failure detection rate imbalance at the time of design. If an imbalance of factors is discovered, it becomes necessary to focus on a specific scan chain, which further increases the test time.
[0012]
The present invention has been made in order to solve the above-described problem, and by dividing a scan chain into a plurality of portions, the number of test times of the divided scan chain can be made larger than that of an undivided scan chain. It is an object to provide a scan test circuit and a test method.
[0013]
[Means for Solving the Problems]
In order to solve the above problem, a scan test circuit according to a first aspect of the present invention includes a scan test circuit including a plurality of scan chains each including a plurality of scan flip-flops performing a shift operation and a capture operation. A plurality of scan flip-flops with a shift input switching selector arranged at an arbitrary position in the scan chain for dividing the scan chain, and a preliminary scan input for inputting a test pattern to the scan flip-flop with the shift input switching selector A preliminary scan output terminal for outputting a test pattern from a scan flip-flop preceding the scan flip-flop with the shift input switching selector, and a scan chain among the plurality of scan chains. A mode setting circuit for judging whether or not to divide the scan chain, and an input of the scan flip-flop with the shift input switching selector of the scan chain to be split based on an output of the mode setting circuit for juxtaposition. , A signal from a preliminary scan input terminal is connected, and the output of the scan flip-flop at the preceding stage of the scan flip-flop with the shift input switching selector is connected to the preliminary scan output terminal.
[0014]
In the scan test circuit according to a second aspect of the present invention, in the scan test circuit according to the first aspect, the scan flip-flop with the shift input switching selector includes a mode provided in the input stage of the scan flip-flop. The selector includes a selector that switches between a signal from a scan flip-flop connected to the preceding stage and a signal from the preliminary scan input terminal based on the output of the setting circuit.
[0015]
In the scan test circuit according to a third aspect of the present invention, in the scan test circuit according to the first or second aspect, a shift operation of each of the scan chains and a shift operation of the scan chains are performed based on an output of the attached mode setting circuit. A shift / capture switching signal generator for outputting a shift / capture switching signal for switching a capture operation is further provided.
[0016]
In the scan test circuit according to a fourth aspect of the present invention, in the scan test circuit according to the third aspect, the shift / capture switching signal includes one shift operation and one capture operation in the undivided scan chain. In the scan chain divided during the switching operation, the signal is a signal that switches the shift operation and the capture operation a plurality of times.
[0017]
In a test method according to a fifth aspect of the present invention, a plurality of scan chains including a plurality of stages of scan flip-flops for performing a shift operation and a capture operation, and a scan chain arranged at an arbitrary position on the scan chain, A plurality of scan flip-flops with a shift input switching selector for dividing, a plurality of preliminary scan input terminals for inputting test patterns to the scan flip-flop with the shift input switching selector, and a scan flip-flop with the shift input switching selector A scan output terminal for outputting a test pattern from a scan flip-flop at a preceding stage of the scan chain, and a shift / capture switching signal generation unit for outputting a signal for switching between a shift operation and a capture operation of each scan chain. A test method in a test circuit, comprising: a mode setting step of setting which of the plurality of scan chains is to be divided and which of the plurality of scan chains is not to be divided; An input section of each of the scan flip-flops with a shift input switching selector of the scan chain is connected to the spare scan input terminal, and a scan flip-flop in a stage preceding the scan flip-flop with the shift input switching selector of the scan chain is connected. By connecting an output unit to the preliminary scan output terminal, a scan chain dividing step for dividing the scan chain, and each of the scan flip-flops and the scan flip-flops with a shift input switching selector are provided. A shift step of shifting input data; and outputting the data held in each of the scan flip-flops and the scan flip-flops with the shift input switching selector to a logic circuit to be inspected. And a capture step for capturing the data.
[0018]
In a test method according to a sixth aspect of the present invention, in the test method according to the fifth aspect, the shift step and the capture step are switched and executed alternately, and the shift step and the capture step are executed alternately. , The scan chain that is divided is to execute the shift step and the capture step a plurality of times while executing the shift step and the capture step once each.
[0019]
In a test method according to a seventh aspect of the present invention, in the test method according to the fifth or sixth aspect, whether or not each of the scan chains is divided is determined by using the scan flip-flops included in the scan chains. The number is determined based on a ratio between the number of the scan flip-flops with each shift input switching selector and the number of gates of the inspection target logic circuit to be tested by each scan chain.
[0020]
In a test method according to an eighth aspect of the present invention, in the test method according to the fifth or sixth aspect, whether each of the scan chains is divided or not is determined by each of the scan flip-flops included in each of the scan chains. And the number of logic gates included between the scan flip-flops and the scan flip-flop with the shift input switching selector.
[0021]
In a test method according to a ninth aspect of the present invention, in the test method according to the fifth or sixth aspect, whether or not each of the scan chains is divided is determined by a test object to be tested by each of the scan chains. This is determined based on the failure detection rate of the logic circuit.
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a scan test circuit according to an embodiment of the present invention will be described with reference to the drawings. The embodiment described here is merely an example, and the present invention is not necessarily limited to this embodiment.
[0023]
According to the present embodiment, a plurality of scan flip-flops with a shift selector are inserted between scan flip-flops constituting each scan chain to input test patterns input from a scan input and a preliminary scan input. Thus, the scan chain can be divided, and the number of tests of the test target logic circuit to be tested by the divided scan chain is greater than the number of tests of the test target logic circuit to be tested by the undivided scan chain, It allows you to focus on testing.
[0024]
FIG. 1 is a block diagram showing a configuration of a scan test circuit according to an embodiment of the present invention.
In FIG. 1, reference numeral 1 denotes a scan flip-flop, and 2 denotes a test input selector that switches two types of signals and inputs the signal to the scan flip-flop 1 (hereinafter, a scan flip-flop 1 having a
[0025]
[0026]
A
[0027]
Here, the scan flip-flop 1 in which the
[0028]
As shown in FIG. 2, the scan flip-
[0029]
Which of the scan chains is divided depends on the number of scan flip-flops 1 (including the scan flip-flops 1 included in the scan flip-
[0030]
Here, in FIG. 1, there are three
[0031]
A shift / capture switching signal S90 for setting whether the scan chain is in a scan mode for performing a scan operation or a capture mode for performing a capture operation is input to each of the
[0032]
FIG. 3 shows a circuit configuration of the shift / capture switching
[0033]
When the division / non-division setting signal S81 output from the
[0034]
Here, the common shift / capture switching signal S91 and the division shift / capture switching signal S92 are applied to the test flip-flop 1 at the final stage of each of the divided scan chains and the undivided scan chains, respectively. Is desirably a signal for switching from the shift mode to the capture mode at the time when is set. For example, each scan flip-flop 1 and scan flip-
[0035]
Next, the operation of the scan test circuit will be described with reference to the drawings.
FIG. 4 is a timing chart illustrating the operation of the scan test circuit.
In FIG. 4, S91 is the waveform of the common shift / capture switching signal, and S92 is the waveform of the shift / capture switching signal at the time of division. The common shift / capture switching signal S91 and the division shift / capture switching signal S92 are illustrated such that the low period indicates the capture mode and the high period indicates the shift mode. Further, LC is a waveform indicating the shift / capture operation of the
[0036]
FIG. 4 shows that the division shift / capture switching signal S92 switches the shift / capture operation three times during the period in which the common shift / capture switching signal S91 switches the single shift / capture operation. The number of times the divided shift / capture switching signal S92 switches the operation during the period in which the common shift / capture switching signal S91 switches the shift / capture operation once is not limited to three, but is applied to each of the
[0037]
At the time of the scan test, the
[0038]
At this time, in the divided
[0039]
As described above, in the scan test circuit according to the present embodiment, the test pattern output by the preceding scan flip-flop 1 and the
[0040]
In this embodiment, which scan chain is divided is determined by the number of scan flip-flops 1 (including scan flip-flops 1 included in scan flip-
[0041]
Further, which of the scan chains is divided may be determined based on the failure detection rate of the test target logic circuit to be tested by each of the
[0042]
【The invention's effect】
As described above, according to the scan test circuit according to the first aspect of the present invention, in the scan test circuit including a plurality of scan chains including a plurality of stages of scan flip-flops performing a shift operation and a capture operation, A plurality of scan flip-flops with a shift input switching selector for dividing the scan chain, a preliminary scan input terminal for inputting a test pattern to the scan flip-flop with a shift input switching selector, A preliminary scan output terminal for outputting a test pattern from a scan flip-flop preceding the scan flip-flop with a shift input switching selector; and a scan chain among the plurality of scan chains and a scan chain. A mode setting circuit provided side by side, and, based on the output of the mode setting circuit provided side by side, to the input of the scan flip-flop with the shift input switching selector of the scan chain to be split, The signal from the preliminary scan input terminal is connected, and the output of the previous scan flip-flop of the scan flip-flop with the shift input switching selector is connected to the preliminary scan output terminal. Can be. Also, by making the number of tests per unit time of the divided scan chains larger than the number of tests of the non-divided scan chains, it is possible to focus on the parts having a low failure detection rate. It is possible to prevent a portion having a high rate from being redundantly tested, thereby shortening a test time and performing an efficient test. Further, since the above-described mode setting circuit sets whether to divide each of the scan chains or not, it is necessary to select which scan chain to allocate the number of times of test to after the design of the semiconductor device. And a test with a higher degree of freedom can be efficiently performed in a shorter test time.
[0043]
According to the scan test circuit of the present invention, in the scan test circuit of the first aspect, the scan flip-flop with the shift input switching selector is provided in parallel with an input stage of the scan flip-flop. And a selector for switching and outputting a signal from the scan flip-flop connected to the previous stage and a signal from the preliminary scan input terminal based on the output of the mode setting circuit. When the scan chain is not divided, the shift operation is performed by using the scan flip-flop connected to the preceding stage.When the scan chain is divided, the shift operation is performed by using a signal from the preliminary scan input terminal. There is a difference between when the above scan chain is divided and when it is not divided. It is possible to shift the test pattern.
[0044]
According to a third aspect of the present invention, in the scan test circuit according to the first or second aspect, the shift of each of the scan chains is performed based on the output of the mode setting circuit provided in parallel. A shift / capture switching signal generating section for outputting a shift / capture switching signal for switching between an operation and a capture operation is further provided, so that the undivided scan chains and the divided scan chains respectively include: By supplying the shift / capture switching signal while switching, the number of times of performing the shift operation and the capture operation per unit time is different between the scan chain that is not divided and the divided scan chain. Can be.
[0045]
According to the scan test circuit of the present invention, in the scan test circuit of the present invention, the shift / capture switching signal is used for the shift operation and the capture operation in the undivided scan chain. Is a signal that switches the shift operation and the capture operation a plurality of times in the divided scan chains during the period in which the scan chain is switched once. Therefore, the inspection target logic circuit to be tested by the divided scan chains The number of times a test pattern is input to the test target logic circuit to be tested by the scan chain that is not divided, and the number of times the output from the test target logic circuit is compared with the expected value, Output from the logic circuit under test It is possible to increase than the number of times to be compared with the expected value, it is possible fault coverage intensively test the lower part.
[0046]
According to the test method of the present invention, a plurality of scan chains including a plurality of stages of scan flip-flops for performing a shift operation and a capture operation, and a plurality of scan chains arranged at an arbitrary position of the scan chain, A plurality of scan flip-flops with a shift input switching selector for dividing a chain; a plurality of preliminary scan input terminals for inputting a test pattern to the scan flip-flop with the shift input switching selector; and a scan with the shift input switching selector A preliminary scan output terminal for outputting a test pattern from a scan flip-flop preceding the flip-flop; and a shift / capture switching signal generating unit for outputting a signal for switching the shift operation and the capture operation of each scan chain. S A mode setting step of setting which of the plurality of scan chains is to be divided and which of the plurality of scan chains is not to be divided, and wherein the division is set in the mode setting step. An input section of each of the scan flip-flops with a shift input switching selector of the scan chain is connected to the spare scan input terminal, and a scan flip-flop in a stage preceding the scan flip-flop with the shift input switching selector of the scan chain is connected. A scan chain dividing step of dividing the scan chain by connecting an output unit to the preliminary scan output terminal; each of the scan flip-flops and the scan flip-flop with a shift input switching selector; In the shift step of shifting the input data, in each of the scan flip-flops and each of the scan flip-flops with the shift input switching selector, the data held therein is output to the logic circuit to be inspected. And a capture step of capturing data, so that the scan chain can be divided. Also, by making the number of tests per unit time of the divided scan chains larger than the number of tests of the non-divided scan chains, it is possible to focus on the parts having a low failure detection rate. It is possible to prevent a portion having a high rate from being redundantly tested, thereby shortening a test time and performing an efficient test. In addition, since the above-mentioned mode setting circuit sets whether or not to divide each of the scan chains, it is possible to select which scan chain is to be mainly assigned the number of tests after designing the semiconductor device. Therefore, a test having a higher degree of freedom can be efficiently performed in a short test time.
[0047]
According to a test method of the present invention, in the test method of the present invention, the shift step and the capture step are switched and executed alternately, and the undivided scan is performed. In the chain, while the shift step and the capture step are each performed once, the divided scan chain performs the shift step and the capture step a plurality of times. The number of times a test pattern is input to the logic circuit to be inspected to be tested by the scan chain and the number of times the output from the logic circuit to be inspected is compared with an expected value are the inspection objects to be tested by the undivided scan chain. Test putter for logic circuits Input count of, and for the output from the inspection target logic circuit may be more than the number of times to be compared with the expected value, it is possible fault coverage intensively test the lower part.
[0048]
According to the test method of claim 7 of the present invention, in the test method of claim 5 or claim 6, whether to divide each scan chain is determined by the scan flip-flop included in the scan chain. And the number of scan flip-flops with each shift input switching selector and the number of gates of the test target logic circuit to be tested by each scan chain. By dividing the scan chain having a large number of gates of the logic circuit to be tested, the number of tests of the logic circuit to be tested having a large number of gates can be increased and the test can be performed intensively.
[0049]
According to the test method of claim 8 of the present invention, in the test method of claim 5 or claim 6, whether or not to divide each of the scan chains is determined by each of the scan chains included in each of the scan chains. It is determined based on the number of logic gates included between the scan flip-flops or between the scan flip-flop and the scan flip-flop with the shift input switching selector. By performing a scan chain division including a portion having a large number of logic gate stages between the scan flip-flop and the scan flip-flop with the shift input switching selector, the number of tests for a portion having a large number of logic gate stages is increased, and testing is performed intensively. Can be.
[0050]
According to the test method of the ninth aspect of the present invention, in the test method of the fifth or sixth aspect, each of the scan chains determines whether to divide each of the scan chains. It is determined based on the failure detection rate of the logic circuit to be inspected. Therefore, by dividing the scan chain having a low failure detection rate of the logic circuit to be inspected to be tested, the above inspection having a low failure detection rate is performed. It is possible to increase the number of tests of the target logic circuit and improve the fault detection rate.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a scan test circuit according to the present invention.
FIG. 2 is a circuit diagram showing a configuration of a scan flip-flop with an input selector of the scan test circuit according to the present invention.
FIG. 3 is a circuit diagram showing a configuration of a shift / capture switching signal generator of a scan test circuit according to the present invention.
FIG. 4 is a timing chart for explaining the operation of the scan test circuit according to the present invention.
FIG. 5 is a block diagram showing a configuration of a conventional scan test circuit.
[Explanation of symbols]
1 Scan flip-flop
3 Scan flip-flop with input selector
11, 12, 13, 101, 102, 103 scan chain
11a, 11b, 11c, 12a, 12b, 12c, 13a, 13b, 13c Split scan chains
21, 22, 23 scan input
31, 32, 33 scan output
41, 42 Preliminary scan input
71, 72 Preliminary scan output
81 Mode setting circuit
S81 Division / non-division setting signal
90 shift / capture switching signal generator
S90 Shift / capture switching signal
S91 Common shift / capture switching signal
S92 Shift / capture switching signal at division
Claims (9)
上記スキャンチェーンの任意の位置に配置され、上記スキャンチェーンを分割するための複数のシフト入力切替セレクタ付スキャンフリップフロップと、
上記シフト入力切替セレクタ付スキャンフリップフロップにテストパターンを入力する予備スキャン入力端子と、
上記シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップよりテストパターンを出力する予備スキャン出力端子と、
上記複数のスキャンチェーンのうち、いずれのスキャンチェーンを分割し、いずれのスキャンチェーンを分割しないかを設定する、併設されたモード設定回路と、
を備え、
上記併設されたモード設定回路の出力に基づいて、分割するスキャンチェーンの上記シフト入力切替セレクタ付スキャンフリップフロップの入力に、予備スキャン入力端子からの信号を接続し、上記シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップの出力を、予備スキャン出力端子に接続する、
ことを特徴とするスキャンテスト回路。In a scan test circuit including a plurality of scan chains including a plurality of scan flip-flops performing a shift operation and a capture operation,
A plurality of scan input flip-flops with a shift input switching selector arranged at an arbitrary position of the scan chain and for dividing the scan chain;
A preliminary scan input terminal for inputting a test pattern to the scan flip-flop with the shift input switching selector;
A preliminary scan output terminal for outputting a test pattern from a scan flip-flop preceding the scan flip-flop with the shift input switching selector;
Among the plurality of scan chains, any of the scan chains is divided, and which of the scan chains is not divided is set, a mode setting circuit provided in parallel,
With
A signal from a spare scan input terminal is connected to an input of the scan flip-flop with shift input switching selector of the scan chain to be divided based on the output of the attached mode setting circuit, and the scan flip-flop with shift input switching selector is connected. Connect the output of the scan flip-flop preceding the flip-flop to the preliminary scan output terminal,
A scan test circuit, characterized in that:
上記シフト入力切替セレクタ付スキャンフリップフロップは、上記スキャンフリップフロップの入力段に、上記併設されたモード設定回路の出力に基づいて、前段に接続されているスキャンフリップフロップからの信号と、上記予備スキャン入力端子からの信号と、を切り替えて出力するセレクタを備えたものである、ことを特徴とするスキャンテスト回路。The scan test circuit according to claim 1,
The scan flip-flop with the shift input switching selector is provided at the input stage of the scan flip-flop, based on the output of the mode setting circuit attached thereto, with the signal from the scan flip-flop connected to the preceding stage and the preliminary scan. A scan test circuit comprising: a selector for switching and outputting a signal from an input terminal.
上記併設されたモード設定回路の出力に基づいて、上記各スキャンチェーンのシフト動作およびキャプチャ動作を切り替えるシフト/キャプチャ切替信号を出力するシフト/キャプチャ切替信号の生成部を、さらに備えた、ことを特徴とするスキャンテスト回路。The scan test circuit according to claim 1 or 2,
A shift / capture switching signal generator for outputting a shift / capture switching signal for switching between the shift operation and the capture operation of each of the scan chains based on the output of the attached mode setting circuit. Scan test circuit.
上記シフト/キャプチャ切替信号は、上記分割されていないスキャンチェーンにおいて、シフト動作とキャプチャ動作とを1回切り替える期間に、上記分割されているスキャンチェーンにおいては、シフト動作とキャプチャ動作とを複数回切り替える信号である、
ことを特徴とするスキャンテスト回路。The scan test circuit according to claim 3,
The shift / capture switching signal switches the shift operation and the capture operation a plurality of times in the divided scan chain in a period in which the shift operation and the capture operation are switched once in the undivided scan chain. Is a signal,
A scan test circuit, characterized in that:
上記複数のスキャンチェーンのうち、いずれのスキャンチェーンを分割し、いずれのスキャンチェーンを分割しないかを設定するモード設定ステップと、
上記モード設定ステップにおいて分割設定されたスキャンチェーンの、上記各シフト入力切替セレクタ付スキャンフリップフロップの入力部を、上記予備スキャン入力端子と接続し、当該スキャンチェーンの、上記各シフト入力切替セレクタ付スキャンフリップフロップの前段のスキャンフリップフロップの出力部を、上記予備スキャン出力端子と接続することにより、上記スキャンチェーンを分割するスキャンチェーン分割ステップと、
上記各スキャンフリップフロップおよび上記各シフト入力切替セレクタ付スキャンフリップフロップにおいて、入力されたデータをシフトするシフトステップと、
上記各スキャンフリップフロップおよび上記各シフト入力切替セレクタ付スキャンフリップフロップにおいて、保持しているデータを検査対象ロジック回路に出力し、当該回路からのデータを取り込むキャプチャステップと、
を備えた、ことを特徴とするテスト方法。A plurality of scan chains each including a plurality of scan flip-flops for performing a shift operation and a capture operation; and a plurality of scan flip-flops with shift input switching selectors arranged at arbitrary positions of the scan chains for dividing the scan chains. A plurality of spare scan input terminals for inputting a test pattern to the scan flip-flop with the shift input switching selector; and a spare for outputting a test pattern from a scan flip-flop preceding the scan flip-flop with the shift input switch selector. A test method in a scan test circuit, comprising: a scan output terminal; and a shift / capture switching signal generation unit that outputs a signal for switching a shift operation and a capture operation of each of the scan chains.
A mode setting step of setting which of the plurality of scan chains is to be split and which of the scan chains is not split;
An input unit of each of the scan flip-flops with shift input switching selectors of the scan chain divided and set in the mode setting step is connected to the spare scan input terminal, and the scan chain with each of the shift input switching selectors is connected to the scan chain. A scan chain dividing step of dividing the scan chain by connecting an output part of a scan flip-flop preceding the flip-flop to the preliminary scan output terminal;
A shift step of shifting input data in the scan flip-flops and the scan flip-flops with shift input switching selectors;
In each of the scan flip-flops and the scan flip-flops with the shift input switching selector, a capture step of outputting held data to a logic circuit to be inspected and capturing data from the circuit;
A test method, comprising:
上記シフトステップおよび上記キャプチャステップは、切替えて交互に実行するものであり、
上記分割されていないスキャンチェーンにおいて、上記シフトステップおよび上記キャプチャステップを各々1回実行する間に、上記分割されているスキャンチェーンは、上記シフトステップおよび上記キャプチャステップを複数回実行する、
ことを特徴とするテスト方法。The test method according to claim 5,
The shift step and the capture step are switched and executed alternately,
While performing the shift step and the capture step once each in the undivided scan chain, the divided scan chain performs the shift step and the capture step a plurality of times,
A test method characterized by the following:
上記各スキャンチェーンを分割するか否かは、上記スキャンチェーンに含まれる上記スキャンフリップフロップおよび上記各シフト入力切替セレクタ付スキャンフリップフロップの数と、上記各スキャンチェーンがテストしようとする検査対象ロジック回路のゲート数と、の比に基づいて決定されたものである、
ことを特徴とするテスト方法。In the test method according to claim 5 or 6,
Whether each scan chain is divided or not depends on the number of the scan flip-flops and the scan flip-flops with shift input switching selectors included in the scan chain, and the test target logic circuit to be tested by each scan chain. Is determined based on the ratio of the number of gates to
A test method characterized by the following:
上記各スキャンチェーンを分割するか否かは、上記各スキャンチェーンに含まれる上記各スキャンフリップフロップ間、あるいは上記スキャンフリップフロップおよび上記シフト入力切替セレクタ付スキャンフリップフロップの間に含まれる論理ゲートの段数に基づいて決定されたものである、
ことを特徴とするテスト方法。In the test method according to claim 5 or 6,
Whether each scan chain is divided or not depends on the number of logic gates included between the scan flip-flops included in each scan chain or between the scan flip-flop and the scan flip-flop with the shift input switching selector. Has been determined based on
A test method characterized by the following:
上記各スキャンチェーンを分割するか否かは、上記各スキャンチェーンがテストしようとする検査対象ロジック回路の故障検出率に基づいて決定されたものである、
ことを特徴とするテスト方法。In the test method according to claim 5 or 6,
Whether or not to divide each scan chain is determined based on the failure detection rate of the test target logic circuit to be tested by each scan chain,
A test method characterized by the following:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002358613A JP2004191149A (en) | 2002-12-10 | 2002-12-10 | Scanning test circuit and test method |
Applications Claiming Priority (1)
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JP2002358613A JP2004191149A (en) | 2002-12-10 | 2002-12-10 | Scanning test circuit and test method |
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Publication Number | Publication Date |
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---|---|
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016505859A (en) * | 2013-01-24 | 2016-02-25 | 日本テキサス・インスツルメンツ株式会社 | Circuit and method for dynamic allocation of scan test resources |
US10109369B2 (en) | 2015-10-19 | 2018-10-23 | Samsung Electronics Co., Ltd. | Test device and test system having the same |
-
2002
- 2002-12-10 JP JP2002358613A patent/JP2004191149A/en active Pending
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