【０００１】
【発明の属する技術分野】
本発明は、半導体チップ内に設けられ、静電気放電から内部回路を保護する静電気放電保護素子に関する。
【０００２】
【従来の技術】
半導体デバイスの構造の複雑化及び高密度化に伴い、その製造工程中及び組み立て工程中等においては、静電気放電（ＥＳＤ： Ｅｌｅｃｔｒｏ ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）でデバイスが破壊するという問題点が顕在化している。このため、その対策として、半導体デバイスのチップ内に、静電気放電の電流を効率的に安全な経路で放電させて、回路素子を保護するオンチップ静電気放電保護素子が使用されている。
【０００３】
ＭＯＳ集積回路（ＭＯＳＩＣ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）で、最も一般的に使用されているＥＳＤ保護素子としては、ＮＭＯＳトランジスタの寄生バイポーラ動作を利用するものがある。図１４はこの従来のＥＳＤ保護素子を示す断面図である。Ｐ＋シリコン基板１の表面にＰ＋拡散層からなるラッチアップ防止用のＰ＋ガードリング６が形成されており、このＰ＋ガードリングに囲まれた領域内の更に素子分離領域５（溝分離）の内側に、Ｎ＋拡散層からなるソース２と、Ｎ＋拡散層からなるドレイン４とが交互に形成され、これらのソース２とドレイン４との間の基板１上には、ゲート絶縁膜（図示せず）を介してゲート３が形成されている。
【０００４】
このソース２、ドレイン４及びゲート３からなるＮＭＯＳトランジスタ６ａ、６ｂ、６ｃにおいて、そのソース２はグラウンドに接続され、ゲート３はグラウンドに接続され、ドレイン４は保護すべきピン（入出力パッド又は電源パッド）に接続されている。これらのＮＭＯＳトランジスタを通常の入出力保護及び電源保護に使用しようとすると、電流の放電能力を高くするために、保護素子の幅を広くする必要があるので、単一フィンガーでは、規定領域内に置けない。そこで、幅が１０〜５０μｍ程度の小型のＭＯＳＦＥＴを横方向（ソースドレインの対向方向）に並列に配置している。即ち、隣接するＮＭＯＳトランジスタ間で、ソース又はドレインを共通にすることにより、これらの複数個のトランジスタを並列に接続したり、個別に小型ＭＯＳＦＥＴを並べて、並列に接続したりして、規定の面積内に収める必要がある場合がある。
【０００５】
トランジスタ幅が１０〜３０μｍの小型の単一フィンガートランジスタ（隣接するトランジスタ間でソースが相互に独立しているもの）は、例えば、入力インバータの近傍に２次保護素子として使用される。
【０００６】
過大な電流が保護すべきピン（入力端子）に流入した場合には、ドレイン側ＰＮ接合の電位が、瞬時に高くなり、アバランシェブレークダウンが生じる。電子電流は、ドレイン４へ吸収されるが、ホール電流は、シリコン基板１を経由して、ラッチアップ防止ガードリング６に流れ、又はチップ全体に配置されている基板コンタクトを経由して流れることにより、グラウンド電極に吸収される。このときに、電流径路の抵抗Ｒと電流との積ＩＲだけ、ソース底面とグラウンド電極との間に電位差が生じる。
【０００７】
図１４においては、模式的に抵抗のネットワークでそれを説明している。ホール電流量が多くなり、ソース２を構成するＮ＋拡散層の底面の電位が高くなり、そのＰＮ接合を順方向にバイアスするようになったときに、ソース２から電流がドレイン４に供給されるようになる。そうすると、高電界にあるＰＮ接合に電流が更に供給されるようになり、アバランシェ降伏によるホール電流の量が更に増大する。このような正のフィードバックが生じるので、ＭＯＳトランジスタは、瞬時に、寄生バイポーラ動作状態となって、低抵抗の放電径路が形成される。
【０００８】
この電流は、温度が高くなると、大きくなるという性質を持っている。従って、ＰＮ接合に過大な電流が流れると、発熱してその領域の温度が高くなるが、それが、アバランシェブレークダウンの電流を更に大きくするという正のフィードバックが生じて、所謂「熱暴走：ｔｈｅｒｍａｌ ｒｕｎ−ａｗａｙ」で、ＰＮ接合が溶融するまで継続する。
【０００９】
半導体デバイスが形成されるシリコン基板１には、メーカーの製造プロセス、製品の歴史的な背景及び目的によって、種々のタイプのものが使用されている。ＤＺＩＧといわれる基板で、基板全体が１×１０１５〜１×１０１６ａｔｏｍｓ／ｃｍ３程度の比較的低濃度のボロンがドープされたシリコン基板が使用されることもある。この基板は、比較的安価なことから、広く汎用製品に使用されている。その他に、ＥＳＤ保護素子の性能は低下するものの、逆に、内部回路のラッチアップ防止の観点からは、基板抵抗が低いほうが有利であることなどの理由により、所謂低抵抗エピタキシャル基板を使用する場合がある。この基板は、１×１０１８〜１×１０１９ａｔｏｍｓ／ｃｍ３程度のボロンがドープされたシリコン基板上に、ボロンが１×１０１６〜１×１０１ ８ａｔｏｍｓ／ｃｍ３程度の濃度で、Ｐ型エピタキシャルシリコン膜を３〜１０μｍ程度形成したものである。
【００１０】
近年、ＭＯＳＩＣの回路動作を高速にするために、ＭＯＳＦＥＴの短チャネル化が進行し、更にソース拡散層及びドレイン拡散層の接合深さを浅くする技術が進行してきた。この背景の基に、弊害として、ソース拡散層及びドレイン拡散層の抵抗が増大するという問題点が顕在化してきた。ソース拡散層及びドレイン拡散層並びにゲート電極は、配線の一部に使用されるので、拡散層の層抵抗の増大及びゲート電極の縮小化は、配線抵抗の急増及び回路の動作速度の著しい低下を招来し、半導体集積回路装置の高速化を阻害する要因となる。そこで、その低抵抗化が必要であるという要求から、ソース領域及びドレイン領域と、ゲート電極上に、金属薄膜を付着させて、高速熱処理により、金属とシリコンの化合物を形成する所謂シリサイド化の技術が、広く使用されるようになってきた。拡散層とゲート電極とを同時にシリサイド化する技術が、そのプロセスの簡略化技術が進歩したために、広まっている。
【００１１】
しかし、このシリサイド化のプロセスによって、ＥＳＤ保護素子の性能低下が生じることが、１９８６年ケイ・エル・チェン等によりアイ・イー・ディー・エム，テクニカル・ダイジェスト，４８４−４８７頁（Ｋ．Ｌ．Ｃｈｅｎ ｅｔ ａｌ，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，１９８６，ｐｐ４８４−４８７：以下、従来技術１（非特許文献１））に報告されている。この従来技術１においては、サリサイド構造を採用しないＭＯＳＦＥＴに比較して、ＥＳＤ保護性能が数分の１程度以下と、著しく劣化するという記載がある。このほかにも、同様の問題点が生じるとの報告が相次いで出された。
【００１２】
従来の拡散層がシリサイド化されていないＩＣでは、拡散層抵抗（シート抵抗）が数百Ω／□と極めて高く、過大な電流が流れると、拡散層の領域で電圧降下が起こり、電流が流れなくなるというバラスト抵抗の役割を果たしていたので、熱暴走による保護性能の低下といった問題は顕在化しなかったのであるが、シリサイド化により、シート抵抗が数Ω／□にまで低くなったために、そのバラスト抵抗の役割を果たせなくなり、ＥＳＤ保護素子の破壊電流が低くなったのである。
【００１３】
この影響は、特に、高抵抗基板に顕著である。ＭＯＳトランジスタが、多数のフィンガーに分割されている場合は、所謂高抵抗基板では、各フィンガーから見た基板抵抗（即ち、寄生バイポーラのベース抵抗）が、図１４に示すように、全て異なる。このために、各フィンガー間で特性がそろわないという問題点がある。また、バラスト抵抗を含まなかったり、トランジスタの寄生抵抗が小さかったりすると、一つのフィンガーがターンオンして破壊する際の破壊電圧が低くなってしまうので、他のフィンガーがターンオンせず、特定のフィンガーに電流が集中してしまうということが起こる。この点に関して、「Ａｎ ａｎａｌｙｔｉｃａｌ ｍｏｄｅｌ ｏｆｐｏｓｉｔｉｖｅ ＨＢＭ ＥＳＤ ｃｕｒｒｅｎｔ ｄｉｓｔｒｉｂｕｔｉｏｎ ａｎｄ ｔｈｅ ｍｏｄｉｆｉｅｄ ｍｕｌｔｉ−ｆｉｎｇｅｒ ｐｒｏｔｅｃｔｉｏｎ ｓｔｒｕｃｔｕｒｅ」と題する論文がＪｉａｎ−Ｈｓｉｎｇ Ｌｅｅらにより、１９９９年に発表されている（Ｐｈｙｓｉｃａｌ ａｎｄ Ｆａｉｌｕｒｅ Ａｎａｌｙｓｉｓ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ， １９９９． Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １９９９ ７ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ ｔｈｅ ， １９９９ Ｐａｇｅ（ｓ）： １６２−１６７：以下、従来技術２（非特許文献２））。この論文（従来技術２）によると、ソースを２分割して、その間に、Ｐ＋拡散層で基板コンタクトを形成して、各フィンガーの寄生バイポーラトランジスタのベース抵抗（基板抵抗）を同じ値にそろえる工夫がなされており、破壊個所が特定の場所にかたよらなかったことから、電流が均一に流れていると結論している。
【００１４】
つまり、すべてのフィンガーの特性をそろえるためには、寄生バイポーラのベース抵抗（基板抵抗）を同じ値にしなければならないことが従来技術２に開示されている。このような寄生バイポーラトランジスタのベース抵抗（基板抵抗）の点から考えると、低抵抗エピタキシャル基板で、基板のＰ＋層の抵抗が極めて低い場合には、基本的にすべてのフィンガーで、寄生バイポーラトランジスタのベース抵抗（基板抵抗）がそろっているように考えることができるが、実際は、後述するように、両端のフィンガーの特性が基板の内部とは異なっている場合があることが、本願発明者等のシミュレーション結果で明らかになっている。
【００１５】
チャンネル幅方向に亘って均一に電流を流すことが、アバランシェブレークダウンを均一に生じさせることになる。その方法の一つに、特公平７−７０６０９号公報（特許文献１）に記載されたものがある。この方法では、ゲート電極には、高い抵抗を接続して、グラウンド電極に接続する。この場合は、サージ電流を流入したときに、ゲートの電位がドレイン電極との間の寄生容量でカップリングしているので、ゲートの電位が高くなり、チャンネルが形成され始めて、幅方向に均一に電流が流れる。同様の方式として、特開平０１−０３６０６０号公報（特許文献２）に開示されたものがある。この方法は，サージ電流が流入したときに、保護素子のゲート電位をフローティングにするもので、ＤＧＦ（Ｄｙｎａｍｉｃ−Ｇａｔｅ−Ｆｌｏａｔｉｎｇ）といわれている。
【００１６】
他の方法として、ドレイン領域に、シリサイド化されない領域を形成する方法（以下、従来技術３）がある。これに関して、例えば、特開昭６３−０７５５３号公報（特許文献３）、特開平５−３１７３号公報（特許文献４）に開示された技術がある。
【００１７】
図１５はこの従来技術３を示す断面図である。低抵抗のＰ＋シリコン基板１の上に高抵抗のＰエピタキシャル層１ａが形成されており、このＰエピタキシャル層１の表面にコバルトシリサイド層７が形成されている。しかし、ドレイン４の上の領域の一部に、シリサイドが形成されていない領域８がある。なお、コバルトシリサイド層７はコバルトとシリコンの化合物であり、低抵抗層である。また、領域８はシリサイドマスク領域であり、スナイパー抵抗となる領域である。
【００１８】
この領域８の形成方法は、ドレイン４上の一部にだけ、シリコン酸化膜などの絶縁膜を形成し、その後、シリサイド化することにより、特定領域のみ、シリサイドを形成しないようにしたものである。
【００１９】
この従来技術３においては、シリコン酸化膜を、ドレイン４の上の一部に形成して、その他の領域を、シリサイド化した例を示しているが、その他にも種々の方法が試みられている。
【００２０】
また、ＭＯＳトランジスタの素子のレイアウトを工夫して、熱暴走を防ぐ技術が開示されている（米国出願特許第５，４０４，０４１号：以下、従来技術４（特許文献５））。この従来技術４においては、ソースのコンタクトを、ゲートから最小の距離に配置することである。即ち、ソース側のコンタクト−ゲート間距離を、ドレイン側のコンタクト−ゲート間距離より小さくすることで、バラスト抵抗の最適化ができる。ＮＭＯＳトランジスタのスナップバックを、ＥＳＤ保護動作に用いる場合には、寄生バイポーラトランジスタの動作の原因となる基板抵抗が、ＩＯバッファ及び電源保護等のレイアウトでどの程度であるかを把握しておくことが、保護素子開発及び素子設計の上で極めて重要である。従って、基板抵抗の算出及びそれが保護動作に及ぼす影響に関しての考察、又は、保護素子自身の性能のレイアウトパラメータとの関係に関する性能調査が、種々の文献で発表されている。
【００２１】
従来技術２においては、ＮＭＯＳトランジスタ近傍のラッチアップ防止用Ｐ＋ガードリング６の配置と、基板抵抗及び素子特性の関係に関して議論している。
「Ｓｕｂｓｔｒａｔｅ ｒｅｓｉｓｔａｎｃｅ ｍｏｄｅｌｉｎｇ ａｎｄ ｃｉｒｃｕｉｔ−ｌｅｖｅｌ ｓｉｍｕｌａｔｉｏｎ ｏｆ ｐａｒａｓｉｔｉｃ ｄｅｖｉｃｅ ｃｏｕｐｌｉｎｇ ｅｆｆｅｃｔｓ ｆｏｒ ＣＭＯＳ Ｉ／Ｏ ｃｉｒｃｕｉｔｓ ｕｎｄｅｒ ＥＳＤ ｓｔｒｅｓｓ」と題する文献が、Ｌｉ， Ｔ．； Ｔｓａｉらにより、１９９８年のＥｌｅｃｔｒｉｃａｌ Ｏｖｅｒｓｔｒｅｓｓ／Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ Ｓｙｍｐｏｓｉｕｍ Ｐｒｏｃｅｅｄｉｎｇｓ， １９９８，Ｐａｇｅ（ｓ）：２８１−２８９（非特許文献３）に発表されており、そのなかで、Ｕｎｉｔｅｄ Ｓｔａｔｅｓ Ｐａｔｅｎｔ ６，３１０，３７９に記載されているように、基板トリガＮＭＯＳトランジスタをもとに、レイアウトパラメータの重要なものに関する最適化を行っている。
【００２２】
また、「Ｎｏｎ−ｕｎｉｆｏｒｍ ｂｉｐｏｌａｒ ｃｏｎｄｕｃｔｉｏｎ ｉｎ ｓｉｎｇｌｅ ｆｉｎｇｅｒ ＮＭＯＳ ｔｒａｎｓｉｓｔｏｒｓ ａｎｄ ｉｍｐｌｉｃａｔｉｏｎｓ ｆｏｒ ｄｅｅｐ ｓｕｂｍｉｃｒｏｎ ＥＳＤ ｄｅｓｉｇｎ」と題する文献（著者Ｋｗａｎｇ−Ｈｏｏｎ Ｏｈ；ら）が、Ｒｅｌｉａｂｉｌｉｔｙ Ｐｈｙｓｉｃｓ Ｓｙｍｐｏｓｉｕｍ， ２００１． Ｐｒｏｃｅｅｄｉｎｇｓ． ３９ｔｈ Ａｎｎｕａｌ． ２００１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ， ２００１のＰａｇｅ（ｓ）：２２６−２３４（非特許文献４）に発表されているほか、「Ａ ｓｔｒａｔｅｇｙ ｆｏｒ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ａｎｄ ｅｖａｌｕａｔｉｏｎ ｏｆ ＥＳＤ ｒｏｂｕｓｔｎｅｓｓ ｏｆ ＣＭＯＳ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｅｃｈｎｏｌｏｇｉｅｓ」と題する文献がＳＥＭＡＴＥＣＨ ＥＳＤ ＴＥＣＨＮＯＬＰＧＹ Ｗｏｒｋｉｎｇ ＧｒｏｕｐよりＥｌｅｃｔｒｉｃａｌ Ｏｖｅｒｓｔｒｅｓｓ／Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ Ｓｙｍｐｏｓｉｕｍ Ｐｒｏｃｅｅｄｉｎｇｓ， １９９９ ， １９９９ Ｐａｇｅ（ｓ）： ２１２ −２２４（非特許文献５）に発表されている。これらの文献は、ＥＳＤ保護素子の特性評価法及びＥＳＤ保護素子のレイアウトパラメータの評価法に関するものである。
【００２３】
また、「Ｐｒｏｃｅｓｓ ａｎｄ ｄｅｓｉｇｎ ｆｏｒ ＥＳＤ ｒｏｂｕｓｔｎｅｓｓ ｉｎ ｄｅｅｐ ｓｕｂｍｉｃｒｏｎ ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ」と題する文献が、Ｃｈｕｎ Ｊｉａｎｇらにより、Ｒｅｌｉａｂｉｌｉｔｙ Ｐｈｙｓｉｃｓ Ｓｙｍｐｏｓｉｕｍ， １９９６． ３４ｔｈ Ａｎｎｕａｌ Ｐｒｏｃｅｅｄｉｎｇｓ．， ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ， １９９６ Ｐａｇｅ（ｓ）： ２３３−２３６（非特許文献６）に発表されている。この文献によると、米国出願特許第５，４０４，０４１と同様に、ソース側のコンタクト−ゲート間の距離を最小にすることで、破壊電流が高くできるという記載がある。
【００２４】
【特許文献１】
特公平７−７０６０９号公報
【特許文献２】
特開平０１−０３６０６０号公報
【特許文献３】
特開昭６３−０７５５３号公報
【特許文献４】
特開平５−３１７３号公報
【特許文献５】
米国出願特許第５，４０４，０４１号
【特許文献６】
米国特許第６，０４３，１１６号
【非特許文献１】
１９８６年ケイ・エル・チェン等によりアイ・イー・ディー・エム，テクニカル・ダイジェスト，４８４−４８７頁（Ｋ．Ｌ．Ｃｈｅｎ ｅｔ ａｌ，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，１９８６，ｐｐ４８４−４８７
【非特許文献２】
Ｊｉａｎ−Ｈｓｉｎｇ Ｌｅｅら，「Ａｎ ａｎａｌｙｔｉｃａｌ ｍｏｄｅｌ ｏｆ ｐｏｓｉｔｉｖｅ ＨＢＭ ＥＳＤ ｃｕｒｒｅｎｔ ｄｉｓｔｒｉｂｕｔｉｏｎ ａｎｄ ｔｈｅ ｍｏｄｉｆｉｅｄ ｍｕｌｔｉ−ｆｉｎｇｅｒ ｐｒｏｔｅｃｔｉｏｎ ｓｔｒｕｃｔｕｒｅ」“Ｐｈｙｓｉｃａｌ ａｎｄ Ｆａｉｌｕｒｅ Ａｎａｌｙｓｉｓ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ， １９９９． Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １９９９ ７ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ ｔｈｅ ， １９９９ Ｐａｇｅ（ｓ）： １６２−１６７”
【非特許文献３】
Ｌｉ， Ｔ．； Ｔｓａｉら「Ｓｕｂｓｔｒａｔｅ ｒｅｓｉｓｔａｎｃｅ ｍｏｄｅｌｉｎｇ ａｎｄ ｃｉｒｃｕｉｔ−ｌｅｖｅｌ ｓｉｍｕｌａｔｉｏｎ ｏｆ ｐａｒａｓｉｔｉｃ ｄｅｖｉｃｅ ｃｏｕｐｌｉｎｇ ｅｆｆｅｃｔｓ ｆｏｒ ＣＭＯＳ Ｉ／Ｏ ｃｉｒｃｕｉｔｓ ｕｎｄｅｒ ＥＳＤ ｓｔｒｅｓｓ」，“１９９８年のＥｌｅｃｔｒｉｃａｌ Ｏｖｅｒｓｔｒｅｓｓ／Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ Ｓｙｍｐｏｓｉｕｍ Ｐｒｏｃｅｅｄｉｎｇｓ， １９９８，Ｐａｇｅ（ｓ）：２８１−２８９”
【非特許文献４】
Ｋｗａｎｇ−Ｈｏｏｎ Ｏｈ；ら，「Ｎｏｎ−ｕｎｉｆｏｒｍ ｂｉｐｏｌａｒ ｃｏｎｄｕｃｔｉｏｎ ｉｎ ｓｉｎｇｌｅ ｆｉｎｇｅｒ ＮＭＯＳ ｔｒａｎｓｉｓｔｏｒｓ ａｎｄ ｉｍｐｌｉｃａｔｉｏｎｓ ｆｏｒ ｄｅｅｐ ｓｕｂｍｉｃｒｏｎ ＥＳＤ ｄｅｓｉｇｎ」，“Ｒｅｌｉａｂｉｌｉｔｙ Ｐｈｙｓｉｃｓ Ｓｙｍｐｏｓｉｕｍ， ２００１． Ｐｒｏｃｅｅｄｉｎｇｓ． ３９ｔｈ Ａｎｎｕａｌ． ２００１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ， ２００１のＰａｇｅ（ｓ）：２２６−２３４”
【非特許文献５】
「Ａ ｓｔｒａｔｅｇｙ ｆｏｒ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ａｎｄ ｅｖａｌｕａｔｉｏｎ ｏｆ ＥＳＤ ｒｏｂｕｓｔｎｅｓｓ ｏｆ ＣＭＯＳ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｅｃｈｎｏｌｏｇｉｅｓ」，“ＳＥＭＡＴＥＣＨ ＥＳＤ ＴＥＣＨＮＯＬＰＧＹ Ｗｏｒｋｉｎｇ ＧｒｏｕｐよりＥｌｅｃｔｒｉｃａｌ Ｏｖｅｒｓｔｒｅｓｓ／Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ Ｓｙｍｐｏｓｉｕｍ Ｐｒｏｃｅｅｄｉｎｇｓ， １９９９ ， １９９９ Ｐａｇｅ（ｓ）： ２１２ −２２４”
【非特許文献６】
Ｃｈｕｎ Ｊｉａｎｇら，「Ｐｒｏｃｅｓｓ ａｎｄ ｄｅｓｉｇｎ ｆｏｒ ＥＳＤ ｒｏｂｕｓｔｎｅｓｓ ｉｎ ｄｅｅｐ ｓｕｂｍｉｃｒｏｎ ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ」，“Ｒｅｌｉａｂｉｌｉｔｙ Ｐｈｙｓｉｃｓ Ｓｙｍｐｏｓｉｕｍ， １９９６． ３４ｔｈＡｎｎｕａｌ Ｐｒｏｃｅｅｄｉｎｇｓ．， ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ， １９９６ Ｐａｇｅ（ｓ）： ２３３−２３６”
【００２５】
【発明が解決しようとする課題】
しかし、これらの従来技術には、以下に示すような欠点がある。所謂低抵抗基板と、通常の高抵抗基板とを対比すると、図１５に示す低抵抗エピタキシャル層１ａを有する低抵抗基板では、横方向の抵抗Ｒ２が極めて小さいので、各フィンガーから見た基板抵抗は、概念的には、縦方向に電流が流れるときの抵抗Ｒ１＋Ｒ３になる。Ｒ２が、Ｒ１、Ｒ３に比較して極めて小さいために、電流はＰ＋エピタキシャル層１ａに入ってしまうと、かなり広い領域にまで広がり、ＮＭＯＳトランジスタ周辺に配置されているラッチアップ防止用のＰ＋ガードリング６だけでなく、グラウンド配線に接続されている他のバッファのガードリングと、その他の内部回路の基板コンタクト等を経由して、電流がグラウンド配線に流入してくるので、これらをすべて、チップレベルで、見積もらねばならず、抵抗Ｒ３は極めて低い値にせざるを得ない場合が多い。しかし、実際に、製品ごとにレイアウトが異なることもあり、その値の計算精度は高くなく、実質的に、経験値を用いている場合が多い。従って、保護素子の設計に関して、要求される保護性能を満たさなくなるリスクを抱えているという問題点があることになる。
【００２６】
一方、ＥＳＤ試験においては、近年、１０００ピンを超えるＬＳＩが実現しており、従来の試験方法の「全てのピンから２本を選ぶ組み合わせ」は実質的に不可能であるために、各電源系のグラウンドを束ねてＥＳＤ試験機のコモンとしている場合が一般的である。この試験方法では、先に述べたように、グラウンド配線に接続された基板コンタクトの面積が実質的に増加してしまうために、基板抵抗Ｒ３が更に低くなってしまい、試験結果の保護性能が低くなるという問題がある。これは、通常の基板を用いている場合には、このような問題は生じないので、それらと比較して、低抵抗基板を使用する場合に、極めて不利な状況になってしまう。
【００２７】
前述の如く、低抵抗基板を考えた場合は、その動作が高抵抗基板とは異なっていることが容易に説明できる。それは、Ｐ＋基板の抵抗Ｒ２が極めて小さいので、各トランジスタの基板抵抗は殆ど同じ値になって、素子間での性能ばらつきが、高抵抗基板に比較して著しく小さい。しかし、本願発明者等がシミュレーションでの検討から推察した結果、低抵抗薄膜エピタキシャル基板、つまり、Ｐ＋層の抵抗率が低く、エピタキシャル層の厚さ３〜５μｍ程度と薄い基板では、両端のトランジスタのホール電流は、通常、図１６及び図１７のように、ソース２をラッチアップ防止用Ｐ＋ガードリング６寄りに配置しているために、ドレイン４側の電位に押されて、ガードリング６側に広がって行く。両端以外のトランジスタでは、ソース２が両側のＮ＋拡散層の電位が高いために、基板電流（ホール電流）がソース２の下部領域に閉じ込められており、その基板抵抗は、フィンガー間で差の無いことがわかる。つまり、低抵抗基板でも、両端のフィンガーの他のフィンガーとの特性差が生じ易くなっているということがいえる。
【００２８】
本発明はかかる問題点に鑑みてなされたものであって、静電気による過剰な電流がドレインに印加されたときにソース下部の電位を効率的に上昇させてスナップバックを速やかに生じさせることができる静電気放電保護素子を提供することを目的とする。
【００２９】
【課題を解決するための手段】
本願第１発明に係る静電気放電保護素子は、Ｐ＋基板と、このＰ＋基板上のＰ層と、このＰ層の表面に形成されたＮ＋拡散層からなるソース及びドレイン並びにこれらのソースとドレインとの間の前記Ｐ層の表面上に形成されたゲートからなるＮＭＯＳトランジスタと、前記ドレインの下方にこのドレインと接して形成された第１Ｎウエルと、前記Ｐ層の表面に形成されたＰ＋拡散層からなるＰ＋ガードリングと、前記Ｐ＋ガードリングと前記ソースとの間に形成された第２Ｎウエルと、を有し、前記ドレインは保護すべき入力端子に接続されていることを特徴とする。
【００３０】
この静電気放電保護素子において、前記ソースドレインの対向方向に直交する方向における前記ソースの両端部の外側に設けられた第３及び第４のＮウエルを有することが好ましい。
【００３１】
本願第２発明に係る静電気放電保護素子は、Ｐ＋基板と、このＰ＋基板上のＰ層と、このＰ層の表面に形成されたＮ＋拡散層からなるソース及びドレイン並びにこれらのソースとドレインとの間の前記Ｐ層の表面上に形成されたゲートからなるＮＭＯＳトランジスタと、前記Ｐ層の表面に形成されたＰ＋拡散層からなるＰ＋ガードリングと、前記Ｐ＋ガードリングと前記ソースとの間に形成されたＮウエルと、を有し、前記ドレインは保護すべき入力端子に接続されていることを特徴とする。
【００３２】
本願第３発明に係る静電気放電保護素子は、Ｐ＋基板と、このＰ＋基板上のＰ層と、このＰ層の表面に形成されたＮ＋拡散層からなるソース及び第１及び第２のドレイン並びにこれらのソースと第１及び第２のドレインとの間の前記Ｐ層の表面上に夫々形成された第１及び第２のゲートからなる２個のＮＭＯＳトランジスタと、前記第１及び第２のドレインの下方にこのドレインと接して形成された第１及び第２のＮウエルと、を有し、前記ドレインは保護すべき入力端子に接続されていることを特徴とする。
【００３３】
この静電気放電保護素子において、前記ソースドレインの対向方向に直交する方向における前記ソースの両端部の外側に設けられた第３及び第４のＮウエルを有することができる。
【００３４】
また、前記第１及び第２のゲートは第３及び第４のゲートにより相互に接続されてリング状をなしているように構成することができる。
【００３５】
更に、例えば、前記ＮＭＯＳトランジスタを囲むようにして前記Ｐ層の表面に形成されたＰ＋拡散層からなるＰ＋ガードリングを有する。
【００３６】
本願第４発明に係る静電気放電保護素子は、Ｐ＋基板と、このＰ＋基板上のＰ層と、このＰ層の表面に形成されたＮ＋拡散層からなるソース及びドレイン並びにこれらのソースとドレインとの間の前記Ｐ層の表面上に形成されたゲートからなる複数個のＮＭＯＳトランジスタと、前記各ドレインの下方にこのドレインと接して形成された複数個のＮウエルと、前記ソース及びドレインの上に形成されたシリサイド膜と、前記ＮＭＯＳトランジスタを囲むようにして前記Ｐ層の表面に形成されたＰ＋拡散層からなるＰ＋ガードリングと、を有し、前記ソースは隣接するＮＭＯＳトランジスタ間で共通であり、前記ドレイン上の前記シリサイド膜はその中間で分断されていて隣接するトランジスタのドレイン上にシリサイド膜が個別に設けられ、各ドレイン上のシリサイド膜間にバラスト抵抗が形成されており、前記ドレインは保護すべき入力端子に接続されていることを特徴とする。
【００３７】
この静電気放電保護素子において、例えば、前記Ｐ＋ガードリングとこのＰ＋ガードリング寄りの前記ＮＭＯＳトランジスタとの間に、他のＮＭＯＳトランジスタが形成されており、前記ドレイン上に形成されたシリサイド膜が前記ＮＭＯＳトランジスタと前記他のＮＭＯＳトランジスタとで分断されていて、ドレインが個別化されている。
【００３８】
また、例えば、前記他のＮＭＯＳトランジスタと前記Ｐ＋ガードリングとの間にＮウエルが形成されている。
【００３９】
本願第５発明に係る静電気放電保護素子は、Ｐ＋基板と、このＰ＋基板上のＰ層と、このＰ層の表面に形成されたＰ＋拡散層からなるＰ＋ガードリングと、このＰ＋ガードリングに囲まれた領域内にて前記Ｐ層の表面に交互に形成された複数個のＮ＋拡散層からなるソース及びドレイン並びにこれらのソースとドレインとの間の前記Ｐ層の表面上に形成されたゲートからなるＮＭＯＳトランジスタと、少なくとも最外側の前記ドレインの下方にこのドレインと接して形成された複数個のＮウエルと、を有し、隣接するＮＭＯＳトランジスタ間で前記ソース又はドレインを共通にし、前記ドレインは保護すべき入力端子に接続され、前記ゲートは最外側のゲートが接地に接続され内側のゲートが抵抗を介して接地に接続されていることを特徴とする。
【００４０】
この静電気放電保護素子において、前記ソース及びドレインのうち、最外側にソースを配置することができる。また、前記複数個のＮウエルは前記ゲートの長手方向の両端部の外側に配置された他のＮウエルにより接続されており、前記Ｎウエル間のソースが前記Ｎウエル及び他のＮウエルにより囲まれているように構成することができる。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態について添付の図面を参照して具体的に説明する。図１は本発明の第１実施形態に係る静電気放電保護素子を示す平面図、図２は図１のＡ−Ａ線による断面図である。低抵抗のＰ＋基板２１上にＰエピタキシャル層２２が形成されており、更にこのＰエピタキシャル層２２上にＰウエル２３が形成されている。そして、Ｐウエル２３の表面に、ＮＭＯＳトランジスタを取り囲むように設けられたラッチアップ防止用Ｐ＋ガードリング２５が形成されており、このＰ＋ガードリング２５の内側には、素子分離絶縁膜２６が形成されている（図１に図示せず）。Ｐ＋ガードリング２５は接地に接続されている。
【００４２】
そして、Ｐウエル２２の表面に、Ｎ＋拡散層からなるＮＭＯＳトランジスタのソース２７及びドレイン２９が形成されており、これらのソース２７とドレイン２９との間の基板表面上には、ゲート絶縁膜（図示せず）を介してゲート２８が形成されている。ソース２７、ゲート２８及びドレイン２９上には、夫々コバルトシリサイド等のシリサイド膜３０（図１には図示せず）が形成されている。
【００４３】
そして、ソース２７と、素子分離絶縁膜２６との間の基板表面には、Ｐエピタキシャル層２２に達するＮウエル２４ａが形成されており、ドレイン２９の直下には同様にＰエピタキシャル層２２に達するＮウエル２４ｂがドレイン２９と接して形成されている。Ｎウエル２４ａと、ソース２７と、ドレイン２９とには、夫々複数個のコンタクト３１、３２及び３３が形成されており、これらのＮウエル２４ａと、ソース２７と、ドレイン２９（ひいてはＮウエル２４ｂ）とに、所定の電位を与えるようになっている。
【００４４】
本実施形態においては、ソース２７を接地に接続し、ドレイン２９を入力端子（入力電位）に接続しており、ソース側のＮウエル２４ａをドレイン２９と共通に入力端子に接続している。但し、このソース側のＮウエル２４ａは、直接入力端子に接続するのではなく、容量結合により入力端子に接続してもよい。このように、容量結合により入力端子に接続しておくと、サージ電流が流れたときにソース下部の電位が上昇するようにすることができる。
【００４５】
次に、本実施形態の静電気放電保護素子の動作について説明する。保護すべき入力端子に過大な電流が流入した場合には、ドレイン側ＰＮ接合の電位が瞬時に高くなり、アバランシェブレークダウンが生じる。電子電流は、ドレイン２９へ吸収されるが、ホール電流２０は、Ｐ＋基板２１を経由して、ラッチアップ防止ガードリング２５に流れ、又はチップ全体に配置されている基板コンタクトを経由して流れることにより、グラウンドに吸収される。このときに、電流径路の抵抗Ｒと電流との積ＩＲだけ、ソース底面とグラウンド電極との間に電位差が生じる。ホール電流量２０が多くなり、ソース２７を構成するＮ＋拡散層の底面の電位が高くなり、そのＰＮ接合を順方向にバイアスするようになったときに、ソース２７から電流がドレイン２９に供給されるようになる。そうすると、高電界にあるＰＮ接合に電流が更に供給されるようになり、アバランシェ降伏によるホール電流の量が更に増大する。このような正のフィードバックが生じるので、ＭＯＳトランジスタは、瞬時に、寄生バイポーラ動作状態となって、低抵抗の放電径路が形成される。
【００４６】
本実施形態においては、Ｎウエル２４ａ、２４ｂが入力端子に接続されているので、ドレイン２９に過大な電流が入力されてホール電流が生じた場合に、このホール電流は、双方のＮウエル２４ａ、２４ｂの電位の影響で、ソース２７の下部の領域に閉じ込められる。これにより、この領域の電流密度が高くなり、ソース下部の電位を上昇させる効果が高まり、ＥＳＤ保護性能が高くなる。このとき、ソース２７の幅を可及的に短くし、更にＮウエル２４ａ、２４ｂ間の間隔を最小（最小の設計ルールで）に形成して、電流密度をできるだけ高くすることが好ましい。
【００４７】
また、このＮウエル２４ａ、２４ｂにより、Ｐ＋ガードリング２５等との電位の干渉が低減できるので、特性のレイアウト依存性が小さくなる。
【００４８】
本実施形態においては、ソース２７からＰ＋基板２１に流れる電流の経路を電位が高い１対のＮウエル２４ａ、２４ｂで挟むように、ソース２７及びＮウエル２４ａ、２４ｂを形成したので、電流密度が高くなり、ソース２７の下部の電位を上昇しやすくすることができ、ＮＭＯＳトランジスタのスナップバックを起こしやすくすることができる。この場合に、前述の如く、ソース２７の幅を極力小さくすることが好ましい。
【００４９】
図３は本発明の第２実施形態に係る静電気放電保護素子を示す平面図である。本実施形態においては、ゲート２８の長手方向の両端部（トランジスタの幅方向の両端部）の近傍に、Ｎウエル２４ａとＮウエル２４ｂとを接続するＮウエル２４ｃ、２４ｄを形成し、ソース２７をこれらのＮウエル２４ａ、２４ｂ、２４ｃ、２４ｄで取り囲んでいる。
【００５０】
このように、ソース２７をこれらのＮウエル２４ａ、２４ｂ、２４ｃ、２４ｄで取り囲むことにより、トランジスタの幅が小さい場合に、トランジスタの幅方向に基板電流が広がっても、それをブロックして、基板電流をこの囲まれた領域に閉じこめて、電流密度を高めることができる。
【００５１】
図４は本発明の第３実施形態に係る静電気放電保護素子を示す平面図である。本実施形態においては、ドレイン２９の下方のＮウエル２４ｂは形成しておらず、ソース２７におけるトランジスタ幅方向の両端部に、Ｎウエル２４ｃを配置している。このように、ソース２７の長手方向（トランジスタの幅方向）の両端部にＮウエル２４ｃ、２４ｄを配置しただけでも、基板電流（ホール電流）２０がトランジスタ幅方向に広がることを防止できる。
【００５２】
例えば、トランジスタの幅ＷがＷ＝２０μｍ程度の小型の単一フィンガーＮＭＯＳトランジスタの場合、入力バッフファの２次保護として、インバータの直前に接続して内部回路を静電気から保護することができる。ゲート２８の電位は、高抵抗を介して、グラウンドへ接続するか、又はＤＧＦ（Ｄｙｎａｍｉｃ−Ｇａｔｅ−Ｆｌｏａｔｉｎｇ）にすることが好ましい。これは、全ての実施例で同じであり、通常のＧＧ（ｇａｔｅ−ｇｒｏｕｎｄｅｄ）ＮＭＯＳトランジスタでは、トランジスタの幅方向に均一に電流が流れ難いので、本発明を適用しにくくなる。
【００５３】
従来の図１６に示すように、Ｐウエル１ｂを形成している場合は、Ｐ＋ガードリング６に電流が流入して、基板抵抗が低くなっている場合がある。また、図１７に示すように、部分的にＰウエル１ｂを形成しない場合でも、基板のＰ＋層までの距離と同じ距離以上、Ｐ＋ガードリング６からドレイン４を離す必要があるので、レイアウト面積が大きくなってしまう。どこまで基板抵抗を高くできるかは、レイアウトの制約によっていた。
【００５４】
また、トランジスタ全体及びＰ＋ガードリングの内側にＰウエルを形成しない場合で、かつ、ドレインとＰ＋ガードリングとの距離が十分離れている場合でも、電流はソースの外側に向かって流れていた。このように、電流が広がりながら流れて行く場合はソース下部の電位を上昇させる効果が低い。
【００５５】
これに対し、図３及び図４に示す実施形態においては、Ｎウエル２４ｃ、２４ｄにより電流の広がりを防止するので、ソース下部の電位を上昇させる効果が高い。
【００５６】
次に、図５及び図６を参照して本発明の第４実施形態に係る静電気放電保護素子について説明する。図５は平面図、図６は図５のＢ−Ｂ線による断面図である。本実施形態においては、トランジスタを単一フィンガーではなく、２つのフィンガーに分けて、ソースを共通としてレイアウトしたものである。Ｐ＋基板４１上にＰエピタキシャル層４２が形成されており、このＰエピタキシャル層４２上にＰウエル４３が形成されている。そして、このＰウエルの表面上にＰ＋ガードリング４５が形成されており、その内側に素子分離絶縁膜４６が形成されている。この素子分離絶縁膜４６ａと内部の素子分離絶縁膜４６ｂとの間の基板表面に、Ｎ＋拡散層からなる１対のドレイン４９ａ、４９ｂと、その間のソース４７とが形成されている。そして、このソース４７と、その両側部のドレイン４９ａ、４９ｂとの間の基板上に、ゲート４８ａ、４８ｂが形成されている。これらのソース４７、ゲート４８ａ、４８ｂ及びドレイン４９ａ、４９ｂ上には、コバルトシリサイド等のシリサイド膜５０が形成されている。なお、ソース及びドレインは、夫々複数個のコンタクトを介して、夫々接地及び入力端子に接続されている。そして、ドレイン４９ａ、４９ｂの下方には、Ｎウエル４４ａ、４４ｂがドレイン４９ａ、４９ｂに接するようにして形成されている。
【００５７】
本実施形態においても、ドレイン４９ａ、４９ｂからＰ＋基板４１に流れる基板電流（ホール電流）５１は、Ｎウエル４４ａ、４４ｂ間に挟まれた限られた領域を流れるので、電流密度が高く、ソース４７下部の電位を効率的に上昇させる。本実施形態においても、２つのフィンガーの共通ソースの幅を最小の設計ルールに従って、可及的に短くすることが好ましい。これにより、電流がソース下部に閉じ込められる空間が最小になるので電位を上昇させる効果は高くなる。また、ソース領域の幅が狭いので、一方のドレイン側の電位の上昇が、他方のドレイン側の基板に伝わりやすいので、片側のＮＭＯＳトランジスタのみがスナップバックに入る可能性が極めて低くなる。
【００５８】
基板４１がＰ＋導電型の低抵抗の基板でなくても効果があるが、その場合は、周囲のガードリング４５をも含めて、ソースを中心として対象に各層を配置することが好ましい。また、本発明は、２つのフィンガーでなくても、適用可能だが、本実施形態のように、２つのフィンガーに適用することにより、ソース共通で、その対称性を保つことができ、基本的にタイミングがそろうので、バラスト抵抗を用いる必要がないという利点がある。従って、同じ合計幅で性能を比較した場合でも、このレイアウトのほうが性能が高くなる。しかし、２分割ではなく４分割などにしてしまうと、従来技術のように、ソースを共通にできないので、効果が無くなってしまう。このため、フィンガーを２つづつに分けたほうが、性能は高くなる。Ｎウエル４４ａ、４４ｂの端部とゲート４８ａ、４８ｂとの間の好ましい距離は、例えば、０．４（トランジスタ下部にＰウエル４３を形成したとき）〜１μｍ（Ｐウエル４３を形成しないとき）程度である。
【００５９】
なお、ソース４７及びドレイン４９ａ、４９ｂをセルフアラインコンタクトにより形成すると、ソース４７を極めて狭いものにすることができる（米国特許第６，０４３，１１６号（特許文献６））。
【００６０】
図７は本発明の第５実施形態に係る静電気放電保護素子を示す平面図である。本実施形態においては、ソース４７の長手方向（トランジスタの幅方向）の両端部の近傍に、夫々Ｎウエル４４ｃ及び４４ｄ及びその入力端子に接続するコンタクトを配置する。これにより、基板電流をこのＮウエル４４ａ〜４４ｄに囲まれた領域に効率的に閉じこめることができる。
【００６１】
図８は本発明の第６実施形態に係る静電気放電保護素子を示す平面図である。本実施形態においては、２フィンガー用の１対のゲート４８ｃがトランジスタの幅方向の両端部で相互に接続されて楕円の円輪状をなし、この端部に配置された部分からゲートの電位をとるための引き出し部４８ｄが延びている。ソース４７とドレイン４９ａ、４９ｂとの間の間隔により決まるゲート長は、ゲート４８ｃの本来のゲート部分（ソースドレインの対向方向に直交する方向に延びる部分）のゲート長よりも、この本来部分の両端部を接続する部分（ソースドレインの対向方向に延びる部分）のゲート長の方が長い。ゲート電位はフローティングにされている。
【００６２】
次に、本発明の第７実施形態について図９を参照して説明する。本実施形態は、多数のフィンガーのＮＭＯＳトランジスタに適用したものである。低抵抗のＰ＋基板６１の上に、高抵抗のＰエピタキシャル層６２を形成し、このＰエピタキシャル層６２の表面に、ラッチアップ防止用Ｐ＋ガードリング６５が形成され、このＰ＋ガードリング６５の内側に溝分離等の素子分離絶縁膜６６が形成されている。そして、この素子分離絶縁膜６６に接して、Ｎ＋拡散層からなるソース６７ａと、ドレイン６９ａと、ソース６７ｂと、ドレイン６９ｂとが形成されており、これらのソースドレイン間の基板表面上には、ゲート６８ａ、ゲート６８ｂと、ゲート６８ｃとが形成されている。これらのソース６７ａ、６７ｂ、ゲート６８ａ、６８ｂ、６８ｃ、及びドレイン６９ａ、６９ｂ上には、コバルトシリサイド等のシリサイド膜７０が形成されている。但し、ドレイン６９ａ及びドレイン６９ｂ上のシリサイド膜は途中で分離されて、ゲート近傍の部分とそれらの中間部分（シリサイド膜７０ａ、７０ｂ）とに分断されている。
【００６３】
そして、ドレイン６９ａ及びドレイン６９ｂの下方であって、ドレインの端部からＤ２だけ内側のドレイン中央領域の下方にＮウエル６４ａ、６４ｂが形成されている。
【００６４】
また、本実施形態においては、ソースを共通にできないので、完全にはスナップバックのタイミングをそろえることができない。そこで、本実施形態においては、ドレインに６９ａにバラスト抵抗を付加するために、シリサイド膜７０を分断し、ゲートの側部のドレイン６９ａに接するシリサイド膜７０と、それらの中間のこのシリサイド膜７０から分離したシリサイド膜７０ａとを設け、シリサイド膜７０ａは接地している。しかし、このバラスト抵抗は抵抗値が低い。
【００６５】
図９に示すように、ソース６７ｂの幅はＤ１、Ｎウエル６４ｂとゲート６８ｃとの間の距離はＤ２、Ｎウエル６４ａ、６４ｂ間の間隔はＤ３である。このＰ＋ガードリング６５に囲まれた両端部以外のＮＭＯＳトランジスタのソースの幅Ｄ１は最小の設計ルールで形成する。これにより、静電気放電保護性能が高くなる。
【００６６】
本実施形態においては、Ｐ＋ガードリング６５に近いＮＭＯＳトランジスタのドレイン６９ａが入力端子に接続され、ソース６７ａ、シリサイド膜７０ａ、ソース６７ｂ、シリサイド膜７０ｂが接地に接続されている。そして、ドレイン６９ａに過剰の電流が流れた場合に、ドレイン６９ａ、６９ｂの下方にＮウエル６４ａ、６４ｂが形成されているので、基板電流をソース６７ｂの下部に閉じこめることができる。
【００６７】
図１０は本発明の第８実施形態に係る静電気放電保護素子を示す断面図である。本実施形態においては、Ｐ＋ガードリング６５寄りのＮＭＯＳトランジスタのソース６７ａと素子分離絶縁膜６６との間に、更に素子分離絶縁膜６６ａが設けられていると共に、この素子分離絶縁膜６６ａと素子分離絶縁膜６６との間にＮウエル６４ｃが形成されている。これにより、Ｐ＋ガードリング６５に近接するＮＭＯＳトランジスタの基板電流も、分散せずに狭い限られた領域に制限することができる。
【００６８】
図１１は本発明の第９実施形態に係る静電気放電保護素子を示す断面図である。本実施形態においては、図１０に示す第８実施形態の静電気放電保護素子のＰ＋ガードリング６５に近接するＮＭＯＳトランジスタ（ソース６７ａ、ドレイン６９ａ、ゲート６８ａ）を省略したものである。つまり、Ｐ＋ガードリング６５に近接するＮＭＯＳトランジスタとして、ソース６７ｂを共通にする２つのフィンガーを配置し、この２つのフィンガーと素子分離絶縁膜６６との間のドレイン６９ａの下方に、Ｎウエル６４ａを配置したものである。
【００６９】
図１０に示す実施形態においても、ガードリングに囲まれたトランジスタの中の縁部のトランジスタについては、その基板電流分布が改善されているとはいえ、それより内側のトランジスタよりも対称性が低いために、この内側のトランジスタよりも基板電流分布密度が若干劣る。そこで、フィンガーの配置の態様を変更して、ドレイン６９ａがこの縁部にくるようにした。これにより、基板電流７２はＮウエル間の領域に高対称性で閉じこめられて、電流密度を上昇させることができる。
【００７０】
図１２は本発明の第１０実施形態に係る静電気放電保護素子を示す平面図である。ドレイン８１及びソース８２が交互に配置されており、夫々ドレインコンタクト８５及びソースコンタクト８６が設けられている。また、ドレイン８１の下方には、Ｎウエル８４が形成されている。そして、ゲート８３ａ、８３ｂはソース８２とドレイン８１との間の近傍で、ソース及びドレインの長手方向（トランジスタの幅方向）にほぼ平行に延びている。しかし、この隣接するゲート８３ａ、８３ｂはその中央部で相互に接近するように曲がっており、この隣接するゲート８３ａ、８３ｂが最近接する部分８７では、コンタクト８６を形成できる最小の設計ルールを満足しないために、コンタクト８６が形成されていない。このコンタクト８６が形成されていない部分８７の幅（トランジスタ幅方向の幅）は、表面からＰ＋基板までの深さより広いことが好ましい。また、ソース８２の全域には、コバルトシリサイド等のシリサイド膜を形成しているが、ドレイン８１においては、複数個のコンタクト８５を接続するためのシリサイド膜しか形成しておらず、従って、ドレイン８１上には、シリサイド膜を形成していない領域８８が存在する。このシリサイド膜を形成していない領域８８は面方向の抵抗が高く、抵抗層（バラスト抵抗）となっている。
【００７１】
本実施形態においては、ＮＯＳトランジスタの中央部分に、ソースコンタクト８６を形成しない部分８７を設けて、隣接するゲート間隔を狭くする。そうすると、基板へのホール電流はこの部分８７の直下には流れないので、基板へのホール電流が閉じ込められる空間が更に狭くなる。このため、ソース下部の電位を上昇させる効果は、更に一層高くなる。一旦、このソース８２における部分８７がスナップバックしたら、それがフィンガー全体に伝わるので、この狭くした部分８７がスナップバックのトリガーとなる。ゲート８３ａ、８３ｂが直線状ではなく、部分８７で湾曲しているが、これはシリサイド膜を形成しない領域８８を設けることにより、バラスト抵抗を付加しているので、この部分８７で破壊する可能性は極めて少ない。
【００７２】
図１３は本発明の第１１実施形態に係る静電気放電保護素子を示す平面図である。ゲート９０ａ、９０ｂと、ソース９２と、ドレイン９１とからＮＭＯＳトランジスタトランジスタが構成されており、これらの複数のＮＭＯＳトランジスタトランジスタについて、隣接するトランジスタのソース９２又はドレイン９１は共通である。各ドレイン９１の下方にＮウエル９３が形成されており、これらの複数個のＮウエル９３はゲート９０ａ、９０ｂの長手方向の両端部の外側で、Ｎウエル９４により相互に接続されている。これにより、ソース９２がＮウエル９３及び９４により囲まれている。これらのＮＭＯＳトランジスタは、Ｐ＋ガードリング（図示せず）により囲まれている。なお、各ソース９２及びドレイン９１は複数個のコンタクトにより夫々接地及び入力端子に接続されており、Ｎウエル９３，９４はドレイン９１と同一電位にある。また、外側のゲート９０ａは接地に接続され、内側のＮウエル９３，９４に囲まれた領域に形成されたゲート９０ｂは抵抗９５を介して接地に接続されている。
【００７３】
本実施形態においては、ＮＭＯＳトランジスタの各フィンガーの間にＮウエル９３を形成して、隣接するＮウエル９３間をトランジスタの外側でＮウエル９４により接続して、ソース９２をＮウエル９３，９４で囲むような構造を有している。基板電流は、ソース９２下部から基板を流れて周囲に配置されたＰ＋ガードリングへ流れ込む際に、Ｎウエル９３の部分を回り込むので、基板抵抗を高く保つことができる。これは、低抵抗基板に限らず、通常基板でも同様の効果がある。但し、高抵抗基板の場合は、ソース９２の面積などに依存しないという差はある。
【００７４】
図１３では、各フィンガーのドレイン９１の下部にＮウエル９３を形成しているが、これに限らず、周囲のフィンガーのドレインの下部だけにＮウエル９３を形成しても良い。Ｎウエル９３，９４に囲まれたゲート９０ｂは、１〜１０ｋΩの高抵抗９５を介して、グランドに接続されている。一方、両端のフィンガーは、従来例で説明したように、他の実施形態と同じようにドレイン９１を外側に配置して基板抵抗を低くしても良いが、高抵抗基板などで、周囲回路とのラッチが心配な場合には、十分、距離をとる必要があるので、図１３に示すように、通常の配置（ソース９２が外側）としても良い。その場合には、内側のフィンガーが最初にスナップバック状態に入るように、両側のゲート９０ａはグランド（接地）電位に接続しておく。
【００７５】
本実施形態においても、ドレイン９１から基板に流れる電流をＮウエル９３で挟まれた領域に閉じこめることができ、電流密度を上げることができる。
【００７６】
【発明の効果】
以上詳述したように、本発明においては、ドレインの下方にＮウエルを配置することにより、静電気によりドレインに過剰な電流が印加された場合のホール電流をＮウエルにより規制された領域に限定することができ、このため、電流密度を高めることができる。これにより、ソース下部の電位が上昇しやすくなり、速やかにＮＭＯＳトランジスタがスナップバックすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る静電気放電保護素子の平面図である。
【図２】同じくそのＡ−Ａ線による断面図である。
【図３】本発明の第２実施形態に係る静電気放電保護素子の平面図である。
【図４】本発明の第３実施形態に係る静電気放電保護素子の平面図である。
【図５】本発明の第４実施形態に係る静電気放電保護素子の平面図である。
【図６】同じくそのＢ−Ｂ線による断面図である。
【図７】本発明の第５実施形態に係る静電気放電保護素子の平面図である。
【図８】本発明の第６実施形態に係る静電気放電保護素子の平面図である。
【図９】本発明の第７実施形態に係る静電気放電保護素子の断面図である。
【図１０】本発明の第８実施形態に係る静電気放電保護素子の断面図である。
【図１１】本発明の第９実施形態に係る静電気放電保護素子の断面図である。
【図１２】本発明の第１０実施形態に係る静電気放電保護素子の平面図である。
【図１３】本発明の第１１実施形態に係る静電気放電保護素子を示す平面図である。
【図１４】従来の静電気放電保護素子の断面図である。
【図１５】従来の他の静電気放電保護素子の断面図である。
【図１６】従来の他の静電気放電保護素子の断面図である。
【図１７】従来の他の静電気放電保護素子の断面図である。
【符号の説明】
１：Ｐ＋シリコン基板
１ａ、１ｂ、２２、４２、６２：Ｐエピタキシャル層
２、２７、４７、６７ａ、６７ｂ、８２、９２：ソース
３、２８、４８ａ、４８ｂ、４８ｃ、４８ｄ、６８ａ、６８ｂ、６８ｃ、６８ｄ、６８ｅ、８３ａ、８３ｂ、９０ａ、９０ｂ：ゲート
４、２９、４９ａ、４９ｂ、６９ａ、６９ｂ、６９ｃ、６９ｄ、８１、９１：ドレイン
５：素子分離領域
６、２５、４５、６５：Ｐ＋ガードリング
６ａ、６ｂ、６ｃ：ＮＭＯＳトランジスタ
７：コバルトシリサイド層
８：シリサイドマスク領域
２０、５１：ホール電流
２１、４１、６１：Ｐ＋基板
２３、４３：Ｐウエル
２４ａ、２４ｂ、２４ｃ、２４ｄ、４４ａ、４４ｂ、４４ｃ、４４ｄ、６４ａ、６４ｂ、６４ｃ、８４、９３、９４：Ｎウエル
２６、４６ａ、４６ｂ、６６、６６ａ：素子分離絶縁膜
３０、５０、７０、７０ａ、７０ｂ：シリサイド膜
３１、３２、３３：コンタクト
７２：基板電流
８５：ドレインコンタクト
８６：ソースコンタクト
８７：コンタクト８６が形成されていない部分
８８：シリサイド膜を形成していない領域
９５：抵抗[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an electrostatic discharge protection element provided in a semiconductor chip and protecting an internal circuit from electrostatic discharge.
[0002]
[Prior art]
2. Description of the Related Art As the structure of a semiconductor device becomes more complicated and higher in density, a problem that the device is destroyed by an electrostatic discharge (ESD) during a manufacturing process, an assembling process, and the like has become apparent. For this reason, as a countermeasure, an on-chip electrostatic discharge protection element that protects circuit elements by effectively discharging an electrostatic discharge current through a safe path is used in a chip of a semiconductor device.
[0003]
In a MOS integrated circuit (MOSIC: Metal Oxide Semiconductor Integrated Circuit), as an ESD protection element most commonly used, there is an element using a parasitic bipolar operation of an NMOS transistor. FIG. 14 is a sectional view showing this conventional ESD protection element. P+P on the surface of silicon substrate 1+P made of diffusion layer to prevent latch-up+A guard ring 6 is formed.+In the region surrounded by the guard ring, further inside the element isolation region 5 (groove isolation), N+A source 2 composed of a diffusion layer and N+Drains 4 composed of diffusion layers are alternately formed, and a gate 3 is formed on the substrate 1 between the source 2 and the drain 4 via a gate insulating film (not shown).
[0004]
In the NMOS transistors 6a, 6b and 6c comprising the source 2, the drain 4 and the gate 3, the source 2 is connected to the ground, the gate 3 is connected to the ground, and the drain 4 is a pin to be protected (input / output pad or power supply). Pad). When attempting to use these NMOS transistors for normal input / output protection and power supply protection, the width of the protection element must be increased in order to increase the current discharging capability. I can't put it. Therefore, small MOSFETs having a width of about 10 to 50 μm are arranged in parallel in the lateral direction (the direction facing the source and drain). That is, by making the source or the drain common between adjacent NMOS transistors, a plurality of these transistors can be connected in parallel, or small MOSFETs can be individually arranged and connected in parallel to have a specified area. May need to fit inside.
[0005]
A small single finger transistor having a transistor width of 10 to 30 μm (sources are mutually independent between adjacent transistors) is used as, for example, a secondary protection element near an input inverter.
[0006]
When an excessive current flows into a pin (input terminal) to be protected, the potential of the drain-side PN junction instantaneously increases, and avalanche breakdown occurs. The electron current is absorbed by the drain 4, but the hole current flows through the silicon substrate 1 to the latch-up prevention guard ring 6, or flows through the substrate contact disposed on the entire chip. Is absorbed by the ground electrode. At this time, a potential difference is generated between the source bottom surface and the ground electrode by the product IR of the resistance R of the current path and the current.
[0007]
In FIG. 14, this is schematically illustrated by a resistor network. The amount of the hole current increases, and the N+When the potential at the bottom surface of the diffusion layer increases and the PN junction is biased in the forward direction, current is supplied from the source 2 to the drain 4. Then, the current is further supplied to the PN junction in the high electric field, and the amount of the hole current due to the avalanche breakdown further increases. Since such positive feedback occurs, the MOS transistor instantaneously enters a parasitic bipolar operation state, and a low-resistance discharge path is formed.
[0008]
This current has the property of increasing as the temperature increases. Accordingly, when an excessive current flows through the PN junction, heat is generated and the temperature of the region rises, which causes a positive feedback that the current of the avalanche breakdown is further increased, so-called "thermal runaway: thermal runaway". "run-away" until the PN junction melts.
[0009]
Various types of silicon substrates 1 on which semiconductor devices are formed are used depending on the manufacturing process of the manufacturer, the historical background and purpose of the product. DZIG board, the whole board is 1 × 10Fifteen~ 1 × 1016atoms / cm3A silicon substrate doped with a relatively low concentration of boron may be used. Since this substrate is relatively inexpensive, it is widely used for general-purpose products. In addition, although the performance of the ESD protection element is reduced, a so-called low-resistance epitaxial substrate is used because, from the viewpoint of preventing latch-up of the internal circuit, a lower substrate resistance is more advantageous. There is. This substrate is 1 × 1018~ 1 × 1019atoms / cm3On a silicon substrate doped with about boron, 1 × 1016~ 1 × 101 8atoms / cm3A P-type epitaxial silicon film is formed at a concentration of about 3 to 10 μm.
[0010]
In recent years, in order to increase the circuit operation speed of a MOSIC, the channel length of a MOSFET has been reduced, and a technique of reducing the junction depth of a source diffusion layer and a drain diffusion layer has been developed. On the basis of this background, the problem that the resistances of the source diffusion layer and the drain diffusion layer increase as an adverse effect has become apparent. Since the source diffusion layer and the drain diffusion layer and the gate electrode are used for a part of the wiring, an increase in the layer resistance of the diffusion layer and a reduction in the gate electrode cause a rapid increase in the wiring resistance and a significant decrease in the operation speed of the circuit. This causes a hindrance to speeding up the semiconductor integrated circuit device. In view of the need to reduce the resistance, a so-called silicidation technique for forming a metal-silicon compound by high-speed heat treatment by depositing a metal thin film on the source and drain regions and the gate electrode. However, it has been widely used. Techniques for simultaneously siliciding a diffusion layer and a gate electrode have become widespread due to advances in techniques for simplifying the process.
[0011]
However, the performance of the ESD protection element may be degraded by the silicidation process, as described in 1986 by Kay Chen et al., IEDM, Technical Digest, pp. 484-487 (K.L. Chen et al, IEDM Tech.Dig., 1986, pp 484-487: Reported below in Prior Art 1 (Non-Patent Document 1). In the prior art 1, there is a description that the ESD protection performance is remarkably deteriorated to about several times less than that of a MOSFET that does not employ a salicide structure. Others reported that similar problems could arise.
[0012]
In a conventional IC in which the diffusion layer is not silicided, the resistance of the diffusion layer (sheet resistance) is as high as several hundreds Ω / □, and when an excessive current flows, a voltage drop occurs in the diffusion layer region and the current flows. Since the ballast resistance played a role, the problem of reduced protection performance due to thermal runaway did not appear, but the silicidation reduced the sheet resistance to several ohms / square. Therefore, the breakdown current of the ESD protection element is reduced.
[0013]
This effect is particularly remarkable on a high-resistance substrate. When the MOS transistor is divided into a large number of fingers, the substrate resistance viewed from each finger (that is, the parasitic bipolar base resistance) in the so-called high-resistance substrate is all different as shown in FIG. For this reason, there is a problem that the characteristics are not uniform among the fingers. Also, if the ballast resistor is not included or the parasitic resistance of the transistor is small, the breakdown voltage when one finger is turned on and destroyed will be low, and the other finger will not turn on and will be It happens that current concentrates. In this regard, by "An analytical model ofpositive HBM ESD current distribution and the modified multi-finger protection structure entitled" paper is Jian-Hsing Lee, et al., Have been published in 1999 (Physical and Failure Analysis of Integrated Circuits, 1999 Proceedings of the 1999 7th International Symposium on the, 1999 Page (s): 162-167: Conventional Technology 2 (Non-Patent Document 2)). According to this paper (prior art 2), the source is divided into two parts, and P+The base contact (substrate resistance) of the parasitic bipolar transistor of each finger is adjusted to the same value by forming the substrate contact with the diffusion layer. Since the breakdown point does not depend on the specific location, the current is uniform. It is concluded that it is flowing.
[0014]
That is, the prior art 2 discloses that the base resistance (substrate resistance) of the parasitic bipolar must be set to the same value in order to make the characteristics of all the fingers uniform. Considering the base resistance (substrate resistance) of such a parasitic bipolar transistor, a low-resistance epitaxial substrate has+When the resistance of the layer is extremely low, it can be considered that all the fingers basically have the same base resistance (substrate resistance) of the parasitic bipolar transistor. It has been clarified from the simulation results of the inventors of the present invention that the characteristics may differ from those inside the substrate.
[0015]
A uniform current flow in the channel width direction causes avalanche breakdown to occur uniformly. One of the methods is described in Japanese Patent Publication No. 7-70609 (Patent Document 1). In this method, a high resistance is connected to the gate electrode, and is connected to the ground electrode. In this case, when the surge current flows, the gate potential is coupled by the parasitic capacitance between the gate and the drain electrode. Electric current flows. As a similar method, there is one disclosed in Japanese Patent Application Laid-Open No. 01-036060 (Patent Document 2). This method floats the gate potential of the protection element when a surge current flows, and is called DGF (Dynamic-Gate-Floating).
[0016]
As another method, there is a method of forming a region that is not silicided in the drain region (hereinafter referred to as conventional technology 3). In this regard, there are techniques disclosed in, for example, Japanese Patent Application Laid-Open No. 63-07553 (Patent Document 3) and Japanese Patent Application Laid-Open No. Hei 5-3173 (Patent Document 4).
[0017]
FIG. 15 is a cross-sectional view showing the prior art 3. Low resistance P+A high-resistance P epitaxial layer 1 a is formed on a silicon substrate 1, and a cobalt silicide layer 7 is formed on the surface of the P epitaxial layer 1. However, there is a region 8 where silicide is not formed in a part of the region above the drain 4. The cobalt silicide layer 7 is a compound of cobalt and silicon and is a low resistance layer. The region 8 is a silicide mask region, which is a region that becomes a sniper resistance.
[0018]
The method of forming the region 8 is such that an insulating film such as a silicon oxide film is formed only on a part of the drain 4 and then silicidation is performed so that silicide is not formed only in a specific region. .
[0019]
The prior art 3 shows an example in which a silicon oxide film is formed on a part of the drain 4 and the other region is silicided, but various other methods have been tried. .
[0020]
In addition, a technology for preventing thermal runaway by devising the layout of MOS transistor elements has been disclosed (US Pat. No. 5,404,041; hereinafter, Prior Art 4 (Patent Document 5)). In prior art 4, the source contact is arranged at a minimum distance from the gate. That is, the ballast resistance can be optimized by making the source-side contact-gate distance smaller than the drain-side contact-gate distance. When the snapback of the NMOS transistor is used for the ESD protection operation, it is necessary to know how much the substrate resistance causing the operation of the parasitic bipolar transistor is in the layout such as the IO buffer and the power supply protection. It is extremely important in protection element development and element design. Therefore, various literatures have published calculation of the substrate resistance and consideration on the influence of the substrate resistance on the protection operation, or performance research on the relationship between the performance of the protection element itself and the layout parameters.
[0021]
In the prior art 2, the latch-up prevention P near the NMOS transistor is used.+The arrangement of the guard ring 6 and the relationship between the substrate resistance and the element characteristics are discussed.
"Substrate resistance modeling and circuit-level simulation of parabolic device coupling effects for CMOS I / O circuits under ESD stress, Literature. Published by Tsai et al. In 1998 in Electrical Overtress / Electrostatic Discharge Symposium Proceedings, 1998, Page (s): 281-289 (Non-Patent Document 3), among which United States, 9, 310, States, 310 Pentates As described in (1), optimization of important layout parameters is performed based on a substrate trigger NMOS transistor.
[0022]
Also, a document entitled "Non-uniform bipolar conduction in single finger NMOS NMOS transistors and implications for deep submicron ESD ESD design" (author Kwang-Hony Pry and others, authors Kwang-HoySony, and others). Proceedings. 39th Annual. 2001 IEEE International, 2001, Page (s): 226-234 (Non-Patent Document 4), and “A strategy for characterization and evaluation of ESD robustness of CMOS semiconductors with reference to the documents in the form of a document of a CMOS emission technology. This is disclosed by the Group in Electrical Overstress / Electrostatic Discharge Symposium Proceedings, 1999, 1999 Page (s): 212-224 (Non-Patent Document 5). These documents relate to a method for evaluating characteristics of an ESD protection element and a method for evaluating layout parameters of an ESD protection element.
[0023]
A document entitled "Process and design for ESD robustness in deep submicron CMOS technology" was published by Chun Jiang et al. In Reliability Physics Symposium, 1996. 34th Annual Proceedings. , IEEE International, 1996 Page (s): 233-236 (Non-Patent Document 6). According to this document, as in U.S. Pat. No. 5,404,041, it is described that the breakdown current can be increased by minimizing the distance between the source-side contact and the gate.
[0024]
[Patent Document 1]
Japanese Patent Publication No. 7-70609
[Patent Document 2]
JP-A-01-036060
[Patent Document 3]
JP-A-63-07553
[Patent Document 4]
JP-A-5-3173
[Patent Document 5]
US Patent No. 5,404,041
[Patent Document 6]
U.S. Patent No. 6,043,116
[Non-patent document 1]
1986 by Kay Chen et al., IEDM, Technical Digest, 484-487 (KL Chen et al, IEDM Tech. Dig., 1986, pp 484-487).
[Non-patent document 2]
Jian-Hsing Lee et al., "An analytical model of positive HBM ESD current distribution and the modified multi-finger protection structure" "Physical and Failure Analysis of Integrated Circuits, 1999. Proceedings of the 1999 7th International Symposium on the, 1999 Page (s ): 162-167 "
[Non-Patent Document 3]
Li, T .; ; Tsai et al., "Substrate resistance modeling and circuit-level simulation of parasitic device coupling effects for CMOS I / O circuits under ESD stress", "1998 Electrical Overstress / Electrostatic Discharge Symposium Proceedings, 1998, Page (s): 281-289 "
[Non-patent document 4]
.. Kwang-Hoon Oh; et al., "Non-uniform bipolar conduction in single finger NMOS transistors and implications for deep submicron ESD design", "Reliability Physics Symposium, 2001. Proceedings 39th Annual 2001 IEEE International, 2001 of the Page (s): 226-234 "
[Non-Patent Document 5]
"A strategy for characterization and evaluation of ESD robustness of CMOS semiconductor technologies", "SEMATECH ESD TECHNOLPGY Working Group from Electrical Overstress / Electrostatic Discharge Symposium Proceedings, 1999, 1999 Page (s): 212 -224"
[Non-Patent Document 6]
Chun Jiang, et al., "Process and design for ESD robustness in deep submicron CMOS technology", "Reliability Physics Symposium, 1996. 34th Annual Electronic.
[0025]
[Problems to be solved by the invention]
However, these prior arts have the following disadvantages. When a so-called low-resistance substrate is compared with a normal high-resistance substrate, in the low-resistance substrate having the low-resistance epitaxial layer 1a shown in FIG. 15, the lateral resistance R2 is extremely small. Conceptually, the resistance becomes R1 + R3 when a current flows in the vertical direction. Since R2 is extremely small compared to R1 and R3, the current becomes P+When it enters the epitaxial layer 1a, it spreads to a considerably large area, and a P for preventing latch-up disposed around the NMOS transistor is provided.+Not only the guard ring 6 but also the current flows into the ground wiring via the guard ring of another buffer connected to the ground wiring and the substrate contacts of other internal circuits. It has to be estimated at the chip level, and the resistor R3 often has to be extremely low. However, the layout may actually be different for each product, and the calculation accuracy of the value is not high. In many cases, the actual value is substantially used. Therefore, there is a problem that there is a risk that the protection performance required for the design of the protection element is not satisfied.
[0026]
On the other hand, in the ESD test, an LSI having more than 1000 pins has been realized in recent years, and it is virtually impossible to perform “the combination of selecting two pins from all pins” in the conventional test method. It is common that the grounds are bundled and used as a common for the ESD tester. In this test method, as described above, since the area of the substrate contact connected to the ground wiring is substantially increased, the substrate resistance R3 is further reduced, and the protection performance of the test result is low. Problem. This does not cause such a problem when a normal substrate is used, so that it is extremely disadvantageous when a low-resistance substrate is used.
[0027]
As described above, when a low-resistance substrate is considered, it can be easily explained that its operation is different from that of a high-resistance substrate. It is P+Since the resistance R2 of the substrate is extremely small, the substrate resistance of each transistor becomes almost the same value, and the variation in performance between the elements is significantly smaller than that of the high resistance substrate. However, as a result of the inventors of the present application inferring from the examination in the simulation, it was found that the low-resistance thin-film epitaxial substrate, that is, P+In a substrate having a low resistivity of the layer and a thin epitaxial layer having a thickness of about 3 to 5 μm, the hole currents of the transistors at both ends usually have the source 2 connected to the latch-up preventing P as shown in FIGS.+Since it is arranged near the guard ring 6, it is pushed by the potential on the drain 4 side and spreads out to the guard ring 6 side. In transistors other than both ends, the source 2 is N+Since the potential of the diffusion layer is high, the substrate current (hole current) is confined in the lower region of the source 2 and the substrate resistance has no difference between the fingers. In other words, it can be said that even with a low-resistance substrate, a characteristic difference between the fingers at both ends and other fingers tends to occur.
[0028]
The present invention has been made in view of such a problem, and when an excessive current due to static electricity is applied to a drain, the potential under the source can be efficiently increased to quickly generate snapback. An object of the present invention is to provide an electrostatic discharge protection element.
[0029]
[Means for Solving the Problems]
The electrostatic discharge protection element according to the first invention of the present application has a P+Substrate and this P+The P layer on the substrate and the N layer formed on the surface of the P layer+An NMOS transistor comprising a source and a drain formed of a diffusion layer and a gate formed on the surface of the P layer between the source and the drain, and a first N well formed below and in contact with the drain below the drain And P formed on the surface of the P layer+P consisting of a diffusion layer+Guard ring and P+A second N-well formed between the guard ring and the source, wherein the drain is connected to an input terminal to be protected.
[0030]
The electrostatic discharge protection element preferably has third and fourth N wells provided outside both ends of the source in a direction orthogonal to the direction in which the source and drain face each other.
[0031]
The electrostatic discharge protection element according to the second invention of the present application has a P+Substrate and this P+The P layer on the substrate and the N layer formed on the surface of the P layer+An NMOS transistor comprising a source and a drain formed of a diffusion layer and a gate formed on the surface of the P layer between the source and the drain; and a P-type transistor formed on the surface of the P layer.+P consisting of a diffusion layer+Guard ring and P+An N-well is formed between a guard ring and the source, and the drain is connected to an input terminal to be protected.
[0032]
The electrostatic discharge protection element according to the third invention of the present application has a P+Substrate and this P+The P layer on the substrate and the N layer formed on the surface of the P layer+A source comprising a diffusion layer, a first and a second drain, and a first and a second gate formed on the surface of the P layer between the source and the first and the second drain, respectively. NMOS transistors and first and second N wells formed below and in contact with the first and second drains, the drains being connected to input terminals to be protected. It is characterized by having.
[0033]
In this electrostatic discharge protection element, it is possible to have third and fourth N-wells provided outside both ends of the source in a direction orthogonal to the direction in which the source and the drain face each other.
[0034]
The first and second gates may be connected to each other by a third and fourth gate to form a ring.
[0035]
Further, for example, a P layer formed on the surface of the P layer so as to surround the NMOS transistor+P consisting of a diffusion layer+Has a guard ring.
[0036]
The electrostatic discharge protection element according to the fourth invention of the present application has a P+Substrate and this P+The P layer on the substrate and the N layer formed on the surface of the P layer+A plurality of NMOS transistors each including a source and a drain formed of a diffusion layer, and a gate formed on the surface of the P layer between the source and the drain, and formed below and in contact with each of the drains; A plurality of N wells, a silicide film formed on the source and the drain, and a P layer formed on the surface of the P layer so as to surround the NMOS transistor.+P consisting of a diffusion layer+And a guard ring, wherein the source is common to adjacent NMOS transistors, the silicide film on the drain is divided in the middle, and a silicide film is separately provided on the drain of the adjacent transistor. A ballast resistor is formed between the silicide films on each drain, and the drain is connected to an input terminal to be protected.
[0037]
In this electrostatic discharge protection element, for example, the P+Guard ring and this P+Another NMOS transistor is formed between the NMOS transistor near the guard ring and a silicide film formed on the drain is divided by the NMOS transistor and the other NMOS transistor, and the drain is Individualized.
[0038]
Further, for example, the other NMOS transistor and the P+An N well is formed between the guard ring and the guard ring.
[0039]
The electrostatic discharge protection element according to the fifth invention of the present application has a P+Substrate and this P+The P layer on the substrate and the P layer formed on the surface of the P layer+P consisting of a diffusion layer+A guard ring and a plurality of Ns alternately formed on the surface of the P layer in a region surrounded by the P + guard ring.+An NMOS transistor comprising a source and a drain formed of a diffusion layer and a gate formed on the surface of the P layer between the source and the drain, and formed at least below the outermost drain and in contact with the drain; A plurality of N wells, the source or the drain is shared between adjacent NMOS transistors, the drain is connected to an input terminal to be protected, and the gate is connected to the outermost gate to ground. The inner gate is connected to the ground via a resistor.
[0040]
In this electrostatic discharge protection element, a source can be arranged on the outermost side of the source and the drain. Further, the plurality of N wells are connected by another N well arranged outside both ends in the longitudinal direction of the gate, and a source between the N wells is surrounded by the N well and another N well. It can be configured as such.
[0041]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings. FIG. 1 is a plan view showing an electrostatic discharge protection device according to a first embodiment of the present invention, and FIG. 2 is a sectional view taken along line AA of FIG. Low resistance P+A P epitaxial layer 22 is formed on a substrate 21, and a P well 23 is formed on the P epitaxial layer 22. A latch-up preventing P provided on the surface of the P well 23 so as to surround the NMOS transistor.+A guard ring 25 is formed.+An element isolation insulating film 26 is formed inside the guard ring 25 (not shown in FIG. 1). P+The guard ring 25 is connected to the ground.
[0042]
Then, on the surface of the P well 22, N+A source 27 and a drain 29 of an NMOS transistor formed of a diffusion layer are formed, and a gate 28 is formed on a substrate surface between the source 27 and the drain 29 via a gate insulating film (not shown). Have been. On the source 27, the gate 28, and the drain 29, a silicide film 30 (not shown in FIG. 1) such as cobalt silicide is formed.
[0043]
An N well 24a reaching the P epitaxial layer 22 is formed on the surface of the substrate between the source 27 and the element isolation insulating film 26, and an N well reaching the P epitaxial layer 22 just below the drain 29. Well 24b is formed in contact with drain 29. A plurality of contacts 31, 32, and 33 are formed in the N well 24a, the source 27, and the drain 29, respectively. The N well 24a, the source 27, and the drain 29 (therefore, the N well 24b) are formed. At this time, a predetermined potential is applied.
[0044]
In the present embodiment, the source 27 is connected to the ground, the drain 29 is connected to the input terminal (input potential), and the N-well 24a on the source side is connected to the input terminal in common with the drain 29. However, the N-well 24a on the source side may be connected to the input terminal by capacitive coupling instead of being directly connected to the input terminal. As described above, when the input terminal is connected to the input terminal by capacitive coupling, the potential under the source can be increased when a surge current flows.
[0045]
Next, the operation of the electrostatic discharge protection device of the present embodiment will be described. When an excessive current flows into the input terminal to be protected, the potential of the drain-side PN junction instantaneously increases, and avalanche breakdown occurs. The electron current is absorbed by the drain 29, but the hole current 20+It flows to the latch-up prevention guard ring 25 via the substrate 21 or flows via the substrate contact arranged on the entire chip, and is absorbed by the ground. At this time, a potential difference is generated between the source bottom surface and the ground electrode by the product IR of the resistance R of the current path and the current. The hole current amount 20 increases, and the N+When the potential at the bottom surface of the diffusion layer increases and the PN junction is biased in the forward direction, a current is supplied from the source 27 to the drain 29. Then, the current is further supplied to the PN junction in the high electric field, and the amount of the hole current due to the avalanche breakdown further increases. Since such positive feedback occurs, the MOS transistor instantaneously enters a parasitic bipolar operation state, and a low-resistance discharge path is formed.
[0046]
In the present embodiment, since the N wells 24a and 24b are connected to the input terminals, when an excessive current is input to the drain 29 and a hole current is generated, the hole current is applied to both the N wells 24a and 24b. Under the influence of the potential of 24b, it is confined in a region below the source 27. As a result, the current density in this region increases, the effect of raising the potential under the source increases, and the ESD protection performance increases. At this time, it is preferable to reduce the width of the source 27 as much as possible, and furthermore, to minimize the distance between the N wells 24a and 24b (with the minimum design rule) so that the current density is as high as possible.
[0047]
The N wells 24a and 24b allow P+Since potential interference with the guard ring 25 and the like can be reduced, the layout dependence of characteristics is reduced.
[0048]
In the present embodiment, P+Since the source 27 and the N wells 24a and 24b are formed so as to sandwich the path of the current flowing through the substrate 21 between the pair of N wells 24a and 24b having a high potential, the current density is increased and the potential under the source 27 is reduced. Thus, the NMOS transistor can be easily raised and snapback of the NMOS transistor can be easily caused. In this case, as described above, it is preferable to reduce the width of the source 27 as much as possible.
[0049]
FIG. 3 is a plan view showing an electrostatic discharge protection device according to a second embodiment of the present invention. In the present embodiment, N wells 24c and 24d connecting the N wells 24a and 24b are formed near both ends in the longitudinal direction of the gate 28 (both ends in the width direction of the transistor), and the source 27 is formed. These N wells 24a, 24b, 24c, 24d are surrounded.
[0050]
By surrounding the source 27 with these N wells 24a, 24b, 24c, and 24d, if the width of the transistor is small, even if the substrate current spreads in the width direction of the transistor, the current is blocked and the substrate is blocked. The current can be confined in this enclosed area to increase the current density.
[0051]
FIG. 4 is a plan view showing an electrostatic discharge protection device according to a third embodiment of the present invention. In the present embodiment, the N well 24b below the drain 29 is not formed, and the N well 24c is arranged at both ends of the source 27 in the transistor width direction. As described above, the substrate current (hole current) 20 can be prevented from spreading in the transistor width direction only by disposing the N wells 24c and 24d at both ends of the source 27 in the longitudinal direction (transistor width direction).
[0052]
For example, in the case of a small single-finger NMOS transistor having a transistor width W of about 20 μm, it can be connected immediately before the inverter to protect the internal circuit from static electricity as secondary protection of the input buffer. The potential of the gate 28 is preferably connected to ground via a high resistance or DGF (Dynamic-Gate-Floating). This is the same in all the embodiments, and it is difficult to apply the present invention to a normal GG (gate-grounded) NMOS transistor because it is difficult for a current to uniformly flow in the width direction of the transistor.
[0053]
As shown in FIG. 16, when the P well 1b is formed,+In some cases, current flows into the guard ring 6 to lower the substrate resistance. Further, as shown in FIG. 17, even when the P well 1b is not formed partially,+At least as long as the distance to the layer, P+Since the drain 4 needs to be separated from the guard ring 6, the layout area increases. The extent to which the substrate resistance can be increased depends on layout constraints.
[0054]
Also, the entire transistor and P+When no P-well is formed inside the guard ring,+Even when the distance from the guard ring was sufficiently large, the current was flowing toward the outside of the source. Thus, when the current flows while spreading, the effect of raising the potential under the source is low.
[0055]
On the other hand, in the embodiment shown in FIGS. 3 and 4, since the spread of the current is prevented by the N wells 24c and 24d, the effect of increasing the potential under the source is high.
[0056]
Next, an electrostatic discharge protection device according to a fourth embodiment of the present invention will be described with reference to FIGS. FIG. 5 is a plan view, and FIG. 6 is a sectional view taken along line BB of FIG. In the present embodiment, the transistor is divided into two fingers instead of a single finger, and the transistors are laid out in common. P+A P epitaxial layer 42 is formed on a substrate 41, and a P well 43 is formed on the P epitaxial layer 42. Then, P is placed on the surface of this P well.+A guard ring 45 is formed, and an element isolation insulating film 46 is formed inside the guard ring 45. The substrate surface between the element isolation insulating film 46a and the internal element isolation insulating film 46b+A pair of drains 49a and 49b made of a diffusion layer and a source 47 therebetween are formed. Gates 48a and 48b are formed on the substrate between the source 47 and the drains 49a and 49b on both sides thereof. On these sources 47, gates 48a, 48b and drains 49a, 49b, a silicide film 50 such as cobalt silicide is formed. The source and the drain are respectively connected to the ground and the input terminal via a plurality of contacts. N wells 44a and 44b are formed below the drains 49a and 49b so as to be in contact with the drains 49a and 49b.
[0057]
Also in this embodiment, the drains 49a and 49b+Since the substrate current (hole current) 51 flowing through the substrate 41 flows through a limited region sandwiched between the N wells 44a and 44b, the current density is high and the potential under the source 47 is efficiently increased. Also in the present embodiment, it is preferable to reduce the width of the common source of the two fingers as much as possible according to the minimum design rule. As a result, the space in which the current is confined under the source is minimized, and the effect of increasing the potential is increased. Further, since the width of the source region is narrow, an increase in the potential on one drain side is easily transmitted to the substrate on the other drain side, so that the possibility that only one NMOS transistor enters snapback is extremely low.
[0058]
Substrate 41 is P+The effect can be obtained even if the substrate is not a conductive low resistance substrate. In this case, it is preferable to arrange each layer around the source including the surrounding guard ring 45. Further, the present invention can be applied even if it is not two fingers, but by applying to two fingers as in the present embodiment, the source can be shared and its symmetry can be maintained. Since the timings are the same, there is an advantage that it is not necessary to use a ballast resistor. Therefore, even when the performance is compared with the same total width, this layout has higher performance. However, if the division is made into four divisions instead of two divisions, a common source cannot be used unlike the prior art, and the effect is lost. Therefore, the performance is higher when the fingers are divided into two. A preferable distance between the ends of the N wells 44a and 44b and the gates 48a and 48b is, for example, about 0.4 (when the P well 43 is formed under the transistor) to 1 μm (when the P well 43 is not formed). It is.
[0059]
When the source 47 and the drains 49a and 49b are formed by a self-aligned contact, the source 47 can be made extremely narrow (US Pat. No. 6,043,116 (Patent Document 6)).
[0060]
FIG. 7 is a plan view showing an electrostatic discharge protection device according to a fifth embodiment of the present invention. In the present embodiment, contacts connected to the N wells 44c and 44d and their input terminals are arranged near both ends of the source 47 in the longitudinal direction (the width direction of the transistor). Thus, the substrate current can be efficiently confined in the region surrounded by N wells 44a to 44d.
[0061]
FIG. 8 is a plan view showing an electrostatic discharge protection device according to a sixth embodiment of the present invention. In the present embodiment, a pair of gates 48c for two fingers are connected to each other at both ends in the width direction of the transistor to form an elliptical ring shape, and a gate potential is obtained from a portion arranged at this end. 48d is extended. The gate length determined by the distance between the source 47 and the drains 49a and 49b is smaller than the original gate length of the gate 48c (the portion extending in the direction orthogonal to the facing direction of the source and drain) at both ends of the original portion. The gate length of the portion connecting the portions (the portion extending in the direction opposite to the source / drain) is longer. The gate potential is floating.
[0062]
Next, a seventh embodiment of the present invention will be described with reference to FIG. This embodiment is applied to an NMOS transistor having a large number of fingers. Low resistance P+A high-resistance P epitaxial layer 62 is formed on a substrate 61, and a P-type layer for preventing latch-up is formed on the surface of the P epitaxial layer 62.+A guard ring 65 is formed.+An element isolation insulating film 66 such as a groove isolation is formed inside the guard ring 65. Then, in contact with the element isolation insulating film 66, N+A source 67a made of a diffusion layer, a drain 69a, a source 67b, and a drain 69b are formed, and a gate 68a, a gate 68b, and a gate 68c are formed on the substrate surface between these sources and drains. ing. On these sources 67a, 67b, gates 68a, 68b, 68c, and drains 69a, 69b, a silicide film 70 such as cobalt silicide is formed. However, the silicide film on the drain 69a and the drain 69b is separated on the way, and is divided into a portion near the gate and an intermediate portion thereof (silicide films 70a and 70b).
[0063]
N wells 64a and 64b are formed below the drain 69a and the drain 69b, and below the drain central region inside by D2 from the end of the drain.
[0064]
Further, in the present embodiment, since the source cannot be shared, the snapback timing cannot be completely aligned. Therefore, in the present embodiment, in order to add a ballast resistance to the drain 69a, the silicide film 70 is divided, and the silicide film 70 in contact with the drain 69a on the side of the gate and the silicide film 70 between them are separated. An isolated silicide film 70a is provided, and the silicide film 70a is grounded. However, this ballast resistor has a low resistance value.
[0065]
As shown in FIG. 9, the width of the source 67b is D1, the distance between the N well 64b and the gate 68c is D2, and the distance between the N wells 64a and 64b is D3. This P+The width D1 of the source of the NMOS transistor other than both ends surrounded by the guard ring 65 is formed according to the minimum design rule. Thereby, the electrostatic discharge protection performance is enhanced.
[0066]
In the present embodiment, P+The drain 69a of the NMOS transistor near the guard ring 65 is connected to the input terminal, and the source 67a, the silicide film 70a, the source 67b, and the silicide film 70b are connected to ground. When excessive current flows through the drain 69a, the N wells 64a and 64b are formed below the drains 69a and 69b, so that the substrate current can be confined below the source 67b.
[0067]
FIG. 10 is a sectional view showing an electrostatic discharge protection device according to an eighth embodiment of the present invention. In the present embodiment, P+An element isolation insulating film 66a is further provided between the source 67a of the NMOS transistor near the guard ring 65 and the element isolation insulating film 66, and between the element isolation insulating film 66a and the element isolation insulating film 66. An N well 64c is formed. This gives P+The substrate current of the NMOS transistor close to the guard ring 65 can also be limited to a narrow limited area without dispersion.
[0068]
FIG. 11 is a sectional view showing an electrostatic discharge protection device according to a ninth embodiment of the present invention. In the present embodiment, P of the electrostatic discharge protection element of the eighth embodiment shown in FIG.+The NMOS transistor (source 67a, drain 69a, gate 68a) adjacent to the guard ring 65 is omitted. That is, P+As an NMOS transistor close to the guard ring 65, two fingers sharing a source 67b are arranged, and an N well 64a is arranged below a drain 69a between the two fingers and the element isolation insulating film 66. It is.
[0069]
Also in the embodiment shown in FIG. 10, the edge transistors among the transistors surrounded by the guard ring have lower symmetry than the transistors inside them, although the substrate current distribution is improved. Therefore, the substrate current distribution density is slightly inferior to this inner transistor. Therefore, the arrangement of the fingers is changed so that the drain 69a comes to this edge. Thus, the substrate current 72 is confined in the region between the N wells with high symmetry, and the current density can be increased.
[0070]
FIG. 12 is a plan view showing an electrostatic discharge protection device according to a tenth embodiment of the present invention. Drains 81 and sources 82 are alternately arranged, and a drain contact 85 and a source contact 86 are provided, respectively. An N well 84 is formed below the drain 81. The gates 83a and 83b extend near the source 82 and the drain 81 in a direction substantially parallel to the longitudinal direction of the source and the drain (the width direction of the transistor). However, the adjacent gates 83a and 83b are bent so as to approach each other at the center thereof, and the portion 87 where the adjacent gates 83a and 83b are closest does not satisfy the minimum design rule for forming the contact 86. Therefore, the contact 86 is not formed. The width of the portion 87 where the contact 86 is not formed (the width in the transistor width direction) is P+Preferably, it is wider than the depth to the substrate. Further, a silicide film such as cobalt silicide is formed on the entire area of the source 82, but only a silicide film for connecting a plurality of contacts 85 is formed on the drain 81. There is a region 88 on which no silicide film is formed. The region 88 where the silicide film is not formed has a high resistance in the plane direction, and serves as a resistance layer (ballast resistance).
[0071]
In the present embodiment, a portion 87 where the source contact 86 is not formed is provided at the center of the NOS transistor, and the distance between adjacent gates is reduced. Then, since the hole current to the substrate does not flow directly below this portion 87, the space in which the hole current to the substrate is confined is further narrowed. For this reason, the effect of increasing the potential under the source is further enhanced. Once the portion 87 of the source 82 snaps back, it propagates throughout the finger, and the narrowed portion 87 triggers snapback. Although the gates 83a and 83b are not straight but curved at a portion 87, since the region 88 where the silicide film is not formed adds ballast resistance, there is a possibility that the gate 87 will be broken at this portion 87. Is extremely small.
[0072]
FIG. 13 is a plan view showing an electrostatic discharge protection device according to an eleventh embodiment of the present invention. An NMOS transistor is composed of the gates 90a and 90b, the source 92, and the drain 91, and the source 92 or the drain 91 of an adjacent transistor is common to the plurality of NMOS transistors. An N-well 93 is formed below each drain 91, and the plurality of N-wells 93 are connected to each other by N-wells 94 outside the longitudinal ends of the gates 90a and 90b. As a result, the source 92 is surrounded by the N wells 93 and 94. These NMOS transistors are+It is surrounded by a guard ring (not shown). The source 92 and the drain 91 are connected to the ground and the input terminal by a plurality of contacts, respectively, and the N wells 93 and 94 are at the same potential as the drain 91. The outer gate 90a is connected to ground, and the gate 90b formed in the region surrounded by the inner N wells 93 and 94 is connected to ground via a resistor 95.
[0073]
In the present embodiment, an N well 93 is formed between the fingers of the NMOS transistor, and the adjacent N wells 93 are connected by an N well 94 outside the transistor, and the source 92 is connected to the N wells 93 and 94. It has a surrounding structure. The substrate current flows from the bottom of the source 92 through the substrate, and P+When flowing into the guard ring, it flows around the N well 93, so that the substrate resistance can be kept high. This is not limited to a low-resistance substrate, but has the same effect on a normal substrate. However, in the case of a high resistance substrate, there is a difference that it does not depend on the area of the source 92 or the like.
[0074]
In FIG. 13, the N well 93 is formed below the drain 91 of each finger. However, the present invention is not limited to this, and the N well 93 may be formed only below the drain of surrounding fingers. The gate 90b surrounded by the N wells 93 and 94 is connected to the ground via a high resistance 95 of 1 to 10 kΩ. On the other hand, as described in the conventional example, the fingers at both ends may have the drain 91 disposed outside to lower the substrate resistance as in the other embodiments. If there is a concern about the latch, it is necessary to keep a sufficient distance, so that a normal arrangement (the source 92 is outside) may be used as shown in FIG. In that case, the gates 90a on both sides are connected to the ground (ground) potential so that the inner finger enters the snapback state first.
[0075]
Also in the present embodiment, the current flowing from the drain 91 to the substrate can be confined in the region sandwiched between the N wells 93, and the current density can be increased.
[0076]
【The invention's effect】
As described in detail above, in the present invention, by arranging the N well below the drain, the hole current when an excessive current is applied to the drain due to static electricity is limited to the region regulated by the N well. Therefore, the current density can be increased. As a result, the potential under the source is easily increased, and the NMOS transistor can quickly snap back.
[Brief description of the drawings]
FIG. 1 is a plan view of an electrostatic discharge protection device according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view along the line AA.
FIG. 3 is a plan view of an electrostatic discharge protection device according to a second embodiment of the present invention.
FIG. 4 is a plan view of an electrostatic discharge protection device according to a third embodiment of the present invention.
FIG. 5 is a plan view of an electrostatic discharge protection device according to a fourth embodiment of the present invention.
FIG. 6 is a sectional view along the line BB of FIG.
FIG. 7 is a plan view of an electrostatic discharge protection device according to a fifth embodiment of the present invention.
FIG. 8 is a plan view of an electrostatic discharge protection device according to a sixth embodiment of the present invention.
FIG. 9 is a sectional view of an electrostatic discharge protection device according to a seventh embodiment of the present invention.
FIG. 10 is a sectional view of an electrostatic discharge protection device according to an eighth embodiment of the present invention.
FIG. 11 is a sectional view of an electrostatic discharge protection device according to a ninth embodiment of the present invention.
FIG. 12 is a plan view of an electrostatic discharge protection device according to a tenth embodiment of the present invention.
FIG. 13 is a plan view showing an electrostatic discharge protection device according to an eleventh embodiment of the present invention.
FIG. 14 is a sectional view of a conventional electrostatic discharge protection element.
FIG. 15 is a sectional view of another conventional electrostatic discharge protection element.
FIG. 16 is a sectional view of another conventional electrostatic discharge protection element.
FIG. 17 is a sectional view of another conventional electrostatic discharge protection element.
[Explanation of symbols]
1: P+Silicon substrate
1a, 1b, 22, 42, 62: P epitaxial layer
2, 27, 47, 67a, 67b, 82, 92: Source
3, 28, 48a, 48b, 48c, 48d, 68a, 68b, 68c, 68d, 68e, 83a, 83b, 90a, 90b: Gate
4, 29, 49a, 49b, 69a, 69b, 69c, 69d, 81, 91: drain
5: element isolation region
6, 25, 45, 65: P+Guard ring
6a, 6b, 6c: NMOS transistors
7: Cobalt silicide layer
8: Silicide mask area
20, 51: Hall current
21, 41, 61: P+substrate
23, 43: P-well
24a, 24b, 24c, 24d, 44a, 44b, 44c, 44d, 64a, 64b, 64c, 84, 93, 94: N-well
26, 46a, 46b, 66, 66a: element isolation insulating film
30, 50, 70, 70a, 70b: silicide film
31, 32, 33: Contact
72: substrate current
85: Drain contact
86: Source contact
87: part where contact 86 is not formed
88: Region where silicide film is not formed
95: Resistance
