JP2004186411A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、バンプ電極を用いたフリップチップ方式で実装される半導体装置に適用して有効な技術である。
【0002】
【従来の技術】
以下に説明する技術は、本発明を研究、完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【0003】
半導体チップ等の半導体装置では、その小型化、高密度実装化等が強く求められている。かかる技術的要請に対して、バンプ電極を設けた半導体チップを、フェイスダウンの状態で実装基板側に位置合わせし、バンプ電極と実装基板側電極とを接続する、いわゆるフリップチップ方式による実装技術が広く採用されている。
【0004】
かかるフリップチップ方式による実装としては、例えば、チップ・オン・ガラス(COG)方式、チップ・オン・フィルム(COF)方式、チップ・オン・ボード(COB)方式等の種々の実装方式が知られている。
【0005】
近年、高精細化、画素数の増大化が求められている液晶技術の分野でも、例えば、液晶表示に係る電圧切替えを制御するLCDドライバの実装方式として、これまでのTCP( Tape Carrier Package )の方式に代わって、上記方法が積極的に採用されている。
【0006】
上記フリップチップ方式の実装は、一般的には、半導体装置側のバンプ電極と、実装基板側電極との間に、異方性導電樹脂等で構成される異方性導電膜を介在させて、バンプ電極を実装基板側電極に加熱圧着することにより行われている。
【0007】
かかる実装に際してのバンプ電極と実装基板側電極との電気的接続は、異方性導電膜に含まれる導電性粒子が、バンプ電極と実装基板側電極との間に介在させられて潰されることにより確保される。
【0008】
すなわち、加熱圧着により、異方性導電膜内に含まれていた導電性粒子が、バンプ電極と実装基板側電極との間に挟まれて、両電極間を電気的に接続できるように介在させられることにより、バンプ電極−導電性粒子−実装基板側電極なるルートで電気的接続が確保されるのである。
【0009】
かかる介在させた導電性粒子を仲立ちとして両電極間の電気的接続を確保するためには、両電極間における導電性粒子の高密度化が求められる。
【0010】
しかし、実装に際して、バンプ電極の実装基板側電極への圧着に不均一が発生すると、その加圧不足部分では、両電極間に介在する導電性粒子の密度は正常加圧部分に比べて相対的に粗になりがちで、押し潰しも十分に行われ難い。
【0011】
かかる加圧不足部分では、両電極間に介在する導電性粒子が、正常加圧部分に比べて、両電極間で圧縮される割合が少なく、導電性粒子同士、あるいは電極と導電性粒子との接触度合いが比較的に弱かったり、あるいは非接触状態となる場合もある。かかる場合には、その部分における電気抵抗が高くなり、両電極間の十分な導通性が確保されないこととなる。
【0012】
例えば、両電極間に電位差をかければ確かに電流は流れるものの、十分な電流は当初からは流れず、十分に電圧が上がるまでに時間がかかる等の異常が発生する。電圧の切替えを円滑に行うことで、液晶状態を変化させてその表示を行う液晶表示のLCDドライバにおいては、液晶表示の鮮明性が確保できなくなる重大な障害となる。
【0013】
また、かかる異常は、完成したLCDドライバ等の半導体装置の完成品検査においても、所定位置に検査用のプローブを当てて、その導通を検査するに際して、反応が遅かったり、あるいは全く導通が示されず、プローブを多少動かして接触位置を変えると導通が俄に確認される等の検査時の問題現象の原因の一つともなる。
【0014】
かかる導通異常が発生する大きな原因の一つは、バンプ電極の表面形状によるものである。バンプ電極は、半導体装置に設けられた配線電極上のパッシベーション膜をエッチング等で除去し、その上にメッキ等の手段で電極形成を行って作成される。
【0015】
そのため、このようにして形成されたバンプ電極では、電極表面に、パッシベーション膜をエッチングして配線電極を露出させた際のパッシベーション膜面と配線電極面との段差を反映した窪みが形成されることとなる。
【0016】
かかる構成のバンプ電極を有する半導体装置をフリップチップ方式でフェイスダウン実装すると、窪みを有した電極表面が、実装基板側電極に対面されることとなり、両電極間に介在させる異方性導電膜中の導電性粒子への押圧力が、窪み部と、窪んでいないその周辺部とでは微妙に異なることとなる。すなわち、実装時に加圧不均一が発生するのである。
【0017】
そこで、かかる対策として、パッシベーション膜を薄膜化することで、パッシベーション膜面と配線電極面との段差を小さく抑える手段が提案された。しかし、パッシベーション膜を薄くすることは、逆に、その絶縁性を低下させることにも繋がり、かかるパッシベーション膜の薄膜化を行わずにバンプ電極と実装基板側の電極との導通性を確保する技術の開発が望まれていた。
【0018】
かかる問題点の解決技術としては、バンプ電極の表面を平らにすることが考えられた。しかし、配線電極の上にパッシベーション膜を設け、かかるパッシベーション膜の開口部にバンプ電極を形成する方法では、どうしてもパッシベーション膜厚に対応する段差を解消することはできず、かかる段差部があっても、電極表面全体としては平坦と見做せる程に段差の影響を小さくする方策が提案されている。
【0019】
例えば、導電バンプ表面のディンプルの平面的サイズを小さくして、ディンプルに基づく段差部の影響を抑えるべく、一つの大きなディンプルを形成するのではなく、複数の小さなディンプルを形成する構成が提案されている(例えば、特許文献1参照。)。
【0020】
バンプ電極の形成としては、例えば金バンプ電極では、パッシベーション膜に開口して露出させた配線電極としてのAlパッド上に、金メッキを成長させて形成する方法が知られている。メッキは、縦方向に沿って成長するが、併せて横方向への成長も認められる。
【0021】
そこで、パッシベーション膜に設けた開口を予め小さく設定しておき、かかる開口部に金メッキによりバンプ電極を形成するに際して、メッキの横方向への成長により上記開口に合わせて形成される筈の凹部を埋める疑似的平面化と呼べる技術が提案されている(例えば、特許文献2参照。)。
【0022】
【特許文献1】
特開平11−31698号公報(段落0013、0023、0024、図6、7、8)
【0023】
【特許文献2】
特開平11−258620号公報(段落0038、0048、0049、図3、4)
【0024】
【発明が解決しようとする課題】
ところが、上記バンプ電極の段差解消技術においては、以下の課題があることを本発明者は見出した。
【0025】
すなわち、上記バンプ電極の段差解消技術は、電極表面の窪みが形成される範囲に、一つの大きな窪みを形成するのではなく、その窪み形成範囲に、配線電極上に電気的に接続する多数の小さな凹部を形成して、すなわち細かな凹凸部を多数形成して、多数の凸部上面により擬似的に平面とする構成と言える。
【0026】
かかる擬似的平面化の発想は、上述の如く、フリップチップ方式の実装に際しては、異方性導電膜を介してのバンプ電極と実装基板側電極との電気的接続における導通不良は、電極表面に、パッシベーション膜をエッチングして配線電極を露出させた際のパッシベーション膜面と配線電極面との段差を反映した窪みが形成されることが主因であり、かかる段差部を解消することが好ましいとの前提に立脚して提案されたものである。
【0027】
すなわち、疑似的平面化の手法は、技術的には段差部を完全に解消して平坦化することが望まれるものの、仮にそこまで行えなくても許容される範囲内で実質的に平坦と見做せる程度まで平坦化を図ろうとする発想である。
【0028】
本発明者は、長年、かかるバンプ電極の段差解消に関しての技術開発に携わってきたが、今回、かかる問題点の解消に携わる上記前提に、大きな問題点があることに気がついた。
【0029】
すなわち、極力電極表面を平らにすることが、上述の段差に起因する電気的接続不良の解消に繋がるとされてきたこれまでの前提は、必ずしも正しいとは言えない場合があることに気がついた。
【0030】
本発明者の微視的観察においては、高度な平坦化を進めた状態で、バンプ電極と実装基板側電極との間の導電性粒子の挙動を調べた結果、実装時に圧力をかけると、段差部がある場合に比べて、一部に、導電性粒子が、バンプ電極と実装基板側電極との相対範囲から周囲方向に逃げる傾向があることが分かった。
【0031】
すなわち、電極表面における段差解消を目指してその平坦化を進めると、平坦化度の向上に合わせて導電性粒子の実装基板側電極とバンプ電極との間の介在性が改善されて異方性導電膜を用いた実装における導通不良の解消が図られるが、しかし、平坦化度をある程度まで高く設定すると、逆に導電性粒子の介在性が悪化する虞れがあることを見出したのである。かかる知見は、バンプ電極の電極表面の平坦化度を高くすることにより初めて見出されたものであり、これまではかかる問題点の認識は見られなかった。
【0032】
すなわち、段差部の実質的解消を目指して、平坦化度を向上させるだけでは、予想していた程の導電性粒子の介在密度の向上は得られず、平坦化度を高める一方で、併せて、実装時の導電性粒子の逃げを防止する対策が必要と考えられる。
【0033】
本発明の目的は、LCDドライバなどの半導体装置側のバンプ電極と、バンプ電極と相対して接続される実装基板側電極等の相手側電極との導通性を十分に確保できるようにすることにある。
【0034】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0035】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0036】
すなわち、本発明では、半導体装置のバンプ電極の電極表面にストッパを設けて、実装基板側電極とバンプ電極との圧着に際して両者の間に介在される異方性導電膜中の導電性粒子の周囲への散逸を阻止し、バンプ電極表面の平坦化度を向上させた場合でも、導電性粒子の介在密度を高く確保することができる。
【0037】
また、ストッパには、介在させる異方性導電膜中の導電性粒子の径に合わせて、適宜設計変更できる積層構造を持たせた。
【0038】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明を省略する。
【0039】
(実施の形態1)
図1(a)は本発明の一実施の形態の半導体装置におけるバンプ電極の構成を模式的に示す要部断面図であり、(b)は(a)の矢視方向から見た場合の構成を模式的に示す要部断面図である。
【0040】
本実施の形態では、半導体装置10を、LCDドライバ10aに構成した場合を例に挙げて説明する。半導体装置10の表面には、図1(a)に示すように、Al等から形成された配線電極11が設けられている。配線電極11の上には、パッシベーション膜12が設けられ、その上に下地金属層(UMB層とも言う)13が設けられている。下地金属層13の上に、バンプ電極14が形成されている。
【0041】
バンプ電極14には、図1(a)に示すように、周縁側に凸状のストッパ14aがバンプ電極14と一体に形成されている。ストッパ14aの高さHは、配線電極11の層厚に基づき規定されている。
【0042】
配線電極11は、図1(a)に示すバンプ電極14の形成範囲の周縁部に沿って枠状に設けられている。バンプ電極14の表面周縁には、枠状に設けられた配線電極11の層厚に基づき高さが規定される凸状に盛り上がったストッパ14aが形成されている。ストッパ14aに囲まれた側のバンプ電極14の表面は、電極表面が平坦な平坦部14bに形成されている。
【0043】
また、ストッパ14aは、幅Dを狭く設定して電極表面の周縁部を少し盛り上げたように形成され、ストッパ14aに囲まれた平坦部14bの面積をできるだけ広く確保できるようにしている。
【0044】
ストッパ14aの幅Dとしては、例えば、2μm以上5μm未満が好ましい。このように幅Dを狭く設定することにより、電極表面におけるストッパ14aの占有率を小さくすることで、電気的接続に関与する平坦部14bの割合を大きくすることができる。
【0045】
また、平坦部14bの占有面積を変えることなくストッパ14aの幅Dを小さくすることで、導通性を維持しながらバンプ電極14の電極表面を全体的に小さく設定することができ、その分、一定範囲に設置するバンプ電極14の数を多くする多ピン化に有効である。
【0046】
これまでのTCP(Tape Carrier Package )でバンプ付きウエハを使用する構成では、TCP向けAuバンプ付きチップでは、組立時の応力緩和のため、Auバンプ下にAlパッドが必ず配置する構造が必要であった。しかし、配線電極による応力緩和の配慮が必要なくなったCOG等の実装方式を採用する場合には、必ずしもかかるAlパッドの配置構成を採用しなくても構わないことに気付き、上記の如く枠状に配線電極11を設ける構成を新たに採用した。
【0047】
バンプ電極14と配線電極11との電気的接続は、図1(a)の矢視方向から見た構成を模式的に示す図1(b)の要部断面図に示すように、ストッパ14aの下方に設けた下地金属層13をスルーホール15を介して配線電極11に電気的に接続させることにより確保されている。
【0048】
かかる構成のバンプ電極14では、図2に示すように、バンプ電極表面には、その周縁側にストッパ14aが設けられているため、異方性導電膜16を介在させて基板17側の電極17aに実装させるに際して、異方性導電膜16内の導電性粒子16aの周囲への散逸をストッパ14aで阻止することができる。
【0049】
このように導電性粒子16aの散逸阻止が図られることにより、実装時のバンプ電極14と基板17との圧着時でも、導電性粒子16aがバンプ電極14の平坦部14b内に抱え込まれて、バンプ電極14と基板17との間の導電性粒子16aの高密度化を図ることができる。
【0050】
ストッパ14aを設けずに、バンプ電極14の電極表面の高度の平坦化を図る構成では、実装に際して、介在させた異方性導電膜16をバンプ電極14と基板17との間で押し潰すようにして圧着する場合に、異方性導電膜16内の一部の導電性粒子16aが、周囲に押し出されるようにして散逸する現象が発生し、場合によっては、十分な導通性の確保が図れない場合も想定される。
【0051】
例えば、図3(a)に模式的に示すように、電極表面の平坦化を進めた状態のこれまでのバンプ電極21では、バンプアニール後には、より詳細には電極周縁部には肩垂れ21aが形成され、周縁部を除いた内側が平坦部21bに形成されている。
【0052】
従って、かかる構成のバンプ電極21を用いて実装を行う場合、図3(b)に示すように、基板17のAl等で形成された電極17a側に、異方性導電膜16を介在させてバンプ電極21を図示の矢印に示すように押圧して電気的接続を図ると、図中の横方向の矢印に示すように、押圧時に導電性粒子16aが周囲に漏れ出るようにして散逸が発生することとなる。
【0053】
その結果、基板17の電極17aとバンプ電極21との電気的接続を確保するための両者間に介在させられる導電性粒子16aが少なくなり、介在密度が下がり、場合によっては接続不良が発生する場合も十分に懸念される。
【0054】
しかし、本発明においては、図2に示すように、実装に際しての押圧時に、導電性粒子16aが、周囲のストッパ14aによりその散逸が阻止されて、電極表面の平坦部14b内に囲い込まれる状況となり、その電気的接続が十分に確保されることとなる。
【0055】
ストッパ機能という観点からでは、導電性粒子径に対してストッパ14aの高さHが余り低過ぎると導電性粒子16aの散逸を阻止するのに十分ではなく、ストッパ14aに制止されることなく押し出される導電性粒子16aの割合が多くなる。
【0056】
逆に、導電性粒子径に対してストッパ14aの高さHが高過ぎても好ましくない。高さHを必要以上に高く設定すると、高さHに基づく段差に起因して導電性粒子16aの介在密度の不均一、及び導電性粒子16aの不十分な押し潰しが発生して、逆に電気的接続不良を招くことにもなる。
【0057】
すなわち、段差等に基づく電気的接続不良を回避しつつ、介在密度を高くするためには、導電性粒子16aのストッパ機能を発揮するストッパ14aの有効な高さHには、適性な範囲があるものと推察される。
【0058】
高さHの設定には、実装時における押圧力、導電性粒子径(δ)等が主に関与するものと推測されるが、現段階では、理論的にどの程度が好ましいかについては、その詳細は確認されていない。しかし、実験では、例えば、実装時の押圧力を50g/バンプと想定した場合には、δ/4≦H≦δ/2の範囲であればよいことが分かった。
【0059】
かかる構成のストッパ14aを設けたバンプ電極14を有する半導体装置10の製造方法について、以下、図4に示すフロー図を参照しながら説明する。
【0060】
LCDドライバ10aに構成される半導体装置10は、図4に示す各ステップを経ることにより製造される。なお、図4では、フローを構成する各ステップと、各ステップに対比してその様子を示す要部断面説明図(a)〜(h)とを併せて示した。
【0061】
先ず、1層目Al配線層形成ステップS110で、ウエハWに既存の方法で液晶表示装置用の駆動回路素子を形成した上に、バンプ電極14の形成範囲の周縁に沿って、Alからなる1層の配線電極11を枠状に形成する。かかるステップの状況は、図4(a)で模式的に断面図で示す。
【0062】
配線電極11は、ストッパ14aを形成しようとするバンプ電極14の形成範囲に合わせて、バンプ電極14の電極表面を周縁側から内側に囲むように枠状に設けられている。
【0063】
また、かかるストッパ14aは、簡単には、枠状の連続的な盛り上がり形状に形成しておけば、導電性粒子16aが逃げる隙間がなく好ましい。しかし、導電性粒子の阻止機能が発揮できる範囲で、すなわち導電性粒子16aが逃げない程度の幅で非連続部を設けてもよく、ストッパ14aの盛り上がり形状を、断続的に、枠状に形成するようにしても一向に構わない。
【0064】
なお、図4(a)に示すウエハWは、図4(b)〜(h)までは簡単のために図示を省略した。
【0065】
また、図4(a)では配線電極11としてAlを使用した場合を例に挙げて説明しているが、配線電極として使用できる金属であれば、Cu等その他の金属を使用しても一向に構わない。
【0066】
パッシベーション膜層形成ステップS120で、上記要領で形成した配線電極11上に、パッシベーション膜12を形成する。かかるパッシベーション膜12には、配線電極11の層厚に合わせた高さの段差が形成されることとなる。かかる段差は、これまでのバンプ電極の場合とは異なり、パッシベーション膜の膜厚を反映する段差ではない。かかるステップの状況を、図4(b)に示す。
【0067】
その後、UBM層形成ステップS130で、図4(c)に示すように、UMB層(下地金属層)13をパッシベーション膜12上に形成する。下地金属層13は、例えば、Cr層、Cu層、Au層を下層から順次スパッタリングにより堆積させて積層させることにより形成することができる。なお、UBM層の形成には、蒸着法を使用しても構わない。
【0068】
BUMPホトレジスト形成ステップS140で、バンプ電極形成範囲にホトレジストを塗布し、その後、ホトレジストへの所定パターンの露光、現像により、図4(d)に示すように、バンプ電極形成用のバンプホトレジスト18を設ける。
【0069】
バンプホトレジスト18を用いて、BUMPめっきステップS150で、図4(e)に示すように、電解メッキによりバンプ電極14を形成する。その後、ステップS160のホトレジスト除去ステップにしたがい、図4(f)に示すように、バンプホトレジスト18をエッチングにより除去する。
【0070】
併せて、ステップS170のUBM層エッチングステップで、不要なUBM層、すなわち下地金属層13をエッチングで除去し、さらに、バンプアニールステップS180で、バンプ電極14のアニールを施す。図4(g)には、バンプアニール後のバンプ電極14の様子を示す。
【0071】
かかる構成のバンプ電極14では、配線電極11とバンプ電極14との導通は、図4(g)の矢視方向から見た図4(h)の断面図に示すように、ストッパ14a下方でスルーホール15を介して下地金属層13と配線電極11とを電気的に接続させることにより確保されている。
【0072】
スルーホール15は、図4(b)のパッシベーション膜層形成ステップS120で、形成後のパッシベーション膜12上にホトレジスト形成、ホトレジスト上へのステッパ露光、現像によるマスクパターンの形成、マスクパターンに合わせたパッシベーション膜のエッチング処理、エッチング処理後の上記ホトレジストの撤去等の一連のステップにより行えばよい。
【0073】
スルーホール15の形成後は、図4(c)に示すように、UBM層形成ステップS130で下地金属層13を形成すれば、ストッパ14aの下方で、配線電極11と下地金属13とがスルーホール15を介して電気的に接続されることとなる。
【0074】
このようにして製造されたLCDドライバ10aのバンプ電極14では、その電極表面の周縁部には、配線電極11の層厚に対応した高さHのストッパ14aが形成され、ストッパ14aで囲まれた範囲は、平坦部14bに形成されている。
【0075】
ストッパ14aは、配線電極11の厚さに合わせてその高低が決められるが、配線電極11はTCPの場合とは異なり加熱圧着時における応力緩和の役割を有していないため、これまでの場合とは異なり導通性が確保される範囲で十分に薄くすることができる。
【0076】
このように配線電極11の厚みを十分に薄くすることができるため、ストッパ14aの高さHを、かかる構成を採用する前の構成、例えば、図5に示すこれまでの構成のパッシベーション膜12の膜厚dに対応して形成されるバンプ電極31の段差部32の高さhと比べて、格段に低く抑えることができる。
【0077】
例えば、パッシベーション膜12の膜厚dに対応した段差高hとしては少なくとも2μm以上の厚さが想定されるが、配線電極11の膜厚に基づくストッパ14aの高さHは0.1μm〜2μm未満の範囲で調節を行うことができる。
【0078】
因みに、図5(a)に示す場合には、半導体装置10上のパッシベーション膜12は、Al等の配線電極11上に設けられ、パッシベーション膜12に開口部を設けて配線電極11を露出し、その上に下地金属層13を設けて、さらに金メッキによりバンプ電極31が形成されたこれまでの構成を示している。
【0079】
このようにして形成されたバンプ電極31では、段差部32の高さhは、導電性粒子16aの径に対して高過ぎるため、図5(b)に示すように、段差部32で加圧不均一、介在密度の減少等が発生して接触部が少なくなり、十分な導通性が確保されないこととなる。
【0080】
しかし、図4に示す各ステップを経て形成されるストッパ14aは、配線電極11の層厚を反映した高さHを有しており、配線電極11の層厚を使用する異方性導電膜16中の導電性粒子16aの粒径δの1/4〜1/2の範囲に設定することができる。
【0081】
そのため、ストッパ14aは、図5(b)に示すような段差部32に基づく加圧不均一、介在密度の減少を発生させることなく、且つ、図2に示すように、ストッパ14aに囲まれた内側の電極表面の平坦化度を高度に設定した状態で、実装時の押圧による導電性粒子16aの散逸を有効に阻止して、バンプ電極14と実装側の基板17の電極17aとの導電性粒子16aの介在密度を高く維持させることができる。
【0082】
前記図1に示したバンプ電極14のストッパ14aの構成では、図4に示すように、Alの配線電極11を1層、すなわち単層に構成した場合を示したが、例えば、図6のフロー図に示すように、Alの配線電極11を2層等の複層に構成しても構わない。
【0083】
2層のAl配線電極を有するLCDドライバ10aに構成される半導体装置10は、図6に示す各ステップを経ることにより製造される。なお、図6では、フローを構成する各ステップに対比してその様子を示す要部断面説明図(a)〜(j)を示した。
【0084】
先ず、図6(a)では、図4(a)に示すと同様に、1層目Al配線層形成ステップS110で、既存の方法で液晶表示装置用の駆動回路素子を形成した上に、バンプ電極14の形成範囲の周縁に沿って、Alからなる1層の配線電極11を枠状に形成する。なお、図6以降のフロー図では、ウエハWの図示は、簡単のため省略する。
【0085】
配線電極11の形成後、図6(b)に示すように、1層目層間絶縁膜形成ステップS111により、層間絶縁膜41を形成する。かかる層間絶縁膜41には、1層の配線電極11の層厚に合わせた高さの段差が形成されている。また、層間絶縁膜41には、図6(b)に示すように、スルーホール42を設けておく。スルーホール42の形成方法は、前記説明のスルーホール15と同様に形成すればよい。
【0086】
ステップS112で、図6(c)に示すように、スルーホール42を形成しておいた層間絶縁膜41上に、2層目のAlの配線電極11を形成する。2層目のAl配線電極11は、スルーホール42を介して、1層目のAlの配線電極11と電気的に導通させられている。
【0087】
このようにして形成された2層目のAlの配線電極11上に、ステップS120により、図6(d)に示すように、パッシベーション膜12を設ける。
【0088】
その後は、図6に示すステップS120〜S180は、図4に示すフローのステップS120〜S180と同様に行えばよく、その重複説明は省略する。
【0089】
図6(i)には、バンプアニール後のバンプ電極の様子を示す。かかる構成のバンプ電極14では、配線電極11とバンプ電極14との導通は、図6(i)の矢視方向から見た図6(j)の断面図に示すように、ストッパ14a下方でスルーホール15を介して下地金属層13と配線電極11とを電気的に接続させることにより確保されている。
【0090】
スルーホール15の形成は、前述の如く行えばよく、重複説明は省略する。このようにして製造されたLCDドライバ10a(10)のバンプ電極14では、Alの配線電極11が層間絶縁膜41を介在させて2層に設けられ、その電極表面の周縁部には、配線電極11の層厚に対応した高さHのストッパ14aが形成され、ストッパ14aで囲まれた範囲は、平坦部14bに形成されている。
【0091】
このようにして図6に示す各ステップを経て形成されたバンプ電極14も、図4の各ステップを経て形成された構成のバンプ電極14と、同様の効果を有する。
【0092】
上記説明では、図4、6に示すように、配線電極11を設ける際に、配線電極11の下地となる表面の凹凸を特段問題とはしなかったが、これは、かかる凹凸が、バンプ電極14に形成されるストッパ14aに影響を与える程のものではないことを前提としていたからである。
【0093】
しかし、下地側の凹凸が十分に大きく、ストッパ14aの高さHに影響を及ぼすものであっては、下地側の凹凸を無視して、ストッパ14aの高さHのみを配線電極11の層厚により調節を行っても意味がない。そこで、かかる下地側の凹凸が無視できない場合について、以下説明する。
【0094】
近年の半導体装置の小型化の要請に対して、一つの半導体装置においては多数の回路が積層構造で設けられるため、かかる状況では、図7(a)に示すように、バンプ電極14に関わる配線電極11の下地側は平坦ではない。そのため、かかる凹凸のある下地をそのままの状態にして、その上に配線電極11を設け、さらにその上にバンプ電極14を形成しても、電極表面は下地の凹凸が反映された凸凹状態となり、図7(b)に示すように、接触不良が発生する場合が見られる。
【0095】
そこで、配線電極11の下地側が無視できない程に凹凸のある場合には、図8に示すように、一旦、下地側の表面を平坦化した上で、前記の如くストッパ14aの構成を考えればよい。すなわち、配線電極11を形成する前の工程で、それまでの多層積層に基づく表面の凹凸を一旦平らに研磨して、その上で、前記説明の製造手順を採用する方法を採用すればよい。
【0096】
かかる手順を、図8に、図6で示した構造のバンプ電極14を有するLCDドライバ10aを例に挙げて示した。図8では、図6と同様に、フローを構成する各ステップと、それに対応した各ステップの様子を示す要部断面説明図(イ)、(ロ)、(a)〜(i)とを併せて示した。
【0097】
図8(イ)では、先ず、配線電極11を形成する前に、それまで多層に積層されてきた配線電極11の凹凸下地側に相当する絶縁層51の表面を、ステップS100の絶縁層の平坦化処理ステップにより、CMP( Chemical Mechanical Polishing )処理で平坦にする。図8(イ)は、平坦化する前の凹凸下地の状況を示している。
【0098】
絶縁層51は、それまで複数積層させた例えばゲート電極52等により表面は凸凹になっている。因みに、図8(イ)には、ゲート電極52と共に、層間絶縁膜53に設けたソースおよびドレイン用の半導体領域(拡散層とも云う)54と、ゲート絶縁膜55も示した。
【0099】
このように下方に設けたゲート電極52等の凹凸状況を反映して表面が凸凹状の絶縁層51の表面を平坦化する。平坦化した状況を、図8(ロ)に示した。平坦化に際しては、CMP装置を使用して行う。なお、平坦化処理には、有効に使用できる方法であれば、CMP処理以外の方法を採用しても勿論構わない。
【0100】
このようにして表面の平坦化を行った上で、図8(a)に示すように、ステップS110の1層目Al配線層形成ステップに移り、絶縁層51の表面に配線電極11を形成する。その後のステップS111〜ステップS180までは、図6のステップS111〜S180までと同様であり、以下重複説明は省略する。図8(a)〜(i)も、図6(a)〜(i)に対応している。
【0101】
このようにして、配線電極11の下地側の凹凸が無視できない場合には、一旦、CMP処理等で平坦化を行った上で、ストッパ14aの形成を図るようにしてバンプ電極14を設ければよい。このように凹凸下地側の平坦化工程を設けることにより、表面平坦度の高い平坦部14bを周囲から囲むようにしてストッパ14aを形成したバンプ電極14を有効に形成することができる。
【0102】
(実施の形態2)
前記実施の形態1では、1層目のAlの配線電極11の層厚に基づきストッパ14aの高さを設定する場合について説明したが、本実施の形態では、図9、10に示すように、2層目のAl配線電極11に基づき高さ設定がなされるストッパ14aの構成について説明する。
【0103】
なお、図9、10の場合にも、図8に示す如く、配線電極11の下地の凹凸が無視できない程の場合を想定している。
【0104】
先ず、図9に示す場合には、導通確保用のAlの配線電極11a(11)と、ストッパ14aの高さ設定用のAlの配線電極11b(11)とに分けて、配線電極11を形成する場合について説明する。本実施の形態でも、図9(イ)に示すように、配線電極11の下地側の凹凸は、図8(イ)に示すと同様に無視できない。
【0105】
そこで、先ず、絶縁層の平坦化処理ステップS100に従って、図9(ロ)に示すように平坦化処理を行う。平坦化処理としては、図8に説明の如く、例えば、CMP処理等を適用すればよい。
【0106】
平坦化処理後の絶縁層51上に、1層目Al配線層形成ステップS110により、1層目のAlの配線電極11a(11)を設ける。かかる配線電極11aは、図9(a)に示すように、バンプ電極14の形成範囲から外した位置に設けられている。
【0107】
かかる配線電極11aの上に、1層目層間絶縁膜形成ステップS111により、図9(b)に示すように層間絶縁膜41を設ける。層間絶縁膜41には、配線電極11aに通じるスルーホール42を形成する。
【0108】
この状態で、2層目Al配線層形成ステップS112に従って、図9(c)に示すように、Alの配線電極11b(11)を形成する。かかる配線電極11bは、バンプ電極14の形成範囲に対応した周縁に枠状に設け、併せて、1層目の配線電極11aにスルーホール42を通して導通させる部分にも2層目のAlの配線電極11c(11)を設ける。
【0109】
このようにして2層目のAlの配線電極11b、11cを設けた後に、パッシベーション膜層形成ステップS120により、パッシベーション膜12を設ける。パッシベーション膜12では、2層目の配線電極11cに対応する部分では、図9(d)に示すように開口させておく。
【0110】
この状態で、UBM層形成ステップS130に従って、図9(e)に示すように下地金属層13を設ける。下地金属層13の上に、BUMPホトレジスト形成ステップS140、図9(f)に示すように、2層目の配線電極11b、11cにかかるようにバンプホトレジスト18を設ける。
【0111】
バンプホトレジスト18をマスクとして、BUMPめっきステップS150により、図9(g)に示すように、Auメッキによりバンプ電極14を形成する。
【0112】
その後、ホトレジスト除去ステップS160、UBM層エッチングステップS170、バンプアニールステップS180を経て、LCDドライバ10aに構成した半導体装置10が製造される。
【0113】
製造された半導体装置10では、2層目の配線電極11bの層厚に基づきその高さが設定されたストッパ14aが形成されている。2層目の配線電極11cに基づく側にも段差部が発生するが、かかる段差部は、あくまで配線電極11a−配線電極11c−下地金属層13−バンプ電極14という電気的接続を担う側とされている。
【0114】
ストッパ14aは、あくまでストッパ高さ規定用に設けた配線電極11bの層厚に基づきその高さが設定されている。ストッパ14aは、バンプ電極14の電極表面の周縁に枠状に形成されており、ストッパ14aに囲まれた内側は、平坦部14bに形成されている。2層目の配線電極11bの層厚を適宜変えることにより、ストッパ14aの高さ調節を行うことができる。
【0115】
なお、図9(j)は、図9(i)に示す方向と90°視点を変えた矢視方向から見た様子を示す要部断面図である。
【0116】
上記図9に示す構成では、2層目のAlの配線電極11は、ストッパ高さ14aの高さ設定を担う配線電極11bと、専らバンプ電極14と配線電極11との導通性確保を担う配線電極11cとを別体に構成した場合について説明したが、図10に示すように、別体に構成しない場合も当然に考えられる。
【0117】
図10(イ)、(ロ)についても、図9(イ)、(ロ)と同様であり、その説明を省略する。絶縁層の平坦化処理ステップS100により、図10(イ)の凹凸下地を図10(ロ)に示すように平坦化した後は、1層目Al配線層形成ステップS110に示すように、絶縁層51上のバンプ電極14の形成範囲に沿って、配線電極11a(11)を設ける。
【0118】
1層目の配線電極11aは、図10(a)に示すように、図9(a)に示す場合とは異なり、バンプ電極14の形成範囲に合わせて一様に設けられている。かかる構成の1層目の配線電極11a上に、1層目層間絶縁膜形成ステップS111により、バンプ電極14の形成範囲を開口するようにして層間絶縁膜41を設ける。
【0119】
その後、配線電極11a上に、2層目Al配線層形成ステップS112により、2層目の配線電極11b(11)を設ける。2層目の配線電極11bは、図10(c)に示すように、すなわち、図9(c)に示すと同様に、バンプ電極14の形成範囲の周縁に枠状に設ける。このようにして、1層目のAl配線電極11a上に、2層目のAl配線電極11bが直接設けられる。
【0120】
この状態で、パッシベーション膜層形成ステップS120により、パッシベーション膜12が設けられる。パッシベーション膜12は、図10(d)に示すように、層間絶縁膜41上にかかるように設けられ、2層目の配線電極11b上には、パッシベーション膜12はかからないようにされている。
【0121】
この状態で、UBM層形成ステップS130で、下地金属層13が形成される。ステップS130以降は、ステップS180までは、すなわち図10(e)〜(i)までは、前記図9におけるステップS130〜S180、図9(e)〜(i)に対応させて処理すればよく、その重複説明は省略する。
【0122】
図10と図9に示す構成では、2層目の配線電極11bがストッパ14aの高さを規定する点では同じであるが、図9の場合には配線電極11aはストッパ14aの高さを規定する場合にのみ使用されているが、図10に示す場合には、高さ規定用と導通用との両用に使用されている点が異なる。
【0123】
従って、図10に示す構成では、ストッパ14aの高さ規定を行う配線電極11aが導通確保用にも使用されるため、図9に示す配線電極11cの構成を配線電極11bの他に設ける必要はなくより簡単な構成にされている。
【0124】
かかる構成でも2層目の配線電極11bの層厚を適宜変更することにより、実装時に使用する異方性導電膜の導電性粒子の径に合わせてストッパ14aの高さ調節を行うことができ、前記実施の形態1で述べたと同様の効果を得ることができる。
【0125】
(実施の形態3)
本実施の形態では、層間絶縁膜41と、パッシベーション膜12の双方の層厚に基づき高さが規定されるストッパ14aの構成について、図11に沿って説明する。
【0126】
図11(イ)に示す場合にも、配線電極11の下地側の凹凸は、図8(イ)に示すと同様に無視できない程度である場合と想定する。
【0127】
先ず、絶縁層の平坦化処理ステップS100に従って、図11(ロ)に示すように平坦化処理を行う。平坦化処理としては、図8(ロ)に説明の如く、例えば、CMP処理等を適用して行う。
【0128】
平坦化処理を行った絶縁層51の上に、1層目Al配線層形成ステップS110により、図11(a)に示すように、バンプ電極14の形成範囲に合わせて一様に配線電極11a(11)を設ける。
【0129】
かかる1層目の配線電極11a上に、1層目層間絶縁膜形成ステップS111により、図11(b)に示すように、層間絶縁膜41を設ける。かかる層間絶縁膜41は、配線電極11aの周縁に枠状にかかるように形成され、配線電極11aの中央はバンプ電極14の形成範囲に合わせて広く開口されている。かかる層間絶縁膜41の層厚は、ストッパ14aの高さ調節に使用でき、その層厚を変えることによりストッパ14aの高さ調節を行うことができる。
【0130】
この状態で、2層目Al配線層形成ステップS112により、図11(c)に示すように、配線電極11b(11)を形成する。配線電極11bは、周縁部を除いて、1層目の配線電極11aと直接積層されることとなる。
【0131】
このように形成された2層目の配線電極11b上に、パッシベーション膜層形成ステップS120により、図11(d)に示すように、層間絶縁膜41上にのみかかるように、パッシベーション膜12を設ける。パッシベーション膜12は、図11(d)に示すように、層間絶縁膜41がかかっていない配線電極11b上にはかからないようになっている。
【0132】
このようにして形成されたパッシベーション膜12も、層間絶縁膜41と同様にその層厚を変更することにより、ストッパ14aの高さ調節を行うことができる。
【0133】
このようにしてストッパ14aの高さ調節に資する層間絶縁膜41、パッシベーション膜12を積層させた状態で、UBM層形成ステップS130により、図11(e)に示すように、下地金属層13をパッシベーション膜12上に設ける。下地金属層13は、層間絶縁膜41、パッシベーション膜12が積層された側に囲まれた範囲では、1層目配線電極11aに直接積層された2層目の配線電極11bと直接に積層されることとなる。
【0134】
この状態で、BUMPホトレジスト形成ステップS140で、下地金属層13上に、バンプホトレジスト18が形成される。ステップS140以降、ステップS180までは、すなわち図11(f)〜(i)までは、前記図8におけるステップS140〜S180、図8(f)〜(i)に対応させればよく、その重複説明は省略する。
【0135】
このようにして形成されたバンプ電極14は、図11(i)に示すように、ストッパ14aの下方は、層間絶縁膜41、パッシベーション膜12が積層構造として介在させられているため、層間絶縁膜41、パッシベーション膜12の各々の層厚を調節することにより、ストッパ14aの高さ調節を行うことができる。
【0136】
特に、かかる実施の形態に説明の構成は、パッシベーション膜12をストッパ14aの高さ調節に関わらせることにより、将来的に、導電性粒子を現行のものより大きな径のものを使用する場合に有効に適用させ得る構成である。
【0137】
かかる構成でも層間絶縁膜41、パッシベーション膜12の各々の、あるいはいずれか一方の層厚を調節することにより、実装時に使用する異方性導電膜の導電性粒子の径に合わせてストッパ14aの高さ調節を行うことができ、前記実施の形態1で述べたと同様の効果を得ることができる。
【0138】
(実施の形態4)
本実施の形態では、配線電極11、パッシベーション膜12の双方の層厚に基づき高さ設定されるストッパ14aの構成について説明する。
【0139】
図12(イ)に示す場合にも、配線電極11の下地側の凹凸は、図8(イ)に示すと同様に無視できない程度である場合を想定する。
【0140】
先ず、絶縁層の平坦化処理ステップS100に従って、図12(ロ)に示すように平坦化処理を行う。平坦化処理としては、図8(ロ)に説明の如く、例えば、CMP処理等を適用して行う。
【0141】
平坦化処理を行った絶縁層51の上に、1層目Al配線層形成ステップS110により、図12(a)に示すように、バンプ電極14の形成範囲に合わせて配線電極11a(11)を設ける。配線電極11aは、バンプ電極14の形成範囲の周縁に枠状に設けておく。このように配置することにより、1層目の配線電極11aの層厚が、ストッパ14aの高さ設定に寄与することとなる。
【0142】
この状態で、1層目の層間絶縁膜形成ステップS111により、図12(b)に示すように、層間絶縁膜41を配線電極11a上に一様に設ける。但し、配線電極11a上では、スルーホール42を形成しておく。
【0143】
このようにして形成された層間絶縁膜41上に、2層目Al配線層形成ステップS112により、図12(c)に示すように、2層目の配線電極11b(11)を設ける。1層目の配線電極11aと、2層目の配線電極11bとは、スルーホール42を介して電気的に接続されている。
【0144】
2層目の配線電極11b上に、パッシベーション膜層形成ステップS120により、図12(d)に示すように、1層目の配線電極11aに対応した側に、パッシベーション膜12を設ける。このように、パッシベーション膜12を、配線電極11b上に一様に設けるのではなく、配線電極11a側に対応して一部に設けることにより、ストッパ14aの高さ調節に寄与させることができる。
【0145】
この状態で、UBM層形成ステップS130で、下地金属層13が形成される。ステップS130〜S180までは、すなわち図12(e)〜(i)までは、前記図8におけるステップS130〜S180、図8(e)〜(i)に対応するため、その重複説明は省略する。
【0146】
このようにして形成されたバンプ電極14は、図12(i)に示すように、ストッパ14aの下方は、配線電極11a、パッシベーション膜12が積層構造として介在させられているため、配線電極11a、パッシベーション膜12の各々の層厚を調節することにより、ストッパ14aの高さ調節を行うことができる。
【0147】
特に、かかる実施の形態に説明の構成は、パッシベーション膜12をストッパ14aの高さ調節に関わらせることにより、将来的に、導電性粒子を現行のものより大きな径のものを使用する場合に有効に適用できる構成と言える。
【0148】
かかる構成でも配線電極11a、パッシベーション膜12の各々の、あるいはいずれか一方の層厚を調節することにより、実装時に使用する異方性導電膜の導電性粒子の径に合わせてストッパ14aの高さ調節を行うことができ、前記実施の形態1で述べたと同様の効果を得ることができる。
【0149】
以上のように、実施の形態1〜4に述べた方法を使用することにより、すなわち、バンプ電極14の周縁部に対応する下方の配線電極層、層間絶縁膜、パッシベーション膜等の積層膜の縦方向の積層パターンを変更させることにより、バンプ電極14の表面のプロファイルを0.1〜2μmの範囲で任意に調節することができる。
【0150】
これまでは、MOS半導体等の設計では、回路設計に主眼が置かれており、本発明の如く電極表面におけるプロファイルに対する縦構造の任意変更が行える設計手法に関しては十分な手法が提案されておらず、本発明は極めて意義のある技術と言える。
【0151】
また、上記実施の形態1〜4では、配線電極層厚、あるいは層間絶縁膜厚とパッシベーション膜厚、あるいは配線電極層厚とパッシベーション膜厚とでストッパ高さを規定する場合を例示して説明したが、同様の手法で、配線電極層厚と層間絶縁膜厚とでストッパ高さを規定することもできる。
【0152】
(実施の形態5)
次に、前記実施の形態1〜4で説明した構成のバンプ電極14を有する液晶表示装置の電圧切替え制御用としてのLCDドライバ10aをLCD( Liquid Crystal Display :液晶ディスプレイ)へ組み込む場合の接続構成について、以下説明する。
【0153】
図13は、液晶表示機構の互いに交差する方向に設けられるゲート線群と、ドレイン線群との電圧切替え制御を行う細長矩形形状に形成されたLCDドライバ10a(10)のバンプ電極14の配置状況の一例を平面図で示している。
【0154】
LCDドライバ10aには、図13に示すように、液晶表示画面の画素数に対応したゲート線群、ドレイン線群を構成する多数の線数に対応したバンプ電極14が、LCDドライバ10aの矩形面の長辺側、短辺側の周縁に沿って多数設けられている。
【0155】
LCDには、種々の形式のものが開発されているが、以下、代表的なTFT液晶ディスプレイを例に挙げて説明する。TFT( Thin Film Transistor )ディスプレイでは、図14(a)、(b)に示すように、内側に配向膜(図示省略)を設けた2枚のガラス基板61a、61bを、配向膜同士を相対させた状態で、その間にSTN液晶62を挟んで液晶パネル60が構成されている。
【0156】
液晶パネル60の一方のガラス基板61bには、ガラス基板61bの板面方向に沿って互いに交差するX電極線、Y電極線がそれぞれ複数本設けられ、一方のX電極線がゲート線(データ信号線とも云う)に、他方のY電極線がドレイン線(アドレス線とも云う)に形成され、他方のガラス基板61aが共通電極に形成されている。
【0157】
両複数本のX電極線、Y電極線の各々の交差位置に対応してアドレスが指定された画素が設定され、個々の画素に対応してTFTアクティブ素子が設けられている。そこで、モノクロディスプレイでは、画素数は、X電極の本数とY電極の本数を掛け合わせた数となる。一方、カラーディスプレイでは、各々の画素が、赤、青、黄色の三原色表示用のサブ画素にさらに分かれ、併せてX電極の数も3倍となるため、画素数はモノクロディスプレイの場合の3倍となる。
【0158】
このようにX電極線群と、Y電極線群との交差域で画素を決めるマトリックス表示方式では、Y電極線により特定されたアドレスにX電極線から送られた映像データを、TFTアクティブ素子を介して取り込み、各々の画素に映像データの書込を行う。TFTアクティブ素子で取り込まれた映像データは、各々の画素に設けた蓄積キャパシタに充放電電荷として蓄えられ、この電荷により映像表示を行う。
【0159】
かかる構成の液晶パネル60では、図14(a)に示すように、ガラス基板61bがガラス基板61aより大きく形成されており、ガラス基板61aの二方の周縁に沿って、マトリックス表示に必要な上記X電極線群、Y電極線群の線数に合わせて、X電極線用、すなわちゲート線用にLCDドライバ10aが、Y電極線、すなわちドレイン線用にLCDドライバ10bが、それぞれ必要な数COG実装形式で設けられている。
【0160】
図14(b)に示すように、ガラス基板61a、61bの間にシール部63により封止されたSTN液晶62が封入されている。かかる液晶ディスプレイ側からは、入力側基板配線64が延ばされて外部端子が形成され、かかる外部端子とLCDドライバ10aのバンプ電極14の一方がフリップチップ方式で、異方性導電膜16を介在させて実装されている。
【0161】
LCDドライバ10aの他方のバンプ電極14は、図14(b)に示すように、出力側基板配線65に、異方性導電膜16を介してフリップチップ方式で実装され、出力側基板配線65が異方性導電膜16を介在させてプリント基板などの外部回路66に接続されている。かかる構成は、LCDドライバ10bにおいても同様である。
【0162】
外部回路66から映像データが出力側基板配線65を通してLCDドライバ10a、入力側基板配線64を通して所定アドレスにX電極線を通して送られることとなる。同様に、LCDドライバ10bによりY電極線による画素の書込などのアドレス指定がなされる。このようにして、LCDドライバ10a、10bにより、X電極線を介しての所要アドレスの画素における電圧制御が行われる。
【0163】
図15には、フィルムなどフレキシブル素材上に液晶パネルに必要な周辺回路を設けて、かかるフィルム上に前記構成の電極表面の平坦度を向上させたバンプ電極14を有するLCDドライバ10aをフェイスダウン実装した構成を示す。
【0164】
フィルム67上には、周辺回路がプリントされ、これに通じる配線電極68、69が、それぞれ異方性導電膜16を介在させて、ガラス基板61b上の透明な入力側基板配線64、LCDドライバ10aのバンプ電極14に接続されている。このようにLCDにおける分野のCOF実装方式でも本発明は有効に適用することができる。
【0165】
かかるCOF実装においても、前述の如く、バンプ電極14の平坦化により導電性粒子との接触面積の増加により、LCDモジュールの信頼性が向上する。
【0166】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0167】
例えば、上記説明では、LCDドライバを例に挙げて説明したが、本発明は、LCDドライバ以外でも、異方性導電膜を介在させてフェイスダウン実装によりバンプ電極を実装基板側電極等の相手側電極と電気的に接続させる構成の半導体装置に適用しても構わない。すなわち、接触部分を有するバンプ電極仕様品について、適用できる。
【0168】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0169】
すなわち、バンプ電極の表面の平坦度を高めて、バンプ電極と相手側電極との導通性を良好にすることができる。
【図面の簡単な説明】
【図1】(a)は本発明の一実施の形態の半導体装置におけるバンプ電極の構成を模式的に示す要部断面図であり、(b)は(a)の矢視方向から見た場合の構成を模式的に示す要部断面図である。
【図2】図1(a)に示す構成の半導体装置の実装状況を模式的に示す断面説明図である。
【図3】(a)は肩垂れを有するバンプ電極の様子を模式的に示す断面説明図であり、(b)は(a)に示す構成のバンプ電極を用いた実装状況を模式的に示す断面説明図である。
【図4】(a)〜(h)は、本発明の一実施の形態の半導体装置の製造方法を示す一連のステップ例を示す断面説明図である。
【図5】(a)は本発明のストッパを設けない構成のバンプ電極を模式的に示した断面説明図であり、(b)は(a)に示す構成のバンプ電極を実装させた状況を模式的に示す断面説明図である。
【図6】(a)〜(j)は、本発明の一実施の形態の半導体装置の製造方法を示す一連のステップ例を示す断面説明図である。
【図7】(a)は配線電極形成下地の凹凸が無視できない場合におけるバンプ電極表面の凹凸状況を模式的に示す断面説明図であり、(b)は(a)の構成のバンプ電極を実装させた状況を模式的に示す断面説明図である。
【図8】(イ)、(ロ)、(a)〜(i)は、本発明の一実施の形態の半導体装置の製造方法を示す一連のステップ例を示す断面説明図である。
【図9】(イ)、(ロ)、(a)〜(j)は、本発明の一実施の形態の半導体装置の製造方法を示す一連のステップ例を示す断面説明図である。
【図10】(イ)、(ロ)、(a)〜(i)は、本発明の一実施の形態の半導体装置の製造方法を示す一連のステップ例を示す断面説明図である。
【図11】(イ)、(ロ)、(a)〜(i)は、本発明の一実施の形態の半導体装置の製造方法を示す一連のステップ例を示す断面説明図である。
【図12】(イ)、(ロ)、(a)〜(i)は、本発明の一実施の形態の半導体装置の製造方法を示す一連のステップ例を示す断面説明図である。
【図13】LCDドライバに構成した半導体装置におけるバンプ電極の配置状況を示す平面図である。
【図14】(a)液晶パネルを模式的に示す平面図であり、(b)は(a)におけるLCDドライバの接続状況を模式的に示す要部断面図である。
【図15】液晶ディスプレイにおいてLCDドライバをCOF実装方式で実装した様子を模式的に示す要部断面図である。
【符号の説明】
10 半導体装置
10a LCDドライバ
10b LCDドライバ
11 配線電極
12 パッシベーション膜
13 下地金属層
14 バンプ電極
14a ストッパ
14b 平坦部
15 スルーホール
16 異方性導電膜
16a 導電性粒子
17 基板
17a 電極
18 バンプホトレジスト
21 バンプ電極
21a 肩垂れ
21b 平坦部
31 バンプ電極
32 段差部
41 層間絶縁膜
42 スルーホール
51 絶縁層
52 ゲート電極
53 層間絶縁膜
54 半導体領域(拡散層)
55 ゲート絶縁膜
60 液晶パネル
61a ガラス基板
61b ガラス基板
62 STN液晶
63 シール部
64 入力側基板配線
65 出力側基板配線
66 外部回路
67 フィルム
68 配線電極
69 配線電極
D 幅
d 膜厚
δ 導電性粒子径
H 高さ
h 高さ
W ウエハ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing technique thereof, and is particularly effective when applied to a semiconductor device mounted by a flip chip method using bump electrodes.
[0002]
[Prior art]
The technology described below has been studied by the present inventors in researching and completing the present invention, and the outline thereof is as follows.
[0003]
In semiconductor devices such as semiconductor chips, there is a strong demand for downsizing and high-density mounting. In response to such technical requirements, there is a so-called flip chip mounting technology in which a semiconductor chip provided with a bump electrode is aligned with the mounting substrate side in a face-down state and the bump electrode and the mounting substrate side electrode are connected. Widely adopted.
[0004]
Various mounting methods such as a chip on glass (COG) method, a chip on film (COF) method, and a chip on board (COB) method are known as such flip chip mounting methods. Yes.
[0005]
In recent years, in the field of liquid crystal technology in which high definition and an increase in the number of pixels are required, for example, as a mounting method of an LCD driver for controlling voltage switching related to liquid crystal display, the conventional TCP (Tape Carrier Package) is used. Instead of the method, the above method is actively adopted.
[0006]
The flip chip mounting is generally performed by interposing an anisotropic conductive film made of an anisotropic conductive resin between the bump electrode on the semiconductor device side and the mounting substrate side electrode, This is done by heat-pressing the bump electrode to the mounting substrate side electrode.
[0007]
The electrical connection between the bump electrode and the mounting substrate side electrode during such mounting is caused by the conductive particles contained in the anisotropic conductive film being crushed by being interposed between the bump electrode and the mounting substrate side electrode. Secured.
[0008]
That is, the conductive particles contained in the anisotropic conductive film are sandwiched between the bump electrode and the mounting substrate side electrode by thermocompression bonding so that both electrodes can be electrically connected. As a result, electrical connection is ensured through the route of bump electrode-conductive particle-mounting substrate side electrode.
[0009]
In order to secure the electrical connection between the two electrodes with the intervening conductive particles as an intermediary, it is necessary to increase the density of the conductive particles between the two electrodes.
[0010]
However, when non-uniformity occurs in the pressure bonding of the bump electrode to the mounting substrate side electrode during mounting, the density of the conductive particles interposed between the two electrodes is relatively lower than that of the normal pressure portion in the insufficient pressure portion. It tends to be rough, and crushing is hardly performed.
[0011]
In such under-pressurized portions, the conductive particles interposed between both electrodes are less compressed between the two electrodes than in the normal pressurized portion, and the conductive particles or between the electrodes and the conductive particles The degree of contact may be relatively weak or may be in a non-contact state. In such a case, the electrical resistance at that portion becomes high, and sufficient continuity between the two electrodes cannot be ensured.
[0012]
For example, if a potential difference is applied between both electrodes, a current will surely flow, but a sufficient current does not flow from the beginning, and an abnormality such as it takes time to sufficiently increase the voltage occurs. By smoothly switching the voltage, an LCD driver for a liquid crystal display that changes the liquid crystal state and displays it becomes a serious obstacle that makes it impossible to ensure the clearness of the liquid crystal display.
[0013]
In addition, in the inspection of a finished product of a semiconductor device such as a completed LCD driver, such an abnormality is caused by a slow reaction or no continuity when a probe for inspection is applied to a predetermined position to inspect the continuity. If the contact position is changed by moving the probe slightly, it becomes one of the causes of a problem phenomenon at the time of inspection such as continuity being confirmed.
[0014]
One of the major causes of such conduction abnormality is due to the surface shape of the bump electrode. The bump electrode is formed by removing the passivation film on the wiring electrode provided in the semiconductor device by etching or the like, and forming an electrode thereon by means such as plating.
[0015]
Therefore, in the bump electrode formed in this manner, a depression reflecting the step between the passivation film surface and the wiring electrode surface when the wiring film is exposed by etching the passivation film is formed on the electrode surface. It becomes.
[0016]
When a semiconductor device having a bump electrode having such a configuration is face-down mounted in a flip-chip manner, the electrode surface having a recess faces the mounting substrate side electrode, and the anisotropic conductive film interposed between both electrodes The pressing force to the conductive particles is slightly different between the recessed portion and the peripheral portion where the recessed portion is not recessed. That is, pressure non-uniformity occurs during mounting.
[0017]
Therefore, as a countermeasure, a means has been proposed in which the step between the passivation film surface and the wiring electrode surface is reduced by reducing the thickness of the passivation film. However, reducing the thickness of the passivation film, on the other hand, leads to a decrease in the insulation properties, and the technology for ensuring the conductivity between the bump electrode and the electrode on the mounting substrate side without reducing the thickness of the passivation film. Development of was desired.
[0018]
As a technique for solving such a problem, it has been considered to flatten the surface of the bump electrode. However, in the method of providing a passivation film on the wiring electrode and forming the bump electrode in the opening of the passivation film, the step corresponding to the passivation film thickness cannot be eliminated. A method has been proposed in which the influence of the step is reduced to such an extent that the entire electrode surface can be considered flat.
[0019]
For example, in order to reduce the planar size of the dimple on the surface of the conductive bump and suppress the influence of the step portion based on the dimple, a configuration in which a plurality of small dimples are formed instead of forming one large dimple is proposed. (For example, refer to Patent Document 1).
[0020]
As a method for forming the bump electrode, for example, in the case of a gold bump electrode, a method is known in which gold plating is grown on an Al pad serving as a wiring electrode that is opened and exposed in a passivation film. The plating grows along the vertical direction, but also grows in the horizontal direction.
[0021]
Therefore, the opening provided in the passivation film is set to be small in advance, and when the bump electrode is formed by gold plating in the opening, the recess of the ridge formed in accordance with the opening is filled by the lateral growth of the plating. A technique that can be called pseudo-planarization has been proposed (see, for example, Patent Document 2).
[0022]
[Patent Document 1]
JP 11-31698 (paragraphs 0013, 0023, 0024, FIGS. 6, 7, 8)
[0023]
[Patent Document 2]
JP-A-11-258620 (paragraphs 0038, 0048, 0049, FIGS. 3 and 4)
[0024]
[Problems to be solved by the invention]
However, the present inventors have found that the bump electrode level difference elimination technique has the following problems.
[0025]
That is, the bump electrode level difference elimination technique does not form a single large depression in the area where the depression on the electrode surface is formed, but rather a large number of electrical connections on the wiring electrode in the depression formation area. It can be said that a small concave portion is formed, that is, a large number of fine concave and convex portions are formed, and the upper surface of the large number of convex portions makes it a pseudo flat surface.
[0026]
The idea of such pseudo planarization is that, as described above, in flip-chip mounting, conduction failure in electrical connection between the bump electrode and the mounting substrate side electrode via the anisotropic conductive film is caused on the electrode surface. The main reason is that a recess reflecting the step between the passivation film surface and the wiring electrode surface when the wiring electrode is exposed by etching the passivation film, and it is preferable to eliminate the stepped portion. It was proposed based on the premise.
[0027]
In other words, although it is technically desirable that the method of pseudo planarization completely eliminates the stepped portion and flattenes it, it is considered to be substantially flat within an allowable range even if it cannot be performed so far. The idea is to flatten to the extent that it can fade.
[0028]
The present inventor has been engaged in technical development related to the elimination of the bump electrode level difference for many years. However, the present inventor has noticed that there is a major problem with the above premise involved in the elimination of such a problem.
[0029]
That is, it has been found that the assumptions made so far that flattening the electrode surface as much as possible will lead to the elimination of the poor electrical connection due to the above-described steps may not always be correct.
[0030]
In the microscopic observation of the inventor, as a result of investigating the behavior of the conductive particles between the bump electrode and the mounting substrate side electrode in a state where advanced flattening has been advanced, It was found that in part, the conductive particles tend to escape in the peripheral direction from the relative range of the bump electrode and the mounting substrate side electrode as compared with the case where there is a portion.
[0031]
In other words, when the flattening is performed with the aim of eliminating the level difference on the electrode surface, the interposition between the mounting substrate side electrode and the bump electrode of the conductive particles is improved in accordance with the improvement of the flattening degree. Although the conduction failure in the mounting using the film can be solved, it has been found that if the flatness degree is set to a certain level, the intervening property of the conductive particles may be deteriorated. Such knowledge has been found for the first time by increasing the degree of flatness of the electrode surface of the bump electrode, and until now no such problem has been recognized.
[0032]
In other words, aiming at the substantial elimination of the stepped portion, simply improving the flattening degree does not improve the intervening density of the conductive particles as expected, while increasing the flattening degree. Measures to prevent escape of conductive particles during mounting are considered necessary.
[0033]
An object of the present invention is to ensure sufficient electrical conductivity between a bump electrode on a semiconductor device side such as an LCD driver and a counterpart electrode such as a mounting substrate side electrode connected to the bump electrode. is there.
[0034]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0035]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
[0036]
That is, according to the present invention, a stopper is provided on the electrode surface of the bump electrode of the semiconductor device, and the periphery of the conductive particles in the anisotropic conductive film interposed between the mounting substrate side electrode and the bump electrode is pressed between them. Even when dissipation to the surface is prevented and the level of flatness of the bump electrode surface is improved, a high intervening density of the conductive particles can be ensured.
[0037]
In addition, the stopper has a laminated structure that can be appropriately changed in design according to the diameter of the conductive particles in the interposed anisotropic conductive film.
[0038]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.
[0039]
(Embodiment 1)
FIG. 1A is a main part sectional view schematically showing a configuration of a bump electrode in a semiconductor device according to an embodiment of the present invention, and FIG. 1B is a configuration when viewed from the direction of the arrow in FIG. It is principal part sectional drawing which shows this typically.
[0040]
In the present embodiment, a case where the
[0041]
As shown in FIG. 1A, the
[0042]
The
[0043]
In addition, the
[0044]
The width D of the
[0045]
In addition, by reducing the width D of the
[0046]
In a configuration using a wafer with bumps in the conventional TCP (Tape Carrier Package), a chip with Au bumps for TCP requires a structure in which an Al pad is always placed under the Au bumps to relieve stress during assembly. It was. However, when adopting a mounting method such as COG that does not require consideration of stress relaxation by the wiring electrodes, it is not necessarily necessary to adopt such an Al pad arrangement configuration, and as described above, it is framed. A configuration in which the
[0047]
The electrical connection between the
[0048]
In the
[0049]
By preventing the
[0050]
In the configuration in which the electrode surface of the
[0051]
For example, as schematically shown in FIG. 3A, in the
[0052]
Therefore, when mounting is performed using the
[0053]
As a result, the number of
[0054]
However, in the present invention, as shown in FIG. 2, when pressed during mounting, the
[0055]
From the viewpoint of the stopper function, if the height H of the
[0056]
Conversely, it is not preferable that the height H of the
[0057]
In other words, there is an appropriate range for the effective height H of the
[0058]
The setting of the height H is presumed to be mainly related to the pressing force at the time of mounting, the conductive particle size (δ), etc. Details have not been confirmed. However, in an experiment, for example, when the pressing force at the time of mounting is assumed to be 50 g / bump, it has been found that the range of δ / 4 ≦ H ≦ δ / 2 is sufficient.
[0059]
A method for manufacturing the
[0060]
The
[0061]
First, in the first layer Al wiring layer forming step S110, a driving circuit element for a liquid crystal display device is formed on the wafer W by an existing method, and 1 is made of Al along the peripheral edge of the
[0062]
The
[0063]
In addition, it is preferable that the
[0064]
The wafer W shown in FIG. 4A is not shown in FIGS. 4B to 4H for simplicity.
[0065]
In FIG. 4A, the case where Al is used as the
[0066]
In passivation film layer formation step S120, a
[0067]
Thereafter, in the UBM layer forming step S130, a UMB layer (underlying metal layer) 13 is formed on the
[0068]
In BUMP photoresist formation step S140, a photoresist is applied to the bump electrode formation range, and then, a predetermined pattern is exposed and developed on the photoresist to provide a
[0069]
As shown in FIG. 4 (e), the
[0070]
At the same time, an unnecessary UBM layer, that is, the
[0071]
In the
[0072]
The through-
[0073]
After the formation of the through
[0074]
In the
[0075]
The height of the
[0076]
Since the thickness of the
[0077]
For example, the step height h corresponding to the film thickness d of the
[0078]
Incidentally, in the case shown in FIG. 5A, the
[0079]
In the
[0080]
However, the
[0081]
Therefore, the
[0082]
In the configuration of the
[0083]
The
[0084]
First, in FIG. 6A, in the same manner as shown in FIG. 4A, in the first Al wiring layer forming step S110, a drive circuit element for a liquid crystal display device is formed by an existing method, and then a bump is formed. A single-
[0085]
After the formation of the
[0086]
In step S112, as shown in FIG. 6C, a second-layer
[0087]
A
[0088]
After that, steps S120 to S180 shown in FIG. 6 may be performed in the same manner as steps S120 to S180 of the flow shown in FIG.
[0089]
FIG. 6I shows a state of the bump electrode after the bump annealing. In the
[0090]
The formation of the through
[0091]
Thus, the
[0092]
In the above description, as shown in FIGS. 4 and 6, when the
[0093]
However, if the underside unevenness is sufficiently large and affects the height H of the
[0094]
In response to the recent demand for miniaturization of semiconductor devices, a large number of circuits are provided in a laminated structure in one semiconductor device. In such a situation, as shown in FIG. The base side of the
[0095]
Therefore, if the underlying side of the
[0096]
This procedure is shown in FIG. 8 by taking the
[0097]
In FIG. 8A, first, before the
[0098]
The surface of the insulating
[0099]
In this way, the surface of the insulating
[0100]
After planarizing the surface in this way, as shown in FIG. 8A, the process proceeds to the first Al wiring layer forming step of Step S110, and the
[0101]
In this way, when the unevenness on the ground side of the
[0102]
(Embodiment 2)
In the first embodiment, the case where the height of the
[0103]
9 and 10, it is assumed that the unevenness of the base of the
[0104]
First, in the case shown in FIG. 9, the
[0105]
Therefore, first, the planarization process is performed as shown in FIG. 9B according to the planarization process step S100 of the insulating layer. As the planarization process, for example, a CMP process or the like may be applied as described in FIG.
[0106]
A first-layer
[0107]
An interlayer insulating
[0108]
In this state, an
[0109]
After providing the second-layer
[0110]
In this state, according to the UBM layer formation step S130, the
[0111]
By using the
[0112]
Thereafter, through the photoresist removal step S160, the UBM layer etching step S170, and the bump annealing step S180, the
[0113]
In the manufactured
[0114]
The height of the
[0115]
Note that FIG. 9J is a cross-sectional view of the main part showing a state seen from the direction of the arrow, in which the direction shown in FIG.
[0116]
In the configuration shown in FIG. 9, the second-layer
[0117]
FIGS. 10A and 10B are the same as FIGS. 9A and 9B, and the description thereof is omitted. After the uneven base of FIG. 10A is flattened as shown in FIG. 10B by the flattening step S100 of the insulating layer, the insulating layer is formed as shown in the first Al wiring layer forming step S110. A
[0118]
As shown in FIG. 10A, the first-
[0119]
Thereafter, a second-
[0120]
In this state, the
[0121]
In this state, the
[0122]
10 and 9 is the same in that the
[0123]
Therefore, in the configuration shown in FIG. 10, since the
[0124]
Even in such a configuration, by appropriately changing the layer thickness of the
[0125]
(Embodiment 3)
In the present embodiment, the configuration of the
[0126]
Also in the case shown in FIG. 11A, it is assumed that the unevenness on the base side of the
[0127]
First, according to the flattening process step S100 of the insulating layer, the flattening process is performed as shown in FIG. As the planarization process, for example, a CMP process is applied as described in FIG.
[0128]
On the insulating
[0129]
As shown in FIG. 11B, an
[0130]
In this state, the
[0131]
As shown in FIG. 11D, the
[0132]
The height of the
[0133]
In the state where the
[0134]
In this state, the
[0135]
As shown in FIG. 11 (i), the
[0136]
In particular, the configuration described in the embodiment is effective in the case where conductive particles having a diameter larger than the current one are used in the future by relating the
[0137]
Even in such a configuration, by adjusting the layer thickness of each or either of the
[0138]
(Embodiment 4)
In the present embodiment, the configuration of the
[0139]
Also in the case shown in FIG. 12A, it is assumed that the unevenness on the base side of the
[0140]
First, according to the flattening process step S100 of the insulating layer, the flattening process is performed as shown in FIG. As the planarization process, for example, a CMP process is applied as described in FIG.
[0141]
As shown in FIG. 12A, the
[0142]
In this state, the
[0143]
On the
[0144]
As shown in FIG. 12D, the
[0145]
In this state, the
[0146]
As shown in FIG. 12 (i), the
[0147]
In particular, the configuration described in the embodiment is effective in the case where conductive particles having a diameter larger than the current one are used in the future by relating the
[0148]
Even in such a configuration, the height of the
[0149]
As described above, by using the method described in the first to fourth embodiments, that is, the vertical wiring electrode layer, the interlayer insulating film, the passivation film, and the like corresponding to the peripheral edge of the
[0150]
Up to now, the design of MOS semiconductors has focused on circuit design, and no sufficient method has been proposed for a design method that can arbitrarily change the vertical structure with respect to the profile on the electrode surface as in the present invention. The present invention can be said to be a very significant technique.
[0151]
In the first to fourth embodiments, the case where the stopper height is defined by the wiring electrode layer thickness, the interlayer insulating film thickness and the passivation film thickness, or the wiring electrode layer thickness and the passivation film film is described as an example. However, the stopper height can be defined by the wiring electrode layer thickness and the interlayer insulating film thickness in the same manner.
[0152]
(Embodiment 5)
Next, a connection configuration when the
[0153]
FIG. 13 shows an arrangement state of the
[0154]
As shown in FIG. 13, the
[0155]
Various types of LCDs have been developed. Hereinafter, a typical TFT liquid crystal display will be described as an example. In a TFT (Thin Film Transistor) display, as shown in FIGS. 14A and 14B, two
[0156]
One
[0157]
Pixels whose addresses are designated are set corresponding to the intersection positions of the plurality of X electrode lines and Y electrode lines, and TFT active elements are provided corresponding to the individual pixels. Therefore, in a monochrome display, the number of pixels is a product of the number of X electrodes and the number of Y electrodes. On the other hand, in the color display, each pixel is further divided into sub-pixels for displaying the three primary colors of red, blue, and yellow, and the number of X electrodes is also tripled, so the number of pixels is three times that of a monochrome display. It becomes.
[0158]
In this way, in the matrix display system in which pixels are determined at the intersection between the X electrode line group and the Y electrode line group, the image data sent from the X electrode line to the address specified by the Y electrode line is converted to the TFT active element. And video data is written to each pixel. Video data captured by the TFT active element is stored as charge / discharge charges in a storage capacitor provided in each pixel, and video display is performed using the charges.
[0159]
In the
[0160]
As shown in FIG. 14B,
[0161]
As shown in FIG. 14B, the
[0162]
Video data is sent from the
[0163]
In FIG. 15, a peripheral circuit necessary for a liquid crystal panel is provided on a flexible material such as a film, and an
[0164]
On the
[0165]
Also in such COF mounting, as described above, the reliability of the LCD module is improved by increasing the contact area with the conductive particles by flattening the
[0166]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0167]
For example, in the above description, the LCD driver has been described as an example. However, the present invention is not limited to the LCD driver, and the bump electrode is mounted on the other side such as the mounting substrate side electrode by face-down mounting with an anisotropic conductive film interposed. You may apply to the semiconductor device of the structure electrically connected with an electrode. That is, it can be applied to a bump electrode specification product having a contact portion.
[0168]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed by the present application will be briefly described as follows.
[0169]
That is, it is possible to improve the flatness of the surface of the bump electrode and improve the conductivity between the bump electrode and the counterpart electrode.
[Brief description of the drawings]
FIG. 1A is a cross-sectional view of an essential part schematically showing a configuration of a bump electrode in a semiconductor device according to an embodiment of the present invention, and FIG. 1B is a view when viewed from the direction of an arrow in FIG. It is principal part sectional drawing which shows typically the structure of this.
FIG. 2 is an explanatory cross-sectional view schematically showing a mounting state of the semiconductor device having the configuration shown in FIG.
3A is a cross-sectional explanatory view schematically showing a state of a bump electrode having a shoulder droop, and FIG. 3B schematically shows a mounting state using the bump electrode having the configuration shown in FIG. FIG.
FIGS. 4A to 4H are cross-sectional explanatory views showing a series of steps showing a method for manufacturing a semiconductor device according to an embodiment of the present invention. FIGS.
5A is a cross-sectional explanatory view schematically showing a bump electrode having a configuration without a stopper according to the present invention, and FIG. 5B shows a state in which the bump electrode having the configuration shown in FIG. It is a section explanatory view showing typically.
6A to 6J are cross-sectional explanatory views showing a series of steps showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
7A is a cross-sectional explanatory view schematically showing a bump electrode surface unevenness state when the unevenness of the wiring electrode formation base cannot be ignored, and FIG. 7B is a view of mounting the bump electrode having the configuration of FIG. It is a section explanatory view showing typically the situation made to.
8A to 8I are cross-sectional explanatory views showing a series of steps showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIGS. 9A, 9B, 9A and 9J are cross-sectional explanatory views showing a series of steps showing a method for manufacturing a semiconductor device according to an embodiment of the present invention; FIGS.
FIGS. 10A to 10I are cross-sectional explanatory views showing a series of steps showing a method for manufacturing a semiconductor device according to an embodiment of the present invention; FIGS.
11A to 11I are cross-sectional explanatory views showing a series of steps showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIGS. 12A to 12I are cross-sectional explanatory views showing a series of steps showing a method for manufacturing a semiconductor device according to an embodiment of the present invention; FIGS.
FIG. 13 is a plan view showing a state of arrangement of bump electrodes in a semiconductor device configured as an LCD driver.
FIG. 14A is a plan view schematically showing a liquid crystal panel, and FIG. 14B is a main part sectional view schematically showing a connection state of an LCD driver in FIG.
FIG. 15 is a cross-sectional view of an essential part schematically showing a state in which an LCD driver is mounted by a COF mounting method in a liquid crystal display.
[Explanation of symbols]
10 Semiconductor devices
10a LCD driver
10b LCD driver
11 Wiring electrode
12 Passivation film
13 Underlying metal layer
14 Bump electrode
14a Stopper
14b Flat part
15 Through hole
16 Anisotropic conductive film
16a conductive particles
17 Substrate
17a electrode
18 Bump photoresist
21 Bump electrode
21a shoulder droop
21b Flat part
31 Bump electrode
32 steps
41 Interlayer insulation film
42 Through hole
51 Insulation layer
52 Gate electrode
53 Interlayer insulation film
54 Semiconductor region (diffusion layer)
55 Gate insulation film
60 LCD panel
61a glass substrate
61b glass substrate
62 STN liquid crystal
63 Sealing part
64 Input side wiring
65 Output board wiring
66 External circuit
67 films
68 Wiring electrode
69 Wiring electrode
D width
d Film thickness
δ Conductive particle size
H height
h Height
W wafer
Claims (5)
前記バンプ電極の表面には、前記導電性粒子の電極表面域外への移動を抑えるストッパが設けられていることを特徴とする半導体装置。A semiconductor device having a bump electrode that conducts electrical connection in a conductive manner by interposing conductive particles between the mounting substrate side,
A semiconductor device, wherein a stopper is provided on the surface of the bump electrode to prevent the conductive particles from moving outside the electrode surface area.
前記バンプ電極の表面には、前記導電性粒子の電極表面域外への移動を抑えるストッパが設けられ、
前記ストッパの高さは、前記ストッパに対応する下方位置の積層構造の層厚変更により、その高さが0.1μm以上、2μm未満の範囲に設定されていることを特徴とする半導体装置。A semiconductor device having a bump electrode that conducts electrical connection in a conductive manner by interposing conductive particles between the mounting substrate side,
The surface of the bump electrode is provided with a stopper that suppresses the movement of the conductive particles outside the electrode surface area,
The height of the stopper is set in a range of 0.1 μm or more and less than 2 μm by changing the layer thickness of the laminated structure in the lower position corresponding to the stopper.
前記チップ面の前記バンプ電極の形成範囲の周縁相当位置に、ストッパ高さ設定用の積層構造を設けることを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device having a bump electrode on a chip surface for electrically connecting a conductive particle between a mounting substrate side so as to be electrically conductive,
A manufacturing method of a semiconductor device, wherein a laminated structure for setting a stopper height is provided at a position corresponding to the periphery of the bump electrode formation range on the chip surface.
前記チップ面の前記バンプ電極の形成範囲の周縁相当位置に、ストッパ高さ設定用の配線電極を設けることを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device having a bump electrode on a chip surface for electrically connecting a conductive particle between a mounting substrate side so as to be electrically conductive,
A method of manufacturing a semiconductor device, comprising providing a wiring electrode for setting a stopper height at a position corresponding to the periphery of the bump electrode formation range on the chip surface.
前記チップ面の前記バンプ電極の形成範囲の周縁相当位置に、ストッパ高さ設定用として、配線電極、層間絶縁膜、パッシベーション膜の少なくとも2つの組合せを有する積層構造を設けることを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device having a bump electrode on a chip surface for electrically connecting a conductive particle between a mounting substrate side so as to be electrically conductive,
A semiconductor device comprising a laminated structure having at least two combinations of a wiring electrode, an interlayer insulating film, and a passivation film for setting a stopper height at a position corresponding to the periphery of the bump electrode forming range on the chip surface. Manufacturing method.
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