JP2004180500A - ディスク記憶システム - Google Patents

Abstract

【課題】 電源装置出力の短絡障害要素の無い回路構成を用い、出力ダイオード、トランジスタ等の電圧降下素子に起因する出力電圧の電圧降下を補正し、負荷電流に依存がなく安定な出力電圧が得られる電源装置ユニットを有するディスク記憶システムを提供する。
【解決手段】 出力ダイオード等の電圧降下に対して、該ダイオードの特性に近似する素子（ダイオード、トランジスタほか）を有し、前記電圧降下を補正するための制御電圧を発生する手段を設ける。該手段により得られた電圧を出力電圧設定用の基準電圧へ加算する。
【選択図】 図９

Description

本発明は、ＡＣ-ＤＣコンバータ、ＤＣ-ＤＣコンバータその他の安定した直流電力を負荷に供給する電源装置及びこれをユニットとして並列に接続してなる電源システムに関する。

従来より、ＡＣ-ＤＣ又はＤＣ-ＤＣコンバータなどの電源装置に関しては、出力電圧を一定に保つため、一般に、出力電圧を検出して電源装置の主回路へ帰還を駆けて制御を行う、電圧帰還制御が広く用いられている。ここで主回路とは、交流又は直流の入力電力を所定の直流電力（精度は問わない）に変換する機能を有する回路を意味する。精度は問わないとは、電源出力の安定化をしていないか、又は、その安定化が十分でないことを意味する。特開昭５８-１９８１２２号公報には、この電圧帰還制御を用いて並列接続された電源装置の構成が開示されている（図１２）。図１２の電源Ａにおいて、２６はスイッチング回路、２７はトランス、２８は整流平滑回路、２９は駆動回路、３０は比較器、３１は誤差増幅器、３２は発振器、３３は三角波発生器を示す。同一構成の複数の電源（Ａ、Ｂ、……）は、電源の出力側をダイオード５１により、ワイヤードオア論理として、それぞれ、共通の回路に並列接続して、負荷に電力を供給している。負荷には複数の電源全ての出力を合計した電流まで流すことが可能である。

図１２の回路動作について説明する。安定化されていない直流電圧が入力されると、内部のスイッチング回路２６、トランス２７、整流平滑回路２８を介して、所望の直流電力に変換される。ダイオード５１を介して負荷に与えられた出力電圧は、誤差増幅器３１の正転入力端子へ入力される。誤差増幅器３１の反転入力端子には、出力電圧を設定するための基準電圧Ｖrefが入力される。

誤差増幅器３１は、前記出力電圧と前記基準電圧を比較増幅して得られた誤差信号を、比較器３０の一方の入力へ送出する。比較器３０の他方の入力端子には、発振器３２の出力に同期して三角波発生器３３より送出された三角波パルスが入力される。

比較器３０の出力端子には、前記誤差増幅器３１が出力した誤差信号に応じて時間幅が変化するパルス信号が出力される。このパルス信号は、駆動回路２９を介してスイッチング回路２６へ帰還され、電源装置の出力電圧は、負荷電圧が常に一定値になるように制御される。

本回路構成を有する電源装置では、並列運転中に当該電源ユニットのうち何台かが故障により出力電圧が低下しても、出力の低下した電源装置が冗長分の範囲にあれば、ワイヤードオア接続されたダイオード５１によって、故障した電源装置は自動的に出力を遮断されるため、残りの各電源装置により負荷へ電力が供給され続ける。

電源に高い信頼性を要求する電子システム、例えば、ＲＡＩＤ方式の磁気ディスク記憶装置では、システムの信頼性向上のため、電源装置に対し、電源ユニットの並列冗長運転機能、故障電源の自動切り離し機能、電源装置の活線挿抜保守機能等を具備することが求められる。また回路的には、電源出力の短絡要素の低減その他の電子システム全体の停電（システムダウン）を誘発する電源故障ポテンシャルの排除が必要である。

従来の技術においては、出力が負荷に印加される端子を監視していた。このため負荷電流の変化に伴い、ワイヤードオア接続されたダイオードの順方向電圧が変化すると、電源装置は出力電圧の変化を主回路へ帰還し、常に一定の出力電圧となるよう制御していた。しかし本回路構成を有する並列電源システムにおいては、並列接続された電源ユニットのうち１台でも電圧帰還のための電圧検出ラインが短絡すれば、並列接続された他の電源装置の全てが短絡するのと等価となり、並列電源システム全体がダウンしてしまう。つまりワイヤードオアの論理には成っていなかった。

特開昭58-198122号公報

かかる従来の並列電源システムは、高信頼性の観点から致命的な問題を有するため、ＲＡＩＤ方式の磁気ディスク記憶装置のような、高い信頼性を要求される電子システムには使用できない。そこで、電圧帰還制御に必要な電圧検出ラインを、出力ダイオードのアノード側（負荷側でなく電源装置側）に接続する構成となる（図１）。これにより電源の電圧センスラインが短絡すると、短絡した端子を有する電源ユニット（以下、故障電源ユニット）では、過電流保護回路が動作し出力電力が遮断される。この結果、他の電源ユニットからの出力電圧が故障電源ユニットの端子に印加されるが、故障電源ユニットには逆流制限素子であるダイオード出力端子に接続されており、故障電源ユニットの端子からその内部を見込んだ内部抵抗を高くしている。このため他の電源ユニットからの電力流入を制限することで、故障電源ユニットのみが並列電源システムから分離されることになる。

しかし、図１の回路構成は電圧帰還制御の対象が出力ダイオードのアノード側であるため、負荷電流が増加すると、出力ダイオードの順方向電圧降下の変化により電源装置の出力電圧は低下する。つまり、本構成では負荷電流の変動に対し、出力電圧のレギュレーション特性が良くない。電源装置の出力電圧の変動は、電圧供給先である負荷の動作マージンを低下させるので好ましくない。

本発明の目的は、電源装置の出力短絡による障害要素を排除でき、高信頼性システムに適した図１に示す回路構成の電源装置において、出力段のダイオード等の電圧降下素子に起因する出力電圧の電圧降下を補正し、出力電圧のレギュレーション特性を良好とした電源装置を提供することにある。また、電源装置（ユニット）の並列冗長運転においても前記電圧降下の補正制御が安定に動作する電源装置を提供することにある。

本発明のその他の目的は、本願明細書及び図面の記載から明らかとなろう。

電源装置の出力電流の通流により生じる出力ダイオード、トランジスタ、ＦＥＴ（電界効果型トランジスタ）等、電圧降下素子の電圧降下特性に対し、実質同一の特性、類似する特性を有する回路を設け、これにより電圧降下素子の電圧降下特性を近似した信号（電圧）で、基準電圧を補正することにより達成される。

以下、本発明の実施の態様を説明する。尚、以下の実施の態様では、交流を直流に変換するＡＣ−ＤＣコンバータについて説明しているが、これらは直流を電圧の異なる直流に変換するＤＣ−ＤＣコンバータを用いても同様に実現できる。図２は、本発明の第１の実施の態様を示す電源装置（電源ユニット）の主たる回路を成すＡＣ−ＤＣコンバータの構成を示す。図２において、１は外部交流電源、２は入力端子（図の左に示す２つの白丸）を有するＡＣ−ＤＣコンバータ、３は電流検出抵抗、４は演算増幅器、５はアース端子、６は電圧−電流変換回路、７はダイオード、８は基準電圧源、９は加算器、１０は演算増幅器、１１は主回路、１２は信号伝達手段、１３はダイオード、１４は負荷、１５は直流出力端子である。

外部交流電源１は、ＡＣ−ＤＣコンバータ２の内部の主回路１１に接続される。主回路１１の高電位側出力は、演算増幅器１０の正転入力端子及びダイオード１３のアノード側へ接続される。主回路１１の低電位側出力は、演算増幅器４の反転入力端子及び電流検出抵抗３の一方に接続される。ダイオード１３のカソード側は、ＡＣ−ＤＣコンバータ２の直流出力端子１５へ接続される。電流検出抵抗３の他方は、アース端子５に接続される。負荷１４は、直流出力端子１５とアース端子５の間に接続される。演算増幅器４の正転入力端子は、アース端子５へ接続され、演算増幅器４の出力端子は、電圧−電流変換回路６の入力に接続される。

電圧−電流変換回路６の出力は、ダイオード７のアノードに接続されるとともに加算器９の一方の入力端子へ接続される。基準電圧源８の正側端子は、加算器９の他の入力に接続され、基準電圧源８の負側端子は、アース端子５へ接続される。加算器９の出力は、演算増幅器１０の反転入力端子に接続され、演算増幅器１０の出力は、信号伝達手段１２を介して、主回路１１へ接続される。

ここで本実施の態様（図２）の動作を説明する。外部交流電源１から入力される交流電圧は、ＡＣ−ＤＣコンバータ２の内部の主回路１１へ入力され、主回路１１で直流電圧に変換される。主回路１１から出力された直流電流はダイオード１３を介し、直流出力端子１５から負荷１４へ供給され、アース端子５から電流検出抵抗３を通って主回路１１へ戻る閉ループを通流する。このとき主回路１１の出力端子と直流出力端子１５の間には、ダイオード１３の順方向電圧降下で定まる電位差が生じる。同時に、負荷１４へ流れる主回路１１の出力電流は、電流検出抵抗３にも流れるので、電流検出抵抗３の両端には負荷電流と電流検出抵抗３の抵抗値との積で定まる電位差が発生する。演算増幅器４は、この電位差を増幅して負荷電流に比例した電圧を出力する。

電圧−電流変換回路６とダイオード７は、ダイオード１３の負荷電流の通流により生じる電圧降下を補正するための制御電圧を発生する回路を構成している。電圧−電流変換回路６は、演算増幅器４の出力電圧に応じて、負荷電流に比例した電流を出力し（電圧-電流変換）、これをダイオード７へ供給する。経済性が許せば、ダイオード７はダイオード１３と同一の型式、規格のものを用いれば良い。通常は、ダイオード７にはダイオード１３より電流容量の小さい小信号用素子を用いる。電圧−電流変換回路６の出力電流が通流するとき、ダイオード１３と電圧降下特性が実質同一か、類似した素子であることが重要である。

ダイオード７で発生した順方向電圧は、ダイオード１３に起因する電圧降下の補正電圧として出力され、次段の加算器９にて基準電圧源８の電圧指令値に加算される。従ってダイオード１３の代わりにトランジスタ１３'等を用いるとき（図３）は、ダイオード７の代わりにトランジスタ１３'等と順方向の電圧降下の特性がほぼ同一の素子を用いる必要がある（図示せず）。

演算増幅器１０（図２）は、主回路１１の出力電圧と加算器９の出力電圧とを常に比較し、比較して得られた誤差電圧を、信号伝達手段１２を介して主回路１１へ帰還する。負荷電流が通流して加算器９にダイオード７の順方向電圧が入力されると、主回路１１の出力電圧はダイオード７の順方向電圧の分だけ電圧値が上昇する。したがって、負荷電流に対するダイオード１３の順方向電圧と、電圧−電流変換回路６が出力する電流に対するダイオード７の順方向電圧が実質同一となるように、電圧−電流変換回路６の出力電流値及びダイオード７の選定を行えば、主回路１１の電圧上昇がダイオード７の電圧降下を相殺するように補正制御が行われる。この結果、ＡＣ−ＤＣコンバータ２の出力となる直流出力端子１５には、負荷電流に依存しない一定の電圧が出力される。

本実施の態様によれば、ＡＣ−ＤＣコンバータの出力（ダイオード１３のカソード側）に電圧帰還制御のための電圧センス端子を持たない回路構成でありながら、負荷電流に依存しない安定な出力電圧を得ることができる。

本実施の態様では、主回路１１の出力と直流出力端子１５の間に存在する電圧降下素子がダイオードであるとして、非線形特性を有した電圧降下の補正について説明している。電圧降下素子がダイオードではなく抵抗器のときは、本構成においてダイオード７の代わりに抵抗器を設け、電圧降下素子に起因する線形な電圧降下特性と、主回路１１の出力電圧上昇分が相殺されるように、前記抵抗の定数を決定すれば、線形特性の電圧降下についても補正が可能である。電圧降下素子がダイオードと抵抗の直列特性を有した場合でも、ダイオード７に代え、ダイオードと抵抗を直列に設ければ、上記と同様に、線形と非線形の複合特性を有した電圧降下に対しても補正が可能である。更に、直流出力端子１５と負荷１４の間に存在する、給電ラインの寄生抵抗についても、前記電圧降下素子に含めて考慮すれば、かかる寄生抵抗による給電ラインの電圧降下についても補正が可能であり、負荷１４の端子電圧への安定な給電を実現できる。更に高い信頼性を確保すべく、同一構成の電源装置を複数台、並列接続した構成としても良い（図３）。ここで、１は外部入力電源、１１は主回路、１３'〜１３"'は電圧降下素子であるトランジスタ、ＦＥＴ、１２は信号伝達手段、１０は比較増幅器、８は電圧源、１４は負荷である。図２のダイオード１３の代わりに、トランジスタやＦＥＴを用いている。尚、種々の電圧降下素子を用いた電源装置（ユニット）を並列接続して示してあるが、このように混在させる必要はない。

図３において、出力電圧を監視してトランジスタやＦＥＴのベースやゲートをＯＮ-ＯＦＦすることで、電源装置（ユニット）の出力が短絡したときに電流を遮断できる回路としても良い。因みに１３'はパワートランジスタを用いた例、１３"は接合型ＦＥＴを用いた例、１３"'はパワーＭＯＳ-ＦＥＴを用いた例を示す。いずれの場合も、電源装置の製造コスト上昇が許されるならば、これらを制御する制御回路４７を設けることが望ましい。また、これらの電圧降下素子には電流の逆流を制限する機能も必要である。

かように電源出力端の短絡要素が排除され、また仮に前記電圧センスラインが短絡したとしても、出力ダイオード等のカットオフにより故障電源ユニットのみが電源装置システムから自動的に切り離され、電源装置全体ではシステムダウンは生じない。

図４に、本発明の第２の実施の態様を示す電源装置（電源ユニット）の主たる回路を成すＡＣ−ＤＣコンバータの構成を示す。１６、１７、１９は抵抗、１８はダイオードである。その他、図２に示された素子と同一の構成要素には同じ符号を付している。主回路１１の出力とダイオード１３のアノードの間には抵抗１９が接続される。抵抗１６の一方は、演算増幅器４の出力に接続され、抵抗１６の他方は、ダイオード１８のアノード及び加算器９の一方の入力端子に接続される。その他の構成は図２に示した第１の実施の態様と同様である。

ここで、本実施の態様の動作を図４を参照して説明する。第１の実施の態様と異なる箇所は、１）電圧降下要素として、抵抗１９及びダイオード１３からなる直列回路としていること、２）抵抗１９とダイオード１３に起因する電圧降下を補正するための制御電圧を発生する手段として、演算増幅器４の出力電圧を抵抗１６、１７、ダイオード１８からなる直列回路で受け、抵抗１６とダイオード１８の接続点を加算器９への入力とする構成としていることである。その他の回路動作については図２の場合と同様である。

演算増幅器４は、負荷電流に比例した電圧を発生する。この電圧は、抵抗１６、１７、ダイオード１８からなる直列回路に入力され、これら直列回路に回路電流が通流することにより、本回路電流と抵抗１７の積で定まる電圧と、本回路電流に対するダイオード１８の順方向電圧との加算電圧が、抵抗１９及びダイオード１３に起因する電圧降下を補正するための制御電圧となる。この加算電圧が、次段の加算器９にて基準電圧源８の電圧指令値に加算される。これにより、主回路１１の出力電圧は、抵抗１７で発生した電圧と、ダイオード１８の順方向電圧との和だけ上昇し、抵抗１９及びダイオード１３に起因する電圧降下を補正する方向に制御を行う。

このとき抵抗１９で生じる線形の降下電圧を、抵抗１７で発生する電圧降下により近似することにより、降下電圧の線形成分が補正される。またダイオード１３で生じる非線形の降下電圧を、ダイオード１８の順方向電圧により近似することで、降下電圧の非線形成分が補正される。本実施の態様は、第１の実施の態様と比較して、電圧−電流変換回路を必要とせず、簡単で低コストな回路を実現できる構成である。

図５は図４の回路における負荷電流に対する出力電圧特性の測定結果を示す。横軸は負荷電流、縦軸は出力電圧を示しており、４８は本発明実施前の特性であり、４９は本発明の第２の実施の態様を適用した回路の特性である。尚、図２の第１の実施の態様においても４９と同様な特性が得られる。図５から明らかなように、本発明によれば、前記電圧降下の補正制御が有効に作用し、発明実施前に比べて負荷電流に対する電圧降下が大幅に改善され、負荷電流が広範囲にわたり、ほぼ一定の出力電圧となっている。

図６は、本発明の第３の実施の態様を示す電源装置（電源ユニット）の主たる回路を成すＡＣ−ＤＣコンバータの構成を示す。図６において、２０、２１は抵抗である。その他、図４に示された構成要素と同一構成の要素には、同じ符号を付している。抵抗２０の一方の端子は、ダイオード１８及び抵抗１７に接続される。抵抗２１の一方は、抵抗１６及びダイオード１８のアノードに接続される。抵抗２０の他方の端子は抵抗２１の他方へ接続されるとともに、加算器９の一方の入力へ接続される。その他の構成は図４に示した第２の実施の態様と同様である。

本実施の態様が第２のそれと異なる箇所は、ダイオード１８の順方向電圧を分圧するために、抵抗２０と抵抗２１が設けられ、抵抗２０と抵抗２１の接続点を加算器９の入力へ接続していることである。ダイオード１８の順方向電圧は、図４と同様に、ダイオード１３に起因する非線形な電圧降下を補正するための制御電圧となる。ダイオード１８の順方向電圧を抵抗２０及び抵抗２１で分圧することにより、ダイオード１３の非線形な電圧降下に対する補正量の微調整が可能になる。その他の回路動作については図４に示した第２の実施の態様と同様である。本実施の態様は、第２のそれと同様に、第１の実施の態様に比べて、コストを低減できる構成である。

図７に第３の実施の態様における負荷電流に対する出力電圧特性の測定結果を示す。横軸は負荷電流、縦軸は出力電圧を示す。５０が第３の実施の態様の特性である。図４における、ダイオード１８とダイオード１３の順方向電圧の誤差から生じる非線形の電圧降下を微調整した結果、負荷電流の広範囲にわたり、更に一定の出力電圧が得られたことがわかる。また、抵抗１６、１７の定数を含めた微調整によっては、図７において出力電流が６０Ａのときに出力電圧にして約５０ｍＶまで出力電圧を上昇させる様に、負荷電流に対して勾配を持たせることができる。この結果、電源装置の出力端子から負荷までの配線による直列抵抗の損失を補うことができる。

図８は、本発明の第３の実施の態様において、電圧降下素子をダイオードとは別の素子Ｑ１３'に置き換えた場合の、電源装置（電源ユニット）の主たる回路を成すＡＣ−ＤＣコンバータの構成を示す。素子Ｑ１３'としては、パワートランジスタ、接合型ＦＥＴ、パワーＭＯＳ-ＦＥＴがある。いずれを素子Ｑとして用いた場合も、これらを制御する制御回路４７を設けることが望ましい。素子Ｑで生じる非線形の降下電圧を、素子Ｑと同様の電圧降下特性を有する素子Ｑ'１８'の順方向電圧により近似する。これにより、素子Ｑによる降下電圧の非線形成分が補正される。素子Ｑ'としては、電源装置の製造原価の上昇が許容されるならば、素子Ｑと同じ規格又は型式の素子を用いれば良い。通常は素子Ｑ'には素子Ｑより電力容量の小さい小信号用素子であって、回路電流が通流するとき素子Ｑと電圧降下特性が実質同一か、類似したものを用いる。

図９は、本発明の第４の実施の態様を示す電源装置（電源ユニット）の主たる回路を成すＡＣ−ＤＣコンバータを並列に複数台、接続した構成を示す。２−１、２−ｎはＡＣ−ＤＣコンバータ、９は加算器、２２、２３は演算増幅器、２４はダイオード、２５は信号線である。その他、図２に示された構成要素と同一の構成要素には同じ符号を付している。図９で、ＡＣ−ＤＣコンバータ２−１から２−ｎのｎ台は全く同じ回路構成を有しており、外部交流電源１及び負荷１４に並列に接続されている。以下、ＡＣ−ＤＣコンバータ２−１の内部の回路について説明する。

演算増幅器４の出力は、演算増幅器２３の正転入力端子及び演算増幅器２２の反転入力端子に接続され、演算増幅器２３の出力はダイオード２４のアノードに接続される。演算増幅器２３の反転入力端子はダイオード２４のカソード、演算増幅器２２の正転入力端子、電圧−電流変換回路６の入力に接続されるとともに、他のＡＣ−ＤＣコンバータの同じ端子と信号線２５により接続される。

加算器９の一方の入力は演算増幅器２２の出力に接続にされ、加算器９の他方の入力は基準電圧源８の正極側に接続され、加算器９の残りの入力は電圧−電流変換回路６の出力及びダイオード７のアノードに接続される。その他の構成については図２と同様である。

本実施の態様の動作を図９を参照して説明する。本実施の態様が第１のそれと異なる箇所は、１）ＡＣ−ＤＣコンバータ２−１〜２−ｎのようにｎ台の並列構成であることと、２）演算増幅器４の出力が演算増幅器２３、ダイオード２４からなる最大電圧検出回路に入力されるとともに、演算増幅器２２に入力され、演算増幅器２２の出力が加算器９へ入力されることと、３）最大電圧検出回路の出力である信号線２５の電圧は、演算増幅器２２及び電圧−電流変換回路６へ入力されるとともに、他のＡＣ−ＤＣコンバータに入力されることである。したがって相違箇所を主に説明する。尚、その他の回路動作については、図２に示した第１の実施の態様と同様である。

主回路１１より出力された直流電流はダイオード１３を介し、直流出力端子１５から負荷１４へ供給され、アース端子５から電流検出抵抗３を通って主回路１１に戻る閉ループに通流する。この動作は他のＡＣ−ＤＣコンバータについても同様であり、負荷１４には各ＡＣ−ＤＣコンバータ２−１〜２−ｎの出力電流の合計値までを流すことが可能である。

各ＡＣ−ＤＣコンバータの出力電流は、第１の実施の態様で述べたように、出力電流に比例した電圧として演算増幅器４の出力端子に出力される。演算増幅器２３、ダイオード２４はいわゆる最大電圧検出回路を構成しており、信号線２５による各ＡＣ−ＤＣコンバータ間の接続により、各ＡＣ−ＤＣコンバータの演算増幅器４の出力電圧のうちの最も高い電圧が信号線２５に出力される。すなわち信号線２５は、各ＡＣ−ＤＣコンバータの出力電流のうちの最大値を示すことになる。演算増幅器２２では、正転入力端子に信号線２５の電圧が印加され、一方の反転入力端子には演算増幅器４の出力電圧が印加される。

このため、演算増幅器２２では、各ＡＣ−ＤＣコンバータの出力電流のうちの最大値と自らのＡＣ−ＤＣコンバータの出力電流とを比較することと等価になり、これら誤差電圧は加算器９にて基準電圧源８の電圧指令値に加算され、演算増幅器１０、信号伝達手段１２、主回路１１による電圧帰還制御により、各ＡＣ−ＤＣコンバータの主回路１１の出力電圧は、出力電流を最大値に追従させるべく誤差電圧に応じて変化する。この結果、各ＡＣ−ＤＣコンバータの出力電流は均一化される。

以上に述べた各ＡＣ−ＤＣコンバータの出力電流を、それらの中の最大電流に追従させて各電源ユニットの出力を均一化する制御を、以下、最大電流追従制御と呼ぶ。各演算増幅器４の出力電圧はそれぞれ自らの出力電流に比例した値を有しており、最大電流追従制御において、この比例係数をＡＣ−ＤＣコンバータ間において等しくすることにより、それぞれの出力電流が均一化される。

逆に、この比例係数を各ＡＣ−ＤＣコンバータにおいて異なる値とすれば、各ＡＣ−ＤＣコンバータの出力電流配分を変えることができる。例えば、電流容量の異なるＡＣ−ＤＣコンバータの並列運転において、各ＡＣ−ＤＣコンバータの電流容量に応じて最適な電流配分を任意に設定することも可能である。かかる状況であっても、最大電流追従制御は可能である。

ここで、低い電流出力のＡＣ−ＤＣコンバータをＴ、その２倍の電流出力のＡＣ−ＤＣコンバータをＴ２とする。高い方のコンバータは低い方の整数倍の出力電流に限られない。Ｔが最大電流を出力するときにＴの演算増幅器４の出力端子に現れる電圧を、Ｔ２が最大電流を出力するときにＴ２の演算増幅器４の出力端子に現れる電圧に等しくなるように、それぞれの演算増幅器４の出力電圧の比例係数を設定する。この並列接続において、最大電流追従制御を行えば、つまり図９の回路構成に現された信号線２５を設ければ、Ｔ２の最大出力電流による追従制御を行うことができる。この結果、Ｔを１台、Ｔ２を偶数台とする電源システムとすることで、定格出力電流の品揃えを、コストの増加を招くことなく増やすことができる。

また、最大電流追従制御と同時に、電圧−電流変換回路６、ダイオード７で構成された回路は、第１の実施の態様で説明したとおり、ダイオード１３に起因する電圧降下を補正するための制御電圧を発生する。この結果、各ＡＣ−ＤＣコンバータの主回路１１の出力電圧は、ダイオード７の順方向電圧分だけ上昇するように制御される。ダイオード１３の代わりに他の電圧降下素子であるトランジスタ、ＦＥＴを用いても良い。第４の実施の態様（図９）では、第１の実施の態様と異なり、電圧−電流変換回路６の入力を、演算増幅器４の出力電圧ではなく、信号線２５の電圧としている。信号線２５の電圧は、各電源ユニットの演算増幅器４の出力電圧のうちの最大値である。最大電流追従制御によりＡＣ−ＤＣコンバータの出力電流が均一化されると、信号線２５の電圧は演算増幅器４の出力電圧と等しくなるため、本実施の態様におけるダイオード１３に起因する電圧降下の補正制御の作用は、第１の実施の態様と等価である。

各主回路１１の出力電圧におけるダイオード７の順方向電圧分の電圧上昇は、ダイオード１３に起因する電圧降下を相殺するように作用し、各ＡＣ−ＤＣコンバータの出力電圧は負荷電流に対して一定の電圧に保たれる。また、本実施の態様におけるダイオード１３に起因する電圧降下の補正制御は、信号線２５の電圧すなわち各ＡＣ−ＤＣコンバータの出力電流のうちの最大値を入力とする。この結果、並列接続された全てのＡＣ−ＤＣコンバータには同一の補正制御電圧が与えられるため、前述の演算増幅器４の比例係数による出力電流の配分制御には全く影響しない。

本実施の態様によれば、並列接続された各ＡＣ−ＤＣコンバータの出力電流の配分制御により、電源装置の並列冗長運転を可能にすると同時に、同制御に影響を与えずに出力ダイオードに起因する出力電圧の電圧降下を補正し、並列冗長運転時の出力電圧を負荷電流に依存することなく一定値に保つことができる。

また、第４の実施の態様において、各ＡＣ−ＤＣコンバータは、ＡＣ−ＤＣコンバータの出力となる直流出力端子１５に電圧帰還制御のための電圧センスラインを持たない回路構成であるため、電源出力の短絡障害を誘発する要因が低減され、信頼性の高い並列電源システムを構築できる。

更に、主回路１１の出力と直流出力端子１５との間に設けられたダイオード１３により主回路１１への電流の逆流が防止され、ＡＣ−ＤＣコンバータの並列運転中における活線挿抜保守が可能となる。

図９の実施の態様では主回路１１と直流出力端子１５との間に存在する電圧降下素子としてダイオードを用い、非線形特性を有した電圧降下の補正について説明している。電圧降下素子が抵抗等による線形な電圧降下又はダイオードと抵抗等による線形成分と非線形成分を含んだ電圧降下についても、第１の実施の態様の場合と同様に補正が可能である。また、図９では電圧降下素子に起因する電圧降下の補正回路として、図２を引用して説明している。図９においては、図４、図６の補正回路を用いてもよく、このとき電圧降下の補正効果は図４、図６の説明のとおりである。

図１０に、本発明の第５の実施の態様である、ＲＡＩＤ方式のディスク記憶装置等のシステムに高い信頼性を要求される場合の電源適用の構成図を示す。ＲＡＩＤ方式のディスク記憶装置では、複数の電源装置からなる並列冗長電源システムに対し、複数のディスク記憶装置が接続され、これを一系列として、複数の系列を有した構成を備えている。ＲＡＩＤ方式のディスク記憶装置では図１０に示すように、データの書き込みは、各系列にわたるように制御され、各系列のシステムダウンに対して系列数がシステムの許容内に限り、データの回復が可能である。

このため記憶装置システムの信頼性を確保する上で、各系列のシステムダウンを回避することが求められ、電源装置においては、活線挿抜保守を含む、並列冗長機能の具備とともに、出力末端の短絡要素を排除した回路構成を必要とする。

また、近年の半導体部品の低電圧化に伴い、許容される電源電圧の変動幅は狭くなる傾向にある。記録、再生データの信頼性を確保するためには、回路の動作マージンの低下要因となる、電源装置の出力電圧の変動を抑制する必要がある。
更に、ＲＡＩＤ装置では、図１０に示すように、ディスク記憶装置の増設が行われ、電源装置の負荷電流量は大幅に変化する。このため電源装置においては、出力電圧を負荷電流の変化に対して安定化する必要がある。これらの事情を鑑みたとき、本発明の電源装置は、高い信頼性を要求される電子システムに必要不可欠である。

本発明によれば、主回路の出力電流が電圧降下素子へ通流することに起因する電源装置の出力電圧の電圧降下に対し、主回路の出力電流に比例した信号から作られた、前記電圧降下に近似する特性を有した補正電圧により、主回路の出力電圧は、電圧降下素子の降下電圧分だけ電圧値を上昇させるように補正制御される。このため電源装置の出力電圧は、負荷電流に依存しない一定の電圧が得られる効果がある。

更に、電源装置出力から負荷の間に存在する寄生抵抗を、前記電圧降下素子に含めて補償すれば、給電ラインの電圧降下についても出力電圧の補正が可能である。

最大電流追従制御による電源装置の並列冗長運転によれば、電圧降下の補正制御は、補正電圧が各電源装置の出力電圧のうちの最大値より作られるので、各電源装置は全て同一の補正制御が与えられる。このため電源ユニット毎の出力電流配分に全く影響を及ぼさず、安定な出力電流配分制御と同時に、負荷電流に対して依存性のない一定の出力電圧が得られる。

電源装置の電圧出力端子の負荷側に、電圧帰還制御のための電圧センスラインを持たない回路構成であるため、電源装置出力の短絡障害を誘発する要素が低減される。また、電圧降下素子にダイオード等の逆流制限手段を備えることにより、電源装置主回路への電流の逆流が制限又は防止されるため、電源装置の並列運転中における活線挿抜保守が行え、信頼性の高い並列冗長電源システムが構築できる。

本発明の電源装置の制御回路は、半導体部品で実現でき、個別部品による回路だけでなく、集積回路による小型化及び低コスト化の効果もある。

また、本発明は電源装置の出力電圧を一定に保つ技術であるが、従来技術と大きく異なる特徴について、上記とは別の効果として述べておく。図１１は電源回路の構成図を示す。図１１において、４０は電源装置、４１は外部入力電源、４２はコンバータ主回路、４３は出力ダイオード（電圧降下素子Ｑ）、４４は負荷、４５は外部入力電流源、４６は電源出力端子、４７はアース端子を示す。図１１において、外部入力電源４１は、電源装置４０内部のコンバータ主回路４２に接続される。コンバータ主回路４２の高電位側出力端子は、出力ダイオード４３を介して電源出力端子４６に接続される。コンバータ主回路４２の低電位側出力端子は、アース端子４７に接続される。負荷４４は、電源出力端子４６とアース端子４７の間に接続され、外部入力電流源４５は、出力ダイオード４３のアノードとアース端子４７の間に、出力ダイオード４３に電流が流入する方向で接続される。

以下、本発明の特徴を従来技術と比較して説明する。図１１において、外部入力電源４１より入力された電圧は、コンバータ主回路４２により所望の直流電圧に変換され、出力ダイオード４３を介して負荷へ与えられる。電源装置の出力となる電源出力端子４６の電圧は、コンバータ主回路４２の出力電圧に対し、出力ダイオード４３の順方向電圧だけ低下した電圧値になる。

外部入力電流源４５の電流がゼロのとき、従来技術は電源出力端子４６の電圧の電圧帰還制御、また、本発明は電圧降下の補正制御により、どちらの技術においても電源出力端子４６の電圧は負荷電流に依存せず、一定に保たれることは前述した通りである。

これに対し、外部入力電流源４５により出力ダイオード４３のアノードから電流が流入され、出力ダイオード４３の順方向電圧が増加した場合、従来技術は前記電圧帰還制御により電源出力端子４６の電圧に変化は生じないが、本発明は出力ダイオード４３の順方向電圧の増加に従い、電源出力端子４６の電圧は低下することとなり、明確に従来技術と本発明の識別が可能である。以上が本発明における特徴のひとつであり、これは上述したように電源装置外部から容易に確認できる。

高信頼性を要求される電子システムに用いられる電源システムに必要な電源装置（ユニット）及びこれらの並列接続を示す回路構成図である。 本発明の第１の実施の態様を示す電源装置（ユニット）の回路構成図である。 図２のダイオード１３を別の電圧降下素子とした場合の電源装置（ユニット）を示す回路構成図である。 本発明の第２の実施の態様である電源装置（ユニット）の回路構成図である。 本発明の第２の実施の態様の測定結果を示す図である。 本発明の第３の実施の態様を示す電源装置（ユニット）の回路構成図である。 図６の実施の態様の測定結果を示す図である。 図６の実施の態様において、ダイオード１３を電圧降下素子Ｑ等に置換して示す電源装置（ユニット）の回路構成図である。 本発明の第４の実施の態様を示す電源装置（ユニット）及びこれらの並列接続を示す回路構成図である。 高い信頼性を要求する電子システムであるＲＡＩＤ方式ディスク記憶装置へ、本発明を適用した場合の構成例を示す図である。 本発明に係る電源装置（ユニット）の特徴を検証するための回路構成を示す図である。 従来の電源装置（ユニット）及びこれらの並列接続を示す回路構成である。

符号の説明

１……外部交流電源、２、２−１〜２−ｎ……ＡＣ−ＤＣコンバータ、３……電流検出抵抗、 ４、１０、２２、２３……演算増幅器、５、４７……アース端子、 ６……電圧−電流変換回路、７、１３、１８、２４、３６、４３、５１……ダイオード、８……基準電圧源、 ９……加算器、 １１、３５……主回路、１２……信号伝達手段、 １３'……ダイオードとは別の電圧降下素子Ｑ、１８'……素子Ｑと同様の電圧降下特性を有する素子Ｑ'、１４、３９、４４……負荷、１５……直流出力端子、 １６、１７、１９、２０、２１……抵抗、２５……信号線、 ２６……スイッチング回路、 ２７……トランス、２８……整流平滑回路、 ２９……駆動回路、 ３０……比較器、３１……誤差増幅器、 ３２……発振器、 ３３……三角波発生器、３４、４１……外部入力電源、３６'……トランジスタ、 ３６"……接合型ＦＥＴ、３６"'……ＭＯＳ-ＦＥＴ、 ３７……比較増幅器、３８……電圧源、 ４０……電源装置、４２……コンバータ主回路、 ４５……外部入力電流源、４６……電源出力端子、 ４７……電圧降下素子の制御回路。

Claims (13)

1. 電力を入力する第１の入力端子と、
   前記第１の入力端子に接続され、入力電力を直流出力に変える変換回路と、
   前記変換回路の出力部に接続され、前記変換回路の出力の逆流を制限する機能を有する第１の電圧降下素子と、
   基準電圧を発生させる基準電圧発生源と、
   前記変換回路の出力部の出力電流に比例した信号を出力する第１の回路と、
   自電源装置の外部から入力された信号と前記第１の回路からの出力信号とを比較して得られた最大の信号を前記外部からの信号へ帰還して出力する第２の回路と、
   前記第１の回路の出力信号と前記最大の信号が帰還された外部からの信号とを比較して、その結果を前記基準電圧源によって発生された基準電圧へ追加する第３の回路と、
   前記外部からの信号の電圧を降下させ、前記基準電圧源によって発生された基準電圧へ追加する第２の電圧降下素子と、
   前記第３の回路及び前記第２の電圧降下素子からの出力を追加された基準電圧と、前記変換回路の出力から取り出された電圧とを比較し、その結果を前記変換回路へ帰還させる第４の回路と、
   を有する電源装置を複数有し、
   前記複数の電源装置には、複数のディスク記憶装置が接続されていることを特徴とするディスク記憶システム。
2. 請求項１記載のディスク記憶システムであって、
   前記第１の電圧降下素子及び前記第２の電圧降下素子は、ダイオード、トランジスタ、及びＦＥＴのうち、いずれか一つであるものであることを特徴とするディスク記憶システム。
3. 請求項１記載のディスク記憶システムであって、
   前記第２の電圧降下素子は、前記第１の電圧降下素子の電圧降下特性と同一あるいは類似する電圧降下特性の微調整を行って前記第１の回路の基準電圧へ追加するものであることを特徴とするディスク記憶システム。
4. 請求項１記載のディスク記憶システムであって、
   前記自電源装置から入力される信号は、他の電源装置と共有されるものであることを特徴とするディスク記憶システム。
5. 電力を入力する入力端子と、
   前記入力端子に接続され、入力電力を直流出力に変える変換回路と、
   前記変換回路の出力部に接続され、前記変換回路の出力の逆流を制限する機能を有する第１の電圧降下素子と、
   基準電圧を発生させる基準電圧発生源と、
   前記第１の電圧降下素子の電圧降下特性と同一あるいは類似する電圧降下特性を発生させ、前記基準電圧源によって発生された基準電圧へ追加する第２の電圧降下素子と前記変換回路の出力と前記第２の電圧降下素子からの出力が加えられた基準電圧とを比較し、その結果を前記変換回路へ帰還させる回路と、
   を有する電源装置を複数有し、
   前記複数の電源装置には、複数のディスク記憶装置が接続されていることを特徴とするディスク記憶システム。
6. 請求項５記載のディスク記憶システムであって、
   前記第２の電圧降下素子は、ダイオード、トランジスタ、及びＦＥＴのうち、いずれか一つであるものであることを特徴とする電源装置。
7. 請求項５記載のディスク記憶システムであって、
   前記第２の電圧降下素子は、前記電圧降下素子の電圧降下特性と同一あるいは類似する電圧降下特性の微調整を行って、前記基準電圧へ追加するものであることを特徴とするディスク記憶システム。
8. 請求項１又は請求項５記載のディスク記憶システムであって、
   前記入力端子に入力するのは、交流または直流の電力であるものであることを特徴とするディスク記憶システム。
9. 電力を入力する入力端子と、
   前記入力端子に接続され、入力電力を直流出力に変える変換回路と、
   前記変換回路の出力部に接続され、前記変換回路の出力の逆流を制限する機能を有する第１の電圧降下素子と、
   基準電圧を発生させる基準電圧発生源と、
   前記第１の電圧降下素子の電圧降下特性と同一あるいは類似の電圧降下特性を発生させ、前記基準電圧源によって発生された基準電圧へ追加する第２の電圧降下素子と前記変換回路の出力と前記第２の電圧降下素子からの出力が加えられた基準電圧とを比較し、その結果を前記変換回路へ帰還させる回路と、
   を有する２つ以上の電源装置と、
   前記２つ以上の電源装置に接続される複数のディスク記憶装置とを有し、
   前記２つ以上の電源装置の各々は、２つ以上の電源装置の相互をつなぐ信号線を有するものであることを特徴とするディスク記憶システム。
10. 請求項９記載のディスク記憶システムであって、
    前記第１の電圧降下素子は、ダイオード、トランジスタ、及びＦＥＴのうち、いずれか一つであるものであることを特徴とするディスク記憶システム。
11. 請求項９記載のディスク記憶システムであって、
    前記第２の電圧降下素子は、前記電圧降下素子の電圧降下特性と同一あるいは類似する電圧降下特性の微調整を行って、前記基準電圧へ追加するものであることを特徴とするディスク記憶システム。
12. 請求項９記載のディスク記憶システムであって、
    前記２つ以上の電源装置の相互をつなぐ信号線は、前記２つ以上の電源装置の前記基準電圧源によって発生された基準電圧に各々の前記電源装置の出力電流のうちの最大値を入力するために、前記２つ以上の電源装置によって共有されるものであることを特徴とするディスク記憶システム。
13. 請求項９記載のディスク記憶システムであって、
    前記入力端子に入力するのは、交流または直流の電力であるものであることを特徴とするディスク記憶システム。
    

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