JP2004180019A - バッファメモリ管理方法及びシステム - Google Patents
バッファメモリ管理方法及びシステム Download PDFInfo
- Publication number
- JP2004180019A JP2004180019A JP2002344424A JP2002344424A JP2004180019A JP 2004180019 A JP2004180019 A JP 2004180019A JP 2002344424 A JP2002344424 A JP 2002344424A JP 2002344424 A JP2002344424 A JP 2002344424A JP 2004180019 A JP2004180019 A JP 2004180019A
- Authority
- JP
- Japan
- Prior art keywords
- packet
- buffer memory
- buffer
- service class
- management
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000007726 management method Methods 0.000 title claims abstract description 105
- 238000000034 method Methods 0.000 claims abstract description 21
- 238000012546 transfer Methods 0.000 claims description 63
- 238000006243 chemical reaction Methods 0.000 claims description 23
- 238000003780 insertion Methods 0.000 claims description 7
- 230000037431 insertion Effects 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000012545 processing Methods 0.000 description 49
- 238000010586 diagram Methods 0.000 description 24
- 238000004458 analytical method Methods 0.000 description 22
- 238000004088 simulation Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 101150026942 CAM3 gene Proteins 0.000 description 4
- 101150058073 Calm3 gene Proteins 0.000 description 4
- 102100025926 Calmodulin-3 Human genes 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 241001522296 Erithacus rubecula Species 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/50—Queue scheduling
- H04L47/62—Queue scheduling characterised by scheduling criteria
- H04L47/6215—Individual queue per QOS, rate or priority
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/10—Flow control; Congestion control
- H04L47/24—Traffic characterised by specific attributes, e.g. priority or QoS
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/10—Flow control; Congestion control
- H04L47/24—Traffic characterised by specific attributes, e.g. priority or QoS
- H04L47/2441—Traffic characterised by specific attributes, e.g. priority or QoS relying on flow classification, e.g. using integrated services [IntServ]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/90—Buffering arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Abstract
【解決手段】受信したパケットをバッファメモリに格納し、前記バッファメモリへのパケットの書込み及び、読み出し制御を行うパケット送受信装置における前記バッファメモリの管理方法であって、受信するパケットのヘッダ部分に含まれるサービスクラス単位に、前記制御方法を設定し、受信パケットの格納を行う前記バッファメモリにおける各サービスクラスについての割り当て領域を前記サービスクラスの設定数に応じて変更する。
【選択図】図1
Description
【発明が属する技術分野】
本発明は、ルータ等のパケット交換を行う装置を模擬するネットワーク模擬装置におけるパケットを格納するバッファメモリの管理方法及びこれを用いるネットワーク模擬装置におけるバッファメモリの管理システムに関する。
【0002】
【従来の技術】
近年のIP(Internet Protocol)ネットワークにおいては、音声または画像というようなリアルタイム性の高いトラフィックが増加しており、これらのトラフィックに関し、ネットワークを構成するルータやスイッチなどパケット交換を行う装置における遅延・パケットロスなどのパケット状態が、エンドユーザにおける通信・通話品質に大きく影響する。
【0003】
したがって、ネットワークにおけるパケット状態を設定により擬似的に発生し、ネットワーク品質を模擬試験することが要求される。
【0004】
一方、ネットワークを構成するルータやスイッチなど、パケット交換を行なう装置において、パケットを格納するバッファメモリ(以降、適宜パケットバッファという)が用いられている。かかるパケットバッファは、受信パケットを一時的に蓄積し、所定の規則に従って送出するために用いられる。
【0005】
したがって、前記のネットワーク品質を模擬試験するための装置においてもパケットバッファを備え、一旦パケットを格納し、設定された処理に従ってパケット転送を行う制御を行なうことが必要となる。このようなパケットバッファの管理により、パケットに対する各種処理が模擬的に実現される。
【0006】
従来のパケットバッファ管理は、ネットワークから受信したパケットのヘッダ部の識別結果に応じて固定的に領域を割り当てられたパケットバッファに格納して、設定されたパケット特性に応じた転送が実施されていた。(例えば、特許文献1)
【0007】
【特許文献1】
特許出願2001−143702号の図14参照
かかる出願に記載のパケットバッファを用いたネットワークを構成するルータ相当の装置の構成ブロックを図17に示し、その動作を説明する。
【0008】
図中、多重化部1において、複数n個のポートのイーサネットを多重化する。パケット種別識別制御部2は、多重化部1で多重化されたパケットのヘッダ部におけるIPアドレス等の識別情報を元に連想メモリ(CAM: Content Addressable Memory)3を参照して登録情報と比較する。比較が一致する場合は、TCP/UDPポート番号などによって分類されるサービスクラス(CoS:Class of Service)を識別するTAG情報をSRAM4から読み出し、パケットに付加して出力する。
【0009】
バッファ管理制御部5は、パケット種別識別制御部2から入力されるTAG情報の付加されたパケットのパケットバッファメモリ6への書込み及び読出しの管理を行う。パケットポインタ管理メモリ7は、パケットバッファメモリ6のパケットの格納しているアドレス位置を特定するアドレスポインタを管理する。
【0010】
前記バッファ管理制御部5は、サービスクラス(CoS)特性テーブル8を有し、このサービスクラス特性テーブル8には、識別されたパケットに対して、パケットの遅延、パケットロス、パケット順序逆転若しくは、エラー挿入等の動作制御を施す特性内容が格納されている。
【0011】
さらに、バッファ管理制御部5は、パケットバッファメモリ6に対するリード/ライト制御を行うパケットリード/ライト制御部9、パケットポインタ管理メモリ7に記憶されているパケットの格納アドレスに基づき、パケットリード/ライト制御部9によるリード/ライトの際のパケットバッファメモリ6アドレスを指定するポインタリード/ライト制御部10及び、サービスクラス特性テーブル8に設定されているCoS特性に対応して、パケットバッファメモリ6からのパケット出力の制御を行なうパケット出力制御部11を有している。
【0012】
多重分離部12は、多重されたパケットをnポートに分離する機能を有する。
【0013】
図18は、図17におけるパケットバッファメモリ6の構成を示す図であり、▲1▼出力先物理ポート番号1〜nに対し、▲2▼各物理ポートに対するCoSの数(図の例では8種)は固定値である。さらに、▲3▼出力先物理ポートに対するCoS番号が特定され、全物理ポートのCoS領域に割り当てられる各々のメモリ量は均一で固定である。また、▲4▼各CoS領域のスタートアドレス及ぶエンドアドレスは固定値である。
【0014】
図18に示すパケットバッファメモリ6の構成となるように、パケットポインタ管理メモリ7にパケットの格納アドレスが記憶されている。従って、パケット種別識別制御部2により識別されたパケットは、パケットポインタ管理メモリ7から読み出され、ポインタリード/ライト制御部10により指示されるアドレス位置にパケットリード/ライト制御部9により書き込まれ、また読み出される。
【0015】
【発明が解決しようとする課題】
上記のように図17に示す従来構成では、パケットバッファメモリ6における格納領域は、図18に示されるように固定であった。
【0016】
また、図17に示される従来の構成におけるポインタリード/ライト制御部10においては、サービスクラス特性テーブルに従いパケット出力制御に11による管理ポインタの移動量は常に固定されており、擬似ネットワークにおけるさまざまなパケット動作を可能とするための手段は提供されていなかった。
【0017】
さらに、図17、図18に示す従来のパケットバッファ管理においては、各物理ポートあるいはCoS領域に割り当てられるメモリ領域は固定である。このために、物理ポート数あるいはCoS領域数の使用数が少ない場合には、パケットバッファメモリ6において、全く使用されないメモリ領域が発生することになる。
【0018】
また、転送パケットに遅延を持たせる場合には、設定可能な最大遅延時間は、物理ポート数あるいはCoS領域数に係わらず固定領域サイズにより決められる値であり、メモリを最大限に利用した遅延時間の設定は不可能であった。
【0019】
また、従来のバッファ管理方法においては、サービスクラス特性テーブル8の設定に基づく管理ポインタの移動量が常に固定であったため、パケット出力制御部11によるパケットの転送順序の入替え、任意のパケットを意図的にロスさせるなどの擬似ネットワークを実現するために必要な処理を実装することができなかった。
【0020】
従って、本発明の目的は、従来のパケットバッファ管理方法に比較して、バッファメモリのハードウェアリソースを最大限に活用することを可能とし、設定された使用物理ポート数あるいはCoS領域数に最適なパケットバッファ管理方法及びシステムを提供することにある。
【0021】
また、本発明の目的は、様々なパケット動作を比較的簡単なハードウェアにより、高い処理性能で実現することが可能とすることにある。
【0022】
【課題を解決するための手段】
上記の本発明の課題を達成するバッファメモリ管理方法は、第1の態様として、受信したパケットをバッファメモリに格納し、前記バッファメモリへのパケットの書込み及び、読み出し制御を行うパケット送受信装置における前記バッファメモリの管理方法であって、受信するパケットのヘッダ部分に含まれるサービスクラス単位に、前記制御方法を設定し、受信パケットの格納を行う前記バッファメモリにおける各サービスクラスについての割り当て領域を前記サービスクラスの設定数に応じて変更することを特徴とする。
【0023】
上記の本発明の課題を達成するバッファメモリ管理方法は、第2の態様として、第1の態様において、前記制御は、パケットに対する遅延、パケットロス、パケット順序逆転若しくは、エラー挿入であり、前記サービスクラスは、前記パケットのヘッダ部分に含まれるIPアドレス又は、TCP/UDPポート番号によって分類されることを特徴とする。
【0024】
上記の本発明の課題を達成するバッファメモリ管理システムの第1の態様は、受信パケットを格納するバッファメモリと、前記バッファメモリへのパケットの書込み及び読み出し制御を行なう制御部と、受信パケットのヘッダ部分に含まれるサービスクラスに対応したパケットの前記制御方法を設定したサービスクラス特性テーブルと、サービスクラスに対応した前記バッファメモリの割り当て領域記憶した変換部を有し、該変換部は、前記バッファメモリの割り当て領域を前記サービスクラス特性テーブルにおけるサービスクラスの設定数に応じて変更することを特徴とする。
【0025】
上記の本発明の課題を達成するバッファメモリ管理システムの第2の態様は、バッファメモリ管理システムの第1の態様において、前記変換テーブルは、バッファメモリの割り当て領域をサービスクラス単位としたことを特徴とするパケットバッファ管理システム。
【0026】
上記の本発明の課題を達成するバッファメモリ管理システムの第3の態様は、バッファメモリ管理システムの第1の態様において、前記パケットバッファに格納されたパケットの格納位置を示す転送ポインタおよびパケットが格納された時間を示すタイムスタンプ値を格納するための管理メモリを有し、前記制御部により前記パケットバッファ内のパケット存在情報と前記タイムスタンプ値及び、前記サービスクラス特性テーブルに設定された制御方法に基づき受信パケットに対する制御を行うことを特徴とする。
【0027】
さらに、上記の本発明の課題を達成するバッファメモリ管理システムの第4の態様は、バッファメモリ管理システムの第3の態様において、前記制御部による動作制御として、前記タイムスタンプ値に基づく転送ポインタの移動により受信パケットの順序逆転およびルータの経路変更を行うことを特徴とする。
【0028】
また、上記の本発明の課題を達成するバッファメモリ管理システムの第5の態様は、バッファメモリ管理システムの第1の態様において、前記バッファメモリへのパケットの格納動作、パケット登録動作、転送ポインタリード動作、パケット転送解析動作の各動作を並列に処理することを特徴とする。
【0029】
さらにまた、上記の本発明の課題を達成するバッファメモリ管理システムの第5の態様は、バッファメモリ管理システムの第3の態様において、前記パケットバッファへのパケットの格納時間を前記管理メモリにタイムスタンプとして格納し、パケット転送の解析時に前記タイムスタンプと装置内の基準時間と比較することにより転送可否を判断する手段を有し、設定の遅延時間が経過していない場合に、前記タイムスタンプをサービスクラス単位に設けられるタイムスタンプバッファに格納し、以降の転送解析時には前記タイムスタンプバッファ内のタイムスタンプと基準時間の比較を行うことを特徴とする。
【0030】
本発明の特徴は、以下に図面に従い説明される実施の形態例から更に明らかになる。
【0031】
【発明の実施の形態】
以下に本発明の実施の形態例を説明する。
【0032】
図1は、本発明のバッファ管理方法を適用する、ネットワーク品質を模擬試験する模擬装置の実施の形態例ブロック図である。図17に示した従来構成との比較において、変換テーブル13を備えることに特徴を有する。
【0033】
以下の説明において、ネットワークの物理ポート数を0〜n番目、CoS識別用のIPアドレスの個数を0〜N個、CoS特性の種類を0〜M個として説明する。
【0034】
図1において、多重化部1は、複数n個のポートのイーサネットを多重化する。パケット種別識別制御部2は、CAM3とSRAM4を有し、多重化部1で多重化されたパケットのヘッダ部におけるIPアドレス等の識別情報を元に連想メモリ(CAM: Content Addressable Memory)3を参照して登録情報と比較する。
【0035】
比較が一致する場合は、TCP/UDPポート番号などによって分類されるサービスクラス(CoS:Class of Service)を識別するTAG情報をSRAM4から読み出し、パケットに付加して出力する。
【0036】
ここで、CAM3とSRAM4のデータ構成を図2に示す。図2Aに示すCAM3のデータ構成は、識別対象となる(I)IPアドレスと(II)ポート番号を対応付けて登録されている。
【0037】
図2Bに示すSRAM4のデータ構成は、CAM3のIPアドレスの順に対応して、(I)CoS特性番号、(II)入力物理ポート、(III)出力物理ポート及び、(IV)CoS領域を対応付けれている。(I)CoS特性番号は特性の内容が設定されているサービスクラス特性テーブルの番号、(II)入力物理ポートは入力元物理ポートであり、(III)出力物理ポートは出力物理ポート及び、(IV)CoS領域はパケットバッファメモリ6に割り当てるCoSの領域(容量)を示す組が登録されている。
【0038】
したがって、パケット種別識別制御部2は多重化部1から入力するパケットのヘッダ部の情報が、CAM3に登録されているIPアドレス若しくはポート番号と一致するかを判断する。一致する場合は、SRAM4から対応する上記(I)〜(IV)の情報をTAG情報として出力し、入力された該当のパケットに付加してバッファ管理制御部5に送る。
【0039】
バッファ管理制御部5は、図17で説明した従来構成に対し、更に変換テーブル13を有している。
【0040】
変換テーブル13の内容が図3に示される。図2BにおけるSRAM4に設定された内容から、(III)出力物理ポートに対応して変換テーブル13に0〜M個の出力物理ポートが定義され(▲1▼)、これを基準としてパケットバッファメモリ6の領域を割り当て(▲2▼、▲3▼、▲4▼)、0〜M個のCoS特性番号(▲5▼)との組み合わせが作成されている。パケットバッファメモリ6の領域の割り当てにおいて、CoS領域は、パケットバッファメモリ6のスタートアドレス(▲3▼)とエンドアドレス(▲4▼)▲2▼)に交換されている。
【0041】
これにより、パケットバッファメモリ6は、図4に示すような構成となる。図4において、▲1▼出力物理ポート番号0〜nに対して、▲2▼CoS番号が割り付けられている。図4の例では、ポート1に対してa個、ポート2に対してb個、ポートnに対してm個のCoS数を持つようにしている。ただし、CoSのそれぞれは、識別用の一のIPアドレスが対応し、従って、図4において、CoS数の合計(a+b+…+m)は、N以下である。
【0042】
ここで、ユーザは、次のような設定をネットワーク模擬のために予め設定する。
【0043】
第1に、どのような特性をパケットに施すかを図5に示すようにサービスクラス特性テーブル8に設定する。0〜M種のパケット制御動作を有するCoS特性が定義されている。
【0044】
第2に、先に図2Aに示したように、CAM3に、受信側ポートを基準に、CoS識別のためのIPアドレスあるいはTCP/UDPポート番号を指定する。
【0045】
第3に、先に図2Bに示したように、SRAM4に、0〜NのIPアドレス即ち、各CoSに対し、どの特性を施すかを示すCoS特性番号(I)、入力された物理ポート(II)、出力先の物理ポート番号(III)と、更に、どれくらいのパケットバッファメモリ9のバッファ領域[CoS領域](IV)を確保するかをSRAM4に指定する(図2B、IV参照)。
【0046】
一方、バッファ管理制御部5側では、先に図3に示したように、変換テーブルに13において、SRAM4の内容を出力物理ポートを基準に並び替え、パケットバッファメモリ9の割り当てを行う。その際、各CoS領域に対するスタートアドレスとエンドアドレスを決定する。
【0047】
図6は、変換テーブル13及びサービスクラス特性テーブル8を除く、図1におけるバッファ管理制御部5の構成を更に詳細に示すものである。
【0048】
図6において、ポインタリード/ライト制御部10のパケット数カウンタ33はパケットバッファメモリ6に格納されているパケット数をCoS単位に示すものである。管理ポインタ保持部34はCoS単位のパケットポインタ管理メモリ7の管理ポインタ位置を示す。
【0049】
パケット出力制御部11の転送制御部35はパケットバッファメモリ6から読み出されるパケットの転送を制御するシーケンサが実装されている。転送解析部36はパケット処理に関する設定内容に応じてパケット転送の可否判断を行う。
【0050】
管理ポインタ移動量算出部37は、転送解析部36の転送判断に応じてポインタ移動量の算出を行う。タイムスタンプ保持部38は、パケット遅延動作を行う際にパケットポインタ管理メモリ7から読み出したタイムスタンプ値を格納するものであり、ポインタスタック部39は、パケット順序逆転/リルーティング動作を行う際に、後で転送するパケットの管理ポインタ値を一時的に格納するためのものである。
【0051】
さらに、図6において、パケットリード/ライト制御部9は、パケットバッファアクセス制御部31を有する。CoS特性がTAG情報として付与されたパケットがパケット種別識別制御部2から転送されると、パケットバッファアクセス制御部31によりパケットバッファメモリ6に格納される(処理工程P1)。
【0052】
パケットバッファメモリ6に格納された後に、格納されたアドレスを示す転送ポインタが管理メモリアクセス制御部32を介してタイムスタンプと合わせて、パケットポインタ管理メモリ7に登録される。
【0053】
パケットバッファメモリ6のCoS単位のパケット格納数は、パケット数カウンタ33に記録される。このパケット数カウンタ33の値を基に、管理メモリアクセス制御部32により、パケット出力制御部11の転送解析部36に対して転送可能なパケットがパケットバッファメモリ6に存在していることが通知される。
【0054】
さらに、この転送可能なパケットの存在通知と設定されたCoS特性に応じて、パケット転送の可・不可および管理ポインタ保持部34に保持される管理ポインタの移動方向及び移動量が、転送解析部36により決定される。
【0055】
この解析結果により、パケットバッファメモリ6内のパケット転送制御およびパケットポインタ管理メモリ7に対する管理ポインタの動作制御が実施される。このような動作により各種パケット動作制御が実現されることになる。
【0056】
なお、パケットバッファメモリ6に格納される各パケットとパケットポインタ管理メモリ7の対応関係が、図7に示される。図7に示されるように、パケットポインタ管理メモリ7の管理ポインタで特定される各エントリ(タイムスタンプ#と転送ポインタ#が示される)と、パケットバッファメモリ6内の各パケットが1対1に関係付けられている。
【0057】
上記の構成によるパケット動作制御の概要を以下に説明する。
【0058】
図1に戻り、説明すると、0〜nポートのネットワークから入力されるパケットは、多重化部1で多重化される。多重化されたパケットは、パケット識別制御部2へ送られる。
【0059】
パケット識別制御部2では、受信したパケットのヘッダからIPアドレスあるいはTCP/UDPポート番号などを抽出し、CAM3により予め設定されたIPアドレスあるいはTCP/UDPポート番号と一致するかを検索し、現在受信中のパケットがCoS対象パケットか否かを判断する。
【0060】
CAM3により予め設定されたIPアドレスあるいはTCP/UDPポート番号と一致した場合、それに対応したSRAM4の情報(図2B参照)を読み出す。読み出された情報は、TAG情報としてパケットの先頭に付加し、バッファ管理制御部5に渡される。
【0061】
ここで、変換テーブル13において、先に説明したように、図2Bに示すSRAM4の内容が、出力物理ポートを基準として、CoS番号、スタート及びエンドアドレスで特定されるパケットバッファメモリ6の格納領域、CoS特性番号の順に変換されている。
【0062】
バッファ管理制御部5では、受信したパケットに対し、パケットリード/ライト制御部9によりTAG情報及び変換テーブル13を参照してパケットバッファメモリ6への書き込みアドレスを生成し、パケットバッファメモリ6への書込みの制御を行う。
【0063】
書込みが完了すると、ポインタリード/ライト制御部10にパケットポインタ管理メモリ7への登録要求と共に、パケットの先頭アドレスを渡す。ポインタリード/ライト制御部10は、登録要求を受け付けると、パケットポインタ管理メモリ7へパケットの先頭アドレスの書込みを行う。
【0064】
パケット出力制御部11では、変換テーブル13の内容に応じて、各CoSに設定された特性を実行するため、パケットバッファメモリ6に格納されているパケットの何れの領域のパケットを読み出すか、その順番、時間などの管理を行い、読み出すべきCoSに対して、ポインタリード/ライト制御部10に読み出し要求を行う。
【0065】
ポインタリード/ライト制御部10では、パケットポインタ管理メモリ7から、読み出し要求されたCoSの転送ポインタを読み出し、パケットリード/ライト制御部9に対してパケットの読み出し要求と共にパケットの転送ポインタ(先頭アドレス)を渡す。
【0066】
パケットリード/ライト制御部9では、受け取ったパケットバッファメモリ6の転送ポインタからパケットを読み出し、読み出されたパケットを多重分離部12に送る。ついで、多重分離部12において、パケットは、各出力ポートに分離され、0〜nポートのネットワークに出力される。
【0067】
ここで、バッファ管理制御部5の詳細な動作について、図8のバッファ管理制御部5の動作シーケンスに基づき、更に図6のバッファ管理制御部5の構成図を参照しながら説明する。
【0068】
パケットリード/ライト制御部9によりパケットバッファメモリ6へのパケット格納を制御する(処理工程P1)と、転送ポインタ登録要求をポインタリード/ライト制御部10に送る(処理工程P2)。
【0069】
この登録要求に従い転送ポインタがパケットポインタ管理メモリ7に登録され(処理工程P3)、転送ポインタ登録応答がパケットリード/ライト制御部9に返送される(処理工程P4)。
【0070】
ここで、複数のCoS領域に転送ポインタ登録がある場合には、ラウンドロビン(round robin)により転送解析対象パケットが決定される。その後、パケット存在通知がパケット出力制御部11の転送解析部36の送られる(処理工程P6)。このときパケット存在通知には、CoS番号が含まれているので、ポインタスタック部39にCoSごとに転送ポインタが登録される。
【0071】
パケット存在通知を受けると、パケット出力制御部11からタイムスタンプ通知要求が送られる(処理工程P7)。ポインタリード/ライト制御部10は、タイムスタンプ通知要求を受けると、パケットポインタ管理メモリ7から図7に示したように転送ポインタと対で登録されている対応のタイムスタンプを読み出し(処理工程P8)、パケット出力制御部11に送る(処理工程P9)。送られたタイムスタンプは、先に送られたパケット存在通知に付加されているCoS番号と共にタイムスタンプ保持部38に保持される。
【0072】
パケット出力制御部11の転送解析部36において、転送解析を行う(処理工程P10)。この転送解析部36における転送解析は、該当パケットのCoS特性およびタイムスタンプ値を元に、転送可/不可やエラー挿入などのパケット加工有無が判断される。
【0073】
転送解析の結果として転送不可の場合は、パケット遅延制御において、装置内時刻とタイムスタンプとの遅延量が所定の遅延制御量に満たない場合である。
【0074】
転送不可の場合、ポインタリード/ライト制御部10に転送不可通知が送られる(処理工程P11)。他の時刻における転送解析(処理工程P12)の結果として、転送可のパケットについては、ポインタリード/ライト制御部10へ管理ポインタ操作指示が送られ(処理工程P13)、パケットリード/ライト制御部9へ転送開始指示が発行される(処理工程P14)。これに基づき、パケットリード/ライト制御部9によりパケットバッファメモリ6からパケットを読み出し、パケット出力制御部11のパケット転送される(処理工程P15)。
【0075】
なお、図8における処理は、図9に示すように並列に処理される。このため、装置内部バスの帯域が効率的に使用可能であり、ネットワークから高負荷のパケットが入力された場合においても、充分な性能が確保される。
【0076】
次に、本発明による具体的な実施例を説明する。本発明における実施例として、図10にパケット識別制御部2の詳細ブロック図を、図11にCAM3(図11A)およびSRAM4(図11B)のデータ内容、図12にパケットバッファメモリ6の割り当て構成、図13にサービスクラス特性テーブル8及び、図14に変換テーブル13の内容をそれぞれ示す。
【0077】
ここで、以下に説明する具体例では、物理ポート数を8本(0〜7)、CoS識別数を最大32個、CoS特性数を最大32個としている。
【0078】
図11に示す如く、最大32個のCoS識別数に対し、18個のCoS識別を行おうとする実施例である。全部で16種類(CoS特性番号0〜15)のCoS特性を割り当てている。使用しないSRAM4の領域(図11B)には、ENビットに‘0’を設定することでこれを判断できるようにしている。
【0079】
また、入力物理ポート番号3に対しては、全てCoS特性番号7を割り当てている。このように、図11に示す例では、複数のIPアドレス及びTCP/UDPポート番号(図11A)に対し、同じCoS特性を施している。
【0080】
パケットバッファメモリ6に関しては、図12Aに示す如く、パケットバッファメモリ6の割り当てを32個の固定領域としてあらかじめ分割している。さらに、それを最小のCoS領域とし、SRAM4のCoS領域を数値的に割り当て易いようにしている。
【0081】
この時、各最小CoS領域(CoSユニット)に、おのおのスタートアドレスとエンドアドレスを図12Aに示すようにスタートアドレスとエンドアドレスにより一意的に割り当てることで、ユーザーの指定したCoS領域とパケットバッファメモリ6のアドレスとを一意的に割り当てることが可能となる。
【0082】
本実施例において、割り当てられたパケットバッファメモリ6の構成は図12Bのとおりとなる。
【0083】
例えば、図11AのCAM3のアドレス6(IPアドレス7、ポート番号7)と一致するパケットを考える。図11BのSRAM4のデータ内容及び、図13のサービスクラス特性テーブル8の内容より、物理ポート番号1から入力されたパケットのIPアドレス及びTCP/UDPポート番号が、それぞれ「IPアドレス7」、「ポート番号7」であれば、CoS特性番号6即ち、エラー発生率40%のエラー挿入と300msの遅延挿入を同時に実施することになる。
【0084】
また、パケットバッファメモリ6には、3800000h〜3CFFFFFhの領域を割り当てている(図12参照:ポート番号7で、CoS領域が3である)。
【0085】
本実施例のように、大きな遅延時間を施すパケットに対しては、割り当て領域を広く確保することで、遅延時間を自由に設定することが可能となる。
【0086】
かかる実施例動作を以下に説明する。
【0087】
図10におけるパケット識別制御部2の詳細ブロック図中、CPU IF部21は図示しないCPUとのインタフェース機能を持つ。パケット転送制御部22はパケットの入出力、及び各タイミングを生成する。ヘッダ抽出部23は入力されたパケットからIPアドレスあるいはTCP/UDPポート番号を抽出する。マスク部24は、IPアドレス及びTCP/UDPポート番号のマスクを実施する。CAM3は32word×288bitの大きさを有する。SRAM4は32word×21bitの大きさを有する。TAGラッチ制御部25はTAG情報を生成し、TAGラッチ回路26に送る。セレクタ27はTAGを出力するか、入力したパケットを出力するかを選択する回路である。
【0088】
このような構成のパケット識別制御部2では、入力されたパケットデータからIPアドレス抽出部23でIPアドレスを抽出し、マスク部24でマスク処理を施し、TCP/UDPポート番号などと合わせてCAM3に入力する。
【0089】
ここで、マスク処理とはIPアドレスの範囲特定のためにフィルタをかけるための処理である。本実施例では、CPUから設定された内容に応じて、指定されたビットを‘1’とすることで実現する。
【0090】
この時、CAM3に対しても同じようにマスクするビットを‘1’として設定しておく必要がある。IPアドレスのマスク同様、TCP/UDPポート番号に対しても、CAM3にall‘1’を設定しておき、TCP/UDPポート番号の検索を行わない場合にはポート番号をall‘1’にマスクしてCAM3に入力する。これによりIPアドレスのみの一致検出、IPアドレスとTCP/UDPポート番号の両方の一致検出、及びTCP/UDPポート番号のみの一致検出が可能となる。
【0091】
CAM3において検索した結果を元に、一致したIPアドレス及びTCP/UDPポート番号が存在すれば、対応するSRAM4のデータを読み出す。 読み出しデータにおいて設定されている入力物理ポートが今現在受信中のパケットの入力物理ポートと一致し、更にENビットが‘1’であれば、これをパケット識別の対象パケットとしてTAGを生成し、パケットの先頭に付加してバッファ管理制御部5へ渡す。
【0092】
TAGの中には入力物理ポート、出力物理ポート、及びEN情報などを挿入し、バッファ管理制御部5においてパケットバッファメモリ6の書込みアドレス生成に使用される。
【0093】
ここで、パケット動作制御の実施例として図15にはパケット遅延を発生させる場合の処理フローを、図16にはパケット順序逆転/リルーティングを発生させる場合の処理フローを示す。
【0094】
図15に示すように、図6及び、図8のシーケンスフロー(処理工程P10、P12参照)により説明したように遅延対象パケットが識別された場合(処理工程P20)は、1回目の解析であるか否かを判断する(処理工程P21)。1回目の解析である場合(処理工程P21、Yes)パケットポインタ管理メモリ7からタイムスタンプ値を読み出し(処理工程P22)、1回目の解析でない場合(処理工程P21、No)タイムスタンプ保持部38からタイムスタンプ値を読み出す(処理工程P23)。
【0095】
読み出されたタイムスタンプ値は、装置内基準時間と比較し、設定された遅延時間が経過しているかを判断する(処理工程P24)。
【0096】
遅延時間が経過している場合には、管理ポインタ移動量算出部37で管理ポインタ保持部34の管理ポインタ値を1つ増加する(処理工程P25)。これにより、次パケットの転送解析へと移行する(処理工程P26)。
【0097】
遅延時間が経過していない場合には、パケットポインタ管理メモリ7から読み出されたタイムスタンプ値をタイムスタンプ保持部38(図6参照)へ格納する。次の転送解析時には、タイムスタンプ保持部38の値が基準時間と比較される。このことにより、パケットポインタ管理メモリ7へのアクセス負荷が軽減されることになり、性能向上が図れる。
【0098】
さらに、図16にはパケット順序逆転またはリルーティング時の動作フローが示される。図16において、パケット種別識別制御部2により識別されるCoS特性番号に対応する動作制御の内容がサービスクラス特性テーブル8を参照して求められる。したがって、求められた動作制御が順序入れ替えであるパケットが識別されると(処理工程P30)、転送解析部36(図6参照)でパケットバッファメモリ6に受信格納されたパケット数が順序入れ替えパケット数以上であるか否かが判断される(処理工程P31)。
【0099】
受信格納されたパケット数が順序入れ替えパケット数以上である(処理工程P1、Yes)と、ポインタ移動量37により管理ポインタ保持部34にパケット入れ替え個数n分のポインタ移動量を通知し、管理ポインタ値をn加算させる(処理工程P32)。
対で、転送制御部35によりパケット転送が行なわれ(処理工程P33)、パケット入れ替え個数n分のパケットの転送が完了すると(処理工程P34、Yes)、管理ポインタ保持部4における管理ポインタ値をn×2分元に戻すよ減算する(処理工程P35)。
【0100】
次いで、順序入れ替えにより転送が後になったn個分のパケットを転送する(処理工程P36)。n個分のパケット転送が終わると(処理工程P37、Yes)、管理ポインタ保持部4の管理ポインタ値をn加算して、以降通常転送に移行する(処理工程P38)。
【0101】
このように、管理ポインタの加減算を行うことにより、受信順序とは異なる順序でパケットが転送されることになる。なお、この管理ポインタの加減算処理については、管理ポインタ保持部34において簡単なハードウェアにより実現が可能であるため、高速な転送制御が可能となる。
【0102】
(付記1)
受信したパケットをバッファメモリに格納し、前記バッファメモリへのパケットの書込み及び、読み出し制御を行うパケット送受信装置における前記バッファメモリの管理方法であって、
受信するパケットのヘッダ部分に含まれるサービスクラス単位に、前記制御方法を設定し、
受信パケットの格納を行う前記バッファメモリにおける各サービスクラスについての割り当て領域を前記サービスクラスの設定数に応じて変更する
ことを特徴とするバッファメモリ管理方法。
【0103】
(付記2)付記1において、
前記制御は、パケットに対する遅延、パケットロス、パケット順序逆転若しくは、エラー挿入であり、前記サービスクラスは、前記パケットのヘッダ部分に含まれるIPアドレス又は、TCP/UDPポート番号によって分類されることを特徴とするバッファメモリ管理方法。
【0104】
(付記3)
受信パケットを格納するバッファメモリと、
前記バッファメモリへのパケットの書込み及び読み出し制御を行なう制御部と、
受信パケットのヘッダ部分に含まれるサービスクラスに対応したパケットの前記制御方法を設定したサービスクラス特性テーブルと、
サービスクラスに対応した前記バッファメモリの割り当て領域記憶した変換部を有し、
該変換部は、前記バッファメモリの割り当て領域を前記サービスクラス特性テーブルにおけるサービスクラスの設定数に応じて変更する
ことを特徴とするパケットバッファ管理システム。
【0105】
(付記4)付記3において、
前記変換テーブルは、バッファメモリの割り当て領域をサービスクラス単位としたことを特徴とするパケットバッファ管理システム。
【0106】
(付記5)付記3において、
前記パケットバッファに格納されたパケットの格納位置を示す転送ポインタおよびパケットが格納された時間を示すタイムスタンプ値を格納するための管理メモリを有し、
前記制御部により前記パケットバッファ内のパケット存在情報と前記タイムスタンプ値及び、前記サービスクラス特性テーブルに設定された制御方法に基づき受信パケットに対する制御を行うことを特徴とするパケットバッファ管理システム。
【0107】
(付記6)付記5において、
前記制御部による制御方法として、前記タイムスタンプ値に基づく転送ポインタの移動により受信パケットの順序逆転およびルータの経路変更を行うことを特徴とするパケットバッファ管理システム。
【0108】
(付記7)付記3において、
前記バッファメモリへのパケットの格納動作、パケット登録動作、転送ポインタリード動作、パケット転送解析動作の各動作を並列に処理することを特徴とするパケットバッファ管理システム。
【0109】
(付記8)付記5において、
前記パケットバッファへのパケットの格納時間を前記管理メモリにタイムスタンプとして格納し、パケット転送の解析時に前記タイムスタンプと装置内の基準時間と比較することにより転送可否を判断する手段を有し、
設定の遅延時間が経過していない場合に、前記タイムスタンプをサービスクラス単位に設けられるタイムスタンプバッファに格納し、以降の転送解析時には前記タイムスタンプバッファ内のタイムスタンプと基準時間の比較を行うことを特徴とするパケットバッファ管理システム。
【0110】
【発明の効果】
以上、図面に従い説明したように、本発明によれば、以下のような効果が期待できる。
1.サービスクラス(CoS)の各領域を割り当てる際、その範囲を個別に且つ自由に設定できる。例えば大きい遅延時間を施すパケットに対しては広い領域を割り当てるなど、特性の内容に応じてパケットバッファの物理容量を最大限利用できる。
2.サービスクラス(CoS)識別の数を全体でN個とし、物理ポート数や特性の種類に限定されない。
3.1種類のサービスクラス(CoS)特性に対して、複数のCoS識別用IPアドレスを割り当てられる。
4.擬似ネットワークで実現するパケットの動作制御を簡単な算術演算にて並列動作させることが可能であり、比較的簡単なハードウェア回路により、高性能なパケット動作制御が可能となる。
【0111】
上記のように、本発明によれば、広帯域ネットワークにおけるパケットの複雑な動作を、比較的簡単なハードウェア構成により高い処理性能で実現することが可能となり、またユーザーの要望に応じて柔軟にパケット操作の内容を設定/実現することも可能となるため、エンドユーザにおける通信・通話品質の検証/確保、およびIPネットワークの品質向上に寄与するところが大きい。
【図面の簡単な説明】
【図1】本発明のバッファ管理方法を適用する、ネットワーク品質を模擬試験する模擬装置の実施の形態例ブロック図である。
【図2】CAMおよびSRAMのデータ構成を示す図である。
【図3】変換テーブル13の内容を示す図である。
【図4】パケットバッファメモリ6の構成を示す図である。
【図5】サービスクラス特性テーブルの設定の一例を示す図である。
【図6】変換テーブル13及びサービスクラス特性テーブル8を除く、図1におけるバッファ管理制御部5の構成を更に詳細に示す図である。
【図7】パケットバッファメモリ6に格納される各パケットとパケットポインタ管理メモリ7の対応関係を示す図である。
【図8】バッファ管理制御部5の動作シーケンスを示す図である。
【図9】図8における並列処理を説明する図である。
【図10】パケット識別制御部2の詳細ブロック図である。
【図11】CAM3(図11A)及びSRAM4(図11B)のデータ内容を示す図である。
【図12】パケットバッファメモリ6の割り当て構成を示す図である。
【図13】サービスクラス特性テーブル8の内容を示す図である。
【図14】変換テーブル13の内容を示す図である。
【図15】パケット動作制御の実施例としてパケット遅延を発生させる場合の処理フローを示す図である。
【図16】パケット動作制御の実施例としてパケット順序逆転/リルーティングを発生させる場合の処理フローを示す図である。
【図17】パケットバッファを用いたネットワークを構成するルータ相当の装置の構成ブロックを示す図である。
【図18】図17におけるパケットバッファメモリ6の構成を示す図である。
【符号の説明】
1 多重化部
2 パケット種別識別制御部
3 CAM
4 SRAM
5 バッファ管理制御部
6 パケットバッファメモリ
7 パケットポインタ管理メモリ
8 サービスクラス特性テーブル
9 パケットリード/ライト制御部
10 ポインタリード/ライト制御部
11 パケット出力制御部
12 多重分離部
13 変換テーブル
Claims (5)
- 受信したパケットをバッファメモリに格納し、前記バッファメモリへのパケットの書込み及び、読み出し制御を行うパケット送受信装置における前記バッファメモリの管理方法であって、
受信するパケットのヘッダ部分に含まれるサービスクラス単位に、前記制御方法を設定し、
受信パケットの格納を行う前記バッファメモリにおける各サービスクラスについての割り当て領域を前記サービスクラスの設定数に応じて変更する
ことを特徴とするバッファメモリ管理方法。 - 請求項1において、
前記制御は、パケットに対する遅延、パケットロス、パケット順序逆転若しくは、エラー挿入であり、前記サービスクラスは、前記パケットのヘッダ部分に含まれるIPアドレス又は、TCP/UDPポート番号によって分類されることを特徴とするバッファメモリ管理方法。 - 受信パケットを格納するバッファメモリと、
前記バッファメモリへのパケットの書込み及び読み出し制御を行なう制御部と、
受信パケットのヘッダ部分に含まれるサービスクラスに対応したパケットの前記制御方法を設定したサービスクラス特性テーブルと、
サービスクラスに対応した前記バッファメモリの割り当て領域記憶した変換部を有し、
該変換部は、前記バッファメモリの割り当て領域を前記サービスクラス特性テーブルにおけるサービスクラスの設定数に応じて変更する
ことを特徴とするパケットバッファ管理システム。 - 請求項3において、
前記変換テーブルは、バッファメモリの割り当て領域をサービスクラス単位としたことを特徴とするパケットバッファ管理システム。 - 請求項3において、
前記パケットバッファに格納されたパケットの格納位置を示す転送ポインタおよびパケットが格納された時間を示すタイムスタンプ値を格納するための管理メモリを有し、
前記制御部により前記パケットバッファ内のパケット存在情報と前記タイムスタンプ値及び、前記サービスクラス特性テーブルに設定された制御方法に基づき受信パケットに対する制御を行うことを特徴とするパケットバッファ管理システム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002344424A JP4004389B2 (ja) | 2002-11-27 | 2002-11-27 | バッファメモリ管理方法及びシステム |
US10/723,993 US7330918B2 (en) | 2002-11-27 | 2003-11-26 | Buffer memory management method and system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002344424A JP4004389B2 (ja) | 2002-11-27 | 2002-11-27 | バッファメモリ管理方法及びシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004180019A true JP2004180019A (ja) | 2004-06-24 |
JP4004389B2 JP4004389B2 (ja) | 2007-11-07 |
Family
ID=32677036
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002344424A Expired - Fee Related JP4004389B2 (ja) | 2002-11-27 | 2002-11-27 | バッファメモリ管理方法及びシステム |
Country Status (2)
Country | Link |
---|---|
US (1) | US7330918B2 (ja) |
JP (1) | JP4004389B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006319978A (ja) * | 2005-05-12 | 2006-11-24 | Agilent Technol Inc | インラインネットワークシミュレータ |
JP2010097274A (ja) * | 2008-10-14 | 2010-04-30 | Sony Computer Entertainment Inc | 通信処理装置および通信処理方法 |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU7060300A (en) | 1999-08-16 | 2001-03-13 | Iready Corporation | Internet jack |
US7957379B2 (en) * | 2004-10-19 | 2011-06-07 | Nvidia Corporation | System and method for processing RX packets in high speed network applications using an RX FIFO buffer |
US8310341B2 (en) * | 2009-04-20 | 2012-11-13 | Itron, Inc. | Endpoint classification and command processing |
US20100265095A1 (en) * | 2009-04-20 | 2010-10-21 | Itron, Inc. | Endpoint classification and command processing |
US8305889B2 (en) * | 2010-01-31 | 2012-11-06 | Hewlett-Packard Development Company, L.P. | Method for allocating a resource among consumers in proportion to configurable weights |
CN103562900B (zh) | 2011-04-06 | 2017-02-15 | 罗伯特·博世有限公司 | 用于提高串行总线系统中的数据传输容量的方法和设备 |
ES2595155T3 (es) | 2011-04-06 | 2016-12-28 | Robert Bosch Gmbh | Método y dispositivo para adaptar la seguridad de transmisión de datos en un sistema de bus en serie |
CN103649933B (zh) * | 2011-04-26 | 2016-10-19 | 罗伯特·博世有限公司 | 用于与存储器大小匹配的串行数据传输的方法和设备 |
US8804752B2 (en) | 2011-05-31 | 2014-08-12 | Oracle International Corporation | Method and system for temporary data unit storage on infiniband host channel adaptor |
US8589610B2 (en) * | 2011-05-31 | 2013-11-19 | Oracle International Corporation | Method and system for receiving commands using a scoreboard on an infiniband host channel adaptor |
US8484392B2 (en) | 2011-05-31 | 2013-07-09 | Oracle International Corporation | Method and system for infiniband host channel adaptor quality of service |
US9690742B2 (en) | 2011-06-29 | 2017-06-27 | Robert Bosch Gmbh | Method and device for serial data transmission having a flexible message size and a variable bit length |
US9021123B2 (en) | 2011-08-23 | 2015-04-28 | Oracle International Corporation | Method and system for responder side cut through of received data |
US8879579B2 (en) | 2011-08-23 | 2014-11-04 | Oracle International Corporation | Method and system for requester virtual cut through |
US8832216B2 (en) | 2011-08-31 | 2014-09-09 | Oracle International Corporation | Method and system for conditional remote direct memory access write |
US8879571B2 (en) * | 2011-11-01 | 2014-11-04 | Hewlett-Packard Development Company, L.P. | Delays based on packet sizes |
US9069485B2 (en) | 2012-12-20 | 2015-06-30 | Oracle International Corporation | Doorbell backpressure avoidance mechanism on a host channel adapter |
US9069633B2 (en) | 2012-12-20 | 2015-06-30 | Oracle America, Inc. | Proxy queue pair for offloading |
US9191452B2 (en) | 2012-12-20 | 2015-11-17 | Oracle International Corporation | Method and system for an on-chip completion cache for optimized completion building |
US9256555B2 (en) | 2012-12-20 | 2016-02-09 | Oracle International Corporation | Method and system for queue descriptor cache management for a host channel adapter |
US8937949B2 (en) | 2012-12-20 | 2015-01-20 | Oracle International Corporation | Method and system for Infiniband host channel adapter multicast packet replication mechanism |
US9148352B2 (en) | 2012-12-20 | 2015-09-29 | Oracle International Corporation | Method and system for dynamic repurposing of payload storage as a trace buffer |
US9384072B2 (en) | 2012-12-20 | 2016-07-05 | Oracle International Corporation | Distributed queue pair state on a host channel adapter |
US9069705B2 (en) | 2013-02-26 | 2015-06-30 | Oracle International Corporation | CAM bit error recovery |
US9336158B2 (en) | 2013-02-26 | 2016-05-10 | Oracle International Corporation | Method and system for simplified address translation support for static infiniband host channel adaptor structures |
US8850085B2 (en) | 2013-02-26 | 2014-09-30 | Oracle International Corporation | Bandwidth aware request throttling |
WO2016068316A1 (ja) * | 2014-10-31 | 2016-05-06 | 日本電気株式会社 | 無線基地局、パケット送信装置、無線端末、制御方法、及びプログラム |
US10511992B2 (en) * | 2016-12-19 | 2019-12-17 | Qualcomm Incorporated | Prioritizing packets in wireless communications |
US10175912B1 (en) | 2017-07-05 | 2019-01-08 | Google Llc | Hardware double buffering using a special purpose computational unit |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4891788A (en) * | 1988-05-09 | 1990-01-02 | Kreifels Gerard A | FIFO with almost full/almost empty flag |
US6240066B1 (en) * | 1997-02-11 | 2001-05-29 | Lucent Technologies Inc. | Dynamic bandwidth and buffer management algorithm for multi-service ATM switches |
US6421350B1 (en) * | 1997-09-30 | 2002-07-16 | Lucent Technologies Inc. | Device and method for controlling the quality-of service in data networks |
JPH11275112A (ja) * | 1998-03-26 | 1999-10-08 | Oki Electric Ind Co Ltd | Atmネットワークにおけるセル送出スケジューリング装置 |
US6459682B1 (en) * | 1998-04-07 | 2002-10-01 | International Business Machines Corporation | Architecture for supporting service level agreements in an IP network |
JP3866425B2 (ja) * | 1998-11-12 | 2007-01-10 | 株式会社日立コミュニケーションテクノロジー | パケットスイッチ |
JP2000201150A (ja) | 1999-01-05 | 2000-07-18 | Oki Electric Ind Co Ltd | 多重分離装置 |
US6570872B1 (en) * | 1999-04-06 | 2003-05-27 | Nortel Networks Limited | Self-configuring distributed switch |
US6526070B1 (en) * | 1999-10-09 | 2003-02-25 | Conexant Systems, Inc. | Method and apparatus for upstream burst transmissions synchronization in cable modems |
US6788697B1 (en) * | 1999-12-06 | 2004-09-07 | Nortel Networks Limited | Buffer management scheme employing dynamic thresholds |
US20020049608A1 (en) * | 2000-03-03 | 2002-04-25 | Hartsell Neal D. | Systems and methods for providing differentiated business services in information management environments |
JP4605911B2 (ja) * | 2001-01-24 | 2011-01-05 | 富士通株式会社 | パケット送出装置 |
JP3936550B2 (ja) | 2001-05-14 | 2007-06-27 | 富士通株式会社 | パケットバッファ |
-
2002
- 2002-11-27 JP JP2002344424A patent/JP4004389B2/ja not_active Expired - Fee Related
-
2003
- 2003-11-26 US US10/723,993 patent/US7330918B2/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006319978A (ja) * | 2005-05-12 | 2006-11-24 | Agilent Technol Inc | インラインネットワークシミュレータ |
JP2010097274A (ja) * | 2008-10-14 | 2010-04-30 | Sony Computer Entertainment Inc | 通信処理装置および通信処理方法 |
Also Published As
Publication number | Publication date |
---|---|
US20040131063A1 (en) | 2004-07-08 |
JP4004389B2 (ja) | 2007-11-07 |
US7330918B2 (en) | 2008-02-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4004389B2 (ja) | バッファメモリ管理方法及びシステム | |
US6650642B1 (en) | Network relaying apparatus and network relaying method capable of high-speed routing and packet transfer | |
JP4053967B2 (ja) | Vlanサーバ | |
EP1729462B1 (en) | Policy based routing using a fast filter processor | |
EP2337274B1 (en) | Method for processing a plurality of data and switching device for switching communication packets | |
US6683885B1 (en) | Network relaying apparatus and network relaying method | |
US6957281B2 (en) | Ingress processing optimization via traffic classification and grouping | |
CN1875585B (zh) | 利用mac限制来控制动态未知l2泛滥的方法和系统 | |
US20020080789A1 (en) | Switch-based network processor | |
JP4779955B2 (ja) | パケット処理装置及びパケット処理方法 | |
US11729300B2 (en) | Generating programmatically defined fields of metadata for network packets | |
CN101656677A (zh) | 一种报文分流处理方法及装置 | |
US20060114900A1 (en) | Fast filter processor metering and chaining | |
CN103001846B (zh) | 用于数据网的嵌入式端到端延迟信息 | |
CN101150527A (zh) | 一种pcie数据传输的方法、系统及设备 | |
JP4182180B2 (ja) | ネットワーク中継装置及びネットワーク中継方法 | |
CN103200190A (zh) | 一种面向QualNet网络半实物仿真的实物接入方法 | |
TWI323108B (en) | Powerful and expandable pipeline architecture for a network device | |
JP3645735B2 (ja) | ネットワーク中継装置及びネットワーク中継方法 | |
CN108965093B (zh) | 一种vlan分配方法及装置 | |
TWI328376B (en) | Pre-learning of values with later activation in a network device | |
JP4209186B2 (ja) | パケットの高速ルーティング及びスイッチングに対するメモリ要件を低減するように構成されたプロセッサ | |
CN112333162B (zh) | 一种业务处理方法及设备 | |
JPH0934816A (ja) | 大規模ipネットワーク | |
US20030204482A1 (en) | Data search system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050913 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070410 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070417 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070601 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070626 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070712 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070802 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070821 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070821 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4004389 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130831 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |