JP2004179450A

JP2004179450A - Semiconductor device and method for manufacturing the same

Info

Publication number: JP2004179450A
Application number: JP2002344958A
Authority: JP
Inventors: Yoshihiko Minamiyama; 芳彦南山
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-11-28
Filing date: 2002-11-28
Publication date: 2004-06-24

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which the deterioration of TFT characteristics is suppressed by reducing the quantity of lights made incident on the channel area of a TFT, and a method for manufacturing the semiconductor device. <P>SOLUTION: This semiconductor device is formed of a first insulating layer 37 formed on a semiconductor layer 34; a first conductive part 38 and a second conductive part 39 formed of a conductive layer formed on the first insulating layer 37, and electrically connected to a source area 34s and a drain area 34d of the semiconductor layer 34; a second insulating layer 40 formed on the first conductive part 38 and the second conductive part 39; and an upper light shielding layer 42 formed on the second insulating layer 40. The first insulating layer 37 is provided with a first inter-layer insulating layer 37a having a refractive index n1, and a second inter-layer insulating layer 37b formed on the first inter-layer insulating layer having a refractive index n2 different from the refractive index n1. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、絶縁性基板上に形成された薄膜トランジスタを備える半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、液晶表示装置は、軽量、薄型および低消費電力などの利点から広く利用されている。特にアクティブマトリクス型液晶表示装置は、各画素毎にスイッチング素子を備えているため高精細で高品位の表示が可能である。
【０００３】
アクティブマトリクス型の液晶表示装置は、典型的には、マトリクス上に配置した複数の画素を有するアクティブマトリクス基板と、このアクティブマトリクス基板に対向して配置された対向基板とを有している。この両基板の間には、表示媒体である液晶材料が充填されて液晶層が形成される。アクティブマトリクス基板には、画像表示の一単位となる画素毎に画素電極が設けられ、各画素電極は、それぞれの画素電極に対応して配置されたスイッチング素子に接続されている。一方、対向基板には、画素電極と対向する電極（対向電極）が形成されている。
【０００４】
このような構成を有する液晶表示装置では、各画素電極に接続されたスイッチング素子のオン・オフを制御して、表示信号となる電圧を各画素電極に印加する。ある画素電極に電圧が印加されると、その画素電極と対向電極との間に存在する液晶層の液晶分子の配向状態が変化し、これによって、その画素電極と対応する画素を透過する光量が変化する。このように、液晶層を透過する光量を画素毎に制御することにより、全体として画像表示が行われる。
【０００５】
上記のスイッチング素子としては、薄膜トランジスタ（以下、「ＴＦＴ」と称する）、ダイオード等の非線形素子が用いられる。従来は、アモルファスシリコン薄膜を用いたＴＦＴが広く用いられているが、最近ではポリシリコン薄膜を用いたＴＦＴも注目されている。アモルファスシリコン薄膜を用いてスイッチング素子としてのＴＦＴ（画素用ＴＦＴ）を形成する場合は、ドライバーやコントローラ等の画素を駆動するための駆動回路のＴＦＴ（駆動回路用ＴＦＴ）は、画素用ＴＦＴが形成されたアクティブマトリクス基板の外部に設けられる。一方、ポリシリコン薄膜は、アモルファスシリコン薄膜の移動度（電界効果移動度）よりも高い移動度を有することができるため、ポリシリコン薄膜を用いて、高速動作が要求される駆動回路用ＴＦＴを形成できる。従って、ポリシリコン薄膜を用いると、画素用ＴＦＴのみでなく駆動回路用ＴＦＴもアクティブマトリクス基板上に一体に形成できる利点がある。
【０００６】
液晶表示装置は、自発光型ではないので、何らかの照明装置（光源）が必要である。例えば、透過型液晶表示装置の場合、液晶パネルの背後に照明装置（バックライト等）を配置して、液晶パネルに入射する光によって表示を行う。あるいは、プロジェクター（投影型表示装置）等では、メタルハライドランプ等の光源を用い、レンズ系と液晶表示パネルとを組み合わせて投影表示する。なお、反射型の場合、表示装置外部から液晶パネルへの入射光を反射電極（または反射層）により反射させることで表示を行っている。また、最近では、画素毎に透明電極と反射電極とを備えた透過・反射両用型（「半透過型」と呼ばれることもある。）液晶表示装置が携帯電話等の表示装置として利用されている。
【０００７】
アモルファスシリコンやポリシリコン等の半導体に光が入射すると、光が半導体に吸収される。この光吸収によって、導電帯には電子、荷電子帯には正孔がそれぞれ励起され、電子−正孔対が生成される。このような現象は、いわゆる光電効果（内部光電効果）と呼ばれている。ＴＦＴのチャネル領域、ソース領域およびドレイン領域を含む半導体層（特にチャネル領域）に光が入射すると、電子―正孔対に起因した光電流が発生し、ＴＦＴのオフ時のリーク電流を増大させることになる。これは、クロストークの発生、コントラストの低下等の原因となり、ＴＦＴの特性の劣化を引き起こす。
【０００８】
上記の問題を解決するため、遮光膜を有する液晶表示装置が特許文献１に提案されている。図６に、その液晶表示装置のアクティブマトリクス基板の概略断面図を示す。
【０００９】
図６に示すアクティブマトリクス基板では、ＴＦＴを構成する非晶質シリコンの半導体層６４の上方にブロッキング層６５、さらにその上方に屈折率の大きい遮光膜７０がそれぞれ設けられている。この遮光膜７０によって、上方から直接ＴＦＴに入射する光の量を低減することができる。
【００１０】
【特許文献１】
特開平９−３３９４４号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、図６のような遮光構造では、以下のような問題がある。
【００１２】
上方から進行してくる光が直接ＴＦＴに入射することは遮光膜７０によって防止できるが、様々な方向からの間接的な光がＴＦＴに入射する可能性がある。例えば、上方から進行してくる光が、遮光膜７０及びブロッキング層６５の端部で回折し、ＴＦＴの半導体層に入射する可能性がある。また、パッシベーション膜６９のうち遮光膜７０で覆われていない部分を通り抜けた光が、液晶表示装置の外部に設けられているレンズ、偏光板、ミラー等の光学部分、または液晶表示装置の内壁等に反射されて、遮光膜７０及びブロッキング層６５によって遮光されない角度でＴＦＴに入射してくる可能性がある。
【００１３】
特に、投影型の液晶表示装置においては、小型の液晶表示パネルを用いて画像を拡大投影するために、非常に強い光で液晶表示パネルが照射される。そのため、上述したような回折光や反射光の量も多くなる。従って、光電効果によるＴＦＴのオフリークをより効果的に低減するためには、ＴＦＴに直接入射する光量のみでなく、回折光や反射光がＴＦＴに入射する量も低減する必要がある。
【００１４】
上記の問題は、アクティブマトリクス型液晶表示装置に限られず、例えば電気泳動型表示装置等の非自発光型表示装置のアクティブマトリクス基板などの半導体装置においても問題となる。
【００１５】
本発明は、上記事情に鑑みてなされたものであり、その主な目的は、ＴＦＴのチャネル領域に入射する光の量を低減して、ＴＦＴの特性の劣化が抑制された半導体装置及びその製造方法を提供することである。
【００１６】
【課題を解決するための手段】
本発明の半導体装置は、絶縁性表面を有する基板と、前記絶縁性表面上に形成された半導体層を有する薄膜トランジスタとを備えた半導体装置であって、前記半導体層上に形成された第１絶縁層と、前記第１絶縁層上に形成された導電層から形成され、前記半導体層のソース領域及びドレイン領域にそれぞれ電気的に接続された第１導電部及び第２導電部と、前記第１導電部及び第２導電部の上に形成された第２絶縁層と、前記第２絶縁層上に設けられた上部遮光層とを有し、前記第１絶縁層は、屈折率ｎ１を有する第１層間絶縁層と、前記第１層間絶縁層上に形成され、前記屈折率ｎ１と異なる屈折率ｎ２を有する第２層間絶縁層とを有することを特徴とし、そのことによって上記目的が達成される。
【００１７】
ある好ましい実施形態において、前記第１導電部及び第２導電部はそれぞれ少なくとも一部に遮光性を有する材料を含み、前記第１導電部及び第２導電部の少なくとも一部が前記半導体層の少なくとも一部を覆っている。
【００１８】
ある好ましい実施形態において、前記絶縁性表面と前記半導体層との間に設けられた下部遮光層と、前記下部遮光層と前記半導体層との間に形成された第３絶縁層とをさらに有する。
【００１９】
ある好ましい実施形態において、前記第１層間絶縁層の上面が略平坦である。
【００２０】
前記第１層間絶縁層の屈折率ｎ１は、前記第２層間絶縁層の屈折率ｎ２よりも小さいことが好ましい。
【００２１】
前記上部遮光層のチャネル幅方向のサイズは、前記第１導電部及び第２導電部のチャネル幅方向のサイズと略同じであることが好ましい。
【００２２】
前記半導体層と前記第１絶縁層との間にゲート絶縁膜を有し、前記ゲート絶縁膜上に、前記半導体層のチャネル領域を覆うゲート電極を有していてもよい。
【００２３】
好ましくは、前記第１層間絶縁層の厚さ及び第２層間絶縁層の厚さは、第１絶縁層が反射防止膜として機能するように設定されている。
【００２４】
前記下部遮光層は高融点金属材料を含んでいることが好ましい。
【００２５】
本発明の半導体装置の製造方法は、絶縁性表面を有する基板と、前記絶縁性表面上に形成された半導体層を有する薄膜トランジスタとを備えた半導体装置の製造方法であって、前記絶縁性表面上に前記半導体層を形成する工程と、前記半導体層上に第１絶縁層を形成する工程であって、前記半導体層上に、屈折率ｎ１を有する第１層間絶縁層を形成する工程と、前記第１層間絶縁層上に、前記屈折率ｎ１と異なる屈折率ｎ２を有する第２層間絶縁層を形成する工程とを含む工程と、前記第１絶縁層上に、前記半導体層のうちソース領域及びドレイン領域となる部分と電気的に接続された導電層を形成する工程と、前記導電層から、前記半導体層のうちソース領域及びドレイン領域となる部分とそれぞれ電気的に接続された第１導電部及び第２導電部を形成する工程と、前記第１導電部及び第２導電部の上に第２絶縁層を形成する工程と、前記第２絶縁層上に上部遮光層を設ける工程とを包含することを特徴とし、そのことによって上記目的が達成される。
【００２６】
ある好ましい実施形態において、前記半導体層を形成する工程の前に、前記絶縁性表面上に下部遮光層を設ける工程と、前記下部遮光層上に第３絶縁層を形成する工程とをさらに含み、前記半導体形成工程において、前記半導体層は前記第３絶縁層上に形成される。
【００２７】
ある好ましい実施形態において、前記第１層間絶縁層を形成する工程と前記第２層間絶縁層を形成する工程との間に、前記第１層間絶縁層の上面に平坦化処理を施す工程をさらに含む。前記平坦化処理がＣＭＰ法によって実行されることが好ましい。
【００２８】
前記半導体層を形成する工程と前記第１絶縁層を形成する工程との間に、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記半導体層のうちチャネル領域となる部分を覆うゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体層に不純物をドープする工程とをさらに含み、前記第１絶縁層を形成する工程において、前記第１絶縁層は前記ゲート電極の上に形成されてもよい。
【００２９】
前記各工程において、プロセス最高温度は９００℃以上１２００℃以下であることが好ましい。
【００３０】
【発明の実施の形態】
以下、図面を参照しながら、本発明による半導体装置の実施形態を説明する。ここでは、表示装置のアクティブマトリクス基板を例に説明するが、本発明はこれに限定されず、比較的強い光にさらされる半導体装置に適用される。
【００３１】
図１（ａ）及び（ｂ）は、本実施形態のアクティブマトリクス基板の構成を示す図である。図１（ａ）は、アクティブマトリクス基板のＴＦＴのチャネル方向に沿う概略断面図であり、図１（ｂ）は、チャネル領域に直交する方向（チャネル幅方向）に沿う概略断面図である。典型的には、このアクティブマトリクス基板上に表示媒体層（例えば液晶層）及び対向基板が設けられ、表示装置が構成される。なお、本明細書における「半導体装置」は、これらの表示装置をも広く含むものとする。
【００３２】
図示されているアクティブマトリクス基板は、ガラス基板等の絶縁性表面を有する基板３１を有している。基板３１上には、下部遮光層３２が設けられ、その上に、絶縁層３３が形成されている。絶縁層３３の上面は平坦化されている。絶縁層３３の上には、下部遮光層３２が設けられた位置に対応する位置に、ＴＦＴの活性層となる半導体層３４が形成されている。なお、下部遮光層３２及び絶縁層３３を設けず、半導体層３４を直接基板３１上に形成してもよい。好ましくは、半導体層３４の下方に、半導体層３４の面積以上の面積を有する下部遮光層３２を設ける。下部遮光層３２により、例えば透過型表示装置の光源からの光や表示装置の内外の部品等によって反射された光が、下方から半導体層３４に入射する量を低減することができる。
【００３３】
半導体層３４は、チャネル領域３４ｃと、チャネル領域３４ｃの両側に設けられたソース領域３４ｓ及びドレイン領域３４ｄとを有している。半導体層３４は、好ましくは、下部遮光層３２の面積よりも小さな面積で形成されている。半導体層３４及び絶縁層３３は、薄膜のゲート絶縁膜３５で覆われている。半導体層３４のチャネル領域３４ｃの上方には、ゲート絶縁膜３５を介して、ゲート電極３６が形成されている。
【００３４】
ゲート電極３６及びゲート絶縁膜３５上には、絶縁層３７が形成されている。本実施形態では、絶縁層３７は、第１層間絶縁層３７ａ上に第２層間絶縁層３７ｂが形成された積層構造を有している。第１層間絶縁層３７ａの上面は略平坦である。また、これらの層間絶縁層３７ａ及び３７ｂは互いに異なる屈折率ｎ１及びｎ２を有している。絶縁層３７は、半導体層３４のソース電極３４ｓ及びドレイン領域３４ｄにそれぞれ達するコンタクトホール３７ｃを有している。
【００３５】
絶縁層３７の上に形成された導電層から、ソース電極３８及びドレイン電極３９が形成されている。これらの電極３８及び３９はそれぞれ、コンタクトホール３７ｃ内のコンタクト部を介して半導体層３４のソース領域３４ｓ及びドレイン領域３４ｄに接続されている。典型的には、これらの電極３８、３９のうちのコンタクト部とそれ以外の部分とは、同じ導電性材料を用いて一体的に形成される。
【００３６】
ソース電極３８及びドレイン電極３９はそれぞれ、好ましくは遮光性を有する金属材料、例えばＡｌ等から形成されており、半導体層３４の少なくとも一部を覆っている。このような構成により、これらの電極３８及び３９は半導体層３４を遮光する機能を発揮することができる。
【００３７】
ソース電極３８及びドレイン電極３９の上には、窒化膜４０及び酸化膜４１がこの順に積層されている。窒化膜４０上には、上部遮光層４２が設けられている。典型的には、図１（ａ）及び（ｂ）に示すように、上部遮光層４２は半導体層３４全体を覆うように設けられる。ソース電極３８及びドレイン電極３９が遮光機能を有する場合は、この上部遮光層４２のチャネル幅方向の長さは、ソース電極３８およびドレイン電極３９の同方向の長さと同程度となるように形成されていることが好ましい。上部遮光層４２の面積が電極３８及び３９の面積よりも小さいと、上部遮光層４２が十分な遮光機能を発揮できない場合があるからである。一方、上部遮光層４２の面積が電極３８及び３９の面積よりも大きいと、上部遮光層４２の遮光性は向上するが、表示装置の開口率が低下する可能性があるからである。
【００３８】
本実施形態の半導体装置は、上記の構成を有しているので、ＴＦＴの半導体層３４に向かって上方から略垂直に進行してくる光を、上部遮光層４２、ソース電極３８及びドレイン電極３９によって遮断することができる。また、上部遮光層４２の周囲から半導体層３４に向かって進行してくる光や、上部遮光層４２やソース電極３８及びドレイン電極３９の端部で回折されて半導体層３４に向かって進行してくる光を、層間絶縁層３７ａ、３７ｂの界面で反射又は屈折させることができる。従って、半導体層３４に入射する光の量はより低減される。
【００３９】
層間絶縁層３７ａ、３７ｂの屈折率について、本願発明者らは、より効果的に半導体層３４（特に、チャネル領域３４ｃ）に入射する光の量を低減するための条件を求めた。以下に、そのシミュレーション結果について説明する。なお、シミュレーションには、波動光学シミュレータを利用した。
【００４０】
図２は、本願発明者らが実際に行った波動光学シミュレーションに用いた半導体装置のチャネル幅方向に沿った断面図である。この装置では、第１及び第２層間絶縁層の厚さをそれぞれ０．３９μｍに設定し、絶縁層３３及び窒化層４０の厚さをそれぞれ０．３８μｍ及び０．２２μｍに設定した。また、半導体層３４及び下部遮光層３２のチャネル幅方向の長さをいずれも２μｍとした。遮光機能を有する電極３８、３９及び上部遮光層４２のチャネル幅方向の長さをいずれも４μｍとした。シミュレーションは、図２の装置が、上方から基板３１に向かって垂直に進む平行光線にさらされる場合を想定し、第１層間絶縁層３７ａの屈折率ｎ１と第２層間絶縁層３７ｂの屈折率ｎ２の比（ｎ２／ｎ１）と、半導体層３４のチャネル領域３４ｃに入射する光量との関係を求めた。
【００４１】
シミュレーション結果を図３に示す。図３から、絶縁層３７を単独の材料により一層のみで形成した場合（ｎ１／ｎ２＝１）に比べて、絶縁層３７を屈折率の異なるニ層の積層構造とした場合は、チャネル領域３４ｃへの入射光量が小さいことがわかる。特に、第１層間絶縁層３７ａの屈折率ｎ１を第２層間絶縁層３７ｂの屈折率ｎ２より小さく設定（ｎ１＜ｎ２）した場合に、チャネル領域３４ｃに入射する光量が大幅に低減されている。この結果では、ｎ１／ｎ２の最適値は０．５から０．７の間であるが、最適値は各絶縁層の厚さや半導体層３４等の形状によって変化するものであるため、これに限定されない。
【００４２】
なお、このシミュレーションは、上方から基板３１に垂直に進行する光のみを対象にしており、それらの光の一部が電極３８及び３９等の端部で回折され、チャネル領域に向かって進行する際の、絶縁層３７によるチャネル領域３４ｃを遮光する効果を検討したものである。しかしながら、表示装置の内外の部品等で反射された光が、上部遮光層４２の周囲から任意の角度で進行してくる場合でも、絶縁層３７は同様の効果を有する。
【００４３】
この結果、絶縁層３７の有する遮光効果について以下のことがわかる。少なくとも絶縁層３７の第１層間絶縁層３７ａと第２層間絶縁層３７ｂとの界面での反射によって、チャネル領域３４ｃに向かって進行してくる反射光や回折光がチャネル領域に到達する量は低減される。特に、例示したようにｎ１＜ｎ２とすると、基板法線に対して傾斜した方向から入射した光の進行方向が第１層間絶縁層３７ａと第２層間絶縁層３７ｂとの界面における屈折によって基板法線方向に向けられるので、チャネル領域３４ｃに到達する光の量はさらに低減される（例えば、図２の回折光４３）。
【００４４】
第１層間絶縁層３７ａに用いる材料は特に限定しないが、好ましくはＳｉＯ_２（屈折率：約１．４５）等の酸化物である。一方、第２層間絶縁層３７ｂに用いる材料も特に限定しないが、第１層間絶縁層３７ａの材料よりも高い屈折率（例えば屈折率２．４５以上２．９以下）を有する絶縁材料が好ましく、例えば二酸化チタン、チタニア、ルチル等を含む。
【００４５】
第１層間絶縁層３７ａの厚さ及び第２層間絶縁層３７ｂの厚さは、好ましくは、第１絶縁層３７が反射防止膜として機能するように設定されている。すなわち、絶縁層３７の上方から入射し、第１層間絶縁層３７ａと第２層間絶縁層３７ｂとの界面で反射して第２層間絶縁層３７ｂを通過する光と、第１層間絶縁層３７ａの下面で反射して第１及び第２層間絶縁層３７ａ、３７ｂを通過する光とが、干渉効果によって互いに打ち消し合うような厚さに設定される。これにより、任意に選択された特定の波長の光がチャネル領域に入射する量を効果的に低減できる。なお、第２層間絶縁層３７ｂの上面が平坦でなく、例えば台形状に設けた場合（図５）の第２層間絶縁層３７ｂの厚さとは、第２層間絶縁層３７ｂのうち半導体層３４の上方に位置する部分の厚さをいう。
【００４６】
第１層間絶縁層３７ａの上面は略平坦であることが好ましい。これにより、第１層間絶縁層３７ａ及び第２層間絶縁層３７ｂの厚さをより精確に制御できるようになる。同時に、平坦化された界面において光の乱反射が抑制され、かつ各層間絶縁層の屈折率を調整することによって、光の進行方向を所望の方向に制御することができるようになる。
【００４７】
上述した本実施形態の構成では、絶縁層３７は屈折率の異なる２層から構成されているが、３層以上の積層構造とすることもできる。その場合は、遮光効果を高めるために、下層になるほど屈折率を低く設定することが望ましい。
【００４８】
次に、図４（ａ）〜（ｅ）及び図５（ａ）〜（ｃ）を参照して、本発明の実施形態による半導体装置の製造方法を説明する。ここでは、アクティブマトリクス基板の製造方法を例に説明するが、本発明はこれに限定されない。
【００４９】
まず、図４（ａ）に示すように、ガラスまたは石英等から形成された透明絶縁性基板３１上に、例えば金属膜とシリコン膜との積層構造を有する下部遮光層３２を形成する。下部遮光層３２を形成は、ＣＶＤ法またはスパッタ法等を用いて、例えば高融点金属材料を含む金属とポリシリコン等とを基板３１表面に堆積した後、フォトリソグラフィ及びエッチング等を用いて所定形状にパターニングすることにより行う。
【００５０】
次に、図４（ｂ）に示すように、下部遮光層３２が形成された透明絶縁基板３１の全面に、ＳｉＯ_２膜等の絶縁層３３を形成する。
【００５１】
この後、図４（ｃ）に示すように、絶縁層３３上に薄膜トランジスタの活性層となる半導体層３４を形成する。この半導体層３４は、非晶質、多結晶または単結晶等のＳｉ膜、Ｇｅ膜、ＧａＡｓ膜またはＧａＰ膜等を含む。半導体層３４の形成方法は特に限定されない。例えば多結晶シリコン膜によって半導体層３４を形成する場合は、絶縁層３３上に厚さ５０μｍ以上１５０μｍ以下の非晶質シリコン膜を堆積し、高温条件での熱処理またはレーザー光照射によって当該堆積膜を多結晶化させることにより形成することができる。形成された半導体層３４は、フォトリソグラフィ、エッチング等により、所定の形状にパターニングされる。なお、パターニング後、閾値電圧を抑制するために、半導体層３４に不純物イオンを注入する工程を実施してもよい。
【００５２】
続いて、半導体層３４が形成された絶縁膜３３の全面に亘って、図４（ｄ）に示すように、ゲート酸化膜３５を形成する。ゲート酸化膜３５は、ＣＶＤ法等を用いて新たに酸化膜を堆積する方法、半導体層３４の表面を酸化する方法、新たに堆積する方法及び半導体層３４の表面を酸化する方法の併用等によって形成される。ゲート酸化膜３５上には、半導体層３４のうちチャネル領域となる部分を覆うように、ゲート電極３６を形成する。
【００５３】
このゲート電極３６をマスクとして、図４（ｅ）に示すように、半導体層３４に、例えばＰ、Ｂ等の不純物イオンを注入する。ゲート電極３６の両側に位置する半導体層３４の領域には不純物イオンが注入されて、それぞれソース領域３４ｓ及びドレイン領域３４ｄとなる。マスクとなるゲート電極３６の直下の半導体層３４の領域は、不純物イオンが注入されず、チャネル領域３４ｃとなる。
【００５４】
次に、図５（ａ）に示すように、ゲート電極３６が形成されたゲート絶縁膜３５の全面に、例えば以下のような方法で絶縁層３７を形成する。
【００５５】
まず、第１層間絶縁層３７ａを、例えばＣＶＤ法により形成する。第１層間絶縁層３７ａに用いる材料は、例えば屈折率１．４５のＳｉＯ_２である。第１層間絶縁層３７ａの形成後、好ましくは、第１層間絶縁層３７ａの表面に平坦化処理を施す。特に、第１層間絶縁層３７ａの表面の略全体が平坦化されると、光の屈折等を制御する上で有利である。平坦化処理は、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法、エッチバック法等によって行うことができる。なかでもＣＭＰ法が、以下の理由により、第１層間絶縁層３７ａの平坦化処理に適している。一般的に、高密度に集積された回路素子上に絶縁材料を堆積して得られた絶縁層は、下方の回路素子の形状に対応した凹凸を有している。エッチバック法では、絶縁層表面に亘って絶縁材料が除去されるので、エッチバック後の絶縁層の表面にそのような凹凸が残存しやすい。従って、絶縁層の表面は部分的に平坦化されるが、当該表面全体に亘って平坦化することは困難である。一方、ＣＭＰ法によると、絶縁層のうち凸部分が物理的に研磨されると同時に、微視的には絶縁層表面が化学的に研磨されるので、絶縁層表面全体を平坦にすることができる。
【００５６】
平坦化された第１層間絶縁層３７ａ上面に、例えばＣＶＤ法により第２層間絶縁層３７ｂを形成する。本実施形態では、第２層間絶縁層３７ｂは、半導体層３４上方で厚さが大きくなるように台形状に設けられているが、全面で略同一の厚さを有するように設けてもよいのは勿論である。第２層間絶縁層３７ｂに用いる材料は、例えば屈折率２．５の二酸化チタン等を用いて形成される。第１層間絶縁層３７ａ及び第２層間絶縁層３７ｂのそれぞれの厚さは、好ましくは、絶縁層３７が反射防止膜として機能するように設定される。
【００５７】
次に、絶縁層３７及びゲート絶縁膜３５に、半導体層３４のソース領域３４ｓ及びドレイン領域３４ｄに達するコンタクトホール３７ｃを形成する。続いて、絶縁層３７上面に亘って導電性材料を堆積して導電層を形成する。このとき、導電性材料はコンタクトホール３７ｃ内にも充填されるので、コンタクトホール３７ｃ内にも導電層（コンタクト部）が形成される。好ましい導電性材料は、例えばＡｌ、Ｔｉ、Ｗ等の遮光性を有する金属材料である。なお、上記導電層の形成は、コンタクトホール３７ｃに導電性材料を充填し、次いで、絶縁層３７上に導電性材料を堆積することによって行うこともできる。その場合は、コンタクトホール３７ａに充填される導電性材料と絶縁層３７上に堆積される導電性材料とが異なっていてもよい。このうち、少なくとも絶縁層３７上に堆積される導電性材料が遮光性を有すると、得られた電極３８及び３９が半導体層３４を遮光する機能を発揮できるので好ましい。
【００５８】
導電層を形成した後、導電層にエッチング等を施して、各コンタクト部をそれぞれ含むように所望の形状のソース電極３８及びドレイン電極３９を形成する。本実施形態では、ＣＦ_４ガス、ＣＦ_４とＣＨＦ_３との混合ガス等を用いたドライエッチングを行い、チャネル幅方向に延びる形状のソース電極３８及びドレイン電極３９を形成する。
【００５９】
次に、図５（ｂ）に示すように、ソース電極３８及びドレイン電極３９がそれぞれ形成された第２層間絶縁層３７ｂの全面に窒化膜４０を形成し、続いて、酸化膜４１を形成する。この窒化膜４０及び酸化膜４１は、金属材料により形成されたソース電極３８及びドレイン電極３９を保護するためのパッシベーション膜として機能する。窒化膜４０を形成した後、水素化処理を行う。その後、窒化膜４０の表面を、例えばエッチバック、ＣＭＰ等により平坦化する。
【００６０】
平坦化された窒化膜４０上に、図５（ｃ）に示すように、ＣＶＤ法、スパッタ法等を用いて上部遮光層４２を設ける。上部遮光層４２は、下部遮光層３２と同様の遮光性材料を用いて、下部遮光層３２と同様の方法によって形成することができる。
【００６１】
次いで、窒化膜４０及び酸化膜４１に、ドレイン電極３９に達するコンタクトホールを形成する。次に、酸化膜４１上に、例えばＩＴＯ等を用いて透明金属膜を堆積させ、所定形状にエッチングして、画素電極を形成する。この画素電極は、前記コンタクトホールに充填された金属を介して、ドレイン電極３９に接続される。
【００６２】
上記の各工程において、プロセス最高温度は９００℃以上１２００℃以下とすることができる。特に、下部遮光層３２に高融点金属材料等の耐熱性の高い材料を用いると、上記のような比較的高温でも確実に製造できる。従って、比較的高いプロセス温度を必要とする特性の優れた半導体装置が得られる。
【００６３】
なお、基板３１は絶縁性表面を有していればよく、ガラス等の絶縁性基板でも、表面にＳｉＯ_２等の絶縁膜を有する半導体基板でもよい。
【００６４】
下部遮光層３２の好ましい材料としては、Ｔａ、Ｔｉ、Ｗ、Ｍｏ、ＣｒおよびＮｉなどの金属（各金属の融点は、Ｔａ：２９９０℃、Ｔｉ：１６６０℃、Ｗ：３４００℃、Ｍｏ：２６２０℃、Ｃｒ：１８６０℃、Ｎｉ：１４５０℃）、ポリシリコン等の半導体、ＭｏＳｉ_２、ＴａＳｉ_２、ＷＳｉ_２、ＣｏＳｉ_２、ＮｉＳｉ_２およびＰｔＳｉなどの金属シリサイド、さらに、Ｐｄ_２Ｓ、ＨｆＮ、ＺｒＮ、ＴｉＮ、ＴＡＮ、ＮｂＮ、ＴｉＣ、ＴａＣおよびＴｉＢ_２などの金属化合物を例示することができる。下部遮光層３２は、単層構造を有していても良いし、上記材料を組み合わせた積層構造を有していてもよい。上記の材料は、成膜が容易であり、かつ遮光性に優れている。また、上記金属材料の融点は１４５０℃以上、シリコン膜の融点は約１４００℃、シリサイド膜の融点は１３００℃〜１５００℃であるため、これらの膜を用いて形成された下部遮光層３２は極めて高い耐熱性を有する。そのため、下部遮光層３２を形成する後の製造工程において、９００℃以上１２００℃以下の高温で熱処理を行うこともできる。さらに、このように耐熱性に優れた下部遮光層は、通常のバックライトはもちろん、プロジェクション用のハライドランプのような強力な光を発するランプを用いた表示装置にも適用され得る。
【００６５】
下部遮光層３２上に設けられる絶縁層３３の厚さは、好ましくは、絶縁層３３が反射防止膜として機能するように設定される。すなわち、上方から絶縁層３３に入射し、下部遮光層３２で反射して絶縁膜３３を通過する光と、絶縁層３３上面で反射した光とが、干渉効果によって互いに打ち消されるような厚さに設定される。これにより、特定の波長を有する光の半導体層３４への入射量をより効果的に低減することが可能となる。なお、絶縁層３３の最適な厚さは、対象とする波長によって異なる。
【００６６】
上部遮光層４２の好ましい材料は、上述した下部遮光層３２の好ましい材料と同じである。また、上部遮光層４２の好ましい形状は、遮断しようとする光の進路、上部遮光層４２と半導体層３４との距離、適用しようとする半導体装置の構成等により異なる。典型的には、図１（ｂ）に示すように、上部遮光層４２のチャネル幅方向の長さは、ソース電極３８及びドレイン電極３９の同方向の長さと略同じである。さらに、図１（ｂ）に示すように、上部遮光層４２と電極３８、３９とは、窒化層４０を介して略重なっている。このように構成すると、上部遮光層４２と電極３８、３９との組み合わせにより、実質的に遮光される面積を上部遮光層４２の面積よりも大きくすることができる。特に、本実施形態の半導体装置が表示装置である場合は、上部遮光層４２の面積を大きくしなくても遮光効果を高めることができるので、開口率の低下を抑えることができる。
【００６７】
また、上記実施形態では、トップゲート型ＴＦＴを採用しているが、代わりにボトムゲート型のＴＦＴを採用しても同様の遮光効果が得られる。その場合は、例えば、下部遮光層３２の代わりにゲート電極をチャネル領域の下方に設ける構成にしてもよい。
【００６８】
本発明の半導体装置のＴＦＴとしては、トップゲート型のＴＦＴを採用する方が好ましい。下部遮光層３２が設置しやすいこと、ゲート電極３６によりチャネル領域３４ａの直上で遮光できること、製造工程においてゲート電極３６をマスクとして利用できること等の理由からである。
【００６９】
【発明の効果】
本発明によれば、ＴＦＴのチャネル領域に入射する光の量を低減することができるので、ＴＦＴ特性の劣化が抑制される。
【００７０】
本発明の半導体装置は、透過型液晶表示装置、透過・反射両用型液晶表示装置および投影型液晶表示装置や電気泳動型表示装置など非自発光型表示装置に好適に適用される。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は、本発明による半導体装置の実施形態の概略構成を示す断面図である。
【図２】波動光学シミュレーションに用いた半導体装置の概略構成を示す断面図である。
【図３】絶縁層の屈折率とチャネル領域に入射する光量との関係についてのシミュレーション結果を示すグラフである。
【図４】（ａ）〜（ｅ）は、本発明による半導体装置の製造方法の実施形態を示す工程断面図である。
【図５】（ａ）〜（ｃ）は、本発明による製造方法の実施形態を示す工程断面図である。
【図６】従来の半導体装置の概略構成を示す断面図である。
【符号の説明】
３１絶縁性基板
３２下部遮光層
３３絶縁層
３４半導体層
３５ゲート絶縁膜
３６ゲート電極
３７絶縁層
３７ａ第１層間絶縁層
３７ｂ第２層間絶縁層
３８ソース電極
３９ドレイン電極
４０窒化膜
４１酸化膜
４２上部遮光層
６１ガラス基板
６２ゲート電極
６３ゲート絶縁膜
６４ α―Ｓｉ半導体層
６５ブロッキング層
６６金属半導体化合物層
６７低抵抗半導体層
６８ソース・ドレイン電極層
６９パッシベーション膜
７０遮光膜
７２液晶層[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device including a thin film transistor formed on an insulating substrate and a method for manufacturing the same.
[0002]
[Prior art]
In recent years, liquid crystal display devices have been widely used because of their advantages such as light weight, thinness, and low power consumption. In particular, an active matrix type liquid crystal display device is provided with a switching element for each pixel, so that high definition and high quality display can be performed.
[0003]
An active matrix type liquid crystal display device typically includes an active matrix substrate having a plurality of pixels arranged on a matrix, and an opposing substrate arranged opposite to the active matrix substrate. A liquid crystal material as a display medium is filled between the two substrates to form a liquid crystal layer. The active matrix substrate is provided with a pixel electrode for each pixel which is one unit of image display, and each pixel electrode is connected to a switching element arranged corresponding to each pixel electrode. On the other hand, an electrode (counter electrode) facing the pixel electrode is formed on the counter substrate.
[0004]
In the liquid crystal display device having such a configuration, a voltage serving as a display signal is applied to each pixel electrode by controlling on / off of a switching element connected to each pixel electrode. When a voltage is applied to a certain pixel electrode, the alignment state of liquid crystal molecules in a liquid crystal layer existing between the pixel electrode and the counter electrode changes, whereby the amount of light transmitted through the pixel corresponding to the pixel electrode is reduced. Change. As described above, by controlling the amount of light transmitted through the liquid crystal layer for each pixel, image display is performed as a whole.
[0005]
As the switching element, a non-linear element such as a thin film transistor (hereinafter, referred to as “TFT”) or a diode is used. Conventionally, a TFT using an amorphous silicon thin film has been widely used, but recently, a TFT using a polysilicon thin film has also attracted attention. When forming a TFT as a switching element (TFT for a pixel) using an amorphous silicon thin film, a TFT for a driving circuit (TFT for a driving circuit) for driving a pixel such as a driver or a controller is formed by a TFT for a pixel. Provided outside the active matrix substrate. On the other hand, since the polysilicon thin film can have higher mobility than the mobility (field-effect mobility) of the amorphous silicon thin film, a TFT for a driving circuit that requires high-speed operation is formed using the polysilicon thin film. it can. Therefore, the use of the polysilicon thin film has an advantage that not only the pixel TFT but also the driving circuit TFT can be integrally formed on the active matrix substrate.
[0006]
Since the liquid crystal display device is not a self-luminous type, some kind of lighting device (light source) is required. For example, in the case of a transmissive liquid crystal display device, an illumination device (such as a backlight) is arranged behind the liquid crystal panel, and display is performed by light incident on the liquid crystal panel. Alternatively, in a projector (projection display device) or the like, a light source such as a metal halide lamp is used, and a lens system and a liquid crystal display panel are combined for projection display. In the case of the reflection type, display is performed by reflecting light incident on the liquid crystal panel from the outside of the display device with a reflection electrode (or a reflection layer). In recent years, a transmissive / reflective liquid crystal display device (also referred to as a “semi-transmissive type”) having a transparent electrode and a reflective electrode for each pixel has been used as a display device of a mobile phone or the like. .
[0007]
When light enters a semiconductor such as amorphous silicon or polysilicon, the light is absorbed by the semiconductor. Due to this light absorption, electrons are excited in the conduction band and holes are excited in the valence band, and an electron-hole pair is generated. Such a phenomenon is called a so-called photoelectric effect (internal photoelectric effect). When light enters a semiconductor layer (particularly, a channel region) including a channel region, a source region, and a drain region of a TFT, a photocurrent due to an electron-hole pair is generated, thereby increasing a leakage current when the TFT is turned off. become. This causes the occurrence of crosstalk, a decrease in contrast, and the like, and causes deterioration of TFT characteristics.
[0008]
In order to solve the above problem, Patent Document 1 proposes a liquid crystal display device having a light shielding film. FIG. 6 is a schematic sectional view of an active matrix substrate of the liquid crystal display device.
[0009]
In the active matrix substrate shown in FIG. 6, a blocking layer 65 is provided above a semiconductor layer 64 of amorphous silicon constituting a TFT, and a light shielding film 70 having a large refractive index is provided above the blocking layer 65. With this light-shielding film 70, the amount of light that directly enters the TFT from above can be reduced.
[0010]
[Patent Document 1]
JP-A-9-33944
[0011]
[Problems to be solved by the invention]
However, the light shielding structure as shown in FIG. 6 has the following problems.
[0012]
Although light traveling from above can be prevented from directly entering the TFT by the light shielding film 70, indirect light from various directions may enter the TFT. For example, light traveling from above may be diffracted at the ends of the light-blocking film 70 and the blocking layer 65 and may enter the semiconductor layer of the TFT. In addition, light that has passed through a portion of the passivation film 69 that is not covered with the light-shielding film 70 becomes an optical part such as a lens, a polarizing plate, or a mirror provided outside the liquid crystal display device, or an inner wall of the liquid crystal display device. And the light may enter the TFT at an angle that is not shielded by the light shielding film 70 and the blocking layer 65.
[0013]
In particular, in a projection type liquid crystal display device, in order to enlarge and project an image using a small liquid crystal display panel, the liquid crystal display panel is irradiated with very strong light. Therefore, the amount of diffracted light and reflected light as described above also increases. Therefore, in order to more effectively reduce the off-leakage of the TFT due to the photoelectric effect, it is necessary to reduce not only the amount of light directly incident on the TFT but also the amount of diffracted light or reflected light incident on the TFT.
[0014]
The above problem is not limited to the active matrix type liquid crystal display device, but also occurs in a semiconductor device such as an active matrix substrate of a non-self-luminous display device such as an electrophoretic display device.
[0015]
The present invention has been made in view of the above circumstances, and a main object of the present invention is to reduce the amount of light incident on a channel region of a TFT, thereby suppressing deterioration of TFT characteristics, and manufacturing the same. Is to provide a way.
[0016]
[Means for Solving the Problems]
A semiconductor device according to the present invention is a semiconductor device comprising: a substrate having an insulating surface; and a thin film transistor having a semiconductor layer formed on the insulating surface, wherein a first insulating film formed on the semiconductor layer is provided. A first conductive portion and a second conductive portion formed from a conductive layer formed on the first insulating layer and electrically connected to a source region and a drain region of the semiconductor layer, respectively; A second insulating layer formed on the conductive portion and the second conductive portion; and an upper light-shielding layer provided on the second insulating layer, wherein the first insulating layer has a refractive index n1. The above object is achieved by including one interlayer insulating layer and a second interlayer insulating layer formed on the first interlayer insulating layer and having a refractive index n2 different from the refractive index n1. .
[0017]
In a preferred embodiment, each of the first conductive portion and the second conductive portion includes a material having a light-shielding property at least in part, and at least a portion of the first conductive portion and the second conductive portion is at least part of the semiconductor layer. Partly covered.
[0018]
In a preferred embodiment, the semiconductor device further includes a lower light-shielding layer provided between the insulating surface and the semiconductor layer, and a third insulating layer formed between the lower light-shielding layer and the semiconductor layer.
[0019]
In a preferred embodiment, an upper surface of the first interlayer insulating layer is substantially flat.
[0020]
The refractive index n1 of the first interlayer insulating layer is preferably smaller than the refractive index n2 of the second interlayer insulating layer.
[0021]
The size of the upper light-shielding layer in the channel width direction is preferably substantially the same as the size of the first conductive portion and the second conductive portion in the channel width direction.
[0022]
A gate insulating film may be provided between the semiconductor layer and the first insulating layer, and a gate electrode covering the channel region of the semiconductor layer may be provided over the gate insulating film.
[0023]
Preferably, the thickness of the first interlayer insulating layer and the thickness of the second interlayer insulating layer are set such that the first insulating layer functions as an anti-reflection film.
[0024]
It is preferable that the lower light-shielding layer contains a refractory metal material.
[0025]
A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device, comprising: a substrate having an insulating surface; and a thin film transistor having a semiconductor layer formed on the insulating surface. Forming a first insulating layer on the semiconductor layer, wherein forming a first interlayer insulating layer having a refractive index n1 on the semiconductor layer; Forming a second interlayer insulating layer having a refractive index n2 different from the refractive index n1 on the first interlayer insulating layer; and forming a source region and a source region of the semiconductor layer on the first insulating layer. Forming a conductive layer electrically connected to a portion to be a drain region; and a first conductive portion electrically connected to a portion to be a source region and a drain region in the semiconductor layer from the conductive layer. And the second Forming an electrical part, forming a second insulating layer on the first conductive part and the second conductive part, and providing an upper light-shielding layer on the second insulating layer. The feature is achieved thereby.
[0026]
In a preferred embodiment, before the step of forming the semiconductor layer, the method further includes: providing a lower light-shielding layer on the insulating surface; and forming a third insulating layer on the lower light-shielding layer. In the semiconductor forming step, the semiconductor layer is formed on the third insulating layer.
[0027]
In a preferred embodiment, between the step of forming the first interlayer insulating layer and the step of forming the second interlayer insulating layer, the method further includes a step of performing a planarization process on an upper surface of the first interlayer insulating layer. . Preferably, the flattening process is performed by a CMP method.
[0028]
A step of forming a gate insulating film on the semiconductor layer between the step of forming the semiconductor layer and the step of forming the first insulating layer; and forming a channel region of the semiconductor layer on the gate insulating film. Forming a gate electrode covering a portion to be formed, and doping the semiconductor layer with an impurity using the gate electrode as a mask. In the step of forming the first insulating layer, the first insulating layer It may be formed on the gate electrode.
[0029]
In each of the above steps, the maximum process temperature is preferably 900 ° C. or more and 1200 ° C. or less.
[0030]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of a semiconductor device according to the present invention will be described with reference to the drawings. Here, an active matrix substrate of a display device is described as an example, but the present invention is not limited to this, and is applied to a semiconductor device exposed to relatively strong light.
[0031]
FIGS. 1A and 1B are diagrams showing the configuration of the active matrix substrate of the present embodiment. FIG. 1A is a schematic sectional view along a channel direction of a TFT of an active matrix substrate, and FIG. 1B is a schematic sectional view along a direction orthogonal to a channel region (channel width direction). Typically, a display medium layer (for example, a liquid crystal layer) and a counter substrate are provided on the active matrix substrate to form a display device. Note that the “semiconductor device” in this specification widely includes these display devices.
[0032]
The illustrated active matrix substrate includes a substrate 31 having an insulating surface such as a glass substrate. A lower light-shielding layer 32 is provided on a substrate 31, and an insulating layer 33 is formed thereon. The upper surface of the insulating layer 33 is flattened. On the insulating layer 33, a semiconductor layer 34 serving as an active layer of the TFT is formed at a position corresponding to the position where the lower light shielding layer 32 is provided. Note that the semiconductor layer 34 may be formed directly on the substrate 31 without providing the lower light-shielding layer 32 and the insulating layer 33. Preferably, a lower light-shielding layer 32 having an area equal to or greater than the area of the semiconductor layer 34 is provided below the semiconductor layer 34. The lower light-shielding layer 32 can reduce the amount of light from the light source of the transmissive display device or light reflected by components inside and outside the display device, for example, which enters the semiconductor layer 34 from below.
[0033]
The semiconductor layer 34 has a channel region 34c, and a source region 34s and a drain region 34d provided on both sides of the channel region 34c. The semiconductor layer 34 is preferably formed with an area smaller than the area of the lower light shielding layer 32. The semiconductor layer 34 and the insulating layer 33 are covered with a thin gate insulating film 35. A gate electrode 36 is formed above the channel region 34 c of the semiconductor layer 34 via a gate insulating film 35.
[0034]
An insulating layer 37 is formed on the gate electrode 36 and the gate insulating film 35. In the present embodiment, the insulating layer 37 has a laminated structure in which the second interlayer insulating layer 37b is formed on the first interlayer insulating layer 37a. The upper surface of the first interlayer insulating layer 37a is substantially flat. These interlayer insulating layers 37a and 37b have different refractive indices n1 and n2. The insulating layer 37 has contact holes 37c that reach the source electrode 34s and the drain region 34d of the semiconductor layer 34, respectively.
[0035]
From a conductive layer formed on the insulating layer 37, a source electrode 38 and a drain electrode 39 are formed. These electrodes 38 and 39 are connected to a source region 34s and a drain region 34d of the semiconductor layer 34 via a contact portion in a contact hole 37c, respectively. Typically, the contact portions and other portions of these electrodes 38 and 39 are integrally formed using the same conductive material.
[0036]
Each of the source electrode 38 and the drain electrode 39 is preferably formed of a metal material having a light-shielding property, such as Al, and covers at least a part of the semiconductor layer 34. With such a configuration, these electrodes 38 and 39 can exhibit a function of shielding the semiconductor layer 34 from light.
[0037]
On the source electrode 38 and the drain electrode 39, a nitride film 40 and an oxide film 41 are stacked in this order. On the nitride film 40, an upper light shielding layer 42 is provided. Typically, as shown in FIGS. 1A and 1B, the upper light shielding layer 42 is provided so as to cover the entire semiconductor layer 34. When the source electrode 38 and the drain electrode 39 have a light shielding function, the length of the upper light shielding layer 42 in the channel width direction is formed to be substantially the same as the length of the source electrode 38 and the drain electrode 39 in the same direction. Is preferred. If the area of the upper light shielding layer 42 is smaller than the areas of the electrodes 38 and 39, the upper light shielding layer 42 may not be able to exhibit a sufficient light shielding function. On the other hand, if the area of the upper light-shielding layer 42 is larger than the areas of the electrodes 38 and 39, the light-shielding property of the upper light-shielding layer 42 is improved, but the aperture ratio of the display device may be reduced.
[0038]
Since the semiconductor device of the present embodiment has the above-described configuration, light traveling substantially vertically from above toward the semiconductor layer 34 of the TFT is transmitted to the upper light-shielding layer 42, the source electrode 38, and the drain electrode 39. Can be blocked by Further, light traveling toward the semiconductor layer 34 from the periphery of the upper light-shielding layer 42 and diffracted at the ends of the upper light-shielding layer 42 and the source electrode 38 and the drain electrode 39 to travel toward the semiconductor layer 34. The incoming light can be reflected or refracted at the interface between the interlayer insulating layers 37a and 37b. Therefore, the amount of light incident on the semiconductor layer 34 is further reduced.
[0039]
Regarding the refractive indexes of the interlayer insulating layers 37a and 37b, the inventors of the present application sought a condition for more effectively reducing the amount of light incident on the semiconductor layer 34 (particularly, the channel region 34c). Hereinafter, the simulation result will be described. The wave optics simulator was used for the simulation.
[0040]
FIG. 2 is a cross-sectional view along a channel width direction of a semiconductor device used in a wave optics simulation actually performed by the present inventors. In this apparatus, the thicknesses of the first and second interlayer insulating layers were each set to 0.39 μm, and the thicknesses of the insulating layer 33 and the nitride layer 40 were set to 0.38 μm and 0.22 μm, respectively. The length of each of the semiconductor layer 34 and the lower light shielding layer 32 in the channel width direction was 2 μm. The length in the channel width direction of the electrodes 38 and 39 having the light shielding function and the upper light shielding layer 42 was 4 μm. The simulation assumes that the device of FIG. 2 is exposed to parallel rays traveling vertically from above toward the substrate 31, and the refractive index n1 of the first interlayer insulating layer 37a and the refractive index n2 of the second interlayer insulating layer 37b. The relationship between the ratio (n2 / n1) and the amount of light incident on the channel region 34c of the semiconductor layer 34 was determined.
[0041]
FIG. 3 shows the simulation results. From FIG. 3, when the insulating layer 37 has a laminated structure of two layers having different refractive indices as compared with the case where the insulating layer 37 is formed of only one layer using a single material (n1 / n2 = 1), the channel region 34c Is small. In particular, when the refractive index n1 of the first interlayer insulating layer 37a is set smaller than the refractive index n2 of the second interlayer insulating layer 37b (n1 <n2), the amount of light incident on the channel region 34c is greatly reduced. In this result, the optimum value of n1 / n2 is between 0.5 and 0.7. However, since the optimum value varies depending on the thickness of each insulating layer and the shape of the semiconductor layer 34 and the like, it is limited to this. Not done.
[0042]
Note that this simulation targets only light that travels perpendicularly to the substrate 31 from above, and a part of the light is diffracted at the ends of the electrodes 38 and 39 and travels toward the channel region. In this case, the effect of shielding the channel region 34c by the insulating layer 37 is examined. However, even when light reflected by components inside and outside the display device and the like travels at an arbitrary angle from the periphery of the upper light shielding layer 42, the insulating layer 37 has the same effect.
[0043]
As a result, the following can be understood from the light shielding effect of the insulating layer 37. By the reflection at least at the interface between the first interlayer insulating layer 37a and the second interlayer insulating layer 37b of the insulating layer 37, the amount of reflected light or diffracted light traveling toward the channel region 34c reaching the channel region is reduced. Is done. In particular, when n1 <n2 as illustrated, the traveling direction of light incident from a direction inclined with respect to the substrate normal is changed by the refraction at the interface between the first interlayer insulating layer 37a and the second interlayer insulating layer 37b. Since the light is directed in the linear direction, the amount of light reaching the channel region 34c is further reduced (for example, the diffracted light 43 in FIG. 2).
[0044]
The material used for the first interlayer insulating layer 37a is not particularly limited, but is preferably SiO 2. ₂ (Refractive index: about 1.45). On the other hand, the material used for the second interlayer insulating layer 37b is not particularly limited, but is preferably an insulating material having a higher refractive index (for example, a refractive index of 2.45 to 2.9) than the material of the first interlayer insulating layer 37a. For example, titanium dioxide, titania, rutile and the like are included.
[0045]
The thickness of the first interlayer insulating layer 37a and the thickness of the second interlayer insulating layer 37b are preferably set so that the first insulating layer 37 functions as an anti-reflection film. That is, the light that enters from above the insulating layer 37, is reflected at the interface between the first interlayer insulating layer 37a and the second interlayer insulating layer 37b, passes through the second interlayer insulating layer 37b, and the light of the first interlayer insulating layer 37a. The thickness is set such that light reflected by the lower surface and passing through the first and second interlayer insulating layers 37a and 37b cancels each other due to an interference effect. This makes it possible to effectively reduce the amount of light of a specific wavelength arbitrarily selected to enter the channel region. The thickness of the second interlayer insulating layer 37b in the case where the upper surface of the second interlayer insulating layer 37b is not flat but provided in, for example, a trapezoidal shape (FIG. 5) corresponds to the thickness of the semiconductor layer 34 of the second interlayer insulating layer 37b. It refers to the thickness of the portion located above.
[0046]
The upper surface of the first interlayer insulating layer 37a is preferably substantially flat. Thereby, the thicknesses of the first interlayer insulating layer 37a and the second interlayer insulating layer 37b can be more accurately controlled. At the same time, irregular reflection of light at the flattened interface is suppressed, and by adjusting the refractive index of each interlayer insulating layer, the traveling direction of light can be controlled in a desired direction.
[0047]
In the configuration of the present embodiment described above, the insulating layer 37 is composed of two layers having different refractive indices, but may have a laminated structure of three or more layers. In that case, in order to enhance the light-shielding effect, it is desirable to set the refractive index lower as the layer becomes lower.
[0048]
Next, with reference to FIGS. 4A to 4E and FIGS. 5A to 5C, a method of manufacturing the semiconductor device according to the embodiment of the present invention will be described. Here, a method for manufacturing an active matrix substrate will be described as an example, but the present invention is not limited to this.
[0049]
First, as shown in FIG. 4A, a lower light-shielding layer 32 having a laminated structure of, for example, a metal film and a silicon film is formed on a transparent insulating substrate 31 made of glass, quartz, or the like. The lower light-shielding layer 32 is formed by depositing, for example, a metal containing a high-melting point metal material and polysilicon on the surface of the substrate 31 by using a CVD method or a sputtering method or the like, and then using photolithography, etching, or the like to obtain a predetermined shape. This is performed by patterning.
[0050]
Next, as shown in FIG. 4B, the entire surface of the transparent insulating substrate 31 on which the lower light shielding layer 32 is formed is covered with SiO 2. ₂ An insulating layer 33 such as a film is formed.
[0051]
Thereafter, as shown in FIG. 4C, a semiconductor layer 34 to be an active layer of the thin film transistor is formed on the insulating layer 33. The semiconductor layer 34 includes an amorphous, polycrystalline or single-crystal Si film, a Ge film, a GaAs film, a GaP film, or the like. The method for forming the semiconductor layer 34 is not particularly limited. For example, in the case where the semiconductor layer 34 is formed using a polycrystalline silicon film, an amorphous silicon film having a thickness of 50 μm or more and 150 μm or less is deposited on the insulating layer 33, and the deposited film is subjected to heat treatment under high-temperature conditions or laser light irradiation. It can be formed by polycrystallization. The formed semiconductor layer 34 is patterned into a predetermined shape by photolithography, etching, or the like. After the patterning, a step of implanting impurity ions into the semiconductor layer 34 may be performed in order to suppress the threshold voltage.
[0052]
Subsequently, a gate oxide film 35 is formed over the entire surface of the insulating film 33 on which the semiconductor layer 34 is formed, as shown in FIG. The gate oxide film 35 is formed by a method of newly depositing an oxide film using a CVD method or the like, a method of oxidizing the surface of the semiconductor layer 34, a method of newly depositing, and a method of oxidizing the surface of the semiconductor layer 34 in combination. It is formed. On the gate oxide film 35, a gate electrode 36 is formed so as to cover a portion of the semiconductor layer 34 to be a channel region.
[0053]
Using the gate electrode 36 as a mask, impurity ions such as P and B are implanted into the semiconductor layer 34 as shown in FIG. Impurity ions are implanted into regions of the semiconductor layer 34 located on both sides of the gate electrode 36 to become a source region 34s and a drain region 34d, respectively. The region of the semiconductor layer 34 immediately below the gate electrode 36 serving as a mask is not implanted with impurity ions, and becomes a channel region 34c.
[0054]
Next, as shown in FIG. 5A, an insulating layer 37 is formed on the entire surface of the gate insulating film 35 on which the gate electrode 36 is formed, for example, by the following method.
[0055]
First, the first interlayer insulating layer 37a is formed by, for example, a CVD method. The material used for the first interlayer insulating layer 37a is, for example, SiO with a refractive index of 1.45. ₂ It is. After the formation of the first interlayer insulating layer 37a, preferably, the surface of the first interlayer insulating layer 37a is subjected to a planarization process. In particular, when the entire surface of the first interlayer insulating layer 37a is planarized, it is advantageous in controlling light refraction and the like. The flattening treatment can be performed by a CMP (Chemical Mechanical Polishing) method, an etch-back method, or the like. Among them, the CMP method is suitable for the flattening process of the first interlayer insulating layer 37a for the following reasons. Generally, an insulating layer obtained by depositing an insulating material on a high-density integrated circuit element has irregularities corresponding to the shape of the circuit element below. In the etch back method, since the insulating material is removed over the surface of the insulating layer, such irregularities are likely to remain on the surface of the insulating layer after the etch back. Therefore, the surface of the insulating layer is partially planarized, but it is difficult to planarize the entire surface. On the other hand, according to the CMP method, the convex portion of the insulating layer is physically polished, and at the same time, the surface of the insulating layer is microscopically polished chemically. it can.
[0056]
The second interlayer insulating layer 37b is formed on the planarized upper surface of the first interlayer insulating layer 37a by, for example, a CVD method. In the present embodiment, the second interlayer insulating layer 37b is provided in a trapezoidal shape so as to increase in thickness above the semiconductor layer 34, but may be provided so as to have substantially the same thickness over the entire surface. Of course. The material used for the second interlayer insulating layer 37b is formed using, for example, titanium dioxide having a refractive index of 2.5. The thickness of each of the first interlayer insulating layer 37a and the second interlayer insulating layer 37b is preferably set such that the insulating layer 37 functions as an anti-reflection film.
[0057]
Next, a contact hole 37c reaching the source region 34s and the drain region 34d of the semiconductor layer 34 is formed in the insulating layer 37 and the gate insulating film 35. Subsequently, a conductive material is deposited over the upper surface of the insulating layer 37 to form a conductive layer. At this time, since the conductive material is also filled in the contact hole 37c, a conductive layer (contact portion) is also formed in the contact hole 37c. Preferred conductive materials are, for example, metal materials having a light-shielding property, such as Al, Ti, and W. Note that the conductive layer can be formed by filling the contact hole 37c with a conductive material and then depositing the conductive material on the insulating layer 37. In that case, the conductive material filled in the contact hole 37a and the conductive material deposited on the insulating layer 37 may be different. Among them, it is preferable that at least the conductive material deposited on the insulating layer 37 has a light-shielding property, since the obtained electrodes 38 and 39 can exhibit a function of shielding the semiconductor layer 34 from light.
[0058]
After forming the conductive layer, the conductive layer is subjected to etching or the like to form a source electrode 38 and a drain electrode 39 having desired shapes so as to include the respective contact portions. In the present embodiment, CF ₄ Gas, CF ₄ And CHF ₃ The source electrode 38 and the drain electrode 39 having a shape extending in the channel width direction are formed by performing dry etching using a mixed gas or the like.
[0059]
Next, as shown in FIG. 5B, a nitride film 40 is formed on the entire surface of the second interlayer insulating layer 37b on which the source electrode 38 and the drain electrode 39 are respectively formed, and subsequently, an oxide film 41 is formed. . The nitride film 40 and the oxide film 41 function as a passivation film for protecting the source electrode 38 and the drain electrode 39 formed of a metal material. After forming the nitride film 40, a hydrogenation process is performed. After that, the surface of the nitride film 40 is flattened by, for example, etch back, CMP, or the like.
[0060]
On the planarized nitride film 40, as shown in FIG. 5C, an upper light-shielding layer 42 is provided by using a CVD method, a sputtering method, or the like. The upper light-shielding layer 42 can be formed using the same light-shielding material as the lower light-shielding layer 32 and in the same manner as the lower light-shielding layer 32.
[0061]
Next, a contact hole reaching the drain electrode 39 is formed in the nitride film 40 and the oxide film 41. Next, a transparent metal film is deposited on the oxide film 41 using, for example, ITO and etched into a predetermined shape to form a pixel electrode. This pixel electrode is connected to the drain electrode 39 via the metal filled in the contact hole.
[0062]
In each of the above steps, the maximum process temperature can be 900 ° C. or more and 1200 ° C. or less. In particular, when a material having high heat resistance such as a high melting point metal material is used for the lower light-shielding layer 32, it can be reliably manufactured even at the relatively high temperature as described above. Therefore, a semiconductor device having excellent characteristics requiring a relatively high process temperature can be obtained.
[0063]
Note that the substrate 31 only needs to have an insulating surface. ₂ A semiconductor substrate having an insulating film such as
[0064]
Preferred materials for the lower light-shielding layer 32 include metals such as Ta, Ti, W, Mo, Cr and Ni (the melting points of each metal are Ta: 2990 ° C., Ti: 1660 ° C., W: 3400 ° C., Mo: 2620 ° C.) , Cr: 1860 ° C, Ni: 1450 ° C), semiconductor such as polysilicon, MoSi ₂ , TaSi ₂ , WSi ₂ , CoSi ₂ , NiSi ₂ And metal silicide such as PtSi, and Pd ₂ S, HfN, ZrN, TiN, TAN, NbN, TiC, TaC and TiB ₂ And the like. The lower light-shielding layer 32 may have a single-layer structure, or may have a laminated structure in which the above materials are combined. The above materials are easy to form a film and have excellent light-shielding properties. Further, since the melting point of the metal material is 1450 ° C. or more, the melting point of the silicon film is about 1400 ° C., and the melting point of the silicide film is 1300 ° C. to 1500 ° C., the lower light-shielding layer 32 formed using these films is extremely low. Has high heat resistance. Therefore, heat treatment can be performed at a high temperature of 900 ° C. or more and 1200 ° C. or less in a manufacturing process after the formation of the lower light-shielding layer 32. Further, such a lower light-shielding layer having excellent heat resistance can be applied to not only a normal backlight but also a display device using a lamp that emits strong light such as a halide lamp for projection.
[0065]
The thickness of the insulating layer 33 provided on the lower light-shielding layer 32 is preferably set so that the insulating layer 33 functions as an antireflection film. That is, the light is incident on the insulating layer 33 from above, is reflected by the lower light-shielding layer 32, passes through the insulating film 33, and has a thickness such that the light reflected on the upper surface of the insulating layer 33 is canceled by the interference effect. Is set. This makes it possible to more effectively reduce the amount of light having a specific wavelength incident on the semiconductor layer 34. Note that the optimum thickness of the insulating layer 33 differs depending on the target wavelength.
[0066]
The preferred material of the upper light-shielding layer 42 is the same as the preferred material of the lower light-shielding layer 32 described above. The preferred shape of the upper light-shielding layer 42 varies depending on the path of light to be blocked, the distance between the upper light-shielding layer 42 and the semiconductor layer 34, the configuration of the semiconductor device to be applied, and the like. Typically, as shown in FIG. 1B, the length of the upper light shielding layer 42 in the channel width direction is substantially the same as the length of the source electrode 38 and the drain electrode 39 in the same direction. Further, as shown in FIG. 1B, the upper light-shielding layer 42 and the electrodes 38 and 39 substantially overlap with the nitride layer 40 interposed therebetween. With such a configuration, the area where light is substantially shielded can be made larger than the area of the upper light-shielding layer 42 by the combination of the upper light-shielding layer 42 and the electrodes 38 and 39. In particular, when the semiconductor device of the present embodiment is a display device, the light-shielding effect can be enhanced without increasing the area of the upper light-shielding layer 42, so that a decrease in the aperture ratio can be suppressed.
[0067]
Further, in the above embodiment, the top gate type TFT is adopted, but the same light shielding effect can be obtained by adopting the bottom gate type TFT instead. In that case, for example, a configuration in which a gate electrode is provided below the channel region instead of the lower light-shielding layer 32 may be employed.
[0068]
As the TFT of the semiconductor device of the present invention, it is preferable to employ a top gate type TFT. This is because the lower light-shielding layer 32 can be easily installed, light can be shielded immediately above the channel region 34a by the gate electrode 36, and the gate electrode 36 can be used as a mask in a manufacturing process.
[0069]
【The invention's effect】
According to the present invention, since the amount of light incident on the channel region of the TFT can be reduced, deterioration of the TFT characteristics is suppressed.
[0070]
INDUSTRIAL APPLICABILITY The semiconductor device of the present invention is suitably applied to a non-self-luminous display device such as a transmissive liquid crystal display device, a transmissive / reflective liquid crystal display device, and a projection liquid crystal display device or an electrophoretic display device.
[Brief description of the drawings]
FIGS. 1A and 1B are cross-sectional views illustrating a schematic configuration of an embodiment of a semiconductor device according to the present invention.
FIG. 2 is a cross-sectional view illustrating a schematic configuration of a semiconductor device used for a wave optics simulation.
FIG. 3 is a graph showing a simulation result of a relationship between a refractive index of an insulating layer and a light amount incident on a channel region.
FIGS. 4A to 4E are process cross-sectional views illustrating an embodiment of a method for manufacturing a semiconductor device according to the present invention.
FIGS. 5A to 5C are process cross-sectional views illustrating an embodiment of the manufacturing method according to the present invention.
FIG. 6 is a cross-sectional view illustrating a schematic configuration of a conventional semiconductor device.
[Explanation of symbols]
31 Insulating substrate
32 Lower shading layer
33 insulating layer
34 Semiconductor Layer
35 Gate insulating film
36 Gate electrode
37 Insulation layer
37a first interlayer insulating layer
37b Second interlayer insulating layer
38 source electrode
39 Drain electrode
40 nitride film
41 Oxide film
42 Upper shading layer
61 Glass substrate
62 Gate electrode
63 Gate insulating film
64 α-Si semiconductor layer
65 Blocking layer
66 Metal semiconductor compound layer
67 Low resistance semiconductor layer
68 Source / drain electrode layer
69 Passivation film
70 Light shielding film
72 liquid crystal layer

Claims

A semiconductor device comprising a substrate having an insulating surface and a thin film transistor having a semiconductor layer formed on the insulating surface,
A first insulating layer formed on the semiconductor layer;
A first conductive portion and a second conductive portion formed from a conductive layer formed on the first insulating layer and electrically connected to a source region and a drain region of the semiconductor layer, respectively;
A second insulating layer formed on the first conductive portion and the second conductive portion;
An upper light-shielding layer provided on the second insulating layer,
The first insulating layer has a first interlayer insulating layer having a refractive index n1, and a second interlayer insulating layer formed on the first interlayer insulating layer and having a refractive index n2 different from the refractive index n1. The semiconductor device according to claim 1.

The first conductive portion and the second conductive portion each include at least a part of a material having a light shielding property, and at least a portion of the first conductive portion and the second conductive portion cover at least a portion of the semiconductor layer. The semiconductor device according to claim 1.

3. The semiconductor device according to claim 1, further comprising: a lower light-shielding layer provided between the insulating surface and the semiconductor layer; and a third insulating layer formed between the lower light-shielding layer and the semiconductor layer. The semiconductor device according to any one of the above.

4. The semiconductor device according to claim 1, wherein an upper surface of said first interlayer insulating layer is substantially flat.

The semiconductor device according to claim 1, wherein a refractive index n1 of the first interlayer insulating layer is smaller than a refractive index n2 of the second interlayer insulating layer.

The semiconductor device according to claim 1, wherein a size of the upper light-shielding layer in a channel width direction is substantially the same as a size of the first conductive portion and the second conductive portion in a channel width direction.

The semiconductor device according to claim 1, further comprising a gate insulating film between the semiconductor layer and the first insulating layer, further comprising a gate electrode on the gate insulating film, the gate electrode covering a channel region of the semiconductor layer. The semiconductor device according to any one of the above.

The semiconductor according to claim 1, wherein the thickness of the first interlayer insulating layer and the thickness of the second interlayer insulating layer are set such that the first insulating layer functions as an anti-reflection film. apparatus.

9. The semiconductor device according to claim 1, wherein said lower light-shielding layer contains a high-melting point metal material.

A method for manufacturing a semiconductor device comprising: a substrate having an insulating surface; and a thin film transistor having a semiconductor layer formed on the insulating surface,
Forming the semiconductor layer on the insulating surface;
Forming a first insulating layer on the semiconductor layer, wherein forming a first interlayer insulating layer having a refractive index n1 on the semiconductor layer; and forming a first insulating layer on the first interlayer insulating layer. Forming a second interlayer insulating layer having a refractive index n2 different from the refractive index n1, and
Forming a conductive layer on the first insulating layer, the conductive layer being electrically connected to portions of the semiconductor layer that are to be a source region and a drain region;
Forming, from the conductive layer, a first conductive portion and a second conductive portion that are electrically connected to portions of the semiconductor layer to be a source region and a drain region, respectively;
Forming a second insulating layer on the first conductive portion and the second conductive portion;
Providing an upper light-shielding layer on the second insulating layer.

Before the step of forming the semiconductor layer,
Providing a lower light-shielding layer on the insulating surface;
11. The method of manufacturing a semiconductor device according to claim 10, further comprising: forming a third insulating layer on the lower light-shielding layer, wherein the semiconductor layer is formed on the third insulating layer in the semiconductor forming step. Method.

12. The method according to claim 10, further comprising, between the step of forming the first interlayer insulating layer and the step of forming the second interlayer insulating layer, performing a planarization process on an upper surface of the first interlayer insulating layer. 13. The method for manufacturing a semiconductor device according to item 5.

The method according to claim 12, wherein the planarization is performed by a CMP method.

Between the step of forming the semiconductor layer and the step of forming the first insulating layer,
Forming a gate insulating film on the semiconductor layer;
Forming a gate electrode on the gate insulating film to cover a portion to be a channel region in the semiconductor layer;
11. A step of doping the semiconductor layer with an impurity using the gate electrode as a mask, wherein the step of forming the first insulating layer includes forming the first insulating layer on the gate electrode. 14. The method for manufacturing a semiconductor device according to any one of items 1 to 13.

15. The method according to claim 10, wherein a maximum process temperature is 900 ° C. or more and 1200 ° C. or less in each of the steps.