JP2004173257A

JP2004173257A - Optical coupling semiconductor relay device

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Publication number: JP2004173257A
Application number: JP2003366936A
Authority: JP
Inventors: Kazuo Yamagishi; 和夫山岸
Original assignee: Renesas Semiconductor Manufacturing Co Ltd; Kansai Nippon Electric Co Ltd
Current assignee: Renesas Semiconductor Manufacturing Co Ltd; Kansai Nippon Electric Co Ltd
Priority date: 2002-10-29
Filing date: 2003-10-28
Publication date: 2004-06-17

Abstract

<P>PROBLEM TO BE SOLVED: To provide an optical coupling semiconductor relay device for reducing the resistance between the output terminals when the optical coupling semiconductor relay device for ac/dc is on. <P>SOLUTION: A bi-directional switch element 20 to be used in an optical coupling semiconductor relay device is composed of MOSFETs 21a, 21b and a PNP transistor formed on a silicon layer 33 of SOI substrate 30. On the silicon layer 33, an n-type well area 34 is formed in a racetrack shape pattern, in inner area and outer area of which p-type base areas 35a, 35b of the MOSFETs 21a, 21b are respectively formed to reach a silicon oxide film 32 through p-type well areas 44a, 44b. A silicon layer 33 including the n-type well area 34 sandwiched between p-type well areas 44a, 44b constitutes common drain area 36 of the MOSFETs 21a, 21b. The PNP transistor is formed by making the base areas 35a, 35b as an emitter and a collector, and the common drain area 36 as a base. <P>COPYRIGHT: (C)2004,JPO

Description

本発明は、スイッチ素子として双方向形スイッチ素子を用いた光結合型半導体リレー装置に関する。 The present invention relates to an optically coupled semiconductor relay device using a bidirectional switch element as a switch element.

この種の光結合型半導体リレー装置は、従来の電磁リレー装置に代わりリレー装置として小型、高感度、高速、高信頼性化等したものとして開発されたもので、電気信号を半導体発光素子、例えば、発光ダイオードで光信号に変換し、発光ダイオードと光結合された半導体光起電素子、例えば、光起電ダイオード（ＰＶＤ；Photo Voltaic Diode）アレーで光信号を電気信号に変換し、この電気信号によってスイッチ素子としてのＭＯＳＦＥＴを駆動させ、出力接点信号を得るようにしている。この種の光結合型半導体リレー装置として、交流・直流の共用が可能な光結合型半導体リレー装置がある（例えば、特許文献１参照。）。 This type of optically coupled semiconductor relay device has been developed as a small, high-sensitivity, high-speed, high-reliability relay device instead of a conventional electromagnetic relay device. A light emitting diode converts the light signal into an electric signal, and converts the light signal into an electric signal with a semiconductor photovoltaic device optically coupled to the light emitting diode, for example, a photovoltaic diode (PVD) array. Drives a MOSFET as a switch element to obtain an output contact signal. As this type of optically-coupled semiconductor relay device, there is an optically-coupled semiconductor relay device capable of sharing AC and DC (for example, see Patent Document 1).

以下、特許文献１に示されているソリッドステートリレー回路について、図６を参照して説明する。入力端子１ａ、１ｂ間に電気信号を供給すると、入力端子１ａ、１ｂ間に接続された半導体発光素子としての発光ダイオード２で光信号に変換される。この光信号は、発光ダイオード２と光結合された半導体光起電素子としての複数個直列接続の光起電ダイオード３で構成された光起電ダイオードアレー４で電気信号に変換される。この電気信号は、放電回路５を介して、スイッチ素子としてのソースを共通に逆直列接続した２個のエンハンスメント形（ノーマリオフ形）のＮチャネル型ＭＯＳＦＥＴ６、７のそれぞれのゲート・ソース間に供給され、ＭＯＳＦＥＴ６、７をオン駆動させ、ＭＯＳＦＥＴ６、７のそれぞれのドレインに接続された出力端子８ａ、８ｂ間にノーマリオープンの出力接点信号を得るようにしている。 Hereinafter, a solid state relay circuit disclosed in Patent Document 1 will be described with reference to FIG. When an electric signal is supplied between the input terminals 1a and 1b, the electric signal is converted into an optical signal by a light emitting diode 2 as a semiconductor light emitting element connected between the input terminals 1a and 1b. This light signal is converted into an electric signal by a photovoltaic diode array 4 composed of a plurality of photovoltaic diodes 3 connected in series as semiconductor photovoltaic elements optically coupled to the light emitting diode 2. This electric signal is supplied via the discharge circuit 5 between the gate and source of each of two enhancement-type (normally-off) N-channel MOSFETs 6 and 7 in which sources as switching elements are commonly connected in anti-series. , The MOSFETs 6 and 7 are turned on to obtain normally open output contact signals between the output terminals 8a and 8b connected to the respective drains of the MOSFETs 6 and 7.

放電回路５は、ダイオード９、１０とサイリスタ１１とで構成されている。
ダイオード９は、光起電ダイオードアレー４のアノードとＭＯＳＦＥＴ６、７のそれぞれのゲートとの間にアノードを共通にして接続され、ダイオード１０は、光起電ダイオードアレー４のカソードとＭＯＳＦＥＴ６、７のそれぞれのソースとの間にカソードを共通にして接続されている。サイリスタ１１は、アノードがダイオード９のカソードとＭＯＳＦＥＴ６、７のゲートとの接続点に接続され、カソードがダイオード１０のアノードとＭＯＳＦＥＴ６、７のソースとの接続点に接続され、Ｎ極ゲートが光起電ダイオードアレー４のアノードとダイオード９のアノードとの接続点に接続され、Ｐ極ゲートが光起電ダイオードアレー４のカソードとダイオード１０のカソードとの接続点に接続されている。 The discharging circuit 5 includes diodes 9 and 10 and a thyristor 11.
The diode 9 is connected in common between the anode of the photovoltaic diode array 4 and the gates of the MOSFETs 6 and 7, and the diode 10 is connected to the cathode of the photovoltaic diode array 4 and the MOSFETs 6 and 7, respectively. And the source is connected in common with the cathode. The thyristor 11 has an anode connected to a connection point between the cathode of the diode 9 and the gates of the MOSFETs 6 and 7, a cathode connected to a connection point between the anode of the diode 10 and the sources of the MOSFETs 6 and 7, and an N-pole gate connected to the photovoltaic element. The P-pole gate is connected to the connection point between the anode of the photo diode array 4 and the anode of the diode 9, and the connection point between the cathode of the photovoltaic diode array 4 and the cathode of the diode 10.

上記構成のソリッドステートリレー回路において、入力端子１ａ、１ｂ間に電気信号が供給されると、発光ダイオード２で光信号に変換され、光起電ダイオードアレー４で再び電気信号に変換されるが、このとき、放電回路５に用いているサイリスタ１１はオフ状態であり、抵抗値が極めて高いため、光起電ダイオードアレー４からの電気信号による電荷はダイオード９、１０を通ってＭＯＳＦＥＴ６、７のそれぞれのゲートにただちに印加される。 In the solid state relay circuit having the above configuration, when an electric signal is supplied between the input terminals 1a and 1b, the electric signal is converted into an optical signal by the light emitting diode 2 and is converted again into an electric signal by the photovoltaic diode array 4. At this time, since the thyristor 11 used in the discharge circuit 5 is in the off state and has a very high resistance value, the electric signal from the photovoltaic diode array 4 passes through the diodes 9 and 10 to charge the MOSFETs 6 and 7 respectively. Is applied immediately to the gate of

次に、入力端子１ａ、１ｂ間に供給されていた電気信号が供給されなくなると、発光ダイオード２からの光信号がなくなり、光起電ダイオードアレー４からの電気信号もなくなるが、ダイオード９、１０およびサイリスタ１１によりＭＯＳＦＥＴ６、７のそれぞれのゲート電圧は、そのまま保たれている。この状態で光起電ダイオードアレー４では自己放電により電圧が低下する。この電圧低下により、まずダイオード９、１０がオフ状態になる。このためサイリスタ１１のＮ極ゲート、Ｐ極ゲートのインピーダンスがきわめて高くなり、極く僅かの電流でサイリスタ１１がオンするようになる。更に、電圧が低下するとＮ極ゲートあるいはＰ極ゲートが順方向にバイアスされる。ゲートの感度がきわめて高いため、光起電ダイオードアレー４のわずかな自己放電電流でも容易にサイリスタ１１はオンする。 Next, when the electric signal supplied between the input terminals 1a and 1b is no longer supplied, the light signal from the light emitting diode 2 disappears and the electric signal from the photovoltaic diode array 4 also disappears. The gate voltage of each of the MOSFETs 6 and 7 is kept as it is by the thyristor 11. In this state, the voltage of the photovoltaic diode array 4 decreases due to self-discharge. Due to this voltage drop, first, the diodes 9 and 10 are turned off. Therefore, the impedance of the N-pole gate and the P-pole gate of the thyristor 11 becomes extremely high, and the thyristor 11 is turned on with a very small current. Further, when the voltage decreases, the N-pole gate or the P-pole gate is forward biased. Since the sensitivity of the gate is extremely high, the thyristor 11 is easily turned on by a small self-discharge current of the photovoltaic diode array 4.

サイリスタ１１は自己保持特性を持つため、一度オンすると、アノード、カソード間の電位が１Ｖ程度に下がるまでオン状態を保つ。このため、ＭＯＳＦＥＴ６、７のゲートに蓄積された電荷は、サイリスタ１１を通って速やかに放電されＭＯＳＦＥＴ６、７はオフする。 Since the thyristor 11 has a self-holding characteristic, once turned on, the thyristor 11 is kept on until the potential between the anode and the cathode drops to about 1V. Therefore, the electric charges accumulated in the gates of the MOSFETs 6 and 7 are quickly discharged through the thyristor 11, and the MOSFETs 6 and 7 are turned off.

ところで、上述のソリッドステートリレー回路では、交流・直流の共用を可能とするため、ＭＯＳＦＥＴ６、７を２個逆直列に接続した回路となっており、ＭＯＳＦＥＴ６、７を２チップ構成とすると小型化に不利であり、また製造コストを低減する上でも問題である。この問題を解決するために２個のＭＯＳＦＥＴを１チップ化したものが提案されている（例えば、特許文献２、３参照。）。以下、特許文献２、３に示されているＳＯＩ構造を利用した双方向形ＬＤＭＯＳＦＥＴ（Lateral Double Diffused MOSFET）について、図７を参照して説明する。この双方向形ＬＤＭＯＳＦＥＴは、ＳＯＩ構造を有しており、半導体基板１０１の上に絶縁層１０２を介してｎ⁻型半導体層１０３が形成されている。ｎ型半導体層１０３の表面側には２つのｎ^＋型ドレイン領域１０４、１０５が形成されているとともに、両ドレイン領域１０４、１０５の間でｐ型ウェル領域１０６が形成されている。ｐ型ウェル領域１０６は絶縁層１０２に達する深さに形成されており、半導体層１０３を２つの領域に分割している。さらに、ｐ型ウェル領域１０６の中には、２つのｎ^＋型ソース領域１０７、１０８が形成されている。ドレイン領域１０４、１０５とｐ型ウェル領域１０６とは半導体層１０３の表面に露出し、ソース領域１０７、１０８はｐ型ウェル領域１０６の表面に露出している。各ドレイン領域１０４、１０５の表面形状は矩形状に形成されており、各ソース領域１０７、１０８の表面形状はそれぞれドレイン領域１０４、１０５を所定距離だけ離間して囲む形状に形成されている。ｐ型ウェル領域１０６上には、ゲート絶縁膜１１０、１１１を介して絶縁ゲート型のゲート電極１１２、１１３が形成されており、両ゲート電極１１２、１１３は共通に接続されている。ドレイン領域１０４、１０５にはそれぞれドレイン電極１１４、１１５が接続されている。さらに、ソース領域１０７、１０８とｐ型ウェル領域１０６とに跨がる形でソース電極１１７が接続されている。図７の断面図は、図８に示す双方向形ＬＤＭＯＳＦＥＴの平面パターンのＢ−Ｂ’断面を示したものである。 By the way, the above-mentioned solid-state relay circuit is a circuit in which two MOSFETs 6 and 7 are connected in anti-series in order to enable sharing of AC and DC. It is disadvantageous and also a problem in reducing the manufacturing cost. In order to solve this problem, two MOSFETs have been proposed as one chip (for example, see Patent Documents 2 and 3). Hereinafter, a bidirectional LDMOSFET (Lateral Double Diffused MOSFET) using an SOI structure disclosed in Patent Documents 2 and 3 will be described with reference to FIG. This bidirectional LDMOSFET has an SOI structure, and an n ⁻ type semiconductor layer 103 is formed on a semiconductor substrate 101 via an insulating layer 102. On the surface side of the n-type semiconductor layer 103, two n ⁺ -type drain regions 104 and 105 are formed, and a p-type well region 106 is formed between the two drain regions 104 and 105. The p-type well region 106 is formed to a depth reaching the insulating layer 102, and divides the semiconductor layer 103 into two regions. Further, two n ⁺ -type source regions 107 and 108 are formed in the p-type well region 106. The drain regions 104 and 105 and the p-type well region 106 are exposed on the surface of the semiconductor layer 103, and the source regions 107 and 108 are exposed on the surface of the p-type well region 106. The surface shape of each of the drain regions 104 and 105 is formed in a rectangular shape, and the surface shape of each of the source regions 107 and 108 is formed to surround the drain regions 104 and 105 with a predetermined distance therebetween. On the p-type well region 106, insulated gate type gate electrodes 112 and 113 are formed via gate insulating films 110 and 111, and both gate electrodes 112 and 113 are commonly connected. Drain electrodes 114 and 115 are connected to the drain regions 104 and 105, respectively. Further, a source electrode 117 is connected so as to extend over the source regions 107 and 108 and the p-type well region 106. The cross-sectional view of FIG. 7 shows a cross-section BB ′ of the plane pattern of the bidirectional LDMOSFET shown in FIG.

上述した双方向形ＬＤＭＯＳＦＥＴをオン状態にするには、ゲート電極１１２、１１３とソース電極１１７の間にゲート電極１１２、１１３が正電位になるように電圧を印加する。このとき、ｐ型ウェル領域１０６におけるゲート絶縁膜１１０、１１１の直下にチャネルが形成される。ここで、ドレイン電極１１４、１１５間にドレイン電極１１４側が高電位になるように電圧が印加されているとすれば、ドレイン電極１１４→ドレイン領域１０４→半導体層１０３→ゲート電極１１２に対応するチャネル→ソース領域１０７→ソース電極１１７→ソース領域１０８→ゲート電極１１３に対応するチャネル→半導体層１０３→ドレイン領域１０５→ドレイン電極１１５の経路で電流が流れる。ドレイン電極１１４、１１５に印加される電圧極性が逆になった場合には電流の向きが逆になるが同様に動作する。 To turn on the above-described bidirectional LDMOSFET, a voltage is applied between the gate electrodes 112 and 113 and the source electrode 117 so that the gate electrodes 112 and 113 have a positive potential. At this time, a channel is formed immediately below the gate insulating films 110 and 111 in the p-type well region 106. Here, if a voltage is applied between the drain electrodes 114 and 115 so that the potential of the drain electrode 114 becomes high, the drain electrode 114 → the drain region 104 → the semiconductor layer 103 → the channel corresponding to the gate electrode 112 → A current flows through the path of the source region 107 → the source electrode 117 → the source region 108 → the channel corresponding to the gate electrode 113 → the semiconductor layer 103 → the drain region 105 → the drain electrode 115. When the polarity of the voltage applied to the drain electrodes 114 and 115 is reversed, the direction of the current is reversed, but the operation is the same.

一方、上述した双方向形ＬＤＭＯＳＦＥＴをオフ状態にするには、ゲート電極１１２、１１３とソース電極１１７とを短絡させる。これによってｐ形ウェル領域１０６においてゲート絶縁膜１１０、１１１の直下に形成されていたチャネルが消滅し電流が流れなくなり、オフ状態になるのである。オフ状態ではドレイン電極１１４、１１５間に正負いずれの電圧を印加しても電流は流れない。つまり、交流電圧に対してオフ状態になる。 On the other hand, to turn off the above-described bidirectional LDMOSFET, the gate electrodes 112 and 113 and the source electrode 117 are short-circuited. As a result, the channel formed immediately below the gate insulating films 110 and 111 in the p-type well region 106 disappears, no current flows, and the p-type well region 106 is turned off. In the off state, no current flows regardless of whether a positive or negative voltage is applied between the drain electrodes 114 and 115. That is, it is turned off with respect to the AC voltage.

上述した双方向形ＬＤＭＯＳＦＥＴを用いると、１チップで交流電力をオン・オフさせることができる。
特許第２５２２２４９号明細書（第３−４頁、第１図）特許第３２２２８４７号明細書（「００１７」−「００２１」欄、図１）特開２００１−２７４４０７号公報（「０００６」−「００１０」欄、図８、図９） When the above-described bidirectional LDMOSFET is used, AC power can be turned on / off with one chip.
Japanese Patent No. 2522249 (page 3-4, FIG. 1) Patent No. 3222847 ("0017"-"0021" column, FIG. 1) JP 2001-274407 A (“0006”-“0010” column, FIGS. 8 and 9)

ところで、上述した従来の双方向形ＬＤＭＯＳＦＥＴの等価回路は、図６に示したＭＯＳＦＥＴ６、７を２個逆直列に接続した回路と同じであり、オン抵抗が２個のＭＯＳＦＥＴのオン抵抗の和となり、オン抵抗をさらに低減する上で問題である。また、上述した従来の双方向形ＬＤＭＯＳＦＥＴは、ｐ型ウェル領域１０６を絶縁層１０２まで到達させた構造とすることにより出力容量を低減している。しかし、高周波信号制御のためにはさらに出力容量を低減する必要がある。
本発明は上記問題点に鑑みてなされたものであり、その目的は、双方向形スイッチ素子のオン抵抗をさらに低減した光結合型半導体リレー装置を提供することを目的とする。 Incidentally, the equivalent circuit of the above-described conventional bidirectional LDMOSFET is the same as the circuit in which two MOSFETs 6 and 7 shown in FIG. 6 are connected in anti-series, and the on-resistance is the sum of the on-resistances of the two MOSFETs. This is a problem in further reducing the on-resistance. Further, the above-described conventional bidirectional LDMOSFET has a structure in which the p-type well region 106 reaches the insulating layer 102 to reduce the output capacitance. However, it is necessary to further reduce the output capacity for high-frequency signal control.
The present invention has been made in view of the above problems, and has as its object to provide an optically coupled semiconductor relay device in which the on-resistance of a bidirectional switch element is further reduced.

（１）本発明の光結合型半導体リレー装置は、半導体発光素子と、半導体発光素子からの光信号を電気信号に変換する半導体光起電素子と、この電気信号によって駆動される双方向形スイッチ素子とを具備した光結合型半導体リレー装置において、双方向形スイッチ素子が、半導体基板上に絶縁層を介して形成された一導電型半導体層に構成される第１のＭＯＳＦＥＴ、第２のＭＯＳＦＥＴおよびバイポーラトランジスタからなり、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとは、前記半導体層に形成された閉じた一導電型共通ドレイン領域により逆直列接続され、第１のＭＯＳＦＥＴは、前記半導体層に前記共通ドレイン領域に取囲まれて形成された他導電型第１ベース領域と、前記第１ベース領域に形成された一導電型第１ソース領域と、前記共通ドレイン領域と第１ソース領域間の第１ベース領域上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ベース領域および第１ソース領域に接続された第１ソース電極とを備え、第２のＭＯＳＦＥＴは、前記半導体層に前記共通ドレイン領域を取囲んで形成された他導電型第２ベース領域と、前記第２ベース領域に形成された一導電型第２ソース領域と、前記共通ドレイン領域と第２ソース領域間の第２ベース領域上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ベース領域および第２ソース領域に接続された第２ソース電極とを備え、バイポーラトランジスタは、前記共通ドレイン領域をベースとし、前記第１および第２ベース領域のうち一方のベース領域をエミッタ、他方のベース領域をコレクタとして構成されていることを特徴とする。
（２）本発明の光結合型半導体リレー装置は、上記（１）項において、半導体光起電素子が、第１の半導体光起電素子と第２の半導体光起電素子とからなり、第１の半導体光起電素子が前記第１のＭＯＳＦＥＴのゲート・ソース間に接続され、第２の半導体光起電素子が前記第２のＭＯＳＦＥＴのゲート・ソース間に接続されていることを特徴とする。
（３）本発明の光結合型半導体リレー装置は、上記（１）項において、第１のＭＯＳＦＥＴは、前記第１ベース領域が、前記半導体層に前記共通ドレイン領域に取囲まれて形成された他導電型第１ウェル領域を介して前記絶縁層に達しているとともに、第２のＭＯＳＦＥＴは、前記第２ベース領域が、前記半導体層に共通ドレイン領域を取囲んで形成された他導電型第２ウェル領域を介して前記絶縁層に達していることを特徴とする。
（４）本発明の光結合型半導体リレー装置は、上記（３）項において、第１のＭＯＳＦＥＴは、前記第１ウェル領域上に、フィールド酸化膜を介して第１ゲートパッドおよび第１ソースパッドが形成されているとともに、第２のＭＯＳＦＥＴは、前記第２ウェル領域上に、フィールド酸化膜を介して第２ゲートパッドおよび第２ソースパッドが形成されていることを特徴とする。
（５）本発明の光結合型半導体リレー装置は、上記（２）項において、半導体発光素子が、第１の半導体光起電素子と第２の半導体光起電素子とに共通に光結合されていることを特徴とする。
（６）本発明の光結合型半導体リレー装置は、上記（２）項において、半導体発光素子が第１の半導体発光素子と第２の半導体発光素子とからなり、第１の半導体発光素子が前記第１の半導体光起電素子に光結合され、第２の半導体発光素子が前記第２の半導体光起電素子に光結合されていることを特徴とする。 (1) An optically coupled semiconductor relay device according to the present invention includes a semiconductor light emitting element, a semiconductor photovoltaic element that converts an optical signal from the semiconductor light emitting element into an electric signal, and a bidirectional switch driven by the electric signal. And a first MOSFET and a second MOSFET in which a bidirectional switch element is formed as a one-conductivity-type semiconductor layer formed on a semiconductor substrate via an insulating layer. And a bipolar transistor, the first MOSFET and the second MOSFET are connected in anti-series by a closed one conductivity type common drain region formed in the semiconductor layer, and the first MOSFET is connected to the semiconductor layer by the semiconductor layer. A first base region of another conductivity type formed around the common drain region, and a first source region of one conductivity type formed in the first base region; A first gate electrode formed on the first base region between the common drain region and the first source region via a first gate insulating film; and a first gate electrode connected to the first base region and the first source region. A source electrode; a second MOSFET formed in the semiconductor layer so as to surround the common drain region; and a second base region formed in the second base region. A source region, a second gate electrode formed on a second base region between the common drain region and the second source region via a second gate insulating film, and connected to the second base region and the second source region. A bipolar transistor, wherein the bipolar transistor has the common drain region as a base, one of the first and second base regions has an emitter, and the other has a base region. Characterized in that it is constructed as a collector.
(2) In the photocoupled semiconductor relay device of the present invention, in the above item (1), the semiconductor photovoltaic element comprises a first semiconductor photovoltaic element and a second semiconductor photovoltaic element. One semiconductor photovoltaic element is connected between the gate and source of the first MOSFET, and a second semiconductor photovoltaic element is connected between the gate and source of the second MOSFET. I do.
(3) In the photocoupled semiconductor relay device according to the present invention, in the above item (1), the first MOSFET is formed such that the first base region is surrounded by the common drain region in the semiconductor layer. The second MOSFET reaches the insulating layer through the first well region of the other conductivity type, and the second MOSFET has a second base region formed around the common drain region in the semiconductor layer. The insulating layer reaches the insulating layer via a two-well region.
(4) In the optically coupled semiconductor relay device of the present invention, in the above-mentioned item (3), the first MOSFET has a first gate pad and a first source pad on the first well region via a field oxide film. Is formed, and a second MOSFET is characterized in that a second gate pad and a second source pad are formed on the second well region via a field oxide film.
(5) In the photocoupled semiconductor relay device of the present invention, in the above item (2), the semiconductor light emitting element is optically coupled to the first semiconductor photovoltaic element and the second semiconductor photovoltaic element in common. It is characterized by having.
(6) In the optically coupled semiconductor relay device of the present invention, in the above item (2), the semiconductor light-emitting element comprises a first semiconductor light-emitting element and a second semiconductor light-emitting element, and the first semiconductor light-emitting element is A second semiconductor light emitting device is optically coupled to the first semiconductor photovoltaic device, and a second semiconductor light emitting device is optically coupled to the second semiconductor photovoltaic device.

本発明の光結合型半導体リレー装置によれば、双方向形スイッチ素子のソース電極間にバイポーラトランジスタが形成され、双方向形スイッチ素子のオン状態のとき、このバイポーラトランジスタがターンオンするため、光結合型半導体リレー装置の出力端子間のオン時の抵抗を低減することができる。また、ゲートパッドおよびソースパッドの直下にｐ型ウェル領域を単独に設ける必要がないので、双方向形スイッチ素子の出力容量も低減できる。 According to the optically coupled semiconductor relay device of the present invention, the bipolar transistor is formed between the source electrodes of the bidirectional switch element, and when the bidirectional switch element is in the ON state, the bipolar transistor is turned on. Resistance between the output terminals of the semiconductor relay device can be reduced. Further, since it is not necessary to provide a single p-type well region directly below the gate pad and the source pad, the output capacitance of the bidirectional switch element can be reduced.

以下に、本発明の光結合型半導体リレー装置の第１実施例について、図１を参照して説明する。尚、図６に示した構成と同一部分は同一符号を付して、重複する説明を省略する。図６に示した回路とは、受光側回路が異なる。出力端子８ａ、８ｂ間に双方向形スイッチ素子２０が接続されている。双方向形スイッチ素子２０は、２個のエンハンスメント形（ノーマリオフ形）のＮチャネル型ＭＯＳＦＥＴ２１ａ、２１ｂと、ＰＮＰトランジスタ２２とで構成されている。ＭＯＳＦＥＴ２１ａ、２１ｂは、ドレインを共通に逆直列接続され、各ソースが出力端子８ａ、８ｂに接続されている。ＰＮＰトランジスタ２２は、ベースがＭＯＳＦＥＴ２１ａ、２１ｂの直列接続点に接続されており、出力端子８ａ側が高電位のとき、エミッタおよびコレクタが出力端子８ａ、８ｂに接続され、出力端子８ｂ側が高電位のとき、コレクタおよびエミッタが出力端子８ａ、８ｂに接続されている（図１では、出力端子８ａ側が高電位のときを図示）。各ＭＯＳＦＥＴ２１ａ、２１ｂのゲート・ソース間には、各ＭＯＳＦＥＴ２１ａ、２１ｂごとに別々に、光起電ダイオードアレー４が放電回路５を介して接続されている。 Hereinafter, a first embodiment of the optically coupled semiconductor relay device of the present invention will be described with reference to FIG. The same components as those shown in FIG. 6 are denoted by the same reference numerals, and redundant description will be omitted. The light receiving side circuit is different from the circuit shown in FIG. A bidirectional switch element 20 is connected between the output terminals 8a and 8b. The bidirectional switch element 20 includes two enhancement-type (normally-off) N-channel MOSFETs 21 a and 21 b and a PNP transistor 22. The drains of the MOSFETs 21a and 21b are commonly connected in anti-series, and the respective sources are connected to the output terminals 8a and 8b. The PNP transistor 22 has a base connected to the series connection point of the MOSFETs 21a and 21b, when the output terminal 8a is at a high potential, when the emitter and collector are connected to the output terminals 8a and 8b, and when the output terminal 8b is at a high potential. , The collector and the emitter are connected to the output terminals 8a and 8b (FIG. 1 shows a case where the output terminal 8a is at a high potential). A photovoltaic diode array 4 is connected via a discharge circuit 5 between the gate and source of each of the MOSFETs 21a and 21b separately for each of the MOSFETs 21a and 21b.

上記構成の回路の動作について説明する。尚、放電回路５の動作については、従来技術での説明と同様であり、説明を省略する。入力端子１ａ、１ｂ間に電気信号が供給されると、発光ダイオード２で光信号に変換され、この光信号は、各光起電ダイオードアレー４で電気信号に変換される。この各電気信号は、各放電回路５を介して、双方向形スイッチ素子２０のＭＯＳＦＥＴ２１ａ、２１ｂのそれぞれのゲート・ソース間に供給され、後述するように双方向形スイッチ素子２０をオン駆動させる。 The operation of the circuit having the above configuration will be described. The operation of the discharge circuit 5 is the same as that described in the related art, and the description is omitted. When an electric signal is supplied between the input terminals 1a and 1b, the electric signal is converted into an optical signal by the light emitting diode 2, and this optical signal is converted into an electric signal by each photovoltaic diode array 4. These electric signals are supplied between the respective gates and sources of the MOSFETs 21a and 21b of the bidirectional switch element 20 via the respective discharge circuits 5, and turn on the bidirectional switch element 20 as described later.

次に、入力端子１ａ、１ｂ間に供給されていた電気信号が供給されなくなると、発光ダイオード２からの光信号がなくなり、各光起電ダイオードアレー４からの電気信号もなくなる。その結果、各放電回路５を介して、双方向形スイッチ素子２０のＭＯＳＦＥＴ２１ａ、２１ｂのそれぞれのゲートに蓄積された電荷が速やかに放電され双方向形スイッチ素子２０をオフさせる。 Next, when the electric signal supplied between the input terminals 1a and 1b is not supplied, the light signal from the light emitting diode 2 disappears and the electric signal from each photovoltaic diode array 4 also disappears. As a result, the charges accumulated in the respective gates of the MOSFETs 21a and 21b of the bidirectional switch element 20 are quickly discharged via the respective discharge circuits 5, and the bidirectional switch element 20 is turned off.

次に、双方向形スイッチ素子２０について説明する。双方向形スイッチ素子２０は、半導体チップの上面から見た表面パターンの一例を図２に示すように、ＭＯＳＦＥＴ２１ａ、２１ｂの後述するゲート電極３９ａ、３９ｂがゲート電極３９ａを内側、ゲート電極３９ｂを外側とするレーストラック形状のパターンで配置され、そのゲート電極３９ａに取囲まれてＭＯＳＦＥＴ２１ａのゲートパッド２３ａおよびソースパッド２４ａが配置され、ＭＯＳＦＥＴ２１ｂのゲート電極３９ｂの外側にＭＯＳＦＥＴ２１ｂのゲートパッド２３ｂおよびソースパッド２４ｂが配置された表面レイアウトとなっている。 Next, the bidirectional switch element 20 will be described. As shown in FIG. 2, an example of a surface pattern of the bidirectional switch element 20 as viewed from the top surface of the semiconductor chip is such that gate electrodes 39a and 39b of the MOSFETs 21a and 21b which will be described later have the gate electrode 39a inside and the gate electrode 39b outside. The gate pad 23a and the source pad 24a of the MOSFET 21a are arranged around the gate electrode 39a, and the gate pad 23b and the source pad 24b of the MOSFET 21b are arranged outside the gate electrode 39b of the MOSFET 21b. Are arranged on the surface.

以下、図３も参照して説明する。双方向形スイッチ素子２０は、ＳＯＩ基板３０に形成されている。ＳＯＩ基板３０は、一導電型としてのｎ型または他導電型としてのｐ型のシリコン基板３１の上にシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上にシリコン層３３が形成されて構成され、このシリコン層３３に双方向形スイッチ素子２０が形成されている。シリコン層３３は、初期層として（後述する各領域が形成されていない状態で）、一導電型半導体層としてのｎ⁻型不純物層を形成している。この双方向形スイッチ素子２０は、シリコン基板３１をフローティング電位で用いることによりドレイン・基板間容量による出力容量を低減している。 Hereinafter, description will be made with reference to FIG. The bidirectional switch element 20 is formed on the SOI substrate 30. In the SOI substrate 30, a silicon oxide film 32 is formed on an n-type as one conductivity type or a p-type silicon substrate 31 as another conductivity type, and a silicon layer 33 is formed on the silicon oxide film 32. The bidirectional switch element 20 is formed on the silicon layer 33. The silicon layer 33 forms an n ⁻ -type impurity layer as a one-conductivity-type semiconductor layer as an initial layer (in a state where each region described later is not formed). In the bidirectional switch element 20, the output capacitance due to the drain-substrate capacitance is reduced by using the silicon substrate 31 at a floating potential.

シリコン層３３には、ＭＯＳＦＥＴ２１ａ、２１ｂの後述するゲート電極３９ａ、３９ｂに挟まれる表面層にｎ型ウェル領域３４がレーストラック形状のパターンで形成されている。ｎ型ウェル領域３４に取囲まれた内側領域には、ＭＯＳＦＥＴ２１ａを構成する以下のものが形成されている。ｎ型ウェル領域３４から所定距離離間した内側領域全体にシリコン酸化膜３２まで到達したｐ型ウェル領域４４ａが形成されている。そして、ｐ型ウェル領域４４ａ内またはｐ型ウェル領域４４ａ内からシリコン層３３に跨る表面層にｎ型ウェル領域３４から所定距離離間したレーストラック形状のｐ型ベース領域３５ａが形成されている。そして、ベース領域３５ａの表面層にベース領域３５ａ端からチャネル長として所定距離離間したレーストラック形状のｎ^＋型ソース領域３７ａが形成されている。 In the silicon layer 33, an n-type well region 34 is formed in a racetrack pattern on a surface layer sandwiched between gate electrodes 39a and 39b of the MOSFETs 21a and 21b, which will be described later. In the inner region surrounded by the n-type well region 34, the following components constituting the MOSFET 21a are formed. A p-type well region 44a reaching the silicon oxide film 32 is formed in the entire inner region separated by a predetermined distance from the n-type well region 34. A racetrack-shaped p-type base region 35a spaced a predetermined distance from the n-type well region 34 is formed in the surface layer straddling the silicon layer 33 from within the p-type well region 44a or the p-type well region 44a. A race track-shaped n ⁺ -type source region 37a is formed in the surface layer of the base region 35a and separated from the end of the base region 35a by a predetermined distance as a channel length.

また、ｎ型ウェル領域３４を取囲む外側領域には、ＭＯＳＦＥＴ２１ｂを構成する以下のものが形成されている。ｎ型ウェル領域３４から所定距離離間した外側領域にｎ型ウェル領域３４を取囲んでシリコン酸化膜３２まで到達したｐ型ウェル領域４４ｂが形成されている。そして、ｐ型ウェル領域４４ｂ内またはｐ型ウェル領域４４ｂ内からｎ型ウェル領域３４側のシリコン層３３に跨る表面層にｎ型ウェル領域３４から所定距離離間したレーストラック形状のｐ型ベース領域３５ｂが形成されている。そして、ベース領域３５ｂの表面層にベース領域３５ｂ端からチャネル長として所定距離離間したレーストラック形状のｎ^＋型ソース領域３７ｂが形成されている。そして、ｐ型ウェル領域４４ａ、４４ｂに挟まれたｎ型ウェル領域３４を含むシリコン層３３がＭＯＳＦＥＴ２１ａ、２１ｂの共通ドレイン領域３６を構成する。 In the outer region surrounding the n-type well region 34, the following components constituting the MOSFET 21b are formed. A p-type well region 44b surrounding the n-type well region 34 and reaching the silicon oxide film 32 is formed in an outer region separated from the n-type well region 34 by a predetermined distance. Then, a race track-shaped p-type base region 35b spaced a predetermined distance from the n-type well region 34 is formed on the surface layer extending from the p-type well region 44b or the p-type well region 44b to the silicon layer 33 on the n-type well region 34 side. Is formed. A race track-shaped n ⁺ -type source region 37b is formed in the surface layer of the base region 35b at a predetermined distance from the end of the base region 35b as a channel length. The silicon layer 33 including the n-type well region 34 sandwiched between the p-type well regions 44a and 44b constitutes a common drain region 36 of the MOSFETs 21a and 21b.

また、ＳＯＩ基板３０上には、以下のものが形成されている。共通ドレイン領域３６とソース領域３７ａ、３７ｂとの間のベース領域３５ａ、３５ｂ上にゲート絶縁膜としての薄いシリコン酸化膜３８ａ、３８ｂを介してポリシリコンからなるゲート電極３９ａ、３９ｂが形成されている。そして、ｎ型ウェル領域３４上と、ベース領域３５ａに取囲まれたｐ型ウェル領域４４ａ上と、ベース領域３５ｂを取囲むｐ型ウェル領域４４ｂおよびその外周のシリコン層３３上とにフィールド酸化膜としての厚いシリコン酸化膜４０が形成されている。さらに、それらのシリコン酸化膜４０上およびゲート電極３９ａ、３９ｂ上に層間絶縁膜４１が形成されている。そして、ゲート電極３９ａ、３９ｂから層間絶縁膜４１により絶縁されて、ベース領域３５ａ、３５ｂとソース領域３７ａ、３７ｂとに電気的接触するアルミニウム膜からなるソース電極４３ａ、４３ｂがそれぞれ形成されている。 The following are formed on the SOI substrate 30. Gate electrodes 39a and 39b made of polysilicon are formed on base regions 35a and 35b between common drain region 36 and source regions 37a and 37b via thin silicon oxide films 38a and 38b as gate insulating films. . A field oxide film is formed on the n-type well region 34, on the p-type well region 44a surrounded by the base region 35a, and on the p-type well region 44b surrounding the base region 35b and the silicon layer 33 on the periphery thereof. Thick silicon oxide film 40 is formed. Further, an interlayer insulating film 41 is formed on the silicon oxide film 40 and the gate electrodes 39a and 39b. Then, source electrodes 43a and 43b made of an aluminum film insulated from the gate electrodes 39a and 39b by the interlayer insulating film 41 and electrically connected to the base regions 35a and 35b and the source regions 37a and 37b are formed, respectively.

ベース領域３５ａに取囲まれたｐ型ウェル領域４４ａ上の層間絶縁膜４１上にゲートパッド２３ａおよびソースパッド２４ａがアルミニウム膜により形成されている。また、ベース領域３５ｂを取囲むｐ型ウェル領域４４ｂ上の層間絶縁膜４１上にゲートパッド２３ｂおよびソースパッド２４ｂがアルミニウム膜により形成されている。ゲートパッド２３ａ、２３ｂはポリシリコン配線またはアルミニウム配線によりゲート電極３９ａ、３９ｂに接続されている。ソースパッド２４ａ、２４ｂは、ソース電極４３ａ、４３ｂと一体に形成されている。 Gate pad 23a and source pad 24a are formed of an aluminum film on interlayer insulating film 41 on p-type well region 44a surrounded by base region 35a. Gate pad 23b and source pad 24b are formed of an aluminum film on interlayer insulating film 41 on p-type well region 44b surrounding base region 35b. Gate pads 23a and 23b are connected to gate electrodes 39a and 39b by polysilicon wiring or aluminum wiring. The source pads 24a and 24b are formed integrally with the source electrodes 43a and 43b.

ソース電極４３ａ、４３ｂ間には、共通ドレイン領域３６をベースとし、ソース電極４３ａ側が高電位のとき、ベース領域３５ａ、３５ｂをエミッタ、コレクタとし、ソース電極４３ｂ側が高電位のとき、ベース領域３５ａ、３５ｂをコレクタ、エミッタとするＰＮＰトランジスタ２２が形成されている。尚、ゲート電極３９ａ、３９ｂに対応するそれぞれのチャネルの幅を同一とするために、ベース領域３５ａの外周端とソース領域３７ａ間のベース領域３５ａの平面パターンを凸凹形状となるようにしてもよい。 Between the source electrodes 43a and 43b, the common drain region 36 is used as a base. When the source electrode 43a is at a high potential, the base regions 35a and 35b are used as an emitter and a collector. When the source electrode 43b is at a high potential, the base region 35a and A PNP transistor 22 having a collector and an emitter 35b is formed. In order to make the widths of the respective channels corresponding to the gate electrodes 39a and 39b the same, the plane pattern of the base region 35a between the outer peripheral end of the base region 35a and the source region 37a may be made uneven. .

上述した双方向形スイッチ素子２０をオン状態にするには、入力端子１ａ、１ｂ間に電気信号を供給することにより、ゲート電極３９ａ、３９ｂとソース電極４３ａ、４３ｂ間にゲート電極３９ａ、３９ｂが正電位になる電圧を印加する。このとき、ベース領域３５ａ、３５ｂにおけるシリコン酸化膜３８ａ、３８ｂの直下にチャネルが形成される。ここで、ソース電極４３ａ、４３ｂ間にソース電極４３ａ側が高電位になるように電圧が印加されているとすれば、ソース電極４３ａ→ソース領域３７ａ→ゲート電極３９ａに対応するチャネル→共通ドレイン領域３６→ゲート電極３９ｂに対応するチャネル→ソース領域３７ｂ→ソース電極４３ｂの経路で電流が流れる。このときソース電極４３ａと共通ドレイン領域３６間の印加電圧がソース領域３７ａと共通ドレイン領域３６間のＶＦ（≒０．７〜１．０Ｖ）以下の場合はＭＯＳＦＥＴ２１ａ、２１ｂのオン抵抗の和が発生する。ところがソース電極４３ａと共通ドレイン領域３６間の印加電圧がソース領域３７ａと共通ドレイン領域３６間のＶＦを超えるとソース電極４３ａ、４３ｂ間に形成されたＰＮＰトランジスタ２２がターンオンし、ソース電極４３ａ、４３ｂ間の電圧はＰＮＰトランジスタ２２のＶＢＥ（ｓａｔ）相当の特性となり、図７に示す従来の双方向形ＬＤＭＯＳＦＥＴの２つのＭＯＳＦＥＴのオン抵抗の和より小さくなる。本提案と従来の光結合型半導体リレー装置との負荷電圧、負荷電流特性の一例を図４に示す。ＰＮＰトランジスタ２２がターンオンするソース電極４３ａ、４３ｂ間の電圧は３９ａ、３９ｂのゲート印加電圧、ＰＮＰトランジスタ２２の電流増幅率等でコントロールが可能である。ソース電極４３ａ、４３ｂに印加される電圧極性が逆になった場合には電流の向きが逆になるが同様に動作する。 To turn on the bidirectional switch element 20 described above, an electric signal is supplied between the input terminals 1a and 1b so that the gate electrodes 39a and 39b are connected between the gate electrodes 39a and 39b and the source electrodes 43a and 43b. A voltage that becomes a positive potential is applied. At this time, a channel is formed immediately below the silicon oxide films 38a and 38b in the base regions 35a and 35b. Here, if it is assumed that a voltage is applied between the source electrodes 43a and 43b so that the source electrode 43a side has a high potential, the source electrode 43a → the source region 37a → the channel corresponding to the gate electrode 39a → the common drain region 36 A current flows in a path from the channel corresponding to the gate electrode 39b, the source region 37b, and the source electrode 43b. At this time, when the applied voltage between the source electrode 43a and the common drain region 36 is equal to or lower than VF (≒ 0.7 to 1.0 V) between the source region 37a and the common drain region 36, the sum of the on-resistances of the MOSFETs 21a and 21b occurs. I do. However, when the applied voltage between the source electrode 43a and the common drain region 36 exceeds VF between the source region 37a and the common drain region 36, the PNP transistor 22 formed between the source electrodes 43a and 43b turns on, and the source electrodes 43a and 43b The voltage between them has characteristics equivalent to VBE (sat) of the PNP transistor 22, and is smaller than the sum of the on-resistances of the two MOSFETs of the conventional bidirectional LDMOSFET shown in FIG. FIG. 4 shows an example of load voltage and load current characteristics of the present proposal and a conventional optically coupled semiconductor relay device. The voltage between the source electrodes 43a and 43b at which the PNP transistor 22 is turned on can be controlled by the gate applied voltages of the transistors 39a and 39b, the current amplification factor of the PNP transistor 22, and the like. When the polarity of the voltage applied to the source electrodes 43a and 43b is reversed, the direction of the current is reversed, but the operation is the same.

一方、上述した双方向形スイッチ素子２０をオフ状態にするには、入力端子１ａ、１ｂ間に供給されていた電気信号の供給を停止することにより、ゲート電極３９ａ、３９ｂとソース電極４３ａ、４３ｂとを短絡させる。これによってベース領域３５ａ、３５ｂにおいてシリコン酸化膜３８ａ、３８ｂの直下に形成されていたチャネルが消滅し電流が流れなくなり、オフ状態になる。オフ状態ではソース電極４３ａ、４３ｂ間に正負いずれの電圧を印加しても電流は流れない。つまり、交流電圧に対してオフ状態になる。 On the other hand, in order to turn off the bidirectional switch element 20 described above, the supply of the electric signal supplied between the input terminals 1a and 1b is stopped so that the gate electrodes 39a and 39b and the source electrodes 43a and 43b are turned off. And are short-circuited. As a result, the channel formed immediately below the silicon oxide films 38a and 38b in the base regions 35a and 35b disappears, and no current flows, and the base regions 35a and 35b are turned off. In the off state, no current flows regardless of whether a positive or negative voltage is applied between the source electrodes 43a and 43b. That is, it is turned off with respect to the AC voltage.

上記構成により、ソース電極４３ａ、４３ｂ間にＰＮＰトランジスタ２２が形成されることにより、双方向形スイッチ素子２０のオン状態のとき、このＰＮＰトランジスタ２２がターンオンするため、ソース電極４３ａ、４３ｂ間のオン抵抗を低くすることができる。従って、上記構成の双方向形スイッチ素子２０を用いた図１の光結合型半導体リレー装置では、出力端子８ａ、８ｂ間のオン抵抗を従来より低減することができる。 With the above configuration, the PNP transistor 22 is formed between the source electrodes 43a and 43b, so that when the bidirectional switch element 20 is in the on state, the PNP transistor 22 is turned on. Resistance can be reduced. Therefore, in the optically coupled semiconductor relay device of FIG. 1 using the bidirectional switch element 20 having the above configuration, the on-resistance between the output terminals 8a and 8b can be reduced as compared with the related art.

また、ゲートパッド２３ａ、２３ｂおよびソースパッド２４ａ、２４ｂをＭＯＳＦＥＴ２１ａ、２１ｂのベース領域３５ａ、３５ｂが形成されているｐ型ウェル領域４４ａ、４４ｂ上にシリコン酸化膜４０および層間絶縁膜４１を介して形成しているので、ゲートパッド２３ａ、２３ｂおよびソースパッド２４ａ、２４ｂの直下にｐ型ウェル領域４４ａ、４４ｂとは別にｐ型ウェル領域を設ける場合に較べ、ドレイン・ソース間容量に影響するＰＮ接合面積を低減することができ、双方向形スイッチ素子の出力容量を低減できる。 Further, gate pads 23a and 23b and source pads 24a and 24b are formed on p-type well regions 44a and 44b in which base regions 35a and 35b of MOSFETs 21a and 21b are formed via silicon oxide film 40 and interlayer insulating film 41. PN junction area which affects the drain-source capacitance as compared with the case where p-type well regions are provided separately from the p-type well regions 44a and 44b immediately below the gate pads 23a and 23b and the source pads 24a and 24b. And the output capacitance of the bidirectional switch element can be reduced.

次に、本発明の光結合型半導体リレー装置の第２実施例について、図５を参照して説明する。尚、図１に示した構成と同一部分は同一符号を付して、重複する説明を省略する。図１に示した回路とは、発光側回路が異なる。図１では、２個の光起電ダイオードアレー４を、入力端子１ａ、１ｂ間に接続された発光ダイオード２で共通に光結合させているのに対して、図５では、２個の光起電ダイオードアレー４を、入力端子５１ａ、５１ｂ間に接続された発光ダイオード２と、入力端子５１ｃ、５１ｄ間に接続された発光ダイオード２とでそれぞれ独立に光結合させている。 Next, a second embodiment of the optically coupled semiconductor relay device of the present invention will be described with reference to FIG. The same parts as those in the configuration shown in FIG. 1 are denoted by the same reference numerals, and redundant description will be omitted. The light emitting side circuit is different from the circuit shown in FIG. In FIG. 1, two photovoltaic diode arrays 4 are commonly optically coupled by the light emitting diode 2 connected between the input terminals 1a and 1b, whereas in FIG. The light emitting diode 2 connected between the input terminals 51a and 51b and the light emitting diode 2 connected between the input terminals 51c and 51d are independently optically coupled to each other.

上記構成の回路の動作について説明する。
（１）入力端子５１ａ、５１ｂ間および入力端子５１ｃ、５１ｄ間に同一タイミングの電気信号が供給された場合
受光側回路は、実施例１と同様の動作となる。
（２）入力端子５１ａ、５１ｂ間および入力端子５１ｃ、５１ｄ間の一方に、出力端子８ａ、８ｂの低電位側に接続されるＭＯＳＦＥＴのみをオン駆動させる電気信号が供給された場合
出力端子８ａ、８ｂ間に出力端子８ａ側が高電位になるように電圧が印加されているとき、入力端子５１ｃ、５１ｄ間に電気信号が供給され、ＭＯＳＦＥＴ２１ｂがオン駆動する。そして、双方向形スイッチ素子２０のソース電極４３ａと共通ドレイン領域３６間の電圧がソース領域３７ａと共通ドレイン領域３６間のＶＦを超えるとソース電極４３ａ、４３ｂ間に形成されたＰＮＰトランジスタ２２がターンオンし、ソース電極４３ａ、４３ｂ間の電圧は図７に示す従来の双方向形ＬＤＭＯＳＦＥＴの２つのＭＯＳＦＥＴのオン抵抗の和より小さくなる。出力端子８ａ、８ｂ間に印加される電圧極性が逆になった場合には、入力端子５１ａ、５１ｂ間に電気信号が供給され、ＭＯＳＦＥＴ２１ａがオン駆動する。そして、ＭＯＳＦＥＴ２１ｂがオン駆動した場合と同様に双方向形スイッチ素子２０のＰＮＰトランジスタ２２がターンオンする。
（３）入力端子５１ａ、５１ｂ間および入力端子５１ｃ、５１ｄ間に、同一タイミングの電気信号が供給された後、出力端子８ａ、８ｂの高電位側に接続されるＭＯＳＦＥＴのみをオフさせるように電気信号が供給された場合
出力端子８ａ、８ｂ間に出力端子８ａ側が高電位になるように電圧が印加されているとき、入力端子５１ａ、５１ｂ間および入力端子５１ｃ、５１ｄ間に同一タイミングの電気信号が供給され、ＭＯＳＦＥＴ２１ａ、２１ｂがオン駆動する。このときソース電極４３ａと共通ドレイン領域３６間の印加電圧がソース領域３７ａと共通ドレイン領域３６間のＶＦ以下でＭＯＳＦＥＴ２１ａ、２１ｂのオン抵抗の和が発生する。そして、ソース領域３７ａと共通ドレイン領域３６間の印加電圧がソース領域３７ａと共通ドレイン領域３６間のＶＦを超える時点で入力端子５１ａ、５１ｂ間に電気信号が供給されなくなると、ＭＯＳＦＥＴ２１ａがオフする。そして、ソース領域３７ａと共通ドレイン領域３６間の印加電圧がソース領域３７ａと共通ドレイン領域３６間のＶＦを超えるとソース電極４３ａ、４３ｂ間に形成されたＰＮＰトランジスタ２２がターンオンし、ソース電極４３ａ、４３ｂ間の電圧は図７に示す従来の双方向形ＬＤＭＯＳＦＥＴの２つのＭＯＳＦＥＴのオン抵抗の和より小さくなる。出力端子８ａ、８ｂ間に印加される電圧極性が逆になった場合には、入力端子５１ａ、５１ｂ間および入力端子５１ｃ、５１ｄ間に同一タイミングの電気信号が供給され、ＭＯＳＦＥＴ２１ａ、２１ｂがオン駆動した後に、入力端子５１ｃ、５１ｄ間に電気信号が供給されなくなり、ＭＯＳＦＥＴ２１ｂがオフして、ＭＯＳＦＥＴ２１ａがオフした場合と同様に双方向形スイッチ素子２０のＰＮＰトランジスタ２２がターンオンする。 The operation of the circuit having the above configuration will be described.
(1) When Electric Signals at the Same Timing Are Provided Between the Input Terminals 51a and 51b and Between the Input Terminals 51c and 51d The light receiving side circuit operates in the same manner as in the first embodiment.
(2) When an electric signal for turning on only the MOSFET connected to the lower potential side of the output terminals 8a and 8b is supplied to one of the input terminals 51a and 51b and one between the input terminals 51c and 51d. When a voltage is applied between the input terminals 51c and 51d when a voltage is applied between the input terminals 51c and 51d so that the output terminal 8a has a high potential, the MOSFET 21b is turned on. When the voltage between the source electrode 43a and the common drain region 36 of the bidirectional switch element 20 exceeds VF between the source region 37a and the common drain region 36, the PNP transistor 22 formed between the source electrodes 43a and 43b is turned on. The voltage between the source electrodes 43a and 43b is smaller than the sum of the on-resistances of the two MOSFETs of the conventional bidirectional LDMOSFET shown in FIG. When the voltage polarity applied between the output terminals 8a and 8b is reversed, an electric signal is supplied between the input terminals 51a and 51b and the MOSFET 21a is turned on. Then, the PNP transistor 22 of the bidirectional switch element 20 is turned on in the same manner as when the MOSFET 21b is turned on.
(3) After an electric signal of the same timing is supplied between the input terminals 51a and 51b and between the input terminals 51c and 51d, an electric signal is supplied to turn off only the MOSFET connected to the high potential side of the output terminals 8a and 8b. When a signal is supplied When a voltage is applied between the output terminals 8a and 8b so that the output terminal 8a side has a high potential, an electric signal at the same timing between the input terminals 51a and 51b and between the input terminals 51c and 51d. Is supplied, and the MOSFETs 21a and 21b are turned on. At this time, when the applied voltage between the source electrode 43a and the common drain region 36 is equal to or lower than VF between the source region 37a and the common drain region 36, the sum of the on-resistances of the MOSFETs 21a and 21b occurs. Then, when an electric signal is not supplied between the input terminals 51a and 51b when the voltage applied between the source region 37a and the common drain region 36 exceeds VF between the source region 37a and the common drain region 36, the MOSFET 21a is turned off. When the voltage applied between the source region 37a and the common drain region 36 exceeds VF between the source region 37a and the common drain region 36, the PNP transistor 22 formed between the source electrodes 43a and 43b turns on, and the source electrode 43a The voltage between 43b is smaller than the sum of the on-resistances of the two MOSFETs of the conventional bidirectional LDMOSFET shown in FIG. When the polarity of the voltage applied between the output terminals 8a and 8b is reversed, an electric signal with the same timing is supplied between the input terminals 51a and 51b and between the input terminals 51c and 51d, and the MOSFETs 21a and 21b are turned on. After that, the electric signal is not supplied between the input terminals 51c and 51d, the MOSFET 21b is turned off, and the PNP transistor 22 of the bidirectional switch element 20 is turned on as in the case where the MOSFET 21a is turned off.

次に、入力端子５１ａ、５１ｂ間および入力端子５１ｃ、５１ｄ間の両方に電気信号が供給されなくなると、各発光ダイオード２からの光信号がなくなり、各光起電ダイオードアレー４からの電気信号もなくなる。その結果、各放電回路５を介して、双方向形スイッチ素子２０のＭＯＳＦＥＴ２１ａ、２１ｂのそれぞれのゲートに蓄積された電荷が速やかに放電され双方向形スイッチ素子２０をオフさせる。 Next, when the electric signal is not supplied to both the input terminals 51a and 51b and between the input terminals 51c and 51d, the light signal from each light emitting diode 2 disappears, and the electric signal from each photovoltaic diode array 4 also decreases. Disappears. As a result, the charges accumulated in the respective gates of the MOSFETs 21a and 21b of the bidirectional switch element 20 are quickly discharged via the respective discharge circuits 5, and the bidirectional switch element 20 is turned off.

尚、上記実施例では、一導電型をｐ型、他導電型をｎ型として説明したが、逆でも実施できる。また、放電回路として、放電回路５を例として説明したが、これに限定されず、他の種々の回路を用いることができる。また、双方向形スイッチ素子２０では、ベース領域３５ａ、３５ｂをｐ型ウェル領域４４ａ、４４ｂを介してシリコン酸化膜３２まで到達させているが、ベース領域自体をシリコン酸化膜３２まで到達させる構造としてもよい。 In the above embodiment, one conductivity type has been described as p-type and the other conductivity type has been described as n-type. Further, although the discharge circuit 5 has been described as an example of the discharge circuit, the present invention is not limited to this, and various other circuits can be used. In the bidirectional switch element 20, the base regions 35a and 35b reach the silicon oxide film 32 via the p-type well regions 44a and 44b, but the base region itself reaches the silicon oxide film 32. Is also good.

本発明の第１実施例の光結合型半導体リレー装置の等価回路図。FIG. 2 is an equivalent circuit diagram of the optically coupled semiconductor relay device according to the first embodiment of the present invention. 図１の光結合型半導体リレー装置に用いられる双方向形スイッチ素子の概略平面図。FIG. 2 is a schematic plan view of a bidirectional switch element used in the optically coupled semiconductor relay device of FIG. 図２の双方向形スイッチ素子のＡ−Ａ’概略断面図。FIG. 3 is a schematic cross-sectional view taken along line A-A ′ of the bidirectional switch element in FIG. 2. 図１の光結合型半導体リレー装置の動作説明図。FIG. 2 is a diagram illustrating the operation of the optically coupled semiconductor relay device of FIG. 1. 本発明の第２実施例の光結合型半導体リレー装置の等価回路図。FIG. 9 is an equivalent circuit diagram of the optically coupled semiconductor relay device according to the second embodiment of the present invention. ２個のＭＯＳＦＥＴを用いたソリッドステートリレーの等価回路図。FIG. 3 is an equivalent circuit diagram of a solid state relay using two MOSFETs. 従来の双方向形ＬＤＭＯＳＦＥＴの概略断面図。FIG. 2 is a schematic cross-sectional view of a conventional bidirectional LDMOSFET. 図７の双方向形ＬＤＭＯＳＦＥＴの概略平面図。FIG. 8 is a schematic plan view of the bidirectional LDMOSFET of FIG. 7.

Explanation of reference numerals

２発光ダイオード（半導体発光素子）
４光起電ダイオードアレー（半導体光起電素子）
２０双方向形スイッチ素子
２１ａ、２１ｂＭＯＳＦＥＴ
３０ＳＯＩ基板
３１シリコン基板（半導体基板）
３２シリコン酸化膜（絶縁層）
３３ｎ⁻型シリコン層（半導体層）
３４ｎ型ウェル領域
３５ａ、３５ｂｐ型ベース領域
３６共通ドレイン領域
３７ａ、３７ｂｎ^＋型ソース領域
３８ａ、３８ｂシリコン酸化膜（ゲート絶縁膜）
３９ａ、３９ｂゲート電極
４０シリコン酸化膜（フィールド酸化膜）
４３ａ、４３ｂソース電極
４４ａ、４４ｂＰ型ウェル領域 2 Light emitting diode (semiconductor light emitting device)
4 Photovoltaic diode array (semiconductor photovoltaic element)
Reference Signs List 20 bidirectional switch element 21a, 21b MOSFET
30 SOI substrate 31 Silicon substrate (semiconductor substrate)
32 Silicon oxide film (insulating layer)
33 n ^- type silicon layer (semiconductor layer)
34 n-type well region 35a, 35b p-type base region 36 common drain region 37a, 37b n ⁺ type source region 38a, 38b silicon oxide film (gate insulating film)
39a, 39b Gate electrode 40 Silicon oxide film (field oxide film)
43a, 43b Source electrode 44a, 44b P-type well region

Claims

A semiconductor light emitting element, a semiconductor photovoltaic element that converts an optical signal from the semiconductor light emitting element into an electric signal, and an optically coupled semiconductor relay device including a bidirectional switch element driven by the electric signal;
The bidirectional switch element includes a first MOSFET, a second MOSFET, and a bipolar transistor which are formed on a semiconductor substrate with one conductivity type semiconductor layer formed via an insulating layer,
The first MOSFET and the second MOSFET are connected in reverse series by a closed one conductivity type common drain region formed in the semiconductor layer,
A first MOSFET formed in the semiconductor layer so as to be surrounded by the common drain region; a first base region formed in the first base region; a first source region formed in the first base region; A first gate electrode formed on a first base region between the common drain region and the first source region via a first gate insulating film, and a first source connected to the first base region and the first source region And an electrode,
The second MOSFET includes a second base region of another conductivity type formed in the semiconductor layer surrounding the common drain region, a second source region of one conductivity type formed in the second base region, and the common MOSFET. A second gate electrode formed on the second base region between the drain region and the second source region via a second gate insulating film, and a second source electrode connected to the second base region and the second source region With
The bipolar transistor is configured such that the common drain region is used as a base, one of the first and second base regions is used as an emitter, and the other base region is used as a collector. apparatus.

The semiconductor photovoltaic device comprises a first semiconductor photovoltaic device and a second semiconductor photovoltaic device, and the first semiconductor photovoltaic device is connected between the gate and the source of the first MOSFET. The optically coupled semiconductor relay device according to claim 1, wherein the second semiconductor photovoltaic element is connected between the gate and the source of the second MOSFET.

In the first MOSFET, the first base region reaches the insulating layer via a first well region of another conductivity type formed in the semiconductor layer and surrounded by the common drain region.
The second MOSFET is characterized in that the second base region reaches the insulating layer via a second conductivity type second well region formed around the common drain region in the semiconductor layer. Item 2. An optically coupled semiconductor relay device according to item 1.

The first MOSFET has a first gate pad and a first source pad formed on the first well region via a field oxide film.
4. The optically coupled semiconductor relay device according to claim 3, wherein the second MOSFET has a second gate pad and a second source pad formed on the second well region via a field oxide film. .

The optically coupled semiconductor relay device according to claim 2, wherein the semiconductor light emitting element is optically coupled to the first semiconductor photovoltaic element and the second semiconductor photovoltaic element in common.

The semiconductor light emitting device comprises a first semiconductor light emitting device and a second semiconductor light emitting device, wherein the first semiconductor light emitting device is optically coupled to the first semiconductor photovoltaic device, and the second semiconductor light emitting device is The optically coupled semiconductor relay device according to claim 2, wherein the optically coupled semiconductor relay device is optically coupled to the second semiconductor photovoltaic element.