JP2004165440A - Inductance element - Google Patents

Inductance element Download PDF

Info

Publication number
JP2004165440A
JP2004165440A JP2002329704A JP2002329704A JP2004165440A JP 2004165440 A JP2004165440 A JP 2004165440A JP 2002329704 A JP2002329704 A JP 2002329704A JP 2002329704 A JP2002329704 A JP 2002329704A JP 2004165440 A JP2004165440 A JP 2004165440A
Authority
JP
Japan
Prior art keywords
layer
conductor pattern
ferrite
inductance element
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002329704A
Other languages
Japanese (ja)
Other versions
JP4307822B2 (en
Inventor
Yasuo Yamamoto
康男 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumida Corp
Sumida Technologies Inc
Original Assignee
Sumida Corp
Sumida Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumida Corp, Sumida Technologies Inc filed Critical Sumida Corp
Priority to JP2002329704A priority Critical patent/JP4307822B2/en
Publication of JP2004165440A publication Critical patent/JP2004165440A/en
Application granted granted Critical
Publication of JP4307822B2 publication Critical patent/JP4307822B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Coils Or Transformers For Communication (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To improve a DC superposition characteristics while a magnetic saturation is hard to occur. <P>SOLUTION: An inductor body comprises a magnetic layer in which a plurality of ferrite sheets 1-1 to 1-n are laminated, and a conductor layer in which, being laminated in one layer within the magnetic layer, a conductor pattern 2 is printed linearly as one streak on the ferrite sheet 1-i. An end face is provided with an external electrode 4 connected to the conductor pattern 2. A non-magnetic ceramic layer 5 that covers such ferrite sheet surface as no conductor pattern 2 is provided is provided to adjoin at least one side of the conductor pattern 2. <P>COPYRIGHT: (C)2004,JPO

Description

【0001】
【発明の属する技術分野】
この発明は、複数の磁気シートを積層して形成するインダクタンス素子に関するものであり、更に詳しくは、コンピュータの電源部において使用され、高周波で大電流を流すことが可能なインダクタンス素子に関する。
【0002】
【従来の技術】
図6に、マルチフェイズ(3フェイズ)方式のDC/DCコンバータの回路例を示す。101は制御用IC、VB は電源供給源、102−1〜102−3はスイッチング回路、103はCPU等の負荷、106−1〜106−3はコンデンサである。
【0003】
スイッチング回路102−1〜102−3は同一の構成であるので、スイッチング回路102−1を説明する。スイッチング回路102−1には、制御用IC101の駆動用出力端子に接続されたスイッチング素子105−1a、105−1bと、インダクタンス素子104−1により構成されている。
【0004】
上記の構成において、負荷103には数アンペアから数十アンペアに及ぶ負荷電流が流れ、同時にインダクタンス素子104−1〜104−3にも大電流が流れる。
【0005】
ところで、従来においては、上記回路に使用される制御用IC101、スイッチング素子105−1a〜105−3a、105−1b〜105−3bの動作(スイッチング)周波数があまり高くなかったので、スイッチング回路102−1〜102−3に用いるインダクタンス素子104−1〜104−3としては、インダクタンス値が数十μH(マイクロヘンリー)程度のものが使用されるのが通例であった。
【0006】
近年、技術進歩に伴い、上記の制御用IC101やスイッチング素子105−1a〜105−3a、105−1b〜105−3bの動作周波数が飛躍的に高くなってきており、上記マルチフェイズ方式のDC/DCコンバータ回路に用いられるインダクタンス素子としてインダクタンス値が1μH以下のものが要求されるようになった。
【0007】
また、制御用IC101やスイッチング素子105−1a〜105−3a、105−1b〜105−3bとともに、CPU103の性能も向上し高速化してきており、上記CPU103をDC/DCコンバータ回路の負荷として見た場合、非常に負荷電流の大きなものとなる。
【0008】
【発明が解決しようとする課題】
上記のような現状に対応するため、大電流対応のインダクタンス素子としては、特開平10−27712号公報、特開平10−12443号公報に記載のものが知られている。これらに記載されたものでは、コイル近傍の磁性層に非磁性セラミックスを埋設しコイル近傍の透磁率をさげることで磁気飽和を抑制し、直流重畳特性の向上を図っている。
【0009】
【特許文献1】
特開平10−27712号公報
【特許文献2】
特開平10−12443号公報
【0010】
従来の積層型のインダクタンス素子は、図7に示す斜視図のI−I断面図である図8、図9から明らかなように、導体パターン50の周囲が磁性層51に覆われており、非磁性セラミックス52との間等を介して磁束54が通過する構造となっている。このため、効率良く磁気飽和を抑制できず、従って直流重畳特性を向上することが困難であった。
【0011】
本発明は、上記の従来例以上に磁気飽和が起こりにくく、直流重畳特性の向上を図ることのできるインダクタンス素子を提供することを目的とする。
【0012】
【課題を解決するための手段】
本発明に係るインダクタンス素子は、複数のフェライトシートを積層した磁性層と、前記磁性層内の一層に積層され、フェライトシートに導体パターンを直線状に一条印刷した導体層とによりインダクタ本体を形成し、前記インダクタ本体の一対の端面に前記導体層に接続する外部電極を設けたインダクタンス素子において、前記導体パターンの少なくとも一方の側部に隣接して、前記導体パターンが設けられていないフェライトシート面を覆う非磁性セラミックス層を設けたことを特徴とする。
【0013】
本発明に係るインダクタンス素子は、前記導体パターンを挟んで、前記導体パターンが設けられていないフェライトシート面の一方側には非磁性セラミックス層を設け、他方側にはフェライト層を設けたことを特徴とする。
【0014】
本発明に係るインダクタンス素子は、前記導体パターンを挟んで、前記導体パターンが設けられていないフェライトシート面の一方側には非磁性セラミックス層を設け、他方側にはフェライト層を設けたフェライトシートを複数枚積層したことを特徴とする。
【0015】
本発明に係るインダクタンス素子は、複数のフェライトシートを積層した磁性層と、前記磁性層内の一層に積層され、フェライトシートに導体パターンを直線状に二条印刷した導体層とによりインダクタ本体を形成し、前記インダクタ本体の一対の端面に前記導体層に接続する外部電極を設けたインダクタンス素子において、前記二条の導体パターンにより挟まれた領域にフェライト層を設け、前記導体パターンが設けられていない残りのフェライトシート面を覆う非磁性セラミックス層を設けたことを特徴とする。
【0016】
【発明の実施の形態】
以下添付図面を参照して本発明に係るインダクタンス素子を説明する。各図において、同一の構成要素には同一の符号を付して重複する説明を省略する。本発明のインダクタンス素子は、図1(a)に示されるように、複数のフェライトシート1−1〜1−nを積層して磁性層を形成する。上記磁性層内の一層に積層されるフェライトシート1−iの中央部に導体パターン2を直線状に一条印刷した導体層を設けて、インダクタ本体3を形成する。
【0017】
導体パターン2は、Agペーストを用いて幅2.5mm で厚さが100 μm或いは幅1.5mm で厚さが150 μmとする。導体パターン2の少なくとも一方の側部に隣接して、導体パターン2が設けられていないフェライトシート1−iの表面を覆う非磁性セラミックス層5を設けてある。ここでは、導体パターン2を挟んで、導体パターン2が設けられていないフェライトシート1−iの表面の一方側には、アルミナ系のガラスセラミックスのセラミックペーストを塗布することにより非磁性セラミックス層5を設け、他方側には、Ni−Cu−Znフェライトのフェライトペーストを塗布することによりフェライト層6を設けてある。導体パターン2、非磁性セラミックス層5及びフェライト層6の厚みは、同一である。
【0018】
図1(a)のように各シートを積層し、導体パターン2であるAgが溶けないようにAgの融点より低い温度で焼成してインダクタ本体3を得る。
【0019】
インダクタ本体3は、図1(b)に示されるように直方体状をなしている。インダクタ本体3の1対の端面には、導体パターン2に接続されるように外部電極4、4が塗布等により設けられている。上記において、フェライトシート1−1〜1−nは、Ni−Cu−Znフェライトであり、それぞれ厚みが約80μmであり、30枚を積層して5.7mm (縦)×5.0mm (横)×2.0mm (高)のインダクタ本体3を得る。
【0020】
この第1の実施の形態に係るインダクタンス素子における図1(b)のA−A断面図は、図2に示されるようである。符号1により示すフェライトシート層に上下から挟まれて、中央に導体パターン2が設けられ、この導体パターン2の一方の側部に非磁性セラミックス層5が設けられ、他方の側部にフェライト層6が設けられている。
【0021】
この第1の実施の形態に係るインダクタンス素子では、図3に示すように非磁性セラミックス層5により磁束54がほぼ通過しない構成となっている。このため、効率良く磁気飽和を抑制でき、従って直流重畳特性の向上が図られる。
【0022】
この構成によれば、エアギャップを設ける場合よりも強度があるものが得られる。そして、エアギャップを設ける場合には、シートの積層後にエアギャップを形成する作業が必要となるが、本第1の実施の形態に係るインダクタンス素子では、シートの積層工程において非磁性セラミックス層5を形成することができるので、作成が極めて容易となる。
【0023】
上記の実施の形態では、導体パターン2を挟んで、導体パターン2が設けられていないフェライトシート1−iの表面の一方側には非磁性セラミックス層5を設け、他方側にはフェライト層6を設けたフェライトシート1−iを1枚積層したが、このようなシートを複数枚積層しても良い。
【0024】
本発明の第2の実施の形態に係るインダクタンス素子は、図4(a)に示されるように、複数のフェライトシート1−1〜1−nを積層して磁性層を形成する。上記磁性層内の一層に積層されるフェライトシート1−kの中央部に導体パターン2を直線状に二条の導体パターン2A、2Bを印刷した導体層を設けて、インダクタ本体3Aを形成する。
【0025】
二条の導体パターン2A、2Bにより挟まれた領域にNi−Cu−Znフェライトのフェライトペーストを塗布することによりフェライト層6Aを設けてある。導体パターン2が設けられていない残りのフェライトシート1−kの表面にアルミナ系のガラスセラミックスのセラミックペーストを塗布することにより非磁性セラミックス層5A、5Bを設ける。
【0026】
インダクタ本体3は、図4(b)に示されるように直方体状をなしている。この第2の実施の形態に係るインダクタンス素子における図4(b)のB−B断面図は、図5に示されるようである。つまり、断面の中央部のフェライトシート1−kの表面に、左から非磁性セラミックス層5A、導体パターン2A、フェライト層6A、導体パターン2B及び非磁性セラミックス層5Bが並ぶ。その他の構成は、第1の実施の形態のものに等しい。
【0027】
この第2の実施の形態に係るインダクタンス素子によっても、図3によって説明した原理により非磁性セラミックス層5A、5Bにより磁束がほぼ通過しない構成となるため、効率良く磁気飽和を抑制でき、従って直流重畳特性の向上が図られる。
【0028】
上記では、二条の導体パターンが形成されたフェライトシート1−kを1枚積層したが、このようなシートを複数枚積層しても良い。また、導体パターンを三条以上有する構成としても良い。この場合、端面側に位置する導体パターンの端面側の側部に隣接して非磁性セラミックス層を設ける。
【0029】
【発明の効果】
以上説明したように本発明によれば、導体パターンの側部に隣接させて非磁性セラミックス層を設け磁束がほぼ通過しない構成としたので、効率良く磁気飽和を抑制でき、直流重畳特性の向上を図ることができるという効果がある。
【図面の簡単な説明】
【図1】本発明に係るインダクタンス素子の第1の実施例を示す組立斜視図。
【図2】図1(b)のA−A断面図。
【図3】本発明に係るインダクタンス素子の特徴を示す要部断面図。
【図4】本発明に係るインダクタンス素子の第1の実施例を示す組立斜視図。
【図5】図4(b)のB−B断面図。
【図6】本発明に係るインダクタンス素子が適用されるマルチフェイズ(3フェイズ)方式のDC/DCコンバータの回路例を示す図。
【図7】従来のインダクタンス素子の斜視図。
【図8】図7のI−I断面図。
【図9】従来例に係るインダクタンス素子の特徴を示す要部断面図。
【符号の説明】
1、1−1〜1−n フェライトシート
1−i、1−k フェライトシート
2 導体パターン
3、3A インダクタ
4 電極
5、5A、5B 非磁性セラミックス層
6、6A フェライト層
[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an inductance element formed by laminating a plurality of magnetic sheets, and more particularly to an inductance element used in a power supply unit of a computer and capable of flowing a large current at a high frequency.
[0002]
[Prior art]
FIG. 6 shows a circuit example of a multi-phase (three-phase) DC / DC converter. 101 is a control IC, VB is a power supply source, 102-1 to 102-3 are switching circuits, 103 is a load such as a CPU, and 106-1 to 106-3 are capacitors.
[0003]
Since the switching circuits 102-1 to 102-3 have the same configuration, the switching circuit 102-1 will be described. The switching circuit 102-1 includes switching elements 105-1a and 105-1b connected to a driving output terminal of the control IC 101, and an inductance element 104-1.
[0004]
In the above configuration, a load current ranging from several amps to several tens of amps flows through the load 103, and at the same time, a large current also flows through the inductance elements 104-1 to 104-3.
[0005]
By the way, in the related art, the operation (switching) frequency of the control IC 101 and the switching elements 105-1a to 105-3a and 105-1b to 105-3b used in the above circuit is not so high. As the inductance elements 104-1 to 104-3 used for 1 to 102-3, those having an inductance value of about several tens of μH (microhenry) were generally used.
[0006]
In recent years, with the advance of technology, the operating frequencies of the control IC 101 and the switching elements 105-1a to 105-3a and 105-1b to 105-3b have been dramatically increased. As an inductance element used in a DC converter circuit, an inductance element having an inductance value of 1 μH or less has come to be required.
[0007]
In addition, the performance of the CPU 103 has been improved along with the control IC 101 and the switching elements 105-1 a to 105-3 a and 105-1 b to 105-3 b, and the CPU 103 has been viewed as a load of the DC / DC converter circuit. In this case, the load current becomes very large.
[0008]
[Problems to be solved by the invention]
In order to cope with the above-mentioned current situation, inductance elements described in JP-A-10-27712 and JP-A-10-12443 are known as inductance elements corresponding to a large current. In these documents, non-magnetic ceramics are buried in a magnetic layer near the coil to reduce magnetic permeability near the coil, thereby suppressing magnetic saturation and improving DC bias characteristics.
[0009]
[Patent Document 1]
JP-A-10-27712 [Patent Document 2]
JP-A-10-12443
As shown in FIGS. 8 and 9, which are sectional views taken along line II of the perspective view shown in FIG. 7, the conventional multilayered inductance element has a conductor pattern 50 covered with a magnetic layer 51. The magnetic flux 54 passes through a space between the magnetic ceramics 52 and the like. For this reason, magnetic saturation could not be suppressed efficiently, and it was difficult to improve the DC bias characteristics.
[0011]
SUMMARY OF THE INVENTION An object of the present invention is to provide an inductance element in which magnetic saturation is less likely to occur than in the conventional example described above, and which can improve DC superimposition characteristics.
[0012]
[Means for Solving the Problems]
The inductance element according to the present invention forms an inductor body by a magnetic layer in which a plurality of ferrite sheets are laminated, and a conductor layer which is laminated on one of the magnetic layers and has a conductor pattern linearly printed on the ferrite sheet. In an inductance element provided with external electrodes connected to the conductor layer on a pair of end faces of the inductor body, a ferrite sheet surface on which the conductor pattern is not provided is adjacent to at least one side of the conductor pattern. It is characterized in that a nonmagnetic ceramic layer to cover is provided.
[0013]
The inductance element according to the present invention is characterized in that a nonmagnetic ceramic layer is provided on one side of a ferrite sheet surface on which the conductor pattern is not provided, and a ferrite layer is provided on the other side, with the conductor pattern not provided. And
[0014]
An inductance element according to the present invention includes a ferrite sheet provided with a nonmagnetic ceramic layer on one side of a ferrite sheet surface on which the conductor pattern is not provided, and a ferrite layer on the other side. It is characterized in that a plurality of sheets are laminated.
[0015]
The inductance element according to the present invention forms an inductor main body by a magnetic layer in which a plurality of ferrite sheets are stacked, and a conductor layer which is stacked on one layer in the magnetic layer, and in which a conductor pattern is linearly and double-printed on the ferrite sheet. In an inductance element in which external electrodes connected to the conductor layer are provided on a pair of end surfaces of the inductor body, a ferrite layer is provided in a region sandwiched by the two conductor patterns, and the remaining conductor pattern is not provided. A non-magnetic ceramic layer covering the ferrite sheet surface is provided.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an inductance element according to the present invention will be described with reference to the accompanying drawings. In the respective drawings, the same components are denoted by the same reference numerals, and redundant description will be omitted. In the inductance element of the present invention, as shown in FIG. 1A, a plurality of ferrite sheets 1-1 to 1-n are stacked to form a magnetic layer. At the center of the ferrite sheet 1-i laminated on one layer in the magnetic layer, a conductor layer in which the conductor pattern 2 is linearly printed in a single line is provided to form the inductor body 3.
[0017]
The conductive pattern 2 is made of Ag paste and has a width of 2.5 mm and a thickness of 100 μm or a width of 1.5 mm and a thickness of 150 μm. A non-magnetic ceramic layer 5 is provided adjacent to at least one side of the conductor pattern 2 to cover the surface of the ferrite sheet 1-i on which the conductor pattern 2 is not provided. Here, the nonmagnetic ceramic layer 5 is formed by applying a ceramic paste of an alumina-based glass ceramic to one side of the surface of the ferrite sheet 1-i where the conductor pattern 2 is not provided, with the conductor pattern 2 interposed therebetween. The ferrite layer 6 is provided on the other side by applying a ferrite paste of Ni-Cu-Zn ferrite. The thicknesses of the conductor pattern 2, the nonmagnetic ceramic layer 5, and the ferrite layer 6 are the same.
[0018]
As shown in FIG. 1A, the respective sheets are laminated and fired at a temperature lower than the melting point of Ag so that Ag as the conductor pattern 2 is not melted to obtain the inductor body 3.
[0019]
The inductor body 3 has a rectangular parallelepiped shape as shown in FIG. External electrodes 4, 4 are provided on a pair of end faces of the inductor body 3 by coating or the like so as to be connected to the conductor pattern 2. In the above description, the ferrite sheets 1-1 to 1-n are Ni-Cu-Zn ferrites, each having a thickness of about 80 μm, and 5.7 mm (length) × 5.0 mm (width) obtained by laminating 30 sheets. An inductor body 3 of 2.0 mm (height) is obtained.
[0020]
FIG. 2 is a cross-sectional view of the inductance element according to the first embodiment taken along line AA of FIG. 1B. A conductor pattern 2 is provided at the center of the ferrite sheet layer denoted by reference numeral 1, a nonmagnetic ceramic layer 5 is provided on one side of the conductor pattern 2, and a ferrite layer 6 is provided on the other side. Is provided.
[0021]
In the inductance element according to the first embodiment, as shown in FIG. 3, the magnetic flux 54 is hardly passed by the nonmagnetic ceramic layer 5. For this reason, magnetic saturation can be suppressed efficiently, and the DC bias characteristics can be improved.
[0022]
According to this configuration, a structure that is stronger than the case where the air gap is provided can be obtained. In the case where an air gap is provided, an operation of forming an air gap after lamination of the sheets is required. However, in the inductance element according to the first embodiment, the nonmagnetic ceramic layer 5 is formed in the lamination step of the sheets. Since it can be formed, the production becomes extremely easy.
[0023]
In the above embodiment, the nonmagnetic ceramic layer 5 is provided on one side of the surface of the ferrite sheet 1-i where the conductor pattern 2 is not provided, and the ferrite layer 6 is provided on the other side. Although one provided ferrite sheet 1-i is laminated, a plurality of such sheets may be laminated.
[0024]
In the inductance element according to the second embodiment of the present invention, as shown in FIG. 4A, a magnetic layer is formed by stacking a plurality of ferrite sheets 1-1 to 1-n. A conductor layer on which two conductor patterns 2A and 2B are printed in a straight line with a conductor pattern 2 is provided at the center of a ferrite sheet 1-k laminated on one layer in the magnetic layer to form an inductor body 3A.
[0025]
A ferrite layer 6A is provided by applying a ferrite paste of Ni-Cu-Zn ferrite to a region sandwiched between the two conductor patterns 2A and 2B. Nonmagnetic ceramic layers 5A and 5B are provided by applying a ceramic paste of alumina-based glass ceramic to the surface of the remaining ferrite sheet 1-k where the conductor pattern 2 is not provided.
[0026]
The inductor body 3 has a rectangular parallelepiped shape as shown in FIG. FIG. 5 is a sectional view taken along line BB of FIG. 4B in the inductance element according to the second embodiment. That is, the nonmagnetic ceramic layer 5A, the conductor pattern 2A, the ferrite layer 6A, the conductor pattern 2B, and the nonmagnetic ceramic layer 5B are arranged on the surface of the ferrite sheet 1-k at the center of the cross section from the left. Other configurations are the same as those of the first embodiment.
[0027]
Also according to the inductance element according to the second embodiment, since the magnetic flux hardly passes through the non-magnetic ceramic layers 5A and 5B according to the principle described with reference to FIG. The characteristics are improved.
[0028]
In the above, one ferrite sheet 1-k on which two conductor patterns are formed is laminated, but a plurality of such sheets may be laminated. Further, a configuration having three or more conductor patterns may be adopted. In this case, a nonmagnetic ceramic layer is provided adjacent to the side of the end face side of the conductor pattern located on the end face side.
[0029]
【The invention's effect】
As described above, according to the present invention, the nonmagnetic ceramic layer is provided adjacent to the side of the conductor pattern so that the magnetic flux hardly passes, so that the magnetic saturation can be suppressed efficiently and the DC superimposition characteristics can be improved. There is an effect that it can be achieved.
[Brief description of the drawings]
FIG. 1 is an assembled perspective view showing a first embodiment of an inductance element according to the present invention.
FIG. 2 is a sectional view taken along line AA of FIG. 1 (b).
FIG. 3 is a sectional view of a main part showing characteristics of the inductance element according to the present invention.
FIG. 4 is an assembled perspective view showing a first embodiment of the inductance element according to the present invention.
FIG. 5 is a sectional view taken along line BB of FIG. 4 (b).
FIG. 6 is a diagram illustrating a circuit example of a multi-phase (three-phase) DC / DC converter to which the inductance element according to the present invention is applied;
FIG. 7 is a perspective view of a conventional inductance element.
FIG. 8 is a sectional view taken along the line II of FIG. 7;
FIG. 9 is a cross-sectional view of a main part showing characteristics of an inductance element according to a conventional example.
[Explanation of symbols]
1, 1-1 to 1-n Ferrite sheet 1-i, 1-k Ferrite sheet 2 Conductor pattern 3, 3A Inductor 4 Electrode 5, 5A, 5B Nonmagnetic ceramic layer 6, 6A Ferrite layer

Claims (4)

複数のフェライトシートを積層した磁性層と、前記磁性層内の一層に積層され、フェライトシートに導体パターンを直線状に一条印刷した導体層とによりインダクタ本体を形成し、前記インダクタ本体の一対の端面に前記導体層に接続する外部電極を設けたインダクタンス素子において、
前記導体パターンの少なくとも一方の側部に隣接して、前記導体パターンが設けられていないフェライトシート面を覆う非磁性セラミックス層を設けたことを特徴とするインダクタンス素子。
A magnetic layer in which a plurality of ferrite sheets are laminated, and a conductor layer laminated on one layer in the magnetic layer and having a conductor pattern linearly printed on the ferrite sheet in a straight line, form an inductor body, and a pair of end faces of the inductor body. In an inductance element provided with an external electrode connected to the conductor layer,
An inductance element, comprising: a nonmagnetic ceramic layer that covers a ferrite sheet surface on which the conductor pattern is not provided, adjacent to at least one side of the conductor pattern.
前記導体パターンを挟んで、前記導体パターンが設けられていないフェライトシート面の一方側には非磁性セラミックス層を設け、他方側にはフェライト層を設けたことを特徴とする請求項1に記載のインダクタンス素子。The non-magnetic ceramic layer is provided on one side of the ferrite sheet surface on which the conductor pattern is not provided, and the ferrite layer is provided on the other side with the conductor pattern interposed therebetween. Inductance element. 前記導体パターンを挟んで、前記導体パターンが設けられていないフェライトシート面の一方側には非磁性セラミックス層を設け、他方側にはフェライト層を設けたフェライトシートを複数枚積層したことを特徴とする請求項1に記載のインダクタンス素子。A non-magnetic ceramic layer is provided on one side of the ferrite sheet surface where the conductor pattern is not provided, and a plurality of ferrite sheets provided with a ferrite layer are laminated on the other side, with the conductor pattern interposed therebetween. The inductance element according to claim 1. 複数のフェライトシートを積層した磁性層と、前記磁性層内の一層に積層され、フェライトシートに導体パターンを直線状に二条印刷した導体層とによりインダクタ本体を形成し、前記インダクタ本体の一対の端面に前記導体層に接続する外部電極を設けたインダクタンス素子において、
前記二条の導体パターンにより挟まれた領域にフェライト層を設け、
前記導体パターンが設けられていない残りのフェライトシート面を覆う非磁性セラミックス層を設けたことを特徴とするインダクタンス素子。
A magnetic layer in which a plurality of ferrite sheets are laminated, and a conductor layer laminated on one layer in the magnetic layer and having a conductor pattern linearly and double-printed on the ferrite sheet to form an inductor body, a pair of end faces of the inductor body In an inductance element provided with an external electrode connected to the conductor layer,
A ferrite layer is provided in an area sandwiched by the two conductor patterns,
An inductance element comprising a nonmagnetic ceramic layer covering the remaining ferrite sheet surface on which the conductor pattern is not provided.
JP2002329704A 2002-11-13 2002-11-13 Multilayer inductance element Expired - Fee Related JP4307822B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002329704A JP4307822B2 (en) 2002-11-13 2002-11-13 Multilayer inductance element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002329704A JP4307822B2 (en) 2002-11-13 2002-11-13 Multilayer inductance element

Publications (2)

Publication Number Publication Date
JP2004165440A true JP2004165440A (en) 2004-06-10
JP4307822B2 JP4307822B2 (en) 2009-08-05

Family

ID=32807626

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002329704A Expired - Fee Related JP4307822B2 (en) 2002-11-13 2002-11-13 Multilayer inductance element

Country Status (1)

Country Link
JP (1) JP4307822B2 (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007324554A (en) * 2006-06-01 2007-12-13 Taiyo Yuden Co Ltd Laminated inductor
CN101894661A (en) * 2010-06-25 2010-11-24 广东风华高新科技股份有限公司 High-current multilayer chip inductor and manufacturing method thereof
WO2013005482A1 (en) * 2011-07-06 2013-01-10 株式会社村田製作所 Electronic component
JP2016149427A (en) * 2015-02-12 2016-08-18 Tdk株式会社 Multilayer impedance element and method of manufacturing multilayer impedance element
JP2020088289A (en) * 2018-11-29 2020-06-04 太陽誘電株式会社 Inductance element and electronic apparatus

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007324554A (en) * 2006-06-01 2007-12-13 Taiyo Yuden Co Ltd Laminated inductor
CN101894661A (en) * 2010-06-25 2010-11-24 广东风华高新科技股份有限公司 High-current multilayer chip inductor and manufacturing method thereof
WO2013005482A1 (en) * 2011-07-06 2013-01-10 株式会社村田製作所 Electronic component
JP5494892B2 (en) * 2011-07-06 2014-05-21 株式会社村田製作所 Electronic components
JPWO2013005482A1 (en) * 2011-07-06 2015-02-23 株式会社村田製作所 Electronic components
KR101514912B1 (en) 2011-07-06 2015-04-23 가부시키가이샤 무라타 세이사쿠쇼 Electronic component
US9123465B2 (en) 2011-07-06 2015-09-01 Murata Manufacturing Co., Ltd. Electronic component
JP2016149427A (en) * 2015-02-12 2016-08-18 Tdk株式会社 Multilayer impedance element and method of manufacturing multilayer impedance element
JP2020088289A (en) * 2018-11-29 2020-06-04 太陽誘電株式会社 Inductance element and electronic apparatus
US11532424B2 (en) 2018-11-29 2022-12-20 Taiyo Yuden Co., Ltd. Inductance element and electronic device

Also Published As

Publication number Publication date
JP4307822B2 (en) 2009-08-05

Similar Documents

Publication Publication Date Title
JP3621300B2 (en) Multilayer inductor for power circuit
US6515568B1 (en) Multilayer component having inductive impedance
KR101853135B1 (en) Multilayer power inductor and method of manufacturing the same
JP5457542B2 (en) Multilayer inductor
TWI312521B (en) Gapped core structure for magnetic components
US20090051474A1 (en) Laminated inductor
JP2004311944A (en) Chip power inductor
JP2012507861A (en) Integrated structure of inductive and capacitive elements
JPWO2005031764A1 (en) Multilayer magnetic component and method for manufacturing the same
JP2006318946A (en) Laminated inductor
JP2000138120A (en) Laminated inductor
US11139102B2 (en) 52 cubic millimeter transformer for DC-DC converter device
JP2015073052A (en) Inductor array and power supply device
JP4213679B2 (en) Multilayer inductor
JP2002270437A (en) Flat coil and flat transformer
JP4307822B2 (en) Multilayer inductance element
KR101565705B1 (en) Inductor
WO2017197550A1 (en) Electromagnetic induction device and manufacturing method therefor
US9041506B2 (en) Multilayer inductor and method of manufacturing the same
KR102030086B1 (en) Stacked inductor
JP2001176725A (en) Laminated electronic component
JP5311462B2 (en) Multi-layer substrate transformer
JP6504320B2 (en) Coil built-in multilayer board, power supply module
WO2013171923A1 (en) Inductor element
JP2013065853A (en) Laminated inductor and manufacturing method thereof

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20041028

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050617

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080129

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080331

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080902

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081006

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090414

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090430

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120515

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130515

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees