【０００１】
【発明の属する技術分野】
本発明は浮遊ゲート構造型の不揮発性メモリセルのマトリックス配列からなるメモリセルアレイを有する不揮発性半導体記憶装置に関し、特には信頼性向上および寿命安定化を図るための技術に関する。
【０００２】
【従来の技術】
不揮発性メモリを搭載した半導体集積回路は、マイクロコントローラのプログラムコード格納に使用されるなど、産業上重要なものとなっている。
【０００３】
図８は一般的なスタック型のメモリセルの構造を示し、図８（ａ）は概略的な斜視図、図８（ｂ）は図８（ａ）におけるａ−ａ′線でのチャネル長方向に沿っての断面図、図８（ｃ）は図８（ａ）におけるｂ−ｂ′線でのチャネル幅方向に沿っての断面図である。図８において、８０１は制御ゲート（コントロールゲート）、８０２は容量絶縁膜、８０３は浮遊ゲート（フローティングゲート）、８０４はトンネル絶縁膜である。
【０００４】
メモリセルに記録されている情報を読み出すときは、制御ゲート８０１に電圧を印加する。浮遊ゲート８０３の電荷蓄積の状態に応じて、チャネルに電流が流れたり、流れなかったりする。このとき、容量絶縁膜８０２とトンネル絶縁膜８０４に電界ストレスがかかる。
【０００５】
図９は不揮発性メモリに対する検査方法の従来例を示す。ステップ９０１において通常の直流電源を用いた導通試験（ＤＣテスト）を行い、次にステップ９０２において、半導体集積回路内の電源回路における電源電圧の測定を行う。次いでステップ９０３において、前記の測定した電源電圧に基づいて電源回路の出力電圧の補正を行う。電源回路の出力電圧は製造工程のばらつきによって変動誤差を伴うが、ステップ９０３での電圧補正値設定によって補正し、出力電圧値を一定化する。その後、ステップ９０４以降で通常のメモリテストを実施する。
【０００６】
【特許文献１】
特開平６−５３４４７号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、メモリセルは一般的に、製造工程における様々なプロセスばらつきを含んでいる。図１０は一般的なプロセスばらつきをまとめて示している。具体的には、酸化分離領域幅Ｗｇのばらつき、浮遊ゲート分割パターン幅Ｗｆｇのばらつき、制御ゲート形成パターン幅Ｌｇのばらつき、トンネル絶縁膜厚Ｔｏｘのばらつき、ゲート電極高さＴｆｇのばらつき、容量絶縁膜の膜厚Ｔｏｎｏのばらつきを含んでいる。
【０００８】
酸化分離領域（Ｗｇ）と浮遊ゲート分割パターン（Ｗｆｇ）と制御ゲート形成パターン（Ｌｇ）は、一般的にリソグラフィによって形成される。リソグラフィ技術においては、特にパターンを微細化したときにばらつき制御が難しくなる。そこで、通常は、ある程度のマージンを許容している。例えば最小加工寸幅の１０％をマージンとしている。
【０００９】
上記従来構造の場合、３種類のリソグラフィ工程を経てメモリセルが形成される。この場合、トータルでおよそ２０％の加工ばらつきをもつ。メモリセルにおける各動作時の電圧がチップばらつきによらず一定であるとすると、上記のプロセスばらつきを伴っている容量絶縁膜８０２やトンネル絶縁膜８０４にかかる電界ストレスも相当量のばらつきを持つ。その結果、電界ストレスばらつきの中で最大の電界ストレスがかかるチップは寿命が短いものとなり、信頼性低下につながる。
【００１０】
【課題を解決するための手段】
本発明は、次のような手段を講じることにより、上記の課題を解決する。
【００１１】
第１の解決手段として、本発明による不揮発性半導体記憶装置は、浮遊ゲート構造型の不揮発性メモリセルのマトリックス配列からなるメモリセルアレイを有し、前記不揮発性メモリセルの制御ゲートに印加するゲート電圧をプロセスばらつき情報に基づいて補正する電圧補正手段を備えている。
【００１２】
この構成による作用は次のとおりである。不揮発性半導体記憶装置の製造工程における不揮発性メモリセルのプロセスばらつきにかかわる情報（プロセスばらつき情報）と不揮発性メモリセルの寿命を最適化する上でのゲート電圧との関係は、これをあらかじめ知ることができる。このプロセスばらつき情報とゲート電圧との関係を管理しておき、不揮発性メモリセルを駆動するときに、電圧補正手段によってプロセスばらつき情報に基づいてゲート電圧を補正する。したがって、プロセスばらつきにかかわらず、不揮発性メモリセルの絶縁膜にかかる電界ストレスを所定範囲に収めることができ、メモリセルアレイの寿命低下を抑制することができるとともに、不揮発性半導体記憶装置の電界ストレスに対する信頼性を向上することができる。
【００１３】
上記において好ましい態様は、前記のプロセスばらつき情報を不揮発性メモリセルにおける容量絶縁膜とトンネル絶縁膜との容量結合比とすることである。容量絶縁膜は不揮発性メモリセルの制御ゲートと浮遊ゲートとの間に介在されたものであり、トンネル絶縁膜は浮遊ゲートと半導体基板との間に介在されたものである。この容量絶縁膜とトンネル絶縁膜との容量結合比はプロセスばらつき情報として典型である。この容量結合比とゲート電圧との関係を管理しておき、不揮発性メモリセルを駆動するときに、容量結合比に基づいてゲート電圧を補正する。したがって、プロセスばらつきにかかわらず、容量結合比およびトンネル絶縁膜にかかる電界ストレスを所定範囲に収めることができ、メモリセルアレイの寿命低下を抑制することができるとともに、不揮発性半導体記憶装置の電界ストレスに対する信頼性を向上することができる。
【００１４】
また、上記において別の好ましい態様は、当該の不揮発性半導体記憶装置が、前記容量結合比を測定する容量結合比測定回路と、この容量結合比測定回路の測定で得た前記容量結合比に基づいて前記ゲート電圧を補正する電圧補正回路とを含むことである。
【００１５】
この構成による作用は次のとおりである。プロセスばらつき情報としての容量結合比に基づいてゲート電圧を補正する機能については、これを内蔵させておくのが好ましい。内蔵させておくことにより、個々の不揮発性半導体記憶装置で電圧補正が可能となり、電圧補正の対策を容易化することができる。
【００１６】
別の観点から本発明を次のよう記述することも可能である。浮遊ゲート構造型の不揮発性メモリセルのマトリックス配列からなるメモリセルアレイと、前記メモリセルアレイにおける前記不揮発性メモリセルの制御ゲートと浮遊ゲートとの間の容量絶縁膜と前記浮遊ゲートと半導体基板との間のトンネル絶縁膜との容量結合比を測定する容量結合比測定回路と、この容量結合比測定回路の測定で得た前記容量結合比に基づいて前記ゲート電圧を補正する電圧補正回路とを備えている不揮発性半導体記憶装置である。
【００１７】
上記において好ましい態様は、前記の容量結合比測定回路が、次のように構成されていることである。すなわち、前記不揮発性メモリセルと同一構造のレファレンスメモリセルと、前記レファレンスメモリセルに並列接続されかつゲート端子が共通接続されたレファレンストランジスタと、前記レファレンスメモリセルと前記レファレンストランジスタとを電源端子に対して切り換え接続する切り換えスイッチとを含む状態に、前記の容量結合比測定回路が構成されていることである。
【００１８】
不揮発性半導体記憶装置の製造において、不揮発性メモリセルを作り込む際に、容量結合比測定回路として同一構造のレファレンスメモリセルを構成するとともに、レファレンストランジスタを構成する。容量結合比の測定は、ゲート電圧の掃引に対するドレイン電流変化の傾きを考慮すればよい。レファレンストランジスタにおける電流変化の傾きに対するレファレンスメモリセルにおける電流変化の傾きの比として容量結合比を捉えることができる。
【００１９】
また、前記容量結合比測定回路の測定で得た前記容量結合比の情報を前記メモリセルアレイに格納するように構成することも好ましい。
【００２０】
【発明の実施の形態】
以下、本発明にかかわる不揮発性半導体記憶装置の実施の形態について図面を参照しながら説明する。
【００２１】
図１は本発明の実施の形態における不揮発性半導体記憶装置の構成を示すブロック図である。図１において、１０１は入出力回路、１０２は電源回路、１０３はメモリセルアレイ、１０３ａはユーザ使用領域、１０３ｂはシステム情報格納領域、１０４はＸデコーダ、１０５はＹデコーダ、１０６は電圧補正回路、１０７は容量結合比測定回路である。容量結合比測定回路１０７が電圧補正回路１０６に関連付けられている。本実施の形態では、容量結合比測定回路１０７が同一の集積回路のチップに搭載されている。
【００２２】
図２は容量結合比測定回路１０７の構成の一例を示す回路図である。図２において、２０１はメモリセルアレイ１０３における不揮発性メモリセルと等価なレファレンスメモリセル、２０２はレファレンストランジスタ、２０３は切り換えスイッチ、２０４は高電位側電源Ｖｄの電源端子、２０５は電流計、２０６はゲート電圧印加端子、２０７はテストモード設定端子である。レファレンスメモリセル２０１のソースとレファレンストランジスタ２０２のソースが低電位側電源（ＶＳＳ）に共通接続され、それぞれのゲートがゲート電圧印加端子２０６に接続されている。レファレンスメモリセル２０１のドレインとレファレンストランジスタ２０２のドレインが切り換えスイッチ２０３を介して電源端子２０４に共通に接続されている。切り換えスイッチ２０３はテストモード設定端子２０７から入力されるテストモード信号Ｓｍによって切り換えられるように構成されている。テストモード信号Ｓｍが“０”のときは、切り換えスイッチ２０３はレファレンストランジスタ２０２の側に切り換えられ、“１”のときはレファレンスメモリセル２０１の側に切り換えられる。もっとも、この関係は逆でもかまわない。電源端子２０４と切り換えスイッチ２０３との間には、レファレンスメモリセル２０１またはレファレンストランジスタ２０２に流れる電流を検出するための電流計２０５が挿入されている。電源端子２０４、ゲート電圧印加端子２０６、テストモード設定端子２０７はそれぞれテスターの適切な検査端子に接続される。電源端子２０４に印加される高電位側電源Ｖｄは例えば１．５Ｖである。なお、電流計２０５は外部のテスター側に設けてもよい。
【００２３】
次に、上記のように構成された容量結合比測定回路１０７の動作を説明する。
【００２４】
まず、テストモード信号Ｓｍを“０”に設定して切り換えスイッチ２０３をレファレンストランジスタ２０２の側に切り換え、ゲート電圧印加端子２０６にゲート電圧Ｖｇを印加する。このゲート電圧Ｖｇを例えば０Ｖから３Ｖまで徐々に変化させながら、レファレンストランジスタ２０２に流れる電流Ｉｔｒを電流計２０５で測定する。この電流Ｉｔｒも徐々に変化する。
【００２５】
次に、テストモード信号Ｓｍを“１”に設定して切り換えスイッチ２０３をレファレンスメモリセル２０１の側に切り換え、上記と同様にゲート電圧Ｖｇを徐々に変化させながら、レファレンスメモリセル２０１に流れる電流Ｉｍｃを電流計２０５で測定する。この電流Ｉｍｃも徐々に変化する。
【００２６】
このときの動作を図３のタイミングチャートによって説明する。図３（ａ）はゲート電圧Ｖｇを示し、図３（ｂ）はテストモード信号Ｓｍを示し、図３（ｃ）はドレインに印加する電圧Ｖｄを示し、図３（ｄ）は電流計２０５で検出される電流Ｉｄを示す。
【００２７】
時刻Ｔ１より容量結合比の測定を開始する。時刻Ｔ１以前の各端子の状態は不定である。時刻Ｔ１においてテストモード信号Ｓｍを“０”に設定するとともに、１．５Ｖのドレイン印加電圧Ｖｄを立ち上げる。そして、時刻Ｔ１から時刻Ｔ２にかけてゲート電圧Ｖｇを０Ｖから３Ｖまで徐々に変化させる。レファレンストランジスタ２０２に流れる電流Ｉｔｒはゲート電圧Ｖｇの変化に応じて変化する。これが電流計２０５で検出電流Ｉｄとして検出される。そして、ゲート電圧Ｖｇが３Ｖに到達した時刻Ｔ２でゲート電圧Ｖｇはリセットされて０Ｖに戻される。この時刻Ｔ２で、レファレンストランジスタ２０２についてのゲート電圧の変化に対するドレイン電流の関係の測定が終了となる。
【００２８】
時刻Ｔ３で、テストモード信号Ｓｍを“１”に設定し、切り換えスイッチ２０３をレファレンスメモリセル２０１側に切り換える。次いで、時刻Ｔ４から時刻Ｔ５にかけてゲート電圧Ｖｇを０Ｖから３Ｖまで徐々に変化させる。レファレンスメモリセル２０１に流れる電流Ｉｍｃはゲート電圧Ｖｇの変化に応じて変化する。これが電流計２０５で検出電流Ｉｄとして検出される。そして、ゲート電圧Ｖｇが３Ｖに到達した時刻Ｔ５でゲート電圧Ｖｇはリセットされて０Ｖに戻される。この時刻Ｔ５で、レファレンスメモリセル２０１についてのゲート電圧の変化に対するドレイン電流の関係が測定終了となる。
【００２９】
上記の測定により、レファレンストランジスタ２０２およびレファレンスメモリセル２０１についてのゲート電圧Ｖｇに対するドレイン電流Ｉｄの関係をグラフ化することができる。その様子を図４に示す。図４において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄの対数ｌｏｇ（Ｉｄ）を示す。ドレイン電流の対数ｌｏｇ（Ｉｄ）におけるリニア特性部の傾きをとり、レファレンストランジスタ２０２の傾きをｋｔｒ、レファレンスメモリセル２０１の傾きをｋｍｃとする。リニア特性部に該当するドレイン電流については、トランジスタの大きさ、構造、その他の要因によって違いはあるが、概ね１ｎＡ〜１０μＡの範囲が対応する。
【００３０】
レファレンストランジスタ２０２に対するレファレンスメモリセル２０１の容量結合比μを考える。この容量結合比μは、図４の傾きｋｔｒ，ｋｍｃを用いて、
μ＝ｋｍｃ／ｋｔｒ …………（１）
と表すことができる。容量結合比測定回路１０７は、この容量結合比μの値を測定する。そして、それを入出力回路１０１を介してシステム情報格納領域１０３にロードする。あるいは、容量結合比μをテスターが持つ演算装置で算出し、それをロードしてもよい。
【００３１】
次に、電圧補正量を決める処理について説明する。ここでは、読み出し動作時を例にとって説明する。
【００３２】
メモリセル構造の設計時に期待される容量結合比の中心値をμ０、読み出し動作時に期待されるゲート電圧の中心値をＶｇ０とする。また、測定によって算出された容量結合比を上記のμとする。この測定の容量結合比μに対応する適切なゲート電圧Ｖｇｃを求める。これが補正されたゲート電圧Ｖｇｃである。補正されたゲート電圧Ｖｇｃと測定された容量結合比μとの関係が、設計時のゲート電圧の中心値Ｖｇ０と設計時の容量結合比の中心値μ０との関係に対応するようにする。
【００３３】
上述したようにレファレンスメモリセル２０１には各種のプロセスばらつきがある。その結果として、レファレンスメモリセル２０１に流れる電流Ｉｍｃにばらつきが生じる。すなわち、レファレンスメモリセル２０１における電流変化の傾きｋｍｃがばらつく。レファレンスメモリセル２０１におけるプロセスばらつきに対してレファレンストランジスタ２０２におけるプロセスばらつきは充分に小さい。したがって、レファレンストランジスタ２０２における電流変化の傾きｋｔｒは実質的に変化しないものとしてよい。
【００３４】
レファレンスメモリセル２０１に流れる電流Ｉｍｃが正規の電流Ｉｍｃ０に対して減少するとき、電流変化の傾きｋｍｃも減少し、容量結合比μも減少する。電流が減少することを補償するためには、ゲート電圧を増加させればよい。逆に、電流が増加したとき容量結合比μも増加するが、このとき電流が増加したことを補償するには、ゲート電圧を減少させればよい。すなわち、ゲート電圧の補正は、容量結合比μに逆比例したものとすればよい。
【００３５】
補正されたゲート電圧Ｖｇｃを設計時のゲート電圧の中心値Ｖｇ０、設計時の容量結合比の中心値μ０、測定の容量結合比μで表すと、逆比例の関係から、
Ｖｇｃ ＝（μ０／μ）・Ｖｇ０ …………（２）
とすればよい。電流変化の傾きを用いて表すと、次のようになる。レファレンスメモリセル２０１における正規の電流変化の傾きをｋｍｃ０、測定時の電流変化の傾きｋｍｃとして、傾きは容量結合比に比例することから、
Ｖｇｃ ＝（ｋｍｃ０／ｋｍｃ）・Ｖｇ０ …………（３）
となる。補正されたゲート電圧Ｖｇｃは、（２）式または（３）式で計算すればよい。
【００３６】
次に、以下、本発明にかかわる不揮発性メモリの検査方法の実施の形態について、図５のフローチャートにしたがって説明する。
【００３７】
ステップ３０１において、直流電源を用いた一般的な導通試験（ＤＣテスト）を行い、次にステップ３０２において、半導体集積回路内の電源回路における電源電圧の測定を行う。次いでステップ３０３において、前述の容量結合比μの測定を行う。次いでステップ３０４において、ゲート電圧Ｖｇの補正を行い、補正されたゲート電圧Ｖｇｃを求めた上で、この補正されたゲート電圧Ｖｇｃを加味する状態で一般的な電源回路の出力電圧の補正を行う。これにより、電源回路の出力電圧のプロセスばらつきとともにメモリセルのプロセスばらつきを補正する。その後、ステップ３０５以降で、公知と同様のメモリテストを実施する。
【００３８】
このような本実施の形態の不揮発性メモリの検査方法によれば、チップごとに異なるメモリセルのプロセスばらつきがあっても、メモリセル内の容量絶縁膜およびトンネル絶縁膜にかかる動作時の電界ストレスが一定になり、信頼性を向上することができるとともに、寿命を安定化させることができる。
【００３９】
図６は図１の半導体集積回路の動作を示すフローチャートである。図６（ａ）は検査時のフローチャート、図６（ｂ）は通常使用時のフローチャートである。
【００４０】
検査時に置いては、図６（ａ）に示すように、ステップ４０１において容量結合比を測定し、ステップ４０２で補正電圧値を設定し、ステップ４０３においてメモリセルアレイ１０３のシステム情報格納領域１０３ｂに補正電圧値を格納する。
【００４１】
また、通常使用時においては、図６（ｂ）に示すように、ステップ４１１において読み出しまたは書き込みまたは消去のコマンドを受理し、ステップ４１２においてシステム情報格納領域１０３ｂから電圧補正情報を読み出し、ステップ４１３において電圧補正回路１０６に前記の読み出した電圧補正情報を設定し、ステップ４１４において前記の読み出しまたは書き込みまたは消去のコマンドを実行する。
【００４２】
上記により、チップごとの不揮発性メモリの動作信頼性を著しく向上させることができる。
【００４３】
図７は信頼性向上の説明図である。横軸は電圧を示し、縦軸は寿命を示す。ただし、横軸はゲート電圧Ｖｇの逆数（Ｖｇ−１）で示されている。５０１は電圧と寿命の関係を示す。太線の範囲でばらつきがある。ゲート電圧ＶｇがＶ０からＶ１の間でばらつき（Ｖ０＞Ｖ１）、これに伴って寿命がＴ０からＴ１の間でばらつく。容量結合比がばらついた状態で一定値の電圧が印加されると、ばらつきによって、最大Ｖ０−１の電界が与えられることになる。Ｖ０−１は補正をかけていない場合の絶縁膜に対する電界ストレスが最大の場合に該当し、このときの寿命Ｔ０は短い。本発明の実施の形態を適用すると、容量結合比にばらつきがあっても、補正をかけたゲート電圧Ｖｇｃ−１は一定となり、このときの寿命ＴｃはΔＴだけ改善され、電界ストレスに対する信頼性が向上する。
【００４４】
【発明の効果】
本発明によれば、プロセスばらつきにかかわらず、不揮発性メモリセルの絶縁膜にかかる電界ストレスを所定範囲に収めることができ、メモリセルアレイの寿命低下を抑制することができるとともに、不揮発性半導体記憶装置の電界ストレスに対する信頼性を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における不揮発性半導体記憶装置の構成を示すブロック図
【図２】本発明の実施の形態における不揮発性半導体記憶装置の容量結合比測定回路の構成の一例を示す回路図
【図３】上記容量結合比測定回路の動作を示すタイミングチャート
【図４】本発明の実施の形態における不揮発性半導体記憶装置のゲート電圧とドレイン電流の特性図
【図５】本発明の実施の形態における不揮発性半導体記憶装置の検査方法の動作を示すフローチャート
【図６】本発明の実施の形態における不揮発性半導体記憶装置の動作を示すフローチャート
【図７】本発明の実施の形態における不揮発性半導体記憶装置の信頼性向上の説明図
【図８】一般的なスタック型のメモリセルの構造を示し、（ａ）は概略的な斜視図、（ｂ）は（ａ）におけるａ−ａ′線での断面図、（ｃ）は（ａ）におけるｂ−ｂ′線での断面図
【図９】従来の不揮発性メモリ検査方法の動作を示すフローチャート
【図１０】一般的なプロセスばらつきをまとめて示す説明図
【符号の説明】
１０２ 電源回路
１０３ メモリセルアレイ
１０６ 電圧補正回路
１０７ 容量結合比測定回路
２０１ レファレンスメモリセル
２０２ レファレンストランジスタ
２０３ 切り換えスイッチ
Ｖｇ ゲート電圧
Ｉｍｃ レファレンスメモリセルに流れる電流
Ｉｔｒ レファレンストランジスタに流れる電流[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a nonvolatile semiconductor memory device having a memory cell array composed of a matrix arrangement of nonvolatile memory cells of a floating gate structure, and more particularly to a technique for improving reliability and stabilizing a lifetime.
[0002]
[Prior art]
2. Description of the Related Art A semiconductor integrated circuit equipped with a nonvolatile memory is industrially important, for example, used for storing a program code of a microcontroller.
[0003]
8A and 8B show a structure of a general stack type memory cell. FIG. 8A is a schematic perspective view, and FIG. 8B is a channel length direction along the line aa 'in FIG. 8C is a cross-sectional view taken along the line bb ′ in FIG. 8A along the channel width direction. 8, reference numeral 801 denotes a control gate (control gate), 802 denotes a capacitance insulating film, 803 denotes a floating gate (floating gate), and 804 denotes a tunnel insulating film.
[0004]
When reading information recorded in a memory cell, a voltage is applied to the control gate 801. Depending on the state of charge accumulation in the floating gate 803, current may or may not flow through the channel. At this time, electric field stress is applied to the capacitor insulating film 802 and the tunnel insulating film 804.
[0005]
FIG. 9 shows a conventional example of an inspection method for a nonvolatile memory. In step 901, a continuity test (DC test) using a normal DC power supply is performed, and then in step 902, a power supply voltage in a power supply circuit in the semiconductor integrated circuit is measured. Next, in step 903, the output voltage of the power supply circuit is corrected based on the measured power supply voltage. Although the output voltage of the power supply circuit has a fluctuation error due to a variation in the manufacturing process, the output voltage is corrected by setting the voltage correction value in step 903 to make the output voltage value constant. Thereafter, a normal memory test is performed in step 904 and subsequent steps.
[0006]
[Patent Document 1]
JP-A-6-53447
[Problems to be solved by the invention]
However, memory cells generally include various process variations in the manufacturing process. FIG. 10 shows general process variations. Specifically, variations in the width Wg of the oxide isolation region, variations in the width Wfg of the floating gate division pattern, variations in the width Lg of the control gate formation pattern, variations in the thickness of the tunnel insulating film Tox, variations in the height Tfg of the gate electrode, and variations in the capacitance insulating film Of the film thickness Tono.
[0008]
The oxidation isolation region (Wg), the floating gate division pattern (Wfg), and the control gate formation pattern (Lg) are generally formed by lithography. In the lithography technique, it becomes difficult to control the variation, particularly when the pattern is miniaturized. Therefore, usually, a certain margin is allowed. For example, the margin is 10% of the minimum processing width.
[0009]
In the case of the above conventional structure, a memory cell is formed through three types of lithography steps. In this case, there is a processing variation of about 20% in total. Assuming that the voltage during each operation in the memory cell is constant irrespective of the chip variation, the electric field stress applied to the capacitor insulating film 802 and the tunnel insulating film 804 accompanied by the process variation also has a considerable amount of variation. As a result, a chip subjected to the maximum electric field stress among the electric field stress variations has a short life and leads to a reduction in reliability.
[0010]
[Means for Solving the Problems]
The present invention solves the above problems by taking the following measures.
[0011]
As a first solution, a nonvolatile semiconductor memory device according to the present invention has a memory cell array having a matrix arrangement of nonvolatile memory cells of a floating gate structure, and a gate voltage applied to a control gate of the nonvolatile memory cell. Is corrected based on the process variation information.
[0012]
The operation of this configuration is as follows. It is necessary to know in advance the relationship between information relating to the process variation of the nonvolatile memory cell (process variation information) in the manufacturing process of the nonvolatile semiconductor memory device and the gate voltage for optimizing the life of the nonvolatile memory cell. Can be. The relationship between the process variation information and the gate voltage is managed, and when driving the nonvolatile memory cell, the gate voltage is corrected based on the process variation information by the voltage correction unit. Therefore, regardless of the process variation, the electric field stress applied to the insulating film of the nonvolatile memory cell can be kept within a predetermined range, the life of the memory cell array can be suppressed from being shortened, and the electric field stress of the nonvolatile semiconductor memory device can be reduced. Reliability can be improved.
[0013]
In a preferred embodiment, the process variation information is a capacitance coupling ratio between a capacitance insulating film and a tunnel insulating film in the nonvolatile memory cell. The capacitive insulating film is interposed between the control gate and the floating gate of the nonvolatile memory cell, and the tunnel insulating film is interposed between the floating gate and the semiconductor substrate. The capacitance coupling ratio between the capacitance insulating film and the tunnel insulating film is typical as process variation information. The relationship between the capacitance coupling ratio and the gate voltage is managed, and the gate voltage is corrected based on the capacitance coupling ratio when driving the nonvolatile memory cell. Therefore, irrespective of the process variation, the capacitance coupling ratio and the electric field stress applied to the tunnel insulating film can be kept within a predetermined range, the reduction in the life of the memory cell array can be suppressed, and the electric field stress of the nonvolatile semiconductor memory device can be reduced. Reliability can be improved.
[0014]
In another preferred embodiment, the nonvolatile semiconductor memory device includes a capacitance coupling ratio measurement circuit that measures the capacitance coupling ratio, and a capacitance coupling ratio measured by the capacitance coupling ratio measurement circuit. And a voltage correction circuit for correcting the gate voltage.
[0015]
The operation of this configuration is as follows. It is preferable to incorporate the function of correcting the gate voltage based on the capacitance coupling ratio as the process variation information. By having the nonvolatile semiconductor memory device built-in, voltage correction can be performed in each nonvolatile semiconductor memory device, and measures for voltage correction can be facilitated.
[0016]
From another viewpoint, the present invention can be described as follows. A memory cell array comprising a matrix arrangement of nonvolatile memory cells of a floating gate structure; a capacitive insulating film between a control gate and the floating gate of the nonvolatile memory cell in the memory cell array; A capacitance coupling ratio measurement circuit for measuring a capacitance coupling ratio with the tunnel insulating film, and a voltage correction circuit for correcting the gate voltage based on the capacitance coupling ratio obtained by the measurement of the capacitance coupling ratio measurement circuit. Nonvolatile semiconductor memory device.
[0017]
In a preferred embodiment described above, the capacitance coupling ratio measuring circuit is configured as follows. That is, a reference memory cell having the same structure as the nonvolatile memory cell, a reference transistor connected in parallel to the reference memory cell and having a gate terminal connected in common, and the reference memory cell and the reference transistor connected to a power supply terminal. The capacitance coupling ratio measuring circuit is configured so as to include a changeover switch for switching connection.
[0018]
In manufacturing a nonvolatile semiconductor memory device, when fabricating a nonvolatile memory cell, a reference memory cell having the same structure as a capacitance coupling ratio measuring circuit and a reference transistor are configured. The capacitance coupling ratio may be measured by considering the slope of the change in drain current with respect to the sweep of the gate voltage. The capacitance coupling ratio can be taken as the ratio of the slope of the current change in the reference memory cell to the slope of the current change in the reference transistor.
[0019]
It is also preferable that information on the capacitance coupling ratio obtained by the measurement by the capacitance coupling ratio measuring circuit is stored in the memory cell array.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of a nonvolatile semiconductor memory device according to the present invention will be described with reference to the drawings.
[0021]
FIG. 1 is a block diagram showing a configuration of a nonvolatile semiconductor memory device according to an embodiment of the present invention. In FIG. 1, 101 is an input / output circuit, 102 is a power supply circuit, 103 is a memory cell array, 103a is a user use area, 103b is a system information storage area, 104 is an X decoder, 105 is a Y decoder, 106 is a voltage correction circuit, 107 Is a capacitance coupling ratio measuring circuit. The capacitance coupling ratio measurement circuit 107 is associated with the voltage correction circuit 106. In this embodiment mode, the capacitance coupling ratio measuring circuit 107 is mounted on the same integrated circuit chip.
[0022]
FIG. 2 is a circuit diagram showing an example of the configuration of the capacitance coupling ratio measurement circuit 107. 2, reference numeral 201 denotes a reference memory cell equivalent to a nonvolatile memory cell in the memory cell array 103, reference numeral 202 denotes a reference transistor, reference numeral 203 denotes a switch, reference numeral 204 denotes a power supply terminal of a high-potential-side power supply Vd, reference numeral 205 denotes an ammeter, and reference numeral 206 denotes a gate. A voltage application terminal 207 is a test mode setting terminal. The source of the reference memory cell 201 and the source of the reference transistor 202 are commonly connected to a low potential power supply (VSS), and their gates are connected to the gate voltage application terminal 206. The drain of the reference memory cell 201 and the drain of the reference transistor 202 are commonly connected to a power supply terminal 204 via a switch 203. The changeover switch 203 is configured to be switched by a test mode signal Sm input from a test mode setting terminal 207. When the test mode signal Sm is “0”, the changeover switch 203 is switched to the reference transistor 202 side, and when the test mode signal Sm is “1”, it is switched to the reference memory cell 201 side. However, this relationship can be reversed. An ammeter 205 for detecting a current flowing through the reference memory cell 201 or the reference transistor 202 is inserted between the power supply terminal 204 and the switch 203. The power supply terminal 204, the gate voltage application terminal 206, and the test mode setting terminal 207 are respectively connected to appropriate test terminals of the tester. The high potential side power supply Vd applied to the power supply terminal 204 is, for example, 1.5V. Note that the ammeter 205 may be provided on the external tester side.
[0023]
Next, the operation of the capacitance coupling ratio measuring circuit 107 configured as described above will be described.
[0024]
First, the test mode signal Sm is set to “0”, the changeover switch 203 is switched to the reference transistor 202 side, and the gate voltage Vg is applied to the gate voltage application terminal 206. The current Itr flowing through the reference transistor 202 is measured by the ammeter 205 while gradually changing the gate voltage Vg from, for example, 0 V to 3 V. This current Itr also changes gradually.
[0025]
Next, the test mode signal Sm is set to “1” and the changeover switch 203 is switched to the reference memory cell 201 side, and the current Imc flowing through the reference memory cell 201 is gradually changed in the same manner as described above while the gate voltage Vg is gradually changed. Is measured by the ammeter 205. This current Imc also changes gradually.
[0026]
The operation at this time will be described with reference to the timing chart of FIG. 3A shows the gate voltage Vg, FIG. 3B shows the test mode signal Sm, FIG. 3C shows the voltage Vd applied to the drain, and FIG. The detected current Id is shown.
[0027]
The measurement of the capacitance coupling ratio starts at time T1. The state of each terminal before time T1 is undefined. At time T1, the test mode signal Sm is set to “0” and the drain applied voltage Vd of 1.5 V rises. Then, the gate voltage Vg is gradually changed from 0V to 3V from time T1 to time T2. The current Itr flowing through the reference transistor 202 changes according to the change in the gate voltage Vg. This is detected by the ammeter 205 as the detection current Id. Then, at time T2 when the gate voltage Vg reaches 3V, the gate voltage Vg is reset and returned to 0V. At this time T2, the measurement of the relationship between the change in the gate voltage and the drain current of the reference transistor 202 ends.
[0028]
At time T3, the test mode signal Sm is set to "1", and the switch 203 is switched to the reference memory cell 201 side. Next, the gate voltage Vg is gradually changed from 0 V to 3 V from time T4 to time T5. The current Imc flowing in the reference memory cell 201 changes according to the change in the gate voltage Vg. This is detected by the ammeter 205 as the detection current Id. Then, at time T5 when the gate voltage Vg reaches 3V, the gate voltage Vg is reset and returned to 0V. At this time T5, the measurement of the relationship between the change in the gate voltage and the drain current of the reference memory cell 201 is completed.
[0029]
With the above measurement, the relationship between the gate voltage Vg and the drain current Id for the reference transistor 202 and the reference memory cell 201 can be graphed. This is shown in FIG. In FIG. 4, the horizontal axis represents the gate voltage Vg, and the vertical axis represents the logarithm log (Id) of the drain current Id. The slope of the linear characteristic portion at the logarithm log (Id) of the drain current is taken, and the slope of the reference transistor 202 is ktr, and the slope of the reference memory cell 201 is kmc. The drain current corresponding to the linear characteristic portion varies depending on the size, structure, and other factors of the transistor, but generally corresponds to a range of 1 nA to 10 μA.
[0030]
Consider the capacitance coupling ratio μ of the reference memory cell 201 to the reference transistor 202. This capacitance coupling ratio μ is calculated by using the slopes ktr and kmc in FIG.
μ = kmc / ktr (1)
It can be expressed as. The capacitance coupling ratio measuring circuit 107 measures the value of the capacitance coupling ratio μ. Then, it is loaded into the system information storage area 103 via the input / output circuit 101. Alternatively, the capacitance coupling ratio μ may be calculated by an arithmetic device of the tester and loaded.
[0031]
Next, a process for determining the voltage correction amount will be described. Here, the case of the read operation will be described as an example.
[0032]
The center value of the capacitance coupling ratio expected at the time of designing the memory cell structure is μ 0 , and the center value of the gate voltage expected at the time of the read operation is Vg 0 . Further, the capacitance coupling ratio calculated by the measurement is defined as the above μ. An appropriate gate voltage Vgc corresponding to the capacitance coupling ratio μ in this measurement is obtained. This is the corrected gate voltage Vgc. Corrected relationship has been a capacitive coupling ratio mu measuring the gate voltage Vgc is, so as to correspond to the relationship between the central value mu 0 of the center value Vg 0 and capacitive coupling ratio during the design of the gate voltage during the design .
[0033]
As described above, the reference memory cell 201 has various process variations. As a result, a variation occurs in the current Imc flowing through the reference memory cell 201. That is, the slope kmc of the current change in the reference memory cell 201 varies. The process variation in the reference transistor 202 is sufficiently smaller than the process variation in the reference memory cell 201. Therefore, the gradient ktr of the current change in the reference transistor 202 may not substantially change.
[0034]
When the current Imc flowing through the reference memory cell 201 decreases with respect to the normal current Imc 0 , the slope kmc of the current change also decreases, and the capacitance coupling ratio μ also decreases. In order to compensate for the decrease in the current, the gate voltage may be increased. Conversely, when the current increases, the capacitance coupling ratio μ also increases. To compensate for the increase in current at this time, the gate voltage may be reduced. That is, the correction of the gate voltage may be made in inverse proportion to the capacitance coupling ratio μ.
[0035]
When the corrected gate voltage Vgc is represented by the center value Vg 0 of the gate voltage at the time of design, the center value μ 0 of the capacitance coupling ratio at the time of design, and the capacitance coupling ratio μ of the measurement, the inversely proportional relationship is as follows.
Vgc = (Μ 0 / μ) · Vg 0 ... (2)
And it is sufficient. When expressed using the gradient of the current change, the following is obtained. Reference memory cell 201 kmc 0 the gradient of the normal current change in, as the slope kmc during measurement of current change, the slope is proportional to the capacitive coupling ratio,
Vgc = (Kmc 0 / kmc) · Vg 0 (3)
It becomes. The corrected gate voltage Vgc may be calculated by the equation (2) or (3).
[0036]
Next, an embodiment of a method for testing a nonvolatile memory according to the present invention will be described below with reference to the flowchart of FIG.
[0037]
In step 301, a general continuity test (DC test) using a DC power supply is performed. Next, in step 302, a power supply voltage in a power supply circuit in the semiconductor integrated circuit is measured. Next, in step 303, the above-described capacitance coupling ratio μ is measured. Next, in step 304, the gate voltage Vg is corrected, the corrected gate voltage Vgc is obtained, and the output voltage of a general power supply circuit is corrected in a state in which the corrected gate voltage Vgc is added. Thereby, the process variation of the memory cell as well as the process variation of the output voltage of the power supply circuit is corrected. After that, a memory test similar to the publicly known one is performed in step 305 and subsequent steps.
[0038]
According to such a method for inspecting a nonvolatile memory according to the present embodiment, even when there is a process variation of a memory cell that differs from chip to chip, electric field stress during operation applied to the capacitive insulating film and the tunnel insulating film in the memory cell Is constant, the reliability can be improved, and the life can be stabilized.
[0039]
FIG. 6 is a flowchart showing the operation of the semiconductor integrated circuit of FIG. FIG. 6A is a flowchart at the time of inspection, and FIG. 6B is a flowchart at the time of normal use.
[0040]
At the time of inspection, as shown in FIG. 6A, a capacitance coupling ratio is measured in step 401, a correction voltage value is set in step 402, and a correction voltage value is set in the system information storage area 103b of the memory cell array 103 in step 403. Stores the voltage value.
[0041]
In normal use, as shown in FIG. 6B, a read, write or erase command is received in step 411, voltage correction information is read from the system information storage area 103b in step 412, and voltage correction information is read in step 413. The read voltage correction information is set in the voltage correction circuit 106, and the read, write, or erase command is executed in step 414.
[0042]
As described above, the operational reliability of the nonvolatile memory for each chip can be significantly improved.
[0043]
FIG. 7 is an explanatory diagram of the improvement in reliability. The horizontal axis indicates voltage, and the vertical axis indicates life. However, the horizontal axis is represented by the reciprocal (Vg −1 ) of the gate voltage Vg. 501 shows the relationship between voltage and life. There is variation in the range of the thick line. The gate voltage Vg varies between V0 and V1 (V0> V1), and accordingly, the lifetime varies between T0 and T1. When the voltage of the predetermined value is applied in a state in which the capacitive coupling ratio is varied by the variation, it would be given an electric field of up to V0 -1. V0 -1 electric field stress is the case for the maximum with respect to the insulating film if not by correcting the lifetime T0 at this time is short. When the embodiment of the present invention is applied, even if the capacitance coupling ratio varies, the corrected gate voltage Vgc- 1 becomes constant, the life Tc at this time is improved by ΔT, and the reliability against electric field stress is improved. improves.
[0044]
【The invention's effect】
According to the present invention, electric field stress applied to an insulating film of a nonvolatile memory cell can be kept within a predetermined range regardless of process variation, and a reduction in the life of a memory cell array can be suppressed. Can be improved in reliability against electric field stress.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a nonvolatile semiconductor memory device according to an embodiment of the present invention. FIG. 2 illustrates an example of a configuration of a capacitance coupling ratio measurement circuit of the nonvolatile semiconductor memory device according to an embodiment of the present invention. FIG. 3 is a circuit diagram. FIG. 3 is a timing chart showing the operation of the capacitance coupling ratio measurement circuit. FIG. 4 is a characteristic diagram of gate voltage and drain current of the nonvolatile semiconductor memory device according to the embodiment of the present invention. FIG. 6 is a flowchart illustrating an operation of a method for testing a nonvolatile semiconductor memory device according to an embodiment. FIG. 6 is a flowchart illustrating an operation of a nonvolatile semiconductor memory device according to an embodiment of the present invention. FIG. 8 shows a structure of a general stack type memory cell, in which FIG. 8A is a schematic perspective view, and FIG. FIG. 9C is a cross-sectional view taken along line aa ′, FIG. 9C is a cross-sectional view taken along line bb ′ in FIG. 9A. FIG. 9 is a flowchart showing the operation of a conventional nonvolatile memory inspection method. Diagram showing various process variations collectively [Description of symbols]
102 power supply circuit 103 memory cell array 106 voltage correction circuit 107 capacitance coupling ratio measuring circuit 201 reference memory cell 202 reference transistor 203 changeover switch Vg gate voltage Imc current flowing in reference memory cell Itr current flowing in reference transistor
