JP2004157160A - Method for forming process model, method for designing mask pattern, mask and method for manufacturing semiconductor device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、リソグラフィに用いられるマスクと、マスクに形成されるマスクパターンの設計方法と、マスクパターン設計におけるシミュレーション工程で用いられるプロセスモデルの作成方法と、マスクを用いたリソグラフィを含む半導体装置の製造方法に関する。
【0002】
【従来の技術】
現在、半導体装置の製造工程においては、半導体基板上に半導体素子用のパターンを形成するために、主に光リソグラフィ技術を用いている。光リソグラフィに用いられるフォトマスクは、透明領域と遮光領域からなるパターンが形成された露光用原板である。縮小率が1:1でないフォトマスクは特にレチクルとも呼ばれる。
【0003】
光リソグラフィではフォトマスクのレイアウトパターン(マスクパターン)を、レジストと呼ばれる感光性樹脂が塗布されたウェハー上に、例えば縮小投影露光装置により転写する。フォトマスクを介して露光されたレジストを現像することにより、所定のレジストパターンが得られる。
【0004】
これまでの光リソグラフィ技術においては、主に露光装置の開発、特に投影レンズ系の開口数(NA)を高くすることにより、半導体素子の微細化への対応が図られてきた。レーリー(Rayleigh)の式として知られているように、限界解像度R(解像できる限界の微細レイアウトパターンの寸法)とNAには、次式(1)の関係がある。NAを大きくするほど限界解像度は小さくなり、高い解像度が得られる。
R=K1 ×λ/NA ・・・(1)
(K1 はレジストの性能などのプロセスに依存する定数)
【0005】
露光装置の高NA化により解像力は向上するが、逆に焦点深度(焦点位置のずれが許容される範囲)は減少するため、焦点深度の観点から更なる微細化が困難となってきた。焦点深度DOFとNAには、次式(2)の関係がある。NAを大きくする程焦点深度は狭くなり、わずかな焦点位置のずれも許容できなくなる。
DOF=K2 ×λ/NA2 ・・・(2)
(K2 はプロセスに依存する定数)
【0006】
そこで、様々な超解像手法が検討されるようになってきた。一般に、超解像手法とは照明光学系、フォトマスク、および投影レンズ系瞳面における透過率および位相を制御することにより、結像面での光強度分布を改善する手法である。照明光学系の最適化により解像特性を向上させる超解像手法として、変形照明法がある。
【0007】
また、フォトマスク側の改善による超解像手法として、位相シフトマスクの使用が挙げられる。例えば、ハーフトーン式位相シフトマスクは製造およびマスクパターンの設計が他の位相シフトマスクに比較して容易であり、注目されている。ハーフトーン式位相シフトマスクでは、通常のバイナリマスクの遮光膜を酸化窒化クロム等からなる透過率4〜10%程度の半透明膜に替えて、半透明膜の透過光とその周辺の透明領域の透過光に180度の位相差を生じさせる。
【0008】
ハーフトーン方式位相シフトマスクにおいては、透明領域と半透明領域の境界部で位相の180度異なった光同士の干渉により光強度が低下し、光強度分布が急峻となる。但し、このように透明領域と半透明領域の境界付近で光強度が低下することから、所望のレジストパターンの寸法を得るためには、透明領域の寸法を大きくする補正(マスクバイアス)が必要になる。
【0009】
解像限界近くのパターン形成においては、光近接効果(Optical Proximity Effect)の影響が顕著になる。この光近接効果とは、パターンが周辺のパターンの影響を受け、形状および寸法が変化する現象である。そこで、この光近接効果を考慮した光近接効果補正(OPC;Optical Proximity Correction)手法が、上記のような超解像技術に加えて、盛んに検討されるようになってきている。
【0010】
OPC手法では、予めマスクパターンを変形させておくことにより所望のレジストパターンを形成する。OPC手法の例として、単純にマスクパターンのサイズを変える方法(マスクバイアス)や、マスクパターンの一部のサイズを変える方法(ジョグ)があり、マスクバイアスとジョグは区別される。
【0011】
他のOPC手法の例としては、レイアウトパターンの角に解像限界以下の微細パターンを配置する方法(ハットおよびセルフなど)が挙げられる。OPCでのマスク補正量は、自身のパターン寸法、形状と周辺のレイアウトパターンに依存して決まる。マスク補正量を、実際にテストパターンを転写して作成したサンプルでの実測結果を元に、演算装置(計算機、シミュレータ)を用いてシミュレーションした結果から求める手法は、モデルベースOPCと呼ばれる。
【0012】
半導体装置の製造プロセスのシミュレーション(プロセスシミュレーション)は、半導体装置を実際に製造せずに、リソグラフィプロセス、イオン注入プロセス、不純物拡散プロセスなどの各プロセスを演算装置でシミュレーションし、各部分の形状や不純物の濃度分布などを予測するものである。
【0013】
このようなプロセスシミュレーションによれば、フォトマスクに形成されたマスクパターンをウェハー上のレジストに露光し、現像により得られたレジストパターンをマスクとして、ウェハーにエッチングを行ったとき、ウェハーに形成されるパターンを設計データから予測できる。
【0014】
モデルベースOPCでは、演算装置に入力された設計データに対して、ウェハー(またはウェハー上に形成された導電層や絶縁層上であるが、以下、簡略化のためサンプル用のウェハー、導電層または絶縁層を単にウェハーとする。)に形成されるパターンがシミュレーションされる。マスク補正量を変化させた複数の設計データに対してシミュレーションを行い、シミュレーション結果と本来の設計データが最も近づくときのマスク補正量が、最適補正量と決定される。
【0015】
演算装置に入力する設計データは、通常、GDSIIデータ(米国カルマ社が提案したマスクパターンデータの標準的な表現形式で表された設計データ)である。決定されたマスク補正量は、演算装置を用いて設計データに付加される。従来のモデルベースOPCのシミュレーションに用いられるプロセスモデルは、以下のように作成される。従来のプロセスモデル作成方法を、図11のフローチャートを参照して説明する。
【0016】
ステップ1(ST1)
テストパターンのレイアウトデータ(GDSIIデータ)を作成する。テストパターンは、半導体デバイスの設計回路中に存在する様々な形状および大きさのレイアウトパターンを代表しうる単純化されたパターンの集合体である。テストパターンを作成する上では、設計上許可されるパターンを規定するデザインルールを考慮する。作成されたテストパターンで、テストマスクを作製する。
【0017】
ステップ2(ST2)
現行プロセスによるサンプル作製を行う。まず、サンプル作製用のウェハー上にレジストを塗布し、テストマスクを介してレジストに露光する。レジストを現像し、テストパターンが転写されたレジストパターンを形成する。次に、レジストパターンをマスクとして、ウェハーにエッチングを行い、ウェハーにテストパターンを転写してから、レジストを除去する。以下、テストパターンが転写されたウェハーをサンプルと呼ぶ。
【0018】
ステップ3(ST3)
ステップ2でサンプルに転写されたテストパターンの測長を行う。測長には例えば走査型電子顕微鏡(SEM)などを用いる。
【0019】
ステップ4(ST4)
シミュレータに入力する条件ファイルを作成する。条件ファイルの項目としては、例えば、テストパターンのレイアウトデータ(GDSIIデータ)、サンプルで測定されたテストパターンの座標および寸法、あるいは露光装置の設定等が挙げられる。
【0020】
ステップ5(ST5)
プロセスモデルを作成する。具体的には、ステップ4で作成した各種入力ファイルをシミュレータに入力し、サンプルに転写されるテストパターン(エッチング加工によって形成されるパターン)の寸法を算出するための関数であるプロセスモデルを出力する。ステップ4で作成された入力ファイルには、ステップ1で作成されたGDSIIデータや、ステップ3で得られたサンプル上での測長結果が取り込まれている。
【0021】
ステップ6(ST6)
ステップ5で出力されるプロセスモデルについて、ステップ3での実測結果と、作成されたプロセスモデルによるシミュレーション結果との差分(以下、フィッティング残さとする。)が、規定値に収まっているかを確認する。ここで、規定値とはプロセスに起因する製造ばらつきや、演算装置であるリソグラフィシミュレータの精度等を考慮して、予め設定されたモデルフィッティング精度のスペック(目標値)とする。
【0022】
フィッティング残さが規定値を外れる場合にはステップ4に戻り、適宜シミュレータの入力ファイルを修正する。規定値を満たす場合にはモデルフィッティングを終了する。
【0023】
以上のようにして作成されたモデル関数(プロセスモデル)を用いてシミュレーションを行うことにより、実際の半導体デバイス製造用のマスクパターンの転写結果を正確に算出できる。また、作成されたプロセスモデルと、本来のレイアウトデータ(GDSIIデータ)をシミュレータに入力すると、OPCパターンを付加したレイアウトデータが得られる。
【0024】
【発明が解決しようとする課題】
上記のモデルベースOPCでは、プロセスモデルによるシミュレーション結果をそのレイアウトパターンの実測結果と仮定して、マスク補正量が決定される。すなわち、OPC後のパターンにフィッティング残さが含まれている。したがって、いかにフィッティング残さを減少させるか(精度の良いモデルフィッティングを行うか)が重要となる。現在、シミュレーション時の設定条件を調整することにより、実測結果とプロセスモデルのフィッティング精度の向上が図られている。
【0025】
近年の半導体装置では高集積・高速動作が求められ、パターン線幅の微細化が進んでいる。そのため、例えば数nm程度の微小な誤差でもデバイス特性に与える影響は大きい。また、レイアウトパターン密度が異なるメモリ部とロジック部を同時に作製するなど、集積回路も複雑となっているため、マスクおよびサンプルを作製する上で、ともにプロセス技術の限界にきている。例えば、ウェハー上で数nmの誤差となるようなマスクのプロセス誤差であっても、モデルフィッティングに影響を与えるようになってきている。
【0026】
図11に示す従来のプロセスモデル作成方法のステップ6では、実測結果とシミュレーション結果を合わせ込むことを目標とし、次式(3)で表されるフィッティング残さをモデルフィッティング精度の指標としている。
フィッティング残さ=シミュレーション結果−実測結果 ・・・(3)
【0027】
しかしながら、サンプル形成の実際のプロセスで起きている現象のモデリングでも完全ではなく、さらに、測定箇所の定義や測定精度といった要因により、モデルフィッティング精度には限界がある。したがって、実測結果とシミュレーション結果を完全に一致させることは困難であり、不確定な要素をいかに切り分け、高精度なOPCをかけるかが課題となっている。
【0028】
ウェハーにエッチングを行って形成されたレイアウトパターンの実測結果には、マスク製造プロセスの過程で発生したマスクの製造誤差が含まれている。一方、プロセスシミュレーションにおいては、マスクが理想的に作製されていると仮定して、本来の設計データ(GDSIIデータ)が入力される。すなわち、プロセスシミュレーションでは実際のマスクの製造誤差が考慮されない。
【0029】
従来のモデルフィッティングでは、マスクの製造誤差を含まないシミュレーション結果と、マスクの製造誤差を含む実際の転写結果(実測結果)との合わせ込みが行われるため、プロセスモデルに歪みが生じ、モデルフィッティング精度が悪化する。
【0030】
前述したように、モデルベースOPCでは、ウェハーに形成されるレイアウトパターンをシミュレーションする際、最終的にウェハー上で得たいレイアウトパターンの設計データ(GDSIIデータ)が入力される。マスクの製造誤差を含むサンプルでの実測結果を用いて作成されたプロセスモデルによってOPCをかけると、最終的な寸法制御精度が悪化する。
【0031】
シミュレーションの条件設定、すなわちシミュレータに入力する条件ファイルを最適化してモデルフィッティング精度を向上させても、マスクの製造誤差を含むプロセスモデルの場合、所望のモデルフィッティング精度が得られない。したがって、モデルベースOPCにおいて、適切なマスク補正量が求められず、所望の微細パターンを所望の寸法精度で形成することができない。
【0032】
本発明は上記の問題点に鑑みてなされたものであり、したがって本発明は、マスク製造プロセスのばらつきに起因する誤差を排除して、モデルフィッティング精度を向上させることができるプロセスモデル作成方法を提供することを目的とする。
また本発明は、マスクの製造誤差が排除されたプロセスモデルを用いてシミュレーションを行い、マスクパターンの転写結果を高精度に制御できるマスクパターン設計方法を提供することを目的とする。
【0033】
また本発明は、高精度のシミュレーションによって補正されたマスクパターンを含み、所望のレイアウトパターンを高精度に転写できるマスクを提供することを目的とする。
さらに本発明は、高精度のシミュレーションによって補正されたマスクパターンを転写し、所望の微細パターンを高精度に形成できる半導体装置の製造方法を提供することを目的とする。
【0034】
【課題を解決するための手段】
上記の目的を達成するため、本発明のプロセスモデル作成方法は、マスクパターンの設計データを入力データとして、前記マスクパターンが露光を含む所定のプロセスにより転写されるパターンを予測するシミュレーションのプロセスモデルを作成する方法であって、前記マスクパターンの一部を選択および/または変更したテストパターンの設計データであるテストパターンデータを作成する工程と、前記テストパターンが形成されたテストマスクを作製する工程と、前記テストマスクに形成された前記テストパターンを測長する工程と、前記テストマスクでの前記テストパターンの測長結果に合致するように、前記テストパターンデータを再作成する工程と、前記所定のプロセスにより前記テストマスク上の前記テストパターンを転写して、サンプルを作製する工程と、前記サンプルに転写された前記テストパターンを測長する工程と、再作成された前記テストパターンデータを入力データとして前記シミュレーションを行い、前記所定のプロセスにより転写されるテストパターンを予測する工程と、前記サンプルでの前記テストパターンの測長結果と、再作成された前記テストパターンデータを入力データとして、転写されるテストパターンを予測する前記シミュレーションの結果とが所定の誤差範囲内となるようにフィッティングを行ってプロセスモデルを作成する工程とを有することを特徴とする。
【0035】
これにより、プロセスシミュレーションに用いるプロセスモデルの作成において、マスク製造プロセスのばらつきに起因する誤差を排除して、モデルフィッティング精度を向上させることが可能となる。
【0036】
上記の目的を達成するため、本発明のマスクパターン設計方法は、マスクに形成されるマスクパターンの設計方法であって、前記マスクパターンの一部を選択および/または変更したテストパターンの設計データであるテストパターンデータを作成する工程と、前記テストパターンが形成されたテストマスクを作製する工程と、前記テストマスクに形成された前記テストパターンを測長する工程と、前記テストマスクでの前記テストパターンの測長結果に合致するように、前記テストパターンデータを再作成する工程と、露光を含む所定のプロセスにより前記テストマスク上の前記テストパターンを転写して、サンプルを作製する工程と、前記サンプルに転写された前記テストパターンを測長する工程と、再作成された前記テストパターンデータを入力データとして第1のシミュレーションを行い、前記所定のプロセスにより転写されるテストパターンを予測する工程と、前記サンプルでの前記テストパターンの測長結果と、再作成された前記テストパターンデータを入力データとして、転写されるテストパターンを予測する前記第1のシミュレーションの結果とが所定の誤差範囲内となるようにフィッティングを行ってプロセスモデルを作成する工程と、前記マスクパターンの設計データを入力データとして、前記プロセスモデルを用いる第2のシミュレーションを行い、前記マスクパターンが前記所定のプロセスにより転写されるパターンを予測する工程と、互いに補正量が異なる複数の条件で前記マスクパターンを補正し、補正された前記マスクパターンの設計データを入力データとして、前記プロセスモデルを用いる前記第2のシミュレーションを行い、補正された前記マスクパターンが前記所定のプロセスにより転写されるパターンを予測する工程と、前記第2のシミュレーションの結果から、転写されるパターンが前記マスクパターンの設計データに最も近くなるような最適補正量を決定する工程と、前記マスクパターンを前記最適補正量で補正する工程とを有することを特徴とする。
【0037】
これにより、例えばOPC等のマスクパターン補正を行うシミュレーションで用いられるプロセスモデルから、マスクの製造誤差を排除することが可能となる。したがって、マスクパターンの転写結果をシミュレーションにより高精度に予測して、所望の転写結果が得られるようなマスク補正量をより正確に決定することが可能となる。
【0038】
上記の目的を達成するため、本発明のマスクは、上記の本発明のマスクパターン設計方法によって設計されたマスクパターンが形成されていることを特徴とする。これにより、所望のレイアウトパターンをリソグラフィ工程で高精度に転写することが可能となる。
【0039】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、上記の本発明のマスクを用いたリソグラフィ工程を含むことを特徴とする。これにより、例えば半導体デバイス上に所望の微細パターンを高精度に形成することが可能となる。
【0040】
【発明の実施の形態】
以下に、本発明のプロセスモデル作成方法、マスクパターン設計方法、マスクおよび半導体装置の製造方法の実施の形態について、図面を参照して説明する。本実施形態では、テスト用のフォトマスクであるテストマスクに形成したテストパターンの測長結果と、サンプルのウェハー上に転写・形成されたテストパターンの測長結果をもとにプロセスモデルを作成する。
【0041】
従来は、サンプル上に形成されたテストパターンの実測結果とテストパターンの設計データとを用いて作成したプロセスモデルにより、最終的にデバイス上で所望のレイアウトパターンが得られるようにOPCが施されていた。それに対して、本実施形態ではサンプル上に形成されたテストパターンの実測結果と、テストマスク上に形成されたテストパターンの測長結果を用い、テストマスクの製造誤差を考慮して作成されたプロセスモデルにより、実際のデバイス製造用のフォトマスクに対してOPCを施す。
【0042】
本実施形態では、トランジスタのゲート層を形成するためのマスクパターンにOPCにより補正パターンを付加する例を説明する。ゲート層のレイアウトパターンは主にライン状の矩形から構成される。そこで、図1に示すような複数の矩形が平行に配置されたラインアンドスペース(L/S)パターン等を用いて、プロセスモデルの作成を行う。ラインアンドスペースパターンでは、線幅Wおよび/またはライン長手方向におけるライン端位置Eがシミュレーションの対象となる。図1で線幅Wとライン間隔Sとの合計をピッチPとする。
【0043】
図2に本実施形態のプロセスモデル作成方法のフローチャートを示す。以下、図2の各ステップを説明する。
ステップ1(ST1)
テストパターンのレイアウトデータ(GDSIIデータ)を作成する。テストパターンは、半導体デバイスの設計回路中に存在する様々な形状および大きさのレイアウトパターンを代表しうる単純化されたパターンの集合体である。テストパターンを作成する上では、設計上許可されるパターンを規定するデザインルールを考慮する。作成されたテストパターンで、テストマスクを作製する。
【0044】
ステップ2(ST2)
ステップ1でテストマスクに形成されたテストパターンの測長を行う。測長には例えばSEMなどを用いる。テストマスク上のパターンの測長箇所は、サンプルのウェハーに加工されるテストパターンでの測長箇所と一致させる。
【0045】
ステップ3(ST3)
ステップ2で得られたテストマスク上のテストパターンの測長結果を用いて、シミュレータに入力するテストパターンのレイアウトデータ(GDSIIデータ)を再作成する。
【0046】
ステップ4(ST4)
現行プロセスによるサンプル作製を行う。サンプルとは、テストパターンが転写されたウェハーをさす。まず、サンプル作製用のウェハー上にレジストを塗布し、テストマスクを介してレジストに露光する。レジストを現像し、テストパターンが転写されたレジストパターンを形成する。次に、レジストパターンをマスクとして、ウェハーにエッチングを行い、ウェハーにテストパターンを転写してから、レジストを除去する。
【0047】
ステップ5(ST5)
ステップ4でサンプルに転写されたテストパターンの測長を行う。測長には例えばSEMなどを用いる。
【0048】
ステップ6(ST6)
シミュレータに入力する条件ファイルを作成する。条件ファイルの項目としては、例えば、テストパターンのレイアウトデータ(GDSIIデータ)や、サンプルで測定されたテストパターンの座標および寸法が挙げられる。また、NA、コヒーレンスファクターσ、露光波長λ、輪帯比εといった露光装置の設定等も条件ファイルの項目に挙げられる。
【0049】
ステップ7(ST7)
プロセスモデルを作成する。具体的には、ステップ6で作成した各種入力ファイルをシミュレータに入力し、サンプルに転写されるテストパターン(エッチング加工によってサンプルに形成されるパターン)の寸法を算出するための関数であるプロセスモデルを出力する。ステップ6で作成された入力ファイルには、ステップ3で再作成されたGDSIIデータや、ステップ5で得られたサンプル上での測長結果が取り込まれている。本実施形態では、このステップを第1のシミュレーションとする。
【0050】
ステップ8(ST8)
ステップ7で出力されるプロセスモデルについて、ステップ5での実測結果と、作成されたプロセスモデルによるシミュレーション結果との差分(フィッティング残さ)が、規定値に収まっているかを確認する。ここで、規定値とはプロセスに起因する製造ばらつきや、演算装置であるリソグラフィシミュレータの精度等を考慮して、予め設定されたモデルフィッティング精度のスペック(目標値)とする。
【0051】
規定値はパターンタイプ毎に設定される。例えば、ゲート長250nmのときのパターンエッジ位置ずれ量(EPE;Edge Placement Error)のフィッティング残さを、図1のL/Sパターンの線幅Wの方向(ゲート長方向)で片側につき±5nm以内と設定する。
【0052】
ライン端間に関しては、例えば図3に示すような別のテストパターンが用いられる。図3に矢印で示すライン端間を測長箇所とし、例えばゲート長250nmのときのライン端間のフィッティング残さを±50nm以内と設定する。また、ライン対ライン端間に関しては、例えば図4に示すようなテストパターンが用いられる。図4に矢印で示すライン対ライン端間を測長箇所として、フィッティング残さを設定する。
【0053】
現在、レイアウトパターン等のGDSIIデータを用いて、OPC等のシミュレーションを実行できる多様なツールが市販されている。このようなモデル作成ツールであるシミュレータに、再作成したGDSIIデータとサンプルでの測長結果を含む各種入力ファイルを入力し、パターンタイプ毎にモデルフィッティングを行う。
【0054】
フィッティング残さが規定値を外れる場合にはステップ6に戻り、適宜シミュレータの入力ファイルを修正する。規定値を満たす場合にはモデルフィッティングを終了する。
【0055】
以上のようにして作成されたモデル関数(プロセスモデル)を用いてシミュレーションを行うことにより、実際の半導体デバイス製造用のマスクパターンの転写結果を正確に算出できる。また、作成されたプロセスモデルと、本来のレイアウトデータ(GDSIIデータ)をシミュレータに入力すると、OPCパターンを付加したレイアウトデータが得られる。
【0056】
本実施形態では、第1のシミュレーションによって作成されたプロセスモデルを用いるシミュレーションを、第2のシミュレーションとする。したがって、上記の実際の半導体デバイス製造用のマスクパターンの転写結果の予測や、OPC処理は第2のシミュレーションを含む。第2のシミュレーションには、市販のシミュレータを用いることができる。
【0057】
OPC処理では、レイアウトパターンを補正した設計データを入力データとして、第2のシミュレーションを行う。入力データでレイアウトパターンの補正量を様々に変化させ、第2のシミュレーションにより算出される転写結果の中から、所望の転写結果(本来の設計データに最も近いパターン)が得られるときの補正量を算出する。これを最適補正量とし、最適補正量でレイアウトパターンを補正することにより、OPCを最適化する。
【0058】
図5および図6は、上記の本実施形態のマスクパターン設計方法を示す概略図である。図5はプロセスモデル作成工程を示し、図6はOPC工程を示す。
図5に示すプロセスモデル作成工程では、(a)のテストマスク1に形成されたテストパターン2が、(b)の転写プロセスによって(c)のサンプル用ウェハー3に転写される。
【0059】
一方、(d)のテストマスク1の測長結果から再作成された設計データと、各種設定ファイル4を、(e)の第1のシミュレータ5に入力する。第1のシミュレータ5は(f)の転写結果を予測する。(c)のサンプルでの実測結果と(f)のシミュレーション結果との合わせ込みにより、マスクの製造誤差を含むプロセスモデル6が出力される(第1のシミュレーション)。
【0060】
図6に示すOPC工程では、(a)の実際の半導体デバイス製造用のマスクパターン7の設計データを、第1のシミュレータ5に入力する。第1のシミュレータ5は図5に示す一連の工程で作成されたプロセスモデル6を用いて、(b)の転写結果8を予測する(第2のシミュレーション)。プロセスモデル6を用いる第2のシミュレータ9に(b)の転写結果8を入力することにより、OPCの最適化が行われ、(c)の補正されたマスクパターン10が出力される。
【0061】
次に、プロセスモデル作成時にツール内部で行われる処理内容について、具体例を説明する。図7は、図1の丸で囲まれた部分を拡大したものである。図7のAは設計データでのパターン、Bはテストマスクの測長結果、Cはサンプルの測長結果をそれぞれ示す。
【0062】
なお、マスクでの測長結果Bはウェハー上でのサイズに換算されているものとする。例えば、縮小投影露光装置の場合には、テストマスクの測長結果に縮小率をかけると、ウェハー上でのサイズに換算される。図7に示すように、設計データのパターンAとマスク測長結果Bとサンプル測長結果Cのエッジは一致しないことが多い。
【0063】
図8は、図7の丸で囲まれた部分をさらに拡大したものである。図8においてウェハー上でエッチング加工後に得たい形状である設計パターン(図7のA)のエッジをx1とする。また、マスクでの測長結果をウェハー上でのサイズに換算したパターン(図7のB)のエッジをx2とし、サンプルで実測されたパターン(図7のC)のエッジをx3とする。
【0064】
図8のI(x3−x1)は従来のプロセスモデル作成方法でのEPEを示し、II(x3−x2)は本実施形態のプロセスモデル作成方法でのEPEを示す。理想的にはx1とx2は一致するが、マスクの作製時にプロセス固有のばらつきが生じるため、x1とx2は一致しないことが多い。このx1とx2のずれがプロセスモデルの歪みとなり、モデルフィッティング精度を悪化させる要因となり得る。
【0065】
従来のプロセスモデル作成方法によれば、サンプルで実測されたレイアウトパターンのエッジx3は、設計データのレイアウトパターンでのエッジx1の関数fとして表される。すなわち、次式(4)の関係がある。
f(x1)=x3 ・・・(4)
【0066】
式(4)のプロセスモデルf(x1)はマスク製造プロセスでの誤差を内包している。すなわち、テストマスクでない実際のデバイス製造用のマスクにおいても、テストマスクでのx2の誤差が再現されたときのみ、上記のモデルが成立する。したがって、例えばマスクが本来の設計データ通り、エッジがx1となるように作製された場合であっても、OPCでの補正精度が悪化するという矛盾が生じる。
【0067】
それに対し、本実施形態のプロセスモデル作成方法では、サンプルで実測されたパターンのエッジx3が、マスクで実測されたパターンのエッジx2の関数gとして表される。すなわち、次式(5)の関係がある。
g(x2)=x3 ・・・(5)
これにより、マスク製造プロセスで生じる誤差の影響が排除される。
【0068】
上記の本実施形態におけるモデルフィッティング精度を示す。図9は、本実施形態と同様にゲート長を250nm、EPEを図1のL/Sパターンの線幅Wの方向(ゲート長方向)で±5nmと設定し、従来の方法により作成されたプロセスモデルのフィッティング精度を示す。一方、図10は本実施形態により作成されたプロセスモデルのフィッティング精度を示す。
【0069】
図9および図10において、aはサンプルでの実測結果を示す。また、bはシミュレーション結果(プロセスのシミュレーション結果、すなわち第1のシミュレーションの結果)を示す。cは式(3)で表されるフィッティング残さを示す。サンプルでの実測結果aおよびシミュレーション結果bは左側の縦軸(図1の線幅W(nm))で表し、フィッティング残さは右側の縦軸で表す。
【0070】
図9に示すように、従来の方法によれば、ピッチによってはフィッティング残さが±5nm以内にならない。それに対し、図10ではピッチによらずフィッティング残さが±5nm以内となる。図9および図10を比較するとわかるように、本実施形態のプロセスモデル作成方法によれば、フィッティング残さを低減できる。
【0071】
本実施形態のマスクパターン補正方法によれば、上記の方法で作成されたプロセスモデルを用いたシミュレーション(第2のシミュレーション)を行い、ウェハー上に形成されるレイアウトパターンが本来の設計データに最も近くなるようにマスク補正量を決定する。したがって、高精度なOPCにより補正パターンが作成される。
【0072】
本実施形態のマスクには、上記の本実施形態のマスクパターン設計方法によって設計されたマスクパターンが形成される。これにより、所望のレイアウトパターンをリソグラフィ工程で高精度に転写することが可能となる。
また、本実施形態の半導体装置の製造方法は、本実施形態のマスクを用いたフォトリソグラフィ工程を含む。これにより、半導体デバイス上に所望の微細パターンを高精度に形成することが可能となる。
【0073】
本発明のプロセスモデル作成方法、マスクパターン設計方法、マスクおよび半導体装置の製造方法の実施形態は、上記の説明に限定されない。例えば、本発明のプロセスモデル作成方法で作成されたプロセスモデルは、シミュレーションに基づくモデルベースOPCだけでなく、ルールに基づき補正パターンを発生させるルールベースOPCとモデルベースOPCとを組み合わせたものに用いることも可能である。
【0074】
また、図3に示すライン端間の補正用のテストパターンや、図4に示すライン対ライン端間の補正用のテストパターン、あるいは他のテストパターンについても、上記のL/Sパターンの場合と同様の手順でプロセスモデルを作成できる。
【0075】
さらに、本発明のマスクは位相シフトマスク、バイナリマスク等のフォトマスクに限定されず、例えば電子線リソグラフィやイオンビームリソグラフィのような荷電粒子線リソグラフィ用マスクや、X線リソグラフィ用マスクであってもよい。また、本発明のプロセスモデル作成方法やマスクパターン設計方法をフォトマスク以外のマスクパターン設計に適用し、OPC以外のパターン補正を行ってもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【0076】
【発明の効果】
本発明のプロセスモデル作成方法によれば、マスク製造プロセスのばらつきに起因する誤差を排除して、モデルフィッティング精度を向上させることができる。本発明のマスクパターン設計方法によれば、マスクの製造誤差が排除されたプロセスモデルを用いてシミュレーションを行い、マスクパターンの転写結果を高精度に制御できる。
【0077】
本発明のマスクによれば、マスクパターンが高精度のシミュレーションによって補正されることから、所望のレイアウトパターンを高精度に転写できる。本発明の半導体装置の製造方法によれば、高精度のシミュレーションによって補正されたマスクパターンを転写し、所望の微細パターンを高精度に形成できる。
【図面の簡単な説明】
【図1】図1は本発明のプロセスモデル作成方法の実施形態に係るL/Sパターンを示す図である。
【図2】図2は本発明のプロセスモデル作成方法を示すフローチャートである。
【図3】図3は本発明のプロセスモデル作成方法を適用できるテストパターンの一例を示す図である。
【図4】図4は本発明のプロセスモデル作成方法を適用できるテストパターンの他の例を示す図である。
【図5】図5は本発明のマスクパターン設計方法のプロセスモデル作成工程を示す概略図である。
【図6】図6は本発明のマスクパターン設計方法のOPC工程を示す概略図である。
【図7】図7は図1の一部を拡大した図である。
【図8】図8は図7の一部を拡大した図である。
【図9】図9は本発明の実施形態に係るプロセスモデル作成方法のモデルフィッティング精度の比較例であり、従来のプロセスモデル作成方法のモデルフィッティング精度を示す図である。
【図10】図10は本発明の実施形態に係るプロセスモデル作成方法のモデルフィッティング精度を示す図である。
【図11】図11は従来のプロセスモデル作成方法を示すフローチャートである。
【符号の説明】
W…線幅、E…ライン端、P…ピッチ、1…テストマスク、2…テストパターン、3…ウェハー、4…ファイル、5…第1のシミュレータ、6…プロセスモデル、7…デバイス製造用のマスクパターン、8…マスクパターン7の転写結果、9……第2のシミュレータ、10…補正されたマスクパターン、A…設計データでのパターン、B…マスクでの測長結果、C…サンプルでの測長結果、I…従来の方法でのEPE、II…本発明の方法でのEPE。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a mask used for lithography, a method for designing a mask pattern formed on the mask, a method for creating a process model used in a simulation process in mask pattern design, and manufacturing of a semiconductor device including lithography using a mask. About the method.
[0002]
[Prior art]
At present, in a manufacturing process of a semiconductor device, an optical lithography technique is mainly used to form a pattern for a semiconductor element on a semiconductor substrate. A photomask used for optical lithography is an original plate for exposure on which a pattern composed of a transparent region and a light shielding region is formed. A photomask whose reduction ratio is not 1: 1 is particularly called a reticle.
[0003]
In optical lithography, a layout pattern (mask pattern) of a photomask is transferred onto a wafer coated with a photosensitive resin called a resist by, for example, a reduction projection exposure apparatus. By developing the resist exposed through the photomask, a predetermined resist pattern is obtained.
[0004]
In the conventional photolithography technology, the development of an exposure apparatus, particularly by increasing the numerical aperture (NA) of a projection lens system, has been attempted to cope with miniaturization of a semiconductor element. As is known as the Rayleigh equation, the following equation (1) is established between the limit resolution R (the size of the limit fine layout pattern that can be resolved) and the NA. As the NA increases, the limit resolution decreases, and a high resolution can be obtained.
R = K1 × λ / NA (1)
(K1 Is a constant that depends on the process such as resist performance)
[0005]
Although the resolving power is improved by increasing the NA of the exposure apparatus, the depth of focus (the range in which the deviation of the focal position is allowed) is reduced, and it has become difficult to further miniaturize from the viewpoint of the depth of focus. The depth of focus DOF and NA have the relationship of the following equation (2). As the NA is increased, the depth of focus becomes narrower, and a slight shift of the focal position cannot be tolerated.
DOF = K2 × λ / NA2 ... (2)
(K2 Is a process-dependent constant)
[0006]
Therefore, various super-resolution techniques have been studied. In general, the super-resolution technique is a technique for improving the light intensity distribution on the image plane by controlling the transmittance and the phase on the pupil plane of the illumination optical system, the photomask, and the projection lens system. As a super-resolution technique for improving the resolution characteristics by optimizing the illumination optical system, there is a modified illumination method.
[0007]
Further, as a super-resolution technique by improving the photomask side, use of a phase shift mask can be cited. For example, a halftone phase shift mask has attracted attention because its manufacture and mask pattern design are easier than other phase shift masks. In a halftone type phase shift mask, the light shielding film of a normal binary mask is replaced with a translucent film made of chromium oxynitride or the like having a transmittance of about 4 to 10%, and the transmitted light of the translucent film and the surrounding transparent region are removed. A phase difference of 180 degrees is generated in the transmitted light.
[0008]
In a halftone type phase shift mask, light intensity decreases due to interference between lights having a phase difference of 180 degrees at a boundary between a transparent region and a translucent region, and the light intensity distribution becomes steep. However, since the light intensity decreases near the boundary between the transparent region and the translucent region, a correction (mask bias) for increasing the size of the transparent region is necessary in order to obtain a desired resist pattern size. Become.
[0009]
In the pattern formation near the resolution limit, the influence of the optical proximity effect (Optical Proximity Effect) becomes remarkable. The optical proximity effect is a phenomenon in which a pattern is affected by a peripheral pattern and changes in shape and dimensions. Therefore, an optical proximity correction (OPC: Optical Proximity Correction) method in consideration of the optical proximity effect is being actively studied in addition to the above-described super-resolution technology.
[0010]
In the OPC method, a desired resist pattern is formed by deforming a mask pattern in advance. Examples of the OPC method include a method of simply changing the size of the mask pattern (mask bias) and a method of changing the size of a part of the mask pattern (jog), and the mask bias and the jog are distinguished.
[0011]
As another example of the OPC method, there is a method of arranging a fine pattern smaller than the resolution limit at a corner of the layout pattern (such as a hat and a self). The mask correction amount in the OPC is determined depending on its own pattern size, shape, and peripheral layout pattern. A method of obtaining the mask correction amount from the result of simulation using an arithmetic unit (computer or simulator) based on the actual measurement result of a sample created by actually transferring a test pattern is called model-based OPC.
[0012]
In the simulation of the manufacturing process of a semiconductor device (process simulation), a lithography process, an ion implantation process, an impurity diffusion process, and other processes are simulated by an arithmetic unit without actually manufacturing the semiconductor device, and the shape and impurities of each part are measured. Is to predict the concentration distribution and the like.
[0013]
According to such a process simulation, when a mask pattern formed on a photomask is exposed on a resist on a wafer, and the wafer is etched using the resist pattern obtained by development as a mask, the mask is formed on the wafer. Patterns can be predicted from design data.
[0014]
In the model-based OPC, the design data input to the arithmetic unit is applied to a wafer (or a conductive layer or an insulating layer formed on the wafer). Hereinafter, for simplification, a sample wafer, a conductive layer or The pattern formed on the insulating layer is simply referred to as a wafer is simulated. Simulation is performed on a plurality of design data in which the mask correction amount has been changed, and the mask correction amount when the simulation result and the original design data are closest to each other is determined as the optimum correction amount.
[0015]
The design data input to the arithmetic unit is usually GDSII data (design data represented in a standard expression format of mask pattern data proposed by Karma Corporation in the United States). The determined mask correction amount is added to the design data using an arithmetic unit. A process model used for simulation of the conventional model-based OPC is created as follows. A conventional process model creation method will be described with reference to a flowchart of FIG.
[0016]
Step 1 (ST1)
The layout data (GDSII data) of the test pattern is created. The test pattern is a collection of simplified patterns that can represent layout patterns of various shapes and sizes existing in a design circuit of a semiconductor device. In creating a test pattern, a design rule that specifies a pattern permitted in design is considered. A test mask is manufactured using the created test pattern.
[0017]
Step 2 (ST2)
Perform sample preparation by the current process. First, a resist is applied on a wafer for producing a sample, and the resist is exposed through a test mask. The resist is developed to form a resist pattern to which the test pattern has been transferred. Next, the wafer is etched using the resist pattern as a mask, the test pattern is transferred to the wafer, and then the resist is removed. Hereinafter, the wafer on which the test pattern is transferred is referred to as a sample.
[0018]
Step 3 (ST3)
In
[0019]
Step 4 (ST4)
Create a condition file to be input to the simulator. The items of the condition file include, for example, layout data (GDSII data) of the test pattern, coordinates and dimensions of the test pattern measured on the sample, and settings of the exposure apparatus.
[0020]
Step 5 (ST5)
Create a process model. Specifically, the various input files created in step 4 are input to the simulator, and a process model that is a function for calculating the size of the test pattern (pattern formed by etching) transferred to the sample is output. . The input file created in step 4 incorporates the GDSII data created in step 1 and the length measurement results on the sample obtained in step 3.
[0021]
Step 6 (ST6)
Regarding the process model output in
[0022]
If the remaining fittings deviate from the specified values, the process returns to step 4 and corrects the input file of the simulator as appropriate. If the specified value is satisfied, the model fitting ends.
[0023]
By performing a simulation using the model function (process model) created as described above, the actual transfer result of the mask pattern for manufacturing a semiconductor device can be accurately calculated. When the created process model and original layout data (GDSII data) are input to the simulator, layout data to which an OPC pattern is added is obtained.
[0024]
[Problems to be solved by the invention]
In the model-based OPC described above, the mask correction amount is determined on the assumption that the simulation result by the process model is the actual measurement result of the layout pattern. That is, the pattern after OPC includes the remaining fitting. Therefore, it is important how to reduce the fitting residue (perform accurate model fitting). At present, by adjusting the setting conditions at the time of the simulation, the accuracy of the fitting between the actual measurement result and the process model is being improved.
[0025]
In recent years, high integration and high speed operation are required for semiconductor devices, and pattern line widths are becoming finer. For this reason, even a small error of, for example, about several nm has a large effect on device characteristics. In addition, since an integrated circuit is complicated, for example, a memory portion and a logic portion having different layout pattern densities are simultaneously manufactured, the process technology has reached the limit of manufacturing masks and samples. For example, even a process error of a mask that causes an error of several nanometers on a wafer has affected the model fitting.
[0026]
In
Fitting residue = simulation result-actual measurement result (3)
[0027]
However, modeling of phenomena occurring in the actual process of sample formation is not perfect, and furthermore, there is a limit to model fitting accuracy due to factors such as definition of measurement points and measurement accuracy. Therefore, it is difficult to completely match the actual measurement result with the simulation result, and there is a problem how to separate uncertain elements and apply high-precision OPC.
[0028]
The actual measurement result of the layout pattern formed by etching the wafer includes a mask manufacturing error generated during the mask manufacturing process. On the other hand, in the process simulation, the original design data (GDSII data) is input assuming that the mask is ideally manufactured. That is, in the process simulation, the actual manufacturing error of the mask is not considered.
[0029]
In the conventional model fitting, a simulation result that does not include a mask manufacturing error is combined with an actual transfer result (actual measurement result) that includes a mask manufacturing error. Worsens.
[0030]
As described above, in the model-based OPC, when simulating a layout pattern formed on a wafer, design data (GDSII data) of a layout pattern that is ultimately desired to be obtained on the wafer is input. When OPC is performed by a process model created using the measurement results of a sample including a mask manufacturing error, the final dimensional control accuracy deteriorates.
[0031]
Even if the simulation condition setting, that is, the condition file input to the simulator is optimized to improve the model fitting accuracy, a desired model fitting accuracy cannot be obtained in the case of a process model including a mask manufacturing error. Therefore, in the model-based OPC, an appropriate mask correction amount cannot be obtained, and a desired fine pattern cannot be formed with a desired dimensional accuracy.
[0032]
The present invention has been made in view of the above problems, and therefore, the present invention provides a process model creation method capable of improving model fitting accuracy by eliminating errors caused by variations in a mask manufacturing process. The purpose is to do.
Another object of the present invention is to provide a mask pattern designing method capable of performing a simulation using a process model from which a mask manufacturing error has been eliminated and controlling the transfer result of the mask pattern with high accuracy.
[0033]
Another object of the present invention is to provide a mask including a mask pattern corrected by a high-precision simulation and capable of transferring a desired layout pattern with high precision.
Still another object of the present invention is to provide a method of manufacturing a semiconductor device capable of transferring a mask pattern corrected by a highly accurate simulation and forming a desired fine pattern with high accuracy.
[0034]
[Means for Solving the Problems]
In order to achieve the above object, a process model creation method according to the present invention provides a simulation process model for predicting a pattern to be transferred by a predetermined process including exposure by using mask pattern design data as input data. A method of creating test pattern data which is design data of a test pattern in which a part of the mask pattern is selected and / or changed; and a step of creating a test mask on which the test pattern is formed. Measuring the length of the test pattern formed on the test mask; regenerating the test pattern data so as to match the length measurement result of the test pattern on the test mask; Transferring the test pattern on the test mask by a process Forming a sample, measuring the length of the test pattern transferred to the sample, performing the simulation using the re-created test pattern data as input data, and performing a test transferred by the predetermined process. A step of estimating a pattern, a length measurement result of the test pattern in the sample, and a result of the simulation for estimating a test pattern to be transferred using the re-created test pattern data as input data having a predetermined error. Performing a fitting so as to fall within the range to create a process model.
[0035]
Thereby, in creating a process model used for the process simulation, it is possible to eliminate an error due to a variation in a mask manufacturing process and improve the model fitting accuracy.
[0036]
In order to achieve the above object, a mask pattern designing method according to the present invention is a method for designing a mask pattern formed on a mask, the method using design data of a test pattern in which a part of the mask pattern is selected and / or changed. Creating certain test pattern data, creating a test mask on which the test pattern is formed, measuring the length of the test pattern formed on the test mask, and using the test pattern on the test mask Re-creating the test pattern data so as to match the length measurement result, transferring the test pattern on the test mask by a predetermined process including exposure, and fabricating a sample; and Measuring the length of the test pattern transferred to the test pattern, and recreating the test pattern data. Performing a first simulation using the data as input data, predicting a test pattern to be transferred by the predetermined process, measuring the length of the test pattern in the sample, and recreating the test pattern data. A process of creating a process model by performing fitting so that a result of the first simulation for predicting a test pattern to be transferred is within a predetermined error range; and inputting design data of the mask pattern as input data. As data, performing a second simulation using the process model, predicting a pattern in which the mask pattern is transferred by the predetermined process, and correcting the mask pattern under a plurality of conditions having different correction amounts, Enter the corrected mask pattern design data Performing the second simulation using the process model as a data, predicting a pattern in which the corrected mask pattern is transferred by the predetermined process, and transferring the corrected mask pattern from the result of the second simulation. A step of determining an optimum correction amount such that a pattern to be obtained is closest to the design data of the mask pattern; and a step of correcting the mask pattern with the optimum correction amount.
[0037]
This makes it possible to eliminate mask manufacturing errors from a process model used in a simulation for correcting a mask pattern such as OPC. Therefore, the transfer result of the mask pattern can be predicted with high accuracy by simulation, and the mask correction amount for obtaining a desired transfer result can be determined more accurately.
[0038]
In order to achieve the above object, a mask of the present invention is characterized in that a mask pattern designed by the above-described mask pattern designing method of the present invention is formed. This makes it possible to transfer a desired layout pattern with high precision in the lithography process.
[0039]
In order to achieve the above object, a method for manufacturing a semiconductor device of the present invention includes the lithography step using the mask of the present invention. Thereby, for example, a desired fine pattern can be formed on a semiconductor device with high accuracy.
[0040]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of a process model creation method, a mask pattern design method, a mask, and a method of manufacturing a semiconductor device according to the present invention will be described with reference to the drawings. In the present embodiment, a process model is created based on the length measurement results of a test pattern formed on a test mask, which is a test photomask, and the length measurement results of a test pattern transferred and formed on a sample wafer. .
[0041]
Conventionally, OPC is performed so that a desired layout pattern can be finally obtained on a device by using a process model created using an actual measurement result of a test pattern formed on a sample and design data of the test pattern. Was. On the other hand, in the present embodiment, a process created in consideration of a test mask manufacturing error using the actual measurement result of the test pattern formed on the sample and the length measurement result of the test pattern formed on the test mask. According to the model, OPC is performed on a photomask for actual device manufacture.
[0042]
In the present embodiment, an example in which a correction pattern is added by OPC to a mask pattern for forming a gate layer of a transistor will be described. The layout pattern of the gate layer mainly includes a line-shaped rectangle. Therefore, a process model is created using a line and space (L / S) pattern in which a plurality of rectangles are arranged in parallel as shown in FIG. In the line-and-space pattern, the line width W and / or the line end position E in the line longitudinal direction are to be simulated. In FIG. 1, the sum of the line width W and the line interval S is defined as a pitch P.
[0043]
FIG. 2 shows a flowchart of the process model creation method of the present embodiment. Hereinafter, each step of FIG. 2 will be described.
Step 1 (ST1)
The layout data (GDSII data) of the test pattern is created. The test pattern is a collection of simplified patterns that can represent layout patterns of various shapes and sizes existing in a design circuit of a semiconductor device. In creating a test pattern, a design rule that specifies a pattern permitted in design is considered. A test mask is manufactured using the created test pattern.
[0044]
Step 2 (ST2)
In step 1, the length of the test pattern formed on the test mask is measured. For example, SEM is used for the length measurement. The length measurement location of the pattern on the test mask matches the length measurement location of the test pattern processed on the sample wafer.
[0045]
Step 3 (ST3)
Using the length measurement result of the test pattern on the test mask obtained in
[0046]
Step 4 (ST4)
Perform sample preparation by the current process. A sample refers to a wafer to which a test pattern has been transferred. First, a resist is applied on a wafer for producing a sample, and the resist is exposed through a test mask. The resist is developed to form a resist pattern to which the test pattern has been transferred. Next, the wafer is etched using the resist pattern as a mask, the test pattern is transferred to the wafer, and then the resist is removed.
[0047]
Step 5 (ST5)
In step 4, the length of the test pattern transferred to the sample is measured. For example, SEM is used for the length measurement.
[0048]
Step 6 (ST6)
Create a condition file to be input to the simulator. The items of the condition file include, for example, layout data (GDSII data) of the test pattern and coordinates and dimensions of the test pattern measured on the sample. The setting of the exposure apparatus such as NA, coherence factor σ, exposure wavelength λ, and zonal ratio ε are also included in the condition file.
[0049]
Step 7 (ST7)
Create a process model. Specifically, various input files created in
[0050]
Step 8 (ST8)
Regarding the process model output in
[0051]
The specified value is set for each pattern type. For example, the fitting residue of the pattern edge position shift amount (EPE; Edge Placement Error) when the gate length is 250 nm is within ± 5 nm per side in the direction of the line width W (gate length direction) of the L / S pattern in FIG. Set.
[0052]
For the line end, another test pattern as shown in FIG. 3, for example, is used. The distance between the line ends indicated by the arrows in FIG. 3 is defined as a length measurement point. For example, the fitting residue between the line ends when the gate length is 250 nm is set within ± 50 nm. For the line-to-line end, a test pattern as shown in FIG. 4 is used, for example. A fitting residue is set with the line-to-line end indicated by an arrow in FIG.
[0053]
At present, various tools are available on the market that can execute simulations such as OPC using GDSII data such as layout patterns. Various input files including the re-created GDSII data and the measurement results of the samples are input to the simulator, which is such a model creation tool, and model fitting is performed for each pattern type.
[0054]
If the remaining fitting deviates from the specified value, the process returns to step 6 and corrects the input file of the simulator as appropriate. If the specified value is satisfied, the model fitting ends.
[0055]
By performing a simulation using the model function (process model) created as described above, the actual transfer result of the mask pattern for manufacturing a semiconductor device can be accurately calculated. When the created process model and original layout data (GDSII data) are input to the simulator, layout data to which an OPC pattern is added is obtained.
[0056]
In the present embodiment, a simulation using the process model created by the first simulation is referred to as a second simulation. Therefore, the above-described prediction of the actual transfer result of the mask pattern for manufacturing a semiconductor device and the OPC process include the second simulation. A commercially available simulator can be used for the second simulation.
[0057]
In the OPC process, a second simulation is performed using design data obtained by correcting the layout pattern as input data. The correction amount of the layout pattern is variously changed by the input data, and the correction amount when a desired transfer result (a pattern closest to the original design data) is obtained from the transfer results calculated by the second simulation. calculate. This is set as the optimum correction amount, and the OPC is optimized by correcting the layout pattern with the optimum correction amount.
[0058]
FIGS. 5 and 6 are schematic diagrams showing the mask pattern designing method of the present embodiment. FIG. 5 shows a process model creation step, and FIG. 6 shows an OPC step.
In the process model creation step shown in FIG. 5, the
[0059]
On the other hand, the design data recreated from the length measurement result of the test mask 1 in (d) and the various setting files 4 are input to the
[0060]
In the OPC process shown in FIG. 6, the design data of (a) the
[0061]
Next, a specific example of the content of processing performed inside the tool when a process model is created will be described. FIG. 7 is an enlarged view of a portion surrounded by a circle in FIG. 7A shows a pattern in the design data, B shows a measurement result of the test mask, and C shows a measurement result of the sample.
[0062]
It is assumed that the measurement result B on the mask is converted to the size on the wafer. For example, in the case of a reduction projection exposure apparatus, multiplying the measurement result of the test mask by the reduction ratio converts it to the size on the wafer. As shown in FIG. 7, the edges of the pattern A of the design data, the mask length measurement result B, and the sample length measurement result C often do not match.
[0063]
FIG. 8 is a further enlarged view of the part circled in FIG. In FIG. 8, the edge of a design pattern (A in FIG. 7) that is a shape desired to be obtained after etching on a wafer is denoted by x1. Also, the edge of the pattern (B in FIG. 7) obtained by converting the length measurement result on the mask into the size on the wafer is x2, and the edge of the pattern (C in FIG. 7) actually measured on the sample is x3.
[0064]
In FIG. 8, I (x3-x1) indicates the EPE in the conventional process model creation method, and II (x3-x2) indicates the EPE in the process model creation method of the present embodiment. Ideally, x1 and x2 match, but x1 and x2 often do not match due to process-specific variations during mask fabrication. The deviation between x1 and x2 causes distortion of the process model, which may be a factor of deteriorating model fitting accuracy.
[0065]
According to the conventional process model creation method, the edge x3 of the layout pattern actually measured in the sample is expressed as a function f of the edge x1 in the layout pattern of the design data. That is, there is a relationship represented by the following equation (4).
f (x1) = x3 (4)
[0066]
The process model f (x1) in the equation (4) includes an error in the mask manufacturing process. That is, even in an actual device manufacturing mask other than the test mask, the above model is established only when the error of x2 in the test mask is reproduced. Therefore, for example, even if the mask is manufactured so that the edge becomes x1 as the original design data, there is a contradiction that the correction accuracy in the OPC deteriorates.
[0067]
On the other hand, in the process model creation method of the present embodiment, the edge x3 of the pattern actually measured on the sample is represented as a function g of the edge x2 of the pattern actually measured on the mask. That is, there is a relationship represented by the following equation (5).
g (x2) = x3 (5)
This eliminates the effects of errors that occur in the mask manufacturing process.
[0068]
The model fitting accuracy in the present embodiment described above is shown. FIG. 9 shows a process formed by a conventional method with the gate length set to 250 nm and the EPE set to ± 5 nm in the direction of the line width W (gate length direction) of the L / S pattern in FIG. Shows the fitting accuracy of the model. On the other hand, FIG. 10 shows the fitting accuracy of the process model created according to the present embodiment.
[0069]
In FIGS. 9 and 10, a indicates the measurement result of the sample. B indicates a simulation result (a simulation result of the process, that is, a result of the first simulation). c indicates the fitting residue represented by the equation (3). The actual measurement result a and the simulation result b of the sample are represented by the left vertical axis (line width W (nm) in FIG. 1), and the fitting residue is represented by the right vertical axis.
[0070]
As shown in FIG. 9, according to the conventional method, the remaining fitting does not fall within ± 5 nm depending on the pitch. On the other hand, in FIG. 10, the fitting residue is within ± 5 nm regardless of the pitch. As can be seen by comparing FIGS. 9 and 10, according to the process model creation method of the present embodiment, the fitting residue can be reduced.
[0071]
According to the mask pattern correction method of the present embodiment, a simulation (second simulation) using the process model created by the above method is performed, and the layout pattern formed on the wafer is closest to the original design data. The mask correction amount is determined so as to be as follows. Therefore, a correction pattern is created by high-precision OPC.
[0072]
A mask pattern designed by the above-described mask pattern designing method of the present embodiment is formed on the mask of the present embodiment. This makes it possible to transfer a desired layout pattern with high precision in the lithography process.
Further, the method for manufacturing a semiconductor device of the present embodiment includes a photolithography step using the mask of the present embodiment. This makes it possible to form a desired fine pattern on a semiconductor device with high accuracy.
[0073]
Embodiments of the process model creation method, the mask pattern design method, the mask, and the semiconductor device manufacturing method of the present invention are not limited to the above description. For example, a process model created by the process model creation method of the present invention is used not only for a model-based OPC based on a simulation but also for a combination of a rule-based OPC that generates a correction pattern based on a rule and a model-based OPC. Is also possible.
[0074]
Also, the test pattern for correction between line ends shown in FIG. 3, the test pattern for correction between line and line ends shown in FIG. 4, or other test patterns are the same as those in the case of the above L / S pattern. A process model can be created in a similar procedure.
[0075]
Further, the mask of the present invention is not limited to a photomask such as a phase shift mask and a binary mask, and may be a mask for charged particle beam lithography such as electron beam lithography or ion beam lithography, or a mask for X-ray lithography. Good. Further, the process model creation method and the mask pattern design method of the present invention may be applied to the design of a mask pattern other than a photomask to perform pattern correction other than the OPC. In addition, various changes can be made without departing from the spirit of the present invention.
[0076]
【The invention's effect】
According to the process model creation method of the present invention, it is possible to eliminate errors caused by variations in a mask manufacturing process and to improve model fitting accuracy. According to the mask pattern designing method of the present invention, a simulation is performed using a process model in which a manufacturing error of a mask has been eliminated, and the transfer result of a mask pattern can be controlled with high accuracy.
[0077]
According to the mask of the present invention, a desired layout pattern can be transferred with high accuracy because the mask pattern is corrected by high-precision simulation. According to the method of manufacturing a semiconductor device of the present invention, a desired fine pattern can be formed with high accuracy by transferring a mask pattern corrected by high-precision simulation.
[Brief description of the drawings]
FIG. 1 is a diagram showing an L / S pattern according to an embodiment of a process model creation method of the present invention.
FIG. 2 is a flowchart showing a process model creation method according to the present invention.
FIG. 3 is a diagram showing an example of a test pattern to which the process model creation method of the present invention can be applied.
FIG. 4 is a diagram showing another example of a test pattern to which the process model creation method of the present invention can be applied.
FIG. 5 is a schematic view showing a process model creating step of the mask pattern designing method of the present invention.
FIG. 6 is a schematic view showing an OPC step of the mask pattern designing method of the present invention.
FIG. 7 is an enlarged view of a part of FIG. 1;
FIG. 8 is an enlarged view of a part of FIG. 7;
FIG. 9 is a comparative example of the model fitting accuracy of the process model creating method according to the embodiment of the present invention, and is a diagram showing the model fitting accuracy of the conventional process model creating method.
FIG. 10 is a diagram showing model fitting accuracy of the process model creation method according to the embodiment of the present invention.
FIG. 11 is a flowchart showing a conventional process model creation method.
[Explanation of symbols]
W: line width, E: line end, P: pitch, 1 ... test mask, 2 ... test pattern, 3 ... wafer, 4 ... file, 5 ... first simulator, 6 ... process model, 7 ... device manufacturing Mask pattern, 8: transfer result of
Claims (8)
前記マスクパターンの一部を選択および/または変更したテストパターンの設計データであるテストパターンデータを作成する工程と、
前記テストパターンが形成されたテストマスクを作製する工程と、
前記テストマスクに形成された前記テストパターンを測長する工程と、
前記テストマスクでの前記テストパターンの測長結果に合致するように、前記テストパターンデータを再作成する工程と、
前記所定のプロセスにより前記テストマスク上の前記テストパターンを転写して、サンプルを作製する工程と、
前記サンプルに転写された前記テストパターンを測長する工程と、
再作成された前記テストパターンデータを入力データとして前記シミュレーションを行い、前記所定のプロセスにより転写されるテストパターンを予測する工程と、
前記サンプルでの前記テストパターンの測長結果と、再作成された前記テストパターンデータを入力データとして、転写されるテストパターンを予測する前記シミュレーションの結果とが所定の誤差範囲内となるようにフィッティングを行ってプロセスモデルを作成する工程とを有する
プロセスモデル作成方法。A method for creating a simulation process model for predicting a pattern to be transferred by a predetermined process including exposure, wherein the mask pattern design data is input data,
Creating test pattern data that is design data of a test pattern in which a part of the mask pattern is selected and / or changed;
Producing a test mask on which the test pattern is formed,
Measuring the length of the test pattern formed on the test mask,
Re-creating the test pattern data so as to match the measurement result of the test pattern in the test mask,
Transferring the test pattern on the test mask by the predetermined process to produce a sample;
Measuring the length of the test pattern transferred to the sample,
Performing the simulation using the re-created test pattern data as input data, and predicting a test pattern to be transferred by the predetermined process;
Fitting is performed so that the length measurement result of the test pattern in the sample and the result of the simulation for predicting a test pattern to be transferred using the recreated test pattern data as input data are within a predetermined error range. And creating a process model by performing the following.
前記レジストを現像する工程と、
前記レジストをマスクとするエッチングにより、前記レジストの下地を加工する工程と、
前記レジストを除去する工程とを含む
請求項1記載のプロセスモデル作成方法。The predetermined process, a step of exposing a resist through the mask on which the mask pattern is formed or the test mask on which the test pattern is formed,
Developing the resist;
Processing the underlayer of the resist by etching using the resist as a mask,
2. The method according to claim 1, further comprising the step of removing the resist.
前記マスクパターンの一部を選択および/または変更したテストパターンの設計データであるテストパターンデータを作成する工程と、
前記テストパターンが形成されたテストマスクを作製する工程と、
前記テストマスクに形成された前記テストパターンを測長する工程と、
前記テストマスクでの前記テストパターンの測長結果に合致するように、前記テストパターンデータを再作成する工程と、
露光を含む所定のプロセスにより前記テストマスク上の前記テストパターンを転写して、サンプルを作製する工程と、
前記サンプルに転写された前記テストパターンを測長する工程と、
再作成された前記テストパターンデータを入力データとして第1のシミュレーションを行い、前記所定のプロセスにより転写されるテストパターンを予測する工程と、
前記サンプルでの前記テストパターンの測長結果と、再作成された前記テストパターンデータを入力データとして、転写されるテストパターンを予測する前記第1のシミュレーションの結果とが所定の誤差範囲内となるようにフィッティングを行ってプロセスモデルを作成する工程と、
前記マスクパターンの設計データを入力データとして、前記プロセスモデルを用いる第2のシミュレーションを行い、前記マスクパターンが前記所定のプロセスにより転写されるパターンを予測する工程と、
互いに補正量が異なる複数の条件で前記マスクパターンを補正し、補正された前記マスクパターンの設計データを入力データとして、前記プロセスモデルを用いる前記第2のシミュレーションを行い、補正された前記マスクパターンが前記所定のプロセスにより転写されるパターンを予測する工程と、
前記第2のシミュレーションの結果から、転写されるパターンが前記マスクパターンの設計データに最も近くなるような最適補正量を決定する工程と、
前記マスクパターンを前記最適補正量で補正する工程とを有する
マスクパターン設計方法。A method for designing a mask pattern formed on a mask,
Creating test pattern data that is design data of a test pattern in which a part of the mask pattern is selected and / or changed;
Producing a test mask on which the test pattern is formed,
Measuring the length of the test pattern formed on the test mask,
Re-creating the test pattern data so as to match the measurement result of the test pattern in the test mask,
Transferring the test pattern on the test mask by a predetermined process including exposure, to produce a sample,
Measuring the length of the test pattern transferred to the sample,
Performing a first simulation using the re-created test pattern data as input data, and predicting a test pattern to be transferred by the predetermined process;
The length measurement result of the test pattern in the sample and the result of the first simulation for predicting the transferred test pattern using the re-created test pattern data as input data are within a predetermined error range. To create a process model by performing fitting as follows,
Using the design data of the mask pattern as input data, performing a second simulation using the process model, and predicting a pattern to which the mask pattern is transferred by the predetermined process;
The second simulation using the process model is performed using the design data of the corrected mask pattern as input data to correct the mask pattern under a plurality of conditions where the correction amounts are different from each other, and the corrected mask pattern is Estimating a pattern to be transferred by the predetermined process;
Determining an optimal correction amount such that the transferred pattern is closest to the design data of the mask pattern from the result of the second simulation;
Correcting the mask pattern with the optimum correction amount.
前記レジストを現像する工程と、
前記レジストをマスクとするエッチングにより、前記レジストの下地を加工する工程と、
前記レジストを除去する工程とを含む
請求項3記載のマスクパターン設計方法。The predetermined process, a step of exposing a resist through the mask on which the mask pattern is formed or the test mask on which the test pattern is formed,
Developing the resist;
Processing the underlayer of the resist by etching using the resist as a mask,
4. The method according to claim 3, further comprising the step of removing the resist.
前記マスクパターンは、前記マスクパターンの一部を選択および/または変更したテストパターンの設計データであるテストパターンデータを作成する工程と、
前記テストパターンが形成されたテストマスクを作製する工程と、
前記テストマスクに形成された前記テストパターンを測長する工程と、
前記テストマスクでの前記テストパターンの測長結果に合致するように、前記テストパターンデータを再作成する工程と、
露光を含む所定のプロセスにより前記テストマスク上の前記テストパターンを転写して、サンプルを作製する工程と、
前記サンプルに転写された前記テストパターンを測長する工程と、
再作成された前記テストパターンデータを入力データとして第1のシミュレーションを行い、前記所定のプロセスにより転写されるテストパターンを予測する工程と、
前記サンプルでの前記テストパターンの測長結果と、再作成された前記テストパターンデータを入力データとして、転写されるテストパターンを予測する前記第1のシミュレーションの結果とが所定の誤差範囲内となるようにフィッティングを行ってプロセスモデルを作成する工程と、
前記マスクパターンの設計データを入力データとして、前記プロセスモデルを用いる第2のシミュレーションを行い、前記マスクパターンが前記所定のプロセスにより転写されるパターンを予測する工程と、
互いに補正量が異なる複数の条件で前記マスクパターンを補正し、補正された前記マスクパターンの設計データを入力データとして、前記プロセスモデルを用いる前記第2のシミュレーションを行い、補正された前記マスクパターンが前記所定のプロセスにより転写されるパターンを予測する工程と、
前記第2のシミュレーションの結果から、転写されるパターンが前記マスクパターンの設計データに最も近くなるような最適補正量を決定する工程と、
前記マスクパターンを前記最適補正量で補正する工程とを有する設計方法によって設計されている
マスク。A mask in which a light or charged particle beam transmission part is formed in a predetermined mask pattern,
A step of creating test pattern data that is design data of a test pattern obtained by selecting and / or changing a part of the mask pattern;
Producing a test mask on which the test pattern is formed,
Measuring the length of the test pattern formed on the test mask,
Re-creating the test pattern data so as to match the measurement result of the test pattern in the test mask,
Transferring the test pattern on the test mask by a predetermined process including exposure, to produce a sample,
Measuring the length of the test pattern transferred to the sample,
Performing a first simulation using the re-created test pattern data as input data, and predicting a test pattern to be transferred by the predetermined process;
The length measurement result of the test pattern in the sample and the result of the first simulation for predicting the transferred test pattern using the re-created test pattern data as input data are within a predetermined error range. To create a process model by performing fitting as follows,
Using the design data of the mask pattern as input data, performing a second simulation using the process model, and predicting a pattern to which the mask pattern is transferred by the predetermined process;
The second simulation using the process model is performed using the design data of the corrected mask pattern as input data to correct the mask pattern under a plurality of conditions where the correction amounts are different from each other, and the corrected mask pattern is Estimating a pattern to be transferred by the predetermined process;
Determining an optimal correction amount such that the transferred pattern is closest to the design data of the mask pattern from the result of the second simulation;
Correcting the mask pattern with the optimum correction amount.
請求項5記載のマスク。The mask according to claim 5, wherein the mask is a photomask that transmits light through the transmission part.
請求項6記載のマスク。7. The mask according to claim 6, wherein the correction of the mask pattern includes an optical proximity effect correction.
前記マスクパターンは、前記マスクパターンの一部を選択および/または変更したテストパターンの設計データであるテストパターンデータを作成する工程と、
前記テストパターンが形成されたテストマスクを作製する工程と、
前記テストマスクに形成された前記テストパターンを測長する工程と、
前記テストマスクでの前記テストパターンの測長結果に合致するように、前記テストパターンデータを再作成する工程と、
露光を含む所定のプロセスにより前記テストマスク上の前記テストパターンを転写して、サンプルを作製する工程と、
前記サンプルに転写された前記テストパターンを測長する工程と、
再作成された前記テストパターンデータを入力データとして第1のシミュレーションを行い、前記所定のプロセスにより転写されるテストパターンを予測する工程と、
前記サンプルでの前記テストパターンの測長結果と、再作成された前記テストパターンデータを入力データとして、転写されるテストパターンを予測する前記第1のシミュレーションの結果とが所定の誤差範囲内となるようにフィッティングを行ってプロセスモデルを作成する工程と、
前記マスクパターンの設計データを入力データとして、前記プロセスモデルを用いる第2のシミュレーションを行い、前記マスクパターンが前記所定のプロセスにより転写されるパターンを予測する工程と、
互いに補正量が異なる複数の条件で前記マスクパターンを補正し、補正された前記マスクパターンの設計データを入力データとして、前記プロセスモデルを用いる前記第2のシミュレーションを行い、補正された前記マスクパターンが前記所定のプロセスにより転写されるパターンを予測する工程と、
前記第2のシミュレーションの結果から、転写されるパターンが前記マスクパターンの設計データに最も近くなるような最適補正量を決定する工程と、
前記マスクパターンを前記最適補正量で補正する工程とを有する設計方法によって設計されている
半導体装置の製造方法。A method for manufacturing a semiconductor device, comprising a step of exposing a resist through a mask in which a transmission part of light or a charged particle beam is formed in a predetermined mask pattern,
A step of creating test pattern data that is design data of a test pattern obtained by selecting and / or changing a part of the mask pattern;
Producing a test mask on which the test pattern is formed,
Measuring the length of the test pattern formed on the test mask,
Re-creating the test pattern data so as to match the measurement result of the test pattern in the test mask,
Transferring the test pattern on the test mask by a predetermined process including exposure, to produce a sample,
Measuring the length of the test pattern transferred to the sample,
Performing a first simulation using the re-created test pattern data as input data, and predicting a test pattern to be transferred by the predetermined process;
The length measurement result of the test pattern in the sample and the result of the first simulation for predicting the transferred test pattern using the re-created test pattern data as input data are within a predetermined error range. To create a process model by performing fitting as follows,
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The second simulation using the process model is performed using the design data of the corrected mask pattern as input data to correct the mask pattern under a plurality of conditions where the correction amounts are different from each other, and the corrected mask pattern is Estimating a pattern to be transferred by the predetermined process;
Determining an optimal correction amount such that the transferred pattern is closest to the design data of the mask pattern from the result of the second simulation;
Correcting the mask pattern with the optimum correction amount.
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---|---|---|---|
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Publications (1)
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---|---|
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Family
ID=32801017
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Country Status (1)
Country | Link |
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JP (1) | JP2004157160A (en) |
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