JP2004145446A

JP2004145446A - Storage device and its control method

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Publication number: JP2004145446A
Application number: JP2002307091A
Authority: JP
Inventors: Hiroshi Horiuchi; 堀内　浩
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-10-22
Filing date: 2002-10-22
Publication date: 2004-05-20

Abstract

<P>PROBLEM TO BE SOLVED: To provide a storage device and its control method whereby a host can be made to execute a series of access without increasing the host's processing load. <P>SOLUTION: The storage device 10 includes a memory 20 for storing first data and for storing second data in a storage area associated with the storage area of the first data; an access circuit 30 which outputs a first or second address for accessing the first data and accesses the storage area of the memory corresponding to either the first or second address; and an address generation circuit 40 which generates the second address based on second data which the access circuit read from the memory correspondingly to the first address. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、記憶装置及びその制御方法に関する。
【０００２】
【従来の技術】
半導体記憶装置（広義には記憶装置）の１つとして、フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ−Ｏｎｌｙ　Ｍｅｍｏｒｙ）等のフラッシュメモリを内蔵するフラッシュメモリ装置がある。このフラッシュメモリ装置は、書き換え回数の制限があるものの、不揮発性で、かつ書き換え可能である。そのため、内蔵するメモリの大容量化に伴い、フラッシュメモリ装置は、ファイル管理情報を記憶するファイルメモリとして使用されることが多くなっている。例えばフラッシュメモリ装置は、メモリカードとして従来のハードディスク装置に代えて、パーソナルコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）又はディジタルカメラの外部記憶装置として用いられる。
【０００３】
フラッシュメモリ装置に記憶されたファイルのデータにアクセスする場合、パーソナルコンピュータやＰＤＡ等の制御を司るホスト（ＣＰＵ）側で実行されるオペレーティングシステム（ＯＳ）がファイル管理情報を参照し、所望のファイルの格納位置に対応するアドレスを用いたアクセスを指示する。フラッシュメモリ装置は、ホストから指示されたアドレスに対し、当該アドレスに対応して記憶されたデータを出力する。
【０００４】
このようなファイル管理情報は、頻繁に更新されるため、フラッシュメモリ内の所定の領域において書き換えの局所的な集中が発生する場合がある。そのため、ＯＳが管理する論理アドレスとフラッシュメモリの物理アドレスとのアドレス変換の制御が行われる（例えば特許文献１参照。）。これにより、メモリのブロック単位の書き換え回数を平均化させて、フラッシュメモリ装置の寿命を延ばすことができる。
【０００５】
【特許文献１】
特開２０００−２８５００１号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上述のフラッシュメモリ装置を始めとするその他の記憶装置では、ホストから指示された論理アドレスを物理アドレスに変換し、該物理アドレスに対するアクセスのみを実行するものであった。したがって、アクセスされて読み出された複数のデータ間で互いに関連付けがされている場合であっても、ホスト側で複数のデータ間の関連付けの有無を判断した後に、必要に応じてホストが再度アクセスを行っていた。そのため、ホストに処理負荷をかけ、アクセス速度を低下させるという問題があった。特に、フラッシュメモリのように、読み出し速度が遅い場合、ホストを含むシステム全体の処理能力を大幅に低下させてしまうという問題があった。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ホストの処理負荷をかけることなく、一連のアクセスを実行させることができる記憶装置及びその制御方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明は、第１のデータを記憶すると共に、該第１のデータの記憶領域に関連付けられた記憶領域に第２のデータを記憶するメモリと、前記第１のデータにアクセスするための第１のアドレス、又は第２のアドレスのいずれかに対応する前記メモリの記憶領域にアクセスするアクセス回路と、前記アクセス回路により前記第１のアドレスに対応して前記メモリから読み出された第２のデータに基づいて、前記第２のアドレスを生成するアドレス生成回路とを含む記憶装置に関係する。
【０００９】
また本発明に係る記憶装置では、前記第１のデータの記憶領域と前記第２のデータの記憶領域とは、前記メモリの同一ページに存在してもよい。
【００１０】
また本発明に係る記憶装置では、前記アクセス回路は、前記第１のアドレスから前記第２のアドレスに切り替えて、前記第２のアドレスに対応する前記メモリの記憶領域にアクセスすることができる。
【００１１】
本発明においては、第１のアドレスに基づいてアクセスされた場合に、第１のデータに関連付けてメモリに記憶された第２のデータにより第２のアドレスが生成される。そして、アクセス回路は、第１又は第２のアドレスのいずれかによりメモリに対してアクセスすることができる。したがって、外部から記憶装置に対して、第１のアドレスに基づくアクセスのみで、記憶装置内で第２のアドレスを用いてメモリへのアクセスを行うことができる。特に、第２のアドレスを用いてアクセスされた結果読み出されたデータを用いて、再アクセス用のアドレス（広義には第２のアドレス）を生成することで、装置内でメモリへのアクセスを繰り返すことができる。したがって、複数のデータ間で関連付けがされていても、外部で関連付けの判断処理を行う必要がなくなる。これにより、外部の処理負荷を軽減させることができ、その結果としてシステムの処理能力を向上させることができる。
【００１２】
また本発明に係る記憶装置では、前記メモリは、ページ単位で前記第１及び第２のデータを保持し、前記第２のデータは、当該ページが不良又は正常のいずれかを示す良否判定ビットと代替先アドレスとを含み、前記第２のアドレスは、前記第２のデータに含まれる良否判定ビットにより当該ページが不良であることを示すことを条件に、前記代替先アドレスに基づいて生成されてもよい。
【００１３】
本発明によれば、装置外部でメモリへのアクセスと判定の繰り返し処理を省略することができると共に、ページ単位に正常ページ又は不良ページを管理するアドレス変換テーブルの作成が不要となる。したがって、外部にとって、記憶装置に対しては、単純なアクセスのみで処理することができ、処理負荷の軽減し、アクセス速度の低下を抑えることができる。
【００１４】
また本発明に係る記憶装置では、前記アクセス回路は、前記良否判定ビットにより当該ページが正常であることを示すまで、アクセスするページの代替先アドレスを用いて繰り返し前記メモリの記憶領域にアクセスすることができる。
【００１５】
本発明によれば、更にデータの信頼性を向上させることができると共に、アクセス速度を向上させることができる。
【００１６】
また本発明に係る記憶装置では、前記第２のデータは、副データの有無を示すデータ種別指示ビットと副データアドレスとを含み、前記第２のアドレスは、前記第２のデータに含まれるデータ種別指示ビットが副データを有することを示すことを条件に、前記副データアドレスに基づいて生成されてもよい。
【００１７】
本発明においては、第１のデータに関連付けれた第２のデータにより副データの有無を指示し、設定された副データのアドレスにより再アクセスが可能になるように構成した。これにより、主データの最初のアドレスから副データにアクセスすることができるようになる。したがって、外部で処理されるアプリケーションで主データと副データとを関連付けて処理する必要がなくなる。すなわち、より下位層で関連付けを行うことが可能となり、外部の処理負荷を軽減することができる。
【００１８】
また本発明に係る記憶装置では、前記第２のデータは、リンク先の有無を示すリンク指示ビットとリンク先アドレスとを含み、前記第２のアドレスは、前記第２のデータに含まれるリンク指示ビットがリンク先を有することを示すことを条件に、前記第２のデータに含まれるリンク先アドレスに基づいて生成されてもよい。
【００１９】
本発明においては、初回アクセス後は、第２のデータに含まれる次のリンク先アドレスを保持し、データ出力後に該リンク先アドレスを用いて連続アクセスを行うことができる。こうすることで、ファイルエンドとなるまでアクセスを繰り返すことができ、外部から所定単位でコマンドを用いた指示を受ける必要がなくなる。
【００２０】
また本発明に係る記憶装置では、前記メモリは、データの書き換え可能な不揮発性メモリであってもよい。
【００２１】
ここでメモリは、電気的又は光学的に、所与の単位でデータが消去可能なものであってもよい。
【００２２】
本発明によれば、第１のデータに関連付けて記憶される第２のデータを、製造時又は初期化時に設定しておけば良く、頻繁に電源が切断される場合であっても、アクセス速度の低下を抑えることができる記憶装置を提供することができる。
【００２３】
また本発明に係る記憶装置では、前記メモリは、フラッシュメモリであってもよい。
【００２４】
本発明によれば、電源が頻繁に切断される場合であっても、システム全体の処理速度の低下を防止し、かつ比較的大容量で安価な記憶装置を提供することができる。また電源が切断された場合でも、冗長部にその関連情報を保持しているため、ファイル管理情報等の記憶内容が破壊されることなく無事である可能性が高くなり、信頼性を向上させることができる。例えば、複数ページにまたがるファイル管理情報等の書き換え時に電源が切断された場合であっても、本発明によればリンク等が維持され、ファイル管理情報等を損失させることなく信頼性を向上させることができる。
【００２５】
本発明は、第１のデータを記憶すると共に、該第１のデータに関連付けて第２のデータを記憶するメモリを有する記憶装置の制御方法であって、前記第１のデータにアクセスするための第１のアドレスに基づき、前記第１のデータに関連付けられた第２のデータを前記メモリから読み出し、前記第２のデータに基づいて第２のアドレスを生成し、前記第２のアドレスに対応する前記メモリの記憶領域にアクセスする記憶装置の制御方法に関係する。
【００２６】
また本発明は、ページ単位で、第１のデータを記憶すると共に、該第１のデータに関連付けて第２のデータを記憶するメモリを有する記憶装置の制御方法であって、前記第１のデータにアクセスするための第１のアドレスに基づき、当該ページの正常又は不良を示す良否判定ビットと代替先アドレスとを含む第２のデータを読み出し、前記良否判定ビットにより当該ページが不良であることを示すとき、前記代替先アドレスに基づいて第２のアドレスを生成し、前記第２のアドレスに対応する前記メモリの記憶領域にアクセスする記憶装置の制御方法に関係する。
【００２７】
また本発明は、第１のデータを記憶すると共に、該第１のデータに関連付けて第２のデータを記憶するメモリを有する記憶装置の制御方法であって、前記第１のデータにアクセスするための第１のアドレスに基づき、データ種別判定ビットと副データアドレスとを含む第２のデータを読み出し、前記データ種別判定ビットが副データを有することを示すとき、前記副データアドレスに基づいて第２のアドレスを生成し、前記第２のアドレスに対応する前記メモリの記憶領域にアクセスする記憶装置の制御方法に関係する。
【００２８】
また本発明は、第１のデータを記憶すると共に、該第１のデータに関連付けて第２のデータを記憶するメモリを有する記憶装置の制御方法であって、前記第１のデータにアクセスするための第１のアドレスに基づき、リンク先の有無を示すリンク指示ビットとリンク先アドレスとを含む第２のデータを読み出し、前記リンク先指示ビットがリンク先を有することを示すとき、前記リンク先アドレスに基づいて前記第２のアドレスを生成し、前記第２のアドレスに対応する前記メモリの記憶領域にアクセスする記憶装置の制御方法に関係する。
【００２９】
また本発明に係る記憶装置の制御方法では、前記第１のデータの記憶領域と前記第２のデータの記憶領域とは、前記メモリの同一ページに存在してもよい。
【００３０】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３１】
図１に、本実施形態における記憶装置の原理的な構成図を示す。記憶装置１０は、メモリ２０、アクセス回路３０、アドレス生成回路４０を含む。メモリ２０は、第１のデータを記憶すると共に、該第１のデータに関連付けて第２のデータを記憶する。より具体的には、メモリ２０は、第１のデータを記憶すると共に、該第１のデータの記憶領域に関連付けられた記憶領域に第２のデータを記憶する。例えば第１のデータがアクセスアドレスによって指定されるページに記憶される場合、第２のデータは該ページの冗長部に記憶される。メモリ２０は、アクセスアドレスに対応して第１及び第２のデータを出力する。アクセス回路３０は、外部の図示しないホストから指示された第１のアドレス、又はアドレス生成回路４０によって生成された第２のアドレスのいずれかをアクセスアドレスとしてメモリ２０に出力し、メモリ２０に対するアクセスを実行する。アドレス生成回路４０は、アクセス回路３０によって出力されたアクセスアドレスに対応してメモリ２０から出力されたデータの少なくとも一部に基づいて第２のアドレスを生成する。より具体的には、アドレス生成回路４０は、メモリ２０から出力された第２のデータに基づいて第２のアドレスを生成する。
【００３２】
このような構成の記憶装置１０において、第１のアクセスモード（通常アクセスモード）では、アクセス回路３０は、ホストから指示された第１のアドレス（第１のデータにアクセスするための第１のアドレス）をアクセスアドレスとして出力し、メモリ２０にアクセスする。第１のアドレスに対応してメモリ２０から出力された第１及び第２のデータは、ホストに対して供給される。一方、第２のアクセスモード（連続アクセスモード）では、記憶装置１０は、ホストから指示されたアドレスに対してアクセスを実行し、アクセスされた結果出力されたデータの一部を抽出して関連するアドレスを生成し、該アドレスを用いて再アクセスを実行することができる。
【００３３】
図２に、第２のアクセスモードにおける動作フローの一例を示す。まず、アクセス回路３０は、ホストから指示された第１のアドレスを用いてメモリ２０にアクセスする（ステップＳ５０）。次に、アドレス生成回路４０は、第１のアドレスに対応してメモリ２０から出力された第１及び第２のデータのうち、第２のデータに基づいて（より具体的には、第２のデータの少なくとも一部を抽出して）、第２のアドレスを生成する（ステップＳ５１）。このとき、第１又は第２のデータが、予め決められた条件を満足したとき（或いは満足しないとき）のみ第２のアドレスを生成することが望ましい。
【００３４】
アドレス生成回路４０によって第２のアドレスが生成されると、アクセス回路３０は、第１のアドレスから第２のアドレスに切り替えてアクセスアドレスとして出力する（ステップＳ５２）。すなわち、アクセス回路３０は、第１のアドレスから第２のアドレスに切り替えて、第２のアドレスを用いてメモリ２０を再アクセスする。そして、第２のアドレスに対応してメモリ２０から出力された第１又は第２のデータをホスト側に供給する（ステップＳ５３）。ここで、第２のアドレスに対応してメモリ２０から出力された第１又は第２のデータが、上述の条件を満足しなくなるまで（或いは満足するまで）、再び該第２のデータに基づいて生成したアドレスを用いて再アクセスを行うようにしてもよい。
【００３５】
このような記憶装置１０によれば、ホスト側から第１のアドレスを用いた１回のアクセスを実行するのみで、メモリ２０に対して複数回のアクセスが可能となる。そのため、ホストに処理負荷をかけることなく、アクセス速度の低下を抑えることができる。メモリ２０は、揮発性又は不揮発性に限定されるものではないが、アクセス速度が遅いものである方がより顕著な効果を得ることができる。そのため、アクセス速度が遅い不揮発性のフラッシュメモリに適用することが望ましい。
【００３６】
なお、記憶装置１０において、メモリ２０に対して第１のアドレスを用いた初回のアクセスで第１のデータを出力しないようにすることも可能である。また、アクセス回路３０により第２のアドレスが出力される場合、該第２のアドレスは、第１のアドレスの一部のみを変更したものであってもよい。
【００３７】
以下では、本実施形態における記憶装置１０を、不揮発性のフラッシュメモリ装置（広義には半導体記憶装置）に適用した場合について説明する。
【００３８】
図３に、フラッシュメモリ装置のハードウェア構成例を示す。フラッシュメモリ装置（半導体記憶装置）１００は、メモリ１１０、コマンドシーケンサ１２０、アドレスセレクタ１３０、アドレス生成回路１４０を含む。メモリ１１０は、データレジスタ１１２を含む。アドレス生成回路１４０は、データ判定回路１４２、アドレス抽出回路１４４を含む。
【００３９】
図１におけるメモリ２０の機能は、メモリ１１０により実現される。図１におけるアクセス回路３０の機能は、コマンドシーケンサ１２０及びアドレスセレクタ１３０により実現される。図１におけるアドレス生成回路４０の機能は、アドレス生成回路１４０により実現される。
【００４０】
メモリ１１０は、フラッシュＥＥＰＲＯＭを用いて構成され、ページ単位でデータが記憶されている。各ページのデータ（ページデータ）は、データ部と冗長部とを含む。データ部には、例えば５１２バイト（Ｂ）分の主データ（第１のデータ）が記憶される。冗長部には、主データに対応した例えば１６バイト分の関連データ（第２のデータ）が記憶される。アドレスセレクタ１３０から出力された内部アドレス（アクセスアドレス）ｉＡｄｒに対応してメモリ１１０から出力されるページデータは、データレジスタ１１２に記憶される。アドレス生成回路１４０には、データレジスタ１１２に記憶されたページデータの少なくとも一部が供給される。また、ホストに対して、例えばデータバス幅単位でデータレジスタ１１２に記憶されたページデータが分割して出力される。
【００４１】
コマンドシーケンサ１２０は、フラッシュメモリ装置１００の各部の制御を司る。コマンドシーケンサ１２０には、外部（例えばホスト）から各種制御信号が入力される。制御信号には、チップセレクトｘＣＳ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、リードイネーブルｘＲＤ、ライトイネーブルｘＷＲ、ビジーｘＢＵＳＹがある。チップセレクトｘＣＳは、ホストからフラッシュメモリ装置１００にアクセスするためのイネーブル信号である。コマンドラッチイネーブルＣＬＥは、ホストから指定されるコマンドをフラッシュメモリ装置１００内の内部レジスタに取り込むための信号である。アドレスラッチイネーブルＡＬＥは、ホストから指示されたアドレスをフラッシュメモリ装置１００内に取り込むための信号である。リードイネーブルｘＲＤは、メモリ１１０から出力されたデータをデータバス幅単位でシリアル出力させるための信号である。ライトイネーブルｘＷＲは、ホストからの書き込みデータをフラッシュメモリ装置１００内に取り込むための信号である。ビジーｘＢＵＳＹは、フラッシュメモリ装置１００の内部動作状態を示す信号である。
【００４２】
コマンドシーケンサ１２０は、これら制御信号と内部動作状態により、メモリ１１０に対して書き込み又は読み出しのタイミング制御を行う。
【００４３】
アドレスセレクタ１３０は、アドレスＡｄｒ（第１のアドレス）及びアドレスｓＡｄｒ（第２のアドレス）のうちいずれか一方を内部アドレスｉＡｄｒとして出力する。アドレスＡｄｒは、図示しないホストから指示されるアドレスである。アドレスｓＡｄｒは、アドレス生成回路１４０によって生成されるアドレス（又はその一部）である。
【００４４】
アドレス生成回路１４０では、データ判定回路１４２において、データレジスタ１１２から供給されるページデータの少なくとも一部に基づいて、所与の条件を満たすか否かが判定される。その結果、所与の条件を満たしたときには、アドレス抽出回路１４４において、データレジスタ１１２から供給されるページデータの少なくとも一部からアドレスｓＡｄｒが抽出される。
【００４５】
このようなフラッシュメモリ装置１００は、ホストから指示されたアドレス（第１のアドレス）を用いてアクセスされた主データ（第１のデータ）に対応した関連データ（第２のデータ）に基づいて、再アクセス用のアドレス（第２のアドレス）を生成する。そのため、アクセスに先立って、メモリ１１０には、各ページの冗長部に、次のページデータのアドレスを決定するための関連データが書き込まれている。また、再アクセス用のアドレスを用いて得られたデータを用いて、再度アドレスを生成して再々アクセスを行うこともできる。
【００４６】
図４に、フラッシュメモリ装置の動作タイミングの一例を示す。チップセレクトｘＣＳにより選択状態になったフラッシュメモリ装置１００では、ホストから指示されたアドレスＡｄｒ（第１のアドレス）を用いてメモリ１１０にアクセスが行われる。アドレスＡｄｒによりメモリ１１０の第１のページデータがアクセスされたものとすると、データレジスタ１１２には第１のページデータが記憶される。その後、データ判定回路１４２では、第１のページデータの少なくとも一部に基づいて、予め決められた条件を満足したか否かが判定される。その結果、条件を満足したと判定されたとき、アドレス抽出回路１４４では、第１のページデータから抽出してアドレスｓＡｄｒ（第２のアドレス）を生成する。アドレスセレクタ１３０は、アドレスＡｄｒからアドレスｓＡｄｒに切り替えて内部アドレスｉＡｄｒとして出力する。そして、該内部アドレスｉＡｄｒを用いて再アクセスされた結果、アドレスｓＡｄｒに対応してメモリ１１０から出力された第２のページデータがデータレジスタ１１２に記憶される。データレジスタ１１２に記憶された第２のページデータは、例えばホスト側に供給される。
【００４７】
図５に、フラッシュメモリ装置の要部の詳細な構成例を示す。ここで、内部アドレスｉＡｄｒ（アクセスアドレス）は、ホストから指示されるアドレスＡｄｒ（第１のアドレス）、又はアドレスＡｄｒの中位ビットのみがデータレジスタ１１２から抽出されたアドレスデータに置換されたアドレス（第２のアドレス）である。そのため、アドレスセレクタ１３０は、アドレスＡｄｒの中位ビットであるＡｄｒ［２１：９］を、アドレス生成回路１４０から出力される内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］に切り替えることができる。
【００４８】
アドレス生成回路１４０のデータ判定回路１４２は、コンパレータ１４３を含む。アドレス生成回路１４０のアドレス抽出回路１４４は、アドレスレジスタ１４５を含む。コンパレータ１４３は、データレジスタ１１２に含まれるページデータ（ｉ＿Ｄａｔａ［１５：０］）の一部と、予め決められた判定条件に対応したデータとを比較する。その比較結果は、アドレスレジスタ１４５に入力される。アドレスレジスタ１４５は、コンパレータ１４３の比較結果に基づきデータレジスタ１１２に含まれるページデータの少なくとも一部（例えばｉ＿Ｄａｔａ［１２：０］）をラッチする。アドレスレジスタ１４５は、内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］をアドレスセレクタ１３０に出力する。
【００４９】
タイミング信号ｉ＿ｘＮｅｘｔは、コマンドシーケンサ１２０から供給されるタイミング信号である。このタイミング信号ｉ＿ｘＮｅｘｔは、ホストからのコマンド設定により第２のアクセスモードのときアクティブとなる。タイミング信号ｉ＿ｘＮｅｘｔにより、アドレスセレクタ１３０の切り替え制御や、アドレス生成回路１４０の動作制御が行われる。
【００５０】
図６に、ホストから出力されるアドレスＡｄｒについて説明するための図を示す。アドレスＡｄｒ［２５：２２］はエリア指定領域、アドレスＡｄｒ［２１：１３］はブロック指定領域、アドレスＡｄｒ［１２：９］はページ指定領域である。したがって、アドレスセレクタ１３０によりアドレスＡｄｒ［２１：９］を切り替えることにより、指定するブロック又はページを切り替えることが可能となる。
【００５１】
次にフラッシュメモリ装置１００の構成による効果を述べるために、まず比較例について説明する。
【００５２】
図７に、比較例における半導体記憶装置の構成例を示す。比較例における半導体記憶装置（狭義にはフラッシュメモリ装置）２００は、フラッシュＥＥＰＲＯＭにより構成されるメモリ２１０を含む。半導体記憶装置２００は、ホスト２２０から指定されたアドレスに対するアクセスのみを実行する。半導体記憶装置２００は、該アドレスに対応してメモリ２１０から出力されたデータをホスト２２０に対して出力する。
【００５３】
図８に、比較例における半導体記憶装置のタイミング図の一例を示す。ここでは、ファイルのデータのように、複数のページに分散されたデータを読み出す場合を示している。まずホスト２２０は、ファイル管理情報を参照して、読み出したいファイルの記憶位置のページの先頭アドレス（第１のリードアドレス）を特定する。そして、ホスト２２０は、半導体記憶装置２００に対し、コマンドによりリードアクセスを指示する（Ｔ１）。その後、ホスト２２０は、半導体記憶装置２００に対して３バイト（Ｂ）分の第１のリードアドレスを与える（Ｔ２）。半導体記憶装置２００は、第１のリードアドレスに対応するページデータ（Ｆ＿Ｄａｔａ）を読み出してデータレジスタに記憶し、１バイトずつホスト２２０に対して出力する（Ｔ３）。ホスト２２０は、ファイル管理情報から次のページデータを読み出すべきか否かを判別し、次のアドレスを準備する（Ｔ４）。
【００５４】
ホスト２２０は、再び半導体記憶装置２００に対し、コマンドによりリードアクセスを指示する（Ｔ５）。その後、ホスト２２０は、半導体記憶装置２００に対して３バイト（Ｂ）分の第１のリードアドレスに対応するページデータの次のページの先頭の第２のリードアドレスを与える（Ｔ６）。半導体記憶装置２００は、第２のリードアドレスに対応するページデータ（Ｓ＿Ｄａｔａ）を読み出してデータレジスタに記憶し、１バイトずつホスト２２０に対して出力する（Ｔ７）。
【００５５】
図９に、図３に示すフラッシュメモリ装置１００のタイミング図の一例を示す。ここでも、図８と同様に、ファイルのデータのように複数のページに分散されたデータを読み出す場合を示している。まずホストは、ファイル管理情報を参照して、読み出したいファイルの記憶位置に対応するページの先頭アドレスを特定する。そして、ホストは、フラッシュメモリ装置１００に対し、コマンドによりリードアクセスを指示する（Ｔ１０）。その後、ホストは、フラッシュメモリ装置１００に対して３バイト分のリードアドレスを与え、ビジーｘＢＵＳＹでアドレスセレクタ１３０を初期化する（Ｔ１１）。フラッシュメモリ装置１００では、リードアドレスに対応するページデータがデータレジスタ１１２に記憶される。アドレス生成回路１４０は、読み出したデータの冗長部を用いて判定処理を行い、次のリードアドレスを保持する（Ｔ１２）。アドレスセレクタ１３０は、保持した次のリードアドレスを出力する。これにより、メモリ１１０からは、次のページのページデータが出力される（Ｔ１３）。
【００５６】
このように、比較例における半導体記憶装置２００では、図８に示すように期間Ｔ４におけるホストの判定処理後に次のアクセスが開始されるのに対し、フラッシュメモリ装置１００では、図９に示すように期間Ｔ１２で判定処理を内部で行い、直ちに次のアクセスを連続して行うことができる。すなわち、フラッシュメモリ装置１００では、ホストからの１回のアクセス要求により、その出力データをホスト側に出力することなく、かつ装置内部で判別して繰り返しアクセスすることができる。その結果、アクセス速度の低下を抑えることができる。
【００５７】
次に、このようなフラッシュメモリ装置１００の使用法について具体的に説明する。
（第１の例）
第１の例では、フラッシュメモリ装置１００は、正常データの追跡読み出しを実行することができる。フラッシュメモリ装置１００のメモリ１１０では、ページ単位に正常又は不良であるかが管理される。したがって、不良ページから読み出されたデータは、信頼性にかける。そこで、不良ページの場合に代替先となるアドレスを用意しておく。そして、アクセスされたページが不良と判定されたときに、代替先のアドレスにアクセスすることで、正常データのみを連続して読み出すことができる。そのため、メモリ１１０では、ページデータの冗長部に１ビットの良否判定ビットと代替先アドレスが保持される。こうすることで、不良ページから読み出されたデータの使用と不良ページへのアクセスを回避し、信頼性を向上させることができる。更に冗長部の良否判定ビット等のフラグ情報を複数個記録しておくことで、フラグ情報の信頼性を向上させることができ、更に装置全体の信頼性を向上させることができる。
【００５８】
図１０に、フラッシュメモリ装置１００で正常データの追跡読み出しを行うためのページ構成例を示す。ページデータは、５２８バイトである。ページデータは、データ部と冗長部とを含む。冗長部のデータは、データ部の記憶領域に関連付けられた記憶領域に記憶される。データ部には、５１２バイトのユーザデータ（第１のデータ）が記憶される。冗長部には、計１６バイトの第１及び第２の冗長データが記憶される。そのうち、２バイトの第２の冗長データは、１ビット（ｂ）の良否判定ビットと、１３ビットの代替先アドレスとを含む。良否判定ビットが「１」のとき当該ページが正常ページであることを示し、良否判定ビットが「０」のとき当該ページが不良ページであることを示す。代替先アドレスは、当該ページが不良ページであるときに再アクセスを行うためのアドレスである。
【００５９】
図１１に、正常データの追跡読み出しを行うアクセスフローの一例を示す。まず、フラッシュメモリ装置１００では、ホストから指示されたアドレスを用いてメモリ１１０にアクセスされる（ステップＳ３００）。すなわち、アドレスセレクタ１３０は、ホストから指示されたアドレス（第１のアドレス）をメモリ１１０に出力する。メモリ１１０では、ホストから指示されたアドレスのページに記憶された第１及び第２のデータが出力され、第１及び第２のデータはデータレジスタ１１２に保持される。次にデータ判定回路１４２のコンパレータ１４３において、冗長部の良否判定ビットが「１」であるか否かが判定される（ステップＳ３０１）。
【００６０】
コンパレータ１４３において良否判定ビットが「０」と判定されたとき（ステップＳ３０２：Ｎ）、すなわち当該ページが正常ページではないと判定されたとき、冗長部の代替先アドレスがアドレスレジスタ１４５にラッチされる（ステップＳ３０３）。アドレスレジスタ１４５にラッチされた代替先アドレスは、内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］としてアドレスセレクタ１３０に対して出力される。アドレスセレクタ１３０は、アドレスＡｄｒ［２１：９］を内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］に置換したアクセスアドレス（第２のアドレス）によりメモリ１１０にアクセスする（ステップＳ３０４）。
【００６１】
そしてステップＳ３０１に戻り、メモリ１１０から第２のアドレスに対応して出力されたページデータが正常ページであるか否かが、再び判定される。
【００６２】
一方、ステップＳ３０２で、コンパレータ１４３において良否判定ビットが「１」と判定されたとき（ステップＳ３０２：Ｙ）、すなわち当該ページが正常ページであると判定されたとき、データレジスタ１１２に記憶されたページデータをホストに対して１バイトずつ出力し（ステップＳ３０５）、一連のアクセスが終了する（エンド）。
【００６３】
図１２に、正常データの追跡読み出しの動作を模式的に示す。初回アクセスでは、ホストからの指示アドレス（第１のアドレス）を用いてメモリ１１０がアクセスされる。その結果、第１のアドレスに対応するページデータが不良ページである場合、当該ページの冗長部に設定される代替先アドレスを用いて第２のアドレスが生成される。その後、第２のアドレスを用いてメモリ１１０に再アクセスが行われる。そして、再アクセスした第２のアドレスに対応するページデータが再び不良ページである場合、当該ページの冗長部に設定される代替先アドレスを用いて再び再々アクセス用のアドレス（広義には第２のアドレス）が生成され、メモリ１１０に対し再々アクセスが行われる。そして、再々アクセスが行われたページが正常ページであるときには、ページデータのユーザデータ（第１のデータ）が出力される。
【００６４】
このように、読み出したページデータが不良ページのデータであった場合に、代替先アドレスのページにアクセスされる。そして、このようにアクセスされるページが正常ページとなるまで代替先アドレスのページデータが繰り返し読み出される。
【００６５】
これにより、ホストによるメモリへのアクセスと判定の繰り返し処理を省略することができると共に、ページ単位に正常ページ又は不良ページを管理するアドレス変換テーブルの作成が不要となる。したがって、ホストからフラッシュメモリ装置１００に対しては、単純なアクセスのみで処理することができ、処理負荷の軽減し、アクセス速度の低下を抑えることができる。
（第２の例）
第２の例では、フラッシュメモリ装置１００は、関連する副データへのアクセスを実行することができる。フラッシュメモリ装置１００のメモリ１１０では、ページ単位に副データの有無が管理される。これにより、ホストで処理されるアプリケーションで主データと副データとを関連付ける必要がなく、より下位層でデータ間の関連付けを行うことができるので、ホスト側の処理負荷を軽減することができる。
【００６６】
図１３に、フラッシュメモリ装置１００で、関連する副データへのアクセスを行うためのページ構成例を示す。ページデータのデータ部には、５１２バイトのユーザデータ（第１のデータ）が記憶される。冗長部には、計１６バイトの第１及び第２の冗長データが記憶される。そのうち、２バイトの第２の冗長データは、１ビットのデータ種別指示ビットと、１３ビットの副データの先頭アドレスとを含む。データ種別指示ビットが「１」のとき副データがあることを示し、データ種別指示ビットが「０」のとき副データがないことを示す。副データの先頭アドレスは、データ種別指示ビットにより副データがあると指定されたときに再アクセスを行うためのアドレスである。なお、主データとしては例えば画像ファイル、副データとしては例えば音声ファイルがある。
【００６７】
図１４に、副データへのアクセスフローの一例を示す。ここでは、ホストからのコマンドによって、副データにアクセスするモードに設定されているものとする。まず、フラッシュメモリ装置１００では、ホストから指示されたアドレスを用いてメモリ１１０にアクセスされる（ステップＳ３１０）。すなわち、アドレスセレクタ１３０は、ホストから指示されたアドレス（第１のアドレス）をメモリ１１０に出力する。メモリ１１０では、ホストから指示されたアドレスのページの第１及び第２のデータが出力され、第１及び第２のデータはデータレジスタ１１２に保持される。次にデータ判定回路１４２のコンパレータ１４３において、冗長部のデータ種別指示ビットが「１」であるか否かが判定される（ステップＳ３１１）。
【００６８】
コンパレータ１４３においてデータ種別指示ビットが「１」と判定されたとき（ステップＳ３１２：Ｎ）、すなわち副データがあると判定されたとき、冗長部の副データの先頭アドレスがアドレスレジスタ１４５にラッチされる（ステップＳ３１３）。アドレスレジスタ１４５にラッチされた副データの先頭アドレスは、内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］としてアドレスセレクタ１３０に対して出力される。アドレスセレクタ１３０は、アドレスＡｄｒ［２１：９］を内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］に置換したアクセスアドレス（第２のアドレス）によりメモリ１１０にアクセスする（ステップＳ３１４）。
【００６９】
そして、メモリ１１０から第２のアドレスに対応して出力されたページのユーザデータを副データ（例えば音声ファイル）としてデータレジスタ１１２に記憶して副データを出力する（ステップＳ３１５）。その後、一連のアクセスが終了する（エンド）。
【００７０】
一方、ステップＳ３１２で、コンパレータ１４３においてデータ種別判定ビットが「０」と判定されたとき（ステップＳ３１２：Ｎ）、すなわち副データがないと判定されたとき、一連のアクセスが終了する（エンド）。
【００７１】
図１５に、副データへのアクセス動作を模式的に示す。初回アクセスでは、ホストからの指示アドレス（第１のアドレス）を用いてメモリ１１０がアクセスされる。その結果、第１のアドレスに対応するページの冗長部を参照して副データがあると判定された場合、当該ページの冗長部に設定される副データの先頭アドレスを用いて第２のアドレスが生成される。その後、第２のアドレスを用いて再アクセスが行われる。そして、再アクセスした第２のアドレスに対応するページデータのデータ部が副データとして出力される。
【００７２】
なお、ホストからのコマンドによって通常アクセスモードに設定されている場合には、初回アクセスによって副データへのアクセスを実行しない。
【００７３】
このように、ページデータの冗長部において副データの有無を指示し、冗長部に設定された副データのアドレスにより再アクセスが可能になるように構成した。これにより、主データの最初のアドレスから副データにアクセスすることができるようになる。したがって、ホスト側で処理されるアプリケーションで主データと副データとを関連付けて処理する必要がなくなる。すなわち、より下位層で関連付けを行うことができ、ホスト側の処理負荷を軽減することができる。
（第３の例）
第３の例では、フラッシュメモリ装置１００は、ファイルに対応した連続アクセスを実行することができる。そのため、フラッシュメモリ装置１００のメモリ１１０では、ページ単位にリンク先の有無が管理される。これにより、分散されて記憶されたファイルのデータを、ホストから例えば１ページ単位に指示されることなく読み出すことができ、処理負荷を軽減することができる。
【００７４】
図１６に、フラッシュメモリ装置１００で、ファイルに対応した連続アクセスを行うためのページ構成例を示す。ページデータのデータ部には、５１２バイトのユーザデータ（第１のデータ）が記憶される。冗長部には、計１６バイトの第１及び第２の冗長データが記憶される。そのうち、２バイトの第２の冗長データは、１ビットのリンク指示ビットと、１３ビットのリンク先アドレスとを含む。リンク指示ビットが「１」のときリンク先があることを示し、リンク指示ビットが「０」のときリンク先がないことを示す。リンク先アドレスは、リンク指示ビットによりリンク先があると指定されたときに再アクセスを行うためのアドレスである。
【００７５】
図１７に、連続アクセスのアクセスフローの一例を示す。まず、フラッシュメモリ装置１００では、ホストから指示されたアドレスを用いてメモリ１１０にアクセスされる（ステップＳ３２０）。すなわち、アドレスセレクタ１３０は、ホストから指示されたアドレス（第１のアドレス）をメモリ１１０に出力する。メモリ１１０では、ホストから指示されたアドレスのページの第１及び第２のデータが出力され、第１及び第２のデータがデータレジスタ１１２に保持される。データレジスタ１１２に保持されたデータは、１バイト単位で順次ホスト側に出力される（ステップＳ３２１）。次にデータ判定回路１４２のコンパレータ１４３において、冗長部のリンク指示ビットが「１」であるか否かが判定される（ステップＳ３２２）。
【００７６】
コンパレータ１４３においてリンク指示ビットが「１」と判定されたとき（ステップＳ３２３：Ｙ）、すなわちリンク先があると判定されたとき、冗長部のリンク先アドレスがアドレスレジスタ１４５にラッチされる（ステップＳ３２４）。アドレスレジスタ１４５にラッチされたリンク先アドレスは、内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］としてアドレスセレクタ１３０に対して出力される。アドレスセレクタ１３０は、アドレスＡｄｒ［２１：９］を内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］に置換したアクセスアドレス（第２のアドレス）によりメモリ１１０にアクセスする（ステップＳ３２５）。
【００７７】
そして、再びメモリ１１０から第２のアドレスに対応して出力されたページのユーザデータをデータレジスタ１１２に記憶し、ホスト側に順次出力するため、ステップＳ３２１に戻る。
【００７８】
一方、ステップＳ３２３で、コンパレータ１４３においてリンク指示ビットが「０」と判定されたとき（ステップＳ３２３：Ｎ）、すなわちリンク先がないと判定されたとき、一連のアクセスが終了する（エンド）。
【００７９】
図１８に、連続アクセス動作を模式的に示す。初回アクセスでは、ホストからの指示アドレス（第１のアドレス）を用いてメモリ１１０がアクセスされる。そして、まずメモリ１１０から第１のアドレスに対応して出力されたページデータのデータ部がホストに対し出力される。続いて、第１のアドレスに対応するページの冗長部を参照してリンク先があると判定された場合、当該ページの冗長部に設定されるリンク先アドレスを用いて第２のアドレスが生成される。その後、第２のアドレスを用いて再アクセスが行われる。そして、再アクセスした第２のアドレスに対応するページデータのデータ部が出力される。
【００８０】
このように、最初のページにアクセスした後は、フラッシュメモリ装置１００のページデータの冗長部に含まれる次のリンク先アドレスを保持し、データ出力後に該リンク先アドレスを用いて連続アクセスを行う。こうすることで、ファイルエンドとなるまでアクセスを繰り返すことができ、ホストから１ページ単位でコマンドを用いた指示を受ける必要がなくなる。その結果、ホストから指示する必要がなくなり、ホスト上のメモリ等の資源を有効活用でき、かつホストの処理負荷を軽減することができるようになる。
（第４の例）
上述の第１〜第３の例に示したようなページデータの冗長部の各種ビットを２以上組み合わせて構成することも可能である。データ種別指示ビット及びリンク指示ビットのうち少なくとも一方を、良否判定ビットと組み合わせて構成する場合、良否判定ビットの判定結果を最も優先度を高くしてアクセスすることが望ましい。
【００８１】
図１９に、フラッシュメモリ装置１００におけるページ構成の他の例を示す。ページデータのデータ部には、５１２バイトのユーザデータ（第１のデータ）が記憶される。冗長部には、計１６バイトの第１及び第２の冗長データが記憶される。そのうち、２バイトの第２の冗長データは、１ビットの良否判定ビットと、１ビットのデータ種別指示ビットと、１ビットのリンク指示ビットと、１３ビットのアドレスとを含む。良否判定ビット、データ種別ビット及びリンク指示ビットについては、上述したものと同様であるため説明を省略する。１３ビットのアドレスは、良否判定ビット、データ種別ビット及びリンク指示ビットのいずれかの判定結果に応じて、代替先アドレス、副データの先頭アドレス又はリンク先アドレスとなる。
【００８２】
図２０及び図２１に、冗長部に良否判定ビット、データ種別ビット及びリンク指示ビットが組み合わされた場合のフラッシュメモリ装置のアクセスフローの一例を示す。まず、フラッシュメモリ装置１００では、ホストから指示されたアドレスを用いてメモリ１１０にアクセスされる（ステップＳ４００）。すなわち、アドレスセレクタ１３０は、ホストから指示されたアドレス（第１のアドレス）をメモリ１１０に出力する。メモリ１１０では、ホストから指示されたアドレスのページの第１及び第２のデータが出力され、第１及び第２のデータがデータレジスタ１１２に保持される。次にデータ判定回路１４２のコンパレータ１４３において、冗長部の良否判定ビットが「１」であるか否かが判定される（ステップＳ４０１）。
【００８３】
コンパレータ１４３において良否判定ビットが「０」と判定されたとき（ステップＳ４０２：Ｎ）、すなわち当該ページが正常ページではないと判定されたとき、冗長部の代替先アドレスがアドレスレジスタ１４５にラッチされる（ステップＳ４０３）。アドレスレジスタ１４５にラッチされた代替先アドレスは、内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］としてアドレスセレクタ１３０に対して出力される。アドレスセレクタ１３０は、アドレスＡｄｒ［２１：９］を内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］に置換したアクセスアドレス（第２のアドレス）によりメモリ１１０にアクセスする（ステップＳ４０４）。
【００８４】
そしてステップＳ４０１に戻り、メモリ１１０から第２のアドレスに対応して出力されたページデータが正常ページであるか否かが、再び判定される。
【００８５】
一方、ステップＳ４０２で、コンパレータ１４３において良否判定ビットが「１」と判定されたとき（ステップＳ４０２：Ｙ）、すなわち当該ページが正常ページであると判定されたとき、データ判定回路１４２のコンパレータ１４３において、冗長部のデータ種別指示ビットが「１」であるか否かが判定される（ステップＳ４０５）。
【００８６】
コンパレータ１４３においてデータ種別指示ビットが「１」と判定されたとき（ステップＳ４０６：Ｙ）、すなわち副データがあると判定されたとき、冗長部の副データの先頭アドレスがアドレスレジスタ１４５にラッチされる（ステップＳ４０７）。アドレスレジスタ１４５にラッチされた副データの先頭アドレスは、内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］としてアドレスセレクタ１３０に対して出力される。アドレスセレクタ１３０は、アドレスＡｄｒ［２１：９］を内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］に置換したアクセスアドレス（第２のアドレス）によりメモリ１１０にアクセスする（ステップＳ４０８）。
【００８７】
そして、メモリ１１０から第２のアドレスに対応して出力されたページのユーザデータを、副データ（例えば音声ファイル）としてデータレジスタ１１２に記憶し、副データを出力する（ステップＳ４０９）。その後、一連のアクセス処理を終了することができる（エンド）が、ここではステップＳ４０９でデータ出力後、リンク先の有無を判別する処理を行う（図２１のステップＳ４１１）。
【００８８】
一方、ステップＳ４０６で、コンパレータ１４３においてデータ種別指示ビットが「０」と判定されたとき（ステップＳ４０６：Ｎ）、すなわち副データがないと判定されたとき、図２１のステップＳ４１０でデータ出力後、リンク先の有無を判別する処理を行う。
【００８９】
ステップＳ４１０では、アクセスされたページデータのデータ部及び冗長部がデータレジスタ１１２に記憶される。データレジスタ１１２では、１バイト単位でホストにデータ部のユーザデータが出力される。次にデータ判定回路１４２のコンパレータ１４３において、冗長部のリンク指示ビットが「１」であるか否かが判定される（ステップＳ４１１）。
【００９０】
コンパレータ１４３においてリンク指示ビットが「１」と判定されたとき（ステップＳ４１２：Ｙ）、すなわちリンク先があると判定されたとき、冗長部のリンク先アドレスがアドレスレジスタ１４５にラッチされる（ステップＳ４１３）。アドレスレジスタ１４５にラッチされたリンク先アドレスは、内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］としてアドレスセレクタ１３０に対して出力される。アドレスセレクタ１３０は、アドレスＡｄｒ［２１：９］を内部アドレスレジスタデータｉ＿ＡｄｒｓＲｅｇ［１２：０］に置換したアクセスアドレス（第２のアドレス）によりメモリ１１０にアクセスする（ステップＳ４１４）。そして、再びメモリ１１０から第２のアドレスに対応して出力されたページのユーザデータをデータレジスタ１１２に記憶すると共に、図２０のステップＳ４０１に戻る。
【００９１】
一方、図２１のステップＳ４１２で、コンパレータ１４３においてリンク指示ビットが「０」と判定されたとき（ステップＳ４１２：Ｎ）、すなわちリンク先がないと判定されたとき、一連のアクセスが終了する（エンド）。
【００９２】
以上説明した実施形態では、半導体記憶装置として、不揮発性で、かつアクセス速度が遅いフラッシュメモリを含むものを例に説明したが、これに限定されるものではない。例えば、揮発性のメモリであるＳＲＡＭやＤＲＡＭを含む半導体記憶装置であってもよい。
【００９３】
なお、第１〜第４の例では、いずれも特定のコマンドに応じた動作フロー説明したもので、本発明がこれら動作フローに限定されるものではない。
【００９４】
なおまた、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００９５】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【図１】本実施形態における記憶装置の原理的な構成のブロック図。
【図２】連続アクセスモードにおける動作フローの一例を示すフロー図。
【図３】フラッシュメモリ装置のハードウェア構成例を示すブロック図。
【図４】フラッシュメモリ装置の動作例を示すタイミング図。
【図５】フラッシュメモリ装置の要部の詳細な構成例を示すブロック図。
【図６】ホストから出力されるアドレスの説明図。
【図７】比較例における半導体記憶装置の構成例を示すブロック図。
【図８】比較例における半導体記憶装置の動作例を示すタイミング図。
【図９】フラッシュメモリ装置の動作例を示すタイミング図。
【図１０】正常データの追跡読み出しのためのページ構成例を示す説明図。
【図１１】正常データの追跡読み出しのアクセス例を示すフロー図。
【図１２】正常データの追跡読み出しの動作例を示す模式図。
【図１３】副データへのアクセスのためのページ構成例を示す説明図。
【図１４】副データへのアクセス例を示すフロー図。
【図１５】副データへのアクセス動作例を示す模式図。
【図１６】連続アクセスを行うためのページ構成例を示す説明図。
【図１７】連続アクセスのアクセス例を示すフロー図。
【図１８】連続アクセス動作例を示す模式図。
【図１９】冗長部に良否判定ビット、データ種別ビット及びリンク指示ビットが組み合わされた場合のページ構成例を示す説明図。
【図２０】冗長部に良否判定ビット、データ種別ビット及びリンク指示ビットが組み合わされた場合のアクセス例の前半部を示すフロー図。
【図２１】冗長部に良否判定ビット、データ種別ビット及びリンク指示ビットが組み合わされた場合のアクセス例の後半部を示すフロー図。
【符号の説明】
１０　記憶装置、２０、１１０、２１０　メモリ、３０　アクセス回路、４０　アドレス生成回路、１００　フラッシュメモリ装置（半導体記憶装置）、１１２データレジスタ、１２０　コマンドシーケンサ、１３０　アドレスセレクタ、１４０　アドレス生成回路、１４２　データ判定回路、１４３　コンパレータ、１４４　アドレス抽出回路、１４５　アドレスレジスタ、２００　半導体記憶装置、２２０　ホスト[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a storage device and a control method thereof.
[0002]
[Prior art]
As one of semiconductor storage devices (storage device in a broad sense), there is a flash memory device having a built-in flash memory such as a flash EEPROM (Electrically Erasable Programmable Read-Only Memory). This flash memory device is nonvolatile and rewritable, although the number of times of rewriting is limited. Therefore, with an increase in the capacity of a built-in memory, a flash memory device is often used as a file memory for storing file management information. For example, a flash memory device is used as an external storage device of a personal computer, a PDA (Personal Digital Assistant) or a digital camera instead of a conventional hard disk device as a memory card.
[0003]
When accessing data of a file stored in a flash memory device, an operating system (OS) executed on a host (CPU) that controls a personal computer, a PDA, or the like refers to the file management information and refers to the file management information. The access using the address corresponding to the storage position is instructed. The flash memory device outputs data stored corresponding to the address specified by the host.
[0004]
Since such file management information is frequently updated, local concentration of rewriting may occur in a predetermined area in the flash memory. Therefore, address conversion between a logical address managed by the OS and a physical address of the flash memory is controlled (for example, refer to Patent Document 1). This makes it possible to average the number of rewrites in units of memory blocks, thereby extending the life of the flash memory device.
[0005]
[Patent Document 1]
JP 2000-285001 A
[0006]
[Problems to be solved by the invention]
However, in other storage devices such as the flash memory device described above, a logical address specified by a host is converted into a physical address, and only access to the physical address is executed. Therefore, even when a plurality of data accessed and read are associated with each other, the host determines whether or not there is an association between the plurality of data and then accesses the data again as necessary. Had gone. Therefore, there is a problem that a processing load is applied to the host, and the access speed is reduced. In particular, when the reading speed is low as in a flash memory, there is a problem that the processing capability of the entire system including the host is significantly reduced.
[0007]
The present invention has been made in view of the above technical problems, and an object of the present invention is to provide a storage device capable of executing a series of accesses without imposing a processing load on a host, and a control thereof. It is to provide a method.
[0008]
[Means for Solving the Problems]
In order to solve the above problem, the present invention provides a memory for storing first data and for storing second data in a storage area associated with a storage area for the first data; An access circuit for accessing a storage area of the memory corresponding to either the first address or the second address for accessing the memory; and reading from the memory corresponding to the first address by the access circuit. An address generating circuit for generating the second address based on the output second data.
[0009]
In the storage device according to the present invention, the storage area for the first data and the storage area for the second data may exist in the same page of the memory.
[0010]
Further, in the storage device according to the present invention, the access circuit can switch from the first address to the second address to access a storage area of the memory corresponding to the second address.
[0011]
In the present invention, when accessed based on the first address, the second address is generated by the second data stored in the memory in association with the first data. Then, the access circuit can access the memory by using either the first or second address. Therefore, the memory can be accessed from the outside by using the second address in the storage device only by accessing the storage device based on the first address. In particular, by using the data read as a result of the access using the second address to generate a re-access address (in a broad sense, the second address), the access to the memory in the device can be prevented. Can be repeated. Therefore, even if a plurality of data are associated, there is no need to externally perform an association determination process. As a result, the external processing load can be reduced, and as a result, the processing capacity of the system can be improved.
[0012]
In the storage device according to the present invention, the memory holds the first and second data in page units, and the second data includes a pass / fail judgment bit indicating whether the page is defective or normal. An alternative destination address, wherein the second address is generated based on the alternative destination address on condition that the page is defective by a pass / fail determination bit included in the second data. Is also good.
[0013]
According to the present invention, it is possible to omit the repetitive processing of accessing and determining a memory outside the apparatus, and it is not necessary to create an address conversion table for managing a normal page or a defective page in page units. Therefore, externally, the storage device can be processed with only simple access, so that the processing load can be reduced and the access speed can be prevented from lowering.
[0014]
Further, in the storage device according to the present invention, the access circuit may repeatedly access the storage area of the memory using an alternative destination address of the accessed page until the pass / fail determination bit indicates that the page is normal. Can be.
[0015]
According to the present invention, the reliability of data can be further improved, and the access speed can be improved.
[0016]
Further, in the storage device according to the present invention, the second data includes a data type indication bit indicating presence / absence of sub-data and a sub-data address, and the second address is a data included in the second data. It may be generated based on the sub data address on condition that the type indication bit has sub data.
[0017]
In the present invention, the presence or absence of sub-data is indicated by the second data associated with the first data, and re-access is enabled by the set address of the sub-data. This makes it possible to access the sub data from the first address of the main data. Therefore, there is no need for an externally processed application to associate and process the main data and the sub data. That is, the association can be performed at a lower layer, and the external processing load can be reduced.
[0018]
In the storage device according to the present invention, the second data includes a link instruction bit indicating the presence or absence of a link destination and a link destination address, and the second address includes a link instruction bit included in the second data. It may be generated based on a link destination address included in the second data, provided that the bit indicates that the bit has a link destination.
[0019]
In the present invention, after the first access, the next link destination address included in the second data is held, and after data output, continuous access can be performed using the link destination address. By doing so, access can be repeated until the end of the file is reached, and it is not necessary to receive an instruction using a command in a predetermined unit from the outside.
[0020]
In the storage device according to the present invention, the memory may be a data rewritable nonvolatile memory.
[0021]
Here, the memory may be an electrically or optically erasable data in a given unit.
[0022]
According to the present invention, the second data stored in association with the first data may be set at the time of manufacture or initialization, and even if the power is frequently cut off, the access speed may be reduced. It is possible to provide a storage device capable of suppressing the decrease in the number.
[0023]
In the storage device according to the present invention, the memory may be a flash memory.
[0024]
According to the present invention, it is possible to provide a relatively large-capacity and inexpensive storage device that prevents a reduction in the processing speed of the entire system even when the power supply is frequently cut off. Also, even when the power is cut off, since the related information is retained in the redundant unit, it is highly possible that the storage contents such as the file management information will be safe without being destroyed, thereby improving reliability. Can be. For example, according to the present invention, even if the power is cut off when rewriting the file management information or the like over a plurality of pages, the link and the like are maintained, and the reliability is improved without losing the file management information and the like. Can be.
[0025]
The present invention relates to a control method of a storage device having a memory for storing first data and storing a second data in association with the first data, the method comprising: accessing the first data. Reading second data associated with the first data from the memory based on the first address, generating a second address based on the second data, and corresponding to the second address; The present invention relates to a method of controlling a storage device accessing a storage area of the memory.
[0026]
The present invention is also a control method of a storage device having a memory for storing first data in page units and storing second data in association with the first data, wherein the first data is stored in the first data. The second data including a pass / fail determination bit indicating whether the page is normal or defective and an alternative destination address is read based on the first address for accessing the page, and it is determined by the pass / fail determination bit that the page is defective. When shown, the present invention relates to a method of controlling a storage device that generates a second address based on the alternative destination address and accesses a storage area of the memory corresponding to the second address.
[0027]
The present invention is also a method for controlling a storage device having a memory for storing first data and storing second data in association with the first data, the method comprising: accessing the first data. The second data including the data type determination bit and the sub-data address is read based on the first address, and when the data type determination bit indicates that the sub-data is included, the second data is read based on the sub-data address. And a method of controlling a storage device that accesses a storage area of the memory corresponding to the second address.
[0028]
The present invention is also a method for controlling a storage device having a memory for storing first data and storing second data in association with the first data, the method comprising: accessing the first data. Reading the second data including a link indication bit indicating the presence or absence of a link destination and a link destination address based on the first address of the link destination address. When the link destination indication bit indicates that the link destination exists, the link destination address is read. And generating a second address based on the second address, and controlling a storage device that accesses a storage area of the memory corresponding to the second address.
[0029]
Further, in the storage device control method according to the present invention, the storage area for the first data and the storage area for the second data may exist in the same page of the memory.
[0030]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings. The embodiments described below do not unduly limit the contents of the invention described in the claims. In addition, all of the configurations described below are not necessarily essential components of the invention.
[0031]
FIG. 1 shows a principle configuration diagram of a storage device according to the present embodiment. The storage device 10 includes a memory 20, an access circuit 30, and an address generation circuit 40. The memory 20 stores the first data and stores the second data in association with the first data. More specifically, the memory 20 stores the first data, and stores the second data in a storage area associated with the storage area of the first data. For example, if the first data is stored in a page specified by the access address, the second data is stored in a redundant part of the page. The memory 20 outputs first and second data corresponding to the access address. The access circuit 30 outputs either the first address specified by an external host (not shown) or the second address generated by the address generation circuit 40 to the memory 20 as an access address, and performs access to the memory 20. Execute. The address generation circuit 40 generates a second address based on at least a part of data output from the memory 20 corresponding to the access address output by the access circuit 30. More specifically, the address generation circuit 40 generates a second address based on the second data output from the memory 20.
[0032]
In the storage device 10 having such a configuration, in the first access mode (the normal access mode), the access circuit 30 operates at the first address (the first address for accessing the first data) specified by the host. ) Is output as an access address to access the memory 20. The first and second data output from the memory 20 corresponding to the first address are supplied to the host. On the other hand, in the second access mode (continuous access mode), the storage device 10 accesses the address specified by the host, extracts a part of the data output as a result of the access, and associates the extracted data. An address can be generated and re-access can be performed using the address.
[0033]
FIG. 2 shows an example of an operation flow in the second access mode. First, the access circuit 30 accesses the memory 20 using the first address specified by the host (Step S50). Next, the address generation circuit 40 is configured to output the second data from the first and second data output from the memory 20 corresponding to the first address (more specifically, the second data). A second address is generated (by extracting at least a part of the data) (step S51). At this time, it is desirable to generate the second address only when the first or second data satisfies (or does not satisfy) a predetermined condition.
[0034]
When the second address is generated by the address generation circuit 40, the access circuit 30 switches from the first address to the second address and outputs it as an access address (step S52). That is, the access circuit 30 switches from the first address to the second address, and accesses the memory 20 again using the second address. Then, the first or second data output from the memory 20 corresponding to the second address is supplied to the host (step S53). Here, until the first or second data output from the memory 20 corresponding to the second address no longer satisfies the above-mentioned condition (or until it satisfies the above condition), the first or second data is again based on the second data. Re-access may be performed using the generated address.
[0035]
According to the storage device 10 described above, the memory 20 can be accessed a plurality of times by executing only one access using the first address from the host. Therefore, a reduction in access speed can be suppressed without imposing a processing load on the host. The memory 20 is not limited to volatile or non-volatile, but a memory with a slower access speed can obtain more remarkable effects. Therefore, it is desirable to apply the present invention to a nonvolatile flash memory having a low access speed.
[0036]
In the storage device 10, it is also possible not to output the first data in the first access to the memory 20 using the first address. When the access circuit 30 outputs the second address, the second address may be obtained by changing only a part of the first address.
[0037]
Hereinafter, a case will be described in which the storage device 10 according to the present embodiment is applied to a nonvolatile flash memory device (a semiconductor storage device in a broad sense).
[0038]
FIG. 3 shows an example of a hardware configuration of the flash memory device. The flash memory device (semiconductor storage device) 100 includes a memory 110, a command sequencer 120, an address selector 130, and an address generation circuit 140. The memory 110 includes a data register 112. The address generation circuit 140 includes a data determination circuit 142 and an address extraction circuit 144.
[0039]
The function of the memory 20 in FIG. The function of the access circuit 30 in FIG. 1 is realized by the command sequencer 120 and the address selector 130. The function of the address generation circuit 40 in FIG. 1 is realized by the address generation circuit 140.
[0040]
The memory 110 is configured using a flash EEPROM, and stores data in page units. Data of each page (page data) includes a data portion and a redundant portion. The data section stores, for example, 512 bytes (B) of main data (first data). The redundant section stores, for example, 16-byte related data (second data) corresponding to the main data. Page data output from the memory 110 corresponding to the internal address (access address) iAdr output from the address selector 130 is stored in the data register 112. At least a part of the page data stored in the data register 112 is supplied to the address generation circuit 140. The page data stored in the data register 112 is divided and output to the host, for example, in units of a data bus width.
[0041]
The command sequencer 120 controls each unit of the flash memory device 100. Various control signals are input to the command sequencer 120 from outside (for example, a host). The control signals include a chip select xCS, a command latch enable CLE, an address latch enable ALE, a read enable xRD, a write enable xWR, and a busy xBUSY. The chip select xCS is an enable signal for accessing the flash memory device 100 from the host. The command latch enable CLE is a signal for capturing a command specified by the host into an internal register in the flash memory device 100. The address latch enable ALE is a signal for taking the address specified by the host into the flash memory device 100. The read enable xRD is a signal for serially outputting data output from the memory 110 in data bus width units. The write enable xWR is a signal for capturing write data from the host into the flash memory device 100. Busy xBUSY is a signal indicating the internal operation state of the flash memory device 100.
[0042]
The command sequencer 120 performs write or read timing control on the memory 110 based on these control signals and the internal operation state.
[0043]
The address selector 130 outputs one of the address Adr (first address) and the address sAdr (second address) as the internal address iAdr. The address Adr is an address specified by a host (not shown). The address sAdr is an address generated by the address generation circuit 140 (or a part thereof).
[0044]
In the address generation circuit 140, the data determination circuit 142 determines whether or not a given condition is satisfied, based on at least a part of the page data supplied from the data register 112. As a result, when a given condition is satisfied, the address sAdr is extracted from at least a part of the page data supplied from the data register 112 in the address extraction circuit 144.
[0045]
Such a flash memory device 100 is based on related data (second data) corresponding to main data (first data) accessed using an address (first address) specified by a host. A reaccess address (second address) is generated. Therefore, prior to the access, in the memory 110, related data for determining the address of the next page data is written in the redundant portion of each page. Further, it is also possible to generate an address again by using data obtained by using the address for re-access, and perform the access again.
[0046]
FIG. 4 shows an example of the operation timing of the flash memory device. In the flash memory device 100 that has been selected by the chip select xCS, the memory 110 is accessed using the address Adr (first address) specified by the host. Assuming that the first page data of the memory 110 is accessed by the address Adr, the data register 112 stores the first page data. Thereafter, the data determination circuit 142 determines whether or not a predetermined condition is satisfied, based on at least a part of the first page data. As a result, when it is determined that the condition is satisfied, the address extraction circuit 144 extracts the address from the first page data and generates the address sAdr (second address). The address selector 130 switches from the address Adr to the address sAdr and outputs it as the internal address iAdr. Then, as a result of the re-access using the internal address iAdr, the second page data output from the memory 110 corresponding to the address sAdr is stored in the data register 112. The second page data stored in the data register 112 is supplied to, for example, the host.
[0047]
FIG. 5 shows a detailed configuration example of a main part of the flash memory device. Here, the internal address iAdr (access address) is an address Adr (first address) specified by the host, or an address in which only middle bits of the address Adr are replaced with address data extracted from the data register 112 ( Second address). Therefore, the address selector 130 can switch Adr [21: 9], which is the middle-order bit of the address Adr, to the internal address register data i_AdrsReg [12: 0] output from the address generation circuit 140.
[0048]
The data determination circuit 142 of the address generation circuit 140 includes a comparator 143. The address extraction circuit 144 of the address generation circuit 140 includes an address register 145. The comparator 143 compares a part of the page data (i_Data [15: 0]) included in the data register 112 with data corresponding to a predetermined determination condition. The comparison result is input to the address register 145. The address register 145 latches at least a part (for example, i_Data [12: 0]) of the page data included in the data register 112 based on the comparison result of the comparator 143. The address register 145 outputs the internal address register data i_AdrsReg [12: 0] to the address selector 130.
[0049]
The timing signal i_xNext is a timing signal supplied from the command sequencer 120. This timing signal i_xNext becomes active in the second access mode due to command setting from the host. Switching control of the address selector 130 and operation control of the address generation circuit 140 are performed by the timing signal i_xNext.
[0050]
FIG. 6 is a diagram for explaining the address Adr output from the host. Address Adr [25:22] is an area designation area, address Adr [21:13] is a block designation area, and address Adr [12: 9] is a page designation area. Therefore, by switching the address Adr [21: 9] by the address selector 130, it becomes possible to switch the designated block or page.
[0051]
Next, a comparative example will be described first to describe effects of the configuration of the flash memory device 100.
[0052]
FIG. 7 shows a configuration example of a semiconductor memory device in a comparative example. A semiconductor memory device (flash memory device in a narrow sense) 200 in the comparative example includes a memory 210 configured by a flash EEPROM. The semiconductor storage device 200 executes only access to an address specified by the host 220. The semiconductor memory device 200 outputs the data output from the memory 210 to the host 220 corresponding to the address.
[0053]
FIG. 8 shows an example of a timing chart of the semiconductor memory device in the comparative example. Here, a case is shown in which data distributed over a plurality of pages, such as file data, is read. First, the host 220 refers to the file management information and specifies the head address (first read address) of the page at the storage position of the file to be read. Then, the host 220 instructs the semiconductor storage device 200 to perform a read access by a command (T1). After that, the host 220 gives a first read address of 3 bytes (B) to the semiconductor memory device 200 (T2). The semiconductor memory device 200 reads out the page data (F_Data) corresponding to the first read address, stores it in the data register, and outputs it to the host 220 byte by byte (T3). The host 220 determines whether to read the next page data from the file management information, and prepares the next address (T4).
[0054]
The host 220 again instructs the semiconductor memory device 200 to perform a read access by a command (T5). Thereafter, the host 220 gives the semiconductor memory device 200 the second read address at the head of the next page of the page data corresponding to the first read address of 3 bytes (B) (T6). The semiconductor memory device 200 reads out the page data (S_Data) corresponding to the second read address, stores it in the data register, and outputs it to the host 220 byte by byte (T7).
[0055]
FIG. 9 shows an example of a timing chart of the flash memory device 100 shown in FIG. Here, as in FIG. 8, a case is shown in which data distributed to a plurality of pages, such as file data, is read. First, the host specifies the head address of the page corresponding to the storage location of the file to be read by referring to the file management information. Then, the host instructs the flash memory device 100 to perform a read access by a command (T10). Thereafter, the host gives a read address of 3 bytes to the flash memory device 100, and initializes the address selector 130 with busy xBUSY (T11). In the flash memory device 100, page data corresponding to the read address is stored in the data register 112. The address generation circuit 140 performs a determination process using the redundant part of the read data, and holds the next read address (T12). The address selector 130 outputs the held next read address. As a result, the page data of the next page is output from the memory 110 (T13).
[0056]
As described above, in the semiconductor memory device 200 in the comparative example, the next access is started after the host determination process in the period T4 as shown in FIG. 8, whereas in the flash memory device 100, as shown in FIG. In the period T12, the determination process is performed internally, and the next access can be immediately performed immediately. In other words, in the flash memory device 100, the output data can be discriminated and repeatedly accessed within the device without outputting the output data to the host side by one access request from the host. As a result, a decrease in access speed can be suppressed.
[0057]
Next, a method of using the flash memory device 100 will be specifically described.
(First example)
In the first example, the flash memory device 100 can perform tracking reading of normal data. In the memory 110 of the flash memory device 100, whether it is normal or defective is managed in page units. Therefore, the data read from the bad page is subjected to reliability. Therefore, in the case of a defective page, an address as a replacement destination is prepared. Then, when the accessed page is determined to be defective, by accessing the replacement destination address, only the normal data can be continuously read. Therefore, in the memory 110, a 1-bit pass / fail determination bit and a replacement destination address are held in the redundant portion of the page data. By doing so, use of data read from the bad page and access to the bad page can be avoided, and reliability can be improved. Furthermore, by recording a plurality of pieces of flag information such as the pass / fail judgment bits of the redundant portion, the reliability of the flag information can be improved, and the reliability of the entire apparatus can be further improved.
[0058]
FIG. 10 shows an example of a page configuration for performing normal data tracking reading in the flash memory device 100. The page data is 528 bytes. The page data includes a data part and a redundant part. The data of the redundant part is stored in a storage area associated with the storage area of the data part. The data section stores user data (first data) of 512 bytes. The redundant portion stores a total of 16 bytes of first and second redundant data. The 2-byte second redundant data includes a 1-bit (b) pass / fail determination bit and a 13-bit replacement destination address. When the pass / fail judgment bit is “1”, the page is a normal page, and when the pass / fail judgment bit is “0”, the page is a bad page. The replacement destination address is an address for performing re-access when the page is a bad page.
[0059]
FIG. 11 shows an example of an access flow for performing tracking reading of normal data. First, in the flash memory device 100, the memory 110 is accessed using the address specified by the host (Step S300). That is, the address selector 130 outputs the address (first address) specified by the host to the memory 110. The memory 110 outputs the first and second data stored in the page at the address specified by the host, and the first and second data are held in the data register 112. Next, the comparator 143 of the data determination circuit 142 determines whether or not the pass / fail determination bit of the redundant portion is “1” (step S301).
[0060]
When the pass / fail determination bit is determined to be “0” by the comparator 143 (step S302: N), that is, when it is determined that the page is not a normal page, the replacement destination address of the redundant part is latched in the address register 145. (Step S303). The replacement destination address latched by the address register 145 is output to the address selector 130 as internal address register data i_AdrsReg [12: 0]. The address selector 130 accesses the memory 110 using an access address (second address) obtained by replacing the address Adr [21: 9] with the internal address register data i_AdrsReg [12: 0] (step S304).
[0061]
Then, returning to step S301, it is determined again whether or not the page data output from the memory 110 corresponding to the second address is a normal page.
[0062]
On the other hand, when the pass / fail judgment bit is determined to be “1” by the comparator 143 in step S302 (step S302: Y), that is, when it is determined that the page is a normal page, the page stored in the data register 112 The data is output to the host one byte at a time (step S305), and a series of accesses ends (end).
[0063]
FIG. 12 schematically shows the operation of tracking reading of normal data. In the first access, the memory 110 is accessed using an instruction address (first address) from the host. As a result, if the page data corresponding to the first address is a bad page, the second address is generated using the replacement destination address set in the redundant part of the page. After that, the memory 110 is accessed again using the second address. Then, when the page data corresponding to the re-accessed second address is a defective page again, an address for re-access again (in a broad sense, the second address) is performed using the replacement destination address set in the redundant portion of the page. Address) is generated, and the memory 110 is accessed again. When the re-accessed page is a normal page, user data (first data) of page data is output.
[0064]
As described above, when the read page data is the data of the defective page, the page of the replacement destination address is accessed. Then, the page data of the replacement destination address is repeatedly read until the page accessed in this way becomes a normal page.
[0065]
As a result, it is possible to omit the process of repeatedly accessing and determining the memory by the host, and it is not necessary to create an address translation table for managing a normal page or a defective page in page units. Therefore, the host can process the flash memory device 100 with only simple access, so that the processing load can be reduced and the access speed can be prevented from lowering.
(Second example)
In the second example, the flash memory device 100 can execute access to the related sub-data. In the memory 110 of the flash memory device 100, the presence or absence of sub-data is managed in page units. This eliminates the need for the application processed by the host to associate the main data with the sub data, and allows the data to be associated with a lower layer, thereby reducing the processing load on the host.
[0066]
FIG. 13 shows an example of a page configuration for accessing related sub-data in the flash memory device 100. The data section of the page data stores user data (first data) of 512 bytes. The redundant portion stores a total of 16 bytes of first and second redundant data. The 2-byte second redundant data includes a 1-bit data type indicating bit and a 13-bit sub-data start address. When the data type indicator bit is “1”, it indicates that there is sub data, and when the data type indicator bit is “0”, it indicates that there is no sub data. The head address of the sub-data is an address for performing re-access when the sub-data is designated by the data type indication bit. The main data is, for example, an image file, and the sub data is, for example, an audio file.
[0067]
FIG. 14 shows an example of an access flow to the sub data. Here, it is assumed that a mode for accessing the sub data has been set by a command from the host. First, in the flash memory device 100, the memory 110 is accessed using the address specified by the host (Step S310). That is, the address selector 130 outputs the address (first address) specified by the host to the memory 110. The memory 110 outputs the first and second data of the page at the address specified by the host, and the first and second data are held in the data register 112. Next, the comparator 143 of the data determination circuit 142 determines whether or not the data type instruction bit of the redundant portion is “1” (step S311).
[0068]
When the comparator 143 determines that the data type instruction bit is “1” (step S312: N), that is, when it is determined that there is sub data, the head address of the sub data of the redundant part is latched in the address register 145. (Step S313). The head address of the sub data latched in the address register 145 is output to the address selector 130 as internal address register data i_AdrsReg [12: 0]. The address selector 130 accesses the memory 110 using an access address (second address) obtained by replacing the address Adr [21: 9] with the internal address register data i_AdrsReg [12: 0] (step S314).
[0069]
Then, the user data of the page output from the memory 110 corresponding to the second address is stored in the data register 112 as sub-data (for example, an audio file) and the sub-data is output (step S315). Thereafter, a series of access ends (end).
[0070]
On the other hand, when the data type determination bit is determined to be “0” by the comparator 143 in step S312 (step S312: N), that is, when it is determined that there is no sub data, a series of accesses ends (end).
[0071]
FIG. 15 schematically shows an operation of accessing the sub data. In the first access, the memory 110 is accessed using an instruction address (first address) from the host. As a result, when it is determined that there is sub data with reference to the redundant portion of the page corresponding to the first address, the second address is set using the head address of the sub data set in the redundant portion of the page. Generated. Thereafter, re-access is performed using the second address. Then, the data portion of the page data corresponding to the re-accessed second address is output as sub-data.
[0072]
When the normal access mode is set by a command from the host, the access to the sub-data is not executed by the first access.
[0073]
As described above, the presence or absence of the sub data is indicated in the redundant part of the page data, and the re-access is enabled by the address of the sub data set in the redundant part. This makes it possible to access the sub data from the first address of the main data. Therefore, it is not necessary for the application processed on the host side to process the main data and the sub data in association with each other. That is, the association can be performed at a lower layer, and the processing load on the host side can be reduced.
(Third example)
In the third example, the flash memory device 100 can execute continuous access corresponding to a file. Therefore, in the memory 110 of the flash memory device 100, the presence or absence of a link destination is managed in page units. As a result, the data of the files stored in a distributed manner can be read out without being instructed by the host, for example, in units of one page, and the processing load can be reduced.
[0074]
FIG. 16 shows a page configuration example for performing continuous access corresponding to a file in the flash memory device 100. The data section of the page data stores user data (first data) of 512 bytes. The redundant portion stores a total of 16 bytes of first and second redundant data. The 2-byte second redundant data includes a 1-bit link instruction bit and a 13-bit link destination address. When the link instruction bit is "1", it indicates that there is a link destination, and when the link instruction bit is "0", it indicates that there is no link destination. The link destination address is an address for performing re-access when it is specified by the link instruction bit that there is a link destination.
[0075]
FIG. 17 shows an example of an access flow of continuous access. First, in the flash memory device 100, the memory 110 is accessed using the address specified by the host (Step S320). That is, the address selector 130 outputs the address (first address) specified by the host to the memory 110. In the memory 110, the first and second data of the page of the address specified by the host are output, and the first and second data are held in the data register 112. The data held in the data register 112 is sequentially output to the host in byte units (step S321). Next, the comparator 143 of the data determination circuit 142 determines whether the link instruction bit of the redundant part is “1” (step S322).
[0076]
When the link instruction bit is determined to be "1" by the comparator 143 (step S323: Y), that is, when it is determined that there is a link destination, the link destination address of the redundant part is latched in the address register 145 (step S324). ). The link destination address latched by the address register 145 is output to the address selector 130 as internal address register data i_AdrsReg [12: 0]. The address selector 130 accesses the memory 110 using an access address (second address) obtained by replacing the address Adr [21: 9] with the internal address register data i_AdrsReg [12: 0] (step S325).
[0077]
Then, the user data of the page output from the memory 110 corresponding to the second address is stored in the data register 112 again, and the process returns to step S321 to sequentially output the data to the host.
[0078]
On the other hand, when the link instruction bit is determined to be “0” by the comparator 143 in step S323 (step S323: N), that is, when it is determined that there is no link destination, a series of access ends (end).
[0079]
FIG. 18 schematically shows the continuous access operation. In the first access, the memory 110 is accessed using an instruction address (first address) from the host. Then, first, the data portion of the page data output from the memory 110 corresponding to the first address is output to the host. Subsequently, when it is determined that there is a link destination by referring to the redundant portion of the page corresponding to the first address, a second address is generated using the link destination address set in the redundant portion of the page. You. Thereafter, re-access is performed using the second address. Then, the data portion of the page data corresponding to the second address that has been accessed again is output.
[0080]
As described above, after the first page is accessed, the next link destination address included in the redundant part of the page data of the flash memory device 100 is held, and after data output, continuous access is performed using the link destination address. By doing so, access can be repeated until the end of the file is reached, and there is no need to receive an instruction using a command from the host in page units. As a result, there is no need to issue an instruction from the host, resources such as memory on the host can be effectively used, and the processing load on the host can be reduced.
(Fourth example)
It is also possible to configure by combining two or more various bits of the redundant portion of the page data as shown in the above-described first to third examples. When at least one of the data type indication bit and the link indication bit is configured in combination with the pass / fail judgment bit, it is desirable to access the result of the pass / fail judgment bit with the highest priority.
[0081]
FIG. 19 shows another example of a page configuration in the flash memory device 100. The data section of the page data stores user data (first data) of 512 bytes. The redundant portion stores a total of 16 bytes of first and second redundant data. The 2 bytes of the second redundant data include a 1-bit pass / fail determination bit, a 1-bit data type indication bit, a 1-bit link indication bit, and a 13-bit address. The pass / fail judgment bit, the data type bit, and the link instruction bit are the same as those described above, and a description thereof will be omitted. The 13-bit address is an alternative destination address, a head address of sub-data, or a link destination address according to a determination result of any of the pass / fail determination bit, the data type bit, and the link instruction bit.
[0082]
20 and 21 show an example of an access flow of the flash memory device when the pass / fail judgment bit, the data type bit, and the link instruction bit are combined in the redundant portion. First, in the flash memory device 100, the memory 110 is accessed using the address specified by the host (Step S400). That is, the address selector 130 outputs the address (first address) specified by the host to the memory 110. In the memory 110, the first and second data of the page of the address specified by the host are output, and the first and second data are held in the data register 112. Next, the comparator 143 of the data determination circuit 142 determines whether or not the pass / fail determination bit of the redundant portion is “1” (step S401).
[0083]
When the pass / fail determination bit is determined to be “0” by the comparator 143 (step S402: N), that is, when it is determined that the page is not a normal page, the replacement destination address of the redundant part is latched in the address register 145. (Step S403). The replacement destination address latched by the address register 145 is output to the address selector 130 as internal address register data i_AdrsReg [12: 0]. The address selector 130 accesses the memory 110 with an access address (second address) obtained by replacing the address Adr [21: 9] with the internal address register data i_AdrsReg [12: 0] (step S404).
[0084]
Then, returning to step S401, it is determined again whether or not the page data output from the memory 110 corresponding to the second address is a normal page.
[0085]
On the other hand, when the pass / fail judgment bit is determined to be “1” by the comparator 143 in step S402 (step S402: Y), that is, when it is determined that the page is a normal page, the comparator 143 of the data determination circuit 142 It is determined whether the data type indication bit of the redundant part is “1” (step S405).
[0086]
When the data type indication bit is determined to be “1” by the comparator 143 (step S 406: Y), that is, when it is determined that there is sub data, the head address of the sub data of the redundant part is latched in the address register 145. (Step S407). The head address of the sub data latched in the address register 145 is output to the address selector 130 as internal address register data i_AdrsReg [12: 0]. The address selector 130 accesses the memory 110 using an access address (second address) obtained by replacing the address Adr [21: 9] with the internal address register data i_AdrsReg [12: 0] (step S408).
[0087]
Then, the user data of the page output from the memory 110 corresponding to the second address is stored in the data register 112 as sub-data (for example, an audio file), and the sub-data is output (step S409). After that, a series of access processing can be ended (END). Here, after outputting data in step S409, processing for determining the presence or absence of a link destination is performed (step S411 in FIG. 21).
[0088]
On the other hand, when the data type indication bit is determined to be “0” by the comparator 143 in step S406 (step S406: N), that is, when it is determined that there is no sub data, after the data is output in step S410 in FIG. A process for determining the presence or absence of a link destination is performed.
[0089]
In step S410, the data part and the redundant part of the accessed page data are stored in the data register 112. The data register 112 outputs the user data of the data portion to the host in byte units. Next, the comparator 143 of the data determination circuit 142 determines whether or not the link instruction bit of the redundant part is “1” (step S411).
[0090]
When the link instruction bit is determined to be "1" by the comparator 143 (step S412: Y), that is, when it is determined that there is a link destination, the link destination address of the redundant part is latched in the address register 145 (step S413). ). The link destination address latched by the address register 145 is output to the address selector 130 as internal address register data i_AdrsReg [12: 0]. The address selector 130 accesses the memory 110 with an access address (second address) obtained by replacing the address Adr [21: 9] with the internal address register data i_AdrsReg [12: 0] (step S414). Then, the user data of the page output from the memory 110 corresponding to the second address is stored again in the data register 112, and the process returns to step S401 in FIG.
[0091]
On the other hand, when the link instruction bit is determined to be “0” in the comparator 143 in step S412 of FIG. 21 (step S412: N), that is, when it is determined that there is no link destination, a series of accesses ends (end). ).
[0092]
In the above-described embodiments, the semiconductor memory device includes a flash memory that is nonvolatile and has a low access speed. However, the present invention is not limited to this. For example, a semiconductor storage device including a volatile memory such as an SRAM or a DRAM may be used.
[0093]
In the first to fourth examples, the operation flow according to a specific command has been described, and the present invention is not limited to these operation flows.
[0094]
Further, the present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the present invention.
[0095]
Further, in the invention according to the dependent claims of the present invention, a configuration in which some of the constituent elements of the dependent claims are omitted may be adopted. In addition, a main part of the invention according to one independent claim of the present invention can be made dependent on another independent claim.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a basic configuration of a storage device according to an embodiment.
FIG. 2 is a flowchart showing an example of an operation flow in a continuous access mode.
FIG. 3 is a block diagram illustrating an example of a hardware configuration of a flash memory device.
FIG. 4 is a timing chart showing an operation example of the flash memory device.
FIG. 5 is a block diagram showing a detailed configuration example of a main part of the flash memory device.
FIG. 6 is an explanatory diagram of an address output from a host.
FIG. 7 is a block diagram illustrating a configuration example of a semiconductor memory device in a comparative example.
FIG. 8 is a timing chart showing an operation example of a semiconductor memory device in a comparative example.
FIG. 9 is a timing chart showing an operation example of the flash memory device.
FIG. 10 is an explanatory diagram showing an example of a page configuration for tracking reading of normal data.
FIG. 11 is a flowchart showing an example of access for tracking reading of normal data.
FIG. 12 is a schematic diagram showing an operation example of tracking reading of normal data.
FIG. 13 is an explanatory diagram showing an example of a page configuration for accessing sub data.
FIG. 14 is a flowchart showing an example of accessing sub data.
FIG. 15 is a schematic diagram showing an operation example of accessing sub data.
FIG. 16 is an explanatory diagram showing an example of a page configuration for performing continuous access.
FIG. 17 is a flowchart showing an example of continuous access.
FIG. 18 is a schematic diagram showing an example of a continuous access operation.
FIG. 19 is an explanatory diagram showing an example of a page configuration when a pass / fail judgment bit, a data type bit, and a link instruction bit are combined with a redundant part.
FIG. 20 is a flowchart showing the first half of an access example when a pass / fail judgment bit, a data type bit, and a link instruction bit are combined with a redundant part.
FIG. 21 is a flowchart showing the latter half of an access example when a pass / fail judgment bit, a data type bit, and a link instruction bit are combined with a redundant part.
[Explanation of symbols]
Reference Signs List 10 storage device, 20, 110, 210 memory, 30 access circuit, 40 address generation circuit, 100 flash memory device (semiconductor storage device), 112 data register, 120 command sequencer, 130 address selector, 140 address generation circuit, 142 data judgment Circuit, 143 comparator, 144 address extraction circuit, 145 address register, 200 semiconductor memory device, 220 host

Claims

A memory that stores the first data and stores the second data in a storage area associated with the storage area of the first data;
An access circuit for accessing a storage area of the memory corresponding to either a first address for accessing the first data or a second address;
A storage device, comprising: an address generation circuit configured to generate the second address based on second data read from the memory corresponding to the first address by the access circuit.

In claim 1,
The storage device according to claim 1, wherein the storage area for the first data and the storage area for the second data exist in the same page of the memory.

In claim 1 or 2,
The access circuit,
A storage device, switching from the first address to the second address and accessing a storage area of the memory corresponding to the second address.

In any one of claims 1 to 3,
The memory is
Holding the first and second data in page units,
The second data is
The page includes a pass / fail judgment bit indicating whether the page is defective or normal and an alternative destination address,
The second address is
A storage device, which is generated based on the replacement destination address, on condition that the page is defective by a pass / fail judgment bit included in the second data.

In claim 4,
The access circuit,
A storage device, wherein the storage area of the memory is repeatedly accessed using an alternate destination address of a page to be accessed until the page is determined to be normal by the pass / fail judgment bit.

In any one of claims 1 to 5,
The second data is
A data type indicating bit indicating the presence or absence of sub data and a sub data address,
The second address is
A storage device, which is generated based on the sub data address, provided that a data type indication bit included in the second data indicates that the data type has sub data.

In any one of claims 1 to 6,
The second data is
A link indication bit indicating the presence or absence of a link destination and a link destination address,
The second address is
A storage device, which is generated based on a link destination address included in the second data, on condition that the link instruction bit included in the second data indicates that the link destination has a link destination.

In any one of claims 1 to 7,
The memory is
A storage device, which is a data rewritable nonvolatile memory.

In claim 8,
The memory is
A storage device, which is a flash memory.

A method for controlling a storage device having a memory for storing first data and storing a second data in association with the first data,
Reading, from the memory, second data associated with the first data based on a first address for accessing the first data;
Generating a second address based on the second data;
A method of controlling a storage device, comprising accessing a storage area of the memory corresponding to the second address.

A method of controlling a storage device having a memory for storing first data in page units and storing second data in association with the first data,
Based on a first address for accessing the first data, read second data including a pass / fail determination bit indicating whether the page is normal or defective and an alternative destination address,
Generating a second address based on the replacement destination address when the page is defective by the pass / fail determination bit;
A method of controlling a storage device, comprising accessing a storage area of the memory corresponding to the second address.

A method for controlling a storage device having a memory for storing first data and storing a second data in association with the first data,
Reading second data including a data type determination bit and a sub data address based on a first address for accessing the first data;
Generating a second address based on the sub data address when the data type determination bit indicates having sub data;
A method of controlling a storage device, comprising accessing a storage area of the memory corresponding to the second address.

A method for controlling a storage device having a memory for storing first data and storing a second data in association with the first data,
Based on a first address for accessing the first data, reading second data including a link instruction bit indicating the presence or absence of a link destination and a link destination address;
Generating the second address based on the link destination address when the link destination indication bit indicates that the link destination is provided;
A method of controlling a storage device, comprising accessing a storage area of the memory corresponding to the second address.

In any one of claims 10 to 13,
The control method according to claim 1, wherein the storage area for the first data and the storage area for the second data exist in the same page of the memory.