JP2004135314A - Semiconductor device - Google Patents

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Tsukasa Oishi
大石　司
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Abstract

<P>PROBLEM TO BE SOLVED: To generate an internal clock signal locked with an external clock stably without being affected by the fluctuation of an external power supply potential. <P>SOLUTION: The semiconductor device is provided with: internal power supply potential generating circuits 311, 316 for receiving a reference voltage Vref which is independent of the fluctuation of an external power supply potential extVcc, and operating with the external power supply potential as an operation power supply potential to generate an internal power supply potential intVcc corresponding to the reference potential in an internal power supply potential node 300c; and an internal clock generating circuit for operating with the internal power supply potential as an operating power supply potential to generate an internal clock signal intCLK synchronized with an external clock signal extCLK. <P>COPYRIGHT: (C)2004,JPO

Description

　この発明は半導体装置に係り、特にPLL(Phase Locked Loop)回路やDLL
(Delay Locked Loop)回路を備える半導体装置または内部でクロックを発生させるためのリングオシレータを備える半導体装置または外部から与えられる電源電位をレベル変換して内部回路に供給するコンバータを備える半導体装置に関するものである。 The present invention relates to a semiconductor device, and particularly to a PLL (Phase Locked Loop) circuit and a DLL.
The present invention relates to a semiconductor device having a (Delay Locked Loop) circuit, a semiconductor device having a ring oscillator for generating a clock internally, or a semiconductor device having a converter for level-converting an externally applied power supply potential and supplying the level to an internal circuit. is there.

　現在、PLL(Phase Locked Loop)回路はカラーテレビジョンの色再現安定性を向上させるためのAPC(Automatic Phase control)方式色副搬送波再生用集積回路の中に使用されたり、有線通信などでも上位局から受けた基準クロックに自局内に置かれた高安定な発振器から出力されるクロックを同期させて、安定なクロックを自局内の各種通信装置に配分するために使用されたりしている。 Currently, PLL (Phase Locked Loop) circuits are used in integrated circuits for APC (Automatic Phase control) type color subcarrier reproduction to improve color television color reproduction stability. It is used for synchronizing a clock output from a highly stable oscillator placed in the own station with a reference clock received from the own station, and distributing a stable clock to various communication devices in the own station.

　図２４は従来のPLL(Phase Locked Loop)回路を示しており、図において１ａは電源電位VCCが与えられる電源電位ノード、１ｂは接地電位GNDが与えられる接地電位ノード、２は内部クロックintCLKおよび外部クロックextCLKを受け、内部クロックintCLKと外部クロックextCLKとの周波数および位相のずれに応じた制御信号UPおよび/DOWNを出力する位相比較回路で、制御信号UPを内部クロックintCLKの周波数が外部クロックextCLKの周波数よりも大きいときまたは内部クロックintCLKの位相が外部クロックextCLKの位相よりも早いときＬレベルに、内部クロックintCLKの周波数が外部クロックextCLKの周波数よりも小さいときまたは内部クロックintCLKの位相が外部クロックextCLKの位相よりも遅いときＨレベルにし、制御信号/DOWNを内部クロックintCLKの周波数が外部クロックextCLKの周波数よりも大きいときまたは内部クロックintCLKの位相が外部クロックextCLKの位相よりも早いときＬレベルに、内部クロックintCLKの周波数が外部クロックextCLKの周波数よりも小さいときまたは内部クロックintCLKの位相が外部クロックextCLKの位相よりも遅いときＨレベルにする。 FIG. 24 shows a conventional PLL (Phase Locked Loop) circuit. In the drawing, 1a is a power supply potential node to which a power supply potential V CC is applied, 1b is a ground potential node to which a ground potential GND is applied, and 2 is an internal clock intCLK and A phase comparison circuit that receives an external clock extCLK and outputs control signals UP and / DOWN according to the frequency and phase shift between the internal clock intCLK and the external clock extCLK. When the frequency of the internal clock intCLK is lower than the frequency of the external clock extCLK or when the phase of the internal clock intCLK is lower than the frequency of the external clock extCLK, or when the phase of the internal clock intCLK is lower than the external clock extCLK. When the phase of the extCLK is later than the H level, the control signal / DOWN is set to the frequency of the internal clock intCLK and the frequency of the external clock extCLK. When the frequency is greater than the frequency or when the phase of the internal clock intCLK is earlier than the phase of the external clock extCLK, the L level is set. When the frequency of the internal clock intCLK is smaller than the frequency of the external clock extCLK or when the phase of the internal clock intCLK is the external clock extCLK. H level when the phase is later than the phase.

　３は位相比較回路２からの制御信号UPおよび/DOWNを受け、制御信号UPがＬレベルで制御信号/DOWNがＬレベルのときはノード３ａに電荷を供給し、制御信号UPがＨレベルで制御信号/DOWNがＨレベルのときはノード３ａから電荷を引き抜くチャージポンプ回路で、電源電位ノード１ａとノード３ｂとの間に定電流を流すための定電流回路３ｃ、ノード３ｂとノード３ａとの間に接続され、ゲートに位相比較回路２からの制御信号UPを受けるｐチャネルＭＯＳトランジスタ３ｄ、ノード３ａとノード３ｅとの間に接続され、ゲートに位相比較回路２からの制御信号/DOWNを受けるｎチャネルＭＯＳトランジスタ３ｆ、およびノード３ｅと接地電位ノード１ｂとの間に定電流を流すための定電流回路３ｇを有している。 Numeral 3 receives the control signals UP and / DOWN from the phase comparison circuit 2, and supplies a charge to the node 3a when the control signal UP is at the L level and the control signal / DOWN is at the L level, and the control signal UP is controlled at the H level. When the signal / DOWN is at the H level, a charge pump circuit for extracting electric charge from the node 3a. A constant current circuit 3c for flowing a constant current between the power supply potential node 1a and the node 3b, and between the node 3b and the node 3a. P-channel MOS transistor 3d having a gate receiving a control signal UP from phase comparison circuit 2, connected between nodes 3a and 3e, and having a gate receiving control signal / DOWN from phase comparison circuit 2 A channel MOS transistor 3f and a constant current circuit 3g for flowing a constant current between the node 3e and the ground potential node 1b are provided.

　４はチャージポンプ回路３におけるノード３ａから電荷が供給または引き抜かれるのに応じて変化する出力電位VP をノード４ａに出力するループフィルタで、ノード３ａとノード４ａとの間に接続された抵抗素子４ｂ、ノード４ａとノード４ｃとの間に接続された抵抗素子４ｄ、およびノード４ｃと接地電位ノード１ｂとの間に接続されたキャパシタ４ｅを有している。５はループフィルタ４におけるノード４ａから受ける出力電位VP を受け、この出力電位VP に応じた出力電位VN を出力する電流調整電位出力回路で、電源電位ノード１ａとノード５ａとの間に接続され、ゲートがループフィルタ４におけるノード４ａに接続されたｐチャネルＭＯＳトランジスタ５ｂおよびノード５ａと接地電位ノード１ｂとの間に接続され、ゲートがノード５ａに接続されたｎチャネルＭＯＳトランジスタ５ｃを有している。 4 is a loop filter for outputting the output potential V P of charge from the node 3a in the charge pump circuit 3 changes according to the supplied or withdrawn node 4a, resistance element connected between the node 3a and node 4a 4b, a resistance element 4d connected between the node 4a and the node 4c, and a capacitor 4e connected between the node 4c and the ground potential node 1b. 5 receives an output potential V P received from node 4a in the loop filter 4, a current adjustment potential output circuit for outputting an output potential V N in accordance with the output potential V P, between the power supply potential node 1a and the node 5a And a p-channel MOS transistor 5b having a gate connected to node 4a in loop filter 4 and an n-channel MOS transistor 5c connected between node 5a and ground potential node 1b and having a gate connected to node 5a. are doing.

　６はループフィルタ４からの出力電位VP および電流調整電位出力回路５からの出力電位VN を受け、この出力電位VP およびVN に応じて駆動電流が調整され、この駆動電流の調整によって周波数が調整される内部クロックintCLKを出力するリングオシレータで、電源電位ノード１ａとノード６ａａとの間に接続され、ゲートにループフィルタ４からの出力電位VP を受ける電流調整用ｐチャネルＭＯＳトランジスタ６ａｂ、ノード６ａａと出力ノード６ａｃとの間に接続され、ゲートが入力ノード６ａｄに接続されたｐチャネルＭＯＳトランジスタ６ａｅ、出力ノード６ａｃとノード６ａｆとの間に接続され、ゲートが入力ノード６ａｄに接続されたｎチャネルＭＯＳトランジスタ６ａｇ、およびノード６ａｆと接地電位ノード１ｂとの間に接続され、ゲートに電流調整電位出力回路５からの出力電位VN を受ける電流調整用ｎチャネルＭＯＳトランジスタ６ａｈをそれぞれが有し、リング状に接続された奇数個のインバータ６ａを備えている。 6 receives the output potential V N from the output potential V P and a current adjustment potential output circuit 5 from the loop filter 4, the drive current is adjusted in accordance with the output potential V P and V N, the adjustment of the drive current in the ring oscillator for outputting an internal clock intCLK the frequency is adjusted, the power supply potential node is connected between 1a and the node 6aa, current adjustment p-channel MOS transistor 6ab receiving the output potential V P from the loop filter 4 to the gate , A node is connected between node 6aa and output node 6ac, a gate is connected to p-channel MOS transistor 6ae connected to input node 6ad, an output node is connected between node 6ac and node 6af, and a gate is connected to input node 6ad. N channel MOS transistor 6ag connected between node 6af and ground potential node 1b. A gate current regulating potential output circuit from 5 output potential V N current adjusting n-channel MOS transistor 6ah undergoing each comprises an odd number of inverters 6a connected in a ring.

　次に以上のように構成された従来のPLL回路の動作について説明する。まず、内部クロックintCLKの周波数が外部クロックextCLKの周波数よりも大きいときまたは内部クロックintCLKの位相が外部クロックextCLKの位相よりも早いときは、位相比較回路２が制御信号UPおよび/DOWNをＬレベルにする。するとこの信号を受けるチャージポンプ回路３におけるｐチャネルＭＯＳトランジスタ３ｄが導通状態、ｎチャネルＭＯＳトランジスタ３ｆが非導通状態となり、ノード３ａに電荷が供給され、これによってループフィルタ４におけるノード４ａの出力電位VP が上昇する。そして、この出力電位VP を受ける電流調整電位出力回路５におけるｐチャネルＭＯＳトランジスタ５ｂに流れる電流は小さくなり、ノード５ａの出力電位VN が低下していき、ｎチャネルＭＯＳトランジスタ５ｃに流れる電流がｐチャネルＭＯＳトランジスタ５ｂを流れる電流に等しくなるレベルで出力電位VN が落ち着く。 Next, the operation of the conventional PLL circuit configured as described above will be described. First, when the frequency of the internal clock intCLK is higher than the frequency of the external clock extCLK or when the phase of the internal clock intCLK is earlier than the phase of the external clock extCLK, the phase comparison circuit 2 sets the control signals UP and / DOWN to L level. I do. Then, p-channel MOS transistor 3d in charge pump circuit 3 receiving this signal is rendered conductive, and n-channel MOS transistor 3f is rendered non-conductive, and charges are supplied to node 3a, whereby output potential V of node 4a in loop filter 4 is output. P rises. Then, the current flowing through the p-channel MOS transistor 5b in the current adjustment potential output circuit 5 which receives the output potential V P is reduced, the output potential V N at the node 5a is gradually lowered, the current flowing through the n-channel MOS transistor 5c The output potential VN is settled at a level equal to the current flowing through the p-channel MOS transistor 5b.

　さらに、出力電位VP が上昇して出力電位VN が下降したのを受けて、リングオシレータ６の各インバータ６ａにおける電流調整用ｐチャネルＭＯＳトランジスタ６ａｂおよび電流調整用ｎチャネルＭＯＳトランジスタ６ａｈに流れる電流が小さくなり、これによりインバータ６ａの遅延時間が大きくなる。その結果、リングオシレータ６から出力される内部クロックintCLKの周波数が小さくなり、また、周波数が小さくなることによって次の周期のクロックが遅れて発生されて位相の進みが戻される。 Further, in response to the output potential V P is to output potential V N is lowered increases, the current flowing through the current adjusting p-channel MOS transistor 6ab and current regulation n-channel MOS transistor 6ah in each inverter 6a of the ring oscillator 6 And the delay time of the inverter 6a increases. As a result, the frequency of the internal clock intCLK output from the ring oscillator 6 decreases, and the frequency decreases, so that a clock of the next cycle is generated with a delay and the advance of the phase is returned.

　次に、内部クロックintCLK周波数が外部クロックextCLKの周波数よりも小さいときまたは内部クロックintCLKの位相が外部クロックextCLKの位相よりも遅いときは位相比較回路２が制御信号UPおよび/DOWNをＨレベルにする。するとこの信号を受けるチャージポンプ回路３におけるｐチャネルＭＯＳトランジスタ３ｄが非導通状態、ｎチャネルＭＯＳトランジスタ３ｆが導通状態となり、ノード３ａから電荷が引き抜かれ、これによってループフィルタ４におけるノード４ａの出力電位VP が下降する。そして、この出力電位VP を受ける電流調整電位出力回路５におけるｐチャネルＭＯＳトランジスタ５ｂに流れる電流は大きくなり、ノード５ａの出力電位VN が上昇していき、ｎチャネルＭＯＳトランジスタ５ｃに流れる電流がｐチャネルＭＯＳトランジスタ５ｂを流れる電流に等しくなるレベルで出力電位VN が落ち着く。 Next, when the internal clock intCLK frequency is lower than the frequency of the external clock extCLK or when the phase of the internal clock intCLK is later than the phase of the external clock extCLK, the phase comparison circuit 2 sets the control signals UP and / DOWN to the H level. . Then, p-channel MOS transistor 3d in charge pump circuit 3 receiving this signal is turned off, n-channel MOS transistor 3f is turned on, and charges are extracted from node 3a, whereby output potential V of node 4a in loop filter 4 is output. P falls. Then, the current flowing through the p-channel MOS transistor 5b in the current adjustment potential output circuit 5 which receives the output potential V P increases, the output potential V N at the node 5a is gradually increased, the current flowing through the n-channel MOS transistor 5c The output potential VN is settled at a level equal to the current flowing through the p-channel MOS transistor 5b.

　さらに、出力電位VP が下降して出力電位VN が上昇したのを受けて、リングオシレータ６の各インバータ６ａにおける電流調整用ｐチャネルＭＯＳトランジスタ６ａｂおよび電流調整用ｎチャネルＭＯＳトランジスタ６ａｈに流れる電流が大きくなり、これによりインバータ６ａの遅延時間が小さくなる。その結果、リングオシレータ６から出力される内部クロックintCLKの周波数が大きくなり、また、周波数が大きくなることによって次の周期のクロックが早めに発生されて位相の遅れが取り戻される。このようにしてPLL回路は外部クロックextCLKと内部クロックintCLKに等しくしており、この内部クロックintCLKが外部クロックextCLKに等しくされたことを内部クロックintCLKが外部クロックextCLKにロックされたと呼んでいる。 Further, in response to the output potential V N output potential V P is lowered is increased, the current flowing through the current adjusting p-channel MOS transistor 6ab and current regulation n-channel MOS transistor 6ah in each inverter 6a of the ring oscillator 6 , And the delay time of the inverter 6a is reduced. As a result, the frequency of the internal clock intCLK output from the ring oscillator 6 increases, and the increase in the frequency causes a clock of the next cycle to be generated earlier to recover the phase delay. In this way, the PLL circuit makes the external clock extCLK equal to the internal clock intCLK, and the fact that the internal clock intCLK is made equal to the external clock extCLK is called that the internal clock intCLK is locked to the external clock extCLK.

　内部クロック信号を生成する回路としては、特許文献１（特開平６−３４３０２２号公報）および特許文献２（特開昭５９−０８９０３６号公報）がある。特許文献１は、リング発振回路の動作電流をカレントミラー回路の出力電流で制御し、制御電圧の可変範囲を広くすることを図る。特許文献２は、ＰＬＬ回路において、ループフィルタ出力電圧をＡ／Ｄ変換して保持し、さらに保持電圧をＤ／Ａ変換して電圧制御発振回路の制御電圧として利用する構成を示す。
特開平６−３４３０２２号公報 特開昭５９−８９０３６号公報 As circuits for generating the internal clock signal, there are Japanese Patent Application Laid-Open No. 6-343022 and Japanese Patent Application Laid-Open No. 59-089036. Patent Literature 1 aims to control the operating current of the ring oscillation circuit by the output current of the current mirror circuit, and to widen the variable range of the control voltage. Patent Document 2 discloses a configuration in which, in a PLL circuit, an output voltage of a loop filter is A / D converted and held, and the held voltage is D / A converted and used as a control voltage of a voltage controlled oscillation circuit.
JP-A-6-343022 JP-A-59-89036

　上記した従来のPLL回路では、ループフィルタ4の出力電位VP が直接ｐチャネルＭＯＳトランジスタ5b、6abのゲートに入力されているため、出力電位VP が少し変動するだけでｐチャネルＭＯＳトランジスタ5bに流れる電流が大きく変化し、従ってｎチャネルＭＯＳトランジスタ5cに流れる電流も大きく変化することで、ｐチャネルＭＯＳトランジスタ6ab、ｎチャネルＭＯＳトランジスタ6ahに流れる電流が大きく変化してしまう。これによって、出力電位VP が少し変動するだけでリングオシレータ6から出力される内部クロックintCLKが大きく変化してしまうため、内部クロックintCLKが外部クロックextCLKにロックされた後も内部クロックintCLKの周波数が外部クロックextCLKの周波数前後で大きく振動してしまう、つまりジッタが大きいという問題があった。 In the conventional PLL circuit described above, the output potential V P is directly p-channel MOS transistor 5b of the loop filter 4, since it is input to the gate of 6ab, the p-channel MOS transistor 5b only the output potential V P fluctuates slightly The current flowing through the n-channel MOS transistor 5c greatly changes, and thus the current flowing through the p-channel MOS transistor 6ab and the n-channel MOS transistor 6ah greatly change. Thus, since the internal clock intCLK greatly changes the output potential V P is output from the ring oscillator 6 by simply varying slightly, the frequency of the internal clock intCLK after the internal clock intCLK is locked to the external clock extCLK There has been a problem that large oscillation occurs around the frequency of the external clock extCLK, that is, the jitter is large.

　また、上記したPLL回路では外部クロックextCLKの供給が一時中断すると、供給の中断された外部クロックextCLKに内部クロックintCLKをロックさせようとしてループフィルタ4の出力電位VP を変化させるので再び外部クロックextCLKが与えられたとき、内部クロックintCLKを外部クロックextCLKに再びロックさせるまでに時間がかかるという問題があった。 Further, when the supply of the external clock extCLK is suspended in PLL circuit described above, supply of the interrupted external clock extCLK internal clock intCLK loop filter 4 of the output potential again external clock since changing the V P extCLK an attempt to lock the , There is a problem that it takes time to lock the internal clock intCLK to the external clock extCLK again.

　また、上記したPLL回路では奇数段のインバータ6aをリング状に接続したリングオシレータ6を用いているため、外部クロックextCLKの周波数が高いと内部クロックintCLKを外部クロックextCLKにロックさせるのが困難になるという問題があった。 Further, since the above-described PLL circuit uses the ring oscillator 6 in which the odd-numbered stages of inverters 6a are connected in a ring shape, if the frequency of the external clock extCLK is high, it becomes difficult to lock the internal clock intCLK to the external clock extCLK. There was a problem.

　さらに、電源電位ＶCCの変動が激しいとｐチャネルＭＯＳトランジスタ6ab、ｎチャネルＭＯＳトランジスタ6ahに流れる電流が変化して内部クロックintCLKの周波数がすぐに変わってしまうため、外部クロックextCLKに内部クロックextCLKをロックするのが困難となるという問題があった。 Furthermore, if the power supply potential V CC fluctuates greatly, the current flowing through the p-channel MOS transistor 6ab and the n-channel MOS transistor 6ah changes, and the frequency of the internal clock intCLK changes immediately. There was a problem that it became difficult to lock.

　この発明は上記した点に鑑みてなされたものであり、安定に外部クロック信号にロックした内部クロック信号を生成することの出来る半導体装置を提供することを主たる目的としている。 The present invention has been made in view of the above points, and has as its main object to provide a semiconductor device capable of stably generating an internal clock signal locked to an external clock signal.

　また、電源電位変動時においても安定に内部クロック信号を発生することのできる半導体装置を得ることを他の目的としている。 Another object is to provide a semiconductor device capable of stably generating an internal clock signal even when the power supply potential fluctuates.

　さらに、変動が抑制された電源電位を内部クロック発生回路に供給することのできる半導体装置を提供することをさらに他の目的としている。 It is still another object to provide a semiconductor device capable of supplying a power supply potential with suppressed fluctuation to an internal clock generation circuit.

　この発明に係る半導体装置は、電源電位を受けて駆動し、この電源電位の変動に非依存の基準電位を受け、この基準電位に応じた内部電源電位を内部電源電位ノードに供給する内部電源電位発生回路と、内部電源電位ノードに供給された内部電源電位を受けて駆動し、内部クロック信号を発生してこの内部クロック信号を与えられたクロック信号に同期させる内部クロック信号同期回路を備えるものである。 The semiconductor device according to the present invention is driven by receiving a power supply potential, receives a reference potential independent of the fluctuation of the power supply potential, and supplies an internal power supply potential according to the reference potential to an internal power supply potential node. A generator circuit, and an internal clock signal synchronizing circuit that receives and drives an internal power supply potential supplied to an internal power supply potential node, generates an internal clock signal, and synchronizes the internal clock signal with a given clock signal. is there.

　内部クロック信号同期回路が電源電位の変動に非依存の基準電位に応じた内部電源電位を受けて駆動するので、内部クロック信号が安定して第１のクロック信号入力ノードに与えられるクロック信号にロックされるという効果がある。 Since the internal clock signal synchronization circuit is driven by receiving the internal power supply potential according to the reference potential independent of the fluctuation of the power supply potential, the internal clock signal is stably locked to the clock signal applied to the first clock signal input node. It has the effect of being done.

実施の形態１．
　以下にこの発明の実施の形態１であるSRAM(Static Random Access Memory)が使用されたコンピュータについて、図１から図７に基づいて説明する。図１において100は水晶発振器にから出力される源クロックに基づき外部クロック信号extCLKを発生する外部クロック信号発生回路、200は外部クロック信号発生回路100からの外部クロック信号extCLKに同期して動作するマイクロプロセッサ、300は外部クロック信号発生回路100からの外部クロック信号extCLKおよびマイクロプロセッサからの制御信号CTRL（複数の信号を総称する）を受け、制御信号CTRLに基づき外部クロック信号extCLKに同期してマイクロプロセッサから与えられたアドレス信号Ai に対応したメモリセルに記憶されたデータをデータDj として出力したり、マイクロプロセッサから与えられたデータDj をアドレス信号Ai に対応したメモリセルに記憶するSRAMである。 Embodiment 1 FIG.
Hereinafter, a computer using an SRAM (Static Random Access Memory) according to a first embodiment of the present invention will be described with reference to FIGS. In FIG. 1, reference numeral 100 denotes an external clock signal generation circuit that generates an external clock signal extCLK based on a source clock output from a crystal oscillator, and 200 denotes a micro-circuit that operates in synchronization with the external clock signal extCLK from the external clock signal generation circuit 100. The processor 300 receives the external clock signal extCLK from the external clock signal generation circuit 100 and the control signal CTRL (collectively referred to as a plurality of signals) from the microprocessor, and synchronizes with the external clock signal extCLK based on the control signal CTRL to the microprocessor 300. SRAM for storing an address signal a i data stored in the memory cells corresponding to a given or output as data D j, the memory cell corresponding to the data D j provided from the microprocessor to the address signal a i from the It is.

　SRAM300において、310aは外部電源電位ノード300aに与えられる外部電源電位extVCC(5V)およびもう接地電位ノード300bに与えられるもう１つの外部電源電位である接地電位GND(0V)を受け、内部電源電位ノード300cに内部電源電位intVCC(3V)を出力する内部電源電位発生回路（図２）、310bは外部電源電位extVCCおよび接地電位GNDを受け、クロック用内部電源電位ノード300dに内部電源電位intVCCを出力するクロック用内部電源電位発生回路で、この実施の形態１では内部電源電位発生回路310aと同じ回路にしている。、320はクロック用内部電源電位ノード300dからクロック用内部電源電位を受けて駆動し、内部クロック信号intCLK,φ1,φ2 を出力し、内部クロック信号intCLKを外部クロック信号extCLKに同期させる内部クロック信号同期回路（図３）で、この実施の形態１ではPLL回路により構成されている。 In SRAM 300, 310a receives external power supply potential extV CC (5V) applied to external power supply potential node 300a and ground potential GND (0V) which is another external power supply potential applied to another ground potential node 300b. An internal power supply potential generating circuit (FIG. 2) that outputs the internal power supply potential intV CC (3V) to the node 300c, the external power supply potential extV CC and the ground potential GND are received at 310b, and the internal power supply potential intV A clock internal power supply potential generating circuit for outputting CC, which is the same as the internal power supply potential generating circuit 310a in the first embodiment. , 320 driven by the internal power supply potential clock from the clock for the internal power supply potential node 300d, the internal clock internal clock signal intCLK, phi 1, and outputs the phi 2, synchronize the internal clock signal intCLK the external clock signal extCLK This is a signal synchronization circuit (FIG. 3), which in the first embodiment is constituted by a PLL circuit.

　330はアドレス信号Ai および内部クロック信号同期回路320からの内部クロック信号intCLKを受け、内部クロック信号intCLKのＬレベルからＨレベルへの変化時にアドレス信号Ai をラッチして内部アドレス信号intAi として出力し、アドレス信号Ai を受ける回路の電流をカットオフする入力バッファ、340aは内部アドレス信号intAi および内部クロック信号同期回路320からの内部クロック信号φ1 を受け、内部クロック信号φ1 がＨレベルになると内部アドレス信号intAi に応じたワード線の電位WLを上昇させ、内部クロック信号φ1 がＬレベルになると内部アドレス信号intAi によらず全てのワード線の電位WLを接地電位GNDにする行デコーダ、340bは内部アドレス信号intAi および内部クロック信号同期回路320からの内部クロック信号φ1 を受け、内部クロック信号φ1 がＨレベルになると内部アドレス信号intAi に応じた列選択線の電位CSLを上昇させ、内部クロック信号φ1 がＬレベルになると内部アドレス信号intAi によらず全ての列選択線の電位CSLを接地電位GNDにする列デコーダである。 330 as an internal clock signal intCLK receiving internal address signals intA i from L level of the internal clock signal intCLK upon change to the H level and latches the address signal A i from the address signals A i and the internal clock signal synchronizing circuit 320 output, an input buffer for cutting off the current of the circuit receiving an address signal a i, 340a receives the internal clock signal phi 1 from the internal address signals intA i and the internal clock signal synchronizing circuit 320, the internal clock signal phi 1 is H increases the potential WL of word lines in response to the internal address signal intA i level, the ground potential GND potential WL of all the word lines regardless of the internal address signal intA i when the internal clock signal phi 1 becomes L level row decoder which, 340b receives the internal clock signal phi 1 from the internal address signals intA i and the internal clock signal synchronizing circuit 320, the internal clock signal phi 1 Becomes H level increases the potential CSL column select line corresponding to the internal address signal intA i, ground potential CSL all column select lines regardless of the internal address signal intA i when the internal clock signal phi 1 becomes L level This is a column decoder for setting the potential to GND.

　350はメモリセルアレイで、複数行および複数列に配置され、それぞれが１ビットのデータを記憶する複数のメモリセル351と、複数行に配置されそれぞれが対応した行に配置された複数のメモリセルに接続される複数のワード線352と、複数列に配置されそれぞれが対応した列に配置された複数のメモリセルに接続され、ビット線353aおよび353bを有する複数のビット線対353と、各ビット線対353に接続され、内部クロック信号同期回路320から出力される内部クロック信号φ1 を受け、内部クロック信号φ1 がＬレベルになるとビット線対の電位BL,/BLを内部電源電位intVCCにイコライズするビット線イコライズ回路354を有している。 A memory cell array 350 includes a plurality of memory cells 351 arranged in a plurality of rows and a plurality of columns, each storing 1-bit data, and a plurality of memory cells arranged in a plurality of rows and each arranged in a corresponding row. A plurality of word lines 352 to be connected, a plurality of bit line pairs 353 having bit lines 353a and 353b connected to a plurality of memory cells arranged in a plurality of columns and each arranged in a corresponding column, and each bit line is connected to the pair 353 receives the internal clock signal phi 1 that is output from the internal clock signal synchronizing circuit 320, the internal clock signal phi 1 becomes L level when the bit line pair potential BL, / BL to the internal power supply potential intV CC A bit line equalizing circuit 354 for equalizing is provided.

　そして、メモリセル351は内部電源電位ノード300cと記憶ノード351aとの間に接続され、ポリシリコンで形成された高負荷抵抗またはゲートが記憶ノード351bに接続されるｐチャネル負荷トランジスタからなる負荷素子351cと、内部電源電位ノード300cと記憶ノード351bとの間に接続され、ポリシリコンで形成された高負荷抵抗またはゲートが記憶ノード351aに接続されるｐチャネル負荷トランジスタからなる負荷素子351dと、記憶ノード351aと接地電位ノード300bとの間に接続され、ゲートが記憶ノード351bに接続されるｎチャネルドライバトランジスタ351eと、記憶ノード351bと接地電位ノード300bとの間に接続され、ゲートが記憶ノード351aに接続されるｎチャネルドライバトランジスタ351fと、ビット線353aと記憶ノード351aとの間に接続され、ゲートがワード線352に接続されるｎチャネルアクセストランジスタ351gと、ビット線353bと記憶ノード351bとの間に接続され、ゲートがワード線352に接続されるｎチャネルアクセストランジスタ351hとを有する。 The memory cell 351 is connected between the internal power supply potential node 300c and the storage node 351a, and has a high load resistance formed of polysilicon or a load element 351c formed of a p-channel load transistor whose gate is connected to the storage node 351b. And a load element 351d connected between the internal power supply potential node 300c and the storage node 351b, the load element 351d including a p-channel load transistor having a high load resistance or gate formed of polysilicon connected to the storage node 351a. An n-channel driver transistor 351e connected between the storage node 351b and the storage node 351b; and a gate connected to the storage node 351a and connected between the storage node 351b and the ground potential node 300b. The n-channel driver transistor 351f is connected between the bit line 353a and the storage node 351a. Has a n-channel access transistor 351g is connected to line 352, connected between the bit line 353b and the storage node 351b, and an n-channel access transistor 351h having a gate connected to a word line 352.

　さらに、ビット線イコライズ回路354は内部電源電位ノード300cとビット線353aとの間に接続され、ゲートに内部クロック信号φ1 を受け、この内部クロック信号φ1 がＬレベルになると導通状態となるプリチャージトランジスタ354aと、内部電源電位ノード300cとビット線353bとの間に接続され、ゲートに内部クロック信号φ1 を受け、この内部クロック信号φ1 がＬレベルになると導通状態となるプリチャージトランジスタ354bと、ビット線353aとビット線353bとの間に接続され、ゲートに内部クロック信号φ1 を受け、この内部クロック信号φ1 がＬレベルになると導通状態となるイコライズトランジスタ354cとを有している。 Further, the bit line equalizing circuit 354 is connected between the internal power supply potential node 300c and bit lines 353a, receives the internal clock signal phi 1 to the gate, and a conductive state the internal clock signal phi 1 becomes L level pre a charge transistor 354a, is connected between the internal power supply potential node 300c and bit line 353b, receives the internal clock signal phi 1 to the gate, the pre-charge transistor in a conducting state and the internal clock signal phi 1 becomes L level 354b When, is connected between the bit line 353a and bit line 353b, it receives the internal clock signal phi 1 to the gate, the internal clock signal phi 1 has a equalize transistor 354c serving as a conductive state becomes L level .

　360はライトイネーブル信号/WEやアウトプットイネーブル信号/OEなどの制御信号CTRLを受け、読み出し／書き込み制御信号R/Wを出力する制御回路、370は入出力回路で、Ｉ／Ｏ線371aおよび371bからなるＩ／Ｏ線対371と、各ビット線対353とＩ／Ｏ線対371との間に接続され、列デコーダ340bからの列選択信号CSLを受け、Ｈレベルにされた列選択信号CSLに応じたビット線対353とＩ／Ｏ線対371とを接続するＩ／Ｏゲート回路372と、Ｉ／Ｏ線対371に接続され、内部クロック信号同期回路320から出力される内部クロック信号φ2 および制御回路360からの読み出し／書き込み制御信号R/Wを受け、読み出し／書き込み制御信号R/Wが読み出しを示し、かつ内部クロック信号φ2 がＬレベルになると活性化してＩ／Ｏ線対371に生じた電位差を増幅したデータRDj を出力し、それ以外は非活性化されているセンスアンプ373と、データWDj および制御回路360からの読み出し／書き込み制御信号R/Wを受け、読み出し／書き込み制御信号R/Wが書き込みを示すとデータWDj に応じた電位差をＩ／Ｏ線対371に与える書き込み回路374とを有する。 A control circuit 360 receives a control signal CTRL such as a write enable signal / WE and an output enable signal / OE and outputs a read / write control signal R / W. A reference numeral 370 denotes an input / output circuit, and I / O lines 371a and 371b. Line pair 371, which is connected between each bit line pair 353 and the I / O line pair 371, receives the column selection signal CSL from the column decoder 340b, and sets the column selection signal CSL at H level. An I / O gate circuit 372 for connecting the bit line pair 353 and the I / O line pair 371 according to the internal clock signal φ output from the internal clock signal synchronization circuit 320 connected to the I / O line pair 371 receiving a read / write control signal R / W from the 2 and control circuit 360, the read / write control signal R / W indicates a read, and the internal clock signal phi 2 is activated when the L level I / O line pairs the potential difference generated 371 outputs the amplified data RD j, it Except the sense amplifier 373 is inactive, receiving the read / write control signal R / W from the data WD j and control circuit 360, a data WD j a read / write control signal R / W indicates a write And a write circuit 374 for providing a corresponding potential difference to the I / O line pair 371.

　そして、Ｉ／Ｏゲート回路372はビット線353aとＩ／Ｏ線371aとの間に接続され、ゲートに列デコーダ340bからの列選択信号CSLを受けるトランジスタ372aと、ビット線353bとＩ／Ｏ線371bとの間に接続され、ゲートに列デコーダ340bからの列選択信号CSLを受けるトランジスタ372bとを有している。 The I / O gate circuit 372 is connected between the bit line 353a and the I / O line 371a, and receives at its gate a transistor 372a receiving a column selection signal CSL from the column decoder 340b, a bit line 353b and an I / O line. A transistor 372b connected between the column decoder 371b and a column selection signal CSL from the column decoder 340b.

　380はセンスアンプ373からのデータRDj に応じたデータDj を読み出しデータとして出力したり、書き込みデータとして与えられたデータDj に応じたデータWDj を書き込み回路374に与える入出力バッファで、制御回路360からの読み出し／書き込み信号R/W、内部クロック信号同期回路320から出力される内部クロック信号φ2 を受け、読み出し／書き込み信号R/Wが読み出しを示すとき、内部クロック信号φ2 がＬレベルであるとセンスアンプ373からのデータRDj に応じたデータDj を読み出しデータとして出力し、ＨレベルであるとデータRDj をラッチしてデータDj を保持する。。また、読み出し／書き込み信号R/Wが書き込みを示すとき、データDj を書き込みデータとして取り込み、このデータDj に応じたデータWDj を出力する。 380 input and output buffers to provide the data RD to output as the read data data D j corresponding to j, circuit 374 writes data WD j corresponding to the data D j given as the write data from the sense amplifier 373, read / write signal R / W from the control circuit 360 receives the internal clock signal phi 2 is output from the internal clock signal synchronizing circuit 320, when the read / write signal R / W indicates a read, the internal clock signal phi 2 If it is L level and outputs the data read out data D j corresponding to data RD j from the sense amplifier 373, to hold the data D j latches data RD j If it is H level. . Further, when the read / write signal R / W indicates a write, capture the data write data D j, and outputs the data WD j corresponding to the data D j.

　図２は内部電源電位発生回路310aを示す回路図である。図２において311は電流供給ノード312から電流を受け、内部電源電位intVccを定電圧の基準電位Vref にするように動作する定電圧回路で、外部電源電位extVCCおよび接地電位GNDを受け、この外部電源電位extVCCの変動によらない基準電位(3V)を出力する基準電位発生回路313と、基準電位発生回路313からの基準電位Vref および比較電位となる内部電源電位intVccを受け、内部電源電位intVccが基準電位Vref よりも低いとＬレベル、内部電源電位intVccが基準電位Vref よりも高いとＨレベルとなるドライバ制御信号DRVを出力する差動増幅回路314と、電流供給ノード312と内部電源電位ノード300cとの間に接続され、ゲートがドライバ制御信号DRVが出力される差動増幅回路314の出力ノード314aに接続されるｐチャネルドライバトランジスタ315とを有している。 FIG. 2 is a circuit diagram showing the internal power supply potential generation circuit 310a. 311 receives a current from the current supply node 312 in FIG. 2, a constant voltage circuit that operates to the internal power supply potential intVcc to the reference potential V ref of the constant voltage, receives an external power supply potential EXTV CC and the ground potential GND, and the receiving a reference potential generating circuit 313 for outputting a reference potential which does not depend on fluctuations of the external power supply potential extV CC (3V), the internal power supply potential intVcc as a reference potential V ref and the comparison potential from the reference potential generating circuit 313, an internal power supply A differential amplifier circuit 314 that outputs a driver control signal DRV that goes low when the potential intVcc is lower than the reference potential Vref , and goes high when the internal power supply potential intVcc is higher than the reference potential Vref ; It has a p-channel driver transistor 315 connected between the internal power supply potential node 300c and a gate connected to an output node 314a of a differential amplifier circuit 314 to which a driver control signal DRV is output.

　基準電位発生回路313は外部電源電位ノード300aと基準電位Vref が出力される基準電位ノード313aとの間に外部電源電位extVccの変動によらない一定電流を流す定電流回路313bと、基準電位ノード313aと接地電位ノード300bとの間に接続される抵抗素子313cとを有しており、定電流回路313bは外部電源電位ノード300aとノード313baとの間に接続され、ゲートがノード313bbとの間に接続されるｐチャネルＭＯＳトランジスタ313bcと、ノード313baと接地電位ノード300bとの間に接続され、ゲートがノード313bdに接続されるｎチャネルＭＯＳトランジスタ313beと、外部電源電位ノード300aとノード313bbとの間に接続される抵抗素子313bfと、ノード313bbとノード313bdとの間に接続され、ゲートがノード313baに接続されるｐチャネルＭＯＳトランジスタ313bgと、ノード313bdと接地電位ノード300bとの間に接続され、ゲートがノード313bdに接続されるｎチャネルＭＯＳトランジスタ313bhと、外部電源電位ノード300aと基準電位ノード313aとの間に接続され、ゲートがノード313bbに接続されるｐチャネルＭＯＳトランジスタ313biとを有している。 The reference potential generation circuit 313 includes a constant current circuit 313b that flows a constant current between the external power supply potential node 300a and the reference potential node 313a to which the reference potential Vref is output, regardless of the fluctuation of the external power supply potential extVcc; A constant current circuit 313b is connected between the external power supply potential node 300a and the node 313ba, and a gate is connected between the node 313bb and the node 313bb. A n-channel MOS transistor 313be connected between a node 313ba and a ground potential node 300b, and a gate connected to a node 313bd; and an external power supply potential node 300a and a node 313bb. A resistance element 313bf connected between them, a p-channel MOS transistor 313bg connected between nodes 313bb and 313bd and a gate connected to node 313ba, and a node 313bd connected to ground. An n-channel MOS transistor 313bh connected between the node 300b and a node 313bd; a p-channel MOS transistor 313bh connected between the external power supply potential node 300a and the reference potential node 313a, and a gate connected to the node 313bb. A channel MOS transistor 313bi.

　差動増幅回路314は外部電源電位ノード300aとドライバ制御信号DRVを出力する出力ノード314aとの間に接続され、ゲートがノード314bに接続されるｐチャネルＭＯＳトランジスタ314cと、ノード314aとノード314dとの間に接続されゲートに基準電位Vref を受けるｎチャネルＭＯＳトランジスタ314eと、外部電源電位ノード300aとノード314bとの間に接続され、ゲートがノード314bに接続されるｐチャネルＭＯＳトランジスタ314fと、ノード314bとノード314dとの間に接続されゲートに内部電源電位intVccを受けるｎチャネルＭＯＳトランジスタ314gと、ノード314dと接地電位ノード300bとの間に接続され、ゲートが外部電源電位ノード300aに接続されるｎチャネルＭＯＳトランジスタ314hとを有している。 Differential amplifier circuit 314 is connected between external power supply potential node 300a and output node 314a outputting driver control signal DRV, and has a p-channel MOS transistor 314c having a gate connected to node 314b, nodes 314a and 314d. and n-channel MOS transistors 314e which receives the reference potential V ref to the connected gate between, is connected between the external power supply potential node 300a and node 314b, and p-channel MOS transistor 314f having a gate connected to the node 314b, An n-channel MOS transistor 314g connected between the nodes 314b and 314d and receiving the internal power supply potential intVcc at the gate, connected between the node 314d and the ground potential node 300b, and a gate connected to the external power supply potential node 300a And an n-channel MOS transistor 314h.

　316は内部電源電位intVccの所定電位である基準電位Vref からのずれに応じて、内部電源電位intVccの基準電位Vref に対するアンダーシュートおよびオーバーシュートが最小値になるように電流供給ノード312に電流を供給する電流供給回路で、外部電源電位ノード300aと電流供給ノード312との間に接続されるｐチャネル電流制御トランジスタ316aと、基準電位発生回路313からの基準電位Vref および内部電源電位intVccを受け、内部電源電位intVccの基準電位Vref に対するアンダーシュートが大きくなると電流制御トランジスタ316aのゲートを放電し、オーバーシュートが大きくなると電流制御トランジスタ316aのゲートを充電する電流制御回路316bとを有する。 316 in accordance with the deviation from the reference potential V ref is a predetermined potential of the internal power supply potential intVcc, current to the current supply node 312 as undershoot and overshoot with respect to the reference potential V ref of the internal power supply potential intVcc becomes minimum A current supply circuit that supplies a current between the external power supply potential node 300a and the current supply node 312, a p-channel current control transistor 316a, a reference potential V ref from the reference potential generation circuit 313, and an internal power supply potential intVcc. And a current control circuit 316b that discharges the gate of the current control transistor 316a when the undershoot of the internal power supply potential intVcc with respect to the reference potential Vref increases, and charges the gate of the current control transistor 316a when the overshoot increases.

　電流制御回路316bは内部電源電位intVccおよび基準電位Vref を受け、内部電源電位intVccが基準電位Vref よりも高いとＬレベル、低いとＨレベルの信号を出力し、定電圧回路311における差動増幅回路314と同じ構成の差動増幅回路316baおよび316bbを有する比較回路316bcと、外部電源電位ノード300aと電流制御トランジスタ316aのゲートに接続されるノード316bdとの間に接続され、ゲートが差動増幅回路316baの出力に接続されるｐチャネルＭＯＳトランジスタ316beおよびノード316bdと接地電位ノード300bとの間に接続されるｎチャネルＭＯＳトランジスタ316bfを有するチャージポンプ回路316bgと、ノード316bdと接地電位ノード300bとの間に接続されるキャパシタ316bhを有するループフィルタ316biとを有する。 The current control circuit 316b receives the internal power supply potential intVcc and the reference potential Vref , outputs an L level signal when the internal power supply potential intVcc is higher than the reference potential Vref , and outputs an H level signal when the internal power supply potential intVcc is lower than the reference potential Vref. A comparison circuit 316bc having a differential amplifier circuit 316ba and 316bb having the same configuration as the amplifier circuit 314 is connected between the external power supply potential node 300a and a node 316bd connected to the gate of the current control transistor 316a. A charge pump circuit 316bg having a p-channel MOS transistor 316be connected to the output of the amplifier circuit 316ba and an n-channel MOS transistor 316bf connected between the node 316bd and the ground potential node 300b; a node 316bd and a ground potential node 300b And a loop filter 316bi having a capacitor 316bh connected therebetween.

　次に図２に示された内部電源電位発生回路の動作について説明しておく。外部電源電位extVccが5V±2V程度であれば基準電位発生回路313から出力される基準電位Vref は外部電源電位extVccの変動によらず3Vとなる。差動増幅回路314はこの基準電位Vref と内部電源電位intVccを受け、内部電源電位ノード300cに接続されているデコーダ340aおよび340bやメモリセル351などの内部回路が動作して電流を消費することで内部電源電位intVccが基準電位Vref よりも低下（アンダーシュート）すると、出力ノード314aから出力されるドライバ制御信号DRVを低下させドライバトランジスタ315を導通状態にする。このドライバトランジスタ315が導通することによって電流供給ノード312から内部電源電位ノード300cに電流が流れ、内部電源電位intVccが上昇する。そして、内部電源電位ノード300cに電流が流れ込むことによって内部電源電位intVccが基準電位Vref を越えてこの基準電位Vref よりも高くなると（オーバーシュート）、差動増幅回路314はドライバ制御信号DRVを上昇させドライバトランジスタを非導通状態にする。すると、内部電源電位intVccはデコーダ340aおよび340bやメモリセル351などの内部回路により消費されて低下していく。従って、電流供給ノード312に供給される電流が小さければ基準電位Vref よりも低下した内部電源電位intVccがなかなか上昇せずアンダーシュートが大きくなり、電流供給ノード312に供給電流が小さければ内部電源電位intVccに流れ込む電流が大きくなりオーバーシュートが大きくなる。 Next, the operation of the internal power supply potential generating circuit shown in FIG. 2 will be described. If the external power supply potential extVcc is about 5V ± 2V, the reference potential Vref output from the reference potential generation circuit 313 will be 3V regardless of the fluctuation of the external power supply potential extVcc. The differential amplifier circuit 314 receives the reference potential Vref and the internal power supply potential intVcc, and the internal circuits such as the decoders 340a and 340b and the memory cell 351 connected to the internal power supply potential node 300c operate and consume current. When the internal power supply potential intVcc becomes lower than the reference potential Vref (undershoot), the driver control signal DRV output from the output node 314a is lowered to make the driver transistor 315 conductive. When driver transistor 315 conducts, current flows from current supply node 312 to internal power supply potential node 300c, and internal power supply potential intVcc increases. When higher than the reference potential V ref internal power supply potential intVcc is beyond the reference potential V ref by the current flows into the internal power supply potential node 300c (overshoot), the differential amplifier circuit 314 to driver control signal DRV And the driver transistor is turned off. Then, the internal power supply potential intVcc is consumed by internal circuits such as the decoders 340a and 340b and the memory cell 351 and decreases. Therefore, if the current supplied to the current supply node 312 is small, the internal power supply potential intVcc lower than the reference potential Vref does not easily rise and the undershoot increases. If the current supplied to the current supply node 312 is small, the internal power supply potential The current flowing into intVcc increases and overshoot increases.

　図３は電流供給回路316のアンダーシュートが大きくなった時の動作を示すタイミング図で、まず、内部電源電位intVccのアンダーシュートが図３の（ａ）のｔ1 からｔ2 の期間に示すように大きくなると、比較回路316bcにおける差動増幅回路316baおよび316bbからの出力電位Va が図３の（ｂ）に示すように長期間Ｈレベルとなり、チャージポンプ回路316bgにおけるｐチャネルＭＯＳトランジスタ316beが非導通状態、ｎチャネルＭＯＳトランジスタ316bfが導通状態となる期間が長くなり、電流制御トランジスタ316aのゲート電位Vg が図３の（ｃ）に示すように大きく低下し、これによって電流制御トランジスタ316aを介して電流供給ノード312に供給される電流Is が図３の（ｄ）に示すように大きくなり、内部電源電位intVccのアンダーシュートが図３の（ａ）の時刻ｔ3 からｔ4 の期間に示すように抑制される。なお、時刻ｔ2 以降は差動増幅回路316baおよび差動増幅回路316bbの出力VaのＬレベルおよびＨレベルになる期間が図３の（ｂ）に示すように同程度に短くなるので、電流制御トランジスタ316aのゲート電位Vg および供給電流Is はそれぞれ図３の（ｃ）および（ｄ）に示すようにほとんど変化しなくなる。 Figure 3 is a timing diagram illustrating the operation when the undershoot of the current supply circuit 316 is increased, first, an undershoot of the internal power supply potential intVcc is as shown in the period from t 1 to t 2 in FIG. 3 (a) larger when the comparator circuit output voltage V a from the differential amplifier circuit 316ba and 316bb become a long period of time H level as shown in (b) of FIG. 3 in 316Bc, p-channel MOS transistor 316be in the charge pump circuit 316bg non conductive, n-channel MOS transistor 316bf period becomes longer as the conduction state, the gate potential V g of the current control transistor 316a decreases as greater shown in FIG. 3 (c), thereby via the current control transistor 316a current I s is supplied to the current supply node 312 Te increases as shown in (d) of FIG. 3, the undershoot of the internal power supply potential intVcc is shown in FIG. 3 (a) It is suppressed as shown in a period of t 4 from time t 3. Since the time t 2 after the L level and duration of the H level of the output Va of the differential amplifier circuit 316ba and a differential amplifier circuit 316bb shortened to the same extent as shown in (b) of FIG. 3, the current control as shown in the transistor gate potential V g and a supply current I s of 316a is, respectively, in FIG 3 (c) and (d) hardly changes.

　図４は電流供給回路316のオーバーシュートが大きくなった時の動作を示すタイミング図で、まず、内部電源電位intVccのオーバーシュートが図４の（ａ）のｔ1 からｔ2 の期間に示すように大きくなると、比較回路316bcにおける差動増幅回路316baおよび316bbからの出力電位Va が図４の（ｂ）に示すように長期間Ｌレベルとなり、チャージポンプ回路316bgにおけるｐチャネルＭＯＳトランジスタ316beが導通状態、ｎチャネルＭＯＳトランジスタ316bfが非導通状態となる期間が長くなり、電流制御トランジスタ316aのゲート電位Vg が図４の（ｃ）に示すように大きく上昇し、これによって電流制御トランジスタ316aを介して電流供給ノード312に供給される電流Is が図４の（ｄ）に示すように大きくなり、内部電源電位intVccのオーバーシュートが図４の（ａ）の時刻ｔ3 からｔ4 の期間に示すように抑制される。なお、時刻ｔ2 以降は差動増幅回路316baおよび差動増幅回路316bbの出力VaのＬレベルおよびＨレベルになる期間が図４の（ｂ）に示すように同程度に短くなるので、電流制御トランジスタ316aのゲート電位Vg および供給電流Is はそれぞれ図４の（ｃ）および（ｄ）に示すようにほとんど変化しなくなる。 Figure 4 is a timing diagram illustrating the operation when the overshoot of the current supply circuit 316 is increased, firstly, overshoot of the internal power supply potential intVcc is as shown in the period from t 1 to t 2 in FIG. 4 (a) larger when the output potential V a from the differential amplifier circuit 316ba and 316bb of the comparator circuit 316bc becomes a long period of time L level as shown in (b) of FIG. 4, p-channel MOS transistor 316be conduction in the charge pump circuit 316bg state, n-channel MOS transistor 316bf becomes longer period as a non-conductive state, the gate potential V g of the current control transistor 316a is greatly increased as shown in (c) of FIG. 4, thereby via the current control transistor 316a current I s is supplied to the current supply node 312 Te increases as shown in FIG. 4 (d), an overshoot of the internal power supply potential intVcc is shown in FIG. 4 (a) It is suppressed as shown in a period of t 4 from time t 3. Since the time t 2 after the L level and duration of the H level of the output Va of the differential amplifier circuit 316ba and a differential amplifier circuit 316bb shortened to the same extent as shown in (b) of FIG. 4, the current control as shown in the transistor gate potential V g and a supply current I s of 316a is, respectively, in FIG 4 (c) and (d) hardly changes.

　図５は内部クロック信号同期回路320を示す回路図である。図５において321は外部クロック信号extCLKが与えられる外部クロック信号入力ノード321aおよび内部クロック信号入力ノード321bを有し、内部クロック信号intCLKと外部クロック信号extCLKとの周波数および位相のずれに応じた比較信号/UPおよびDOWNを出力する位相比較回路で、比較信号/UPを内部クロック信号intCLKの周波数が外部クロック信号extCLKの周波数よりも大きいときまたは内部クロック信号intCLKの位相が外部クロック信号extCLKの位相よりも早いときＨレベルに、内部クロック信号intCLKの周波数が外部クロック信号extCLKの周波数よりも小さいときまたは内部クロック信号intCLKの位相が外部クロック信号extCLKの位相よりも遅いときＬレベルにし、比較信号DOWNを内部クロック信号intCLKの周波数が外部クロック信号extCLKの周波数よりも大きいときまたは内部クロック信号intCLKの位相が外部クロック信号extCLKの位相よりも早いときＨレベルに、内部クロック信号intCLKの周波数が外部クロック信号extCLKの周波数よりも小さいときまたは内部クロック信号intCLKの位相が外部クロック信号extCLKの位相よりも遅いときＬレベルにする。 FIG. 5 is a circuit diagram showing the internal clock signal synchronization circuit 320. In FIG. 5, reference numeral 321 denotes an external clock signal input node 321a to which an external clock signal extCLK is applied and an internal clock signal input node 321b, and a comparison signal corresponding to a frequency and phase shift between the internal clock signal intCLK and the external clock signal extCLK. A phase comparison circuit that outputs / UP and DOWN.When the frequency of the internal clock signal intCLK is greater than the frequency of the external clock signal extCLK or the phase of the internal clock signal intCLK is greater than the phase of the external clock signal extCLK, When the frequency of the internal clock signal intCLK is lower than the frequency of the external clock signal extCLK, or when the phase of the internal clock signal intCLK is later than the phase of the external clock signal extCLK, the level is set to the H level when the signal is early. When the frequency of the clock signal intCLK is higher than the frequency of the external clock signal extCLK, or H level when the phase of the internal clock signal intCLK is earlier than the phase of the external clock signal extCLK. When the frequency of the internal clock signal intCLK is smaller than the frequency of the external clock signal extCLK or when the phase of the internal clock signal intCLK is the external clock signal extCLK. When the phase is later than the phase, the L level is set.

　322は位相比較回路321からの比較信号/UPおよびDOWNを受け、比較信号/UPがＬレベルで比較信号DOWNがＬレベルのときは充放電ノード322aに電荷を供給し、比較信号/UPがＨレベルで比較信号DOWNがＨレベルのときは充放電ノード322aから電荷を引き抜くチャージポンプ回路で、内部電源電位ノード300cとノード322bとの間に定電流を流し、内部電源電位発生回路310aの基準電位発生回路313における定電流回路313bと同じ構成の定電流回路322cと、ノード322bと充放電ノード322aとの間に接続され、ゲートに位相比較回路321からの比較信号/UPを受けるｐチャネルＭＯＳトランジスタ322dと、充放電ノード322aとノード322eとの間に接続され、ゲートに位相比較回路321からの比較信号DOWNを受けるｎチャネルＭＯＳトランジスタ322fと、ノード322eと接地電位300bとの間に定電流を流し、定電流回路322cと同じ構成の定電流回路322gとを有している。 322 receives the comparison signals / UP and DOWN from the phase comparison circuit 321, and supplies a charge to the charge / discharge node 322 a when the comparison signal / UP is at the L level and the comparison signal DOWN is at the L level; When the comparison signal DOWN is at the H level, the charge pump circuit extracts the charge from the charge / discharge node 322a. A constant current flows between the internal power supply potential node 300c and the node 322b, and the reference potential of the internal power supply potential generation circuit 310a. A constant current circuit 322c having the same configuration as the constant current circuit 313b in the generation circuit 313, and a p-channel MOS transistor connected between the node 322b and the charge / discharge node 322a and having a gate receiving the comparison signal / UP from the phase comparison circuit 321 322d, an n-channel MOS transistor 322f connected between charge / discharge node 322a and node 322e and having a gate receiving comparison signal DOWN from phase comparison circuit 321; and a constant voltage between node 322e and ground potential 300b. And a constant current circuit 322g having the same configuration as the constant current circuit 322c.

　323は充放電ノード322aの電位が上昇すると低下するｐチャネル電流制御信号Vp および電流制御信号充放電ノード322aの電位が上昇すると上昇するｎチャネル電流制御信号Vn を出力する電流制御回路で、充放電ノード322aに接続されるノード323aとノード323bとの間に接続され、充放電ノード322aの電位を受けてこの電位に応じた電位をノード323bに出力するループフィルタ323cと、ノード323bに接続され、ループフィルタ323cを介して充放電ノード322aに接続される第１の入力ノード323da、第２の入力ノード323dbおよび増幅出力ノード323dcを有し、第２の入力ノード323dbの電位と第１の入力ノード323daの電位差を増幅したｐチャネル電流制御信号Vp を増幅出力ノード323dcに出力するオペアンプ323dと、ｐチャネル電流制御信号Vp を受けてこのｐチャネル電流制御信号Vp に応じたフィードバック電位Vf をオペアンプ323dの第２の入力ノード323dbに与え、オペアンプ323dとでｐチャネル電流制御信号Vp を制御するｐチャネル電流制御回路323eと、ｐチャネル電流制御信号Vp を受けてこのｐチャネル電流制御信号Vp に応じたｎチャネル電流制御信号Vn を出力するｎチャネル電流制御回路323fとを有している。 323 is a current control circuit for outputting a n-channel current control signal V n which increases the potential of the p-channel current control signal V p and the current control signal charging and discharging node 322a to decrease the potential of the charging and discharging node 322a rises is increased, A loop filter 323c connected between a node 323a and a node 323b connected to the charge / discharge node 322a and receiving the potential of the charge / discharge node 322a and outputting a potential corresponding to this potential to a node 323b; And a first input node 323da, a second input node 323db, and an amplified output node 323dc connected to the charge / discharge node 322a via the loop filter 323c, and the potential of the second input node 323db and the first an operational amplifier 323d for outputting a p-channel current control signal V p obtained by amplifying the potential difference between the input node 323da to the amplified output node 323Dc, the p-channel current control signal receiving p-channel current control signal V p Provide feedback potential V f corresponding to V p to the second input node 323db of the operational amplifier 323 d, and a p-channel current control circuit 323e for controlling the p-channel current control signal V p by the operational amplifier 323 d, the p-channel current control signal V in response to p and an n-channel current control circuit 323f to output the n-channel current control signal V n corresponding to the p-channel current control signal V p.

　ループフィルタ323cはノード323aとノード323bとの間に接続された抵抗素子323caと、ノード323bとノード323cbとの間に接続された抵抗素子323ccと、ノード323cbと接地電位ノード300bとの間に接続されるキャパシタ323cdとを有している。また、オペアンプ323dは内部電源電位発生回路310aにおける差動増幅回路314と同じ構成となっている。また、ｐチャネル電流制御回路323eはクロック用内部電源電位ノード300dとフィードバック電位Vf が出力され、オペアンプ323dの第２の入力ノード323dbに接続されるノード323eaとの間に接続され、ゲートがオペアンプ323dの増幅出力ノード323dcに接続されるｐチャネルＭＯＳトランジスタ323ebと、ノード323eaに接続されるノード323ecと接地電位ノード300bとの間に接続される抵抗素子323edと、ノード323eaと接地電位ノード300bとの間に接続されるキャパシタ323eeとを有している。さらに、ｎチャネル電流制御回路323fはクロック用内部電源電位ノード300dとｎチャネル電流制御信号Vn が出力されるノード323faとの間に接続され、ゲートがオペアンプ323dにおける増幅出力ノード323dcに接続されるｐチャネルＭＯＳトランジスタ323fbと、ノード323faと接地電位ノード300bとの間に接続され、ゲートがノード323faに接続されるｎチャネルＭＯＳトランジスタ323fcとを有している。 The loop filter 323c has a resistor 323ca connected between the nodes 323a and 323b, a resistor 323cc connected between the nodes 323b and 323cb, and a resistor 323cc connected between the node 323cb and the ground potential node 300b. And a capacitor 323cd. The operational amplifier 323d has the same configuration as the differential amplifier circuit 314 in the internal power supply potential generation circuit 310a. Further, p-channel current control circuit 323e is an internal power supply potential node 300d and feedback voltage V f clock is output, is connected between node 323ea which is connected to the second input node 323db of the operational amplifier 323 d, the gate is an operational amplifier A p-channel MOS transistor 323eb connected to the amplified output node 323dc of 323d, a resistor 323ed connected between the node 323ec connected to the node 323ea and the ground potential node 300b, a node 323ea and the ground potential node 300b. And a capacitor 323ee connected between them. Further, n-channel current control circuit 323f is connected between the node 323fa internal power supply potential node 300d and n-channel current control signal V n clock is output, and a gate connected to the amplified output node 323dc in the operational amplifier 323d It has a p-channel MOS transistor 323fb and an n-channel MOS transistor 323fc connected between node 323fa and ground potential node 300b and having a gate connected to node 323fa.

　324はクロック用内部電源電位ノード300dからの内部電源電位intVccにより駆動され、ｐチャネル電流制御信号Vp およびｎチャネル電流制御信号Vn を受け、このｐチャネル電流制御信号Vp およびｎチャネル電流制御信号Vn により駆動電流が制御され、駆動電流が大きいと周波数が大きくなり、駆動電流が小さいと周波数が小さくなる内部クロック信号intCLKを位相比較回路321における内部クロック信号入力ノード321bに接続される内部クロック信号出力ノード325に出力する内部クロック信号発生回路で、ｐチャネル電流制御信号Vp およびｎチャネル電流制御信号Vn により駆動電流が制御される3段のインバータ324aからなるリングオシレータにより構成されている。 324 is driven by the internal power supply potential intVcc from the clock for the internal power supply potential node 300d, receives the p-channel current control signal V p and n-channel current control signal V n, the p-channel current control signal V p and n-channel current control inside the drive current controlled by the signal V n, the driving current is large and the frequency is increased, is connected to the driving current is small the internal clock signal intCLK the frequency is reduced to the internal clock signal input node 321b of the phase comparator circuit 321 an internal clock signal generating circuit for outputting a clock signal output node 325, is composed of a ring oscillator composed of p-channel current control signal V p and n-channel current control signal V n by three stages of inverters 324a which drive current is controlled I have.

　そして、インバータ324aはクロック用内部電源電位ノード300dとノード324aaとの間に接続され、ゲートがオペアンプ323dにおける増幅出力ノード323dcに接続されるｐチャネル電流制御トランジスタ324abと、ノード324aaとノード324acとの間に接続され、ゲートがノード324adに接続されるｐチャネルＭＯＳトランジスタ324aeと、ノード324acとノード324afとの間に接続され、ゲートがノード324adに接続されるｎチャネルＭＯＳトランジスタ324agと、ノード324afとノード300bとの間に接続され、ゲートがｎチャネル電流制御回路323fにおけるノード323faに接続されるｎチャネル電流制御トランジスタ324ahとを有している。 The inverter 324a is connected between the clock internal power supply potential node 300d and the node 324aa, and the p-channel current control transistor 324ab whose gate is connected to the amplification output node 323dc in the operational amplifier 323d, and the node 324aa and the node 324ac. A p-channel MOS transistor 324ae having a gate connected to the node 324ad, an n-channel MOS transistor 324ag having a gate connected to the node 324ad, and an n-channel MOS transistor 324ag having a gate connected to the node 324ad. An n-channel current control transistor 324ah connected between the node 300b and a node 323fa of the n-channel current control circuit 323f.

　次に図５に示された内部クロック信号同期回路320の動作について説明しておく。まず、内部クロック信号intCLKの周波数が外部クロック信号extCLKの周波数よりも大きいときまたは内部クロック信号intCLKの位相が外部クロック信号extCLKの位相よりも早いときは、位相比較回路321が比較信号/UPおよびDOWNをＨレベルにする。するとこの信号を受けるチャージポンプ回路322におけるｐチャネルＭＯＳトランジスタ322dが非導通状態、ｎチャネルＭＯＳトランジスタ322fが導通状態となり、充放電ノード322aから電荷が引き抜かれ、これによってループフィルタ323cを介してノード323bの電位が低下し、オペアンプ323dにおける第１の入力ノード323daの入力電位Vinが低下する。すると、オペアンプ323dはフィードバック電位Vf が入力電位Vinに等しくなるようにｐチャネル電流制御信号Vp を上昇させる。また、ｐチャネル電流制御信号VP を受けるｎチャネル電流制御回路323fにおけるｐチャネルＭＯＳトランジスタ323fbに流れる電流は小さくなり、ノード323faから出力されるｎチャネル電流制御信号Vn が低下していき、ｎチャネルＭＯＳトランジスタ323fcに流れる電流がｐチャネルＭＯＳトランジスタ323fbを流れる電流に等しくなるレベルでｎチャネル電流制御信号Vn が落ち着く。 Next, the operation of internal clock signal synchronization circuit 320 shown in FIG. 5 will be described. First, when the frequency of the internal clock signal intCLK is higher than the frequency of the external clock signal extCLK or when the phase of the internal clock signal intCLK is earlier than the phase of the external clock signal extCLK, the phase comparison circuit 321 outputs the comparison signals / UP and DOWN. To the H level. Then, p-channel MOS transistor 322d in charge pump circuit 322 receiving this signal is turned off, n-channel MOS transistor 322f is turned on, and charge is extracted from charge / discharge node 322a, whereby node 323b is passed through loop filter 323c. and the potential of reduction, the input potential V in the first input node 323da in the operational amplifier 323d is lowered. Then, the operational amplifier 323d increases the p-channel current control signal V p as a feedback voltage V f satisfies becomes equal to the input voltage V in. Further, the current flowing through the p-channel MOS transistor 323fb in the n-channel current control circuit 323f which receives the p-channel current control signal V P becomes smaller, the n-channel current control signal V n which is output from the node 323fa is gradually lowered, n the current flowing through the channel MOS transistor 323fc n-channel current control signal V n settles at equal level to the current through the p-channel MOS transistor 323Fb.

　さらに、ｐチャネル電流制御信号VP が上昇してｎチャネル電流制御信号Vn が低下したのを受けて、内部クロック信号発生回路324の各インバータ324aにおけるｐチャネル電流制御トランジスタ324abおよびｎチャネル電流制御トランジスタ324ahに流れる電流が小さくなり、これによりインバータ324aの遅延時間が大きくなる。その結果、内部クロック信号発生回路324から出力される内部クロックintCLKの周波数が小さくなり、また、周波数が小さくなることによって次の周期のクロックが遅れて発生されて位相の進みが戻される。 Further, in response to the p-channel current control signal V P rises and n-channel current control signal V n decreases, the p-channel current control transistor 324ab and n channel current control in each inverter 324a of the internal clock signal generating circuit 324 The current flowing through the transistor 324ah decreases, which increases the delay time of the inverter 324a. As a result, the frequency of the internal clock intCLK output from the internal clock signal generation circuit 324 decreases, and the frequency decreases, whereby a clock of the next cycle is generated with a delay and the advance of the phase is returned.

　次に、内部クロックintCLK周波数が外部クロックextCLKの周波数よりも小さいときまたは内部クロックintCLKの位相が外部クロックextCLKの位相よりも遅いときは位相比較回路321が比較信号/UPおよびDOWNをＬレベルにする。するとこの信号を受けるチャージポンプ回路322におけるｐチャネルＭＯＳトランジスタ322dが導通状態、ｎチャネルＭＯＳトランジスタ322fが導通状態となり、充放電ノード322aに電荷が充電され、これによってループフィルタ323cを介してノード323bの電位が上昇し、オペアンプ323dにおける第１の入力ノード323daの入力電位Vinが上昇する。すると、オペアンプ323dはフィードバック電位Vf が入力電位Vinに等しくなるようにｐチャネル電流制御信号Vp を低下させる。また、ｐチャネル電流制御信号VP を受けるｎチャネル電流制御回路323fにおけるｐチャネルＭＯＳトランジスタ323fbに流れる電流は大きくなり、ノード323faから出力されるｎチャネル電流制御信号Vn が上昇していき、ｎチャネルＭＯＳトランジスタ323fcに流れる電流がｐチャネルＭＯＳトランジスタ323fbを流れる電流に等しくなるレベルでｎチャネル電流制御信号Vn が落ち着く。 Next, when the internal clock intCLK frequency is smaller than the frequency of the external clock extCLK or when the phase of the internal clock intCLK is later than the phase of the external clock extCLK, the phase comparison circuit 321 sets the comparison signals / UP and DOWN to L level. . Then, p-channel MOS transistor 322d and n-channel MOS transistor 322f in charge pump circuit 322 receiving this signal are rendered conductive, and charge is charged to charge / discharge node 322a, thereby charging node 323b through loop filter 323c. potential rises, the input potential V in the first input node 323da in the operational amplifier 323d increases. Then, the operational amplifier 323d reduces the p-channel current control signal V p as a feedback voltage V f satisfies becomes equal to the input voltage V in. Further, the current flowing through the p-channel MOS transistor 323fb in the n-channel current control circuit 323f which receives the p-channel current control signal V P is increased, n-channel current control signal V n which is output from the node 323fa is gradually increased, n the current flowing through the channel MOS transistor 323fc n-channel current control signal V n settles at equal level to the current through the p-channel MOS transistor 323Fb.

　さらに、ｐチャネル電流制御信号VP が低下してｎチャネル電流制御信号Vn が上昇したのを受けて、内部クロック信号発生回路324の各インバータ324aにおけるｐチャネル電流制御トランジスタ324abおよびｎチャネル電流制御トランジスタ324ahに流れる電流が大きくなり、これによりインバータ324aの遅延時間が小さくなる。その結果、内部クロック信号発生回路324から出力される内部クロックintCLKの周波数が大きくなり、また、周波数が大きくなることによって次の周期のクロックが早めに発生されて位相の遅れが取り戻される。 Further, in response to the reduced the p-channel current control signal V P is the n-channel current control signal V n rises, p-channel current control transistor 324ab and n channel current control in each inverter 324a of the internal clock signal generating circuit 324 The current flowing through the transistor 324ah increases, whereby the delay time of the inverter 324a decreases. As a result, the frequency of the internal clock intCLK output from the internal clock signal generation circuit 324 increases, and the higher the frequency, the earlier the clock of the next cycle is generated and the phase lag is recovered.

　ここで、ｐチャネル電流制御トランジスタ324abおよびｎチャネル電流制御トランジスタ324ahに流れる電流は、ｎチャネル電流制御回路323fにより等しくなっており、また、ｐチャネル電流制御トランジスタ324abに流れる電流はｐチャネル電流制御トランジスタ323eにおけるｐチャネルＭＯＳトランジスタ323ebとゲートに受ける電位Vp が等しいため、このｐチャネルＭＯＳトランジスタ323ebに流れる電流に等しい。このｐチャネルＭＯＳトランジスタ323ebに流れる電流は抵抗値Rの抵抗素子323edに流れる電流Iに等しく、この抵抗素子323edの両端にかかる電圧はノード323eaのフィードバック電位Vf がオペアンプ323dにおける第１の入力ノード323daに与えられる入力電位Vinに等しくされるのでVinとなるため、I=Vin/Rとなり、この電流の入力電位Vinの変化に対する変化量は1/Rに比例するため、抵抗値Rを十分大きくすれば入力電位Vinが大きく変化しても電流Iの変化量はわずかで、内部クロック信号intCLKの制御が容易になるとともに、外部クロック信号extCLKにロックされた後のジッタが小さくなる。 Here, the currents flowing through the p-channel current control transistor 324ab and the n-channel current control transistor 324ah are equalized by the n-channel current control circuit 323f, and the current flowing through the p-channel current control transistor 324ab is since the potential V p is equal to receive the p-channel MOS transistor 323Eb and gates in 323e, equal to the current flowing through the p-channel MOS transistor 323Eb. Current flowing through the p-channel MOS transistor 323eb is equal to the current I flowing through the resistor 323ed of the resistance value R, the first input node feedback voltage V f of the voltage across the resistance element 323ed node 323ea is in the operational amplifier 323d since the V in because it is equal to the input voltage V in applied to 323da, I = V in / R, and the order proportional amount of change in 1 / R with respect to the change of the input voltage V in of the current, the resistance value variation of the current I also varies greatly input potential V in by securing larger R is small, making it possible to facilitate the control of the internal clock signal intCLK, small jitter after being locked to the external clock signal extCLK Become.

　いま、比較のために、チャージポンプ回路322の出力ノード322aを、直接ループフィルタ323cを介してリングオシレータで構成される内部クロック信号発生回路324のインバータのＰＭＯＳトランジスタに対する電流制御信号Ｖｐとして利用することを考る。この場合、内部クロック発生回路324のインバータのＭＯＳトランジスタのゲート電位によりＭＯＳトランジスタを流れる電流の変化が最も大きいゲート電位依存性を有する領域（線形領域）を利用して、リングオシレータの各インバータのＭＯＳトランジスタの駆動電流を制御する事になる。この構成の場合、チャージポンプ回路322の出力信号の変化に従ってリングオシレータの各インバータの駆動電流が変化するため、外部クロック信号に対して同期を取る際のリングオシレータのインバータの動作電流が、少しのチャージポンプ回路の出力信号の変化で変動することになり、外部クロック信号に対する内部クロック信号のずれ（ジッタ）が大きくなり、安定に内部クロック信号を生成することができなくなり、また、外部クロック信号に対する同期引込み時において内部クロック信号の変化が大きいと、内部クロック信号の位相／周波数調整が容易ではなく、高速で同期引込みをすることができなくなり、また、ジッタも大きくなる。 Now, for comparison, use the output node 322a of the charge pump circuit 322 as a current control signal Vp for the PMOS transistor of the inverter of the internal clock signal generation circuit 324 formed of a ring oscillator via the direct loop filter 323c. Think. In this case, the MOS transistor of each inverter of the ring oscillator utilizes a region (linear region) where the change in the current flowing through the MOS transistor due to the gate potential of the MOS transistor of the inverter of the internal clock generating circuit 324 is the largest (linear region). It controls the drive current of the transistor. In this configuration, since the drive current of each inverter of the ring oscillator changes according to the change of the output signal of the charge pump circuit 322, the operating current of the inverter of the ring oscillator when synchronizing with the external clock signal is slightly reduced. The output signal of the charge pump circuit fluctuates due to the change, the deviation (jitter) of the internal clock signal with respect to the external clock signal increases, and the internal clock signal cannot be generated stably. If the change of the internal clock signal is large at the time of synchronization pull-in, it is not easy to adjust the phase / frequency of the internal clock signal.

　このような問題を解決するために、図５に示されるように、オペアンプ323d、ＭＯＳトランジスタ323eb、および抵抗素子323edを利用してフィードバック制御を行って電流制御信号を生成するものである。以下に説明するように、フィードバック制御および抵抗素子323ed両者が意味を有している。ノード323eaの電位は、抵抗素子323edの抵抗値とトランジスタ323ebが駆動する電流量で決定される。オペアンプ323dの動作によりループフィルタ323cの出力ノード323bとフィードバックノード323eaとがバーチャルショートされるため、このノード323eaのフィードバック電位Vfはループフィルタ323cの出力電位Vinと等しくなる。 To solve such a problem, as shown in FIG. 5, a current control signal is generated by performing feedback control using an operational amplifier 323d, a MOS transistor 323eb, and a resistor 323ed. As described below, both the feedback control and the resistance element 323ed have meaning. The potential of the node 323ea is determined by the resistance of the resistor 323ed and the amount of current driven by the transistor 323eb. The output node 323b of the loop filter 323c and the feedback node 323ea are virtually short-circuited by the operation of the operational amplifier 323d, so that the feedback potential Vf of the node 323ea becomes equal to the output potential Vin of the loop filter 323c.

　フィードバックノード323eaには、抵抗素子323edが接続されており、この抵抗素子323eaの抵抗値をRとすると、抵抗素子323edに流れる電流Iは、I＝Vf／R＝Vin／Rで表される。この抵抗素子323edに供給される電流Iは、ＭＯＳトランジスタ323ebから供給されており、このＭＯＳトランジスタ323ebを流れる電流が、リングオシレータ（内部クロック信号発生回路324）を構成するインバータの動作電流を決定している。抵抗素子323edの抵抗値Rが大きい場合、入力電位Vinの変化に対して電流Iの変化を小さくすることができる。リングオシレータを流れる電流の大きさは、外部クロック信号と内部クロック信号との位相／周波数差に応じて調整され、内部クロック信号が外部クロック信号に完全に同期している場合には、リングオシレータを流れる電流量は、リングオシレータの動作特性で決定される。しかしながら、以下に図６を参照して説明するように、本願図６を参照して説明しておりますように、同期引込みおよび同期確立までにリングオシレータの発振周期を変更する必要があり、この動作時に外部クロック信号と内部クロック信号との差に応じて電流量を調整する必要があり、リングオシレータの動作特性に応じてこの動作時の電流量を一意的に決定することはできません。 抵抗 A resistance element 323ed is connected to the feedback node 323ea. If the resistance value of the resistance element 323ea is R, a current I flowing through the resistance element 323ed is represented by I = Vf / R = Vin / R. The current I supplied to the resistance element 323ed is supplied from the MOS transistor 323eb, and the current flowing through the MOS transistor 323eb determines the operating current of the inverter forming the ring oscillator (internal clock signal generation circuit 324). ing. When the resistance value R of the resistance element 323ed is large, a change in the current I can be reduced with respect to a change in the input potential Vin. The magnitude of the current flowing through the ring oscillator is adjusted according to the phase / frequency difference between the external clock signal and the internal clock signal, and when the internal clock signal is completely synchronized with the external clock signal, the ring oscillator is turned off. The amount of current flowing is determined by the operating characteristics of the ring oscillator. However, as will be described with reference to FIG. 6 below, as described with reference to FIG. 6 of the present application, it is necessary to change the oscillation period of the ring oscillator until synchronization is established and synchronization is established. During operation, the amount of current must be adjusted according to the difference between the external clock signal and the internal clock signal, and the amount of current during this operation cannot be uniquely determined according to the operating characteristics of the ring oscillator.

　このリングオシレータの発振周期を変更する際に、外部クロック信号と内部クロック信号との小さな差に対してリングオシレータの動作電流Ｉが大きく変化した場合、内部クロック信号の位相が大きく変化し、過剰制御となり、内部クロック信号の外部クロック信号に対する同期確立を高速で行うことが出来なくなります。審査官殿が、「電流の変化がわずかであることと制御が容易であることの関係が不明である」と述べられておりますが、この制御の意味は、「内部クロック信号の位相制御を細かいステップで正確に行うことができないこと」を示しており、外部クロック信号の少しの変動に対して内部クロック信号が大きく変化すると内部クロック信号のジッタが大きくなり、安定な内部クロック信号を生成することができなくなる。抵抗素子323edを利用して、入力電位Vinに対するリングオシレータの動作電流Iの変化を小さくすることにより、内部クロック信号の位相／周波数の入力電位に対する依存性を小さくすることができ、細かいステップで内部クロック信号の位相／周波数を制御することができ、ジッタを低減することができる。 When changing the oscillation cycle of the ring oscillator, if the operating current I of the ring oscillator greatly changes with respect to a small difference between the external clock signal and the internal clock signal, the phase of the internal clock signal greatly changes, resulting in excessive control. It becomes impossible to establish synchronization of the internal clock signal with the external clock signal at high speed. The examiner states that "the relationship between the slight change in current and the ease of control is unknown." The meaning of this control is "the phase control of the internal clock signal is It cannot be performed accurately in small steps ", indicating that if the internal clock signal changes significantly due to a small change in the external clock signal, the jitter of the internal clock signal increases and a stable internal clock signal is generated. You can't do that. By using the resistive element 323ed to reduce the change in the operating current I of the ring oscillator with respect to the input potential Vin, the dependence of the phase / frequency of the internal clock signal on the input potential can be reduced. The phase / frequency of the clock signal can be controlled, and the jitter can be reduced.

　また、チャージポンプ回路322の出力信号を受けるループフィルタ323cの出力信号で直接リングオシレータの動作電流を制御する場合、ループフィルタ323cの出力信号（入力電位Vin）がハイレベルとなり、ループフィルタ323cの出力ノード323daの電位が電源電位からみてＰＭＯＳトランジスタのしきい値電圧レベルとなると、ＰＭＯＳトランジスタは、電流をほとんど流さなくなり、リングオシレータは事実上発振動作を停止し、内部クロック信号を生成するクロック同期回路としての機能が損なわれることになる。これに対しまして、図５に示すように、オペアンプ323dとＭＯＳトランジスタ323ebと、抵抗素子323edとを利用することにより、このような状態でも、オペアンプ323dおよびＭＯＳトランジスタ323ebで構成されるフィードバックループにおいて、フィードバック電位Vfが、入力電位Vinに等しくなるように制御が行われ、ＭＯＳトランジスタ323ebを介して電流を供給することができ、ＭＯＳトランジスタのしきい値電圧に左右されることなくリングオシレータに動作電流を供給して、発振動作を行わせることができる。すなわち、フィードバック電位Vfが0Vにならない限り、リングオシレータに電流を供給することができ、ループフィルタの出力電位を直接利用してリングオシレータの動作電流を制御する構成に較べて、同期可能周波数範囲を広くすることができるという効果を奏する。 When the operating current of the ring oscillator is directly controlled by the output signal of the loop filter 323c that receives the output signal of the charge pump circuit 322, the output signal (input potential Vin) of the loop filter 323c becomes high level, and the output of the loop filter 323c becomes high. When the potential of the node 323da reaches the threshold voltage level of the PMOS transistor as viewed from the power supply potential, the PMOS transistor hardly conducts current, and the ring oscillator effectively stops oscillating and generates an internal clock signal. Function will be impaired. On the other hand, as shown in FIG. 5, by using the operational amplifier 323d, the MOS transistor 323eb, and the resistance element 323ed, even in such a state, in the feedback loop including the operational amplifier 323d and the MOS transistor 323eb, Control is performed so that the feedback potential Vf becomes equal to the input potential Vin, a current can be supplied via the MOS transistor 323eb, and the operating current is supplied to the ring oscillator regardless of the threshold voltage of the MOS transistor. To perform an oscillating operation. That is, as long as the feedback potential Vf does not become 0 V, a current can be supplied to the ring oscillator, and the synchronizable frequency range is reduced as compared with a configuration in which the operation current of the ring oscillator is controlled by directly using the output potential of the loop filter. This has the effect of being able to be wider.

　図６は内部クロック信号同期回路320の動作を示すタイミング図で、まず、図６の（ａ）および（ｂ）に示すように時刻ｔ1 の寸前では外部クロック信号extCLKおよび内部クロック信号intCLKが共にＬレベルで同じレベルとなっているので位相比較回路321は比較信号/UPを図６の（ｃ）に示すようにＨレベル、比較信号DOWNを図６の（ｄ）に示すようにＬレベルにしており、チャージポンプ回路322は充放電ノード322aを充放電しない。そして、図６の（ａ）および（ｂ）に示すように外部クロック信号extCLKがＨレベルに立ち上がる時刻ｔ2 よりも早く内部クロック信号intCLKが時刻ｔ1 で立ち上がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が進んでいることを位相比較回路321が検知して比較信号/UPは図６の（ｃ）に示すようにＨレベルのまま比較信号DOWNを図６の（ｄ）に示すようにＨレベルに立ち上げる。すると、チャージポンプ回路322におけるｎチャネルＭＯＳトランジスタ322fが導通状態となり、充放電ノード322aから電荷が引き抜かれ、これを受けて電流制御回路323はｐチャネル電流制御信号Vp を図６の（ｅ）に示すように上昇させ、これにより内部クロック信号の周波数が小さくなる。 Figure 6 is a timing diagram illustrating the operation of the internal clock signal synchronizing circuit 320, first, both the external clock signal extCLK and the internal clock signal intCLK the verge of time t 1 as shown in (a) and (b) of FIG. 6 Since the L level is the same level, the phase comparison circuit 321 sets the comparison signal / UP to the H level as shown in FIG. 6C and the comparison signal DOWN to the L level as shown in FIG. 6D. The charge pump circuit 322 does not charge / discharge the charge / discharge node 322a. When the fast internal clock signal intCLK than the time t 2 when the external clock signal extCLK as shown in (a) and (b) of FIG. 6 rises to H level rises at time t 1, the internal clock signal intCLK external clock The phase comparison circuit 321 detects that the phase is ahead of the signal extCLK, and the comparison signal / UP remains at H level as shown in FIG. 6C, and the comparison signal DOWN is shown in FIG. 6D. To the H level as shown in FIG. Then, n-channel MOS transistor 322f in the charge pump circuit 322 becomes conductive, withdrawn the charges from the charge and discharge node 322a, which receives a current control circuit 323 is a p-channel current control signal V p to shown in FIG. 6 (e) , Thereby decreasing the frequency of the internal clock signal.

　そして、外部クロック信号extCLKが図６の（ａ）に示すように時刻ｔ2 で立ち上がると、外部クロック信号extCLKと内部クロック信号intCLKが共にＨレベルとなるので位相比較回路321は比較信号/UPを図６の（ｃ）に示すようにＨレベル、比較信号DOWNを図６の（ｄ）に示すようにＬレベルにし、チャージポンプ回路322は充放電ノード322aの充放電を行わなくなる。そして、外部クロック信号extCLKが図６の（ａ）に示すように時刻ｔ3 で立ち下がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が遅れていることを位相比較回路321が検知して比較信号/UPは図６の（ｃ）に示すようにＬレベルにされ、比較信号DOWNは図６の（ｄ）に示すようにＬレベルのままとなる。すると、チャージポンプ回路322におけるｐチャネルＭＯＳトランジスタ322bが導通状態となり、充放電ノード322aに電荷が充電され、これを受けて電流制御回路323はｐチャネル電流制御信号Vp を図６の（ｅ）に示すように低下させ、これにより内部クロック信号intCLKの周波数が大きくなり、この内部クロック信号intCLKは図６の（ｂ）に示すように時刻ｔ4 で立ち下がる。すると、外部クロック信号extCLKおよび内部クロック信号intCLKは共にＬレベルとなるので、位相比較回路321は比較信号/UPを図６の（ｃ）に示すようにＨレベル、比較信号DOWNを図６の（ｄ）に示すようにＬレベルにし、チャージポンプ回路322は充放電ノード322aの充放電を行わなくなる。 When the external clock signal extCLK rises at time t 2 as shown in (a) of FIG. 6, the phase comparator circuit 321 compares the signal / UP Since the external clock signal extCLK and the internal clock signal intCLK becomes H level As shown in FIG. 6 (c), the comparison signal DOWN is set to the L level as shown in FIG. 6 (d), and the charge pump circuit 322 stops charging / discharging the charge / discharge node 322a. When the external clock signal extCLK falls at time t 3 as shown in (a) of FIG. 6, it detects the phase comparator circuit 321 with the internal clock signal intCLK phase is delayed than the external clock signal extCLK Thus, the comparison signal / UP is set to the L level as shown in FIG. 6C, and the comparison signal DOWN remains at the L level as shown in FIG. 6D. Then, p-channel MOS transistor 322b in the charge pump circuit 322 becomes conductive, charged charge to charge and discharge node 322a, which receives a current control circuit 323 is a p-channel current control signal V p to shown in FIG. 6 (e) reduced as shown in, thereby increases the frequency of the internal clock signal intCLK, the internal clock signal intCLK falls at time t 4 as shown in (b) of FIG. 6. Then, since both the external clock signal extCLK and the internal clock signal intCLK become L level, the phase comparison circuit 321 changes the comparison signal / UP to H level as shown in FIG. As shown in d), the charge pump circuit 322 stops charging / discharging the charge / discharge node 322a.

　そして、外部クロック信号extCLKが図６の（ａ）に示すように時刻ｔ5 で立ち上がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が遅れていることを位相比較回路321が検知して比較信号/UPは図６の（ｃ）に示すようにＬレベルにされ、比較信号DOWNは図６の（ｄ）に示すようにＬレベルのままとなる。すると、再びチャージポンプ回路322により充放電ノード322aに電荷が充電され、これを受けて電流制御回路323はｐチャネル電流制御信号Vp を図６の（ｅ）に示すように低下させ、これにより内部クロック信号intCLKの周波数がさらに大きくなり、この内部クロック信号intCLKは図６の（ｂ）に示すように時刻ｔ6 で立ち上がる。すると、外部クロック信号extCLKおよび内部クロック信号intCLKは共にＨレベルとなるので、位相比較回路321は比較信号/UPを図６の（ｃ）に示すようにＨレベル、比較信号DOWNを図６の（ｄ）に示すようにＬレベルにし、チャージポンプ回路322は充放電ノード322aの充放電を行わなくなる。 When the external clock signal extCLK rises at time t 5 as shown in FIG. 6 (a), that the internal clock signal intCLK phase is delayed than the external clock signal extCLK detects the phase comparator circuit 321 The comparison signal / UP is set to the L level as shown in FIG. 6C, and the comparison signal DOWN remains at the L level as shown in FIG. 6D. Then, the charge pump circuit 322 charges the charge / discharge node 322a again. In response to this, the current control circuit 323 lowers the p-channel current control signal Vp as shown in FIG. frequency of the internal clock signal intCLK is further increased, the internal clock signal intCLK rises at time t 6, as shown in FIG. 6 (b). Then, since both the external clock signal extCLK and the internal clock signal intCLK are at H level, the phase comparison circuit 321 changes the comparison signal / UP to H level as shown in FIG. As shown in d), the charge pump circuit 322 stops charging and discharging the charge / discharge node 322a.

　そして、外部クロック信号extCLKが図６の（ａ）に示すように時刻ｔ7 で立ち下がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が遅れていることを位相比較回路321が検知して比較信号/UPは図６の（ｃ）に示すようにＬレベルにされ、比較信号DOWNは図６の（ｄ）に示すようにＬレベルのままとなる。すると、再びチャージポンプ回路322により充放電ノード322aに電荷が充電され、これを受けて電流制御回路323はｐチャネル電流制御信号Vp を図６の（ｅ）に示すように低下させ、これにより内部クロック信号intCLKの周波数がさらに大きくなり、この内部クロック信号intCLKは図６の（ｂ）に示すように時刻ｔ8 で立ち上がる。すると、外部クロック信号extCLKおよび内部クロック信号intCLKは共にＬレベルとなるので、位相比較回路321は比較信号/UPを図６の（ｃ）に示すようにＨレベル、比較信号DOWNを図６の（ｄ）に示すようにＬレベルにし、チャージポンプ回路322は充放電ノード322aの充放電を行わなくなる。 When the external clock signal extCLK falls at time t 7 as shown in (a) of FIG. 6, it detects the phase comparator circuit 321 with the internal clock signal intCLK phase is delayed than the external clock signal extCLK Thus, the comparison signal / UP is set to the L level as shown in FIG. 6C, and the comparison signal DOWN remains at the L level as shown in FIG. 6D. Then, the charge pump circuit 322 charges the charge / discharge node 322a again. In response to this, the current control circuit 323 lowers the p-channel current control signal Vp as shown in FIG. frequency of the internal clock signal intCLK is further increased, the internal clock signal intCLK rises at time t 8 as shown in FIG. 6 (b). Then, since both the external clock signal extCLK and the internal clock signal intCLK become L level, the phase comparison circuit 321 changes the comparison signal / UP to H level as shown in FIG. As shown in d), the charge pump circuit 322 stops charging / discharging the charge / discharge node 322a.

　そして、図６の（ａ）および（ｂ）に示すように外部クロック信号extCLKがＬレベルに立ち下がる時刻ｔ12よりも早く内部クロック信号intCLKが時刻ｔ11で立ち下がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が進んでいることを位相比較回路321が検知して比較信号/UPは図６の（ｃ）に示すようにＨレベルのまま比較信号DOWNを図６の（ｄ）に示すようにＨレベルに立ち上げる。すると、チャージポンプ回路322により充放電ノード322aから電荷が引き抜かれ、これを受けて電流制御回路323はｐチャネル電流制御信号Vp を図６の（ｅ）に示すように上昇させ、これにより内部クロック信号の周波数が小さくなる。そして、外部クロック信号extCLKが図６の（ａ）に示すように時刻ｔ12で立ち下がると、外部クロック信号extCLKと内部クロック信号intCLKが共にＬレベルとなるので位相比較回路321は比較信号/UPを図６の（ｃ）に示すようにＨレベル、比較信号DOWNを図６の（ｄ）に示すようにＬレベルにし、チャージポンプ回路322は充放電ノード322aの充放電を行わなくなる。 When the (a) and an external clock as shown in (b) signal extCLK is fast internal clock signal intCLK than the time t 12 falls to L level in FIG. 6 falls at time t 11, the internal clock signal intCLK The phase comparison circuit 321 detects that the phase is advanced from the external clock signal extCLK, and the comparison signal / UP changes the comparison signal DOWN to the H level as shown in FIG. As shown in FIG. Then, charge is extracted from the charge / discharge node 322a by the charge pump circuit 322. In response to this, the current control circuit 323 raises the p-channel current control signal Vp as shown in FIG. The frequency of the clock signal decreases. Then, the external clock when the signal extCLK falls at time t 12 as shown in (a) of FIG. 6, the external clock signal extCLK and the internal clock signal intCLK are both L level phase comparison circuit 321 compares the signal / UP Is set to the H level as shown in FIG. 6C and the comparison signal DOWN is set to the L level as shown in FIG. 6D, and the charge pump circuit 322 stops charging / discharging the charge / discharge node 322a.

　そして、図６の（ａ）および（ｂ）に示すように外部クロック信号extCLKがＨレベルに立ち上がる時刻ｔ14よりも早く内部クロック信号intCLKが時刻ｔ13で立ち上がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が進んでいることを位相比較回路321が検知して比較信号/UPは図６の（ｃ）に示すようにＨレベルのまま比較信号DOWNを図６の（ｄ）に示すようにＨレベルに立ち上げる。すると、チャージポンプ回路322により充放電ノード322aから電荷が引き抜かれ、これを受けて電流制御回路323はｐチャネル電流制御信号Vp を図６の（ｅ）に示すように上昇させ、これにより内部クロック信号の周波数が小さくなる。そして、外部クロック信号extCLKが図６の（ａ）に示すように時刻ｔ12で立ち下がると、外部クロック信号extCLKと内部クロック信号intCLKが共にＬレベルとなるので位相比較回路321は比較信号/UPを図６の（ｃ）に示すようにＨレベル、比較信号DOWNを図６の（ｄ）に示すようにＬレベルにし、チャージポンプ回路322は充放電ノード322aの充放電を行わなくなる。 When the (a) and fast internal clock signal intCLK than the time t 14 to the external clock signal extCLK rises to H level as shown in (b) of FIG. 6 rises at time t 13, the internal clock signal intCLK external clock The phase comparison circuit 321 detects that the phase is ahead of the signal extCLK, and the comparison signal / UP remains at H level as shown in FIG. 6C, and the comparison signal DOWN is shown in FIG. 6D. To the H level as shown in FIG. Then, charge is extracted from the charge / discharge node 322a by the charge pump circuit 322. In response to this, the current control circuit 323 raises the p-channel current control signal Vp as shown in FIG. The frequency of the clock signal decreases. Then, the external clock when the signal extCLK falls at time t 12 as shown in (a) of FIG. 6, the external clock signal extCLK and the internal clock signal intCLK are both L level phase comparison circuit 321 compares the signal / UP Is set to the H level as shown in FIG. 6C and the comparison signal DOWN is set to the L level as shown in FIG. 6D, and the charge pump circuit 322 stops charging / discharging the charge / discharge node 322a.

　そして、図６の（ａ）および（ｂ）に示すように外部クロック信号extCLKがＬレベルに立ち下がる時刻ｔ16よりも早く内部クロック信号intCLKが時刻ｔ15で立ち下がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が進んでいることを位相比較回路321が検知して比較信号/UPは図６の（ｃ）に示すようにＨレベルのまま比較信号DOWNを図６の（ｄ）に示すようにＨレベルに立ち上げる。すると、チャージポンプ回路322により充放電ノード322aから電荷が引き抜かれ、これを受けて電流制御回路323はｐチャネル電流制御信号Vp を図６の（ｅ）に示すように上昇させ、これにより内部クロック信号の周波数が小さくなる。そして、外部クロック信号extCLKが図６の（ａ）に示すように時刻ｔ16で立ち下がると、外部クロック信号extCLKと内部クロック信号intCLKが共にＬレベルとなるので位相比較回路321は比較信号/UPを図６の（ｃ）に示すようにＨレベル、比較信号DOWNを図６の（ｄ）に示すようにＬレベルにし、チャージポンプ回路322は充放電ノード322aの充放電を行わなくなる。 When the falls in the internal clock signal intCLK the time t 15 earlier than the time t 16 to the external clock signal extCLK falls to L level as shown in (a) and (b) of FIG. 6, the internal clock signal intCLK The phase comparison circuit 321 detects that the phase is advanced from the external clock signal extCLK, and the comparison signal / UP changes the comparison signal DOWN to the H level as shown in FIG. As shown in FIG. Then, charge is extracted from the charge / discharge node 322a by the charge pump circuit 322. In response to this, the current control circuit 323 raises the p-channel current control signal Vp as shown in FIG. The frequency of the clock signal decreases. Then, the external clock when the signal extCLK falls at time t 16 as shown in (a) of FIG. 6, the external clock signal extCLK and the internal clock signal intCLK are both L level phase comparison circuit 321 compares the signal / UP Is set to the H level as shown in FIG. 6C and the comparison signal DOWN is set to the L level as shown in FIG. 6D, and the charge pump circuit 322 stops charging / discharging the charge / discharge node 322a.

　以上のように内部クロック信号intCLKが外部クロック信号extCLKに同期されると（ロックインされると）、図６における時刻ｔ17以降に示されるように比較信号/UPおよびDOWNはほとんど活性化されず、図６の（ｃ）および（ｄ）にそれぞれ示すように外部クロック信号extCLKの立ち上がりおよび立ち下がりでわずかに活性化されるだけで、従ってチャージポンプ回路322による充放電ノード322aの充放電はほとんど行われず、電流制御回路323から出力されるｐチャネル電流制御信号Vp もほとんど変化せずほぼ一定となる。 When the internal clock signal intCLK is synchronized to an external clock signal extCLK Thus (when the lock-in), the comparison signal / UP and DOWN as shown after the time t 17 in FIG. 6 not is hardly activated As shown in FIGS. 6C and 6D, the charge pump circuit 322 only slightly activates the external clock signal extCLK at the rising and falling edges. done without, becomes substantially constant without change little even p-channel current control signal V p which is output from the current control circuit 323.

　次に、SRAM300の読み出し動作について図７に基づき説明する。従ってマイクロプロセッサ200から与えられる制御信号CTRLは読み出しを示している。また、ここでは、内部クロック信号intCLKは既に内部クロック信号同期回路320により外部クロック信号extCLKにロックインされているとする。まず、アドレス信号Ai が図７の（ｄ）に示すようにアドレスadd0にされ、内部クロック信号intCLKが図７の（ａ）に示すように時刻ｔ1 でＬレベルからＨレベルに変化すると、この内部クロック信号intCLKを受けるアドレスバッファ330はアドレス信号Ai をラッチして内部アドレス信号intAi として出力し、アドレス信号Ai を受ける回路の電流をカットオフする。 Next, a read operation of the SRAM 300 will be described with reference to FIG. Therefore, the control signal CTRL given from the microprocessor 200 indicates reading. Here, it is assumed that the internal clock signal intCLK has already been locked into the external clock signal extCLK by the internal clock signal synchronization circuit 320. First, the address signal A i is the address the add 0 as shown in FIG. 7 (d), when the internal clock signal intCLK changes from L level to H level at time t 1 as shown in FIG. 7 (a) the address buffer 330 for receiving the internal clock signal intCLK is output as internal address signal intA i latches the address signal a i, to cut off the current of the circuit receiving the address signal a i.

　次に、図７の（ｃ）に示すように内部クロック信号φ2 が時刻ｔ2 でＬレベルになると、この内部クロック信号φ2 を受ける入出力バッファ380は以前のアクセスで出力されたデータのラッチを解除し、内部クロック信号φ2 を受けるセンスアンプ373は活性化される。そして、図７の（ｂ）に示すように内部クロック信号φ1 が時刻ｔ3 でＨレベルになると、この内部クロック信号φ1 を受けるビット線イコライズ回路354はビット線対353のイコライズ／プリチャージを中断する。また、内部クロック信号φ1 を受ける行デコーダ340aは活性化して内部アドレス信号intAi に応じたワード線の電位WLを図７の（ｅ）に示すように上昇させ、これによりメモリセル351からビット線対353にデータが読み出され、ビット線対353に電位差が生じる。 Next, as shown in FIG. 7C, when the internal clock signal φ 2 goes low at time t 2 , the input / output buffer 380 receiving the internal clock signal φ 2 outputs the data output from the previous access. to release the latch, the sense amplifier 373 for receiving the internal clock signal phi 2 is activated. When the H level at the internal clock signal phi 1 the time t 3 as shown in (b) of FIG. 7, the bit line equalizing circuit 354 which receives the internal clock signal phi 1 is equalize / precharge of the bit line pair 353 Interrupt. The row decoder 340a for receiving the internal clock signal phi 1 increases the potential WL of word lines in response to the internal address signal intA i activated as shown in FIG. 7 (e), thereby the bit from the memory cell 351 Data is read to the line pair 353, and a potential difference occurs in the bit line pair 353.

　また、内部クロック信号φ1 を受ける列デコーダ340bは活性化して内部アドレス信号intAi に応じた列選択信号CSLを図７の（ｆ）に示すように上昇させ、この列選択信号CSLを受けるＩ／Ｏゲート回路372はビット線対353に生じた電位差をＩ／Ｏ線対371に伝達する。すると、センスアンプ373はこのＩ／Ｏ線対371に生じた電位差に応じてＨレベルまたはＬレベルのデータRDj を出力し、入出力バッファ380はこれを受けて図７の（ｇ）に示すようにデータDj をd0にする。また、内部クロック信号φ2 が時刻ｔ4 でＨレベルになると、これを受ける入出力バッファ380はd0を示しているデータDj をラッチし、内部クロック信号φ2 を受けるセンスアンプ373は非活性化される。 The column decoder 340b which receives the internal clock signal phi 1 raises the column selection signal CSL in accordance with the internal address signal intA i activated as shown in (f) of FIG. 7, receives the column selection signal CSL I / O gate circuit 372 transmits the potential difference generated on bit line pair 353 to I / O line pair 371. Then, output data RD j of H level or L-level according to the potential difference sense amplifier 373 caused to the I / O line pair 371 is shown in (g) in FIG. 7 output buffer 380 receives this the data D j to d 0 as. Further, when the internal clock signal phi 2 becomes the H level at time t 4, output buffer 380 which receives this latches the data D j indicate a d 0, the sense amplifier 373 for receiving the internal clock signal phi 2 Non Be activated.

　そして、内部クロック信号φ1 が図７の（ｂ）に示すように時刻ｔ5 でＬレベルになると、この内部クロック信号φ1 を受ける行デコーダ340aおよび列デコーダ340bは共に非活性化され、全てのワード線352の電位WLが図７の（ｅ）に示されるようにＬレベルとされ、全ての列選択信号CSLが図７の（ｆ）に示すようにＬレベルとされる。また、内部クロック信号φ1 を受けるビット線イコライズ回路354はビット線対353を内部電源電位intVccにイコライズ／プリチャージする。そして、図７の（ｄ）に示すようにアドレス信号Ai が次にアクセスするアドレスadd1にされ、内部クロック信号intCLKが図７の（ａ）に示すように時刻ｔ6 で再びＬレベルからＨレベルに変化すると、時刻ｔ1 から時刻ｔ6 の前のシステムサイクルにおける動作と同様に動作し、d1を示すデータDj が図７の（ｇ）に示すように出力される。 When the internal clock signal phi 1 becomes L level at time t 5 as shown in (b) of FIG. 7, a row decoder 340a and the column decoder 340b receives the internal clock signal phi 1 are both deactivated, all The potential WL of the word line 352 is set to the L level as shown in FIG. 7E, and all the column selection signals CSL are set to the L level as shown in FIG. 7F. The bit line equalizing circuit receives an internal clock signal phi 1 354 is equalizing / precharging the bit line pair 353 to the internal power supply potential intVcc. Then, is the address the add 1 to the next access address signal A i, as shown in (d) of FIG. 7, from the internal clock signal intCLK again L level at time t 6, as shown in FIG. 7 (a) If changes to the H level, and operates in the same manner as the operations of the previous system cycle time t 6 from the time t 1, data D j indicating the d 1 is output as shown in (g) in FIG.

　以上のようにこの実施の形態１においては、SRAM300が内部クロック信号同期回路320を備え、この内部クロック信号同期回路320からの内部クロック信号intCLK,φ1,φ2 に応じて、アドレスバッファ330の消費電流をカットオフしたり、行デコーダ340a、列デコーダ340bおよびセンスアンプ373を非活性化しているので１システムサイクル中にずっと動作状態にさせておくよりも消費電力が小さい。 As described above, in the first embodiment, the SRAM 300 includes the internal clock signal synchronizing circuit 320, and in accordance with the internal clock signals intCLK, φ 1 and φ 2 from the internal clock signal synchronizing circuit 320, the SRAM 300 Since the current consumption is cut off and the row decoder 340a, the column decoder 340b, and the sense amplifier 373 are inactivated, the power consumption is smaller than that of keeping the operation state during one system cycle.

　また、内部クロック信号同期回路320が外部電源電位extVCCの変動に比べ変動の少ない内部電源電位intVCCによって駆動されるので、内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になる。また、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。 Further, since the internal clock signal synchronizing circuit 320 is driven by the internal power supply potential intV CC whose fluctuation is smaller than the fluctuation of the external power supply potential extV CC , it is easy to lock the internal clock signal intCLK to the external clock signal extCLK. Further, the jitter of the internal clock signal intCLK after lock-in is reduced.

　また、内部クロック信号同期回路320に内部電源電位intVccを供給するクロック用内部電源電位発生回路310bを他の内部回路に内部電源電位intVccを供給する内部電源電位発生回路310aと分離したので、内部クロック信号同期回路320に供給される内部電源電位intVccは安定し、さらに内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になるとともに、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。 Also, the internal power supply potential generation circuit 310b for supplying the internal power supply potential intVcc to the internal clock signal synchronization circuit 320 is separated from the internal power supply potential generation circuit 310a for supplying the internal power supply potential intVcc to other internal circuits. The internal power supply potential intVcc supplied to the signal synchronization circuit 320 is stabilized, and it is easy to lock the internal clock signal intCLK to the external clock signal extCLK, and the jitter of the internal clock signal intCLK after lock-in is reduced.

　また、内部電源電位発生回路310aおよび310bにおいて、内部電源電位intVccの基準電位Vref に対するアンダーシュートおよびオーバーシュートが小さくなるように電流供給ノード312に電流を供給する電流供給回路316を設けたので、安定した内部電源電位intVCCを得ることができる。 Also, in the internal power supply potential generation circuits 310a and 310b, the current supply circuit 316 that supplies current to the current supply node 312 is provided so that undershoot and overshoot of the internal power supply potential intVcc with respect to the reference potential Vref are reduced, A stable internal power supply potential intV CC can be obtained.

　さらに、内部クロック信号同期回路320において、ループフィルタ323cからの入力電位Vinで直接内部クロック信号発生回路324の駆動電流を制御せずにオペアンプ323dから出力されるｐチャネル電流制御信号Vp で制御し、駆動電流が入力電位Vinに比例して変化するので、わずかな入力電位Vinの変化により内部クロック信号発生回路324の駆動電流が大きく変化するのを抑制でき、内部クロック信号intCLKが外部クロック信号extCLKにロックインした後の内部クロック信号intCLKの外部クロック信号extCLKからのずれ（ジッタ）を小さくできる。
実施の形態２．
　以下にこの発明の実施の形態２であるSRAM(Static Random Access Memory)が使用されたコンピュータについて、図８から図１１に基づいて説明する。この実施の形態２が実施の形態１と異なる点は、SRAM300の内部クロック信号同期回路320における電流制御回路323の構成である。以下、実施の形態１と同じものには同一符号を付けて説明を省略し、異なる点について説明する。 Furthermore, the internal clock signal synchronizing circuit 320, controlled by the p-channel current control signal V p which is output from the operational amplifier 323d without controlling the drive current at the input voltage V in direct internal clock signal generating circuit 324 from the loop filter 323c However, since the drive current changes in proportion to the input potential Vin, it is possible to suppress a large change in the drive current of the internal clock signal generating circuit 324 due to a slight change in the input potential Vin, and the internal clock signal intCLK The deviation (jitter) of the internal clock signal intCLK from the external clock signal extCLK after the lock-in to the clock signal extCLK can be reduced.
Embodiment 2 FIG.
Hereinafter, a computer using an SRAM (Static Random Access Memory) according to a second embodiment of the present invention will be described with reference to FIGS. The second embodiment differs from the first embodiment in the configuration of the current control circuit 323 in the internal clock signal synchronization circuit 320 of the SRAM 300. Hereinafter, the same components as those in the first embodiment will be denoted by the same reference numerals, and the description thereof will be omitted, and different points will be described.

　図８はこの実施の形態２における内部クロック信号同期回路320の回路図を示しており、図８において323gは充放電ノード322aと、ノード323aとの間に接続され外部クロック信号入力ノード321aへの外部クロック信号extCLKの供給が中断されるとそれぞれＨレベルおよびＬレベルとなる保持信号HDおよび/HDを受け、この保持信号HDおよび/HDがそれぞれＨレベルおよびＬレベルになると非導通状態となるトランスファゲートで、充放電ノード322aとノード323aとの間に接続され、ゲートに保持信号HDを受けるｐチャネルＭＯＳトランジスタ323gaおよび充放電ノード322aとノード323aとの間にｐチャネルＭＯＳトランジスタ323gaと並列に接続され、ゲートに保持信号/HDを受けるｎチャネルＭＯＳトランジスタ323gbを有している。従って、オペアンプ323dの第１の入力ノード323daはループフィルタ323cおよびトランスファゲート323gを介して充放電ノード322aに接続されることになる。 FIG. 8 is a circuit diagram of an internal clock signal synchronizing circuit 320 according to the second embodiment. In FIG. 8, 323g is connected between a charge / discharge node 322a and a node 323a, and is connected to an external clock signal input node 321a. When the supply of external clock signal extCLK is interrupted, holding signals HD and / HD at H level and L level, respectively, are received, and when holding signals HD and / HD at H level and L level, respectively, transfer is turned off. A gate is connected between the charge / discharge node 322a and the node 323a, and a p-channel MOS transistor 323ga receiving the holding signal HD at the gate and a p-channel MOS transistor 323ga connected between the charge / discharge node 322a and the node 323a in parallel. The gate has an n-channel MOS transistor 323gb receiving a holding signal / HD at its gate. Therefore, the first input node 323da of the operational amplifier 323d is connected to the charge / discharge node 322a via the loop filter 323c and the transfer gate 323g.

　また、ｐチャネル電流制御回路323eはノード323eaとノード323ecとの間に接続され、外部クロック信号入力ノード321aへの外部クロック信号extCLKの供給が中断されるとそれぞれＨレベルおよびＬレベルとなる保持信号HDおよび/HDを受け、この保持信号HDおよび/HDがそれぞれＨレベルおよびＬレベルになると非導通状態となり、ノード323eaとノード323ecとの間に接続され、ゲートに保持信号HDを受けるｐチャネルＭＯＳトランジスタ323efおよびノード323eaとノード323ecとの間に接続され、ゲートに保持信号/HDを受けるｎチャネルＭＯＳトランジスタ323egを有するトランスファゲート323ehをさらに備えている。 The p-channel current control circuit 323e is connected between the nodes 323ea and 323ec, and holds the H level and the L level when the supply of the external clock signal extCLK to the external clock signal input node 321a is interrupted. HD and / HD, and when these holding signals HD and / HD attain the H level and the L level, respectively, they become non-conductive, are connected between nodes 323ea and 323ec, and have their gates receiving holding signal HD. Further provided is a transistor 323ef and a transfer gate 323eh having an n-channel MOS transistor 323eg connected between the node 323ea and the node 323ec and receiving the hold signal / HD at the gate.

　また、電流制御回路323は外部電源電位extVCCおよび接地電位GNDの投入時に電位が高く、その後電位が低下して低い電位に維持される抵抗値切り換え電位Vr を出力する抵抗値切り換え回路323h（図9、10および11）をさらに備え、ｐチャネル電流制御回路323eにおける抵抗素子がノード323ecと接地電位ノード300bとの間に接続され、ゲートが抵抗値切り換え回路323hからの抵抗値切り換え電位Vr を受けるｎチャネル抵抗用トランジスタ323eiから構成されている。このｎチャネル抵抗用トランジスタ323eiはトランスファゲート323ehを介してオペアンプ323dにおける第２の入力ノード323dbに接続されている。 The current control circuit 323 is an external power supply potential EXTV CC and high potential at the time of turn-on of the ground potential GND, and the resistance switching circuit is then the potential for outputting a resistance value switching potential V r is maintained at a lower potential drops 323 h ( 9, 10 and 11), the resistance element in the p-channel current control circuit 323e is connected between the node 323ec and the ground potential node 300b, and the gate is connected to the resistance switching potential V r from the resistance switching circuit 323h. And an n-channel resistance transistor 323ei. The n-channel resistance transistor 323ei is connected to the second input node 323db of the operational amplifier 323d via the transfer gate 323eh.

　図９は抵抗値切り換え回路323hの具体的回路を示しており、この抵抗値切り換え回路323hは、抵抗値切り換え電位Vr が出力される出力ノード323haに接続される外部端子323hbを有している。そして、この外部端子323hbに、外部電源電位extVccおよび接地電位GNDの投入時は外部電源電位extVcc(5V)が与えられ、その後外部電源電位よりも低い電位(1V)が与えられる。従って、この抵抗値切換信号Vr をゲートに受ける抵抗用トランジスタ323eiの抵抗値は外部電源電位extVccおよび接地電位GNDの投入時がもっとも小さく、その後大きくされる。 Figure 9 shows a specific circuit of the resistance switching circuit 323h, the resistance value switching circuit 323h, the resistance switching potential V r has an external terminal 323hb which is connected to the output node 323ha output . When the external power supply potential extVcc and the ground potential GND are turned on, the external terminal 323hb is supplied with the external power supply potential extVcc (5V), and thereafter is supplied with a potential (1V) lower than the external power supply potential. Accordingly, the resistance value of the resistor transistor 323ei receiving this resistor value switching signal V r to the gate the time of turn-on of the external power supply potential extVcc and the ground potential GND is smallest, is then larger.

　図１０は抵抗値切り換え回路323hの他の具体的回路を示しており、この抵抗値切り換え回路323hは、外部電源電位ノード300aとノード323hcとの間に接続される抵抗323hdと、ノード323hcと出力ノード323haとの間に接続される抵抗323heと、出力ノード323haと接地電位ノード300bとの間に接続される抵抗323hfと、外部電源電位ノード300bとノード323hcとの間に抵抗323hdに並列に接続され、ゲートが外部端子323hgに接続されるｎチャネルＭＯＳトランジスタ323hhと、ノード323hcと出力ノード323haとの間に抵抗323heに並列に接続され、ゲートが外部端子323hiに接続されるｎチャネルＭＯＳトランジスタ323hjとを有している。そして、外部電源電位extVccおよび接地電位GNDの投入時は外部端子323hgおよび323hiに外部電源電位extVccが与えられるため、出力ノード323haから出力される抵抗値切り換え電位Vr はほぼ外部電源電位extVCCとなり、その後、外部端子323hgまたは323hiの一方に外部電源電位extVccが、他方に接地電位GNDが与えられ、出力ノード323haから出力される抵抗値切り換え電位Vr はほぼextVcc/2となり、外部端子323hgおよび323hiに接地電位GNDが与えられ、出力ノード323haから出力される抵抗値切り換え電位Vr はほぼextVcc/3となる。従って、この抵抗値切換信号Vr をゲートに受ける抵抗用トランジスタ323eiの抵抗値は外部電源電位extVccおよび接地電位GNDの投入時がもっとも小さく、その後大きくされる。 FIG. 10 shows another specific circuit of the resistance value switching circuit 323h. The resistance value switching circuit 323h includes a resistor 323hd connected between the external power supply potential node 300a and the node 323hc, a node 323hc and an output. A resistor 323he connected between the node 323ha, a resistor 323hf connected between the output node 323ha and the ground potential node 300b, and a resistor 323hd connected between the external power supply potential node 300b and the node 323hc in parallel. An n-channel MOS transistor 323hh having a gate connected to the external terminal 323hg, and an n-channel MOS transistor 323hj having a gate connected to the external terminal 323hi connected between the node 323hc and the output node 323ha in parallel with a resistor 323he. And Then, the external power supply potential extVcc and for the time of turn-on of the ground potential GND external power supply potential extVcc is applied to the external terminal 323hg and 323Hi, resistance switching potential V r outputted from the output node 323ha almost external power supply potential EXTV CC next , then the external power supply potential extVcc to one of the external terminals 323hg or 323hi is, while the given ground potential GND, and the output node resistor value switching potential V r output from 323ha almost extVcc / 2, and the external terminals 323hg and the ground potential GND is applied to 323Hi, resistance switching potential V r outputted from the output node 323ha is approximately extVcc / 3. Accordingly, the resistance value of the resistor transistor 323ei receiving this resistor value switching signal V r to the gate the time of turn-on of the external power supply potential extVcc and the ground potential GND is smallest, is then larger.

　図１１は抵抗値切り換え回路323hの他の具体的回路を示しており、この抵抗値切り換え回路323hは、位相比較回路321からの比較信号/UPおよびDOWNを受け、内部クロック信号intCLKが外部クロック信号extCLKにロックされておらず、比較信号/UPおよびDOWNがそれぞれ活性のＬレベルおよびＨレベルになる時間が長いと出力ノード323haから出力される抵抗値切り換え電位Vr をほぼextVCCにし、内部クロック信号intCLKが外部クロック信号extCLKにロックされるにつれて、比較信号/UPおよびDOWNがそれぞれ活性のＬレベルおよびＨレベルになる時間がほとんどなくなってくると抵抗値切り換え電位Vr を低下させていき、Vth(約1V)にする抵抗制御回路323hkと、外部電源電位extVccの立ち上がり時に所定期間出力ノード323haから出力される抵抗値切り換え電位Vr をほぼextVCCにするスタートアップ回路323hmとを有する。 FIG. 11 shows another specific circuit of the resistance value switching circuit 323h. The resistance value switching circuit 323h receives the comparison signals / UP and DOWN from the phase comparison circuit 321 and outputs the internal clock signal intCLK to the external clock signal. not locked in extCLK, and almost EXTV CC the resistance switching potential V r the time comparison signal / UP and DOWN becomes L level and H level respectively active is output from the long and the output node 323Ha, internal clock As the signal intCLK is locked to the external clock signal extCLK, when the comparison signals / UP and DOWN have almost no active L level and H level, respectively, the resistance switching potential Vr is reduced, th a resistance control circuit 323hk to (approximately 1V), almost EXTV CC the resistance switching potential V r output from the predetermined time period the output node 323ha at the rising edge of the external power supply potential extVcc And a startup circuit 323hm.

　そして、抵抗制御回路323hkは比較信号/UPおよびDOWNを受け、この２つの比較信号が同じレベルであるとＨレベル、異なるレベルであるとＬレベルの信号を出力するexNOR回路323hnと、外部電源電位ノード300aとノード323hpとの間に接続され、チャージポンプ回路322における定電流回路322cと同じ構成の定電流回路323hqと、ノード323hpと出力ノード323haとの間に接続され、ゲートにexNOR回路323hnからの出力を受けるｐチャネルＭＯＳトランジスタ323hrと、出力ノード323haとノード323hsとの間に接続される抵抗素子323htと、ノード323hsと接地電位ノード300bとの間に接続され、ゲートが接地電位ノード300bに接続され、しきい値電圧の絶対値がVthのｐチャネルＭＯＳトランジスタ323huとを有している。 The resistance control circuit 323hk receives the comparison signals / UP and DOWN. The exNOR circuit 323hn outputs an H level signal when the two comparison signals are at the same level, and outputs an L level signal when the two comparison signals are at different levels. A constant current circuit 323hq having the same configuration as the constant current circuit 322c in the charge pump circuit 322, connected between the node 300a and the node 323hp, and connected between the node 323hp and the output node 323ha. P-channel MOS transistor 323hr for receiving the output of the above, a resistance element 323ht connected between the output node 323ha and the node 323hs, a connection between the node 323hs and the ground potential node 300b, and a gate connected to the ground potential node 300b. And a p-channel MOS transistor 323hu whose threshold voltage has an absolute value of Vth .

　さらに、スタートアップ回路323hmは外部電源電位extVccの立ち上がり時に所定期間Ｌレベルとなり、その後Ｈレベルとなるパワーオンリセット信号/PORを出力するパワーオンリセット信号発生回路323hvと、外部電源電位ノード300aと出力ノード323haとの間に接続され、ゲートがパワーオンリセット信号/PORを受けるｐチャネルスタートアップトランジスタ323hwとを有している。 Further, the start-up circuit 323hm is at a low level for a predetermined period at the time of rising of the external power supply potential extVcc, and thereafter outputs a power-on reset signal / POR which becomes high level. 323ha and a p-channel start-up transistor 323hw whose gate receives the power-on reset signal / POR.

　そして、内部クロック信号intCLKが外部クロック信号extCLKにロックされておらず、比較信号/UPおよびDOWNがそれぞれ活性のＬレベルおよびＨレベルになる時間が長いと、exNOR回路323hnの出力がＬレベルになる時間が長いので出力ノード323haへの充電量が多くなり、この出力ノード323haから出力される抵抗値切り換え電位Vr はほぼextVCCとなる。また、内部クロック信号intCLKが外部クロック信号extCLKにロックされるにつれて、比較信号/UPおよびDOWNがそれぞれ活性のＬレベルおよびＨレベルになる時間がほとんどなくなってくると、exNOR回路323hnの出力がＬレベルになる時間が短いので出力ノード323haへの充電量が少なくなり、出力ノード323haから抵抗素子323htおよびｐチャネルＭＯＳトランジスタ323huを介しての放電量の方が多くなり、抵抗値切り換え電位Vr は低下してｐチャネルＭＯＳトランジスタ323huのしきい値電圧の絶対値Vth(約1V)となる。 If the internal clock signal intCLK is not locked to the external clock signal extCLK and the comparison signals / UP and DOWN are active L level and H level respectively for a long time, the output of the exNOR circuit 323hn becomes L level. time becomes large charge amount for the long the output node 323Ha, resistance switching potential V r output from the output node 323Ha is substantially EXTV CC. Also, as the internal clock signal intCLK is locked to the external clock signal extCLK, the time when the comparison signals / UP and DOWN become almost active L level and H level, respectively, almost disappears, and the output of the exNOR circuit 323hn becomes L level. since time is short the less the amount of charge to the output node 323Ha, the output node towards the discharge amount of through the resistive element 323ht and p-channel MOS transistor 323hu from 323Ha increases, the resistance value switching potential V r is reduced As a result, the absolute value of the threshold voltage of p-channel MOS transistor 323hu becomes V th (about 1 V).

　従って、外部電源電位extVCCおよび接地電位GNDの投入時はスタートアップ回路323hmにより抵抗値切り換え電位Vr はほぼextVccにされ、その後は抵抗制御回路323hkにより抵抗値切り換え電位Vr は低下していくので、この抵抗値切換信号Vr をゲートに受ける抵抗用トランジスタ323eiの抵抗値は外部電源電位extVccおよび接地電位GNDの投入時がもっとも小さく、その後大きくされる。 Therefore, the time of turn-on of the external power supply potential EXTV CC and the ground potential GND resistance switching potential V r by the startup circuit 323hm is substantially extVcc, since then the resistance value switching potential V r by the resistance control circuit 323hk is decreases , the resistance value of the resistor transistor 323ei receiving this resistor value switching signal V r to the gate the time of turn-on of the external power supply potential extVcc and the ground potential GND is smallest, is then larger.

　このように抵抗用トランジスタ323eiの抵抗値を外部電源電位extVccおよび接地電位GNDの投入時に最も小さく、その後大きくされるよう切り換えることで、外部電源電位extVccおよび接地電位GNDの投入時の内部クロック信号intCLKの外部クロック信号extCLKからのずれが大きいときはオペアンプ323dにおける第１の入力ノード323daに入力される入力電位Vinの変動に対し、電流制御信号Vp およびVn が大きく変動するので内部クロック信号intCLKは早く外部クロック信号extCLKに近づき、内部クロック信号intCLKが外部クロック信号extCLKにロックされる頃には入力電位Vinの変動に対する電流制御信号Vp およびVn の変動が小さくなるので、内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になるとともに、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。 As described above, by switching the resistance value of the resistance transistor 323ei so as to be the smallest when the external power supply potential extVcc and the ground potential GND are turned on, and thereafter to increase the resistance value, the internal clock signal intCLK when the external power supply potential extVcc and the ground potential GND are turned on. internal clock signal because of the time deviation from the external clock signal extCLK is large with respect to variations in the input voltage V in is input to the first input node 323da in the operational amplifier 323 d, the current control signal V p and V n varies significantly intCLK early approaches the external clock signal extCLK, the variation of the current control signal V p and V n with respect to variations in the input voltage V in is smaller by the time the internal clock signal intCLK is locked to the external clock signal extCLK, the internal clock It becomes easy to lock the signal intCLK to the external clock signal extCLK, and the lock of the internal clock signal intCLK The size of the data becomes smaller.

　また、外部クロック信号extCLKが外部クロック信号入力ノード321aに与えられなくなると、保持信号HDがＨレベルに、/HDがＬレベルにされる。これを受けるトランスファゲート323gおよび323ehが非導通状態となり、オペアンプ323dに入力される入力電位Vinおよびフィードバック電位Vf がある程度の時間は保持され、これによって電流制御信号Vp およびVn が保持されるので、内部クロック信号intCLKはある程度の時間は外部クロック信号extCLKが与えられなくなった時点での状態を維持する。従って、外部クロック信号extCLKが一時的に外部クロック信号入力ノード321aに供給されなくなっても、再び外部クロック信号extCLKが外部クロック信号入力ノード321aに供給されると、すぐに内部クロック信号intCLKは外部クロック信号extCLKにロックインする。 When the external clock signal extCLK is no longer supplied to the external clock signal input node 321a, the holding signal HD goes high and / HD goes low. Transfer gates 323g and 323eh undergo this becomes nonconductive, time input potential V in and the feedback voltage V f is input to the operational amplifier 323d is to some extent retained, this current control signal V p and V n is held by the Therefore, the internal clock signal intCLK maintains the state at the time when the external clock signal extCLK is not supplied for a certain period of time. Therefore, even if the external clock signal extCLK is temporarily not supplied to the external clock signal input node 321a, when the external clock signal extCLK is supplied again to the external clock signal input node 321a, the internal clock signal intCLK immediately Lock in to signal extCLK.

　以上のようにこの実施の形態２においても実施の形態１と同様に、SRAM300が内部クロック信号同期回路320を備え、この内部クロック信号同期回路320からの内部クロック信号intCLK,φ1,φ2 に応じて、アドレスバッファ330の消費電流をカットオフしたり、行デコーダ340a、列デコーダ340bおよびセンスアンプ373を非活性化しているので１システムサイクル中にずっと動作状態にさせておくよりも消費電力が小さい。 Similarly to the first embodiment also in the second embodiment as described above, SRAM 300 includes an internal clock signal synchronizing circuit 320, an internal clock signal intCLK from the internal clock signal synchronizing circuit 320, phi 1, the phi 2 Accordingly, the current consumption of the address buffer 330 is cut off, and the row decoder 340a, the column decoder 340b, and the sense amplifier 373 are inactivated. small.

　また、内部クロック信号同期回路320が外部電源電位extVCCの変動に比べ変動の少ない内部電源電位intVCCによって駆動されるので、内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になる。また、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。 Further, since the internal clock signal synchronizing circuit 320 is driven by the internal power supply potential intV CC whose fluctuation is smaller than the fluctuation of the external power supply potential extV CC , it is easy to lock the internal clock signal intCLK to the external clock signal extCLK. Further, the jitter of the internal clock signal intCLK after lock-in is reduced.

　また、内部クロック信号同期回路320に内部電源電位intVccを供給するクロック用内部電源電位発生回路310bを他の内部回路に内部電源電位intVccを供給する内部電源電位発生回路310aと分離したので、内部クロック信号同期回路320に供給される内部電源電位intVccは安定し、さらに内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になるとともに、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。 Also, the internal power supply potential generation circuit 310b for supplying the internal power supply potential intVcc to the internal clock signal synchronization circuit 320 is separated from the internal power supply potential generation circuit 310a for supplying the internal power supply potential intVcc to other internal circuits. The internal power supply potential intVcc supplied to the signal synchronization circuit 320 is stabilized, and it is easy to lock the internal clock signal intCLK to the external clock signal extCLK, and the jitter of the internal clock signal intCLK after lock-in is reduced.

　また、内部電源電位発生回路310aおよび310bにおいて、内部電源電位intVccの基準電位Vref に対するアンダーシュートおよびオーバーシュートが小さくなるように電流供給ノード312に電流を供給する電流供給回路316を設けたので、安定した内部電源電位intVCCを得ることができる。 Also, in the internal power supply potential generation circuits 310a and 310b, the current supply circuit 316 that supplies current to the current supply node 312 is provided so that undershoot and overshoot of the internal power supply potential intVcc with respect to the reference potential Vref are reduced, A stable internal power supply potential intV CC can be obtained.

　また、内部クロック信号同期回路320において、ループフィルタ323cからの入力電位Vinで直接内部クロック信号発生回路324の駆動電流を制御せずにオペアンプ323dから出力されるｐチャネル電流制御信号Vp で制御し、わずかな入力電位Vinの変化により内部クロック信号発生回路324の駆動電流が大きく変化するのを抑制できるので、内部クロック信号intCLKが外部クロック信号extCLKにロックインした後の内部クロック信号intCLKの外部クロック信号extCLKからのずれ（ジッタ）を小さくできる。 Further, the internal clock signal synchronizing circuit 320, controlled by the p-channel current control signal V p which is output from the operational amplifier 323d without controlling the drive current at the input voltage V in direct internal clock signal generating circuit 324 from the loop filter 323c However, since the drive current of the internal clock signal generation circuit 324 can be prevented from greatly changing due to a slight change in the input potential Vin, the internal clock signal intCLK is locked into the external clock signal extCLK, and the internal clock signal intCLK is locked. The deviation (jitter) from the external clock signal extCLK can be reduced.

　さらに、これに加えてこの実施の形態２では抵抗用トランジスタ323eiの抵抗値を外部電源電位extVccおよび接地電位GNDの投入時に最も小さく、その後大きくされるよう切り換えることで、外部電源電位extVccおよび接地電位GNDの投入時の内部クロック信号intCLKの外部クロック信号extCLKからのずれが大きいときはオペアンプ323dにおける第１の入力ノード323daに入力される入力電位Vinの変動に対し、電流制御信号Vp およびVn が大きく変動するので内部クロック信号intCLKは早く外部クロック信号extCLKに近づき、内部クロック信号intCLKが外部クロック信号extCLKにロックされる頃には入力電位Vinの変動に対する電流制御信号Vp およびVn の変動が小さくなるので、内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になるとともに、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。 Further, in addition to this, in the second embodiment, the resistance value of the resistance transistor 323ei is switched to be the smallest when the external power supply potential extVcc and the ground potential GND are turned on, and then increased so that the external power supply potential extVcc and the ground potential to variations in the input voltage V in is large deviation from the external clock signal extCLK internal clock signal intCLK upon introduction of GND is input to the first input node 323da in the operational amplifier 323 d, the current control signal V p and V internal clock signal intCLK since n varies greatly approaches early external clock signal extCLK, current control for the variation of the input voltage V in by the time the internal clock signal intCLK is locked to the external clock signal extCLK signal V p and V n This makes it easier to lock the internal clock signal intCLK to the external clock signal extCLK. Jitter of the internal clock signal intCLK after the synchronization is reduced.

　また、トランスファゲート323gおよび323ehを設けて、外部クロック信号extCLKが与えられなくなった時にオペアンプ323dに入力される入力電位Vinおよびフィードバック電位Vf をある程度の時間は保持できるようにしたので、内部クロック信号intCLKはある程度の時間は外部クロック信号extCLKが与えられなくなった時点での状態を維持し、外部クロック信号extCLKが一時的に外部クロック信号入力ノード321aに供給されなくなっても、再び外部クロック信号extCLKが外部クロック信号入力ノード321aに供給されると、すぐに内部クロック信号intCLKは外部クロック信号extCLKにロックインする。
実施の形態３．
　以下にこの発明の実施の形態３であるSRAMが使用されたコンピュータについて、図１２に基づいて説明する。この実施の形態３が実施の形態２と異なる点は、SRAM300の内部クロック信号同期回路320における電流制御回路323の構成で、この実施の形態３の電流制御回路323は、図８に示された実施の形態２における電流制御回路323の構成に加え、さらに図１２に示される電位保持回路323iを有している点である。以下、実施の形態２と同じものには同一符号を付けて説明を省略し、異なる点について説明する。 Further, by providing the transfer gates 323g and 323Eh, since as a certain degree of time input potential V in and the feedback voltage V f is input to the operational amplifier 323d when the external clock signal extCLK is no longer given can hold, the internal clock The signal intCLK maintains the state at the time when the external clock signal extCLK is not supplied for a certain period of time. Is supplied to the external clock signal input node 321a, the internal clock signal intCLK immediately locks in to the external clock signal extCLK.
Embodiment 3 FIG.
Hereinafter, a computer using the SRAM according to the third embodiment of the present invention will be described with reference to FIG. The third embodiment differs from the second embodiment in the configuration of the current control circuit 323 in the internal clock signal synchronization circuit 320 of the SRAM 300. The current control circuit 323 of the third embodiment is shown in FIG. It has a potential holding circuit 323i shown in FIG. 12 in addition to the configuration of current control circuit 323 in the second embodiment. Hereinafter, the same components as those of the second embodiment will be denoted by the same reference numerals, and the description thereof will be omitted, and different points will be described.

　図１２はこの実施の形態３における電流制御回路323の電位保持回路323iの回路図で、この電位保持回路323iは保持信号HDおよびオペアンプ323dにおける第１の入力ノード323daから入力電位Vinを受け、保持信号HDがＬレベルからＨレベルへ変化したときの入力電位Vinをデジタル信号に変換して記憶し、この記憶したデジタル信号をアナログ信号ANとして出力する電位記憶回路323iaと、内部電源電位ノード300cとノード323ibとの間に接続されるｐチャネルＭＯＳトランジスタ323icと、電位記憶回路323iaからのアナログ信号ANとノード323ibの電位を受け、出力がｐチャネルＭＯＳトランジスタ323icのゲートに接続され、オペアンプ323dと同じ構成のオペアンプ323idと、ノード323ibと第１の入力ノード323daとの間に接続され、保持信号HDおよび/HDを受け、この保持信号HDおよび/HDがそれぞれ外部クロック信号extCLKの供給が停止したことを示すＨレベルおよびＬレベルになると導通状態となるトランスファゲート323ieと、ノード323ibとノード323eaとの間に接続され、保持信号HDおよび/HDを受け、この保持信号HDおよび/HDがそれぞれＨレベルおよびＬレベルになると導通状態となるトランスファゲート323ifとを有する。 Figure 12 is a circuit diagram of a potential holding circuit 323i of the current control circuit 323 in the third embodiment, the potential holding circuit 323i receives an input potential V in the first input node 323da in the holding signal HD and the operational amplifier 323 d, the input potential V in when the hold signal HD changes from L level to H level and stores into a digital signal, and the potential storage circuit 323ia for outputting a digital signal this stored as an analog signal aN, the internal power supply potential node P-channel MOS transistor 323ic connected between 300c and node 323ib, analog signal AN from potential storage circuit 323ia and the potential of node 323ib are received, the output is connected to the gate of p-channel MOS transistor 323ic, and operational amplifier 323d Connected between the node 323ib and the first input node 323da, receives the holding signals HD and / HD, and HD and / HD are connected between a transfer gate 323ie, which is turned on when H and L levels become H level and L level indicating that supply of the external clock signal extCLK is stopped, and nodes 323ib and 323ea, respectively. Transfer gate 323if which receives / HD and becomes conductive when holding signals HD and / HD attain H level and L level, respectively.

　電位記憶回路323iaは、内部電源電位ノード300cとノード323igとの間に接続される抵抗値Rの抵抗323ihと、ノード323igとノード323iiとの間に接続される抵抗値Rの抵抗323ijと、ノード323iiとノード323ikとの間に接続される抵抗値Rの抵抗323imと、ノード323ikと接地電位ノード300bとの間に接続される抵抗値Rの抵抗323inと、入力電位Vinおよびノード323igの電位（3intVcc/4)を受け、入力電位Vinがノード323igの電位よりも低いとＨレベル、高いとＬレベルとなる信号IN1を出力する差動増幅回路323ipと、入力電位Vinおよびノード323iiの電位(intVcc/2)を受け、入力電位Vinがノード323iiの電位よりも低いとＨレベル、高いとＬレベルとなる信号IN2を出力する差動増幅回路323iqと、入力電位Vinおよびノード323ikの電位(intVcc/4)を受け、入力電位Vinがノード323ikの電位よりも低いとＨレベル、高いとＬレベルとなる信号IN3を出力する差動増幅回路323irと、保持信号HDおよび信号IN1,IN2,IN3を受け、保持信号HDがＬレベルからＨレベルに変化したときの信号IN1,IN2,IN3を再び保持信号HDがＬレベルからＨレベルに変化するまで記憶して、信号OUT1,OUT2,OUT3として出力するラッチ回路323isとを有する。 The potential storage circuit 323ia includes a resistor 323ih having a resistance R connected between the internal power supply potential node 300c and the node 323ig, a resistor 323ij having a resistance R connected between the node 323ig and the node 323ii, a resistor 323im of the resistance value R connected between the 323ii and node 323Ik, node 323Ik and a resistor 323in the resistance value R connected between the ground potential node 300b, the input potential V in and the node 323ig potential (3intVcc / 4) receiving the input voltage V in is low and H levels than the potential of the node 323Ig, high, and the differential amplifier circuit 323ip which outputs an L level signal which becomes IN1, the input potential V in and the node 323ii potential (intVcc / 2) receiving a differential amplifier circuit 323iq for outputting a signal IN2 as the input potential V in is lower than the potential of the node 323Ii H level, the higher the L level, the input voltage V in and the node 323ik response to the potential (intVcc / 4), when the input potential V in is lower than the potential of node 323ik Level, a differential amplifier circuit 323ir that outputs a signal IN3 that becomes L level when it is high, receives the holding signal HD and the signals IN1, IN2, and IN3, and outputs signals IN1 and IN1 when the holding signal HD changes from L level to H level. And a latch circuit 323is for storing the signals IN2 and IN3 again until the holding signal HD changes from the L level to the H level and outputting the signals as the signals OUT1, OUT2 and OUT3.

　この電位記憶回路323iaはさらに、内部電源電位ノード300cとアナログ信号ANが出力されるノード323itとの間に接続され、この内部電源電位ノード300cとノード323itとの間に一定電流i(=intVcc/4R)を流す定電流回路323iuと、ノード323itと接地電位ノード300bとの間に直列に接続され、それぞれが抵抗値Rを有する抵抗323iv1,323iv2,323iv3,323iv4と、抵抗323iv1の両端に接続され、ゲートがラッチ回路323isからの信号OUT1を受けるｎチャネルＭＯＳトランジスタ323iwと、抵抗323iv2の両端に接続され、ゲートがラッチ回路323isからの信号OUT2を受けるｎチャネルＭＯＳトランジスタ323ixと、抵抗323iv3の両端に接続され、ゲートがラッチ回路323isからの信号OUT3を受けるｎチャネルＭＯＳトランジスタ323iyとを有する。 The potential storage circuit 323ia is further connected between the internal power supply potential node 300c and a node 323it from which the analog signal AN is output, and a constant current i (= intVcc / 4R), a constant current circuit 323iu flowing therethrough, connected in series between the node 323it and the ground potential node 300b, each of which has a resistance value R, and is connected to both ends of a resistor 323iv1, 323iv2, 323iv3, 323iv4, and a resistor 323iv1. An n-channel MOS transistor 323iw having a gate receiving the signal OUT1 from the latch circuit 323is, and an n-channel MOS transistor 323ix having a gate connected to both ends of the resistor 323iv2 and receiving the signal OUT2 from the latch circuit 323is; And an n-channel MOS transistor 323iy having a gate receiving signal OUT3 from latch circuit 323is.

　さらに、トランスファゲート323ieはノード323ibと入力ノード323daとの間に接続され、ゲートに保持信号HDを受けるｎチャネルＭＯＳトランジスタ323ie1と、ノード323ibと入力ノード323daとの間にｎチャネルＭＯＳトランジスタ323ie1と並列に接続され、ゲートに保持信号/HDを受けるｐチャネルＭＯＳトランジスタ323ie2とを有する。トランスファゲート323ifはノード323ibとノード323eaとの間に接続され、ゲートに保持信号HDを受けるｎチャネルＭＯＳトランジスタ323if1と、ノード323ibとノード323eaとの間にｎチャネルＭＯＳトランジスタ323if1と並列に接続され、ゲートに保持信号/HDを受けるｐチャネルＭＯＳトランジスタ323if2とを有する。 Further, transfer gate 323ie is connected between node 323ib and input node 323da, and has an n-channel MOS transistor 323ie1 receiving a hold signal HD at the gate, and an n-channel MOS transistor 323ie1 connected between node 323ib and input node 323da in parallel. And a p-channel MOS transistor 323ie2 having a gate receiving the holding signal / HD. The transfer gate 323if is connected between the node 323ib and the node 323ea, and is connected in parallel with the n-channel MOS transistor 323if1 between the node 323ib and the node 323ea, and between the node 323ib and the node 323ea, And a p-channel MOS transistor 323if2 receiving a holding signal / HD at a gate.

　この電位記憶回路323iaにおいては、ノード323daからの入力電位Vinが接地電位からノード323ikの電位のintVcc/4までの範囲内にあるときは、差動増幅回路323ip,323iq,323irから出力される信号IN1,IN2,IN3はＨレベル、Ｈレベル、Ｈレベルとなり、入力電位Vinがノード323ikの電位のintVcc/4からノード323iiの電位のintVcc/2までの範囲内にあるときは、差動増幅回路323ip,323iq,323irから出力される信号IN1,IN2,IN3はＨレベル、Ｈレベル、Ｌレベルとなり、入力電位Vinがノード323iiの電位のintVcc/2からノード323igの電位の3intVcc/4までの範囲内にあるときは、差動増幅回路323ip,323iq,323irから出力される信号IN1,IN2,IN3はＨレベル、Ｌレベル、Ｌレベルとなり、入力電位Vinがノード323igの電位の3intVcc/4から内部電源電位intVccまでの範囲内にあるときは、差動増幅回路323ip,323iq,323irから出力される信号IN1,IN2,IN3はＬレベル、Ｌレベル、Ｌレベルとなる。 In the potential storage circuit 323Ia, when the input voltage V in from node 323da is within the range from ground potential to intVcc / 4 in the potential of the node 323ik is output differential amplifier circuit 323ip, 323iq, from 323ir signals IN1, IN2, IN3 becomes H level, H level, H level, when the input potential V in is in the range from intVcc / 4 in the potential of the node 323ik up intVcc / 2 in the potential of the node 323ii, the differential amplifier circuit 323ip, 323iq, signals IN1, IN2, IN3 output from 323ir becomes H level, H level, L level, the input voltage V in is 3intVcc / 4 in the potential of the node 323ig from intVcc / 2 in the potential of the node 323ii when in the range of up to a differential amplifier circuit 323ip, 323iq, signals IN1, IN2, IN3 output from 323ir becomes H level, L level, L level, 3IntVcc input potential V in the potential of the node 323ig / 4 to the internal power supply potential intVcc, the differential amplifier circuits 323ip, 323iq, 323ir Signals IN1, IN2 is the force, IN3 is L level, L level, the L level.

　従って、このIN1,IN2,IN3がラッチ回路323isにより保持されて信号OUT1,OUT2,OUT3として出力されると、信号OUT1,OUT2,OUT3がＨレベル、Ｈレベル、Ｈレベルのときは、ｎチャネルＭＯＳトランジスタ323iw,323ix,323iyが導通状態となるので、ノード323itと接地電位ノード300bとの間の合成抵抗はほぼRとなり、定電流回路323iuが流す電流ｉはi=intVcc/4Rなので、ノード323itから出力されるアナログ信号ANはAN=Ri=intVcc/4となる。また、信号OUT1,OUT2,OUT3がＨレベル、Ｈレベル、Ｌレベルのときは、ｎチャネルＭＯＳトランジスタ323iw,323ixが導通状態、323iyが非導通状態となるので、ノード323itと接地電位ノード300bとの間の合成抵抗はほぼ2Rとなり、ノード323itから出力されるアナログ信号ANはAN=2Ri=intVcc/2となる。また、信号OUT1,OUT2,OUT3がＨレベル、Ｌレベル、Ｌレベルのときは、ｎチャネルＭＯＳトランジスタ323iwが導通状態、323ix,323iyが非導通状態となるので、ノード323itと接地電位ノード300bとの間の合成抵抗はほぼ3Rとなり、ノード323itから出力されるアナログ信号ANはAN=3Ri=3intVcc/4となる。また、信号OUT1,OUT2,OUT3がＬレベル、Ｌレベル、Ｌレベルのときは、ｎチャネルＭＯＳトランジスタ323iw,323ix,323iyが非導通状態となるので、ノード323itと接地電位ノード300bとの間の合成抵抗はほぼ4Rとなり、ノード323itから出力されるアナログ信号ANはAN=4Ri=intVccとなる。 Therefore, when these signals IN1, IN2, IN3 are held by the latch circuit 323is and output as the signals OUT1, OUT2, OUT3, when the signals OUT1, OUT2, OUT3 are at H level, H level, H level, the n-channel MOS Since the transistors 323iw, 323ix, and 323iy are turned on, the combined resistance between the node 323it and the ground potential node 300b is almost R, and the current i flowing through the constant current circuit 323iu is i = intVcc / 4R. The output analog signal AN becomes AN = Ri = intVcc / 4. When signals OUT1, OUT2, and OUT3 are at H level, H level, and L level, n-channel MOS transistors 323iw and 323ix are conductive and 323iy is non-conductive, so that node 323it is connected to ground potential node 300b. The combined resistance between them is approximately 2R, and the analog signal AN output from the node 323it is AN = 2Ri = intVcc / 2. When the signals OUT1, OUT2, and OUT3 are at H level, L level, and L level, the n-channel MOS transistor 323iw is in a conductive state and the 323ix and 323iy are in a non-conductive state. The combined resistance between them is approximately 3R, and the analog signal AN output from the node 323it is AN = 3Ri = 3intVcc / 4. When the signals OUT1, OUT2, and OUT3 are at L level, L level, and L level, the n-channel MOS transistors 323iw, 323ix, and 323iy are turned off. The resistance is approximately 4R, and the analog signal AN output from the node 323it is AN = 4Ri = intVcc.

　そして、このアナログ信号ANを受けるオペアンプ323idが、ノード323ibの電位がアナログ信号ANより高いとｐチャネルＭＯＳトランジスタ323icを非導通状態とし、低いとｐチャネルＭＯＳトランジスタ323icを導通状態とすることでノード323ibの電位がアナログ信号ANに等しくされる。従って、トランスファゲート323ieおよび323ifを保持信号HDおよび/HDがそれぞれ外部クロック信号extCLKの供給が停止したことを示すＨレベルおよびＬレベルになると導通状態となり、入力電位Vinおよびフィードバック電位323eaがアナログ信号ANに等しく保持される。 The operational amplifier 323id receiving the analog signal AN turns off the p-channel MOS transistor 323ic when the potential of the node 323ib is higher than the analog signal AN, and turns on the p-channel MOS transistor 323ic when the potential of the node 323ib is lower than the analog signal AN. Is made equal to the analog signal AN. Therefore, the transfer gates 323ie and 323if the holding signal HD and / HD, respectively become a conductive state to the H level and the L level indicating that the supply of the external clock signal extCLK stops, the input potential V in and the feedback potential 323ea analog signal Held equal to AN.

　このように、外部クロック信号extCLKが外部クロック信号入力ノード321aに与えられなくなると、電位保持回路323iによりオペアンプ323dに入力される入力電位Vinおよびフィードバック電位Vf が保持され、これによって電流制御信号Vp およびVn が保持されるので、内部クロック信号intCLKは外部クロック信号extCLKが与えられなくなった時点での状態を維持する。従って、外部クロック信号extCLKが長時間外部クロック信号入力ノード321aに供給されなくなっても、再び外部クロック信号extCLKが外部クロック信号入力ノード321aに供給されると、すぐに内部クロック信号intCLKは外部クロック信号extCLKにロックインする。 Thus, when the external clock signal extCLK is not given to the external clock signal input node 321a, the input potential V in and the feedback voltage V f is input to the operational amplifier 323d is held by the potential holding circuit 323i, whereby the current control signal since V p and V n are retained, the internal clock signal intCLK maintains the state at the time the external clock signal extCLK is no longer given. Therefore, even if the external clock signal extCLK is not supplied to the external clock signal input node 321a for a long time, when the external clock signal extCLK is supplied again to the external clock signal input node 321a, the internal clock signal intCLK immediately Lock in to extCLK.

　以上のようにこの実施の形態３においても実施の形態２と同様に、SRAM300が内部クロック信号同期回路320を備え、この内部クロック信号同期回路320からの内部クロック信号intCLK,φ1,φ2 に応じて、アドレスバッファ330の消費電流をカットオフしたり、行デコーダ340a、列デコーダ340bおよびセンスアンプ373を非活性化しているので１システムサイクル中にずっと動作状態にさせておくよりも消費電力が小さい。 Like the second embodiment also in this third embodiment as described above, SRAM 300 includes an internal clock signal synchronizing circuit 320, an internal clock signal intCLK from the internal clock signal synchronizing circuit 320, phi 1, the phi 2 Accordingly, the current consumption of the address buffer 330 is cut off, and the row decoder 340a, the column decoder 340b, and the sense amplifier 373 are inactivated, so that the power consumption is reduced as compared with keeping the operation state during one system cycle. small.

　また、内部クロック信号同期回路320が外部電源電位extVCCの変動に比べ変動の少ない内部電源電位intVCCによって駆動されるので、内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になる。また、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。 Further, since the internal clock signal synchronizing circuit 320 is driven by the internal power supply potential intV CC whose fluctuation is smaller than the fluctuation of the external power supply potential extV CC , it is easy to lock the internal clock signal intCLK to the external clock signal extCLK. Further, the jitter of the internal clock signal intCLK after lock-in is reduced.

　また、内部クロック信号同期回路320に内部電源電位intVccを供給するクロック用内部電源電位発生回路310bを他の内部回路に内部電源電位intVccを供給する内部電源電位発生回路310aと分離したので、内部クロック信号同期回路320に供給される内部電源電位intVccは安定し、さらに内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になるとともに、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。 Also, the internal power supply potential generation circuit 310b for supplying the internal power supply potential intVcc to the internal clock signal synchronization circuit 320 is separated from the internal power supply potential generation circuit 310a for supplying the internal power supply potential intVcc to other internal circuits. The internal power supply potential intVcc supplied to the signal synchronization circuit 320 is stabilized, and it is easy to lock the internal clock signal intCLK to the external clock signal extCLK, and the jitter of the internal clock signal intCLK after lock-in is reduced.

　また、内部電源電位発生回路310aおよび310bにおいて、内部電源電位intVccの基準電位Vref に対するアンダーシュートおよびオーバーシュートが小さくなるように電流供給ノード312に電流を供給する電流供給回路316を設けたので、安定した内部電源電位intVCCを得ることができる。 Also, in the internal power supply potential generation circuits 310a and 310b, the current supply circuit 316 that supplies current to the current supply node 312 is provided so that undershoot and overshoot of the internal power supply potential intVcc with respect to the reference potential Vref are reduced, A stable internal power supply potential intV CC can be obtained.

　また、内部クロック信号同期回路320において、ループフィルタ323cからの入力電位Vinで直接内部クロック信号発生回路324の駆動電流を制御せずにオペアンプ323dから出力されるｐチャネル電流制御信号Vp で制御し、わずかな入力電位Vinの変化により内部クロック信号発生回路324の駆動電流が大きく変化するのを抑制できるので、内部クロック信号intCLKが外部クロック信号extCLKにロックインした後の内部クロック信号intCLKの外部クロック信号extCLKからのずれ（ジッタ）を小さくできる。 Further, the internal clock signal synchronizing circuit 320, controlled by the p-channel current control signal V p which is output from the operational amplifier 323d without controlling the drive current at the input voltage V in direct internal clock signal generating circuit 324 from the loop filter 323c However, since the drive current of the internal clock signal generation circuit 324 can be prevented from greatly changing due to a slight change in the input potential Vin, the internal clock signal intCLK is locked into the external clock signal extCLK, and the internal clock signal intCLK is locked. The deviation (jitter) from the external clock signal extCLK can be reduced.

　また、抵抗用トランジスタ323eiの抵抗値を外部電源電位extVccおよび接地電位GNDの投入時に最も小さく、その後大きくされるよう切り換えることで、外部電源電位extVccおよび接地電位GNDの投入時の内部クロック信号intCLKの外部クロック信号extCLKからのずれが大きいときはオペアンプ323dにおける第１の入力ノード323daに入力される入力電位Vinの変動に対し、電流制御信号Vp およびVn が大きく変動するので内部クロック信号intCLKは早く外部クロック信号extCLKに近づき、内部クロック信号intCLKが外部クロック信号extCLKにロックされる頃には入力電位Vinの変動に対する電流制御信号Vp およびVn の変動が小さくなるので、内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になるとともに、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。 Further, by switching the resistance value of the resistance transistor 323ei to be the smallest when the external power supply potential extVcc and the ground potential GND are turned on, and then to increase the resistance value, the internal clock signal intCLK when the external power supply potential extVcc and the ground potential GND are turned on is switched. when deviation from the external clock signal extCLK large relative to variations in the input voltage V in is input to the first input node 323da in the operational amplifier 323 d, the internal clock signal since the current control signal V p and V n varies significantly intCLK approached early external clock signal extCLK, the variation of the current control signal V p and V n with respect to variations in the input voltage V in is smaller by the time the internal clock signal intCLK is locked to the external clock signal extCLK, the internal clock signal It is easy to lock intCLK to external clock signal extCLK, and jitter of internal clock signal intCLK after lock-in Becomes smaller.

　さらに、これに加えてこの実施の形態３では外部クロック信号extCLKが外部クロック信号入力ノード321aに与えられなくなると、電位保持回路323iによりオペアンプ323dに入力される入力電位Vinおよびフィードバック電位Vf が保持され、これによって電流制御信号Vp およびVn が保持されるので、内部クロック信号intCLKは外部クロック信号extCLKが与えられなくなった時点での状態を維持する。従って、外部クロック信号extCLKが長時間外部クロック信号入力ノード321aに供給されなくなっても、再び外部クロック信号extCLKが外部クロック信号入力ノード321aに供給されると、すぐに内部クロック信号intCLKは外部クロック信号extCLKにロックインする。
実施の形態４．
　以下にこの発明の実施の形態４であるSRAMが使用されたコンピュータについて、図１３に基づいて説明する。この実施の形態４が実施の形態３と異なる点は、SRAM300の内部クロック信号同期回路320における電流制御回路323の構成で、この実施の形態４の電流制御回路323では、図１３に示されるように、電位保持回路323iにおけるトランスファゲート323ifおよびｐチャネル電流制御回路323eにおけるトランスファゲート323ehがなくなっている点である。以下、実施の形態３と同じものには同一符号を付けて説明を省略し、異なる点について説明する。 Furthermore, when this addition external clock signal extCLK In the third embodiment can not be applied to the external clock signal input node 321a, the input potential V in and the feedback voltage V f is input to the operational amplifier 323d by the potential holding circuit 323i It held, whereby since the current control signal V p and V n is held, the internal clock signal intCLK maintains the state at the time the external clock signal extCLK is no longer given. Therefore, even if the external clock signal extCLK is not supplied to the external clock signal input node 321a for a long time, when the external clock signal extCLK is supplied again to the external clock signal input node 321a, the internal clock signal intCLK immediately Lock in to extCLK.
Embodiment 4 FIG.
Hereinafter, a computer using the SRAM according to the fourth embodiment of the present invention will be described with reference to FIG. The fourth embodiment differs from the third embodiment in the configuration of the current control circuit 323 in the internal clock signal synchronization circuit 320 of the SRAM 300. In the current control circuit 323 of the fourth embodiment, as shown in FIG. Another difference is that the transfer gate 323if in the potential holding circuit 323i and the transfer gate 323eh in the p-channel current control circuit 323e are eliminated. Hereinafter, the same components as those of the third embodiment will be denoted by the same reference numerals, and the description thereof will be omitted, and different points will be described.

　この実施の形態４における電流制御回路323においても、実施の形態３における電流制御回路323と同様に外部クロック信号extCLKが外部クロック信号入力ノード321aに与えられなくなると、オペアンプ323dにおける第１の入力ノード323daの入力電位Vinを電位保持回路323iが保持する。この実施の形態４では、電位保持回路323iが保持するのはこの第１の入力ノード323daの入力電位Vinだけであるが、入力電位Vinが保持されればオペアンプ323dが入力電位Vinとノード323eaからのフィードバック電位Vf を等しくするように動作するので、ノード323eaのフィードバック電位Vf を保持しなくても、このノード323eaのフィードバック電位Vf を保持したのと同様に内部クロック信号intCLKは外部クロック信号extCLKが与えられなくなった時点での状態を維持する。 In current control circuit 323 according to the fourth embodiment, similarly to current control circuit 323 in the third embodiment, when external clock signal extCLK is not applied to external clock signal input node 321a, the first input node in operational amplifier 323d is not operated. potential holding circuit 323i input potential V in the 323da held. In the fourth embodiment, although the potential holding circuit 323i holds only the input potential V in the first input node 323Da, if the input voltage V in is held operational amplifier 323d and an input potential V in since it operates to equalize the feedback voltage V f from the node 323Ea, node without holding the feedback voltage V f of 323Ea, the internal clock signal in the same way as holding the feedback voltage V f of the node 323Ea intCLK Maintain the state when the external clock signal extCLK is no longer supplied.

　以上のようにこの実施の形態４においても実施の形態３と同様に、SRAM300が内部クロック信号同期回路320を備え、この内部クロック信号同期回路320からの内部クロック信号intCLK,φ1,φ2 に応じて、アドレスバッファ330の消費電流をカットオフしたり、行デコーダ340a、列デコーダ340bおよびセンスアンプ373を非活性化しているので１システムサイクル中にずっと動作状態にさせておくよりも消費電力が小さい。 As in the third embodiment also in the fourth embodiment as described above, SRAM 300 includes an internal clock signal synchronizing circuit 320, an internal clock signal intCLK from the internal clock signal synchronizing circuit 320, phi 1, the phi 2 Accordingly, the current consumption of the address buffer 330 is cut off, and the row decoder 340a, the column decoder 340b, and the sense amplifier 373 are inactivated, so that the power consumption is reduced as compared with keeping the operation state during one system cycle. small.

　また、内部クロック信号同期回路320が外部電源電位extVCCの変動に比べ変動の少ない内部電源電位intVCCによって駆動されるので、内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になる。また、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。 Further, since the internal clock signal synchronizing circuit 320 is driven by the internal power supply potential intV CC whose fluctuation is smaller than the fluctuation of the external power supply potential extV CC , it is easy to lock the internal clock signal intCLK to the external clock signal extCLK. Further, the jitter of the internal clock signal intCLK after lock-in is reduced.

　また、内部クロック信号同期回路320に内部電源電位intVccを供給するクロック用内部電源電位発生回路310bを他の内部回路に内部電源電位intVccを供給する内部電源電位発生回路310aと分離したので、内部クロック信号同期回路320に供給される内部電源電位intVccは安定し、さらに内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になるとともに、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。 Also, the internal power supply potential generation circuit 310b for supplying the internal power supply potential intVcc to the internal clock signal synchronization circuit 320 is separated from the internal power supply potential generation circuit 310a for supplying the internal power supply potential intVcc to other internal circuits. The internal power supply potential intVcc supplied to the signal synchronization circuit 320 is stabilized, and it is easy to lock the internal clock signal intCLK to the external clock signal extCLK, and the jitter of the internal clock signal intCLK after lock-in is reduced.

　また、内部電源電位発生回路310aおよび310bにおいて、内部電源電位intVccの基準電位Vref に対するアンダーシュートおよびオーバーシュートが小さくなるように電流供給ノード312に電流を供給する電流供給回路316を設けたので、安定した内部電源電位intVCCを得ることができる。 Also, in the internal power supply potential generation circuits 310a and 310b, the current supply circuit 316 that supplies current to the current supply node 312 is provided so that undershoot and overshoot of the internal power supply potential intVcc with respect to the reference potential Vref are reduced, A stable internal power supply potential intV CC can be obtained.

　また、内部クロック信号同期回路320において、ループフィルタ323cからの入力電位Vinで直接内部クロック信号発生回路324の駆動電流を制御せずにオペアンプ323dから出力されるｐチャネル電流制御信号Vp で制御し、わずかな入力電位Vinの変化により内部クロック信号発生回路324の駆動電流が大きく変化するのを抑制できるので、内部クロック信号intCLKが外部クロック信号extCLKにロックインした後の内部クロック信号intCLKの外部クロック信号extCLKからのずれ（ジッタ）を小さくできる。 Further, the internal clock signal synchronizing circuit 320, controlled by the p-channel current control signal V p which is output from the operational amplifier 323d without controlling the drive current at the input voltage V in direct internal clock signal generating circuit 324 from the loop filter 323c However, since the drive current of the internal clock signal generation circuit 324 can be prevented from greatly changing due to a slight change in the input potential Vin, the internal clock signal intCLK is locked into the external clock signal extCLK, and the internal clock signal intCLK is locked. The deviation (jitter) from the external clock signal extCLK can be reduced.

　また、抵抗用トランジスタ323eiの抵抗値を外部電源電位extVccおよび接地電位GNDの投入時に最も小さく、その後大きくされるよう切り換えることで、外部電源電位extVccおよび接地電位GNDの投入時の内部クロック信号intCLKの外部クロック信号extCLKからのずれが大きいときはオペアンプ323dにおける第１の入力ノード323daに入力される入力電位Vinの変動に対し、電流制御信号Vp およびVn が大きく変動するので内部クロック信号intCLKは早く外部クロック信号extCLKに近づき、内部クロック信号intCLKが外部クロック信号extCLKにロックされる頃には入力電位Vinの変動に対する電流制御信号Vp およびVn の変動が小さくなるので、内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になるとともに、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。 Further, by switching the resistance value of the resistance transistor 323ei to be the smallest when the external power supply potential extVcc and the ground potential GND are turned on, and then to increase the resistance value, the internal clock signal intCLK when the external power supply potential extVcc and the ground potential GND are turned on is switched. when deviation from the external clock signal extCLK large relative to variations in the input voltage V in is input to the first input node 323da in the operational amplifier 323 d, the internal clock signal since the current control signal V p and V n varies significantly intCLK approached early external clock signal extCLK, the variation of the current control signal V p and V n with respect to variations in the input voltage V in is smaller by the time the internal clock signal intCLK is locked to the external clock signal extCLK, the internal clock signal It is easy to lock intCLK to external clock signal extCLK, and jitter of internal clock signal intCLK after lock-in Becomes smaller.

　さらに、これに加えてこの実施の形態４では外部クロック信号extCLKが外部クロック信号入力ノード321aに与えられなくなると、電位保持回路323iによりオペアンプ323dに入力される入力電位Vinが保持され、これによって電流制御信号Vp およびVn が保持されるので、内部クロック信号intCLKは外部クロック信号extCLKが与えられなくなった時点での状態を維持する。従って、外部クロック信号extCLKが長時間外部クロック信号入力ノード321aに供給されなくなっても、再び外部クロック信号extCLKが外部クロック信号入力ノード321aに供給されると、すぐに内部クロック信号intCLKは外部クロック信号extCLKにロックインする。 Furthermore, in addition to this the embodiment 4, the external clock signal extCLK of this embodiment can not be applied to the external clock signal input node 321a, the input potential V in input to the operational amplifier 323d is held by the potential holding circuit 323i, whereby since current control signal V p and V n are retained, the internal clock signal intCLK maintains the state at the time the external clock signal extCLK is no longer given. Therefore, even if the external clock signal extCLK is not supplied to the external clock signal input node 321a for a long time, when the external clock signal extCLK is supplied again to the external clock signal input node 321a, the internal clock signal intCLK immediately Lock in to extCLK.

　また、トランスファゲート電位保持回路323iにおけるトランスファゲート323ifおよびｐチャネル電流制御回路323eにおけるトランスファゲート323ehが設けられないぶん実施の形態３にくらべ内部クロック信号同期回路320のレイアウト面積が小さくなる。
実施の形態５．
　以下にこの発明の実施の形態５であるSRAMが使用されたコンピュータについて、図１４に基づいて説明する。この実施の形態５が実施の形態４と異なる点は、SRAM300の内部クロック信号同期回路320における電流制御回路323の構成で、この実施の形態５の電流制御回路323では、図１４に示されるように、オペアンプ323dおよびｐチャネル電流制御回路323eがなく、ノード323bから直接ｐチャネル電流制御信号Vp が出力されている点、抵抗値切り換え回路323hがない点およびチャージポンプ回路322におけるｐチャネルＭＯＳトランジスタ322dがゲートに比較信号/UPの反転信号UPを受け、ｎチャネルＭＯＳトランジスタ322fがゲートに比較信号DOWNの反転信号/DOWNを受ける点である。以下、実施の形態４と同じものには同一符号を付けて説明を省略し、異なる点について説明する。 In addition, the layout area of the internal clock signal synchronization circuit 320 is smaller than that of the third embodiment because the transfer gate 323if in the transfer gate potential holding circuit 323i and the transfer gate 323eh in the p-channel current control circuit 323e are not provided.
Embodiment 5 FIG.
Hereinafter, a computer using the SRAM according to the fifth embodiment of the present invention will be described with reference to FIG. The fifth embodiment differs from the fourth embodiment in the configuration of the current control circuit 323 in the internal clock signal synchronization circuit 320 of the SRAM 300. In the current control circuit 323 of the fifth embodiment, as shown in FIG. the operational amplifier 323d, and the p-channel current control circuit 323e without, nodes that directly p-channel current control signal V p is outputted from 323b, p-channel MOS transistors in that there is no resistance switching circuit 323h and charge pump circuit 322 322d has a gate receiving the inverted signal UP of the comparison signal / UP, and the n-channel MOS transistor 322f has a gate receiving the inverted signal / DOWN of the comparison signal DOWN. Hereinafter, the same components as those of the fourth embodiment will be denoted by the same reference numerals, and the description thereof will be omitted, and different points will be described.

　この実施の形態５における電流制御回路323においても、実施の形態４における電流制御回路323と同様に、外部クロック信号extCLKが外部クロック信号入力ノード321aに与えられなくなると、電位保持回路323iがノード323bの電位Vp を保持する。 In current control circuit 323 of the fifth embodiment, similarly to current control circuit 323 of the fourth embodiment, when external clock signal extCLK is no longer applied to external clock signal input node 321a, potential holding circuit 323i is connected to node 323b. that of holding the potential V p.

　以上のようにこの実施の形態５においても実施の形態４と同様に、SRAM300が内部クロック信号同期回路320を備え、この内部クロック信号同期回路320からの内部クロック信号intCLK,φ1,φ2 に応じて、アドレスバッファ330の消費電流をカットオフしたり、行デコーダ340a、列デコーダ340bおよびセンスアンプ373を非活性化しているので１システムサイクル中にずっと動作状態にさせておくよりも消費電力が小さい。 Like the fourth embodiment even in the fifth embodiment as described above, SRAM 300 includes an internal clock signal synchronizing circuit 320, an internal clock signal intCLK from the internal clock signal synchronizing circuit 320, phi 1, the phi 2 Accordingly, the current consumption of the address buffer 330 is cut off, and the row decoder 340a, the column decoder 340b, and the sense amplifier 373 are inactivated, so that the power consumption is reduced as compared with keeping the operation state during one system cycle. small.

　また、内部クロック信号同期回路320が外部電源電位extVCCの変動に比べ変動の少ない内部電源電位intVCCによって駆動されるので、内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になる。また、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。 Further, since the internal clock signal synchronizing circuit 320 is driven by the internal power supply potential intV CC whose fluctuation is smaller than the fluctuation of the external power supply potential extV CC , it is easy to lock the internal clock signal intCLK to the external clock signal extCLK. Further, the jitter of the internal clock signal intCLK after lock-in is reduced.

　また、内部クロック信号同期回路320に内部電源電位intVccを供給するクロック用内部電源電位発生回路310bを他の内部回路に内部電源電位intVccを供給する内部電源電位発生回路310aと分離したので、内部クロック信号同期回路320に供給される内部電源電位intVccは安定し、さらに内部クロック信号intCLKを外部クロック信号extCLKにロックするのが容易になるとともに、ロックイン後の内部クロック信号intCLKのジッタが小さくなる。 Also, the internal power supply potential generation circuit 310b for supplying the internal power supply potential intVcc to the internal clock signal synchronization circuit 320 is separated from the internal power supply potential generation circuit 310a for supplying the internal power supply potential intVcc to other internal circuits. The internal power supply potential intVcc supplied to the signal synchronization circuit 320 is stabilized, and it is easy to lock the internal clock signal intCLK to the external clock signal extCLK, and the jitter of the internal clock signal intCLK after lock-in is reduced.

　また、内部電源電位発生回路310aおよび310bにおいて、内部電源電位intVccの基準電位Vref に対するアンダーシュートおよびオーバーシュートが小さくなるように電流供給ノード312に電流を供給する電流供給回路316を設けたので、安定した内部電源電位intVCCを得ることができる。 Also, in the internal power supply potential generation circuits 310a and 310b, the current supply circuit 316 that supplies current to the current supply node 312 is provided so that undershoot and overshoot of the internal power supply potential intVcc with respect to the reference potential Vref are reduced, A stable internal power supply potential intV CC can be obtained.

　さらに、これに加えてこの実施の形態５では外部クロック信号extCLKが外部クロック信号入力ノード321aに与えられなくなると、電位保持回路323iによりノード323bから出力されるｐチャネル電流制御信号Vp が保持され、これによってｎチャネル電流制御信号Vn も保持されるので、内部クロック信号intCLKは外部クロック信号extCLKが与えられなくなった時点での状態を維持する。従って、外部クロック信号extCLKが長時間外部クロック信号入力ノード321aに供給されなくなっても、再び外部クロック信号extCLKが外部クロック信号入力ノード321aに供給されると、すぐに内部クロック信号intCLKは外部クロック信号extCLKにロックインする。
実施の形態６．
　以下にこの発明の実施の形態６であるSRAMが使用されたコンピュータについて、図１５から図１７に基づいて説明する。この実施の形態６が実施の形態１から実施の形態５と異なる点は、SRAM300の内部クロック信号同期回路320が実施の形態１から実施の形態５ではPLL回路であったのに対し、この実施の形態６ではDLL(Delay Locked Loop)回路になっている点で、つまりこの実施の形態６では実施の形態１から実施の形態５のリングオシレータにより構成されていた内部クロック信号発生回路324を図１５に示すように外部クロック信号extCLKを受ける遅延回路に置き換えている。以下、実施の形態１から実施の形態５と同じものには同一符号を付けて説明を省略し、異なる点について説明する。 Furthermore, in addition to this the fifth External clock signal extCLK of this embodiment can not be applied to the external clock signal input node 321a, p-channel current control signal V p which is output from the node 323b by the potential holding circuit 323i is held , whereby since even n-channel current control signal V n is held, the internal clock signal intCLK maintains the state at the time the external clock signal extCLK is no longer given. Therefore, even if the external clock signal extCLK is not supplied to the external clock signal input node 321a for a long time, when the external clock signal extCLK is supplied again to the external clock signal input node 321a, the internal clock signal intCLK immediately Lock in to extCLK.
Embodiment 6 FIG.
Hereinafter, a computer using an SRAM according to a sixth embodiment of the present invention will be described with reference to FIGS. The sixth embodiment is different from the first to fifth embodiments in that the internal clock signal synchronization circuit 320 of the SRAM 300 is a PLL circuit in the first to fifth embodiments. In the sixth embodiment, the internal clock signal generation circuit 324 constituted by the ring oscillator according to the first to fifth embodiments is different from the DLL (Delay Locked Loop) circuit in the sixth embodiment. As shown in FIG. 15, a delay circuit for receiving the external clock signal extCLK is used. Hereinafter, the same components as those of the first to fifth embodiments will be denoted by the same reference numerals, and the description thereof will be omitted. Only different points will be described.

　図１５はこの実施の形態６における内部クロック信号同期回路320の回路図を示しており、図１５において図５に示されたリングオシレータにより構成された内部クロック信号発生回路324とは、内部クロック信号発生回路324における内部クロック信号intCLKを受けて内部クロック信号φ2 を出力している初段のインバータ324aが内部クロック信号intCLKでなく外部クロック信号extCLKを受けている点で異なっている。 FIG. 15 is a circuit diagram of an internal clock signal synchronizing circuit 320 according to the sixth embodiment. In FIG. 15, an internal clock signal generating circuit 324 constituted by the ring oscillator shown in FIG. first stage inverter 324a that outputs the internal clock signal phi 2 is different in that it receives an external clock signal extCLK not internal clock signal intCLK receives the internal clock signal intCLK in generation circuit 324.

　図１６は内部クロック信号intCLKの位相が外部クロック信号extCLKよりも進んでいるときの内部クロック信号同期回路320の動作を示すタイミング図で、まず、図１６の（ａ）および（ｂ）に示すように時刻ｔ1 の寸前では外部クロック信号extCLKおよび内部クロック信号intCLKが共にＬレベルで同じレベルとなっているので位相比較回路321は比較信号/UPを図１６の（ｃ）に示すようにＨレベル、比較信号DOWNを図１６の（ｄ）に示すようにＬレベルにしており、ｐチャネル電流制御信号Vp は図１６の（ｅ）に示すように変化しない。そして、図１６の（ａ）および（ｂ）に示すように外部クロック信号extCLKがＨレベルに立ち上がる時刻ｔ2 よりも早く内部クロック信号intCLKが時刻ｔ1 で立ち上がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が進んでいることを位相比較回路321が検知して比較信号/UPは図１６の（ｃ）に示すようにＨレベルのまま比較信号DOWNを図１６の（ｄ）に示すようにＨレベルに立ち上げる。すると、チャージポンプ回路322および電流制御回路323によりｐチャネル電流制御信号Vp が図１６の（ｅ）に示すように上昇し、これにより内部クロック信号発生回路324の駆動電流が減少するので、内部クロック信号intCLKの遅延時間が大きくなる。 FIG. 16 is a timing chart showing the operation of the internal clock signal synchronizing circuit 320 when the phase of the internal clock signal intCLK is ahead of the external clock signal extCLK. First, as shown in FIGS. external clock signal extCLK and the internal clock signal intCLK because are both the same level at the L-level phase comparison circuit 321 compares the signal / UP of the H level as shown in (c) of FIG. 16 is a verge of the time t 1 to the the comparison signal DOWN has a L level as shown in (d) of FIG. 16, p-channel current control signal V p is not changed as shown in (e) in FIG. 16. When the (a) and fast internal clock signal intCLK than the time t 2 when the external clock signal extCLK rises to H level as shown in (b) of FIG. 16 rises at time t 1, the internal clock signal intCLK external clock The phase comparison circuit 321 detects that the phase is ahead of the signal extCLK, and the comparison signal / UP remains at the H level as shown in FIG. 16C, and the comparison signal DOWN is shown in FIG. 16D. To the H level as shown in FIG. Then, the p-channel current control signal Vp is increased by the charge pump circuit 322 and the current control circuit 323 as shown in FIG. The delay time of the clock signal intCLK increases.

　そして、外部クロック信号extCLKが図１６の（ａ）に示すように時刻ｔ2 で立ち上がると、外部クロック信号extCLKと内部クロック信号intCLKが共にＨレベルとなるので、位相比較回路321は比較信号/UPを図１６の（ｃ）に示すようにＨレベル、比較信号DOWNを図１６の（ｄ）に示すようにＬレベルにし、ｐチャネル電流制御信号Vp は図１６の（ｅ）に示すように変化しなくなる。そして、図１６の（ａ）および（ｂ）に示すように外部クロック信号extCLKがＬレベルに立ち下がる時刻ｔ4 よりも早く内部クロック信号intCLKが時刻ｔ3 で立ち下がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が進んでいることを位相比較回路321が検知して比較信号/UPは図１６の（ｃ）に示すようにＨレベルのまま比較信号DOWNを図１６の（ｄ）に示すようにＨレベルに立ち上げる。すると、チャージポンプ回路322および電流制御回路323により、ｐチャネル電流制御信号Vp が図１６の（ｅ）に示すように上昇し、これにより内部クロック信号intCLKの遅延時間が大きくなる。 When the external clock signal extCLK rises at time t 2 as shown in (a) of FIG. 16, the external clock signal extCLK and the internal clock signal intCLK becomes H level, the phase comparator circuit 321 compares the signal / UP Is set to the H level as shown in FIG. 16 (c), the comparison signal DOWN is set to the L level as shown in FIG. 16 (d), and the p-channel current control signal Vp is set as shown in FIG. 16 (e). Will not change. When the falls at (a) and an external clock as shown in (b) signal extCLK the internal clock signal intCLK the time t 3 earlier than the time t 4 when falls to L level in FIG. 16, the internal clock signal intCLK The phase comparison circuit 321 detects that the phase is ahead of the external clock signal extCLK, and the comparison signal / UP changes the comparison signal DOWN to the H level as shown in FIG. As shown in FIG. Then, the charge pump circuit 322 and the current control circuit 323 increase the p-channel current control signal Vp as shown in FIG. 16E, thereby increasing the delay time of the internal clock signal intCLK.

　以上のように内部クロック信号intCLKが外部クロック信号extCLKに同期されると（ロックインされると）、図１６における時刻ｔ5 以降に示されるように比較信号/UPおよびDOWNはほとんど活性化されず、図１６の（ｃ）および（ｄ）にそれぞれ示すように外部クロック信号extCLKの立ち上がりおよび立ち下がりでわずかに活性化されるだけで、従ってｐチャネル電流制御信号Vp も図１６の（ｅ）に示すようにほとんど変化せずほぼ一定となる。 When the internal clock signal intCLK is synchronized to an external clock signal extCLK Thus (when the lock-in), the comparison signal / UP and DOWN as shown in after time t 5 in FIG. 16 not is hardly activated 16 (c) and (d), the external clock signal extCLK is only slightly activated at the rise and fall of the external clock signal. Therefore, the p-channel current control signal Vp is also changed to (e) of FIG. As shown in FIG.

　図１７は内部クロック信号intCLKの位相が外部クロック信号extCLKよりも遅れているときの内部クロック信号同期回路320の動作を示すタイミング図で、まず、図１７の（ａ）および（ｂ）に示すように時刻ｔ1 の寸前では外部クロック信号extCLKおよび内部クロック信号intCLKが共にＬレベルで同じレベルとなっているので位相比較回路321は比較信号/UPを図１７の（ｃ）に示すようにＨレベル、比較信号DOWNを図１７の（ｄ）に示すようにＬレベルにしており、ｐチャネル電流制御信号Vp は図１７の（ｅ）に示すように変化しない。そして、図１７の（ａ）に示すように外部クロック信号extCLKが時刻ｔ1 でＨレベルに立ち上がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が遅れていることを位相比較回路321が検知して比較信号/UPを図１７の（ｃ）に示すようにＬレベルに立ち下げ、比較信号DOWNを図１６の（ｄ）に示すようにＬレベルのままとする。すると、チャージポンプ回路322および電流制御回路323によりｐチャネル電流制御信号Vp が図１７の（ｅ）に示すように低下し、これにより内部クロック信号発生回路324の駆動電流が増加するので、内部クロック信号intCLKの遅延時間が小さくなる。 FIG. 17 is a timing chart showing the operation of the internal clock signal synchronization circuit 320 when the phase of the internal clock signal intCLK lags behind that of the external clock signal extCLK. First, as shown in FIGS. external clock signal extCLK and the internal clock signal intCLK because are both the same level at the L-level phase comparison circuit 321 compares the signal / UP of the H level as shown in (c) of FIG. 17 is a verge of the time t 1 to the the comparison signal DOWN has a L level as shown in (d) of FIG 17, p-channel current control signal V p is not changed as shown in (e) of FIG. 17. When rises to H level external clock signal extCLK is at time t 1 as shown in (a) of FIG. 17, the phase comparator circuit 321 that the internal clock signal intCLK phase is delayed than the external clock signal extCLK Upon detection, the comparison signal / UP falls to the L level as shown in FIG. 17C, and the comparison signal DOWN remains at the L level as shown in FIG. 16D. Then, the charge pump circuit 322 and the current control circuit 323 reduce the p-channel current control signal Vp as shown in FIG. 17E, thereby increasing the drive current of the internal clock signal generation circuit 324. The delay time of the clock signal intCLK is reduced.

　そして、外部クロック信号extCLKが図１６の（ａ）に示すように時刻ｔ2 で立ち上がると、外部クロック信号extCLKと内部クロック信号intCLKが共にＨレベルとなるので、位相比較回路321は比較信号/UPを図１６の（ｃ）に示すようにＨレベル、比較信号DOWNを図１６の（ｄ）に示すようにＬレベルにし、ｐチャネル電流制御信号Vp は図１６の（ｅ）に示すように変化しなくなる。そして、図１６の（ａ）および（ｂ）に示すように外部クロック信号extCLKがＬレベルに立ち下がる時刻ｔ4 よりも早く内部クロック信号intCLKが時刻ｔ3 で立ち下がると、内部クロック信号intCLKが外部クロック信号extCLKよりも位相が進んでいることを位相比較回路321が検知して比較信号/UPは図１６の（ｃ）に示すようにＨレベルのまま比較信号DOWNを図１６の（ｄ）に示すようにＨレベルに立ち上げる。すると、チャージポンプ回路322および電流制御回路323により、ｐチャネル電流制御信号Vp が図１６の（ｅ）に示すように上昇し、これにより内部クロック信号intCLKの遅延時間が小さくなる。 When the external clock signal extCLK rises at time t 2 as shown in (a) of FIG. 16, the external clock signal extCLK and the internal clock signal intCLK becomes H level, the phase comparator circuit 321 compares the signal / UP Is set to the H level as shown in FIG. 16 (c), the comparison signal DOWN is set to the L level as shown in FIG. 16 (d), and the p-channel current control signal Vp is set as shown in FIG. 16 (e). Will not change. When the falls at (a) and an external clock as shown in (b) signal extCLK the internal clock signal intCLK the time t 3 earlier than the time t 4 when falls to L level in FIG. 16, the internal clock signal intCLK The phase comparison circuit 321 detects that the phase is ahead of the external clock signal extCLK, and the comparison signal / UP changes the comparison signal DOWN to the H level as shown in FIG. As shown in FIG. Then, the charge pump circuit 322 and the current control circuit 323 increase the p-channel current control signal Vp as shown in FIG. 16E, thereby reducing the delay time of the internal clock signal intCLK.

　以上のように内部クロック信号intCLKが外部クロック信号extCLKに同期されると（ロックインされると）、図１６における時刻ｔ5 以降に示されるように比較信号/UPおよびDOWNはほとんど活性化されず、図１６の（ｃ）および（ｄ）にそれぞれ示すように外部クロック信号extCLKの立ち上がりおよび立ち下がりでわずかに活性化されるだけで、従ってｐチャネル電流制御信号Vp も図１６の（ｅ）に示すようにほとんど変化せずほぼ一定となる。 When the internal clock signal intCLK is synchronized to an external clock signal extCLK Thus (when the lock-in), the comparison signal / UP and DOWN as shown in after time t 5 in FIG. 16 not is hardly activated 16 (c) and (d), the external clock signal extCLK is only slightly activated at the rise and fall of the external clock signal. Therefore, the p-channel current control signal Vp is also changed to (e) of FIG. As shown in FIG.

　以上のようにこの実施の形態６においても、内部クロック信号intCLKが外部クロック信号extCLKにロックされ、その他の回路も実施の形態１から実施の形態５までと同様に動作し、同様の効果を奏する。また、この実施の形態７では内部クロック信号発生回路324が奇数の３段のインバータ324から構成されているが、この内部クロック信号発生回路324はもはやリングオシレータでなく遅延回路であるので、偶数段のインバータ324により構成されてもよい。
実施の形態７．
　以下にこの発明の実施の形態７であるSRAMが使用されたコンピュータについて、図１８から図２１に基づいて説明する。この実施の形態７が実施の形態１から実施の形態５と異なる点は、この実施の形態７では実施の形態１から実施の形態５の３段のインバータ324aを有するリングオシレータにより構成されていた内部クロック信号発生回路324を図１８、図１９または図２０に示すように３段の相補入力および相補出力をもつ増幅回路324bを有するリングオシレータに置き換えている点である。以下、実施の形態１から実施の形態５と同じものには同一符号を付けて説明を省略し、異なる点について説明する。 As described above, also in the sixth embodiment, the internal clock signal intCLK is locked to the external clock signal extCLK, and the other circuits operate in the same manner as in the first to fifth embodiments and have the same effects. . In the seventh embodiment, the internal clock signal generating circuit 324 is composed of an odd number of three-stage inverters 324. However, since this internal clock signal generating circuit 324 is no longer a ring oscillator but a delay circuit, Of the inverter 324.
Embodiment 7 FIG.
Hereinafter, a computer using an SRAM according to a seventh embodiment of the present invention will be described with reference to FIGS. The seventh embodiment is different from the first to fifth embodiments in that the seventh embodiment is configured by a ring oscillator having the three-stage inverter 324a of the first to fifth embodiments. The point is that the internal clock signal generating circuit 324 is replaced with a ring oscillator having an amplifier circuit 324b having three stages of complementary inputs and complementary outputs as shown in FIG. 18, FIG. 19 or FIG. Hereinafter, the same components as those of the first to fifth embodiments will be denoted by the same reference numerals, and the description thereof will be omitted. Only different points will be described.

　図１８はこの実施の形態７における内部クロック信号同期回路320の内部クロック信号発生回路324の回路図を示しており、図１８において324bは相補の入力ノード324baおよび324bbと、相補の出力ノード324bcおよび324bdを有し、入力ノード324baの電位が324bbの電位より高いと出力ノード324bcの電位が324bdの電位よりも高くなるように入力ノード324baおよび324bbに生じた電位差よりも大きい電位差を生じさせ、入力ノード324baの電位が324bbの電位より低いと出力ノード324bcの電位が324bdの電位よりも低くなるように入力ノード324baおよび324bbに生じた電位差よりも大きい電位差を生じさせる差動増幅回路である。 FIG. 18 is a circuit diagram of an internal clock signal generation circuit 324 of an internal clock signal synchronization circuit 320 according to the seventh embodiment. In FIG. 18, reference numeral 324b denotes complementary input nodes 324ba and 324bb and complementary output nodes 324bc and 324bc. 324bd, when the potential of the input node 324ba is higher than the potential of 324bb, the potential of the output node 324bc becomes higher than the potential of 324bd, thereby generating a potential difference larger than the potential difference generated at the input nodes 324ba and 324bb, This differential amplifier circuit generates a potential difference larger than the potential difference between the input nodes 324ba and 324bb so that when the potential of the node 324ba is lower than the potential of 324bb, the potential of the output node 324bc becomes lower than the potential of 324bd.

　この差動増幅回路324bは、クロック用内部電源電位ノード300dとノード324beとの間に接続され、ゲートにｐチャネル電流制御信号Vp を受けるｐチャネル電流制御トランジスタ324bfと、ノード324beと出力ノード324bdとの間に接続され、ゲートが出力ノード324bdに接続されるｐチャネルＭＯＳトランジスタ324bgと、ノード324beと出力ノード324bcとの間に接続され、ゲートが出力ノード324bdに接続され、ｐチャネルＭＯＳトランジスタ324bgとで、カレントミラー回路を構成するｐチャネルＭＯＳトランジスタ324bhと、出力ノード324bdとノード324biとの間に接続され、ゲートが入力ノード324baに接続されるｎチャネル入力トランジスタ324bjと、出力ノード324bcとノード324biとの間に接続され、ゲートが入力ノード324bbに接続されるｎチャネル入力トランジスタ324bkと、ノード324biと接地電位ノード300bとの間に接続され、ゲートにｎチャネル電流制御信号Vn を受けるｎチャネル電流制御トランジスタ324bmとを有する。 The differential amplifier circuit 324b is connected between the clock for the internal power supply potential node 300d and node 324Be, and p-channel current control transistor 324bf receiving the p-channel current control signal V p to the gate, the node 324Be an output node 324bd A p-channel MOS transistor 324bg having a gate connected to the output node 324bd, a gate connected to the node 324be and the output node 324bc, a gate connected to the output node 324bd, and a p-channel MOS transistor 324bg Thus, a p-channel MOS transistor 324bh constituting a current mirror circuit, an n-channel input transistor 324bj connected between the output node 324bd and the node 324bi, and a gate connected to the input node 324ba, an output node 324bc and a node An n-channel input transistor 324bk connected between the input node 324bb and the input node 324bb; Connected between node 324bi and the ground potential node 300b, and a n-channel current control transistor 324bm receiving the n-channel current control signal V n to the gate.

　さらに、324cは最終段の差動増幅回路324bの相補の出力ノード324bcおよび324bdの電位を受け、出力ノード324bcの電位が324bdの電位よりも高いとＨレベル、低いとＬレベルとなる内部クロック信号intCLKを出力する差動増幅回路から構成される内部クロックバッファで、この内部クロックバッファ324cは、内部電源電位ノード300cと内部クロック信号出力ノード325との間に接続され、ゲートがノード324caに接続されるｐチャネルＭＯＳトランジスタ324cbと、内部電源電位ノード300cとノード324caとの間に接続され、ゲートがノード324caに接続され、ｐチャネルＭＯＳトランジスタ324cbとでカレントミラー回路を構成するｐチャネルＭＯＳトランジスタ324ccと、内部クロック信号出力ノード325とノード324cdとの間に接続され、ゲートが差動増幅回路324bにおける出力ノード324bdに接続されるｎチャネルＭＯＳトランジスタ324ceと、ノード324caとノード324cdとの間に接続され、ゲートが差動増幅回路324bにおける出力ノード324bcに接続されるｎチャネルＭＯＳトランジスタ324cfと、ノード324cdと接地電位ノード300bとの間に接続され、ゲートが内部電源電位ノード300cに接続されるｎチャネルＭＯＳトランジスタ324cgとを有する。 Further, 324c receives the potentials of the complementary output nodes 324bc and 324bd of the final-stage differential amplifier circuit 324b, and an internal clock signal that goes high when the potential of the output node 324bc is higher than the potential 324bd and goes low when the potential of the output node 324bc is low. An internal clock buffer composed of a differential amplifier circuit that outputs intCLK.This internal clock buffer 324c is connected between the internal power supply potential node 300c and the internal clock signal output node 325, and the gate is connected to the node 324ca. A p-channel MOS transistor 324cc, which is connected between the internal power supply potential node 300c and the node 324ca, has a gate connected to the node 324ca, and forms a current mirror circuit with the p-channel MOS transistor 324cb. Is connected between the internal clock signal output node 325 and the node 324cd, and the gate is connected to the output of the differential amplifier circuit 324b. An n-channel MOS transistor 324ce connected to the output node 324bd, an n-channel MOS transistor 324cf connected between the node 324ca and the node 324cd, and a gate connected to the output node 324bc in the differential amplifier circuit 324b; And an n-channel MOS transistor 324cg having a gate connected to internal power supply potential node 300c.

　また、324dは２段目の差動増幅回路324bの相補の出力を受け、この出力の電位差に応じたレベルとなる内部クロック信号φ1 を出力し、内部クロック信号intCLKを出力する差動増幅回路324cと同じ構成の差動増幅回路から構成される内部クロックバッファ、324eは初段の差動増幅回路324bの相補の出力を受け、この出力の電位差に応じたレベルとなる内部クロック信号φ2 を出力し、内部クロック信号intCLKを出力する差動増幅回路324cと同じ構成の差動増幅回路から構成される内部クロックバッファである。 Further, 324d receives the output of the complementary of the second-stage differential amplifier circuit 324b, and outputs an internal clock signal phi 1 to a level corresponding to a potential difference of the output, the differential amplifier circuit for outputting an internal clock signal intCLK 324c and the internal clock buffer composed of a differential amplifier circuit having the same configuration, 324e receives the output of the complementary of the first-stage differential amplifier circuit 324b, and outputs an internal clock signal phi 2 to the level corresponding to the potential difference between the output The internal clock buffer includes a differential amplifier having the same configuration as the differential amplifier 324c that outputs the internal clock signal intCLK.

　図１９は他の内部クロック信号発生回路324を示す回路図で、図１９において324fは相補の入力ノード324faおよび324fbと、相補の出力ノード324fcおよび324fdを有し、入力ノード324faの電位が324fbの電位より高いと出力ノード324fcの電位が324fdの電位よりも高くなるように入力ノード324faおよび324fbに生じた電位差よりも大きい電位差を生じさせ、入力ノード324faの電位が324fbの電位より低いと出力ノード324fcの電位が324fdの電位よりも低くなるように入力ノード324faおよび324fbに生じた電位差よりも大きい電位差を生じさせる差動増幅回路である。 FIG. 19 is a circuit diagram showing another internal clock signal generating circuit 324. In FIG. 19, 324f has complementary input nodes 324fa and 324fb and complementary output nodes 324fc and 324fd, and the potential of the input node 324fa is 324fb. If the potential is higher than the potential, a potential difference larger than the potential difference between the input nodes 324fa and 324fb is generated so that the potential of the output node 324fc becomes higher than the potential of 324fd.If the potential of the input node 324fa is lower than the potential of 324fb, the output node This differential amplifier circuit generates a potential difference larger than the potential difference generated at the input nodes 324fa and 324fb so that the potential of 324fc is lower than the potential of 324fd.

　この差動増幅回路324fは、クロック用内部電源電位ノード300dとノード324feとの間に接続され、ゲートにｐチャネル電流制御信号Vp を受けるｐチャネル電流制御トランジスタ324ffと、ノード324feとノード324fgとの間に接続され、ゲートが入力ノード324fbに接続されるｐチャネル入力トランジスタ324fhと、ノード324feと出力ノード324fdとの間に接続され、ゲートが出力ノード324fdに接続されるｐチャネルＭＯＳトランジスタ324fiと、ノード324fgと出力ノード324fcとの間に接続され、ゲートが出力ノード324fdに接続され、ｐチャネルＭＯＳトランジスタ324fiとで、ｐチャネルカレントミラー回路を構成するｐチャネルＭＯＳトランジスタ324fjと、出力ノード324fdとノード324fkとの間に接続され、ゲートが出力ノード324fcに接続されるｎチャネルＭＯＳトランジスタ324fmと、出力ノード324fcとノード324fnとの間に接続され、ゲートがノード324fcに接続され、ｎチャネルＭＯＳトランジスタ324fmとでｎチャネルカレントミラー回路を構成するｎチャネルＭＯＳトランジスタ324fpと、ノード324fkとノード324fnとの間に接続され、ゲートが入力ノード324faに接続されるｎチャネル入力トランジスタ324fqと、ノード324fnと接地電位ノード300bとの間に接続され、ゲートにｎチャネル電流制御信号Vn を受けるｎチャネル電流制御トランジスタ324frとを有する。また、ｐチャネルカレントミラー回路およびｎチャネルカレントミラー回路はクローズドループを形成している。 The differential amplifier circuit 324f is connected between the clock for the internal power supply potential node 300d and node 324Fe, a p-channel current control transistor 324ff receiving the p-channel current control signal V p to the gate, the node 324Fe and node 324fg And a p-channel input transistor 324fh having a gate connected to the input node 324fb, a p-channel MOS transistor 324fi connected between the node 324fe and the output node 324fd, and a gate connected to the output node 324fd. Connected between the node 324fg and the output node 324fc, the gate is connected to the output node 324fd, and the p-channel MOS transistor 324fi, the p-channel MOS transistor 324fj forming the p-channel current mirror circuit, and the output node 324fd. N-channel MOS transistor connected between node 324fk and a gate connected to output node 324fc 324fm, an n-channel MOS transistor 324fp connected between the output node 324fc and the node 324fn, a gate connected to the node 324fc, and an n-channel MOS transistor 324fm forming an n-channel current mirror circuit; connected between 324Fn, receives the n-channel input transistors 324fq having a gate connected to the input node 324Fa, is connected between the node 324Fn and the ground potential node 300b, the n-channel current control signal V n to the gate n A channel current control transistor 324fr. The p-channel current mirror circuit and the n-channel current mirror circuit form a closed loop.

　図２０は他の内部クロック信号発生回路324を示す回路図で、図２０において324gは相補の入力ノード324gaおよび324gbと、相補の出力ノード324gcおよび324gdを有し、入力ノード324gaの電位が324gbの電位より高いと出力ノード324gcの電位が324gdの電位よりも高くなるように入力ノード324gaおよび324gbに生じた電位差よりも大きい電位差を生じさせ、入力ノード324gaの電位が324gbの電位より低いと出力ノード324gcの電位が324gdの電位よりも低くなるように入力ノード324gaおよび324gbに生じた電位差よりも大きい電位差を生じさせる差動増幅回路である。 FIG. 20 is a circuit diagram showing another internal clock signal generation circuit 324. In FIG. 20, 324g has complementary input nodes 324ga and 324gb and complementary output nodes 324gc and 324gd, and the potential of the input node 324ga is 324gb. When the potential is higher than the potential, a potential difference larger than the potential difference generated between the input nodes 324ga and 324gb is generated so that the potential of the output node 324gc is higher than the potential of 324gd, and when the potential of the input node 324ga is lower than the potential of 324gb, The differential amplifier circuit generates a potential difference larger than the potential difference generated between the input nodes 324ga and 324gb so that the potential of 324gc is lower than the potential of 324gd.

　この差動増幅回路324gは、クロック用内部電源電位ノード300dとノード324geとの間に接続され、ゲートにｐチャネル電流制御信号Vp を受けるｐチャネル電流制御トランジスタ324gfと、ノード324geとノード324ggとの間に接続され、ゲートが出力ノード324gdに接続されるｐチャネルＭＯＳトランジスタ324ghと、ノード324ggと出力ノード324giとの間に接続され、ゲートが入力ノード324gaに接続されるｐチャネル入力トランジスタ324giと、出力ノード324gdとノード324gjとの間に接続され、ゲートが入力ノード324gaに接続され、ｐチャネル入力トランジスタ324giとでインバータを構成しているｎチャネル入力トランジスタ324gkと、ノード324ggと出力ノード324gcとの間に接続され、ゲートが入力ノード324gbに接続されるｐチャネル入力トランジスタ324gmと、出力ノード324gcとノード324gjとの間に接続され、ゲートが入力ノード324gbに接続され、ｐチャネル入力トランジスタ324gmとでインバータを構成するｎチャネル入力トランジスタ324gnと、ノード324gjとノード324gpとの間に接続され、ゲートが出力ノード324gdに接続されるｎチャネルＭＯＳトランジスタ324gqと、ノード324gpと接地電位ノード300bとの間に接続され、ゲートにｎチャネル電流制御信号Vn を受けるｎチャネル電流制御トランジスタ324grとを有する。 The differential amplifier circuit 324g is connected between the clock for the internal power supply potential node 300d and node 324Ge, a p-channel current control transistor 324gf receiving the p-channel current control signal V p to the gate, the node 324Ge and node 324gg A p-channel MOS transistor 324gh having a gate connected to the output node 324gd, a p-channel input transistor 324gi connected between the node 324gg and the output node 324gi, and a gate connected to the input node 324ga. An n-channel input transistor 324gk connected between the output node 324gd and the node 324gj, a gate connected to the input node 324ga, and an inverter formed by the p-channel input transistor 324gi, a node 324gg and the output node 324gc. A p-channel input transistor 324gm having a gate connected to the input node 324gb, and an output node 324gc Connected to the node 324gj, the gate is connected to the input node 324gb, the n-channel input transistor 324gn forming an inverter with the p-channel input transistor 324gm, and connected between the node 324gj and the node 324gp, It has a n-channel MOS transistor 324gq connected to the output node 324Gd, is connected between the node 324gp and a ground potential node 300b, and an n-channel current control transistor 324gr receiving the n-channel current control signal V n to the gate.

　図２１は図１８から図２０に示されたリングオシレータからなる内部クロック信号発生回路324の動作を示すタイミング図で、最終段の差動増幅回路324b、324fまたは324gの出力ノード324bc,324bd、324fc,324fdまたは324gc,324gdの電位Vout ,/Vout は図２１の（ａ）に示すように内部電源電位intVccと接地電位GNDとの間でフルスイングしない。そして、図２１の（ａ）に示すように時刻ｔ1 からｔ2 の期間で電位Vout が/Vout よりも高くなると内部クロック信号intCLKは図２１の（ｂ）に示すようにＨレベルとなり、図２１の（ａ）に示すように時刻ｔ2 からｔ3 の期間で電位Vout が/Vout よりも低くなると内部クロック信号intCLKは図２１の（ｂ）に示すようにＬレベルとなり、以後同様に発振する。 FIG. 21 is a timing chart showing the operation of the internal clock signal generation circuit 324 comprising the ring oscillator shown in FIGS. 18 to 20. The output nodes 324bc, 324bd, 324fc of the final differential amplifier circuit 324b, 324f or 324g are shown. , 324Fd or 324gc, 324gd potential V out, / V out does not fully swing between the internal power supply potential intVcc and the ground potential GND as shown in FIG. 21 (a). Then, as shown in FIG. 21A, when the potential V out becomes higher than / V out during the period from time t 1 to t 2 , the internal clock signal intCLK becomes H level as shown in FIG. 21B. , the internal clock signal intCLK the potential V out from time t 2 for a period of t 3 becomes lower than / V out as shown in (a) of FIG. 21 becomes L level as shown in (b) of FIG. 21, Thereafter, it oscillates similarly.

　以上のようにこの実施の形態７においても、ｐチャネル電流制御信号Vp が低下し、ｎチャネル電流制御信号Vn が上昇すると内部クロック信号intCLKの周波数が大きくなり、ｐチャネル電流制御信号Vp が上昇し、ｎチャネル電流制御信号Vn が低下すると内部クロック信号intCLKの周波数が大きくなり実施の形態１から実施の形態５と同様に内部クロック信号intCLKが外部クロック信号extCLKにロックされ、その他の回路も実施の形態１から実施の形態５までと同様に動作し、同様の効果を奏する。 Above, also in the seventh embodiment, reduces the p-channel current control signal V p, the n-channel current control signal V n is increased the greater the frequency of the internal clock signal intCLK, p-channel current control signal V p There rises, n-channel current control signal V n is likewise an internal clock signal intCLK the fifth embodiment from the first embodiment increases the frequency of the internal clock signal intCLK the drops is locked to the external clock signal extCLK, other The circuit operates in the same manner as in the first to fifth embodiments, and has the same effect.

　さらにこれに加え、内部クロック信号発生回路324をそれぞれが相補の入力信号を増幅して相補の出力信号を出力する３段の差動増幅回路324b,324fまたは324gで構成されたリングオシレータで形成したので、差動増幅回路324b,324fまたは324gが相補入力の微小な電位差を増幅して次段の差動増幅回路324b,324fまたは324gに伝えるため、相補出力の変化が初段から最終段に伝わって再び初段の差動増幅回路324b,324fまたは324gに戻ってくるまでの時間が短く、また、差動増幅回路324b,324fまたは324g。の相補出力は内部電源電位intCLKと接地電位GNDとの間でフルスイングしないため、相補出力の変化が速い。従って高周波数の内部クロック信号を出力することができ、第１のクロック信号入力ノードに与えられるクロック信号が高周波数でも内部クロック信号をロックさせることができる。
実施の形態８．
　以下にこの発明の実施の形態８であるSRAMが使用されたコンピュータについて、図２２および図２３に基づいて説明する。この実施の形態８が実施の形態１から実施の形態７と異なる点は、SRAM300の内部電源電位発生回路310a、クロック用内部電源電位発生回路310bおよび内部クロック信号同期回路320の構成で、内部クロック信号同期回路320が新たに図２２に示された内部クロック信号intCLKが外部クロック信号extCLKにロックしたことを示すロックイン信号LKを出力するロックイン検出回路326を有し、内部電源電位発生回路310aおよびクロック用内部電源電位発生回路310bがロックイン信号LKが図２３に示すようにロックインを示すＨレベルになると電流制御トランジスタ316aのゲート電位Vg を保持する保持回路316cを有し、この内部電源電位発生回路310aおよびクロック用内部電源電位発生回路310bにおける差動増幅回路316baおよび316bbがロックイン信号LKの反転信号/LKを受け、この反転ロックイン信号/LKがロックインを示すＬレベルになると非活性化される。以下、実施の形態１から実施の形態７と同じものには同一符号を付けて説明を省略し、異なる点について説明する。 In addition to this, the internal clock signal generating circuit 324 is formed by a ring oscillator composed of three stages of differential amplifier circuits 324b, 324f or 324g, each of which amplifies a complementary input signal and outputs a complementary output signal. Therefore, the differential amplifier circuit 324b, 324f or 324g amplifies the minute potential difference of the complementary input and transmits it to the next stage differential amplifier circuit 324b, 324f or 324g. The time it takes to return to the first-stage differential amplifier circuit 324b, 324f or 324g again is short, and the differential amplifier circuit 324b, 324f or 324g. Of the complementary output does not make a full swing between the internal power supply potential intCLK and the ground potential GND, so that the change of the complementary output is fast. Accordingly, a high-frequency internal clock signal can be output, and the internal clock signal can be locked even if the clock signal applied to the first clock signal input node is high frequency.
Embodiment 8 FIG.
Hereinafter, a computer using an SRAM according to an eighth embodiment of the present invention will be described with reference to FIGS. The eighth embodiment is different from the first to seventh embodiments in that the configuration of the internal power supply potential generation circuit 310a, the internal power supply potential generation circuit for clock 310b and the internal clock signal synchronization circuit 320 of the SRAM 300 is different from that of the first embodiment. The signal synchronization circuit 320 has a lock-in detection circuit 326 that outputs a lock-in signal LK indicating that the internal clock signal intCLK newly shown in FIG. 22 is locked to the external clock signal extCLK, and the internal power supply potential generation circuit 310a and it has a holding circuit 316c for holding the gate electric potential V g of the current control transistor 316a and the clock for the internal power supply potential generation circuit 310b has a lock-in signal LK becomes H level indicating the lock-in as shown in FIG. 23, the internal Differential amplifier circuits 316ba and 316bb in power supply potential generation circuit 310a and clock internal power supply potential generation circuit 310b receive inverted signal / LK of lock-in signal LK, and Is deactivated when the inverted lock-in signal / LK becomes L level indicating lock-in. Hereinafter, the same components as those of the first to seventh embodiments will be denoted by the same reference numerals, and the description thereof will be omitted. Only different points will be described.

　図２２はこの実施の形態８における内部クロック信号同期回路320のロックイン検出回路326の回路図を示しており、このロックイン検出回路326は位相比較回路321からの比較信号/UPおよびDOWNを受け、この２つの信号のレベルが同じであると外部電源電位extVccレベルのＨレベル、異なるとＬレベルとなる信号を出力するexNOR回路326aと、外部電源電位ノード300aとノード326bとの間に接続され、ゲートがexNOR回路326aの出力を受けるｐチャネルＭＯＳトランジスタ326cと、ノード326bと接地電位ノード300bとの間に接続される抵抗素子326dと、ノード326bとロックイン信号LKが出力される出力ノード326eとの間に接続されるインバータ326fとを有する。 FIG. 22 is a circuit diagram of lock-in detection circuit 326 of internal clock signal synchronization circuit 320 according to the eighth embodiment. Lock-in detection circuit 326 receives comparison signals / UP and DOWN from phase comparison circuit 321. An exNOR circuit 326a that outputs a signal at the H level of the external power supply potential extVcc level when the levels of the two signals are the same, and a signal at the L level when the levels are different, is connected between the external power supply potential nodes 300a and 326b. , A p-channel MOS transistor 326c having a gate receiving the output of exNOR circuit 326a, a resistance element 326d connected between node 326b and ground potential node 300b, and an output node 326e for outputting node 326b and lock-in signal LK. And an inverter 326f connected between the inverter and the inverter.

　そして、内部クロック信号intCLKが外部クロック信号extCLKにロックされておらず、比較信号/UPおよびDOWNがそれぞれ活性のＬレベルおよびＨレベルになる時間が長いと、exNOR回路326aの出力がＬレベルになる時間が長いのでノード326bへの充電量が多くなり、このノード326bの電位はほぼextVCCとなり、ロックイン信号LKはインバータ326fによりＬレベルにされる。また、内部クロック信号intCLKが外部クロック信号extCLKにロックされるにつれて、比較信号/UPおよびDOWNがそれぞれ活性のＬレベルおよびＨレベルになる時間がほとんどなくなってくると、exNOR回路326aの出力がＬレベルになる時間が短いのでノード326bへの充電量が少なくなり、ノード326bから抵抗素子326dを介しての放電量の方が多くなり、ノード326bの電位はほぼ接地電位GNDとなり、ロックイン信号LKはインバータ326fにより外部電源電位extVccレベルのＨレベルにされる。 If the internal clock signal intCLK is not locked to the external clock signal extCLK and the comparison signals / UP and DOWN are active L level and H level respectively for a long time, the output of the exNOR circuit 326a becomes L level. time becomes large charge amount for the long the node 326b, the potential of the node 326b is substantially EXTV CC, and the lock-in signal LK is by the inverter 326f to L level. Also, as the internal clock signal intCLK is locked to the external clock signal extCLK, when the time for the comparison signals / UP and DOWN to become active L level and H level almost disappears, the output of the exNOR circuit 326a becomes L level. Is shorter, the amount of charge to the node 326b decreases, the amount of discharge from the node 326b via the resistor 326d increases, the potential of the node 326b becomes almost the ground potential GND, and the lock-in signal LK becomes It is set to the H level of the external power supply potential extVcc level by the inverter 326f.

　図２３は内部電源電位発生回路310aの回路図を示しており、クロック用内部電源電位発生回路310bも同じ回路構成である。図２３において、差動増幅回路316baは外部電源電位ノード300aとノード316bjとの間に接続され、ゲートがノード316bkに接続されるｐチャネルＭＯＳトランジスタ316bmと、外部電源電位ノード300aとノード316bkとの間に接続され、ゲートがノード316bkに接続され、ｐチャネルＭＯＳトランジスタ316bmとでカレントミラー回路を構成するｐチャネルＭＯＳトランジスタ316bnと、ノード316bjとノード316bpとの間に接続され、ゲートが内部電源電位intVccを受けるｎチャネルＭＯＳトランジスタ316bqと、ノード316bkとノード316bpとの間に接続され、ゲートが基準電位Vref を受ける316brと、ノード316bpと接地電位ノード300bとの間に接続され、ゲートがロックイン信号LKの反転信号/LKを受けるｎチャネルＭＯＳトランジスタ316bsとを有する。また、差動増幅回路316bbもこの差動増幅回路316baと同じ構成となっている。そして、ロックイン信号LKがロックインを示すＨレベルになると、この反転信号/LKはＬレベルとなりｎチャネルＭＯＳトランジスタ316bsが非導通状態となって差動増幅回路316baおよび316bbは非活性化される。 FIG. 23 is a circuit diagram of the internal power supply potential generation circuit 310a, and the clock internal power supply potential generation circuit 310b has the same circuit configuration. In FIG. 23, a differential amplifier circuit 316ba is connected between an external power supply potential node 300a and a node 316bj, a p-channel MOS transistor 316bm having a gate connected to the node 316bk, and an external power supply potential node 300a and a node 316bk. And a gate connected to the node 316bk, a p-channel MOS transistor 316bn forming a current mirror circuit with the p-channel MOS transistor 316bm, a node connected between the node 316bj and the node 316bp, and a gate connected to the internal power supply potential. n-channel MOS transistor 316bq receiving intVcc, connected between node 316bk and node 316bp, gate connected to 316br receiving reference potential Vref , node 316bp connected to ground potential node 300b, and gate locked And n-channel MOS transistor 316bs receiving inverted signal / LK of in signal LK. Further, the differential amplifier circuit 316bb has the same configuration as the differential amplifier circuit 316ba. When lock-in signal LK attains H-level indicating lock-in, inverted signal / LK attains L-level, n-channel MOS transistor 316bs is turned off, and differential amplifier circuits 316ba and 316bb are inactivated. .

　また、保持回路316cはロックイン信号LKおよび電流制御トランジスタ316aのゲート電位Vg を受け、ロックイン信号LKがＬレベルからＨレベルへ変化したときのゲート電位Vinをデジタル信号に変換して記憶し、この記憶したデジタル信号をアナログ信号AGとして出力する電位記憶回路316caと、外部電源電位ノード300aとノード316cbとの間に接続されるｐチャネルＭＯＳトランジスタ316ccと、電位記憶回路316caからのアナログ信号AGとノード316cbの電位を受け、出力がｐチャネルＭＯＳトランジスタ316ccのゲートに接続され、オペアンプ323dと同じ構成のオペアンプ316cdと、ノード316cbとノード316bdとの間に接続され、ロックイン信号LKおよびこの反転信号/LKを受け、これらの信号がそれぞれ内部クロック信号intCLKが外部クロック信号extCLKにロックされたことを示すＨレベルおよびＬレベルになると導通状態となるトランスファゲート316ceと、ノード316bdと外部電源電位extVccと接地電位GNDとの間の電位（この実施の形態では外部電源電位extVccの半分の電位extVcc/2）が与えられるノード316cfとの間に接続される高抵抗値の抵抗素子316cgを有するスタートアップ回路316chとを有する。 The holding circuit 316c receives the gate electric potential V g of the lock-in signal LK and the current control transistor 316a, stores the gate potential V in is converted into a digital signal when the lock-in signal LK is changed from L level to H level A potential storage circuit 316ca for outputting the stored digital signal as an analog signal AG, a p-channel MOS transistor 316cc connected between the external power supply potential node 300a and the node 316cb, and an analog signal from the potential storage circuit 316ca. AG and the potential of the node 316cb, the output is connected to the gate of the p-channel MOS transistor 316cc, connected between the operational amplifier 316cd having the same configuration as the operational amplifier 323d, and between the node 316cb and the node 316bd, and the lock-in signal Receiving the inverted signal / LK, these signals indicate that the internal clock signal intCLK has been locked to the external clock signal extCLK, respectively. Transfer gate 316ce, which becomes conductive when the level becomes H level or L level, and a potential between the node 316bd, the external power supply potential extVcc, and the ground potential GND (in this embodiment, a potential extVcc / 2 which is half of the external power supply potential extVcc). ) And a start-up circuit 316ch having a high-resistance resistance element 316cg connected between the node 316cf.

　そして、トランスファゲート316ceは、ノード316cbとノード316bdとの間に接続され、ゲートにロックイン信号LKを受けるｎチャネルＭＯＳトランジスタ316ciおよびノード316cbとノード316bdとの間にｎチャネルＭＯＳトランジスタ316ciと並列に接続され、ゲートにロックイン信号LKの反転信号/LKを受けるｐチャネルＭＯＳトランジスタ316cjを有している。 The transfer gate 316ce is connected between the node 316cb and the node 316bd, receives the lock-in signal LK at the gate, and is connected between the node 316cb and the node 316bd in parallel with the n-channel MOS transistor 316ci. It has a p-channel MOS transistor 316cj connected thereto and receiving at its gate an inverted signal / LK of the lock-in signal LK.

　さらに、電位記憶回路316caは図１２に示された電位記憶回路323iaにおいて、駆動される電源電位を内部電源電位intVccから外部電源電位extVccに変更し、保持信号HDに変えてロックイン信号LKにしたものが使用されている。従って、この保持回路316cは図１２に示された電位保持回路323iと同様に動作して内部クロック信号intCLKが外部クロック信号extCLKにロックされた時の電流制御トランジスタ316aのゲート電位Vg を保持する。また、外部電源電位extVccの投入時はスタートアップ回路316chを介して最適値に近いゲート電位Vg をあらかじめ与えておくことで早く電流供給ノード312に与えられる電流Is を最適値にすることができる。また、チャージポンプ回路316bgによる電流制御トランジスタ316aのゲートの充放電が開始されれば、この充放電電流の方が高抵抗値の抵抗素子316cgを流れる電流に比べればはるかに大きいので、スタートアップ回路316chはほとんど動作に寄与しなくなる。 Further, the potential storage circuit 316ca changes the driven power supply potential from the internal power supply potential intVcc to the external power supply potential extVcc in the potential storage circuit 323ia shown in FIG. 12, and changes the hold signal HD to the lock-in signal LK. Things are used. Accordingly, the hold circuit 316c holds the gate electric potential V g of the current control transistor 316a when the internal clock signal intCLK is locked to the external clock signal extCLK operates similarly to the potential holding circuit 323i shown in FIG. 12 . Further, it is possible to optimize value current I s given early current supply node 312 that the time of turn-on of the external power supply potential extVcc is in advance given a gate voltage V g is close to the optimum value through a start-up circuit 316ch . Also, when charging / discharging of the gate of the current control transistor 316a by the charge pump circuit 316bg is started, the charging / discharging current is much larger than the current flowing through the high-resistance resistance element 316cg. Hardly contributes to the operation.

　また、クロック用内部電源電位310bにおいては、ロックイン信号LKの替わりに外部クロック信号extCLKが供給されなくなるとＨレベルとなる保持信号HDを入力して外部クロック信号extCLKが供給されなくなるとこのときの電流制御トランジスタ316aのゲート電位Vg が保持されるようにすることで、外部クロック信号extCLKが再供給されたときに素早く電流供給ノード312に与える電流Is を最適値にすることができる。 Also, at the clock internal power supply potential 310b, when the external clock signal extCLK is not supplied instead of the lock-in signal LK, the holding signal HD which becomes H level is input, and when the external clock signal extCLK is not supplied, by the gate electric potential V g of the current control transistor 316a is to be held, can be optimized value current I s to be supplied to the quick current supply node 312 when an external clock signal extCLK is resupplied.

　以上のようにこの実施の形態８においても、安定した内部電源電位intVccが供給され、実施の形態１から実施の形態７までと同様に動作し、同様の効果を奏する。さらにこれに加え、電流制御トランジスタ316aのゲート電位Vg を保持する保持回路316cを設けたので、電流供給ノード312に与える電流供給量Is の最適値を維持することができる。従って安定した内部電源電位intVccが得られる。 As described above, also in the eighth embodiment, the stable internal power supply potential intVcc is supplied, the operation is performed in the same manner as in the first to seventh embodiments, and the same effect is obtained. In addition to this, since there is provided a holding circuit 316c for holding the gate electric potential V g of the current control transistor 316a, it is possible to maintain the optimum value of the current supply amount I s to be supplied to the current supply node 312. Therefore, a stable internal power supply potential intVcc is obtained.

　また、外部電源電位intVCC投入時に電流制御トランジスタ316aのゲート電位Vg を最適値に近いextVCC/2にするスタートアップ回路316chを設けたので、電源電位投入後に素早く電流供給量を最適の状態にすることができる。
実施の形態９．
　以下にこの発明の実施の形態９であるSRAMが使用されたコンピュータについて説明する。この実施の形態９が実施の形態２から実施の形態５と異なる点は、実施の形態２から実施の形態５ではSRAM300における保持信号HDおよび/HDが内部クロック信号同期回路320における外部クロック信号入力ノード321aに外部クロック信号extCLKの供給が中断されるとそれぞれＨレベルおよびＬレベルとなっていたが、この実施の形態９においては外部からのクロック制御によりこの保持信号HDおよび/HDをそれぞれＨレベルおよびＬレベルにできる点で異なる。 Further, since there is provided a startup circuit 316ch to EXTV CC / 2 close to the optimum value the gate electric potential V g of the current control transistor 316a when the external power supply potential intV CC turned quickly current supply amount after the power supply potential is turned to the optimum state can do.
Embodiment 9 FIG.
Hereinafter, a computer using an SRAM according to a ninth embodiment of the present invention will be described. The difference between the ninth embodiment and the second to fifth embodiments is that in the second to fifth embodiments, the holding signals HD and / HD in the SRAM 300 are connected to the external clock signal input in the internal clock signal synchronization circuit 320. When the supply of the external clock signal extCLK to the node 321a is interrupted, the level is changed to the H level and the L level, respectively. And L level.

　以上のようにこの実施の形態９のSRAM300は外部からのクロック制御によりこの保持信号HDおよび/HDをそれぞれＨレベルおよびＬレベルにできるようにしたことにより、外部クロック信号入力ノード321aに外部クロック信号extCLKの供給が中断されるときだけでなく、例えば電源を投入したまま長時間コンピュータを使用しないときに、コンピュータが消費電力を減らすスリープモードに入ると、消費電力を減少させるいくつかの動作と併せて外部クロック信号発生回路100の外部クロック信号extCLKの周波数を低下させて消費電力を減少させるような場合、SRAM300の外部からのクロック制御により保持信号HDおよび/HDをそれぞれＨレベルおよびＬレベルにして周波数を低下させる前の状態を保持しておくことで、コンピュータが使用され始めて外部クロック信号extCLKが元の状態に戻ったときに保持信号HDおよび/HDをそれぞれＬレベルおよびＨレベルに戻すとすぐに内部クロック信号intCLKが外部クロック信号extCLKにロックする。
実施の形態１０．
　以下にこの発明の実施の形態１０であるSRAMが使用されたコンピュータについて図２５に基づいて説明する。この実施の形態１０が実施の形態１から実施の形態７と異なる点は内部電源電位発生回路310aおよび310bの構成で、この構成の異なる点について説明し、同じものについては説明を省略する。 As described above, the SRAM 300 according to the ninth embodiment allows the holding signals HD and / HD to be at H level and L level, respectively, by external clock control, so that the external clock signal is input to the external clock signal input node 321a. Not only when the supply of extCLK is interrupted, but also when the computer goes into sleep mode to reduce power consumption, for example, when the computer is not used for a long time while the power is turned on, it is combined with several actions to reduce power consumption. In the case where the power consumption is reduced by lowering the frequency of the external clock signal extCLK of the external clock signal generation circuit 100, the holding signals HD and / HD are set to H level and L level by clock control from outside the SRAM 300, respectively. By maintaining the state before the frequency was lowered, the external clock could be used when the computer started to be used. The internal clock signal intCLK is locked to the external clock signal extCLK as soon as the holding signals HD and / HD return to the L level and the H level, respectively, when the clock signal extCLK returns to the original state.
Embodiment 10 FIG.
A computer using the SRAM according to the tenth embodiment of the present invention will be described below with reference to FIG. The tenth embodiment differs from the first to seventh embodiments in the configuration of internal power supply potential generating circuits 310a and 310b. Only the differences of this configuration will be described, and the description of the same components will be omitted.

　図２５はこの実施の形態１０のSRAMの内部電源電位発生回路310aおよび310bの回路図を示しており、この図２５に示された内部電源電位発生回路310aおよび310bが図２に示された実施の形態１から実施の形態７における内部電源電位発生回路310aおよび310bの回路図と異なる点は、まず定電圧回路311に新たに外部電源電位ノード300aと内部電源電位ノード300cとの間に接続され、ゲートに差動増幅回路314からのドライバ制御信号DRVA（これは基準電位Vref と内部電源電位intVCCとの電位差の増幅信号でアナログ信号である）を受け、内部電源電位intVCCが基準電位Vref よりも低いと導通状態とされるアナログ制御ドライバトランジスタ311aが追加されている点、差動増幅回路314に新たに外部電源電位ノード300aとノード314iとの間に接続され、ゲートがノード314bに接続されるｐチャネルＭＯＳトランジスタ314jと、ノード314iとノード314dとの間に接続され、ゲートに基準電位Vref を受けるｎチャネルＭＯＳトランジスタ314kが追加されている点で異なる。 FIG. 25 is a circuit diagram showing the internal power supply potential generating circuits 310a and 310b of the SRAM according to the tenth embodiment. The internal power supply potential generating circuits 310a and 310b shown in FIG. The difference from the circuit diagrams of internal power supply potential generating circuits 310a and 310b in the first to seventh embodiments is that a constant voltage circuit 311 is newly connected between external power supply potential node 300a and internal power supply potential node 300c. The gate receives a driver control signal DRVA from the differential amplifier circuit 314 (this is an amplified signal of a potential difference between the reference potential Vref and the internal power supply potential intV CC ), and the internal power supply potential intV CC becomes the reference potential. An analog control driver transistor 311a which is turned on when the voltage is lower than Vref is added.The differential amplifier circuit 314 is newly connected between the external power supply potential node 300a and the node 314i, and the gate is connected to the node 314b. To And p-channel MOS transistor 314j is continued, is connected between the node 314i and node 314d, except that n-channel MOS transistor 314k receiving the reference potential V ref to the gate has been added.

　また、差動増幅回路314の出力ノード314iとドライバトランジスタ315のゲートとの間に内部電源電位intVCCが基準電位Vref よりもVref /10程度以上低下するとドライバ制御信号DRVDをextVCC-2｜Vthp ｜（Vthp はｐチャネルＭＯＳトランジスタのしきい値電圧）とし、さもなくばextVCCとする（つまり差動増幅回路314から出力されるアナログ信号をデジタル信号のドライバ制御信号DRVDに変換する）バッファ回路311bを新たに設けてドライバトランジスタ315を内部電源電位が基準電位よりもVref /10程度以上低下すると導通状態としてデジタル制御している点でも異なる。このようにデジタル制御ドライバトランジスタ315とアナログ制御ドライバトランジスタ311aとを混在させた内部電源電位発生回路を、ミックスドモード(Mixed-mode)内部電源電位発生回路と呼ぶことにする。 Further, when the internal power supply potential intV CC is lower than the reference potential V ref by about V ref / 10 or more between the output node 314i of the differential amplifier circuit 314 and the gate of the driver transistor 315, the driver control signal DRVD is changed to extV CC -2 | V thp | (V thp is the threshold voltage of the p-channel MOS transistor), otherwise extV CC (that is, the analog signal output from the differential amplifier circuit 314 is converted into a digital driver control signal DRVD) Another difference is that the buffer circuit 311b is newly provided, and the driver transistor 315 is digitally controlled to be in a conductive state when the internal power supply potential is lower than the reference potential by Vref / 10 or more. Such an internal power supply potential generating circuit in which the digital control driver transistor 315 and the analog control driver transistor 311a are mixed is referred to as a “mixed-mode” internal power supply potential generating circuit.

　また、電流供給回路316において、内部電源電位intVCCと基準電位Vref との電位差を増幅した比較回路316bcからのアナログな出力電位Vaによって制御され、内部電源電位intVCCが基準電位Vref よりも高いと電流制御トランジスタ316aのゲートを充電し、低いと放電するアナログチャージポンプ回路316bgに定電流源として作用するｐチャネルＭＯＳトランジスタ316bwとｎチャネルＭＯＳトランジスタ316bxとを新たに追加している点、バッファ回路316buおよび316bvを有し、比較回路316bcからのアナログな出力電位Vaを内部電源電位intVCCが基準電位Vref からVref /10以上低くなると接地電位GNDとなり、さもなくば外部電源電位extVCCとなるデジタルな出力電位DVu および内部電源電位intVCCが基準電位Vref よりもVref /10以上高くなると外部電源電位extVCCとなり、さもなくば接地電位GNDとなるデジタルな出力電位DVd に変換するデジタル変換回路316btを新たに追加している点、およびデジタル変換回路316btからのデジタルな出力電位DVu およびDVd によって制御され、内部電源電位intVCCが基準電位Vref よりもVref /10以上高くなると電流制御トランジスタ316aのゲートを充電し、Vref /10以上低くなると電流制御トランジスタ316aのゲートを放電するデジタルチャージポンプ回路316cを新たに追加している点である。 Further, the current supply circuit 316 is controlled by the analog output voltage Va from the comparison circuit 316bc obtained by amplifying the potential difference between the internal power supply potential intV CC and a reference potential V ref, than the internal power supply potential intV CC reference potential V ref A point where a p-channel MOS transistor 316bw and an n-channel MOS transistor 316bx acting as a constant current source are added to an analog charge pump circuit 316bg which charges the gate of the current control transistor 316a when high and discharges when the low is low It has circuits 316bu and 316bv, and the analog output potential Va from the comparison circuit 316bc becomes the ground potential GND when the internal power supply potential intV CC becomes lower than the reference potential V ref by V ref / 10 or more, and otherwise becomes the external power supply potential extV CC when it comes to digital output voltage DV u and the internal power supply potential intV CC is higher V ref / 10 or more than the reference potential V ref external power supply potential EXTV CC next, also without That are newly added digital converter 316Bt for converting into play ground potential GND to become a digital output voltage DV d, and is controlled by the digital output voltage DV u and DV d from the digital conversion circuit 316Bt, internal power supply A digital charge pump circuit 316c that charges the gate of the current control transistor 316a when the potential intV CC becomes higher than the reference potential V ref by V ref / 10 or more, and discharges the gate of the current control transistor 316a when the potential becomes lower than V ref / 10 or more. Is added to

　バッファ回路311bはしきい値電圧Vthp を有するｐチャネルＭＯＳトランジスタ311ba,311bb,311bcおよび定電流源として作用するｎチャネルＭＯＳトランジスタ311bdから構成され、extVCC-3｜Vthp ｜の制限電位LMTを出力する制限電位発生回路と、ｐチャネルＭＯＳトランジスタ311beおよびｎチャネルＭＯＳトランジスタ311bfから構成されるインバータと、ｐチャネルＭＯＳトランジスタ311bgおよびｎチャネルＭＯＳトランジスタ311bhから構成されるインバータと、しきい値電圧Vthp を有し、ノード311biと接地電位ノード300bとの間に接続され、ゲートに制限電位LMTを受けてノード311biにLMT+｜Vthp ｜＝extVCC-2｜Vthp ｜の電位を与えるｐチャネルＭＯＳトランジスタ311bjからなる下限電位供給回路を有する。 The buffer circuit 311b is a p-channel MOS transistor 311ba having a threshold voltage V thp, 311bb, is an n-channel MOS transistor 311bd acting as 311bc and a constant current source, extV CC -3 | V thp | of the limit potential LMT A limiting potential generating circuit to output, an inverter including p-channel MOS transistor 311be and n-channel MOS transistor 311bf, an inverter including p-channel MOS transistor 311bg and n-channel MOS transistor 311bh, and threshold voltage V thp P-channel MOS which is connected between node 311bi and ground potential node 300b, applies a potential of LMT + | V thp | = extV CC -2 | V thp | A lower-limit potential supply circuit including a transistor 311bj is provided.

　また、デジタルチャージポンプ回路316cは定電流源として作用するｐチャネルＭＯＳトランジスタ316caおよびｎチャネルＭＯＳトランジスタ316cdと、ゲートにデジタル変換回路316btからの出力電位DVu および出力電位DVd をそれぞれ受けるｐチャネルＭＯＳトランジスタ316cbおよびｎチャネルＭＯＳトランジスタ316ccとを有する。そして、この実施の形態ではデジタル制御ドライバトランジスタのチャネル幅をアナログ制御ドライバトランジスタのチャネル幅よりも大きくしている。また、デジタルチャージポンプ回路316cを構成するトランジスタのチャネル幅もアナログチャージポンプ回路316bgを構成するトランジスタのチャネル幅よりも大きくしている。 Further, p-channel MOS receiving digital charge pump circuit 316c is a p-channel MOS transistors 316ca and n-channel MOS transistor 316cd acting as a constant current source, the gate to the output voltage DV u and the output potential DV d from the digital conversion circuit 316bt respectively It has a transistor 316cb and an n-channel MOS transistor 316cc. In this embodiment, the channel width of the digital control driver transistor is larger than the channel width of the analog control driver transistor. Further, the channel width of the transistor forming the digital charge pump circuit 316c is also larger than the channel width of the transistor forming the analog charge pump circuit 316bg.

　次に、以上のように構成されたミックスドモード内部電源電位発生回路310aおよび310bの動作について説明する。まず、内部電源電位intVCCが基準電位発生回路313から出力される基準電位Vref よりも低くなるとこれを受けて差動増幅回路314から出力されるドライバ制御信号DRVAは内部電源電位intVCCが低下するに連れてアナログ制御ドライバトランジスタ311aの導通／非導通の境目付近の電位から次第に低下し接地電位に近づく。するとアナログ制御ドライバトランジスタ311aのコンダクタンスはこのアナログドライバ制御信号DRVAが接地電位に向けて低下するに連れて次第に大きくなり、従ってこのアナログ制御ドライバトランジスタ311aを通って電源電位ノード300aから内部電源電位ノード300cに流れる電流も次第に大きくなっていく。 Next, the operation of mixed mode internal power supply potential generating circuits 310a and 310b configured as described above will be described. First, when the internal power supply potential intV CC becomes lower than the reference potential V ref output from the reference potential generation circuit 313, the driver control signal DRVA output from the differential amplifier circuit 314 receives the internal power supply potential int V CC to reduce the internal power supply potential int V CC. As the voltage increases, the potential of the analog control driver transistor 311a near the boundary between conduction and non-conduction gradually decreases and approaches the ground potential. Then, the conductance of the analog control driver transistor 311a gradually increases as the analog driver control signal DRVA decreases toward the ground potential. Therefore, the power supply potential node 300a and the internal power supply potential node 300c pass through the analog control driver transistor 311a. The current flowing through the battery gradually increases.

　一方、内部電源電位intVCCが基準電位Vref からVref /10以上低下するまでは差動増幅回路314における出力ノード314iの電位がバッファ311bにおけるトランジスタ311beおよび311bfから構成されるインバータの論理しきい値よりも高い電位となるので、バッファ回路311bから出力されるデジタルドライバ制御信号DRVDは外部電源電位extVCCとなり、デジタル制御ドライバトランジスタ315は非導通状態とされており、従って内部電源電位intVCCが基準電位Vref より低下しても、アナログ制御ドライバトランジスタ311aによって内部電源電位ノード300cに電流を供給することによって内部電源電位intVCCが基準電位Vref まで上昇すれば、デジタル制御ドライバトランジスタは非導通状態のままとなる。 On the other hand, until the internal power supply potential intV CC decreases from the reference potential V ref by V ref / 10 or more, the potential of the output node 314i in the differential amplifier circuit 314 becomes the logic threshold of the inverter composed of the transistors 311be and 311bf in the buffer 311b. since the potential higher than the value, the digital driver control signal DRVD output from the buffer circuit 311b external power supply potential EXTV CC, and the digital control driver transistor 315 is nonconductive, thus the internal power supply potential intV CC even lower than the reference potential V ref, if increasing the internal power supply potential intV CC by supplying a current to the internal power supply potential node 300c by the analog control driver transistor 311a is to the reference potential V ref, digital control driver transistor nonconductive It remains in the state.

　しかし、アナログ制御ドライバトランジスタ311aによって内部電源電位ノード300cに電流を供給するだけでは内部電源電位intVCCの消費量が大きすぎて内部電源電位intVCCが低下し続け、基準電位Vref からVref /10以上低下した場合は、差動増幅回路314における出力ノード314iの電位がバッファ311bにおけるトランジスタ311beおよび311bfから構成されるインバータの論理しきい値よりも低い電位となり、バッファ回路311bから出力されるデジタルドライバ制御信号DRVDはノード311biに与えられる電位、すなわちextVCC-2｜Vthp ｜となり、デジタル制御ドライバトランジスタ315は導通状態とされ、アナログ制御ドライバトランジスタ311aよりもチャネル幅が大きく電流駆動能力の大きいデジタル制御ドライバトランジスタ315により内部電源電位ノード300cに大きな電流を流すことによって内部電源電位intVCCが基準電位Vref に戻される。 However, only by supplying current to the internal power supply potential node 300c by the analog control driver transistor 311a continues to decrease the internal power supply potential intV CC too large consumption amount of the internal power supply potential intV CC, the reference potential V ref from V ref / When the voltage drops by 10 or more, the potential of the output node 314i in the differential amplifier circuit 314 becomes lower than the logical threshold value of the inverter composed of the transistors 311be and 311bf in the buffer 311b, and the digital signal output from the buffer circuit 311b The driver control signal DRVD becomes the potential applied to the node 311bi, that is, extV CC -2 | V thp |, the digital control driver transistor 315 is turned on, the channel width is larger than the analog control driver transistor 311a, and the current driving capability is larger. A large voltage is applied to the internal power supply potential node 300c by the digital control driver transistor 315. By flowing the current, the internal power supply potential intV CC is returned to the reference potential Vref .

　内部電源電位intVCCが基準電位Vref よりも高くなった場合はアナログドライバ制御信号DRVAはアナログ制御ドライバトランジスタ311aの導通／非導通の境目付近の電位から上昇し、アナログ制御ドライバトランジスタ311aは非導通状態となり、差動増幅回路314における出力ノードの電位314iもバッファ回路311bにおけるインバータの論理しきい値よりも高いのでデジタルドライバ制御信号DRVDは外部電源電位extVCCとなり、デジタル制御ドライバトランジスタ315も非導通状態のままとなる。従って内部電源電位intVCCが内部回路で使用されることで、内部電源電位intVCCは次第に低下していく。 When the internal power supply potential intV CC becomes higher than the reference potential V ref , the analog driver control signal DRVA rises from a potential near a boundary between conduction / non-conduction of the analog control driver transistor 311a, and the analog control driver transistor 311a is non-conductive. State, the potential 314i of the output node in the differential amplifier circuit 314 is also higher than the logical threshold value of the inverter in the buffer circuit 311b, so that the digital driver control signal DRVD becomes the external power supply potential extV CC and the digital control driver transistor 315 is also non-conductive It remains in the state. Therefore, as the internal power supply potential intV CC is used in the internal circuit, the internal power supply potential intV CC gradually decreases.

　また、デジタル制御ドライバトランジスタ315を介して内部電源電位ノード300cに供給される電流が多いと内部電源電位intVCCのオーバーシュートが大きくなり、逆に少ないとアンダーシュートが大きくなるので、このオーバーシュートおよびアンダーシュートを最適値にするために電流制御トランジスタ316aの電流駆動能力を電流供給回路316により内部電源電位intVCCの基準電位Vref からのずれに応じて制御している。この電流供給回路316においては、内部電源電位intVCCが基準電位Vref よりも低くなると比較回路316bcから出力される電位Vaが上昇し、アナログチャージポンプ回路316bgにおけるｐチャネルＭＯＳトランジスタ316beおよびｎチャネルＭＯＳトランジスタ316bfがそれぞれ非導通状態および導通状態となり、電流制御トランジスタ316aのゲート電位Vg が低下し、この電流制御トランジスタ316aの電流駆動能力が上昇する。 Also, if the current supplied to the internal power supply potential node 300c via the digital control driver transistor 315 is large, the overshoot of the internal power supply potential intV CC increases, and if the current is small, the undershoot increases. The current driving capability of the current control transistor 316a is controlled by the current supply circuit 316 according to the deviation of the internal power supply potential intV CC from the reference potential V ref in order to make the undershoot an optimum value. In the current supply circuit 316, when the internal power supply potential intV CC becomes lower than the reference potential V ref, the potential Va output from the comparison circuit 316bc increases, and the p-channel MOS transistor 316be and the n-channel MOS transistor 316bf becomes nonconductive and conductive states, respectively, and decreases the gate electric potential V g of the current control transistor 316a, the current driving capability of the current control transistor 316a is increased.

　内部電源電位intVCCのアンダーシュートが大きく、内部電源電位intVCCが基準電位Vref よりもVref /10以上低下すると、比較回路316bcから出力される電位Va はデジタル変換回路316btにおけるバッファ回路316bvの論理しきい値よりも高くなり、このバッファ回路316bvからの出力電位DVd は外部電源電位extVCCとなり、一方電位Vaはバッファ回路316buの論理しきい値（バッファ回路316bvの論理しきい値よりも低く設定されている）よりも高いのでこのバッファ回路316buからの出力電位DVu も外部電源電位extVCCとなりデジタルチャージポンプ回路316cにおけるｐチャネルＭＯＳトランジスタ316cbおよびｎチャネルＭＯＳトランジスタ316ccはそれぞれ非導通状態および導通状態となり、電流制御トランジスタ316aのゲートがチャネル幅の大きいｎチャネルＭＯＳトランジスタ316ccを介して急速に放電され、この電流制御トランジスタ316aの電流駆動能力が急速に上昇する。 Large undershoot of the internal power supply potential intV CC, the internal power supply potential when intV CC decreases V ref / 10 or more than the reference potential V ref, the potential V a output from the comparison circuit 316bc buffer circuit 316bv in the digital conversion circuit 316bt from the higher than the logic threshold, the output potential DV d is the external power supply potential EXTV CC next from the buffer circuit 316Bv, whereas the potential Va logical threshold logic threshold (buffer circuit 316Bv buffer circuit 316bu since high output potential DV u be the external power supply potential EXTV CC next digital charge pump circuit each p-channel MOS transistors 316cb and n-channel MOS transistor 316cc non-conductive state at 316c from the buffer circuit 316bu than is also set low) And the conduction state, and the gate of the current control transistor 316a is connected to an n-channel MOS transistor having a large channel width. It is rapidly discharged through the motor 316Cc, the current driving capability of the current control transistor 316a increases rapidly.

　また、内部電源電位intVCCのオーバーシュートが大きく、内部電源電位intVCCが基準電位Vref よりもVref /10以上上昇すると、比較回路316bcから出力される電位Va はデジタル変換回路316btにおけるバッファ回路316buの論理しきい値よりも低くなり、このバッファ回路316buからの出力電位DVu は接地電位GNDとなり、一方電位Vaはバッファ回路316bvの論理しきい値（バッファ回路316buの論理しきい値よりも高く設定されている）よりも低いのでこのバッファ回路316bvからの出力電位DVd も接地電位GNDとなりデジタルチャージポンプ回路316cにおけるｐチャネルＭＯＳトランジスタ316cbおよびｎチャネルＭＯＳトランジスタ316ccはそれぞれ導通状態および非導通状態となり、電流制御トランジスタ316aのゲートがチャネル幅の大きいｐチャネルＭＯＳトランジスタ316cbを介して急速に充電され、この電流制御トランジスタ316aの電流駆動能力が急速に低下する。 Also, large overshoot in the internal power supply potential intV CC, when the internal power supply potential intV CC rises V ref / 10 or more than the reference potential V ref, the potential V a output from the comparison circuit 316bc buffer in the digital conversion circuit 316bt becomes lower than the logic threshold of the circuit 316Bu, the output potential DV u is the ground potential GND next to the buffer circuit 316Bu, whereas potential Va than the logic threshold value of the logic threshold value (buffer circuit 316Bu buffer circuit 316bv It is lower than is also set high) the output potential DV d be p-channel MOS transistors 316cb and n-channel MOS transistor 316cc is a conductive state and nonconductive, respectively in the ground potential GND next digital charge pump circuit 316c from the buffer circuit 316bv And the gate of the current control transistor 316a is a p-channel MOS transistor 316cb having a large channel width. Through rapidly charged, the current driving capability of the current control transistor 316a decreases rapidly.

　以上のようにこの実施の形態１０では、実施の形態１から実施の形態７と同様の効果を奏し、さらにSRAM300における内部電源電位発生回路310aおよび310bをデジタル制御ドライバトランジスタ315とアナログ制御ドライバトランジスタ311aとを混在させたミックスドモード内部電源電位発生回路で構成したので、内部電源電位intVCCと基準電位Vref との電位差が大きいとアナログ制御ドライバトランジスタ311aおよびデジタル制御ドライバトランジスタ315の両方が導通し、急速に内部電源電位intVCCが基準電位Vref に近づき、内部電源電位intVCCと基準電位Vref との電位差が小さいとアナログ制御ドライバトランジスタ311aのみ導通して精度良く内部電源電位intVCCが基準電位Vref にされる。従って、素早くかつ正確に内部電源電位intVCCを基準電位Vref にすることができる。 As described above, in the tenth embodiment, the same effects as those of the first to seventh embodiments are obtained, and the internal power supply potential generating circuits 310a and 310b in the SRAM 300 are replaced with the digital control driver transistor 315 and the analog control driver transistor 311a. And a mixed mode internal power supply potential generation circuit, so that if the potential difference between the internal power supply potential intV CC and the reference potential Vref is large, both the analog control driver transistor 311a and the digital control driver transistor 315 conduct. rapidly approaching the internal power supply potential intV CC reference potential V ref, the internal power supply potential intV CC and a reference potential V ref and the potential difference in conduction only analog control driver transistor 311a and a small precisely the internal power supply potential intV CC is standard for The potential is set to Vref . Therefore, the internal power supply potential intV CC can be quickly and accurately set to the reference potential Vref .

　また、電流供給回路316にアナログチャージポンプ回路316bgとデジタルチャージポンプ回路316dとを設け、内部電源電位intVCCがVref -Vref /10からVref +Vref /10の範囲にあるときはアナログチャージポンプ回路316bgのみで電流制御トランジスタ316aのゲートが充放電され、この範囲をはずれるとアナログチャージポンプ回路316bgおよびデジタルチャージポンプ回路316dの両方で電流制御トランジスタ316aのゲートが充放電されるようにしたので、内部電源電位intVCCが基準電位Vref から大きく外れたときは２つのチャージポンプ回路316bgおよび316dで電流制御トランジスタ316aのゲートを充放電するため急速にこのゲート電位が最適値に近づき（ゲート電位の粗調整）、さらに内部電源電位intVCCが基準電位Vref に近いとアナログチャージポンプ回路316bgのみで電流制御トランジスタ316aのゲートを充放電するため精度良くこのゲート電位を最適値にもっていくことができ（ゲート電位の微調整）、従って素早くかつ正確に電流制御トランジスタのゲート電位を最適値にできる。
実施の形態１１．
　次にこの発明の実施の形態１１であるSRAMが使用されたコンピュータについて図２６に基づいて説明する。この実施の形態１１が実施の形態１０と異なる点はSRAM300の内部電源電位発生回路310aおよび310bにおける電流供給回路316の構成で、図２３に示された実施の形態８の内部電源電位発生回路310aおよび310bと同様に、内部クロック信号intCLKが外部クロック信号extCLKに同期したことをロックイン信号LKが示すと電流制御トランジスタ316aのゲート電位Vg を保持する保持回路316cを有し、比較回路316bcにおける差動増幅回路316baおよび316bbが内部クロック信号intCLKが外部クロック信号extCLKに同期したことをロックイン信号LKが示すと非活性化されて、チャージポンプ回路316bgおよび316dの充放電動作が非活性化されるようになっている点である。 Further, provided the analog charge pump circuit 316bg a digital charge pump circuit 316d to the current supply circuit 316, analog when the internal power supply potential intV CC is from V ref -V ref / 10 in the range of V ref + V ref / 10 The gate of the current control transistor 316a is charged / discharged only by the charge pump circuit 316bg, and when out of this range, the gate of the current control transistor 316a is charged / discharged by both the analog charge pump circuit 316bg and the digital charge pump circuit 316d. Therefore, when the internal power supply potential intV CC greatly deviates from the reference potential Vref , the gate of the current control transistor 316a is charged and discharged by the two charge pump circuits 316bg and 316d. If the internal power supply potential intV CC is close to the reference potential V ref , current will flow only through the analog charge pump circuit 316bg. Since the gate of the control transistor 316a is charged / discharged, the gate potential can be accurately brought to an optimum value (fine adjustment of the gate potential), so that the gate potential of the current control transistor can be quickly and accurately set to the optimum value.
Embodiment 11 FIG.
Next, a computer using an SRAM according to an eleventh embodiment of the present invention will be described with reference to FIG. The eleventh embodiment differs from the tenth embodiment in the configuration of the current supply circuit 316 in the internal power supply potential generation circuits 310a and 310b of the SRAM 300, and differs from the internal power supply potential generation circuit 310a of the eighth embodiment shown in FIG. as with and 310b, it includes a holding circuit 316c for holding the gate electric potential V g of the current control transistor 316a when indicating the lock-in signal LK that the internal clock signal intCLK is synchronized with the external clock signal extCLK, in the comparison circuit 316bc When the lock-in signal LK indicates that the differential amplifier circuits 316ba and 316bb have synchronized the internal clock signal intCLK with the external clock signal extCLK, the differential amplifier circuits 316ba and 316bb are deactivated, and the charge / discharge operation of the charge pump circuits 316bg and 316d is deactivated. The point is that it is.

　以上のようにこの実施の形態１１では実施の形態１０と同様の効果を奏し、さらに内部電源電位発生回路310aおよび310bにおける電流供給回路316に電流制御トランジスタ316aのゲート電位Vg を保持する保持回路316cを設けたので、デジタル制御ドライバトランジスタ315を介して内部電源電位ノード300cに供給する電流供給量の最適値を維持することができる。 Holding circuit for holding the gate electric potential V g of the above to exhibit the same effects as those of the 11 Embodiment 10 In this embodiment, further the current control transistor 316a to the current supply circuit 316 in the internal power supply potential generating circuit 310a and 310b Since the 316c is provided, it is possible to maintain the optimum value of the amount of current supplied to the internal power supply potential node 300c via the digital control driver transistor 315.

　また、この電位保持回路316cは外部電源電位intVCC投入時に電流制御トランジスタ316aのゲート電位Vg を最適値に近いextVCC/2にするスタートアップ回路316chも有しているので、電源電位投入後に素早く電流供給量を最適の状態にすることができる。
実施の形態１２．
　次にこの発明の実施の形態１２であるSRAMが使用されたコンピュータについて図２７に基づいて説明する。この実施の形態１２が実施の形態１０と異なる点は、SRAM300の内部電源電位発生回路310aおよび310bにおける、ｐチャネルＭＯＳトランジスタで構成されていたアナログ制御ドライバトランジスタ311aおよびデジタル制御ドライバトランジスタ315に変わり、共にゲートに基準電位Vref を受け、しきい値電圧Vthn をもつｎチャネルＭＯＳトランジスタで構成されアナログ制御されるドライバトランジスタ311cおよび317が設けられている点、これに伴い差動増幅回路314およびバッファ回路311bが省略されている点、ドライバトランジスタ317および電流制御トランジスタ316aの順に電源電位ノード300aと内部電源電位ノード300cとの間に直列に接続されている点、比較回路316bcにおける差動増幅回路316baおよび316bbが基準電位Vref をそのまま受けずにしきい値電圧Vthn をもつｎチャネルＭＯＳトランジスタ316bjによりしきい値電圧Vthn ぶんだけ低下させた電位Vref -Vthn を受けている点、および内部電源電位intVCCは基準電位Vref でなく、この基準電位よりしきい値電圧Vthn ぶんだけ低いVref -Vthn に等しくなるように制御される点で異なる。 Further, since the potential holding circuit 316c has also startup circuit 316ch to EXTV CC / 2 close to the optimum value the gate electric potential V g of the current control transistor 316a when the external power supply potential intV CC turned quickly after the power supply potential is turned The current supply amount can be set to an optimum state.
Embodiment 12 FIG.
Next, a computer using an SRAM according to a twelfth embodiment of the present invention will be described with reference to FIG. The twelfth embodiment is different from the tenth embodiment in that analog control driver transistor 311a and digital control driver transistor 315, which are configured by p-channel MOS transistors, in internal power supply potential generating circuits 310a and 310b of SRAM 300, Both are provided with driver transistors 311c and 317, each of which is configured by an n-channel MOS transistor having a gate and receiving a reference potential Vref and having a threshold voltage V thn and controlled analogly. The buffer circuit 311b is omitted, the driver transistor 317 and the current control transistor 316a are connected in series between the power supply potential node 300a and the internal power supply potential node 300c in this order, and the differential amplifier circuit in the comparison circuit 316bc. 316ba and 316bb do not receive the reference potential Vref as they are and the threshold voltage Vth that it receives the potential V ref -V thn with a reduced threshold voltage V thn Bundake by n-channel MOS transistor 316bj with n, and the internal power supply potential intV CC is not the reference potential V ref, from the reference potential The difference is that control is performed so as to be equal to V ref -V thn which is lower by the threshold voltage V thn .

　そして、ドライバトランジスタ311cおよび317は内部電源電位intVCCが電位Vref -Vthn よりも低くなると導通状態となり、高くなると非導通状態となる。また、ドライバトランジスタ317のチャネル幅はドライバトランジスタ311cのチャネル幅よりも大きくされ、ドライバトランジスタ311cおよび317とｎチャネルＭＯＳトランジスタ316bjはしきい値電圧が等しくVthn になるようにチャネル長を等しくしてある。 Driver transistors 311c and 317 are turned on when internal power supply potential intV CC is lower than potential V ref -V thn , and are turned off when they are higher. The channel width of driver transistor 317 is made larger than the channel width of driver transistor 311c. Driver transistors 311c and 317 and n-channel MOS transistor 316bj have the same channel length so that threshold voltages are equal and V thn. is there.

　以上のようにこの実施の形態１２では、実施の形態１から実施の形態７と同様の効果を奏し、さらに実施の形態１０と同様にSRAM300における内部電源電位発生回路310aおよび310bの電流供給回路316にアナログチャージポンプ回路316bgとデジタルチャージポンプ回路316dとを設け、内部電源電位intVCCがVref -Vref /10からVref +Vref /10の範囲にあるときはアナログチャージポンプ回路316bgのみで電流制御トランジスタ316aのゲートが充放電され、この範囲をはずれるとアナログチャージポンプ回路316bgおよびデジタルチャージポンプ回路316dの両方で電流制御トランジスタ316aのゲートが充放電されるようにしたので、内部電源電位intVCCが基準電位Vref から大きく外れたときは２つのチャージポンプ回路316bgおよび316dで電流制御トランジスタ316aのゲートを充放電するため急速にこのゲート電位が最適値に近づき（ゲート電位の粗調整）、さらに内部電源電位intVCCが基準電位Vref に近いとアナログチャージポンプ回路316bgのみで電流制御トランジスタ316aのゲートを充放電するため精度良くこのゲート電位を最適値にもっていくことができ（ゲート電位の微調整）、従って素早くかつ正確に電流制御トランジスタのゲート電位を最適値にできる。 As described above, in the twelfth embodiment, the same effects as those of the first to seventh embodiments can be obtained, and, similarly to the tenth embodiment, the current supply circuit 316 of the internal power supply potential generation circuits 310a and 310b in the SRAM 300 an analog charge pump circuit 316bg a digital charge pump circuit 316d provided only in the analog charge pump circuit 316bg is when the internal power supply potential intV CC is from V ref -V ref / 10 in the range of V ref + V ref / 10 in Since the gate of the current control transistor 316a is charged and discharged, and when the current goes out of this range, the gate of the current control transistor 316a is charged and discharged by both the analog charge pump circuit 316bg and the digital charge pump circuit 316d. charging and discharging the gate of the current control transistor 316a in the two charge pump circuits 316bg and 316d when the CC is largely deviated from the reference potential V ref Rapidly (coarse adjustment of the gate potential) the gate potential is close to the optimum value for further charging and discharging the gate of the current control transistor 316a only analog charge pump circuit 316bg internal power supply potential intV CC is close to the reference potential V ref Therefore, the gate potential can be accurately brought to the optimum value (fine adjustment of the gate potential), and therefore, the gate potential of the current control transistor can be quickly and accurately set to the optimum value.

　なお、実施の形態１から実施の形態１２ではPLL回路またはDLL回路、および内部電源電位発生回路を同期型のSRAMに用いた例を示したが、外部から与えられたクロック信号に同期して動作するシンクロナスDRAMにも適用できる。また、図２に示された実施の形態１におけるSRAMの内部電源電位発生回路、図２５に示された実施の形態１０におけるSRAMの内部電源電位発生回路または図２７に示された実施の形態１２におけるSRAMの内部電源電位発生回路は標準DRAMにも適用できる。さらに、内部電源電位発生回路において、ｐチャネルＭＯＳトランジスタからなるドライバトランジスタをｐｎｐ型バイポーラトランジスタで、ｎチャネルＭＯＳトランジスタからなるドライバトランジスタをｎｐｎ型バイポーラトランジスタで置き換えることも可能である。 In the first to twelfth embodiments, the example in which the PLL circuit or the DLL circuit and the internal power supply potential generation circuit are used in a synchronous SRAM has been described. However, the operation is performed in synchronization with an externally applied clock signal. It can also be applied to synchronous DRAM. Also, the internal power supply potential generating circuit of the SRAM according to the first embodiment shown in FIG. 2, the internal power supply potential generating circuit of the SRAM according to the tenth embodiment shown in FIG. 25, or the twelfth embodiment shown in FIG. The internal power supply potential generating circuit of the SRAM in the above can also be applied to a standard DRAM. Further, in the internal power supply potential generating circuit, it is possible to replace the driver transistor composed of a p-channel MOS transistor with a pnp bipolar transistor and replace the driver transistor composed of an n-channel MOS transistor with an npn bipolar transistor.

　この発明は、外部クロック信号に従って内部クロック信号を生成する内部クロック発生回路を有する半導体装置に対して適用することが出来る。特に、外部電源電圧が不安定となる環境下で動作する内部クロック信号発生回路内蔵半導体装置に対して適用することにより、内部クロックを安定に発生して内部動作を安定化させることができる。 The present invention can be applied to a semiconductor device having an internal clock generation circuit that generates an internal clock signal according to an external clock signal. In particular, by applying the present invention to a semiconductor device with a built-in internal clock signal generation circuit that operates in an environment where the external power supply voltage is unstable, it is possible to stably generate an internal clock and stabilize the internal operation.

この発明の実施の形態１のコンピュータのブロック図である。FIG. 2 is a block diagram of a computer according to the first embodiment of the present invention. この発明の実施の形態１の内部電源電位発生回路の回路図である。FIG. 2 is a circuit diagram of an internal power supply potential generation circuit according to Embodiment 1 of the present invention. この発明の実施の形態１の内部電源電位発生回路の動作を示すタイミング図である。FIG. 3 is a timing chart showing an operation of the internal power supply potential generation circuit according to the first embodiment of the present invention. この発明の実施の形態１の内部電源電位発生回路の動作を示すタイミング図である。FIG. 3 is a timing chart showing an operation of the internal power supply potential generation circuit according to the first embodiment of the present invention. この発明の実施の形態１の内部クロック信号同期回路の回路図である。FIG. 2 is a circuit diagram of an internal clock signal synchronization circuit according to Embodiment 1 of the present invention. この発明の実施の形態１の内部クロック信号発生回路の動作を示すタイミング図である。FIG. 3 is a timing chart showing an operation of the internal clock signal generation circuit according to the first embodiment of the present invention. この発明の実施の形態１のSRAMの動作を示すタイミング図である。FIG. 3 is a timing chart showing an operation of the SRAM according to the first embodiment of the present invention. この発明の実施の形態２の内部クロック信号同期回路の回路図である。FIG. 9 is a circuit diagram of an internal clock signal synchronization circuit according to a second embodiment of the present invention. この発明の実施の形態２の抵抗値切り換え回路の回路図である。FIG. 9 is a circuit diagram of a resistance value switching circuit according to a second embodiment of the present invention. この発明の実施の形態２の抵抗値切り換え回路の回路図である。FIG. 9 is a circuit diagram of a resistance value switching circuit according to a second embodiment of the present invention. この発明の実施の形態２の抵抗値切り換え回路の回路図である。FIG. 9 is a circuit diagram of a resistance value switching circuit according to a second embodiment of the present invention. この発明の実施の形態３の電位保持回路の回路図である。FIG. 9 is a circuit diagram of a potential holding circuit according to Embodiment 3 of the present invention. この発明の実施の形態４の電流制御回路の回路図である。FIG. 14 is a circuit diagram of a current control circuit according to Embodiment 4 of the present invention. この発明の実施の形態５の電流制御回路の回路図である。FIG. 15 is a circuit diagram of a current control circuit according to Embodiment 5 of the present invention. この発明の実施の形態６の内部クロック信号発生回路の回路図である。FIG. 15 is a circuit diagram of an internal clock signal generation circuit according to a sixth embodiment of the present invention. この発明の実施の形態６の内部クロック信号同期回路の動作を示すタイミング図である。FIG. 15 is a timing chart showing an operation of the internal clock signal synchronization circuit according to the sixth embodiment of the present invention. この発明の実施の形態６の内部クロック信号同期回路の動作を示すタイミング図である。FIG. 15 is a timing chart showing an operation of the internal clock signal synchronization circuit according to the sixth embodiment of the present invention. この発明の実施の形態７の内部クロック信号発生回路の回路図である。FIG. 15 is a circuit diagram of an internal clock signal generation circuit according to a seventh embodiment of the present invention. この発明の実施の形態７の内部クロック信号発生回路の回路図である。FIG. 15 is a circuit diagram of an internal clock signal generation circuit according to a seventh embodiment of the present invention. この発明の実施の形態７の内部クロック信号発生回路の回路図である。FIG. 15 is a circuit diagram of an internal clock signal generation circuit according to a seventh embodiment of the present invention. この発明の実施の形態７の内部クロック信号発生回路の動作を示すタイミング図である。FIG. 21 is a timing chart representing an operation of the internal clock signal generation circuit according to the seventh embodiment of the present invention. この発明の実施の形態８のロックイン検出回路の回路図である。FIG. 15 is a circuit diagram of a lock-in detection circuit according to Embodiment 8 of the present invention. この発明の実施の形態８の内部電源電位発生回路の回路図である。FIG. 15 is a circuit diagram of an internal power supply potential generating circuit according to an eighth embodiment of the present invention. 従来のPLL回路の回路図である。FIG. 10 is a circuit diagram of a conventional PLL circuit. この発明の実施の形態１０の内部電源電位発生回路の回路図である。FIG. 15 is a circuit diagram of an internal power supply potential generating circuit according to a tenth embodiment of the present invention. この発明の実施の形態１１の内部電源電位発生回路の回路図である。FIG. 21 is a circuit diagram of an internal power supply potential generation circuit according to an eleventh embodiment of the present invention. この発明の実施の形態１２の内部電源電位発生回路の回路図である。FIG. 21 is a circuit diagram of an internal power supply potential generating circuit according to a twelfth embodiment of the present invention.

符号の説明Explanation of reference numerals

　300a　外部電源電位ノード、　300b　接地電位ノード
　300c　内部電源電位ノード、　300d　クロック用内部電源電位ノード
　310a　内部電源電位発生回路、　310b　クロック用内部電源電位発生回路
　311　定電圧回路、　311a　アナログ制御ドライバトランジスタ
　312　電流供給ノード、
　313　基準電位発生回路、　314　差動増幅回路
　315　ドライバトランジスタ、　316　電流供給回路
　316a　電流制御トランジスタ、　316b　電流制御回路
　316bg　アナログチャージポンプ回路、　316c　保持回路
　316ch　スタートアップ回路、　316d　デジタルチャージポンプ回路
　317　ドライバトランジスタ
　320　内部クロック信号同期回路、　321　位相比較回路
　321a　外部クロック信号入力ノード、　321b　内部クロック信号入力ノード
　322　チャージポンプ回路、　322a　充放電ノード
　323　電流制御回路、　323d　オペアンプ、　323da　第１の入力ノード
　323db　第２の入力ノード、　323dc　増幅出力ノード
　323eb　ｐチャネルＭＯＳトランジスタ、　323ed　抵抗素子
　323ei　抵抗用トランジスタ、　323h　抵抗値切り換え回路
　323hk　抵抗制御回路、　323g　トランスファゲート、　323i　電位保持回路
　324　内部クロック信号発生回路、　324b　差動増幅回路
　324f　差動増幅回路、　324g　差動増幅回路
　324fe　ノード、　324ff　ｐチャネル電流制御トランジスタ
　324fc　出力ノード、　324fh　ｐチャネル入力トランジスタ
　324fd　出力ノード、　324fn　ノード
　324fq　ｎチャネル入力トランジスタ
　324fr　ｎチャネル電流制御トランジスタ
　325　内部クロック信号出力ノード 300a External power supply potential node, 300b Ground potential node 300c Internal power supply potential node, 300d Clock internal power supply potential node 310a Internal power supply potential generation circuit, 310b Clock internal power supply potential generation circuit 311 Constant voltage circuit, 311a Analog control driver transistor 312 Current Supply node,
313 Reference potential generation circuit, 314 Differential amplification circuit 315 Driver transistor, 316 Current supply circuit 316a Current control transistor, 316b Current control circuit 316bg Analog charge pump circuit, 316c Holding circuit 316ch Start-up circuit, 316d Digital charge pump circuit 317 Driver transistor 320 Internal clock signal synchronization circuit, 321 Phase comparison circuit 321a External clock signal input node, 321b Internal clock signal input node 322 Charge pump circuit, 322a Charge / discharge node 323 Current control circuit, 323d operational amplifier, 323da First input node 323db Second Input node, 323dc amplification output node 323eb p-channel MOS transistor, 323ed resistance element 323ei resistance transistor, 323h resistance switching circuit 323hk resistance control circuit, 323g transfer gate, 323i potential holding circuit 323 internal clock signal generation circuit, 32 4b Differential amplifier circuit 324f Differential amplifier circuit, 324g Differential amplifier circuit 324fe node, 324ff p-channel current control transistor 324fc output node, 324fh p-channel input transistor 324fd output node, 324fn node 324fq n-channel input transistor 324fr n-channel current control Transistor 325 Internal clock signal output node

Claims (1)

　電源電位を受けて駆動し、前記電源電位の変動に非依存の基準電位を受け、前記基準電位に応じた内部電源電位を内部電源電位ノードに供給する内部電源電位発生回路、および、
　前記内部電源電位ノードに供給された内部電源電位を受けて駆動し、内部クロック信号を発生して、前記内部クロック信号を与えられたクロック信号に同期させる内部クロック信号同期回路を備える、半導体装置。 An internal power supply potential generating circuit that receives and drives a power supply potential, receives a reference potential independent of the fluctuation of the power supply potential, and supplies an internal power supply potential node according to the reference potential to an internal power supply potential node;
A semiconductor device comprising: an internal clock signal synchronizing circuit that receives and drives an internal power supply potential supplied to the internal power supply potential node, generates an internal clock signal, and synchronizes the internal clock signal with a given clock signal.
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