【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩチップ内部のテスト機構に関し、特にＬＳＩチップ内遅延測定機構に関する。
【０００２】
【従来の技術】
高速動作のシステムＬＳＩでは、入力部並びに出力部で遅延素子によるクロック調整が多用されている。図２に、従来のＬＳＩチップ内遅延測定機構を備えたＬＳＩの入力部または出力部の構成を示す。
【０００３】
通常動作時、入力端１０３に入力された所定の信号ａは、ＭＵＸ（マルチプレクサ；選択回路）１１５とバッファ１１７を介して、出力端１１９に供給される。また入力端１０５に入力された所定の信号ｂは、ＭＵＸ１１１と遅延素子１１３を介して、出力端１２１に供給される。
【０００４】
遅延素子１１３の遅延量を測定する場合、入力端１０７（ＬＳＩの端子に接続されている）に入力された所定の信号ｃは、バッファ１０９，ＭＵＸ１１１，遅延素子１１３，ＭＵＸ１１５，バッファ１１７を介して、出力端１１９に供給される。
【０００５】
【発明が解決しようとする課題】
上述したように、遅延素子１１３を測定する場合、入力端１０７から遅延素子１１３までの経路の遅延量、遅延素子１１３から出力端１１９までの経路の遅延量を小さくするのは困難であるため、遅延素子１１３の遅延量を精度よく観測出来ない欠点が有った。
【０００６】
そこで本発明は、ＬＳＩチップ内部の遅延素子の遅延量を精度よく観測可能なＬＳＩチップ内遅延測定機構を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明のＬＳＩチップ内遅延測定機構は、
遅延素子の遅延量に応じた周期パルスを発生する遅延素子周期パルス発生部と、
前記周期パルスを指定サイクル分カウントアップしたパルスを出力する遅延測定部と、
前記指定サイクル分カウントアップしたパルスと同期間のリファレンスクロック数を解析する遅延量積分部と、を具備したことを特徴とする。
【０００８】
【発明の実施の形態】
図１に、本発明のＬＳＩチップ内遅延測定機構の一実施の形態の構成を示す。図１に従って、説明する。
【０００９】
遅延素子３と、ｅｘｃｌｕｓｉｖｅ ＮＯＲ（排他的論理和）５と、インバータ７と、Ｄフリップフロップ（Ｄラッチ）９とで、遅延素子周期パルス発生部１を構成する。この遅延素子周期パルス発生部１は、遅延素子３の遅延量に応じた周期パルスＢを発生させる。
【００１０】
ターゲットインクリメンタ１３と、一致判定回路１５と、Ｄフリップフロップ１７とで、遅延測定部１１を構成する。ターゲットインクリメンタ１３は、周期パルスＢをカウントアップする。一致判定回路１５は、ターゲットインクリメンタ１３のカウント数と測定期間設定値Ａが一致したら、一致したことを示すパルスＣを出力する。このパルスＣは、Ｄフリップフロップ１７を介して、遅延量積分部２１に供給される。なお、パルスＣが出力されたら、ターゲットインクリメンタ１３の動作を停止させても良い。
【００１１】
Ｄフリップフロップ２３，２５と、エッジ判定回路２７と、リファレンスインクリメンタ２９と、ＭＵＸ３１と、結果格納レジスタ３３とで、遅延量積分部２１を構成する。遅延量積分部２１で使用するリファレンスクロックは、周期が既知のクロックである。
【００１２】
エッジ判定回路２７は、Ｄフリップフロップ２３と２５を介して入力されるパルスＣの連続する２変化点ＤとＥを判定する。リファレンスインクリメンタ２９は、エッジ判定回路からの測定開始タイミング（２変化点の１番目の変化点）Ｄから、リファレンスクロックＤのカウントアップを開始する。リファレンスインクリメンタ２９は、エッジ判定回路からの測定終了タイミング（２変化点の２番目の変化点）Ｅで、リファレンスクロックＤのカウントアップを終了する。リファレンスインクリメンタ２９のリファレンスクロックのカウントアップ数Ｆは、結果格納レジスタ３３に格納される。
【００１３】
同期パルスＢの１周期あたりの遅延量（ほぼ遅延素子３の遅延量）は、（リファレンスクロックＤの周期×カウントアップ数Ｆ）／（測定期間設定値Ａ）を計算することによって測定可能である。
【００１４】
なお、ＭＵＸ３１は、遅延素子３の遅延量を測定している間は、カウントアップ数Ｆを選択し、遅延素子３の遅延量を測定していない間は、結果格納レジスタ３３の出力を選択する。
【００１５】
【発明の効果】
本発明のＬＳＩチップ内遅延測定機構によれば、ＬＳＩチップの入力部並びに出力部の遅延素子の遅延量を精度よく観測可能となる。また遅延素子の遅延量が分かるので、所定の遅延量が実現されていないものについて、不良選別条件として適用することが可能である。
【００１６】
またＬＳＩチップ外周だけでなく、中心部の遅延素子も個別に実施し、測定値の差を観察することにより、間接的に電圧降下の影響を知ることも可能である。
【図面の簡単な説明】
【図１】本発明のＬＳＩチップ内遅延測定機構の一実施の形態の構成を示す図である。
【図２】従来のＬＳＩチップ内遅延測定機構を備えたＬＳＩの入力部または出力部の構成を示す図である。
【符号の説明】
１・・遅延素子周期パルス発生部、３・・遅延素子、５・・ｅｘｃｌｕｓｉｖｅ ＮＯＲ（排他的論理和）、９，１７，２３，２５・・Ｄフリップフロップ（Ｄラッチ）、１１・・遅延測定部、１３・・ターゲットインクリメンタ、１５・・一致判定回路、２１・・遅延量積分部、２７・・エッジ判定回路、２９・・リファレンスインクリメンタ、３１・・ＭＵＸ（マルチプレクサ；選択回路）、３３・・結果格納レジスタ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a test mechanism in an LSI chip, and more particularly, to a delay measurement mechanism in an LSI chip.
[0002]
[Prior art]
In a high-speed operation system LSI, clock adjustment by a delay element is frequently used in an input unit and an output unit. FIG. 2 shows a configuration of an input unit or an output unit of an LSI having a conventional LSI chip delay measuring mechanism.
[0003]
During normal operation, the predetermined signal a input to the input terminal 103 is supplied to the output terminal 119 via the MUX (multiplexer; selection circuit) 115 and the buffer 117. The predetermined signal b input to the input terminal 105 is supplied to the output terminal 121 via the MUX 111 and the delay element 113.
[0004]
When measuring the delay amount of the delay element 113, a predetermined signal c input to the input terminal 107 (connected to the terminal of the LSI) is supplied via the buffer 109, the MUX 111, the delay element 113, the MUX 115, and the buffer 117. , Output terminal 119.
[0005]
[Problems to be solved by the invention]
As described above, when measuring the delay element 113, it is difficult to reduce the delay amount of the path from the input terminal 107 to the delay element 113 and the delay amount of the path from the delay element 113 to the output terminal 119. There is a disadvantage that the delay amount of the delay element 113 cannot be observed with high accuracy.
[0006]
Therefore, an object of the present invention is to provide a delay measuring mechanism in an LSI chip that can accurately observe a delay amount of a delay element inside the LSI chip.
[0007]
[Means for Solving the Problems]
The delay measurement mechanism in the LSI chip of the present invention
A delay element periodic pulse generator that generates a periodic pulse according to the delay amount of the delay element;
A delay measuring unit that outputs a pulse obtained by counting up the periodic pulse by a designated cycle,
A delay amount integrator for analyzing the number of reference clocks in synchronization with the pulse counted up by the designated cycle.
[0008]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 shows a configuration of an embodiment of a delay measuring mechanism in an LSI chip according to the present invention. This will be described with reference to FIG.
[0009]
The delay element 3, an exclusive NOR (exclusive OR) 5, an inverter 7, and a D flip-flop (D latch) 9 constitute the delay element periodic pulse generator 1. The delay element periodic pulse generator 1 generates a periodic pulse B according to the delay amount of the delay element 3.
[0010]
The target incrementer 13, the coincidence determination circuit 15, and the D flip-flop 17 constitute the delay measuring unit 11. The target incrementer 13 counts up the periodic pulse B. When the count number of the target incrementer 13 matches the measurement period setting value A, the coincidence determination circuit 15 outputs a pulse C indicating that the coincidence has occurred. This pulse C is supplied to the delay amount integration unit 21 via the D flip-flop 17. When the pulse C is output, the operation of the target incrementer 13 may be stopped.
[0011]
The D flip-flops 23 and 25, the edge determination circuit 27, the reference incrementer 29, the MUX 31, and the result storage register 33 constitute the delay amount integrator 21. The reference clock used by the delay amount integration unit 21 is a clock having a known cycle.
[0012]
The edge determination circuit 27 determines two successive transition points D and E of the pulse C input via the D flip-flops 23 and 25. The reference incrementer 29 starts counting up the reference clock D from the measurement start timing (first change point of two change points) D from the edge determination circuit. The reference incrementer 29 finishes counting up the reference clock D at the measurement end timing (second change point of the two change points) E from the edge determination circuit. The count-up number F of the reference clock of the reference incrementer 29 is stored in the result storage register 33.
[0013]
The amount of delay per cycle of the synchronization pulse B (substantially the amount of delay of the delay element 3) can be measured by calculating (cycle of reference clock D × number of count-ups F) / (measurement period set value A). .
[0014]
Note that the MUX 31 selects the count-up number F while measuring the delay amount of the delay element 3, and selects the output of the result storage register 33 while not measuring the delay amount of the delay element 3. .
[0015]
【The invention's effect】
According to the delay measuring mechanism in the LSI chip of the present invention, it is possible to accurately observe the delay amounts of the delay elements in the input unit and the output unit of the LSI chip. In addition, since the delay amount of the delay element can be known, it is possible to apply the delay amount that has not achieved the predetermined delay amount as a defect selection condition.
[0016]
It is also possible to indirectly know the influence of the voltage drop by separately implementing not only the outer periphery of the LSI chip but also the delay element at the center and observing the difference between the measured values.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of an embodiment of a delay measuring mechanism in an LSI chip of the present invention.
FIG. 2 is a diagram showing a configuration of an input unit or an output unit of an LSI provided with a conventional LSI chip delay measuring mechanism.
[Explanation of symbols]
1. Delay element period pulse generator, 3. Delay element, 5. Exclusive NOR (exclusive OR), 9, 17, 23, 25. D flip-flop (D latch), 11. Delay measurement Unit, 13 target incrementer, 15 coincidence determination circuit, 21 delay integration unit, 27 edge determination circuit, 29 reference incrementer, 31 MUX (multiplexer; selection circuit), 33 ..Result storage registers.
