JPS60125573A - Timing pulse generator - Google Patents
Timing pulse generatorInfo
- Publication number
- JPS60125573A JPS60125573A JP58232814A JP23281483A JPS60125573A JP S60125573 A JPS60125573 A JP S60125573A JP 58232814 A JP58232814 A JP 58232814A JP 23281483 A JP23281483 A JP 23281483A JP S60125573 A JPS60125573 A JP S60125573A
- Authority
- JP
- Japan
- Prior art keywords
- register
- phase
- timing
- value
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2882—Testing timing characteristics
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、タイミングパルス発生器に係り、特に半導体
素子の試験・検査に好適なタイミングパルス発生器に関
するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a timing pulse generator, and particularly to a timing pulse generator suitable for testing and inspecting semiconductor devices.
ICテスタ用のタイミングパルス発生器は、大きく分け
ると、一般に、テスト周期を決定するレイトジェネレー
タ(またはピリオドジェネレータ)と、そのテスト周期
に対して任意の位相で信号を発生する複数個の7エイズ
ジエネレータ(まだはディレィジェネレータ)とによっ
て構成される。Timing pulse generators for IC testers generally consist of a rate generator (or period generator) that determines the test period, and a plurality of 7-axis generators that generate signals at arbitrary phases with respect to the test period. generator (still called a delay generator).
第1図のブロック図を用いて、従来のタイミングパルス
発生器の一例について説明する。ここでは、フェイズジ
ェネレータは、1個として説明を行なうが、これによっ
てタイミングパルス発生器の説明を制限することはない
。An example of a conventional timing pulse generator will be explained using the block diagram of FIG. Here, the explanation will be given assuming that there is only one phase generator, but this does not limit the explanation of the timing pulse generator.
テスト周期信号112位相信号14は、実時間でタイミ
ングを変更するために、外部からのタイミング選択信号
10によってタイミングの実時間制御をする。The test cycle signal 112 and the phase signal 14 perform real-time control of the timing by an external timing selection signal 10 in order to change the timing in real time.
タイミング選択信号10がテスト周期信号11によって
タイミングレジスタ7に取り込まれ、テスト周期情報が
書き込まれているレイトメモリ6と、位相信号情報が書
き込まれているフェイズメモリ16とがアクセスされ、
テスト周期情報と位相信号情報が読み出される。その情
報に従ってタイミングパルス発生器は、テスト周期信号
11゜位相信号14を出力する。The timing selection signal 10 is taken into the timing register 7 by the test period signal 11, and the late memory 6 in which test period information is written and the phase memory 16 in which phase signal information is written are accessed.
Test period information and phase signal information are read. According to the information, the timing pulse generator outputs a test period signal 11° phase signal 14.
テスト周期を作成する部分であるレイトジェネレータ9
は、発振器1の発振周期すなわち基本クロックの整数倍
でテスト周期を決定するレイトカウンタ2と、基本タロ
ツクの周期以上にテスト周期の分解能を向上させるだめ
にレイトカウンタ2の出力を遅延させる可変遅延回路3
と、可変遅延回路3を用いて分解能を上げたため、前回
のテスト周期で設定した可変遅延回路3の遅延量と、今
回のテスト周期の基本クロックの周期未満の設定値の加
算演算を行なうディレィアダー5と、演算結果を保持す
るレイトレジスタ4と、位相信号14を作成する部分で
あるフェイズジェネレータ15に対してテスト周期信号
11と同位相の基本クロックを供給するために発振器1
の出力を遅延させる可変遅延回路8とから構成される。Rate generator 9, which is the part that creates the test cycle
consists of a rate counter 2 that determines the test cycle based on the oscillation cycle of the oscillator 1, that is, an integer multiple of the basic clock, and a variable delay circuit that delays the output of the rate counter 2 in order to improve the resolution of the test cycle beyond the basic tarok cycle. 3
Since the resolution has been increased using the variable delay circuit 3, the delay adder 5 performs an addition operation of the delay amount of the variable delay circuit 3 set in the previous test cycle and a set value that is less than the cycle of the basic clock of the current test cycle. The oscillator 1 supplies a basic clock having the same phase as the test periodic signal 11 to the rate register 4 that holds the calculation results and the phase generator 15 that creates the phase signal 14.
and a variable delay circuit 8 that delays the output of the circuit.
フェイズジェネレータ15Aは、テスト周期信号11に
同期した基本クロックすなわちフェイズクロック13を
フェイズカウンタ18によって計数し、フェイズレジス
タ17の値と一致した時刻に一致出力を生成する。この
ままでは、フェイズジェネレータ15Aの設定分解能は
、フェイズクロック13の周期すなわち発振器1の基本
周期によって決まってしまうため、可変遅延回路19に
よって分解能を向上し、位相信号14を出力する。The phase generator 15A uses a phase counter 18 to count the basic clock, that is, the phase clock 13 synchronized with the test periodic signal 11, and generates a coincidence output at the time when it coincides with the value of the phase register 17. In this state, the setting resolution of the phase generator 15A is determined by the period of the phase clock 13, that is, the basic period of the oscillator 1, so the resolution is improved by the variable delay circuit 19 and the phase signal 14 is output.
すなわち、フェイズジェネレータ15は、あらかじめフ
ェイズメモリ16内に書き込まれているタイミング情報
に従い、1テスト周期中に任意に設定した位相パルスを
1回出力する機能を有するものである。That is, the phase generator 15 has a function of outputting an arbitrarily set phase pulse once during one test period according to timing information written in the phase memory 16 in advance.
一方、ICテスタの試験対象であるメモリIC。On the other hand, memory ICs are the test targets of IC testers.
ロジックICを試験する場合は、規格に定められた周波
数又はクロックからの遅れ時間等で動作しうるか否かの
選別試験がある。これは、試験対象がメモリICであれ
ばアクセスタイムによってグレード分類を行なうことで
あり、ロジックICであれば動作周波数のクラス分けと
なる。また、このようなIC,LSIの開発段階では、
素子の遅延時間を正確に計測することが要求される。When testing logic ICs, there is a selection test to determine whether or not they can operate at a frequency defined by the standard or a delay time from a clock. This means that if the test target is a memory IC, it is classified into grades based on access time, and if it is a logic IC, it is classified by operating frequency. Also, at the development stage of such ICs and LSIs,
It is required to accurately measure the delay time of the element.
このような時間計測をして被試験素子の検査を行なう場
合、ICテスタは、判定用ストローブ信号のタイミング
で期待値データと比較良否判定を行なうが、ストローブ
信号では1ポイントにおける期待値との比較となるので
、正確な時間測定をするには、ストローブ信号のタイミ
ングをテスト周期毎に変化させ、判定結果がフェイルか
らパスに変化する点、又はパスからフェイルとなる変化
点を検出して時間計測をすることが必要となる。When testing a device under test by measuring time in this way, the IC tester compares the expected value data with the timing of the judgment strobe signal to determine whether it is good or bad. Therefore, in order to accurately measure time, change the timing of the strobe signal every test cycle, detect the point where the judgment result changes from fail to pass, or from pass to fail, and measure the time. It is necessary to do this.
このストローブ信号のタイミングはタイミング発生器で
作成され、ストローブ信号のタイミング設定は、あらか
じめタイミングパルス発生器内の高速メモリに書き込ん
でおく必要がある。しかし、高速メモリが高価であり、
大容量高速メモリが実現されていないため、従来の−I
Cテスタでは、タイミング設定ができるレベル数は16
レベル程度である。そのため、正確な時間計測を行なう
には、16レベルのタイミング設定をホス)CPUが高
速メモリに書き込み、テスタ高速部を起動建せて16レ
ベルのタイミング設定で判定比較をしたのち、テスタ高
速部を停止し、再度ホス)CPUが高速メモリにタイミ
ング設定データを書き込むという作業を繰返し行ない、
正確な時間測定を行なうようにしていた。そのため、テ
スタ高速部が動作している時間、すなわち被試験ICを
測定して。The timing of this strobe signal is created by a timing generator, and the strobe signal timing settings must be written in advance into a high-speed memory within the timing pulse generator. However, high-speed memory is expensive and
Since large-capacity high-speed memory has not been realized, conventional -I
With the C tester, the number of levels that can be set for timing is 16.
It is about the level. Therefore, in order to perform accurate time measurement, the CPU must write the 16-level timing settings to the high-speed memory, start up the tester's high-speed section, and compare the judgments using the 16-level timing settings. The CPU repeatedly writes the timing setting data to the high-speed memory.
I tried to make accurate time measurements. Therefore, the time during which the tester's high-speed section is operating, that is, the IC under test, is measured.
いる時間にくらべ、ホストCPUがテスタ高速部の設定
データの書き換えにかかる時間の方が長くなり、ICテ
スタのスループットを大幅に低下させていた。The time taken by the host CPU to rewrite the setting data of the tester's high-speed section is longer than the time taken by the IC tester, which significantly reduces the throughput of the IC tester.
本発明の目的は、上記した従来技術の欠点をなくシ、半
導体素子の試験・検査などで、その所望の各種のタイミ
ング情報に応じて広範囲のタイミング信号を発生するこ
とができるタイミングパルス発生器を提供することにあ
る。An object of the present invention is to eliminate the above-mentioned drawbacks of the prior art, and to provide a timing pulse generator that can generate a wide range of timing signals according to various desired timing information for testing and inspection of semiconductor devices. It is about providing.
本発明に係るタイミングパルス発生器は、レイトジェネ
レータから外部へ送出されるテスト同期信号に同期した
フェイズクロックを計数し、外部から与えられるタイミ
ング選択信号に基づくタイミング切換信号と上記テスト
同期信号とに従い、上記計数結果を所望値だけ遅延させ
、それに基づいて位相信号を送出するようにしたフェイ
ズジェネレータを具備したタイミングパルス発生器にお
いて、発生・送出すべき位相信号の初期値・変化幅およ
び変化数を記憶する手段と、その初期値・変化幅の記憶
値から上記位相信号のタイミング情報を算出する手段と
、上記位相信号の発生・送出数を上記変化幅の記憶値と
上記のタイミング情報の算出結果とに応じて制御する手
段とを、フェイズジェネレータに設けるようにしたもの
である。A timing pulse generator according to the present invention counts phase clocks synchronized with a test synchronization signal sent to the outside from a rate generator, and according to a timing switching signal based on a timing selection signal given from the outside and the test synchronization signal, In a timing pulse generator equipped with a phase generator that delays the above counting result by a desired value and sends out a phase signal based on the delay, the initial value, change width, and number of changes of the phase signal to be generated and sent are stored. means for calculating the timing information of the phase signal from the stored value of the initial value/change width; and means for calculating the number of generation and transmission of the phase signals based on the stored value of the change width and the calculation result of the timing information. The phase generator is provided with means for controlling according to the phase change.
これを要するに、タイミングパルス発生器内ノ高速メモ
リの容量を増大させずにタイミングの設定数を増大させ
るため、タイミング設定の初期値。In short, in order to increase the number of timing settings without increasing the capacity of the high-speed memory within the timing pulse generator, the initial value of the timing settings.
変化幅と変化数とを記憶しておくメモリ又はレジスタと
、この値からタイミング設定値を算出する演算手段とを
設け、初期値から変化幅ずつ位相の異なったタイミング
信号を変化数だけ発生するように制御するものである。A memory or a register for storing the change width and the number of changes is provided, and an arithmetic means for calculating the timing setting value from this value is provided, and timing signals whose phases differ by the change width from the initial value are generated by the number of changes. It is intended to be controlled.
第2図は、本発明に係るタイミングパルス発生器の一実
施例のフェイズジェネレータブロック図であシ、テスト
周期ごとにタイミングの設定値を所望時間ずつ増加又は
減少する位相信号を作成するフェイズジェネレータに関
するものであり、以下、その説明を行なう。なお、レイ
トジェネレータについては、前述の第1図のものと同様
であるものとする。FIG. 2 is a phase generator block diagram of an embodiment of the timing pulse generator according to the present invention, and relates to a phase generator that creates a phase signal that increases or decreases the timing setting value by a desired time every test cycle. This is explained below. The late generator is assumed to be the same as that shown in FIG. 1 described above.
ここで、10はタイミング選択信号、11はテスト周期
信号、12はタイミング切換信号、13はフェイズクロ
ック、14は位相信号、15はフェイズジェネレータ、
16はフェイズメモリ、17はフェイズレジスタ、18
はフェイズカウンタ、19は可変遅延回路、20はマル
チプレクサ、21はフェイズ制御回路、22はR8フリ
ップフロップ、23は初期値レジスタ、24はマルチプ
レクサ、25は演算ユニット(ALU)、26はレジス
タ、27は変化幅レジスタ、28は変化数レジスタ、2
9は変化数カウンタ、30はALUレジスタである。Here, 10 is a timing selection signal, 11 is a test period signal, 12 is a timing switching signal, 13 is a phase clock, 14 is a phase signal, 15 is a phase generator,
16 is a phase memory, 17 is a phase register, 18
is a phase counter, 19 is a variable delay circuit, 20 is a multiplexer, 21 is a phase control circuit, 22 is an R8 flip-flop, 23 is an initial value register, 24 is a multiplexer, 25 is an arithmetic unit (ALU), 26 is a register, 27 is a Change width register, 28 is change number register, 2
9 is a change number counter, and 30 is an ALU register.
フェイズジェネレータ15は、テスト周期信号11に同
期したフェイズクロック13を計数するフェイズカウン
タ18と、その−散出力を遅延する可変遅延回路19と
によって設定された時間に位相信号14を出力する。The phase generator 15 outputs a phase signal 14 at a time set by a phase counter 18 that counts the phase clock 13 synchronized with the test periodic signal 11 and a variable delay circuit 19 that delays its output.
その設定値は、フェイズレジスタ17又はレジスタ26
の値がマルチプレクサ20によって選択され、フェイズ
カウンタ18と可変遅延回路19とにロードされる。こ
こでマルチプレクサ20が7エイズレジスタ17を選択
した場合は、従来のタイミングパルス発生器と同様に、
あらかじめフェイズメモリ16に格納されているタイミ
ング情報に従って位相信号を出力する。The setting value is the phase register 17 or register 26.
is selected by multiplexer 20 and loaded into phase counter 18 and variable delay circuit 19. Here, if the multiplexer 20 selects the 7 aids register 17, like the conventional timing pulse generator,
A phase signal is output according to timing information stored in the phase memory 16 in advance.
次に、タイミング切換信号12により、フェイズ制御回
路21JSフリツプフロツプ22を介してマルチプレク
サ20がレジスタ26の出力を選択した場合について説
明する。Next, a case will be described in which the multiplexer 20 selects the output of the register 26 via the phase control circuit 21JS flip-flop 22 in response to the timing switching signal 12.
タイミング切換信号12によってフェイズ制御回路21
が起動されると、レジスタ26がリセットされ、マルチ
プレクサ24は初期値レジスタ23の出力を選択するた
め、ALU25は、ALUレジスタ30に従い、初期値
レジスタ23の値とレジスタ26の値との加算又は減算
を行なう。ここでは説明の便宜上、ALU25は加算演
算を行なうものとする。この演算結果は位相信号14に
よってレジスタ26に格納される。マルチプレクサ20
はレジスタ26の出力を選択しているため、フェイズカ
ウンタ18.可変遅延回路19には初期値レジスタ23
の値が設定され、テスト周期信号11に対して初期値レ
ジスタ23の値だけ遅延した位相信号14が出力される
。The phase control circuit 21 is controlled by the timing switching signal 12.
When activated, the register 26 is reset and the multiplexer 24 selects the output of the initial value register 23, so the ALU 25 adds or subtracts the value of the initial value register 23 and the value of the register 26 according to the ALU register 30. Do this. Here, for convenience of explanation, it is assumed that the ALU 25 performs an addition operation. The result of this calculation is stored in the register 26 using the phase signal 14. multiplexer 20
Since the output of the register 26 is selected, the phase counter 18 . The variable delay circuit 19 includes an initial value register 23.
is set, and a phase signal 14 delayed by the value of the initial value register 23 with respect to the test cycle signal 11 is output.
一方、マルチプレクサ24は、フェイズ制御回路21に
よって変化幅レジスタ27の値を選択している。そのた
め、ALU25は、レジスタ26に格納されている初期
値レジスタ23の値と変化幅レジスタ27の値とを加算
演算する。その演算結果は、レジスタ26に格納され、
その値がフェイズカウンタ18.可変遅延回路19にロ
ードされるため、位相信号14は、テスト周期信号11
に対して、初期値レジスタ23と変化幅レジスタ27と
の値が加算された時間後に出力される。以後、この動作
が繰返されるため、初期値レジスタ23の値をTd1変
化幅レジスタの値をΔtとすると、第3図のタイミング
チャートに示すように、位相信号14は、テスト周期ご
とに、それに対してΔtずつ遅延量が増加する信号とな
る。On the other hand, the multiplexer 24 selects the value of the change width register 27 by the phase control circuit 21. Therefore, the ALU 25 adds the value of the initial value register 23 stored in the register 26 and the value of the change width register 27. The calculation result is stored in the register 26,
The value is phase counter 18. Since the phase signal 14 is loaded into the variable delay circuit 19, the test period signal 11
It is output after the time when the values in the initial value register 23 and the change width register 27 are added. Thereafter, this operation is repeated, so if the value of the initial value register 23 and the value of the Td1 change width register are Δt, the phase signal 14 changes in each test cycle, as shown in the timing chart of FIG. The signal becomes a signal whose delay amount increases by Δt.
ここで、位相信号14の発生数は変化数レジスタ28の
値によって決定される。すなわち、変化数レジスタ28
の値が変化数カウンタ29KO−ドされ、そのロードさ
れた値だけ位相信号14を計数したのち、RSフリップ
フロップ22をリセットする。それによシ、マルチプレ
クサ20はフェイズレジスタ10を選択するため、Δを
分解能で位相信号14が変化するモードから通常のモー
ドに復帰する。Here, the number of generated phase signals 14 is determined by the value of the change number register 28. That is, the change number register 28
The value of is loaded into the change number counter 29KO-, and after counting the phase signal 14 by the loaded value, the RS flip-flop 22 is reset. Accordingly, the multiplexer 20 selects the phase register 10, so that the mode in which the phase signal 14 changes with a resolution of Δ returns to the normal mode.
ALUレジスタ30によってALU25が減算を行なう
場合は、第4図のタイミングチャートに示すように、位
相信号14は、テスト周期ごとに、それに対してΔtず
つ遅延量が減少する信号となる。When the ALU 25 performs subtraction using the ALU register 30, the phase signal 14 becomes a signal whose delay amount decreases by Δt in each test period, as shown in the timing chart of FIG.
このように本実施例によれば、初期値、変化幅。As described above, according to this embodiment, the initial value and the variation range.
変化数を与えることによって、初期値から変化幅ずつ異
なった変化数の位相信号を発生することができる。By providing the number of changes, it is possible to generate a phase signal whose number of changes differs from the initial value by the amount of change.
以上、詳細に説明したように、本発明によれば、初期値
、変化幅、変化数のタイミング情報を与えることにより
、変化数に相当するタイミング信号の発生ができるので
、メモリIC等のアクセスタイムの試験、まだロジック
ICのスイッチング試験、さらにICテスタ本体のスキ
ュー計測を、タイミング情報が書き込まれた小容量の高
速メモリを書き換えることなく高速に実行することがで
き、IC試験の効率向上に顕著な効果が得られる。As described above in detail, according to the present invention, by providing timing information of the initial value, the width of change, and the number of changes, it is possible to generate a timing signal corresponding to the number of changes. tests, logic IC switching tests, and skew measurements of the IC tester itself can be performed at high speed without rewriting the small capacity high-speed memory in which timing information is written, resulting in a noticeable improvement in the efficiency of IC tests. Effects can be obtained.
第1図は、従来のタイミングパルス発生器の一例のブロ
ック回文第2図は、本発明に係るタイミングパルス発生
器の一実施例のフェイズジェネレータのブロック図、第
3図、第4図は、そのタイミングチャートである。
10・・・タイミング選択信号、11・・・テスト周期
信号、12・・・タイミング切換信号、13・・・フェ
イズクロック、14・・・位相信号、15・・・フェイ
ズジェネレータ、16・・・フエイズメモリミ 17・
・・フェイズレジスタ、18・・・フェイズカウンタ、
19・・・可変遅延回路、20・・・マルチプレクサ、
21・・・フェイズ制御回路、22・・・RSフリップ
フロップ、23・・・初期値レジスタ、24・・・マル
チプレクサ、25・・・ALU、26・・・レジスタ、
27・・・変化幅レジスタ、28・・・変化数レジスタ
、29・・・変化数カ第1図
第2図FIG. 1 is a block diagram of an example of a conventional timing pulse generator. FIG. 2 is a block diagram of a phase generator of an example of a timing pulse generator according to the present invention. This is the timing chart. 10...Timing selection signal, 11...Test cycle signal, 12...Timing switching signal, 13...Phase clock, 14...Phase signal, 15...Phase generator, 16...Flash AIDS Memory Mi 17.
... Phase register, 18... Phase counter,
19... Variable delay circuit, 20... Multiplexer,
21... Phase control circuit, 22... RS flip-flop, 23... Initial value register, 24... Multiplexer, 25... ALU, 26... Register,
27... Change width register, 28... Change number register, 29... Change number Figure 1 Figure 2
Claims (1)
期信号に同期したフェイズクロックを計数し、外部から
与えられるタイミング選択信号に基づくタイミング切換
信号と上記テスト同期信号とに従い、上記計数結果を所
望値だけ遅延させ、それに基づいて位相信号を送出する
ようにしたフェイスジェネレータを具備したタイミング
パルス発生器において、発生・送出すべき位相信号の初
期値・変化幅および変化数を記憶する手段と、その初期
値・変化幅の記憶値から上記位相信号のタイミング情報
を算出する手段と、上記位相信号の発生・送出数を上記
変化幅の記憶値と上記のタイミング情報の算出結果とに
応じて制御する手段とを、フェイズジェネレータに設け
るように構成したことを特徴とするタイミングパルス発
生器。1. Count the phase clocks synchronized with the test synchronization signal sent externally from the rate generator, and delay the counting result by a desired value according to the timing switching signal based on the timing selection signal given from the outside and the test synchronization signal. A timing pulse generator equipped with a face generator that transmits a phase signal based on the timing pulse generator includes a means for storing an initial value, a width of change, and a number of changes of a phase signal to be generated and transmitted; means for calculating the timing information of the phase signal from the stored value of the variation width; and means for controlling the number of generation and transmission of the phase signals according to the stored value of the variation width and the calculation result of the timing information. , a timing pulse generator configured to be installed in a phase generator.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58232814A JPS60125573A (en) | 1983-12-12 | 1983-12-12 | Timing pulse generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58232814A JPS60125573A (en) | 1983-12-12 | 1983-12-12 | Timing pulse generator |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60125573A true JPS60125573A (en) | 1985-07-04 |
JPH0536752B2 JPH0536752B2 (en) | 1993-05-31 |
Family
ID=16945187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58232814A Granted JPS60125573A (en) | 1983-12-12 | 1983-12-12 | Timing pulse generator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60125573A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61292579A (en) * | 1985-06-20 | 1986-12-23 | Nec Corp | Test signal generation circuit |
JPH026767A (en) * | 1988-06-20 | 1990-01-10 | Advantest Corp | Waveform generating device for ic test |
WO2004031789A1 (en) * | 2002-10-01 | 2004-04-15 | Advantest Corporation | Test device and test method |
-
1983
- 1983-12-12 JP JP58232814A patent/JPS60125573A/en active Granted
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61292579A (en) * | 1985-06-20 | 1986-12-23 | Nec Corp | Test signal generation circuit |
JPH026767A (en) * | 1988-06-20 | 1990-01-10 | Advantest Corp | Waveform generating device for ic test |
WO2004031789A1 (en) * | 2002-10-01 | 2004-04-15 | Advantest Corporation | Test device and test method |
US7216271B2 (en) | 2002-10-01 | 2007-05-08 | Advantest Corporation | Testing apparatus and a testing method |
Also Published As
Publication number | Publication date |
---|---|
JPH0536752B2 (en) | 1993-05-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3625400B2 (en) | Test circuit for variable delay element | |
US6060898A (en) | Format sensitive timing calibration for an integrated circuit tester | |
EP0855653A1 (en) | Memory controller with a programmable strobe delay | |
JPS6117080B2 (en) | ||
JPH027530B2 (en) | ||
KR100356725B1 (en) | Semiconductor test device | |
JPS60125573A (en) | Timing pulse generator | |
JP2965049B2 (en) | Timing generator | |
US5598556A (en) | Conditional wait state generator circuit | |
JP2000090693A (en) | Memory test device | |
JPH04274100A (en) | Memory-lsi with built-in test circuit | |
US7545691B2 (en) | Measuring circuit for qualifying a memory located on a semiconductor device | |
JPS6067869A (en) | Timing signal generator | |
US6647538B1 (en) | Apparatus and method for signal skew characterization utilizing clock division | |
JP3050391B2 (en) | Test waveform generator for IC tester | |
JPH09304482A (en) | Ic-testing apparatus | |
JP3061650B2 (en) | Generated pulse monitor circuit of IC tester | |
US6483771B2 (en) | Semiconductor memory device and method of operation having delay pulse generation | |
JPH026769A (en) | Timing signal generating circuit for tester | |
JP2004279155A (en) | Jitter tester using sampling digitizer, method and semiconductor tester with sampling digitizer | |
JPH0434703B2 (en) | ||
JPH07151839A (en) | Semiconductor testing apparatus | |
JP3698269B2 (en) | LSI delay measurement method | |
JPS6045375B2 (en) | Timing generator for IC tester | |
JP2846383B2 (en) | Integrated circuit test equipment |