JP2004129256A

JP2004129256A - 累積モードにおける電荷結合素子の暗電流の削減方法

Info

Publication number: JP2004129256A
Application number: JP2003332759A
Authority: JP
Inventors: Christopher Parks; クリストファー　パークス
Original assignee: Eastman Kodak Co
Current assignee: Eastman Kodak Co
Priority date: 2002-10-02
Filing date: 2003-09-25
Publication date: 2004-04-22
Also published as: EP1406305A3; EP1406305B1; DE60328949D1; EP1406305A2; US6586784B1

Abstract

【課題】電荷結合素子内の暗電流を削減する。
【解決手段】電荷結合素子１５０は、絶縁層６０によって、第２導電型のウェル１７０または基板１８０内の第１導電型の埋込みチャンネル１６０から分離された３相以上の相から成るゲート（Ｖ１，Ｖ２，Ｖ３，Ｖ４）と、電荷結合素子１５０から電荷を転送させるクロックドライバとを備える。累積状態にあるときに電荷パケット１９０を分離するための障壁を設け、第１期間において、暗電流削減電荷キャリアが第１導電型の表面に累積する十分な電圧をゲートのすべての相に印加し、第１期間の終了後、第２導電型の層に対する静電容量を持つ各ゲート相ｎにおいて、ゲート相ｎの電圧変化であって、静電容量と電圧変化の積の合計が実質的にゼロ、となる電圧変化を加え、電荷結合素子からの電荷の転送に必要な電圧変化の後で、第１導電型の表面に暗電流削減電荷キャリアが蓄積する十分な電圧にゲート全相の電圧を戻す。
【選択図】図３

Description

　本発明は、電荷結合素子（ＣＣＤ）の分野に関し、より詳細には、累積モードにあるときに実質的に静電容量を持たない電荷結合素子に関する。

　図１に示すように、従来の電荷結合素子（ＣＣＤ）１０は、一般に、第１導電型の基板またはウェル２０と、電荷パケット４０を転送する第２導電型の埋込みチャンネル３０を備える。複数のゲート５０は、薄い絶縁層６０によって埋込みチャンネル３０と分離されている。説明の都合上、第１導電型をｐ型、第２導電型をｎ型とする。電荷パケット４０は、ｎ型の埋込みチャンネル３０内を流れる電子である。逆の型の電子電荷パケット４０は、ｐ型基板またはウェル２０内を流れるホールになる。

　ゲート５０に電圧を印加して、埋込みチャンネル３０内の位置エネルギを変え、電荷結合素子１０からの電荷パケット４０の転送を制御する。更に、ｐ型インプラント７０を追加して、ゲート５０の下のチャンネル電位を変え、電荷パケット４０の転送方向を制御する。

　ＣＣＤ１０を撮像素子として使用する場合は、埋込みチャンネル３０を通って転送される電荷パケット４０が光子によって生成される。電荷パケット４０内の光生成電子は、光電子と呼ばれている。フルフレームタイプの画像センサの場合、光電子は、直接ＣＣＤ内で生成される。インタラインフレーム転送の画像センサである場合は、ＣＣＤに隣接するフォトダイオード内で光電子が生成される。電荷パケット内には、熱によって生成される好ましくない電子も存在する。このような熱によって生成された電子は、電荷パケット信号の質を低下させる。電子の熱生成率は、ウェルまたは基板２０に対して負電圧になるようにゲート５０を維持することによって減少できることが知られている。この負電圧の印加により、埋込みチャンネル３０の表面にホールが蓄積する。表面に存在する大量のホールは、電子の熱生成を抑制する。表面にホールを保持するようにバイアスされたゲート５０は、累積状態にあると言う。表面にホールが存在しないようにバイアスされたゲート５０は、空乏状態にあると言う。累積モードでのＣＣＤのクロック駆動の利点は、特許文献１のジェインシック（Ｊａｎｅｓｉｃｋ）による米国特許第４，９６３，９５２号明細書および非特許文献１のアルバートＪ．Ｐ．トゥウィッセン（Ａｌｂｅｒｔ　Ｊ．Ｐ．　Ｔｈｅｕｗｉｓｓｅｎ）著の「電荷結合素子を用いた固体撮像（Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｉｍａｇｉｎｇ　ｗｉｔｈ　Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅｓ）」に記載されている。

　図１では、時間Ｔ１において、すべてのゲート５０の電圧が、埋込みチャンネル３０の表面にホールを累積する低レベルになっている。時間Ｔ１では、暗電流の熱生成が最も少ない。電荷パケット４０を移動するには、ゲート５０をクロック駆動する必要がある。図１に示すＣＣＤは、２相ＣＣＤである。２相ＣＣＤは、電圧Ｖ１でクロック駆動される第１群５１と、電圧Ｖ２でクロック制御される第２群５２とからなる２組のゲートを含む。電圧Ｖ１と電圧Ｖ２とのクロックシーケンスを図１に示した。ＣＣＤは、２群より多い群からなるゲートを用いて製造してもよいことは十分に理解されるであろう。

　前記特許文献１に記載のゲート５０のクロック駆動機構は、ｐ型基板に内蔵されたＣＣＤに十分対応したものである。ｐ型基板は、ゲート５０が累積電圧と空乏電圧の間でクロック駆動されるときに、ホールのソースまたはシンクとして機能する。ただし、図２に示すように、ｐ型ウェル２０を備えるｎ型基板１００には、多数のインタラインＣＣＤ画像センサが組み込まれている。ウェル２０は、基板１００と埋込みチャンネル３０の間の狭い層内に閉じ込められている。このため、ウェル２０は、簡単にはホールのソースまたはシンクとして機能できない。ゲート５０が累積状態にクロック駆動されたとき、ホールは、ＣＣＤの周辺部に位置するウェル接点１１０からＣＣＤの中心まで長い距離を流動する必要がある。ウェル２０は、ホールの流れに対して高い抵抗を持ち、ｎ番目のゲート５０は、ウェル２０に対してＣ_nとして示す静電容量を持つ。ウェル２０は、ウェル接点１１０からｎ番目のゲートまでＲ_nとして示す抵抗を持つ。ｎ番目のゲート５０が累積状態から空乏状態にクロック駆動されたとき、ホールがウェル接点１１０から流動するのにかかる時間はＣ_nＲ_nの積と相関する。領域の大きいＣＣＤではこの時間が長くなるため、累積モードでのクロック駆動の利点が限定的なものとなる。

　この問題を解決する方法の１つが、特許文献２の米国特許第５，１５１，３８０号明細書に記載されている。この特許には、抵抗の低い金属を用いたウェル接点１１０の数をＣＣＤ全域で増やすことが開示されている。抵抗の低い金属は、確かに、ウェル２０に出入りするホールの流れを加速するが、一方で、製造工程を非常に複雑化する。また、ＣＣＤの近傍においてウェル２０に追加される接点１１０は、埋込みチャンネル３０に不純物をも導入することになり、電子の熱生成を増加させる。更に、抵抗の低い金属の存在は、ＣＣＤの感光性領域への光子の到達を妨害する可能性もある。

米国特許第４，９６３，９５２号明細書米国特許第５，１５１，３８０号明細書アルバートＪ．Ｐ．トゥウィッセン（Ａｌｂｅｒｔ　Ｊ．Ｐ．　Ｔｈｅｕｗｉｓｓｅｎ）著「撮像素子を用いた固体撮像（Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｉｍａｇｉｎｇ　ｗｉｔｈ　Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅｓ）」

　したがって、累積モードでのＣＣＤのクロック駆動について、ホールが長距離を移動する必要のない方法が求められていることは明白である。好ましくは、その方法が２相より多い相から成るＣＣＤに適用できるものであることが望まれる。

　本発明の電荷結合素子内の暗電流を削減する方法は、絶縁層によって第２導電型のウェルまたは基板内の第１導電型の埋込みチャンネルから分離された、３相以上の相から成るゲートと、電荷結合素子から電荷を転送させるクロックドライバとを設けるステップと、累積状態にあるときに電荷パケットを分離する障壁を設けるステップと、第１期間において、暗電流削減電荷キャリアが第１導電型の表面に蓄積する十分な電圧を全相のゲートに印加するステップと、前記第１期間の終了後、第２導電型の層に対して静電容量Ｃ_nを持つ各ゲート相ｎにおいて、ΔＶ_nとして示すゲート相ｎの電圧変化であって、静電容量と電圧変化との積の合計が実質的にゼロ、すなわち

となる電圧変化を加えるステップと、電荷結合素子からの電荷の転送に必要な電圧変化の後で、第１導電型の表面に暗電流削減電荷キャリアが蓄積する十分な電圧にゲート全相の電圧を戻すステップと、を含む。

　また、本発明のカメラは、（イ）電荷結合素子内の暗電流が削減された電荷結合素子を含み、前記電荷結合素子は、（ロ）絶縁層によって第２導電型のウェルまたは基板内の第１導電型の埋込みチャンネルから分離された、３相以上の相から成るゲートと、電荷結合素子から電荷を転送させるクロックドライバと、（ハ）累積状態にあるときに電荷パケットを分離する障壁と、を含み、該電荷結合素子において、第１期間の全相のゲートに対する電圧は、暗電流削減電荷キャリアが第１導電型の表面に蓄積する十分な電圧であり、前記第１期間の終了後、第２導電型の層に対して静電容量Ｃ_nを持つ各ゲート相ｎにおいて、ΔＶ_nとして示す相ｎの電圧変化は、静電容量と電圧変化の積の合計が実質的にゼロ、すなわち

となる電圧変化であり、電荷結合素子からの電荷の転送に必要な電圧変化の後、全相のゲートに対する電圧は、第１導電型の表面に暗電流削減電荷キャリアが蓄積する十分な電圧に戻る。

　本発明の前述および他の側面、要素、特性、および利点は、後述する好ましい実施形態の詳細説明および添付の請求項を吟味し、付属図面を参照することによって、より明確に理解されると共に正しく認識されるであろう。

　本発明は、蓄積状態でのホールのより自由な流動を可能にすることによって、接点を追加するという、前述したような好ましくない必要性を生じずに、暗電流を削減する利点を備え、特に、３相以上の相を持つ素子内の暗電流の削減を実現する。

　図３を参照して、本発明に係る４相ＣＣＤ１５０について説明する。４相ＣＣＤ１５０は、好ましい実施形態を例示するために選択したものである。３相以上の相を持つ任意のＣＣＤに本発明を適用できることは、当業者であれば、当然自明のことであろう。このＣＣＤ１５０は、Ｖ１，Ｖ２，Ｖ３，Ｖ４として示した４組のゲートを備える。また、ＣＣＤ１５０は、ｎ型基板１８０上のｐ型ウェル１７０内にｎ型埋込みチャンネル１６０を有する。電子の電荷パケット１９０は、埋込みチャンネル１６０内に閉じ込められている。所定のゲートの下にｐ型インプラント２００を選択的に配置して、すべてのゲートが累積状態にあるときに電荷パケット１９０が分離されているように維持する。

　本発明は、ｐ型ウェル１７０からホールが流動するという要件を持たない、ＣＣＤゲートのクロック駆動手段を含む。説明の都合上、ここで、Ｃ_nをｐ型ウェルに対するＣＣＤゲート相ｎの静電容量とする。ΔＶ_nは、任意の時間におけるＣＣＤゲート相ｎの電圧変化を表し、ΔＱ_nは、ＣＣＤゲート相ｎのホールによって表される任意の時間における電荷の量を表すが、この電荷の量は、ゲート電圧がΔＶ_n変化したときに、ｐ型ウェル１７０に対する流入または流出として流動すると想定される電荷の量である。ΔＶ_nが正であるとき、ホール電荷は、埋込みチャンネル１６０の表面からｐ型ウェル１７０内に流入するものと想定される。このときの相ｎの電荷の量は、次の式で得られる。
ΔＱ_n＝Ｃ_nΔＶ_n

　本発明は、ｐ型ウェル１７０に対して流入または流出するホールの実際の総流動量が、実質的に常時ゼロとなるクロック駆動機構を含む。ホールの総流動量が実質的にゼロであることは、次の式で表される。

　図４を参照しながら、引き続き４相の例について説明する。図４に、４個のゲートのタイミングを示す。時間Ｔ１から時間Ｔ２までの間隔について調べた場合、Ｖ１およびＶ２が正の移送になることは明らかである。同時に、Ｖ３とＶ４は、それぞれ等価であるが逆向きの負の移送になる。このことは、どの時間間隔についても当てはまる。１つの相の正の立ち上がりクロックエッジは、それぞれ、別の１相以上の相の負の立ち上がりクロックエッジによって補償される。この補償されたクロックエッジを利用することによって、ｐ型ウェル１７０からのホールの実際の流動がなくなる。ｐ型ウェル１７０からのホールの流動を待機する必要がないため、ＣＣＤゲート相をより速やかにクロック駆動して、すばやく累積状態に戻してよい。本発明は、従来例よりも長い時間、ＣＣＤゲート相を累積状態に維持する。累積状態は、望ましくない電子の熱生成率を抑制する。本発明は、また、フルフレーム、フレーム転送、インタライン転送、フレームインタライン転送のタイプのＣＣＤ画像センサにも適用される。更に、前述したように、３相以上の相を持つタイプのＣＣＤにも適用される。

　図５を参照して説明する。図５に示すデジタルカメラ２１０には、本発明を商業用実施形態として実現するために、ＣＣＤ１５０を組み込んでもよい。図にはデジタルカメラを示したが、衛星画像処理、ビデオ画像処理など、他の画像取り込み装置で本発明を実現してもよい。

従来例のＣＣＤの縦断面側面と、該ＣＣＤに関連するクロック駆動およびエネルギ転送を表す図である。他の従来例のＣＣＤの縦断面側面図である。本発明に係るＣＣＤの縦断面側面と、該ＣＣＤに関連する転送状態を表す図である。図３に示すＣＣＤに対するクロック駆動を示す図である。本発明を標準的な商業用実施形態として実現したデジタルカメラの斜視図である。

符号の説明

　１０　ＣＣＤ、２０　基板またはウェル、３０　埋込みチャンネル、４０　電荷パケット、５０　ゲート、５１　第１群ゲート、５２　第２群ゲート、６０　絶縁層、７０　ｐ型インプラント、１００　基板、１１０　接点、１５０　ＣＣＤ、１６０　埋込みチャンネル、１７０　ｐ型ウェル、１８０　基板、２００　ｐ型インプラント、２１０　カメラ。

Claims

　電荷結合素子内の暗電流を削減する方法であって、
　絶縁層によって第２導電型のウェルまたは基板内の第１導電型の埋込みチャンネルから分離された、３相以上の相から成るゲートと、電荷結合素子から電荷を転送させるクロックドライバとを設けるステップと、
　累積状態にあるときに電荷パケットを分離する障壁を設けるステップと、
　第１期間において、暗電流削減電荷キャリアが第１導電型の表面に蓄積する十分な電圧を全相のゲートに印加するステップと、
　前記第１期間の終了後、第２導電型の層に対して静電容量Ｃ_nを持つ各ゲート相ｎにおいて、ΔＶ_nとして示すゲート相ｎの電圧変化であって、静電容量と電圧変化との積の合計が実質的にゼロ、すなわち

となる電圧変化を加えるステップと、
　電荷結合素子からの電荷の転送に必要な電圧変化の後で、第１導電型の表面に暗電流削減電荷キャリアが蓄積する十分な電圧にゲート全相の電圧を戻すステップと、
　を含むことを特徴とする暗電流の削減方法。
　カメラであって、
　（イ）電荷結合素子内の暗電流が削減された電荷結合素子を含み、
　前記電荷結合素子は、
　（ロ）絶縁層によって第２導電型のウェルまたは基板内の第１導電型の埋込みチャンネルから分離された、３相以上の相から成るゲートと、電荷結合素子から電荷を転送させるクロックドライバと、
　（ハ）累積状態にあるときに電荷パケットを分離する障壁と、を含み、
　該電荷結合素子において、
　第１期間の全相のゲートに対する電圧は、暗電流削減電荷キャリアが第１導電型の表面に蓄積する十分な電圧であり、
　前記第１期間の終了後、第２導電型の層に対して静電容量Ｃ_nを持つ各ゲート相ｎにおいて、ΔＶ_nとして示す相ｎの電圧変化は、静電容量と電圧変化の積の合計が実質的にゼロ、すなわち

となる電圧変化であり、
　電荷結合素子からの電荷の転送に必要な電圧変化の後、全相のゲートに対する電圧は、第１導電型の表面に暗電流削減電荷キャリアが蓄積する十分な電圧に戻る、ことを特徴とする電荷結合素子を含むカメラ。