【０００１】
【産業上の利用分野】
本発明は、入射光量に応じて光電変換素子に流れるセンサ電流をトランジスタのサブスレッショルド領域の特性を利用した弱反転状態で対数特性をもって電圧信号に変換して出力する光センサ回路を画素に用いたイメージセンサに関する。
【０００２】
【従来の技術】
従来、ＭＯＳ型のイメージセンサにあっては、その１画素分の光センサ回路が、図１に示すように、入射光Ｌｓの光量に応じたセンサ電流を生ずる光電変換素子としてのフォトダイオードＰＤと、フォトダイオードＰＤに流れるセンサ電流を弱反転状態で対数出力特性をもって電圧信号Ｖｐｄに変換させるトランジスタＱ１と、その電圧信号Ｖｐｄを増幅するトランジスタＱ２と、読出し信号Ｖｓのパルスタイミングでもってセンサ信号Ｖｏを出力するトランジスタＱ３とからなり、対数出力特性をもたせることによってダイナミックレンジを拡大して光信号の検出を高感度で行わせることができるようにしている。
【０００３】
このような構成によるイメージセンサでは、光センサ回路におけるフォトダイオードＰＤに充分な光量をもって入射光Ｌｓが当たっているときには、トランジスタＱ１には充分なセンサ電流が流れることになり、そのトランジスタＱ１の抵抗値もさほど大きくないことから、イメージセンサとして残像を生ずることがないような充分な応答速度をもって光信号の検出を行わせることができる。
【０００４】
しかし、フォトダイオードＰＤの入射光Ｌｓの光量が少なくなってトランジスタＱ１に流れる電流が小さくなると、トランジスタＱ１はそれに流れる電流が１桁小さくなるとその抵抗値が１桁大きくなるように動作するように設定されていることから、トランジスタＱ１の抵抗値が増大し、フォトダイオードＰＤの寄生容量Ｃとの時定数が大きくなってその寄生容量Ｃに蓄積された電荷を放電するのに時間がかかるようになる。そのため、入射光Ｌｓの光量が少なくなるにしたがって、残像が長時間にわたって観測されることになる。
【０００５】
図５は、フォトダイオードＰＤのセンサ電流が１Ｅ−１０Ａから１Ｅ−１５Ａまで急激に変化した場合の電圧信号Ｖｐｄの変化特性を示している。
【０００６】
この特性から、フォトダイオードＰＤへの入射光Ｌｓの光量が少ない１Ｅ−１２Ａ程度のセンサ電流では、１／３０ｓｅｃごとにセンサ信号Ｖｏを出力させるようにする場合、その時間内では電圧信号Ｖｐｄが飽和しないことがわかる。
【０００７】
したがって、フォトダイオードＰＤの入射光Ｌｓの光量が少ないときのセンサ電流に応じた電圧信号Ｖｐｄの飽和時間が長くなるため、図８に示すような読出し信号Ｖｓのパルスタイミングでセンサ信号Ｖｏの読み出しを行うと、当初ほど大きなレベルの出力が残像となってあらわれる。なお、図８中、Ｖｐｄ′は増幅用のトランジスタＱ２によって反転増幅された電圧信号を示している。
【０００８】
そのため従来では、撮影時の入射光量に応じて光電変換素子に流れるセンサ電流をＭＯＳ型トランジスタを用いて弱反転状態で対数出力特性をもって電圧信号に変換するようにした光センサ回路を画素単位として、複数の画素をマトリクス状に配設したイメージセンサにあって、撮影に先がけてトランジスタＱ１のドレイン電圧ＶＤを所定時間だけ撮影時の定常値よりも低く設定することにより、フォトダイオードＰＤの寄生容量Ｃに蓄積された残留電荷を排出して初期化することにより、センサ電流に急激な変化が生じても即座にそのときの入射光Ｌｓの光量に応じた電圧信号Ｖｐｄが得られるようにして、入射光量が少ない場合でも残像が生ずることがないようにしている（特開２０００−３２９６１６号公報参照）。
【０００９】
【発明が解決しようとする課題】
解決しようとする問題点は、対数出力特性をもった光センサ回路を画素に用いたイメージセンサにあっては、入射光量に応じて一律にダイナミックレンジが大きな撮影画像が得られるが、例えば入射光量が少ないときに周辺部分ではダイナミックレンジが大きく、中央部分ではコントラストが強調された撮影画像が得られるようにするなど、撮影画像の一部分のコントラスト強調を行うようにすることができないことである。
【００１０】
【課題を解決するための手段】
本発明は、撮影時の入射光量に応じて光電変換素子に流れるセンサ電流をトランジスタのサブスレッショルド領域の特性を利用した弱反転状態で対数特性をもってセンサ信号を出力するとともに、撮影に先がけてそのトランジスタのドレイン電圧を定常値よりも低い値に切り換えて初期化するようにした光センサ回路を画素単位とするイメージセンサにあって、撮影画像の一部分のコントラスト強調を行うことができるようにするべく、主走査方向に１ライン分配設された画素列における各画素の対数特性変換用のトランジスタに、ドレイン電圧を供給する電源ラインとそのトランジスタにゲート電圧を供給する電源ラインとが平行になるように配線して、ゲート電圧供給ラインにおける電源投入側から離れた画素に、入射光量が一定レベルよりも少ないときにリニア出力特性をもたせ、入射光量がその一定レベル以上のときに対数出力特性をもたせるようにしている。
【００１１】
【実施例】
本発明によるイメージセンサにあっては、基本的に、前述した図１に示す光センサ回路を画素単位に用いている。
【００１２】
そして、その光センサ回路にあって、撮影に先がけて、対数特性変換用のトランジスタＱ１のドレイン電圧ＶＤを所定時間だけ撮影特の定常値よりも低く設定して、フォトダイオードＰＤの寄生容量Ｃに蓄積された電荷を排出して初期化するようにしている。
【００１３】
図２は、そのときの光センサ回路における各部信号のタイムチャートを示している。ここで、ｔ１は初期化のタイミングを、ｔ２は光信号検出のタイミングを示している。トランジスタＱ１のドレイン電圧ＶＤを定常値（ハイレベルＨ）から低い電圧（ローレベルＬ）に切り換える所定時間ｔｍとしては、例えば１画素分の読出し速度が１００ｎｓｅｃ程度の場合に５μｓｅｃ程度に設定される。図中、ＴはフォトダイオードＰＤの寄生容量Ｃの蓄積期間を示しており、その蓄積期間ＴはＮＴＳＣ信号の場合１／３０ｓｅｃ（または１／６０ｓｅｃ）程度となる。
【００１４】
このようなものにあって、初期化時にＭＯＳトランジスタＱ１のドレイン電圧ＶＤがローレベルＬに切り換えられると、そのときのゲート電圧ＶＧとドレイン電圧ＶＤとの間の電位差がトランジスタＱ１のしきい値よりも大きければトランジスタＱ１が低抵抗状態になる。それにより、そのときのソース側の電位がドレイン電圧ＶＤと同じになり（実際にはしきい値分の電位差が残る）、フォトダイオードＰＤの接合容量Ｃが放電状態になる。
【００１５】
図３は、初期化時におけるトランジスタＱ１の電荷ｑの流れによる動作状態を模擬的に示している。
【００１６】
そして、ｔｍ時間の経過後にそのドレイン電圧ＶＤが定常のハイレベルＨに切り換えられて光信号の検出が行われると、ソース側の電位がドレイン電圧ＶＤよりも低くなって、そのときのゲート電圧ＶＧとドレイン電圧ＶＤとの間の電位差がしきい値よりも大きければＭＯＳトランジスタＱ１が低抵抗状態になり、フォトダイオードＰＤの接合容量Ｃが充電状態になる。
【００１７】
図４は、光信号検出時におけるトランジスタＱ１の電荷ｑの流れによる動作状態を模擬的に示している。
【００１８】
このように光信号の検出に先がけてフォトダイオードＰＤの接合容量Ｃを放電させて初期化したのちにその接合容量Ｃを充電させるようにすると、その初期化のタイミングから一定の時間経過した時点での出力電圧（フォトダイオードＰＤの端子電圧）Ｖｐｄは入射光Ｌｓの光量に応じた値となる。すなわち、初期化後には入射光Ｌｓの光量の変化に追随した一定の時定数による放電特性が得られるようになる。
【００１９】
その際、長時間放置すればドレイン電圧ＶＤからトランジスタＱ１を通して供給される電流とフォトダイオードＰＤを流れる電流とは同じになるが、前に残った電荷がなければ常に同じ放電特性が得られるので残像が生ずることがなくなる。
【００２０】
したがって、初期化してから一定の時間を定めて光信号を検出するようにすれば、入射光Ｌｓの光量に応じた残像のないセンサ信号Ｖｏを得ることができるようになる。
【００２１】
図５はフォトダイオードＰＤのセンサ電流が１Ｅ−１０Ａから１Ｅ−１５Ａまで急激に変化した場合の電圧信号Ｖｐｄの変化特性にあって、初期化してから一定の時間１／３０ｓｅｃ経過後に光信号の検出のタイミングを設定したときを示している。
【００２２】
図６は、１／３０ｓｅｃのタイミングで光信号の読み出しをくり返し行わせたときの電圧信号Ｖｐｄの増幅信号の特性を示している。これによれば、１／３０ｓｅｃごとに得られる信号特性はフォトダイオードＰＤへの入射光Ｌｓの光量に応じたセンサ電流に即したものとなり、残像の影響がないことがわかる。
【００２３】
図７は、フォトダイオードＰＤへの入射光Ｌｓの光量を変化させたときの画素信号Ｖｏの出力特性を示している。これによれば、フォトダイオードＰＤのセンサ電流が１Ｅ−１３Ａ以上では完全に対数出力特性となっていることがわかる。また、センサ電流が１Ｅ−１３Ａ以下の領域では対数特性から外れるものの、残像のない出力が得られることがわかる。
【００２４】
また、トランジスタＱ１のドレイン電圧ＶＤを低下させるときのローレベルＬの値を調整すると、完全にトランジスタＱ１を低抵抗状態にできるまで電圧を下げれば図７中（ａ）で示すような出力特性が得られる。しかし、その制御電圧ＶＤをゲート電圧ＶＧと同一になるように設定すると、図７中（ｂ）で示すような通常の対数出力特性が得られることになる。
【００２５】
図７中（ａ）で示す出力特性の場合には、残像はないが、光量が少ないときに感度が小さくなる。図７中（ｂ）で示す対数出力特性の場合には、光量が少ないときでも感度は大きいが、残像が顕著になる。すなわち、感度と残像との間にはトレードオフの関係が成立する。
【００２６】
したがって、図７中（ａ）で示す出力特性と図７中（ｂ）で示す対数出力特性との中間の領域に出力特性がくるようにトランジスタＱ１のドレイン電圧ＶＤを調整することにより、残像を問題にしない用途では感度を優先するような設定とし、残像が問題となる用途では残像をなくすことを優先とするような設定とすることができるようになる。実際には、用途に応じて問題にならない残像の程度に応じてドレイン電圧ＶＤを調整して、感度を可能な限り大きく設定するようにする。
【００２７】
本発明は、このような光センサ回路を画素単位として、画素をマトリクス状に複数配設して、各画素のセンサ信号の時系列的な読出し走査を行わせるようにしたイメージセンサを構築している。
【００２８】
図９は、そのイメージセンサの具体的な構成例を示している。
【００２９】
そのイメージセンサは、その基本的な構成が、例えば、Ｄ１１〜Ｄ４４からなる４×４の画素をマトリクス状に配設して、各１ライン分の画素列を画素列選択回路１から順次出力される選択信号ＬＳ１〜ＬＳ４によって選択し、その選択された画素列における各画素を、画素選択回路２から順次出力される選択信号ＤＳ１〜ＤＳ４によってスイッチ群３における各対応するスイッチＳＷ１〜ＳＷ４が逐次オン状態にされることによって各画素のセンサ信号Ｖｏが時系列的に読み出されるようになっている。図中、４は各画素における前記トランジスタＱ１のゲート電圧ＶＧ用電源であり、６はドレイン電圧ＶＤ用電源である。
【００３０】
そして、そのイメージセンサにあって、各１ライン分の画素列の選択に際して、その選択された画素列における各画素の前記トランジスタＱ１のドレイン電圧ＶＤを所定のタイミングをもって定常時のハイレベルＨおよび初期化時のローレベルＬに切り換える電圧切換回路５が設けられている。
【００３１】
このように構成されたイメージセンサの基本的な動作について、図１０に示す各部信号のタイムチャートとともに、以下説明をする。
【００３２】
まず、画素列選択信号ＬＳ１がハイレベルＨになると、それに対応するＤ１１，Ｄ１２，Ｄ１３，Ｄ１４からなる第１の画素列が選択される。そして、ＬＳ１がハイレベルＨになっている一定期間Ｔ１のあいだ画素選択信号ＤＳ１〜ＤＳ４が順次ハイレベルＨになって、各画素Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４のセンサ信号Ｖｏが順次読み出される。
【００３３】
次いで、画素列選択信号ＬＳ１がローレベルＬになった時点で次のＬＳ２がハイレベルＨになると、それに対応するＤ２１，Ｄ２２，Ｄ２３，Ｄ２４からなる第２の画素列が選択される。そして、ＬＳ２がハイレベルＨになっている一定期間Ｔ１のあいだ画素選択信号ＤＳ１〜ＤＳ４が順次ハイレベルＨになって、各画素Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４のセンサ信号Ｖｏが順次読み出される。
【００３４】
以下同様に、画素列選択信号ＬＳ３およびＬＳ４が連続的にハイレベルＨになって各対応する第３および第４の画素列が順次選択され、ＬＳ３およびＬＳ４がそれぞれハイレベルＨになっている一定期間Ｔ１のあいだ画素選択信号ＤＳ１〜ＤＳ４が順次ハイレベルＨになって、各画素Ｄ３１，Ｄ３２，Ｄ３３，Ｄ３４およびＤ４１，Ｄ４２，Ｄ４３，Ｄ４４のセンサ信号Ｖｏが順次読み出される。
【００３５】
また、画素列選択信号ＬＳ１がＴ１期間後にローレベルＬに立ち下がった時点で、そのとき選択されている第１の画素列における各画素Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４のドレイン電圧ＶＤ１をそれまでのハイレベルＨからローレベルＬに所定時間Ｔ２のあいだ切り換えることによって各画素の初期化が行われ、１サイクル期間Ｔ３の経過後に行われる次サイクルにおけるセンサ信号の読出しにそなえる。
【００３６】
次いで、画素列選択信号ＬＳ２がＴ１期間後にローレベルＬに立ち下がった時点で、そのとき選択されている第２の画素列における各画素Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４のドレイン電圧ＶＤ１をそれまでのハイレベルＨからローレベルＬに所定時間Ｔ２のあいだ切り換えることによって各画素の初期化が行われ、１サイクル期間Ｔ３の径過後に行われる次サイクルにおけるセンサ信号の読出しにそなえる。
【００３７】
以下同様に、画素列選択信号ＬＳ３およびＬＳ４がそれぞれＴ１期間後にローレベルＬに立ち下がった時点で、そのとき選択されている第３および第４の画素列にそれぞれ対応するドレイン電圧ＶＤ３をローレベルＬに切り換えて各画素の初期化が行われ、１サイクル期間Ｔ３の径過後に行われる次サイクルにおけるセンサ信号の読出しにそなえる。
【００３８】
なお、ここでは画素列選択信号ＬＳＸ（Ｘ＝１〜４）がＴ１期間後にローレベルＬに立ち下がった時点でドレイン電圧ＶＤＸをローレベルＬに切り換えて初期化を行わせるようにしているが、その初期化のタイミングは画素列選択信号ＬＳＸがローレベルＬ状態にある画素列選択の休止期間Ｔ４中であればよい。
【００３９】
以上のような各部信号の発生のタイミングは、図示しないＥＣＵの制御下で画素列選択回路１、画素選択回路２および電圧切換回路５の駆動を行わせることによって決定されるようになっている。
【００４０】
このように、各画素のセンサ信号の読出し走査に応じた適切なタイミングをもって各画素の初期化を行わせることによって、イメージセンサ全体としての蓄積時間の過不足を低減できるようになる。したがって、残像がなく、ダイナミックレンジの広い対数出力特性をもったイメージセンサを実現できるようになる。
【００４１】
このようなイメージセンサにあって、特に本発明では、主走査方向に１ライン分配設された各画素列Ｄｎ１〜Ｄｎ４（ｎ＝１〜４）にあって、各画素の対数特性変換用のトランジスタＱ１にドレイン電圧ＶＤｎ（ｎ＝１〜４）を供給する電源ライン１１とそのトランジスタＱ１にゲート電圧ＶＧを供給する電源ライン１２とが平行になるように配線している。
【００４２】
いま、図１１に示すように、１ライン分配設された各画素Ｄにドレイン電圧ＶＤを供給する電源ライン１１とゲート電圧ＶＧを供給する電源ライン１２とを平行に配線して、ゲート電圧ＶＧをその電源ライン１２の両端から供給するときには、図１２に示すように、中央のセンサ回路ほど配線抵抗ｒが大きく影響するようになる。そのため、その１ライン分配設された各画素の出力特性がその設置箇所に応じて変動することになる。
【００４３】
また、図１３に示すように、１ライン分配設された各画素Ｄにドレイン電圧ＶＤを供給する電源ライン１１とゲート電圧ＶＧを供給する電源ライン１２とを平行に配線して、ゲート電圧ＶＧをその電源ライン１２の一端から供給するときには、図１４に示すように、先方のセンサ回路ほど配線抵抗ｒが大きく影響するようになる。そのため、その１ライン分配設された各画素の出力特性がその設置箇所に応じて変動することになる。
【００４４】
その影響は、特に、１ライン分配設された各画素にゲート電圧ＶＧを供給する配線に抵抗の大きな材料によるものを用いる場合に顕著となる。
【００４５】
配線抵抗ｒが大きく影響する箇所にある画素では、その出力特性が変動して、図１５に示すように、入射光量が少ない領域では対数特性が失われて、直線的な出力特性になってしまう。図中、ＯＡ，ＯＢ，ＯＣの各出力特性は、図１２のＡ，Ｂ，Ｃの各位置にある画素または図１４のＡ′，Ｂ′，Ｃ′の各位置にある画素の出力特性をそれぞれ示している。ＯＢ，ＯＣの各出力特性のうち、ＯＢ−Ｌ，ＯＣ−Ｌの部分が直線領域となる。
【００４６】
このような配線抵抗ｒが大きく影響する箇所にある画素の出力特性が変動する要因としては、以下のとおりである。
【００４７】
図１６は、１ライン分配設された各画素における対数特性変換用のトランジスタＱ１とフォトダイオードＰＤの部分を抜き出して並列接続したときの等価回路を示している。ここで、ｒｄは各画素にドレイン電圧ＶＤを供給する配線の抵抗分を、ｒｇは画素にゲート電圧ＶＧを供給する配線の抵抗分をそれぞれ示している。また、ＣｇｄはトランジスタＱ１のゲート・ドレイン間の結合容量を示している。
【００４８】
この図１６に示す回路系統にあって、図１７に示すように、初期化時にドレイン電圧ＶＤを所定期間ｔ２のあいだハイレベルＨからローレベルＬに切り換えると、トランジスタＱ１のゲート・ドレイン間の結合容量Ｃｇｄによって、そのスイッチングの立下りおよび立上り時にゲート電圧ＶＧが瞬間的に振られて変動してしまう。
【００４９】
そのドレイン電圧ＶＤのスイッチングにともなうゲート電圧ＶＧの瞬間的な振れは、ゲート電圧ＶＧの配線抵抗ｒｇが充分に小さければ無視できる。
【００５０】
しかし、ゲート電圧ＶＧの配線抵抗ｒｇが高い（ｐｏｌｙ−Ｓｉ等）と、いったんゲート電圧ＶＧが振られるともとの設定値に復帰するまでにある程度の時間を要してしまう。また、この振れの程度は、ドレイン電圧ＶＤのスイッチング時における立下り、立上りの特性によっても異なる。
【００５１】
このように初期化時のドレイン電圧ＶＤのスイッチングによってゲート電圧ＶＧが振られた場合、図１８に示すように、ゲート電圧ＶＧが一時的に規定値よりも低い値（立下り時）および高い値（立上り時）に設定されるのと同じ効果が生じてしまうことになる。
【００５２】
その場合、スイッチングの立上り時にゲート電圧ＶＧが規定値よりも高くなると、トランジスタＱ１はより導通状態となって、フォトダイオードＰＤの寄生容量Ｃには正規にはＶＤ−Ｖｔｈ（しきい値電圧）の電圧値で充電されるところが、それ以上の電圧値Ｖｘ（ＶＤ−Ｖｔｈ≧Ｖｘ≧ＶＤ）で充電されることになる。そして、次の瞬間にはゲート電圧ＶＤは規定値に戻るので、寄生容量ＣはＶｘ電圧で充電されたままの状態になる。
【００５３】
この充電電圧が入射光による放電でＶＤ−Ｖｔｈの正規の充電状態となるまで、その画素の出力特性は直線的となる。
【００５４】
なお、図１２に示す構成によるイメージセンサにあっては、各ラインにおける画素に右端からゲート電圧ＶＧを供給するようにしているので、各ラインにおける画素は図１４とは逆の傾きによる特性をもって出力を生ずることになる。また、各ラインにおける画素に右端からゲート電圧ＶＧを供給するようにすれば、各ラインにおける画素は図１４に示すような特性をもって出力を生ずることになる。また、各ラインにおける画素に左右両端からゲート電圧ＶＧを供給するようにすれば、各ラインにおける画素は図１２に示すような特性をもって出力を生ずることになる。
【００５５】
そして、各画素の初期化時に対数特性変換用のトランジスタＱ１のドレイン電圧ＶＤを定常値のハイレベルからそれよりも低いローレベルに切り換えるときの電圧値によってリニア応答の画素数を可変にすることができる。その場合、ローレベルの電圧値を小さく設定するほど、図１２、図１４に示すように特性の傾きが小さくなるように変化することになる。
【００５６】
このように、本発明によれば、イメージセンサにおける各主走査方向に１ライン分配設された画素列にあって、各画素の対数特性変換用のトランジスタＱ１にドレイン電圧ＶＤを供給する電源ライン１１とそのトランジスタＱ１にゲート電圧ＶＧを供給する電源ライン１２とが平行になるように配線することによって、ゲート電圧供給ライン１１における電源投入側の画素にあっては、図１５におけるＯＡの特性で示すような対数出力特性が得られることになる。そして、その電源投入側から離れた画素にあっては、その離れた位置（距離）にしたがって、図１５におけるＯＢ，ＯＣの特性で示すような、入射光量が一定レベルよりも少ないときにはリニア出力特性が得られ、入射光量がその一定レベル以上のときには対数出力特性が得られることになる。
【００５７】
また、本発明は、各画素の初期化時に対数特性変換用のトランジスタＱ１のドレイン電圧ＶＤを定常値のハイレベルからそれよりも低いローレベルに切り換えて、所定時間後にもとのハイレベルに戻す際に、ハイレベルとローレベルとの間のレベルに段階的に切り換えたうえで、ハイレベルに戻すようにして、リニア応答する画素の特性を可変に制御するようにしている。
【００５８】
図１９は、ドレイン電圧ＶＤをハイレベルＨとローレベルＬとの間のレベルＭに１段階に切り換えるようにした場合を示している。
【００５９】
中間のレベルＭとしては、ローレベルＬと対数特性変換用のトランジスタＱ１のしきい値Ｖｔｈとの間の電圧値になるように設定される。
【００６０】
その際、レベルＭがハイレベルＨからＶＧ−Ｖｔｈ以下である場合にはほとんど残像が抑制された対数出力特性を示すが、それよりも低い場合には入射光量が少ないときにリニア出力特性を示す画素を生じさせることになる。また、レベルＭをローレベルＬに近付けることによって、リニア出力特性を示す画素の数が多くなる。
【００６１】
図２０は、４×４の画素構成によるイメージセンサにあって、ドレイン電圧ＶＤをハイレベルＨ，ローレベルＬ，中間レベルＭに選択的に切り換えるようにしたときのドレイン電圧切換回路の構成例を示している。
【００６２】
このように構成されたドレイン電圧切換回路にあっては、ＥＣＵ（図示せず）の制御下で、例えば、初期化時におけるＶＤ１の切換時に際して、ＶＤ１選択信号が与えられている間に、ローレベルのドレイン電圧ＶＤ−Ｌの選択信号、中間レベルのドレイン電圧ＶＤ−Ｍの選択信号およびハイレベルのドレイン電圧ＶＤ−Ｈの選択信号が順次与えられて、それによりドレイン電圧ＶＤがローレベルＬ、中間レベルＭ、ハイレベルＨに段階的に切り換えられるようになっている。
【００６３】
図２１は、そのときのイメージセンサにおける各部信号のタイムチャートを示している。
【００６４】
また、ドレイン電圧ＶＤをハイレベルＨとローレベルＬとの間のレベルＭによって段階に切り換えるに際して、図２２に示すように、そのレベルＭをローレベルＬとしきい値Ｖｔｈとの間で複数設定して、ドレイン電圧ＶＤをハイレベルＨとローレベルＬとの間で多段階的に切り換えるようにすることも可能である。この場合には、１ライン分の画素列における各画素のリニア応答の度合をより綿密に制御できるようになる。
【００６５】
【効果】
以上、本発明は、対数出力特性を有し、残像抑制のために対数特性変換用のトランジスタのドレイン電圧を定常値よりも低い値に切り換えて初期化するようにした光センサ回路を画素に用いることによってダイナミックレンジが大きな撮影画像が得られるようにしたイメージセンサにあって、主走査方向に１ライン分配設された画素列における各画素の対数特性変換用のトランジスタに、ドレイン電圧を供給する電源ラインとそのトランジスタにゲート電圧を供給する電源ラインとが平行になるように配線して、ゲート電圧供給ラインにおける電源投入側から離れた画素に、入射光量が一定レベルよりも少ないときにリニア出力特性をもたせ、入射光量がその一定レベル以上のときに対数出力特性をもたせるようにしたもので、例えば入射光量が少ないときに周辺部分ではダイナミックレンジが大きく、中央部分ではコントラストが強調された撮影画像が得られるようにするなど、撮影画像の一部分のコントラスト強調を行うようにすることができるという利点を有している。
【図面の簡単な説明】
【図１】イメージセンサの画素単位となる光センサ回路を示す電気回路図である。
【図２】その光センサ回路における各部信号のタイムチャートである。
【図３】その光センサ回路の初期化時におけるトランジスタＱ１の電荷ｑの流れによる動作状態を模擬的に示す図である。
【図４】その光センサ回路の光信号検出時におけるトランジスタＱ１の電荷ｑの流れによる動作状態を模擬的に示す図である。
【図５】その光センサ回路におけるフォトダイオードＰＤのセンサ電流が変化したときの各電圧信号Ｖｐｄの変化特性を示す図である。
【図６】その光センサ回路において所定のタイミングで光信号の読み出しをくり返し行わせたときの電圧信号Ｖｐｄの増幅信号の特性を示す図である。
【図７】その光センサ回路においてフォトダイオードＰＤへの入射光Ｌｓの光量を変化させたときの画素信号Ｖｏの出力特性を示す図である。
【図８】初期化を行わないときの光センサ回路における入射光量が少ないときに所定のタイミングで読み出される画信号の出力特性を示す図である。
【図９】本発明によるイメージセンサの一実施例を示す回路構成図である。
【図１０】その一実施例におけるイメージセンサの各部信号のタイムチャートである。
【図１１】１ライン分配設された各画素にゲート電圧とドレイン電圧とを供給する配線を平行に配して、ゲート電圧を配線の両側から供給するようにしたときの電気的結線図である。
【図１２】図１１に示す１ライン分配設された各画素における位置に応じた出力の大きさを示す特性図である。
【図１３】１ライン分配設された各画素にゲート電圧とドレイン電圧とを供給する配線を平行に配して、ゲート電圧を配線の一側から供給するようにしたときの電気的結線図である。
【図１４】図１３に示す１ライン分配設された各画素における位置に応じた出力の大きさを示す特性図である。
【図１５】図１１に示す１ライン分配設された各画素における配線抵抗の影響によって出力特性が変動した状態を示す特性図である。
【図１６】１ライン分配設された各画素における対数特性変換用のトランジスタとフォトダイオードの部分を抜き出して並列接続したときの等価回路図である。
【図１７】光センサ回路の初期化時にドレイン電圧ＶＤを定常のハイレベルＨからロールベルＬに切り換えたときのスイッチングの立下りおよび立上り時におけるゲート電圧ＶＧの変動状態を示す各部信号のタイムチートである。
【図１８】光センサ回路の初期化時にゲート電圧ＶＧが立下り時に一時的に規定値よりも低い値に設定され、立上り時に一時的に規定値よりも高い値に設定されたときの各部信号のタイムチャートである。
【図１９】本発明によってドレイン電圧ＶＤをハイレベルＨとローレベルＬとの間のレベルＭに段階的に切り換えるようにしたときのドレイン電圧の特性図である。
【図２０】ドレイン電圧ＶＤをハイレベルＨとローレベルＬとの間のレベルＭに段階的に切り換えるようにしたときのドレイン電圧切換回路の構成例を示す電気回路図である。
【図２１】ドレイン電圧ＶＤをハイレベルＨとローレベルＬとの間のレベルＭに段階的に切り換えるようにしたときのイメージセンサにおける各部信号のタイムチャートである。
【図２２】ドレイン電圧ＶＤをハイレベルＨとローレベルＬとの間の複数のレベルＭによって多段階的に切り換えるようにしたときのドレイン電圧切換回路の構成例を示す電気回路図である。
【符号の説明】
１ 画素列選択回路
２ 画素選択回路
３ 画信号出力用スイッチ群
４ ゲート電圧用電源
５ 電圧切換回路
Ｇ ドレイン電圧用電源
Ｑ１ 対数特性変換用トランジスタ
ＰＤ フォトダイオード
１１ ドレイン電圧供給ライン
１２ ゲート電圧供給ライン[0001]
[Industrial applications]
The present invention uses, for each pixel, an optical sensor circuit that converts a sensor current flowing through a photoelectric conversion element according to the amount of incident light into a voltage signal with a logarithmic characteristic in a weak inversion state using characteristics of a subthreshold region of a transistor and outputs the voltage signal. Related to an image sensor.
[0002]
[Prior art]
Conventionally, in a MOS type image sensor, as shown in FIG. 1, a photosensor circuit for one pixel includes a photodiode PD as a photoelectric conversion element that generates a sensor current corresponding to the amount of incident light Ls. A transistor Q1 for converting a sensor current flowing through the photodiode PD into a voltage signal Vpd with a logarithmic output characteristic in a weak inversion state, a transistor Q2 for amplifying the voltage signal Vpd, and a sensor signal Vo with a pulse timing of the read signal Vs. The output transistor Q3 has a logarithmic output characteristic so that the dynamic range can be expanded and the optical signal can be detected with high sensitivity.
[0003]
In the image sensor having such a configuration, when the incident light Ls irradiates the photodiode PD in the optical sensor circuit with a sufficient amount of light, a sufficient sensor current flows through the transistor Q1, and the resistance value of the transistor Q1 Since it is not so large, the optical signal can be detected with a sufficient response speed such that an afterimage does not occur as an image sensor.
[0004]
However, when the amount of incident light Ls of the photodiode PD decreases and the current flowing through the transistor Q1 decreases, the transistor Q1 operates so that the resistance value increases by one digit when the current flowing therethrough decreases by one digit. Therefore, the resistance value of the transistor Q1 increases, the time constant with the parasitic capacitance C of the photodiode PD increases, and it takes time to discharge the charges accumulated in the parasitic capacitance C. . Therefore, as the amount of incident light Ls decreases, an afterimage is observed over a long period of time.
[0005]
FIG. 5 shows a change characteristic of the voltage signal Vpd when the sensor current of the photodiode PD rapidly changes from 1E-10A to 1E-15A.
[0006]
From this characteristic, when the sensor signal Vo is output every 1/30 sec at a sensor current of about 1E-12A where the amount of incident light Ls incident on the photodiode PD is small, the voltage signal Vpd is saturated within that time. It turns out that it does not.
[0007]
Accordingly, the saturation time of the voltage signal Vpd corresponding to the sensor current when the light amount of the incident light Ls of the photodiode PD is small becomes long, so that the sensor signal Vo is read at the pulse timing of the read signal Vs as shown in FIG. If this is done, an output of a higher level than the initial stage will appear as an afterimage. In FIG. 8, Vpd 'indicates a voltage signal inverted and amplified by the amplifying transistor Q2.
[0008]
For this reason, in the related art, an optical sensor circuit that converts a sensor current flowing through a photoelectric conversion element into a voltage signal with a logarithmic output characteristic in a weak inversion state using a MOS transistor according to the amount of incident light at the time of shooting is used as a pixel unit. In an image sensor in which a plurality of pixels are arranged in a matrix, by setting a drain voltage VD of a transistor Q1 lower than a steady value at the time of photographing for a predetermined time prior to photographing, the parasitic capacitance C of the photodiode PD is reduced. By discharging and initializing the residual charges accumulated in the sensor, a voltage signal Vpd corresponding to the light quantity of the incident light Ls at that time can be immediately obtained even if a sudden change occurs in the sensor current. An afterimage is prevented from occurring even when the amount of light is small (see JP-A-2000-329616).
[0009]
[Problems to be solved by the invention]
The problem to be solved is that, in an image sensor using an optical sensor circuit having a logarithmic output characteristic for a pixel, a captured image having a large dynamic range can be obtained uniformly according to the amount of incident light. When the number is small, it is impossible to emphasize the contrast of a part of the captured image, for example, to obtain a captured image in which the dynamic range is large in the peripheral portion and the contrast is enhanced in the central portion.
[0010]
[Means for Solving the Problems]
The present invention outputs a sensor signal having a logarithmic characteristic in a weak inversion state using a characteristic of a sub-threshold region of a transistor, and outputs a sensor current flowing through a photoelectric conversion element in accordance with the amount of incident light at the time of imaging. In an image sensor having a pixel unit of an optical sensor circuit in which the drain voltage is switched to a value lower than the steady value and initialized, in order to perform contrast enhancement of a part of a captured image, Wiring is performed so that a power supply line for supplying a drain voltage and a power supply line for supplying a gate voltage to the transistor are parallel to a transistor for logarithmic characteristic conversion of each pixel in a pixel column distributed in one line in the main scanning direction. Then, a certain level of incident light is applied to the pixels on the gate voltage supply line that are away from the power-on side. Remote remembering linear output characteristics when a small amount of incident light is to impart a logarithmic output characteristics when above its predetermined level.
[0011]
【Example】
In the image sensor according to the present invention, basically, the above-described optical sensor circuit shown in FIG. 1 is used for each pixel.
[0012]
In the optical sensor circuit, prior to photographing, the drain voltage VD of the logarithmic characteristic conversion transistor Q1 is set lower than the steady value of the photographing characteristic for a predetermined time, and the parasitic capacitance C of the photodiode PD is reduced. The stored charge is discharged to initialize.
[0013]
FIG. 2 shows a time chart of signals of each part in the optical sensor circuit at that time. Here, t1 indicates the timing of initialization, and t2 indicates the timing of optical signal detection. The predetermined time tm for switching the drain voltage VD of the transistor Q1 from a steady value (high level H) to a low voltage (low level L) is set to, for example, about 5 μsec when the reading speed for one pixel is about 100 nsec. In the figure, T indicates the accumulation period of the parasitic capacitance C of the photodiode PD, and the accumulation period T is about 1/30 sec (or 1/60 sec) in the case of the NTSC signal.
[0014]
In such a device, when the drain voltage VD of the MOS transistor Q1 is switched to the low level L at the time of initialization, the potential difference between the gate voltage VG and the drain voltage VD at that time becomes larger than the threshold value of the transistor Q1. Is larger, the transistor Q1 enters a low resistance state. As a result, the source potential at that time becomes equal to the drain voltage VD (actually, a potential difference corresponding to the threshold remains), and the junction capacitance C of the photodiode PD is discharged.
[0015]
FIG. 3 schematically shows an operation state due to the flow of the electric charge q of the transistor Q1 at the time of initialization.
[0016]
Then, when the drain voltage VD is switched to the steady high level H after the elapse of the tm time and the detection of the optical signal is performed, the source side potential becomes lower than the drain voltage VD, and the gate voltage VG at that time. If the potential difference between the voltage and the drain voltage VD is larger than the threshold value, the MOS transistor Q1 enters a low resistance state, and the junction capacitance C of the photodiode PD enters a charged state.
[0017]
FIG. 4 schematically shows an operation state due to the flow of the electric charge q of the transistor Q1 at the time of detecting the optical signal.
[0018]
As described above, if the junction capacitance C of the photodiode PD is discharged and initialized before the detection of the optical signal, and then the junction capacitance C is charged, a predetermined time elapses from the initialization timing. The output voltage (terminal voltage of the photodiode PD) Vpd becomes a value corresponding to the amount of incident light Ls. That is, after the initialization, a discharge characteristic with a constant time constant following the change in the amount of incident light Ls can be obtained.
[0019]
At that time, if left for a long time, the current supplied from the drain voltage VD through the transistor Q1 and the current flowing through the photodiode PD become the same, but if there is no charge remaining before, the same discharge characteristics are always obtained, so that the afterimage is obtained. No longer occurs.
[0020]
Therefore, if the optical signal is detected for a predetermined time after initialization, it is possible to obtain a sensor signal Vo having no afterimage corresponding to the amount of incident light Ls.
[0021]
FIG. 5 shows a change characteristic of the voltage signal Vpd when the sensor current of the photodiode PD rapidly changes from 1E-10A to 1E-15A, and detection of an optical signal after a lapse of a predetermined time of 1/30 sec after initialization. At the time when the timing is set.
[0022]
FIG. 6 shows the characteristics of the amplified signal of the voltage signal Vpd when the reading of the optical signal is repeatedly performed at the timing of 1/30 sec. According to this, the signal characteristics obtained every 1/30 sec correspond to the sensor current corresponding to the light amount of the incident light Ls to the photodiode PD, and it can be seen that there is no influence of the afterimage.
[0023]
FIG. 7 shows the output characteristics of the pixel signal Vo when the amount of light Ls incident on the photodiode PD is changed. According to this, it is understood that when the sensor current of the photodiode PD is 1E-13A or more, the logarithmic output characteristic is completely obtained. Also, it can be seen that in the region where the sensor current is 1E-13A or less, the output deviates from the logarithmic characteristic, but an output without afterimage is obtained.
[0024]
Further, by adjusting the value of the low level L when the drain voltage VD of the transistor Q1 is lowered, if the voltage is lowered until the transistor Q1 can be completely brought into the low resistance state, the output characteristics as shown in FIG. can get. However, when the control voltage VD is set to be the same as the gate voltage VG, a normal logarithmic output characteristic as shown in FIG. 7B is obtained.
[0025]
In the case of the output characteristic shown in FIG. 7A, there is no afterimage, but the sensitivity is low when the light amount is small. In the case of the logarithmic output characteristic shown in FIG. 7B, the sensitivity is high even when the light amount is small, but the afterimage becomes remarkable. That is, a trade-off relationship is established between the sensitivity and the afterimage.
[0026]
Therefore, by adjusting the drain voltage VD of the transistor Q1 so that the output characteristic comes to an intermediate region between the output characteristic shown in FIG. 7A and the logarithmic output characteristic shown in FIG. For applications that do not cause a problem, it is possible to set such that priority is given to the sensitivity, and for applications where an afterimage is a problem, it is possible to make a setting that gives priority to eliminating the afterimage. Actually, the sensitivity is set as large as possible by adjusting the drain voltage VD according to the extent of the afterimage that does not matter according to the application.
[0027]
The present invention constructs an image sensor in which a plurality of pixels are arranged in a matrix in such a manner that such an optical sensor circuit is a pixel unit, and the sensor signal of each pixel is read out in chronological order. I have.
[0028]
FIG. 9 shows a specific configuration example of the image sensor.
[0029]
The image sensor has a basic configuration in which, for example, 4 × 4 pixels including D11 to D44 are arranged in a matrix, and pixel columns for one line are sequentially output from the pixel column selection circuit 1. And the corresponding switches SW1 to SW4 in the switch group 3 are sequentially turned on by the selection signals DS1 to DS4 sequentially output from the pixel selection circuit 2. By setting the state, the sensor signal Vo of each pixel is read out in time series. In the figure, reference numeral 4 denotes a power supply for the gate voltage VG of the transistor Q1 in each pixel, and reference numeral 6 denotes a power supply for the drain voltage VD.
[0030]
In the image sensor, when selecting a pixel column for each one line, the drain voltage VD of the transistor Q1 of each pixel in the selected pixel column is set to a high level H in a steady state and an initial level at a predetermined timing. A voltage switching circuit 5 for switching to a low level L at the time of conversion is provided.
[0031]
The basic operation of the image sensor configured as described above will be described below with reference to a time chart of signals of each unit shown in FIG.
[0032]
First, when the pixel column selection signal LS1 becomes high level H, the first pixel column composed of D11, D12, D13, and D14 corresponding thereto is selected. Then, during a certain period T1 in which LS1 is at the high level H, the pixel selection signals DS1 to DS4 sequentially become the high level H, and the sensor signals Vo of the pixels D11, D12, D13, D14 are sequentially read.
[0033]
Next, when the next row LS2 goes high when the pixel row selection signal LS1 goes low, a second pixel row consisting of D21, D22, D23, and D24 is selected. Then, during a certain period T1 in which LS2 is at the high level H, the pixel selection signals DS1 to DS4 sequentially become the high level H, and the sensor signals Vo of the pixels D21, D22, D23, and D24 are sequentially read.
[0034]
Similarly, the pixel column selection signals LS3 and LS4 are continuously at a high level H, and the corresponding third and fourth pixel columns are sequentially selected, and LS3 and LS4 are each at a high level H During the period T1, the pixel selection signals DS1 to DS4 sequentially become the high level H, and the sensor signals Vo of the pixels D31, D32, D33, D34 and D41, D42, D43, D44 are sequentially read.
[0035]
Further, when the pixel column selection signal LS1 falls to the low level L after the period T1, the drain voltage VD1 of each of the pixels D11, D12, D13, and D14 in the first pixel column selected at that time is changed up to that time. By switching from the high level H to the low level L for a predetermined time T2, each pixel is initialized to prepare for reading of a sensor signal in the next cycle performed after the elapse of one cycle period T3.
[0036]
Next, when the pixel column selection signal LS2 falls to the low level L after the period T1, the drain voltage VD1 of each of the pixels D21, D22, D23, and D24 in the second pixel column selected at that time is changed to the previous level. By switching from the high level H to the low level L for a predetermined time T2, the initialization of each pixel is performed, and the readout of the sensor signal in the next cycle performed after the diameter of one cycle period T3 has passed.
[0037]
Similarly, when the pixel column selection signals LS3 and LS4 each fall to the low level L after the T1 period, the drain voltages VD3 respectively corresponding to the third and fourth pixel columns selected at that time are changed to the low level. Switch to L to initialize each pixel, and prepare for reading of sensor signals in the next cycle, which is performed after the diameter of one cycle period T3.
[0038]
Here, when the pixel column selection signal LSX (X = 1 to 4) falls to the low level L after the T1 period, the drain voltage VDX is switched to the low level L to perform initialization. The timing of the initialization may be during the pause period T4 of the pixel column selection in which the pixel column selection signal LSX is at the low level L state.
[0039]
The timing of the generation of the signals of each section as described above is determined by driving the pixel column selection circuit 1, the pixel selection circuit 2, and the voltage switching circuit 5 under the control of an ECU (not shown).
[0040]
In this way, by performing initialization of each pixel at an appropriate timing according to the reading scan of the sensor signal of each pixel, it is possible to reduce excess or deficiency of the accumulation time of the entire image sensor. Therefore, it is possible to realize an image sensor having no log lag and a logarithmic output characteristic with a wide dynamic range.
[0041]
In such an image sensor, in particular, in the present invention, a transistor for converting the logarithmic characteristic of each pixel is provided in each of pixel columns Dn1 to Dn4 (n = 1 to 4) distributed in one line in the main scanning direction. A power supply line 11 for supplying a drain voltage VDn (n = 1 to 4) to Q1 and a power supply line 12 for supplying a gate voltage VG to the transistor Q1 are wired in parallel.
[0042]
Now, as shown in FIG. 11, a power supply line 11 for supplying a drain voltage VD and a power supply line 12 for supplying a gate voltage VG to each pixel D distributed in one line are arranged in parallel, and a gate voltage VG is supplied. When power is supplied from both ends of the power supply line 12, as shown in FIG. 12, the wiring resistance r has a greater effect on the central sensor circuit. For this reason, the output characteristics of each of the pixels arranged and distributed for one line fluctuate according to the installation location.
[0043]
Further, as shown in FIG. 13, a power supply line 11 for supplying a drain voltage VD and a power supply line 12 for supplying a gate voltage VG are connected in parallel to each of the pixels D arranged for one line so that the gate voltage VG is reduced. When the power is supplied from one end of the power supply line 12, as shown in FIG. 14, the wiring resistance r has a greater influence on the sensor circuit on the other side. For this reason, the output characteristics of each of the pixels arranged and distributed for one line fluctuate according to the installation location.
[0044]
The effect is particularly remarkable when a material having a large resistance is used for the wiring for supplying the gate voltage VG to the pixels arranged in one line.
[0045]
In a pixel at a location where the wiring resistance r greatly affects, the output characteristic fluctuates, and as shown in FIG. 15, the logarithmic characteristic is lost in a region where the amount of incident light is small, resulting in a linear output characteristic. . In the figure, the output characteristics of OA, OB, and OC correspond to the output characteristics of the pixels at the positions of A, B, and C in FIG. 12 or the pixels at the positions of A ', B', and C 'in FIG. Each is shown. Of the output characteristics of OB and OC, the portions of OB-L and OC-L are linear regions.
[0046]
Factors that cause fluctuations in the output characteristics of the pixel at a location where the wiring resistance r greatly affects are as follows.
[0047]
FIG. 16 shows an equivalent circuit when a portion of the transistor Q1 for logarithmic characteristic conversion and the portion of the photodiode PD in each pixel distributed and arranged in one line are extracted and connected in parallel. Here, rd indicates the resistance of the wiring that supplies the drain voltage VD to each pixel, and rg indicates the resistance of the wiring that supplies the gate voltage VG to each pixel. Cgd indicates a coupling capacitance between the gate and the drain of the transistor Q1.
[0048]
In the circuit system shown in FIG. 16, when the drain voltage VD is switched from a high level H to a low level L for a predetermined period t2 during initialization as shown in FIG. 17, the coupling between the gate and the drain of the transistor Q1 is changed. Due to the capacitance Cgd, the gate voltage VG is instantaneously fluctuated and fluctuates when the switching falls and rises.
[0049]
The instantaneous fluctuation of the gate voltage VG due to the switching of the drain voltage VD can be ignored if the wiring resistance rg of the gate voltage VG is sufficiently small.
[0050]
However, if the wiring resistance rg of the gate voltage VG is high (poly-Si or the like), it takes a certain amount of time until the gate voltage VG is once changed and returns to the original set value. Further, the degree of the swing differs depending on the falling and rising characteristics during switching of the drain voltage VD.
[0051]
As described above, when the gate voltage VG is changed by the switching of the drain voltage VD at the time of initialization, as shown in FIG. 18, the gate voltage VG is temporarily lower than the specified value (at the time of falling) and higher than the specified value. The same effect as set at (at the time of rising) is produced.
[0052]
In this case, when the gate voltage VG becomes higher than the specified value at the time of the rising of the switching, the transistor Q1 becomes more conductive, and the parasitic capacitance C of the photodiode PD is normally VD-Vth (threshold voltage). Where the battery is charged with the voltage value, the battery is charged with a higher voltage value Vx (VD−Vth ≧ Vx ≧ VD). Then, at the next moment, the gate voltage VD returns to the specified value, so that the parasitic capacitance C remains charged with the voltage Vx.
[0053]
The output characteristics of the pixel become linear until the charging voltage reaches a normal charging state of VD-Vth by discharging by the incident light.
[0054]
In the image sensor having the configuration shown in FIG. 12, since the gate voltage VG is supplied to the pixels in each line from the right end, the pixels in each line output with a characteristic having a slope opposite to that of FIG. Will occur. If the gate voltage VG is supplied to the pixels in each line from the right end, the pixels in each line generate an output with the characteristics shown in FIG. Further, if the gate voltage VG is supplied to the pixels in each line from both the left and right ends, the pixels in each line generate outputs with the characteristics shown in FIG.
[0055]
Then, at the time of initialization of each pixel, the number of pixels of the linear response can be made variable by a voltage value when the drain voltage VD of the transistor Q1 for logarithmic characteristic conversion is switched from a steady high level to a lower low level. it can. In this case, as the low-level voltage value is set to be smaller, the characteristic is changed so that the slope of the characteristic becomes smaller as shown in FIGS.
[0056]
As described above, according to the present invention, the power supply line 11 that supplies the drain voltage VD to the logarithmic characteristic conversion transistor Q1 of each pixel in the pixel column in which one line is provided in each main scanning direction in the image sensor. And the power supply line 12 that supplies the gate voltage VG to the transistor Q1 so as to be parallel to each other, so that the pixel on the power-on side of the gate voltage supply line 11 is represented by the OA characteristic in FIG. Such a logarithmic output characteristic is obtained. When the incident light amount is smaller than a certain level, as shown by the OB and OC characteristics in FIG. Is obtained, and the logarithmic output characteristic is obtained when the amount of incident light is equal to or higher than the certain level.
[0057]
In addition, according to the present invention, the drain voltage VD of the logarithmic characteristic conversion transistor Q1 is switched from a steady high level to a low level lower than that at the time of initialization of each pixel, and returned to the original high level after a predetermined time. At this time, the characteristics of pixels that respond linearly are variably controlled by gradually switching to a level between a high level and a low level and then returning to a high level.
[0058]
FIG. 19 shows a case where the drain voltage VD is switched to a level M between a high level H and a low level L in one step.
[0059]
The intermediate level M is set to a voltage value between the low level L and the threshold value Vth of the logarithmic characteristic conversion transistor Q1.
[0060]
At this time, when the level M is from the high level H to VG-Vth or less, the log output characteristic shows almost no afterimage, and when it is lower than that, the linear output characteristic shows when the amount of incident light is small. Will give rise to pixels. Further, by bringing the level M closer to the low level L, the number of pixels exhibiting linear output characteristics increases.
[0061]
FIG. 20 shows a configuration example of a drain voltage switching circuit in an image sensor having a 4 × 4 pixel configuration, in which the drain voltage VD is selectively switched to a high level H, a low level L, and an intermediate level M. Is shown.
[0062]
In the drain voltage switching circuit configured as described above, for example, when the VD1 is switched at the time of initialization under the control of the ECU (not shown), while the VD1 selection signal is being supplied, A selection signal of the drain voltage VD-L of the level, a selection signal of the drain voltage VD-M of the intermediate level, and a selection signal of the drain voltage VD-H of the high level are sequentially applied, so that the drain voltage VD becomes the low level L, The level can be switched stepwise between an intermediate level M and a high level H.
[0063]
FIG. 21 shows a time chart of signals of each part in the image sensor at that time.
[0064]
Further, when the drain voltage VD is switched in steps according to the level M between the high level H and the low level L, a plurality of levels M are set between the low level L and the threshold value Vth as shown in FIG. Thus, the drain voltage VD can be switched between a high level H and a low level L in multiple steps. In this case, the degree of the linear response of each pixel in the pixel column for one line can be more precisely controlled.
[0065]
【effect】
As described above, the present invention uses an optical sensor circuit having a logarithmic output characteristic, in which a drain voltage of a transistor for logarithmic characteristic conversion is switched to a value lower than a steady-state value and initialized for suppressing a residual image in a pixel. A power supply for supplying a drain voltage to a transistor for converting the logarithmic characteristic of each pixel in a pixel column distributed in one line in the main scanning direction in the image sensor capable of obtaining a captured image having a large dynamic range. The line and the power supply line that supplies the gate voltage to the transistor are wired so that they are parallel to each other. When the amount of incident light is less than a certain level, the linear output characteristics To provide logarithmic output characteristics when the amount of incident light is above a certain level. When the number is small, the dynamic range is large in the peripheral part, and the contrast can be enhanced in a part of the captured image, such as obtaining a captured image in which the contrast is enhanced in the central part. ing.
[Brief description of the drawings]
FIG. 1 is an electric circuit diagram showing an optical sensor circuit serving as a pixel unit of an image sensor.
FIG. 2 is a time chart of signals of each part in the optical sensor circuit.
FIG. 3 is a diagram schematically illustrating an operation state due to a flow of a charge q of a transistor Q1 at the time of initialization of the photosensor circuit.
FIG. 4 is a diagram schematically illustrating an operation state due to the flow of the electric charge q of the transistor Q1 when the optical sensor circuit detects an optical signal.
FIG. 5 is a diagram showing a change characteristic of each voltage signal Vpd when a sensor current of a photodiode PD in the optical sensor circuit changes.
FIG. 6 is a diagram illustrating characteristics of an amplified signal of the voltage signal Vpd when the optical signal is repeatedly read at a predetermined timing in the optical sensor circuit.
FIG. 7 is a diagram showing output characteristics of a pixel signal Vo when the amount of light Ls incident on a photodiode PD is changed in the optical sensor circuit.
FIG. 8 is a diagram illustrating output characteristics of an image signal read at a predetermined timing when the amount of incident light in the optical sensor circuit is small when initialization is not performed.
FIG. 9 is a circuit diagram showing one embodiment of an image sensor according to the present invention.
FIG. 10 is a time chart of signals of various parts of the image sensor in the embodiment.
FIG. 11 is an electrical connection diagram when wirings for supplying a gate voltage and a drain voltage are arranged in parallel to each of the pixels arranged in one line, and a gate voltage is supplied from both sides of the wirings. .
FIG. 12 is a characteristic diagram showing the magnitude of output according to the position in each pixel arranged and distributed in one line shown in FIG. 11;
FIG. 13 is an electrical connection diagram when wiring for supplying a gate voltage and a drain voltage is arranged in parallel to each of the pixels arranged and distributed in one line, and the gate voltage is supplied from one side of the wiring. is there.
14 is a characteristic diagram showing the magnitude of output according to the position in each pixel arranged and distributed in one line shown in FIG.
FIG. 15 is a characteristic diagram showing a state in which output characteristics fluctuate due to the effect of wiring resistance in each pixel distributed and provided in one line shown in FIG. 11;
FIG. 16 is an equivalent circuit diagram when a transistor for logarithmic characteristic conversion and a photodiode in each pixel distributed and arranged in one line are extracted and connected in parallel.
FIG. 17 is a time cheat of a signal of each section showing a falling state of the switching when the drain voltage VD is switched from the steady high level H to the rollbell L at the time of initialization of the optical sensor circuit and a fluctuation state of the gate voltage VG at the time of rising. is there.
FIG. 18 is a diagram showing signals when the gate voltage VG is temporarily set to a value lower than a specified value at the time of falling when the optical sensor circuit is initialized and temporarily set to a value higher than the specified value at the time of rising. It is a time chart.
FIG. 19 is a characteristic diagram of the drain voltage when the drain voltage VD is switched stepwise to a level M between a high level H and a low level L according to the present invention.
FIG. 20 is an electric circuit diagram showing a configuration example of a drain voltage switching circuit when the drain voltage VD is switched stepwise to a level M between a high level H and a low level L.
FIG. 21 is a time chart of signals of various parts in the image sensor when the drain voltage VD is switched stepwise to a level M between a high level H and a low level L;
FIG. 22 is an electric circuit diagram showing a configuration example of a drain voltage switching circuit when the drain voltage VD is switched in multiple steps by a plurality of levels M between a high level H and a low level L.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Pixel column selection circuit 2 Pixel selection circuit 3 Image signal output switch group 4 Gate voltage power supply 5 Voltage switching circuit G Drain voltage power supply Q1 Logarithmic characteristic conversion transistor PD Photodiode 11 Drain voltage supply line 12 Gate voltage supply line
