【０００１】
【産業上の利用分野】
本発明は、入射光量に応じて光電変換素子に流れるセンサ電流をトランジスタのサブスレッショルド領域の特性を利用した弱反転状態で対数特性をもって電圧信号に変換して出力する光センサ回路を画素に用いたイメージセンサに関する。
【０００２】
【従来の技術】
ＭＯＳ型のイメージセンサにあっては、その１画素分の光センサ回路が、図１に示すように、入射光Ｌｓの光量に応じたセンサ電流を生ずる光電変換素子としてのフォトダイオードＰＤと、フォトダイオードＰＤに流れるセンサ電流を弱反転状態で対数出力特性をもって電圧信号Ｖｐｄに変換させるトランジスタＱ１と、その電圧信号Ｖｐｄを増幅するトランジスタＱ２と、読出し信号Ｖｓのパルスタイミングでもってセンサ信号Ｖｏを出力するトランジスタＱ３とからなり、対数出力特性をもたせることによってダイナミックレンジを拡大して光信号の検出を高感度で行わせることができるようにしている。
【０００３】
このような構成によるイメージセンサでは、光センサ回路におけるフォトダイオードＰＤに充分な光量をもって入射光Ｌｓが当たっているときには、トランジスタＱ１には充分なセンサ電流が流れることになり、そのトランジスタＱ１の抵抗値もさほど大きくないことから、イメージセンサとして残像を生ずることがないような充分な応答速度をもって光信号の検出を行わせることができる。
【０００４】
しかし、フォトダイオードＰＤの入射光Ｌｓの光量が少なくなってトランジスタＱ１に流れる電流が少なくなると、トランジスタＱ１はそれに流れる電流が１桁小さくなるとその抵抗値が１桁大きくなるように設定されていることから、トランジスタＱ１の抵抗値が増大し、フォトダイオードＰＤの寄生容量Ｃとの時定数が大きくなってその寄生容量Ｃに蓄積された電荷を放電するのに時間がかかるようになる。そのため、入射光Ｌｓの光量が少なくなるにしたがって、残像が長時間にわたって観測されることになる。
【０００５】
そのため、撮影時の入射光量に応じて光電変換素子に流れるセンサ電流をＭＯＳ型トランジスタを用いて弱反転状態で対数出力特性をもって電圧信号に変換するようにした光センサ回路を画素単位として、複数の画素をマトリクス状に配設したイメージセンサにあって、撮影に先がけてトランジスタＱ１のドレイン電圧ＶＤを所定時間だけ撮影時の定常値よりも低く設定することにより、フォトダイオードＰＤの寄生容量Ｃに蓄積された残留電荷を排出して初期化することにより、センサ電流に急激な変化が生じても即座にそのときの入射光Ｌｓの光量に応じた電圧信号Ｖｐｄが得られるようにして、入射光量が少ない場合でも残像が生ずることがないようにしている（特開２０００−３２９６１６号公報参照）。
【０００６】
このようなイメージセンサでは、光センサ回路からなる画素を複数マトリクス状に配設して、Ｘ−Ｙアドレス走査方式によって各画素のセンサ信号を時系列的に読み出すようにする場合、各画素の時系列的な読出し期間中にも光センサ回路における受光が進んで、撮影画像にスミア（縦じま）が生じてしまう。
【０００７】
各画素の時系列的な読出し期間中に光センサ回路における受光が進むことがないようにするためには、イメージセンサに全ての画素が一斉にシャッタを閉じるグローバルシャッタ機能をもたせる必要があるが、そのシャッタ機能を実現するには画素ごとにセンサ信号を一時的に蓄積するアナログメモリが必要になる。しかし、その場合、メモリ部分に光が入射すると、そのメモリから正規のセンサ信号を読み出すことができなくなってしまう。
【０００８】
従来のＣＣＤイメージセンサでは、図１６および図１７に示すように、各画素ごとに電荷蓄積部分（メモリに対応している）をしゃ光層２１（しゃ光性能としては８０〜１００ｄＢ程度）によって覆うようにしている。図中、２２はＣＣＤの転送ゲートである。
【０００９】
しかし、図１６に示すものでは、しゃ光層２１を透過した光▲１▼が電荷蓄積部分に直接入射したり、受光部分に斜めに入射した光▲２▼が転送ゲート２２との間で反射をくり返して電荷蓄積部分に到達したり、また受光部分の入射光▲３▼によって内部に生じた正孔や電子が漂って電荷蓄積部分に到達したりして、しゃ光性能が悪くなっている。
【００１０】
また、図１７に示すものでは、受光部分に斜めに入射した光▲２▼の影響を抑制することができるが、しゃ光層２１を透過した光▲１▼が電荷蓄積部分に直接入射し、また受光部分の入射光▲３▼によって内部に生じた正孔や電子が漂って電荷蓄積部分に到達して、依然としてしゃ光性能が悪くなっている。
【００１１】
このようなことは、シャッタ機能をもたせるために各画素ごとに対応してメモリを設けたＭＯＳ型のイメージセンサにあっても同様である。
【００１２】
その場合、対数出力特性をもたせたイメージセンサにあっては、低輝度から高輝度までの入射光の領域にわたってダイナミックレンジの広いセンサ信号を得ることができるようにしているので、特に高輝度の入射光に対するしゃ光性能を上げる必要がある（１２０ｄＢ以上、ＣＣＤイメージセンサのしゃ光性能の１００倍以上）。
【００１３】
【発明が解決しようとする課題】
解決しようとする問題点は、低輝度から高輝度にわたってダイナミックレンジの広いセンサ信号を得ることができるように対数出力特性をもたせた光センサ回路を画素に用いたイメージセンサにあって、シャッタ機能をもたせるために各画素のセンサ信号をそれぞれ一時的に蓄積するメモリを設けて、そのメモリ部分をしゃ光する場合、特に高輝度の入射光に対してしゃ光性能を上げる必要があるが、各画素ごとに対応してメモリを併設するのではしゃ光を充分に行わせることができないことである。
【００１４】
【課題を解決するための手段】
本発明は、入射光量に応じて光電変換素子に流れるセンサ電流をトランジスタのサブスレッショルド領域の特性を利用した弱反転状態で対数特性をもって電圧信号に変換して、その変換された電圧信号に応じたセンサ信号を出力する光センサ回路からなる画素をマトリクス状に配設し、その画素群における各画素のセンサ信号を時系列的に読み出すようにしたイメージセンサにあって、シャッタ機能をもたせるために各画素のセンサ信号をそれぞれ一時的に蓄積するメモリを画素群に対応するように一括して設けて、各画素のセンサ信号をしゃ光エリアに設けたメモリ群に転送して、各対応するメモリ要素に一時的に蓄積する手段をとるようにしている。
【００１５】
【実施例】
本発明によるイメージセンサにあっては、基本的に、前述した図１に示す光センサ回路を画素単位に用いている。
【００１６】
ここでは各トランジスイＱ１〜Ｑ３にＮチャンネル型のものを用いているが、Ｐチャンネル型のものを用いてもよい。
【００１７】
そして、その光センサ回路にあって、撮影に先がけて、対数特性変換用のトランジスタＱ１のドレイン電圧ＶＤを所定時間だけ撮影時の定常値（Ｈレベル）よりも低い電圧値｛Ｌレベル：トランジスタＱ１のゲート電圧ＶＧからしきい値（０．５〜０．８Ｖ程度）を引いた電圧値以下｝に設定して、フォトダイオードＰＤの寄生容量Ｃに電荷を注入して初期化するようにしている。
【００１８】
図２は、そのときの光センサ回路における各部信号のタイムチャートを示している。ここで、ｔ１は初期化のタイミングを、ｔ２は光信号検出のタイミングを示している。トランジスタＱ１のドレイン電圧ＶＤを定常値（ハイレベルＨ）から低い電圧（ローレベルＬ）に切り換える所定時間ｔｍとしては、例えば１画素分の読出し速度が１００ｎｓｅｃ程度の場合に５μｓｅｃ程度に設定される。図中、ＴはフォトダイオードＰＤの寄生容量Ｃの電荷排出による充電期間を示している。
【００１９】
このようなものにあって、初期化時にＭＯＳトランジスタＱ１のドレイン電圧ＶＤがローレベルＬに切り換えられると、そのときのゲート電圧ＶＧとドレイン電圧ＶＤとの間の電位差がトランジスタＱ１のしきい値よりも大きければトランジスタＱ１が低抵抗状態になる。それにより、そのときのソース側の電位がドレイン電圧ＶＤと同じになり（実際にはしきい値分の電位差が残る）、フォトダイオードＰＤの寄生容量Ｃが放電状態になる。
【００２０】
そして、ｔｍ時間の経過後にそのドレイン電圧ＶＤが定常のハイレベルＨに切り換えられて光信号の検出が行われると、ソース側の電位がドレイン電圧ＶＤよりも低くなって、そのときのゲート電圧ＶＧとドレイン電圧ＶＤとの間の電位差がしきい値よりも大きければＭＯＳトランジスタＱ１が低抵抗状態になり、フォトダイオードＰＤの寄生容量Ｃが充電状態になる。
【００２１】
このように光信号の検出に先がけてフォトダイオードＰＤの寄生容量Ｃを放電させて初期化したのちにその寄生容量Ｃを充電させるようにすると、その初期化のタイミングから一定の時間経過した時点での出力電圧（フォトダイオードＰＤの端子電圧）Ｖｐｄは入射光Ｌｓの光量に応じた値となる。すなわち、初期化後には入射光Ｌｓの光量の変化に追随した一定の時定数による放電特性が得られるようになる。
【００２２】
その際、長時間放置すればドレイン電圧ＶＤからトランジスタＱ１を通して供給される電流とフォトダイオードＰＤを流れる電流とは同じになるが、前に残った電荷がなければ常に同じ放電特性が得られるので残像が生ずることがなくなる。したがって、初期化してから一定の時間を定めて光信号を検出するようにすれば、入射光Ｌｓの光量に応じた残像のないセンサ信号Ｖｏを得ることができるようになる。
【００２３】
図３は、その光センサ回路における入射光Ｌｓの輝度に対するセンサ信号Ｖｏの出力特性を示している。それは、フォトダイオードＰＤに流れるセンサ電流が多いときには対数出力特性を示し、センサ電流が少ないときには寄生容量Ｃの充電応答遅れを生じてほぼ線形の非対数出力特性を示している。図中、ＷＡは非対数応答領域を示し、ＷＢは対数応答領域を示している。
【００２４】
図４は、前述した光センサ回路を画素単位として、画素をマトリクス状に複数配設して、各画素のセンサ信号Ｖｏの時系列的な読出し走査を行わせるようにしたイメージセンサの構成例を示している。
【００２５】
そのイメージセンサは、その基本的な構成が、例えば、Ｄ１１〜Ｄ４４からなる４×４の画素をマトリクス状に配設して、主走査方向における各１行分の画素を画素行選択回路１から順次出力される選択信号ＬＳ１〜ＬＳ４によって選択し、その選択された画素行における各画素を、画素選択回路２から順次出力される選択信号ＤＳ１〜ＤＳ４によって制御スイッチ群３における各対応するスイッチＳＷ１〜ＳＷ４が逐次オン状態にされることによって各画素のセンサ信号Ｖｏが時系列的に読み出されるようになっている。図中、４は各画素における前記トランジスタＱ１のゲート電圧ＶＧ用電源であり、６はドレイン電圧ＶＤ用電源である。ここでは、主走査方向における各画素の出力側に基準抵抗Ｒ１〜Ｒ４を介してバイアス電圧＋Ｖｃｃを印加することによって、各画素のセンサ信号Ｓｏを電圧信号Ｖｏとして出力させるようにしている。
【００２６】
そして、このようなイメージセンサにあって、各１行分の画素の選択に際して、その選択された画素行における各画素の前記トランジスタＱ１のドレイン電圧ＶＤを所定のタイミングをもって定常時のハイレベルＨおよび初期化時のローレベルＬに切り換える電圧切換回路５が設けられている。
【００２７】
このように構成されたイメージセンサの基本的な動作について、図５に示す各部信号のタイムチャートとともに、以下説明をする。
【００２８】
まず、画素行選択信号ＬＳ１がハイレベルＨになると、それに対応するＤ１１，Ｄ１２，Ｄ１３，Ｄ１４からなる第１の画素行が選択される。そして、ＬＳ１がハイレベルＨになっている一定期間Ｔ１のあいだ画素選択信号ＤＳ１〜ＤＳ４が順次ハイレベルＨになって、各画素Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４のセンサ信号Ｖｏが順次読み出される。
【００２９】
次いで、画素行選択信号ＬＳ１がローレベルＬになった時点で次のＬＳ２がハイレベルＨになると、それに対応するＤ２１，Ｄ２２，Ｄ２３，Ｄ２４からなる第２の画素行が選択される。そして、ＬＳ２がハイレベルＨになっている一定期間Ｔ１のあいだ画素選択信号ＤＳ１〜ＤＳ４が順次ハイレベルＨになって、各画素Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４のセンサ信号Ｖｏが順次読み出される。
【００３０】
以下同様に、画素行選択信号ＬＳ３およびＬＳ４が連続的にハイレベルＨになって各対応する第３および第４の画素行が順次選択され、ＬＳ３およびＬＳ４がそれぞれハイレベルＨになっている一定期間Ｔ１のあいだ画素選択信号ＤＳ１〜ＤＳ４が順次ハイレベルＨになって、各画素Ｄ３１，Ｄ３２，Ｄ３３，Ｄ３４およびＤ４１，Ｄ４２，Ｄ４３，Ｄ４４のセンサ信号Ｖｏが順次読み出される。
【００３１】
また、画素行選択信号ＬＳ１がＴ１期間後にローレベルＬに立ち下がった時点で、そのとき選択されている第１の画素行における各画素Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４のドレイン電圧ＶＤ１をそれまでのハイレベルＨからローレベルＬに所定時間Ｔ２のあいだ切り換えることによって各画素の初期化が行われ、１サイクル期間Ｔ３の経過後に行われる次サイクルにおけるセンサ信号Ｖｏの読出しにそなえる。
【００３２】
次いで、画素行選択信号ＬＳ２がＴ１期間後にローレベルＬに立ち下がった時点で、そのとき選択されている第２の画素行における各画素Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４のドレイン電圧ＶＤ１をそれまでのハイレベルＨからローレベルＬに所定時間Ｔ２のあいだ切り換えることによって各画素の初期化が行われ、１サイクル期間Ｔ３の経過後に行われる次サイクルにおけるセンサ信号Ｖｏの読出しにそなえる。
【００３３】
以下同様に、画素行選択信号ＬＳ３およびＬＳ４がそれぞれＴ１期間後にローレベルＬに立ち下がった時点で、そのとき選択されている第３および第４の画素行にそれぞれ対応するドレイン電圧ＶＤ３をローレベルＬに切り換えて各画素の初期化が行われ、１サイクル期間Ｔ３の経過後に行われる次サイクルにおけるセンサ信号Ｖｏの読出しにそなえる。
【００３４】
図中、Ｔ４は各画素からセンサ信号の読み出しを行わない入射光に応じた充電期間である。
【００３５】
以上のような各部信号の発生のタイミングは、図示しないＥＣＵの制御下で画素行選択回路１、画素選択回路２および電圧切換回路５の駆動を行わせることによって決定されるようになっている。
【００３６】
このように、各画素のセンサ信号Ｖｏの読出し走査に応じた適切なタイミングをもって各画素の初期化を行わせることによって、イメージセンサ全体としての蓄積時間の過不足を低減できるようになる。
【００３７】
そして、残像がなく、ダイナミックレンジの広い対数出力特性をもったイメージセンサが実現できるようになる。
【００３８】
本発明は、このようなイメージセンサにあって、例えば、図６に示すように、４×３構成による画素群（Ｄ１１〜Ｄ３４）から各画素信号Ｖｏを時系列的に読み出すに際して、前述したグローバルシャッタ機能をもたせるために、各画素のセンサ信号Ｖｏをそれぞれ一時的に記憶保持するアナログメモリＭ１１〜Ｍ３４からなる４×３構成によるメモリ群を画素群に対応するように一括して設けるようにしている。そして、画素群（Ｄ１１〜Ｄ３４）とメモリ群（Ｍ１１〜Ｍ３４とを、１ライン分のスイッチ群ＳＷ２１〜ＳＷ２４からなるスイッチ回路８を介して接続するようにしている。
【００３９】
各アナログメモリＭ１１〜Ｍ３３は、それぞれ制御スイッチ用のトランジスタＱ４のオン、オフに応じてセンサ信号Ｖｏの電圧値に応じた充電（書込み）および放電（読出し）がなされるコンデンサＣ２からなっている。
【００４０】
そして、タイミング発生回路（ＥＣＵ）７の制御下で、画素群の画素行選択回路１と同期して画素行選択回路９から出される画素行選択信号ＬＳ２１〜ＬＳ２３によって、メモリ群Ｍ１１〜Ｍ３４における各１ライン分のメモリの書込み、読出しが行われるようになっている。
【００４１】
また、タイミング発生回路（ＥＣＵ）７の制御下で、スイッチ回路８における各スイッチＳＷ２１〜ＳＷ２４のオン，オフが行われるようになっている。
【００４２】
このように構成された本発明によるイメージセンサにおける動作について、図７に示す各部駆動信号のタイムチャートとともに以下説明する。
【００４３】
まず、電圧切換回路５からのドレイン電圧ＶＤ１〜ＶＤ３が順次ローレベルＬに切り換えられることによって、画素群（Ｄ１１〜Ｄ３４）における各１行分の画素の初期化が順次に行われる。図７中、Ｔ５は初期化期間を示している。
【００４４】
そして、最初の画素行が初期化されたのち一定の充電期間Ｔ６が経過したとき（または最後の画素行が初期化されたのち一定期間経過したとき）にスイッチ回路８における各スイッチＳＷ２１〜ＳＷ２４がオン状態になる。
【００４５】
この状態で画素行選択回路１から出される画素行選択信号ＬＳ１１がハイレベルＨになって、第１行目の各画素Ｄ１１〜Ｄ１４のセンサ信号Ｖｏが読み出される。同時に、画素行選択回路９から出される画素行選択信号ＬＳ２１がハイレベルＨになって、第１行目の各メモリＭ１１〜Ｍ１４に第１行目の各画素Ｄ１１〜Ｄ１４のセンサ信号Ｖｏが書き込まれる。
【００４６】
続いて、画素行選択回路１から出される画素行選択信号ＬＳ１２がハイレベルＨになって第２行目の各画素Ｄ２１〜Ｄ２４のセンサ信号Ｖｏが読み出される。同時に、画素行選択回路９から出される画素行選択信号ＬＳ２２がハイレベルＨになって、第２行目の各メモリＭ２１〜Ｍ２４に第２行目の各画素Ｄ２１〜Ｄ２４のセンサ信号Ｖｏが書き込まれる。
【００４７】
最終的に、画素行選択回路１から出される画素行選択信号ＬＳ１３がハイレベルＨになって第３行目の各画素Ｄ３１〜Ｄ３４のセンサ信号Ｖｏが読み出される。同時に、画素行選択回路９から出される画素行選択信号ＬＳ２３がハイレベルＨになって、第３行目の各メモリＭ３１〜Ｍ３４に第３行目の各画素Ｄ３１〜Ｄ３４のセンサ信号Ｖｏが書き込まれる。
【００４８】
そして、画素群における全ての画素Ｄ１１〜Ｄ３４のセンサ信号Ｖｏがメモリ群のメモリＭ１１〜Ｍ３４に書き込れると、スイッチ回路８における各スイッチＳＷ２１〜ＳＷ２４がオフ状態になって、画素群からメモリ群に信号が混入しないようにしゃ断する。
【００４９】
図７中、Ｔ７は画素群における各画素Ｄ１１〜Ｄ３４のセンサ信号Ｖｏがメモリ群の各メモリＭ１１〜Ｍ３４に書き込まれるのに要する転送期間を示している。
【００５０】
次に、メモリ群に書き込まれた各画素のセンサ信号Ｖｏを時系列的に読み出すのに際して、画素行選択回路９から出される画素行選択信号ＬＳ２１が一定の期間ハイレベルＨ状態になり、その期間中に画素選択回路２から出される画素選択信号ＤＳ１〜ＤＳ４によってスイッチ回路３における各スイッチＳＷ１１〜ＳＷ１４が順次オンする。それにより、第１行目のメモリＭ１１〜Ｍ１４から各対応する画素のセンサ信号Ｖｏが順次読み出される。
【００５１】
続けて、画素行選択回路９から出される画素行選択信号ＬＳ２２が一定の期間ハイレベルＨ状態になり、その期間中に画素選択回路２から出される画素選択信号ＤＳ１〜ＤＳ４によってスイッチ回路３における各スイッチＳＷ１１〜ＳＷ１４が順次オンする。それにより、第２行目のメモリＭ２１〜Ｍ２４から各対応する画素のセンサ信号Ｖｏが順次読み出される。
【００５２】
最終的に、画素行選択回路９から出される画素行選択信号ＬＳ２３が一定の期間ハイレベルＨ状態になり、その期間中に画素選択回路２から出される画素選択信号ＤＳ１〜ＤＳ４によってスイッチ回路３における各スイッチＳＷ１１〜ＳＷ１４が順次オンする。それにより、第３行目のメモリＭ３１〜Ｍ３４から各対応する画素のセンサ信号Ｖｏが順次読み出される。
【００５３】
図７中、Ｔ８はメモリ群から各対応する画素のセンサ信号Ｖｏが時系列的に読み出されるのに要する読出し期間を示している。
【００５４】
また、画素群における各画素Ｄ１１〜Ｄ３４のセンサ信号Ｖｏをメモリ群に転送するに際して、その転送期間Ｔ７が初期化期間Ｔ５と等しくなるように設定することにより、初期化後における各画素行の充電期間Ｔ６を同じにすることができる。
【００５５】
図８は、図６に示すイメージセンサにあって、メモリ群から各画素のセンサ信号Ｖｏを読み出す際にインターレス走査を行わせるようにしたときの各部駆動信号のタイムチャートを示している。
【００５６】
また、図９は、図６に示すイメージセンサにあって、メモリ群に各画素のセンサ信号Ｖｏを書き込む際にインターレス走査を行わせるようにしたときの各部駆動信号のタイムチャートを示している。
【００５７】
また、図１０は、図６に示すスイッチ回路８の代わりにバッファ回路１０を設けて、転送時に画素行選択回路９によって各バッファ増幅器Ｂ１〜Ｂ４をオン状態にして、各画素のセンサ信号をバッファ増幅器Ｂ１〜Ｂ４を介して各対応する行のメモリに書き込むようにしている。このように、内部での信号の駆動能力を上げてやることで、転送速度を早くすることが可能になる。各バッファ増幅器Ｂ１〜Ｂ４は、その各出力段をハイインピーダンスにしてオフ状態にすることができるようになっている。
【００５８】
また、図１１は、メモリ群を上下に分けて設けた場合の構成例を示している。このように、メモリ群を分割して上下（または左右）に設けることによって、転送時間を短縮できるようになる。
【００５９】
また、図１２は、アナログメモリブロックにＣＣＤを利用した場合の構成例を示している。ここで、ＣＣＤ１〜ＣＣＤ４は垂直転送用のＣＣＤアレイ、ＣＣＤ５は水平転送用のＣＣＤアレイである。
【００６０】
このように、画素群から切り離してメモリ群を別途に一括して設けて、画素群における各画素Ｄ１１〜Ｄ３４のセンサ信号Ｖｏをメモリ群に転送して一時蓄積したうえで、そのメモリ群から各対応する画素のセンサ信号Ｖｏを時系列的に読み出すようにすると、メモリ群全体のしゃ光を効果的に行わせることが可能になり、グローバルシャッタ機能をより完全に発揮させることができるようになる。
【００６１】
その場合、図１３および図１４に示すように、基板１１上に画素群Ａとメモリ群Ｂとが並設されたものにあって、メモリ群Ｂの部分を充分に覆うようにしゃ光層１２を設けることができるようになる。
【００６２】
したがって、結像レンズ１３を介して画素群Ａ上に光Ｌが入射するようにする場合、そのレンズ系では周縁部の像が歪むためにその画素群Ａよりも広い領域にわたって光Ｌを入射させる必要があるが、メモリ群Ｂはしゃ光層１２によって効果的にしゃ光されることになる。
【００６３】
図１５では、側方から光が入射することがないように、メモリ群Ｂの側方をも覆うようなしゃ光層１２′を設けるようにしている。
【００６４】
しゃ光層１２または１２′としては、アルミニウム、タングステン、金、ニッケル、クロム等の金属材料が用いられるが、その他に成膜可能なしゃ光性を有する材料が広く用いられる。また、成膜以外に、塗布やスクリーン印刷などによって形成することも可能である。
【００６５】
また、しゃ光層を設ける以外に、基板１１上に画素群Ａとメモリ群Ｂとが並設されたものをパッケージに収納する際に、そのパッケージに画素群Ａの部分に光が入射する窓を設けて、メモリ群Ｂの部分がそのパッケージによって覆われるようにしてもよい。
【００６６】
【効果】
以上、本発明によれば、低輝度から高輝度にわたってダイナミックレンジの広いセンサ信号を得ることができるように対数出力特性をもたせた光センサ回路を画素に用いたイメージセンサにあって、グローバルシャッタ機能をもたせるために各画素のセンサ信号をそれぞれ一時的に蓄積するメモリを各画素から切り離して一括して設けて、そのメモリ群の全体をしゃ光することにより各メモリのしゃ光を効果的に行わせることができ、特に高輝度の入射光に対して充分なしゃ光性能を発揮して、各メモリから正規な各画素のセンサ信号を読み出すことができるという利点を有している。
【図面の簡単な説明】
【図１】イメージセンサにおける画素単位となる対数出力特性をもった光センサ回路の一般的な回路構成例を示す電気回路図である。
【図２】その光センサ回路において初期化手段をとったときの各部信号のチイムチャートである。
【図３】その光センサ回路における初期化手段をとったときの入射光の輝度に対するセンサ信号の出力特性を示す図である。
【図４】光センサ回路を画素単位に用いたイメージセンサの基本的な構成例を示すブロック図である。
【図５】図４に示すイメージセンサにおける各部信号のタイムチャートである。
【図６】本発明によるグローバルシャッタ機能をもたせたイメージセンサの一構成例を示すブロック図である。
【図７】図６に示すイメージセンサにおける各部信号のタイムチャートである。
【図８】図６に示すイメージセンサにおいてメモリ群から各画素のセンサ信号を読み出す際にインターレス走査を行わせるようにしたときの各部駆動信号のタイムチャートである。
【図９】図６に示すイメージセンサにおいてメモリ群に各画素のセンサ信号を書き込む際にインターレス走査を行わせるようにしたときの各部駆動信号のタイムチャートである。
【図１０】本発明によるグローバルシャッタ機能をもたせたイメージセンサの他の構成例を示すブロック図である。
【図１１】本発明によるグローバルシャッタ機能をもたせたイメージセンサのさらに他の構成例を示すブロック図である。
【図１２】本発明によるグローバルシャッタ機能をもたせたイメージセンサのさらに他の構成例を示すブロック図である。
【図１３】基板上に本発明によるイメージセンサにおける画素群とメモリ群とを並設して、メモリ群の部分をしゃ光層によって覆った状態を示す斜視図である。
【図１４】メモリ群の部分をしゃ光層によって覆った状態の一例を示す部分的な正断面図である。
【図１５】メモリ群の部分をしゃ光層によって覆った状態の他の例を示す部分的な正断面図である。
【図１６】従来のＣＣＤイメージセンサにおける電荷蓄積部分をしゃ光層によって覆ったときの部分的な一構成例を示す正断面図である。
【図１７】従来のＣＣＤイメージセンサにおける電荷蓄積部分をしゃ光層によって覆ったときの部分的な他の構成例を示す正断面図である。
【符号の説明】
１ 画素群用の画素行選択回路
２ 画素選択回路
３ スイッチ回路
４ ゲート電圧ＶＧ用電源
５ 電圧切換回路
６ ドレイン電圧ＶＤ用電源
７ タイミング発生回路
８ スイッチ回路
９ メモリ群用の画素行選択回路
１０ バッファ回路
１２ しゃ光層
１２′ しゃ光層
Ａ 画素群
Ｂ メモリ群[0001]
[Industrial applications]
The present invention uses, for each pixel, an optical sensor circuit that converts a sensor current flowing through a photoelectric conversion element according to the amount of incident light into a voltage signal with a logarithmic characteristic in a weak inversion state using characteristics of a subthreshold region of a transistor and outputs the voltage signal. Related to an image sensor.
[0002]
[Prior art]
In the MOS image sensor, as shown in FIG. 1, a photosensor circuit for one pixel includes a photodiode PD as a photoelectric conversion element that generates a sensor current corresponding to the amount of incident light Ls, A transistor Q1 for converting a sensor current flowing through the diode PD into a voltage signal Vpd with a logarithmic output characteristic in a weakly inverted state, a transistor Q2 for amplifying the voltage signal Vpd, and a sensor signal Vo at a pulse timing of the read signal Vs. The transistor Q3 has a logarithmic output characteristic so that the dynamic range can be expanded and the optical signal can be detected with high sensitivity.
[0003]
In the image sensor having such a configuration, when the photodiode PD in the optical sensor circuit is irradiated with the incident light Ls with a sufficient amount of light, a sufficient sensor current flows through the transistor Q1, and the resistance value of the transistor Q1 Since it is not so large, the optical signal can be detected with a sufficient response speed such that an afterimage does not occur as an image sensor.
[0004]
However, when the amount of incident light Ls of the photodiode PD decreases and the current flowing through the transistor Q1 decreases, the transistor Q1 is set so that the resistance value increases by one digit when the current flowing therethrough decreases by one digit. As a result, the resistance value of the transistor Q1 increases, the time constant with the parasitic capacitance C of the photodiode PD increases, and it takes time to discharge the charges accumulated in the parasitic capacitance C. Therefore, as the amount of incident light Ls decreases, an afterimage is observed over a long period of time.
[0005]
For this reason, a plurality of photosensor circuits, each configured to convert a sensor current flowing through a photoelectric conversion element according to the amount of incident light at the time of photographing into a voltage signal with a logarithmic output characteristic in a weak inversion state using a MOS transistor, are used as a plurality of pixels. In an image sensor in which pixels are arranged in a matrix, the drain voltage VD of the transistor Q1 is set lower than a steady value at the time of photographing for a predetermined time prior to photographing, thereby accumulating in the parasitic capacitance C of the photodiode PD. By discharging and initializing the residual electric charge, even if a sudden change occurs in the sensor current, a voltage signal Vpd corresponding to the light intensity of the incident light Ls at that time is immediately obtained, so that the incident light intensity is reduced. An afterimage is prevented from occurring even when the number is small (see Japanese Patent Application Laid-Open No. 2000-329616).
[0006]
In such an image sensor, when a plurality of pixels composed of photosensor circuits are arranged in a matrix and the sensor signals of each pixel are read out in a time-series manner by the XY address scanning method, the time required for each pixel is reduced. During the sequential readout period, light reception in the optical sensor circuit proceeds, and smears (vertical stripes) occur in the captured image.
[0007]
In order to prevent light reception in the optical sensor circuit from proceeding during the time-series readout period of each pixel, it is necessary to provide the image sensor with a global shutter function in which all pixels simultaneously close the shutter. To realize the shutter function, an analog memory for temporarily storing a sensor signal for each pixel is required. However, in this case, when light is incident on the memory portion, it becomes impossible to read a normal sensor signal from the memory.
[0008]
In a conventional CCD image sensor, as shown in FIGS. 16 and 17, a charge storage portion (corresponding to a memory) is covered by a light blocking layer 21 (light blocking performance is about 80 to 100 dB) for each pixel. Like that. In the figure, reference numeral 22 denotes a transfer gate of the CCD.
[0009]
However, in the configuration shown in FIG. 16, the light (1) transmitted through the light blocking layer 21 is directly incident on the charge storage portion, or the light (2) obliquely incident on the light receiving portion is reflected between the transfer gate 22 and the light receiving portion. The light-shielding performance is degraded by repeating the process to reach the charge storage portion, or the holes and electrons generated inside by the incident light (3) of the light-receiving portion drift and reach the charge storage portion. .
[0010]
Further, in the configuration shown in FIG. 17, the influence of the light (2) obliquely incident on the light receiving portion can be suppressed, but the light (1) transmitted through the light blocking layer 21 directly enters the charge storage portion, In addition, holes and electrons generated inside by the incident light (3) of the light receiving portion drift and reach the charge storage portion, and the light blocking performance is still poor.
[0011]
The same applies to a MOS image sensor provided with a memory corresponding to each pixel in order to have a shutter function.
[0012]
In such a case, in the case of an image sensor having a logarithmic output characteristic, a sensor signal with a wide dynamic range can be obtained over a range of incident light from low luminance to high luminance. It is necessary to improve the light blocking performance against light (120 dB or more, more than 100 times the light blocking performance of a CCD image sensor).
[0013]
[Problems to be solved by the invention]
The problem to be solved is that an image sensor using an optical sensor circuit having a logarithmic output characteristic for each pixel so that a sensor signal having a wide dynamic range can be obtained from low luminance to high luminance. To provide a memory to temporarily store the sensor signal of each pixel in order to provide it, and to block the memory part, it is necessary to improve the light blocking performance especially for high brightness incident light. If a memory is provided for each case, it is not possible to sufficiently perform light blocking.
[0014]
[Means for Solving the Problems]
The present invention converts a sensor current flowing through a photoelectric conversion element according to an incident light amount into a voltage signal with a logarithmic characteristic in a weak inversion state using characteristics of a sub-threshold region of a transistor, and responds to the converted voltage signal. In order to provide a shutter function, in an image sensor in which pixels composed of an optical sensor circuit that outputs a sensor signal are arranged in a matrix and the sensor signals of each pixel in the pixel group are read out in a time-series manner. The memory for temporarily storing the sensor signals of the pixels is collectively provided so as to correspond to the pixel group, and the sensor signals of each pixel are transferred to the memory group provided in the shading area, and each corresponding memory element is provided. A means for temporarily storing the data is taken.
[0015]
【Example】
In the image sensor according to the present invention, basically, the above-described optical sensor circuit shown in FIG. 1 is used for each pixel.
[0016]
Here, an N-channel type is used for each of the transistors Q1 to Q3, but a P-channel type may be used.
[0017]
In the optical sensor circuit, prior to photographing, the drain voltage VD of the transistor Q1 for logarithmic characteristic conversion is lower than a steady value (H level) at the time of photographing by a predetermined time ΔL level: transistor Q1 Is set to be equal to or less than a voltage value obtained by subtracting a threshold value (approximately 0.5 to 0.8 V) from the gate voltage VG, and the charge is injected into the parasitic capacitance C of the photodiode PD for initialization. .
[0018]
FIG. 2 shows a time chart of signals of each part in the optical sensor circuit at that time. Here, t1 indicates the timing of initialization, and t2 indicates the timing of optical signal detection. The predetermined time tm for switching the drain voltage VD of the transistor Q1 from a steady value (high level H) to a low voltage (low level L) is set to, for example, about 5 μsec when the reading speed for one pixel is about 100 nsec. In the drawing, T indicates a charging period due to discharging of the parasitic capacitance C of the photodiode PD.
[0019]
In such a device, when the drain voltage VD of the MOS transistor Q1 is switched to the low level L at the time of initialization, the potential difference between the gate voltage VG and the drain voltage VD at that time becomes larger than the threshold value of the transistor Q1. Is larger, the transistor Q1 enters a low resistance state. As a result, the source potential at that time becomes equal to the drain voltage VD (actually, a potential difference corresponding to the threshold remains), and the parasitic capacitance C of the photodiode PD is discharged.
[0020]
Then, when the drain voltage VD is switched to the steady high level H after the elapse of the tm time and the detection of the optical signal is performed, the source side potential becomes lower than the drain voltage VD, and the gate voltage VG at that time. If the potential difference between the voltage and the drain voltage VD is larger than the threshold value, the MOS transistor Q1 enters a low resistance state, and the parasitic capacitance C of the photodiode PD enters a charged state.
[0021]
As described above, if the parasitic capacitance C of the photodiode PD is discharged and initialized before the detection of the optical signal, and then the parasitic capacitance C is charged, a predetermined time elapses from the initialization timing. The output voltage (terminal voltage of the photodiode PD) Vpd becomes a value corresponding to the amount of incident light Ls. That is, after the initialization, a discharge characteristic with a constant time constant following the change in the amount of incident light Ls can be obtained.
[0022]
At that time, if left for a long time, the current supplied from the drain voltage VD through the transistor Q1 and the current flowing through the photodiode PD become the same, but if there is no charge remaining before, the same discharge characteristics are always obtained, so that the afterimage is obtained. No longer occurs. Therefore, if the optical signal is detected for a predetermined time after initialization, it is possible to obtain a sensor signal Vo having no afterimage corresponding to the amount of incident light Ls.
[0023]
FIG. 3 shows output characteristics of the sensor signal Vo with respect to the luminance of the incident light Ls in the optical sensor circuit. It shows a logarithmic output characteristic when the sensor current flowing through the photodiode PD is large, and shows a substantially linear non-logarithmic output characteristic when the sensor current is small, causing a charge response delay of the parasitic capacitance C. In the drawing, WA indicates a non-logarithmic response area, and WB indicates a logarithmic response area.
[0024]
FIG. 4 shows an example of the configuration of an image sensor in which a plurality of pixels are arranged in a matrix in a unit of a pixel using the above-described optical sensor circuit, and the sensor signal Vo of each pixel is read out in time series. Is shown.
[0025]
The image sensor has a basic configuration in which, for example, 4 × 4 pixels composed of D11 to D44 are arranged in a matrix, and one row of pixels in the main scanning direction is output from the pixel row selection circuit 1. Each pixel in the selected pixel row is selected by the sequentially output selection signals LS1 to LS4, and the corresponding switch SW1 in the control switch group 3 is selected by the selection signals DS1 to DS4 sequentially output from the pixel selection circuit 2. By sequentially turning on the SW4, the sensor signal Vo of each pixel is read out in time series. In the figure, reference numeral 4 denotes a power supply for the gate voltage VG of the transistor Q1 in each pixel, and reference numeral 6 denotes a power supply for the drain voltage VD. Here, the sensor signal So of each pixel is output as a voltage signal Vo by applying a bias voltage + Vcc to the output side of each pixel in the main scanning direction via the reference resistors R1 to R4.
[0026]
In such an image sensor, when selecting a pixel for each row, the drain voltage VD of the transistor Q1 of each pixel in the selected pixel row is set at a predetermined timing to a high level H in a steady state and A voltage switching circuit 5 for switching to a low level L at the time of initialization is provided.
[0027]
The basic operation of the image sensor configured as described above will be described below with reference to a time chart of signals of respective parts shown in FIG.
[0028]
First, when the pixel row selection signal LS1 goes to a high level H, a first pixel row including D11, D12, D13, and D14 corresponding thereto is selected. Then, during a certain period T1 in which LS1 is at the high level H, the pixel selection signals DS1 to DS4 sequentially become the high level H, and the sensor signals Vo of the pixels D11, D12, D13, D14 are sequentially read.
[0029]
Next, when the next row LS2 goes high when the pixel row selection signal LS1 goes low, the second pixel row consisting of D21, D22, D23, and D24 is selected. Then, during a certain period T1 in which LS2 is at the high level H, the pixel selection signals DS1 to DS4 sequentially become the high level H, and the sensor signals Vo of the pixels D21, D22, D23, and D24 are sequentially read.
[0030]
Similarly, the pixel row selection signals LS3 and LS4 are continuously set to the high level H, and the corresponding third and fourth pixel rows are sequentially selected, and LS3 and LS4 are each set to the high level H. During the period T1, the pixel selection signals DS1 to DS4 sequentially become the high level H, and the sensor signals Vo of the pixels D31, D32, D33, D34 and D41, D42, D43, D44 are sequentially read.
[0031]
Further, when the pixel row selection signal LS1 falls to the low level L after the period T1, the drain voltage VD1 of each of the pixels D11, D12, D13, and D14 in the first pixel row selected at that time is changed. By switching from the high level H to the low level L for a predetermined time T2, each pixel is initialized to prepare for reading of the sensor signal Vo in the next cycle performed after the elapse of one cycle period T3.
[0032]
Next, when the pixel row selection signal LS2 falls to the low level L after the period T1, the drain voltage VD1 of each of the pixels D21, D22, D23, and D24 in the second pixel row selected at that time is changed to the previous level. By switching from the high level H to the low level L for a predetermined time T2, each pixel is initialized to prepare for reading of the sensor signal Vo in the next cycle performed after the elapse of one cycle period T3.
[0033]
Similarly, when the pixel row selection signals LS3 and LS4 fall to the low level L after the period T1, respectively, the drain voltages VD3 respectively corresponding to the third and fourth pixel rows selected at that time are changed to the low level. Switching to L initializes each pixel, and prepares for reading of the sensor signal Vo in the next cycle performed after the elapse of one cycle period T3.
[0034]
In the drawing, T4 is a charging period according to incident light in which sensor signals are not read from each pixel.
[0035]
The timing of the generation of the signals of each section as described above is determined by driving the pixel row selection circuit 1, the pixel selection circuit 2, and the voltage switching circuit 5 under the control of an ECU (not shown).
[0036]
In this way, by performing initialization of each pixel at an appropriate timing according to the reading scan of the sensor signal Vo of each pixel, it is possible to reduce excess or deficiency of the accumulation time of the entire image sensor.
[0037]
Then, an image sensor having no log lag and having a logarithmic output characteristic with a wide dynamic range can be realized.
[0038]
The present invention relates to such an image sensor. For example, as shown in FIG. 6, when each pixel signal Vo is read out in time series from a pixel group (D11 to D34) having a 4 × 3 configuration, the global In order to provide a shutter function, a memory group having a 4 × 3 configuration including analog memories M11 to M34 for temporarily storing and holding the sensor signal Vo of each pixel is collectively provided so as to correspond to the pixel group. I have. The pixel groups (D11 to D34) and the memory groups (M11 to M34) are connected via a switch circuit 8 including one line of switch groups SW21 to SW24.
[0039]
Each of the analog memories M11 to M33 includes a capacitor C2 that is charged (written) and discharged (read) in accordance with the voltage value of the sensor signal Vo in accordance with the on / off state of the control switch transistor Q4.
[0040]
Then, under the control of the timing generation circuit (ECU) 7, each of the memory groups M11 to M34 is controlled by pixel row selection signals LS21 to LS23 output from the pixel row selection circuit 9 in synchronization with the pixel row selection circuit 1 of the pixel group. Writing and reading for one line of memory are performed.
[0041]
Further, under the control of the timing generation circuit (ECU) 7, the switches SW21 to SW24 in the switch circuit 8 are turned on and off.
[0042]
The operation of the thus configured image sensor according to the present invention will be described below with reference to a time chart of each unit drive signal shown in FIG.
[0043]
First, by sequentially switching the drain voltages VD1 to VD3 from the voltage switching circuit 5 to the low level L, the pixels of one row in the pixel group (D11 to D34) are sequentially initialized. In FIG. 7, T5 indicates an initialization period.
[0044]
Then, when a certain charging period T6 elapses after the first pixel row is initialized (or when a certain period elapses after the last pixel row is initialized), each of the switches SW21 to SW24 in the switch circuit 8 is turned off. It turns on.
[0045]
In this state, the pixel row selection signal LS11 output from the pixel row selection circuit 1 becomes high level H, and the sensor signals Vo of the pixels D11 to D14 in the first row are read. At the same time, the pixel row selection signal LS21 output from the pixel row selection circuit 9 becomes high level H, and the sensor signals Vo of the pixels D11 to D14 of the first row are written in the memories M11 to M14 of the first row. It is.
[0046]
Subsequently, the pixel row selection signal LS12 output from the pixel row selection circuit 1 becomes high level H, and the sensor signals Vo of the pixels D21 to D24 in the second row are read. At the same time, the pixel row selection signal LS22 output from the pixel row selection circuit 9 becomes high level H, and the sensor signals Vo of the pixels D21 to D24 in the second row are written in the memories M21 to M24 in the second row. It is.
[0047]
Finally, the pixel row selection signal LS13 output from the pixel row selection circuit 1 becomes high level H, and the sensor signals Vo of the pixels D31 to D34 in the third row are read. At the same time, the pixel row selection signal LS23 output from the pixel row selection circuit 9 becomes high level H, and the sensor signals Vo of the pixels D31 to D34 in the third row are written in the memories M31 to M34 in the third row. It is.
[0048]
Then, when the sensor signals Vo of all the pixels D11 to D34 in the pixel group are written into the memories M11 to M34 of the memory group, the switches SW21 to SW24 in the switch circuit 8 are turned off, and the pixel group shifts from the memory group to the memory group. To prevent signals from entering the
[0049]
In FIG. 7, T7 indicates a transfer period required for the sensor signals Vo of the pixels D11 to D34 in the pixel group to be written to the memories M11 to M34 in the memory group.
[0050]
Next, when the sensor signal Vo of each pixel written in the memory group is read out in time series, the pixel row selection signal LS21 output from the pixel row selection circuit 9 is in the high level H state for a certain period. The switches SW11 to SW14 in the switch circuit 3 are sequentially turned on by the pixel selection signals DS1 to DS4 output from the pixel selection circuit 2 during the operation. Thus, the sensor signals Vo of the corresponding pixels are sequentially read from the memories M11 to M14 in the first row.
[0051]
Subsequently, the pixel row selection signal LS22 output from the pixel row selection circuit 9 is in the high level H state for a certain period, and each pixel in the switch circuit 3 is controlled by the pixel selection signals DS1 to DS4 output from the pixel selection circuit 2 during that period. Switches SW11 to SW14 are sequentially turned on. Thereby, the sensor signals Vo of the corresponding pixels are sequentially read from the memories M21 to M24 in the second row.
[0052]
Eventually, the pixel row selection signal LS23 output from the pixel row selection circuit 9 is at the high level H state for a certain period, and the pixel selection signals DS1 to DS4 output from the pixel selection circuit 2 during that period cause the switch circuit 3 to operate. The switches SW11 to SW14 are sequentially turned on. Thereby, the sensor signals Vo of the corresponding pixels are sequentially read from the memories M31 to M34 in the third row.
[0053]
In FIG. 7, T8 indicates a reading period required for reading the sensor signal Vo of each corresponding pixel from the memory group in time series.
[0054]
Further, when the sensor signal Vo of each of the pixels D11 to D34 in the pixel group is transferred to the memory group, the transfer period T7 is set to be equal to the initialization period T5, thereby charging each pixel row after initialization. The period T6 can be the same.
[0055]
FIG. 8 shows a time chart of the drive signals of the respective components when the interlaced scanning is performed when the sensor signal Vo of each pixel is read from the memory group in the image sensor shown in FIG.
[0056]
FIG. 9 is a time chart of the drive signals of the respective components when performing the interlaced scanning when writing the sensor signal Vo of each pixel in the memory group in the image sensor shown in FIG. .
[0057]
FIG. 10 shows a configuration in which a buffer circuit 10 is provided in place of the switch circuit 8 shown in FIG. 6, and each of the buffer amplifiers B1 to B4 is turned on by the pixel row selection circuit 9 at the time of transfer to buffer the sensor signal of each pixel. The data is written into the memory of each corresponding row via the amplifiers B1 to B4. As described above, the transfer speed can be increased by increasing the internal signal driving capability. Each of the buffer amplifiers B1 to B4 can be turned off by setting its output stage to high impedance.
[0058]
FIG. 11 shows an example of a configuration in which a memory group is provided vertically. By dividing the memory group and providing the memory group vertically (or horizontally), the transfer time can be reduced.
[0059]
FIG. 12 shows a configuration example when a CCD is used for an analog memory block. Here, CCD1 to CCD4 are CCD arrays for vertical transfer, and CCD5 is a CCD array for horizontal transfer.
[0060]
As described above, the memory group is separately provided separately from the pixel group, and the sensor signals Vo of the pixels D11 to D34 in the pixel group are transferred to the memory group and temporarily stored. If the sensor signals Vo of the corresponding pixels are read out in time series, the entire memory group can be effectively blocked, and the global shutter function can be more fully exhibited. .
[0061]
In this case, as shown in FIGS. 13 and 14, the pixel group A and the memory group B are arranged side by side on the substrate 11, and the light-shielding layer 12 is formed so as to sufficiently cover the memory group B. Can be provided.
[0062]
Therefore, when the light L is incident on the pixel group A via the imaging lens 13, the image of the peripheral portion is distorted in the lens system, so that the light L needs to be incident over a wider area than the pixel group A. However, the memory group B is effectively blocked by the light blocking layer 12.
[0063]
In FIG. 15, a light blocking layer 12 'is provided so as to cover the side of the memory group B so that light does not enter from the side.
[0064]
As the light-shielding layer 12 or 12 ', a metal material such as aluminum, tungsten, gold, nickel, and chromium is used, and other light-shielding materials capable of forming a film are widely used. Further, in addition to film formation, it can be formed by coating or screen printing.
[0065]
In addition to providing the light-shielding layer, when a package in which the pixel group A and the memory group B are arranged side by side on the substrate 11 is housed in a package, a window through which light enters the pixel group A portion into the package. May be provided so that the portion of the memory group B is covered by the package.
[0066]
【effect】
As described above, according to the present invention, there is provided an image sensor using an optical sensor circuit having a logarithmic output characteristic for a pixel so that a sensor signal having a wide dynamic range can be obtained from low luminance to high luminance. A memory that temporarily accumulates the sensor signal of each pixel is separately provided from each pixel to collectively provide light, and the entire memory group is shielded to effectively block light from each memory. In particular, there is an advantage that a sufficient light shielding performance can be exhibited with respect to incident light of high luminance, and a sensor signal of a regular pixel can be read from each memory.
[Brief description of the drawings]
FIG. 1 is an electric circuit diagram showing a general circuit configuration example of an optical sensor circuit having a logarithmic output characteristic in a pixel unit in an image sensor.
FIG. 2 is a chime chart of signals of respective parts when an initialization unit is used in the optical sensor circuit.
FIG. 3 is a diagram showing output characteristics of a sensor signal with respect to luminance of incident light when an initialization unit is used in the optical sensor circuit.
FIG. 4 is a block diagram illustrating a basic configuration example of an image sensor using an optical sensor circuit for each pixel.
FIG. 5 is a time chart of signals of various parts in the image sensor shown in FIG.
FIG. 6 is a block diagram illustrating a configuration example of an image sensor having a global shutter function according to the present invention.
FIG. 7 is a time chart of signals of respective parts in the image sensor shown in FIG. 6;
8 is a time chart of drive signals of each unit when interlaced scanning is performed when reading out sensor signals of each pixel from a memory group in the image sensor shown in FIG. 6;
FIG. 9 is a time chart of drive signals of each section when interlaced scanning is performed when writing a sensor signal of each pixel to a memory group in the image sensor shown in FIG. 6;
FIG. 10 is a block diagram showing another configuration example of an image sensor having a global shutter function according to the present invention.
FIG. 11 is a block diagram showing still another configuration example of an image sensor having a global shutter function according to the present invention.
FIG. 12 is a block diagram showing still another configuration example of an image sensor having a global shutter function according to the present invention.
FIG. 13 is a perspective view showing a state in which a pixel group and a memory group in the image sensor according to the present invention are juxtaposed on a substrate, and a portion of the memory group is covered with a light blocking layer.
FIG. 14 is a partial front sectional view showing an example of a state where a memory group portion is covered with a light blocking layer.
FIG. 15 is a partial front sectional view showing another example of a state where a memory group portion is covered by a light blocking layer.
FIG. 16 is a front sectional view showing a partial configuration example when a charge storage portion in a conventional CCD image sensor is covered by a light blocking layer.
FIG. 17 is a front sectional view showing another partial configuration example when a charge storage portion in a conventional CCD image sensor is covered with a light blocking layer.
[Explanation of symbols]
Pixel row selection circuit for one pixel group
2 Pixel selection circuit
3 Switch circuit
4 Power supply for gate voltage VG
5 Voltage switching circuit
6 Power supply for drain voltage VD
7 Timing generation circuit
8 Switch circuit
9 Pixel row selection circuit for memory group
10 Buffer circuit
12 Shading layer
12 'shading layer
A pixel group
B memory group
