JP2004112523A - Method and device for data conversion - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce memory capacity used for a data converting device for determining output color data corresponding to input color data by four-point interpolation. <P>SOLUTION: Memories 2R, 2G and 2B are used for a data storage unit 2. The number of these memories is less than four pieces required for four-point interpolation. Basic data is divided into groups in parallel to each axial direction of an input color and stored in each memory circuit. A tetrahedron determining unit 14 determines a tetrahedron including an input value based on lower bit data. An address generating unit 10 activates two memory circuits, from which basic data of four lattice points required for interpolation calculation are extracted out of three memory circuits, and direct the memory circuits to output all of basic data for the relevant address to a data selecting unit 16. The data selecting unit 16 refers to upper bit data and extracts four required basic data. An interpolation processing unit 22 calculates final output values Y, M, C, and K, based on an interpolation coefficient inputted from an interpolation coefficient generating unit 20 and the basic data of four vertexes inputted from the data selecting unit 16. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、補間演算を用いてデータ変換を行なうデータ変換方法およびデータ変換装置に関する。より詳細には、たとえば、プリンタ装置、ファクシミリ装置、あるいはそれらの機能を有する複合機などの画像処理装置において、たとえば、Ｒ（赤），Ｇ（緑），Ｂ（青）の多次元入力画像データを、Ｙ（イエロ），Ｍ（マゼンタ），Ｃ（シアン），Ｋ（黒）の多次元出力画像データのそれぞれ１つの色データに変換するなど、複数次元の入力画像信号を別の色データに変換する技術に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平８−１８１８７４号公報
【特許文献２】
特公昭５８−１６１８０号公報点
【特許文献３】
特開昭５６−１４２３７号公報
【０００３】
プリンタ装置や複写装置などの印刷機能を備えた画像形成装置が様々な分野で使用されている。また、今日では、画像形成装置がカラー化され、ユーザの様々な表現手段として利用されるようになってきている。たとえば、電子写真プロセス（ゼログラフィ）を用いたカラーページプリンタ装置は、高品質な画質あるいは高速プリンティングの点で注目されている。
【０００４】
また、今日では、ＤＴＰ（ＤｅｓｋＴｏｐ　Ｐｕｂｌｉｓｈｉｎｇ／Ｐｒｅｐｒｅｓｓ）の普及により、カラー画像を扱う機会が増しつつあり、この場合において、カラー画像を入力するための機器は、スキャナ、ビデオカメラなどが主であり、また、出力機器はインクジェット方式や染料熱昇華型方式あるいは電子写真などの各種カラープリンタである。なかでも、高速出力可能な電子写真プロセスを用いた印刷機能が着目されている。
【０００５】
これらのカラー入出力機器は、それぞれ固有の色空間を有しており、あるスキャナから得たカラー画像データを、そのまま別のカラープリンタに転送して、画像を出力する場合、その画像の色がオリジナルの画像の色と一致することは殆どありえない。両者の色を一致させるには、いわゆる入力デバイス（スキャナやビデオカメラなどのこと）の色空間を、出力デバイス（前述の各種カラープリンタのこと）の色空間に変換するといったを色空間変換処理処理が必要になる。
【０００６】
このような色空間変換処理とは、入力デバイスによって得られる色（一般的には、Ｒ（赤），Ｂ（青），Ｇ（緑）の３色）の画像信号を出力デバイス側の３色あるいは４色それぞれの画像信号に非線形に変換するものである。
【０００７】
画像などのデジタル信号に対する非線型変換（たとえばガンマ変換やｌｏｇ変換）には、一般にＬＵＴ（Ｌｏｏｋ　Ｕｐ　Ｔａｂｌｅ　；ルックアップテーブル）を用いた変換を行なうことが多い。ＬＵＴを用いる方法とは、入力信号に対応する出力値を予め算出しておき、その値をテーブルとして保持し、入力値に対応した出力値を演算なしで得る方法である。
【０００８】
非線形変換を演算回路で行なうものとすると、その演算回路が複雑になり回路規模が大きくなるが、たとえば８ビットからなる１つのビデオデータに任意の非線形変換を行なう処理をＬＵＴを用いて行なう場合には、２５６バイトの容量のメモリがあればその処理が実現可能であり、複雑な演算回路を削除することが可能となる。ところで、上述のような変換は１つの画像信号を別の性質の他の１つの画像信号に変換するものであるため、そこで使用されるＬＵＴは１次元ＬＵＴといわれる。
【０００９】
たとえば、プリンタなどのハードコピー出力機器ではカラー画像信号が扱われる。これら出力機器はＹ，Ｍ，Ｃ，Ｋなどの色の色材を用いて、紙面などの上に画像を形成する。したがって、Ｙ，Ｍ，Ｃ，Ｋから構成される色空間を有している。一方、カラー画像の入力機器として想定されるものとしてスキャナ、デジタル・スチル・カメラなどがあるが、これらはそれぞれ固有の色空間を有している。これらは、多様な色空間を有しているが、代表的なものとしては、Ｒ，Ｇ，Ｂで構成される色空間を有する。したがって、プリンタなどの出力機器でハードコピーとして出力する際には、これら色空間の変換が必要となる。
【００１０】
ところが、上述した入力デバイスの３色の画像データを、出力デバイスの複数色中の１色に変換する処理を、３次元ＬＵＴだけを用いて行なおうとすると、大容量のメモリが必要となる。たとえば、Ｒ，Ｇ，Ｂの信号がそれぞれ８ビット信号であり、出力であるＹ，Ｍ，Ｃ，Ｋの信号も８ビット信号である場合、入力値の組合せは１６，７７７，２１６通り（２＾８×２＾８×２＾８通り；“＾”はべき乗を示す）であり、Ｒ，Ｇ，Ｂの入力に対してＹ，Ｍ，Ｃ，Ｋのうちの１色に変換するのに１６メガバイト（Ｍｂｙｔｅ）のメモリが必要となる。よって、Ｙ，Ｍ，Ｃ，Ｋの４色に変換するには、１６メガバイトの４倍の６４メガバイトものメモリが必要となる。
【００１１】
つまり、入力２４ビット、出力８ビットに対応したＬＵＴが必要で、この場合、出力１色当たりのメモリ容量は１６Ｍ（メガ）バイトとなり、さらに、出力デバイスの色数分だけ上述のメモリが必要であるため、実際のメモリ容量は、４８〜６４Ｍバイトといった大容量となる。したがって、このメモリ容量はコスト的な観点でみた場合にシステムに対するインパクトが大きく、現実的ではない。
【００１２】
このような問題を解消するために、色変換処理においてＬＵＴを用いる場合は、補間演算処理を併用することによって、用いるＬＵＴのメモリ容量を小さなものとするのが一般的であり、ＬＵＴと補間処理の組合せによるデータ変換機構が提案されている。これは、入力信号の上位複数ビット分にのみ対応した出力値をＬＵＴとして構成することで前記方式におけるＬＵＴの容量を削減するものである。入力信号に該当する出力値が存在しない場合はその入力値が示す空間位置の近傍データを用いて補間処理を施し出力値を算出する。
【００１３】
このような補間演算処理は、ＬＵＴから読み出したデータ（格子点データ）をいくつ用いるか、また、どのような関係の格子点データを用いるかによって、いくつかの方法に分類できる。一般的に、格子点データを多く用いる方法では補間精度は向上するが補間回路の規模が大きくなる。比較的回路規模が小さな補間方法として、たとえば特許文献１，２，３に記載されている４点補間法（テトラ・ハイドラ補間；Ｔｅｔｒａ−Ｈｙｄｒａ　補間）が知られている。また、特許文献１には、５点補間法もあることが述べられている。また、特許文献２には、回路規模が大きくなるが、補間精度がよい補間方法として、立方体補間法（８点補間法）もあることが、従来例として述べられている。
【００１４】
上述した４点補間法と８点補間法は、立方格子の各格子点に対応して存在する格子点データを用いて補間演算する場合に、それぞれ最も回路規模が小さい補間方法すなわち最も少ない格子点データで補間する方法、および最も回路規模が大きい補間方法すなわち最も多い格子点データで補間する方法に対応するものである。つまり、３次元立方格子の各格子点データを用いて補間演算する際の格子点データの個数（補間演算所用データ数）は、元のＬＵＴの格子点で確定される単位立方体を内分する多面体に応じて定まるものであり、立方格子を対象とする場合、最小で４個、最大で８個である。
【００１５】
たとえば、入力３要素のデータからなる格子体を構成し、入力３要素の上位ビットからいずれの格子体に該当データが含まれるかを決定し、その中をさらに６つの４面体に分割し、入力３要素の下位ビットからいずれの４面体に該当データが含まれるかを決定し、４面体頂点から得られる基礎データとその４面体ごとに決められた乗数とをもとに演算する手法が、テトラ・ハイドラ補間演算（４面体補間演算）である。この場合、入力データが決まれば、必要となる４面体が一意に決まり、４面体を決めるには互いに交差しない２つの線分から得られる合計４頂点があればよい。
【００１６】
一方、補間処理においては、近傍の何点のデータを演算対象とするかによって出力値の補間精度が異なる。より多くのデータを補間演算の対象にすれば補間精度は向上する。ただし、多くのデータを用いる場合は補間回路の規模が大きくなり、回路削減の効果が小さくなってしまう。
【００１７】
この問題を解消する一手法として、特許文献１には、ＬＵＴに保持するデータ量と補間に用いるデータの個数とを効率的に規定する方法が提案されている。特許文献１に記載の方法は、先ず、入力３要素のデータからなる格子体（単位立方体）を構成し、入力３要素の上位のビットデータＲＨ，ＧＨ，ＢＨに基づいて何れの格子体に該当データが含まれるかを決定し、その中をさらに６つの４面体に分割し、入力３要素の下位のビットデータＲＬ，ＧＬ，ＢＬに基づいて何れかの４面体に該当データが含まれるかを決定し、４面体頂点から得られる基礎データとその４面体ごとに決められた乗数（補間係数）とに基づいて、入力値に対応する出力値をテトラ・ハイドラ法による演算で求めるというものである。
【００１８】
この特許文献１に記載の方法では、入力データが決まれば、必要となる４面体が一意に決まる。すなわち、入力Ｒ，Ｇ，Ｂの３次元ＬＵＴ上における近傍４格子点が特定される。そして、４面体を決めるには互いに交差しない２つの線分から得られる合計４頂点があればよい。これらの線分は、入力３要素うち１つの要素のそれぞれ連続する頂点を結ぶもので表すことができる。
【００１９】
この特許文献１に記載の方法を用いると、入力Ｒ，Ｇ，Ｂから任意の１色（出力色）への変換に際し、ＬＵＴへの格納データ数を１７データ×１７データ×１７データと規定した場合、ＬＵＴの容量は４９キロバイトで実現可能となり、補間処理を用いない方式における１６メガバイトと比較すると大幅な容量削減が可能である。
【００２０】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載の方法では、１つの画素に対する色空間変換の処理時間として割り当てられている時間が非常に短時間である場合、ＬＵＴとして用いられるメモリから複数のデータを複数回読み出すことが不可能であるため、同容量のメモリを補間演算所用データ数の分だけ使用しなければならない。
【００２１】
テトラ・ハイドラ補間の場合において、ＲＧＢからＹＭＣＫへの変換を想定するとＹへの変換に４つの格子点抽出用として４個、同様にＭへの変換用に４個、Ｃへの変換用に４個、Ｋへの変換用に４個、合計１６個の同容量のメモリが必要となる。ＬＵＴへの格納データ数を上述のように１７データ×１７データ×１７データと規定した場合、全メモリ容量は７８６キロバイトになる。補間精度を重視し、８点補間を想定すると３２個もメモリが必要となり、全メモリ容量は１，５６８キロバイトにもなる。
【００２２】
一方、メモリ容量の増大もさることながら、ある単位時間に多大な数のメモリに同時アクセスするということは消費電力の増大や放射ノイズの増大をも招く。従来の方式では、補間方式を決めてしまうと、補間演算に必要となる格子点データ数も一義的に決まり、またそれに応じて同時アクセスのメモリ数も一義的に決まってしまうため、消費電力や放射ノイズを低減する有効な手段がなかった。
【００２３】
本発明は、上記事情に鑑みてなされたものであり、補間演算を利用してデータ変換を行なうに際して、補間精度を劣化させることなく、データ格納のためのメモリ容量、あるいは消費電力や放射ノイズを低減することができるデータ変換方法および装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
すなわち、本発明に係るデータ変換方法は、入力色データを出力色データに変換する際に用いられる格子点データに基づいて、入力色データの画素データごとに、当該画素データが格子点データの集合を構成する単位格子体の何れに属するのかを判定し、該当する単位格子体の中をさらに複数個の多面体に分割して画素データが何れの多面体に属するのかを判定し、該当する多面体内での補間演算により、入力された画素データに対応する出力用の画素データを決定するデータ変換方法であり、先ず、多面体に応じて規定される補間演算所用データ数（つまり補間演算に必要となる基礎データの数）よりも少ない数のそれぞれ独立に制御可能なメモリ空間を使用することとした。
【００２５】
そして、ｋ色の入力色信号要素で規定されるｋ次元格子空間の各格子点に対応づけられた格子点データに対応する基礎データを所定の基準に従って複数のグループに分け、グループごとに、このグループ内の複数の基礎データを複数のメモリ空間の対応するものに格納しておく。つまり、各メモリ空間ごとに、基礎データを所定の基準に従ってグループ分けし、各グループ内の個々の基礎データに対して共通のアドレスを割り当てて、各々のメモリセルに格納しておく。
【００２６】
そして、実際の補間演算に際しては、グループに対応付けられた複数の基礎データの中から、処理対象の画素データに対応する補間演算所用データ数分の基礎データを抽出し、この抽出した補間演算所用データ数分の基礎データを用いて多面体内での補間演算を行なう。
【００２７】
処理対象の画素データに対応する補間演算所用データ数分の基礎データを抽出するに際しては、その処理対象の画素データが複数個の多面体のうちの何れに属するのかの判定結果を参照することが好ましい。
【００２８】
なお、本発明に係るデータ変換方法は、特に、ｋ色が３色つまり入力色空間が３次元であって、多面体が出力色信号要素である４色つまり出力色空間が４次元で、これに対応する多面体が４面体であって、４面体補間演算を行なうものに適用すると効果が高い。
【００２９】
本発明に係るデータ変換装置は、上記本発明に係るデータ変換方法を実施する装置である。すなわち、本発明に係るデータ変換装置は、入力色データを出力色データに変換する際に用いられる格子点データに基づいて、入力色データの画素データごとに、当該画素データが格子点データの集合を構成する単位格子体の何れに属するのかを判定する単位格子体判定部と、単位格子体判定部により判定された該当単位格子体の中をさらに複数個の多面体に分割して画素データが何れの多面体に属するのかを判定する多面体判定部と、多面体判定部により判定された該当多面体内での補間演算により、入力された画素データに対応する出力用の画素データを決定する補間演算処理部とを備えたデータ変換装置において、先ず、多面体に応じて規定される補間演算所用データ数よりも少ない数のそれぞれ独立に制御可能な複数のメモリ空間を具備し、ｋ色の入力色信号要素で規定されるｋ次元格子空間の各格子点に対応づけられた格子点データに対応する基礎データを格納するデータ格納部であって、基礎データを所定の基準に従って複数のグループに分け、グループごとに、このグループ内の複数の基礎データを複数のメモリ空間の対応するものに格納するデータ格納部を備える構成とした。
【００３０】
また、本発明に係るデータ変換装置は、データ格納部に格納されているグループに対応付けられた複数の基礎データの中から、処理対象の画素データに対応する補間演算所用データ数分の基礎データを抽出する基礎データ抽出部を備えるとともに、補間演算処理部を、基礎データ抽出部により抽出された補間演算所用データ数分の基礎データを用いて多面体内での補間演算を行なうものとした。
【００３１】
また従属項に記載された発明は、本発明に係るデータ変換装置のさらなる有利な具体例を規定する。
【００３２】
なお、データ格納部の制御機能部分や補間演算機能部分に関してはハードウェアによらずソフトウェアにて実現することもでき、本発明に係るデータ変換装置を、電子計算機を用いてソフトウェアで実現するために好適なプログラムやこのプログラムを格納したコンピュータ読取り可能な記憶媒体も、本願の発明として抽出することが可能である。なお、プログラムは、コンピュータ読取り可能な記憶媒体に格納されて提供されてもよいし、有線あるいは無線による通信手段を介して配信されてもよい。
【００３３】
上記において、「独立に制御可能なメモリ空間」とは、データ格納部から補間演算に必要となる基礎データを読み出す際に、少なくも、各メモリ空間に対して読出アドレスを独立に設定可能であることを意味する。読出クロックも独立に設定可能であるとより好ましい。また、各メモリ空間の出力を独立にハイインピーダンス状態に設定可能なものであれば一層好ましい。
【００３４】
また、「基礎データ」とは、補間演算に必要となるデータであって、元のＬＵＴの格子点データそのものであってもよいし、これに限らず、元のＬＵＴの格子点データに対応する所定のデータであってもよい。
【００３５】
【作用】
本発明の上記構成においては、先ず、補間演算に必要となる基礎データを格納する独立制御可能なメモリ空間の数を、補間演算に必要となる基礎データの数よりも少なくする。そして、その少ないメモリ空間に対して、元のＬＵＴの格子点データあるいは格子点データに対応する多数のデータの中から、所定の規則に基づいて所定数分をグループに分けることで、各々のアドレスに複数の基礎データを対応付けてメモリ空間に格納する。
【００３６】
そして、実際の補間演算に際しては、各々のアドレスに対応付けられた複数の基礎データの中から、処理対象の画素データに対応する補間演算所用データ数分の基礎データを読み出して多面体内での補間演算を行なう。
【００３７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００３８】
図１は、本発明に係るデータ変換装置の第１実施形態を示すブロック図である。このデータ変換装置１には、外部機器から、一例として、Ｒ，Ｇ，Ｂ、各８ビットの入力デジタル色分解信号が入力され、それを出力系の色成分Ｙ，Ｍ，Ｃ，Ｋの各８ビットのデータに色変換する。なお、この入力データや出力データの形式は一例に過ぎず、他の色系列であってもよいし、ビット数Ｂも“８”に限らない。
【００３９】
図示するように、第１実施形態のデータ変換装置１は、入力データに対応する色変換後の出力データを補間演算により求める際に使用される基礎データを出力色ごとに格納するデータ格納部２と、データ格納部２との間データのやり取りをしながら、出力色ごとに、入力画素データに対応する出力画素データを補間演算により求める演算処理部４とを備える。本実施形態の場合、後述するように、テトラ・ハイドラ法による補間演算を行なうので、基礎データは、元となる３次元ＬＵＴの格子点データそのものである。
【００４０】
演算処理部４は、信号処理系統として、出力系の色成分Ｙ，Ｍ，Ｃ，Ｋのそれぞれに対応するように、Ｙ信号生成部４Ｙ，Ｍ信号生成部４Ｍ，Ｃ信号生成部４Ｃ，Ｋ信号生成部４Ｋを含む。この演算処理部４は、たとえば中央演算処理装置（ＣＰＵ；Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ　）やＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）で構成するとよい。
【００４１】
データ格納部２は、入力データＲ，Ｇ，Ｂに対応するように、Ｒ軸メモリ回路２Ｒ、Ｇ軸メモリ回路２Ｇ、Ｂ軸メモリ回路２Ｂの３つのメモリ空間に分けられている。そして、各メモリ回路２Ｒ，２Ｇ，２Ｂすなわち独立に制御可能な３つのメモリ空間のそれぞれには、３色の入力色信号要素で規定される３次元格子空間（３次元ＬＵＴ）の各格子点に対応づけられた格子点データに対応する基礎データが、後述（図３〜図５参照）するように、入力色の各軸ごとに所定の基準に従ってグループ化され、そのグループ内の複数の基礎データが１つのアドレス対応付けられて格納され、各軸用のルックアップテーブルＬＵＴを構成するようになっている。
【００４２】
これらメモリ回路２Ｒ，２Ｇ，２Ｂは、１つの画素に対する色空間変換の処理時間として割り当てられている時間が非常に短時間である場合にも対応可能なように、それぞれ独立にアドレス設定可能かつ読出可能に、つまり独立に読出アクセス可能に構成されている。なお、独立したリードイネーブル（Ｒｅａｄ　ｅｎａｂｌｅ　）端子ＲＥもしくはチップセレクト（Ｃｈｉｐ　Ｓｅｌｅｃｔ　）端子ＣＳを備え、読出しに必要のないメモリ回路の出力をハイインピーダンス状態に設定可能なものを使用するのがよい。
【００４３】
データ格納部２と演算処理部４との間は、演算処理部４がデータ格納部２から基礎データを読み出すためにアドレス信号などの制御信号を送るアドレスバス６、およびデータ格納部２から読み出された基礎データを演算処理部４へ送るデータバス８で接続されている。
【００４４】
アドレスバス６では、データ格納部２内の個々のメモリ空間（メモリ回路２Ｒ，２Ｇ，２Ｂ）における基礎データの読出位置を設定するアドレス信号、クロック、あるいはチップセレクト信号などの伝送が行なわれる
【００４５】
データバス８は、データ変換前の入力データを図示しない外部装置から入力するためや、変換後の出力データを同一または別の外部装置へ出力するためにも用いられる。
【００４６】
図２は、上記構成のデータ変換装置１における色データの変換に関する処理手順の概要を示したフローチャートである。
【００４７】
第１実施形態の演算処理部４は、データ格納部２に格納されている色変換用のＬＵＴ（ルックアップテーブル）の格子点データを用いて、外部機器から入力されたＲ，Ｇ，Ｂの各信号を、Ｙ，Ｍ，Ｃ，Ｋの色データに色変換する際に、テトラ・ハイドラ法（４面体補間法）を用いた補間処理を利用する。
【００４８】
このため、画像データＲ，Ｇ，Ｂが入力されると、演算処理部４は先ず、入力された８ビットのＲ，Ｇ，Ｂデジタル色分解信号を、画素ごとに、上位ｍビット（最上位ビット側から連続したｍ個）と下位ｎビット（最下位ビット側から連続したｎ個）に分割する（Ｓ１００）。そして、演算処理部４は、入力３要素の上位ｍビットのデータＲＨ，ＧＨ，ＢＨに基づいて、入力３要素のＲ，Ｇ，Ｂデータからなる３次元格子体（３次元ＬＵＴ）を構成したとき、各格子点で規定される多数の単位格子体（本例では単位立方体）のうちの何れの単位立方体に該当データが含まれるかを決定する（Ｓ１０２）。このステップＳ１００〜Ｓ１０２の処理を単位立方体判定処理という。
【００４９】
次に、演算処理部４は、該当する単位立方体の中をさらに６つの４面体に分割し（Ｓ１０４）、入力３要素の下位ｎビットのデータＲＬ，ＧＬ，ＢＬに基づいて何れの４面体に該当データが含まれるかを決定する（Ｓ１０６）。このステップＳ１０４〜Ｓ１０６の処理を４面体判定処理という。
【００５０】
次に、演算処理部４は、該当する４面体内での補間演算というテトラ・ハイドラ法（４面体補間法）により、入力値（入力された画素データ）に対応する出力値（出力すべき画素データ）を求める（Ｓ１０８）。
【００５１】
具体的には、図中右側に示すように、演算処理部４は、先ず３つのメモリ回路２Ｒ，２Ｇ，３Ｇのうち、テトラ・ハイドラ法による補間演算処理に必要となる４格子点の基礎データを抽出すべき２つのメモリを特定するアクセスメモリ特定処理を行なう（Ｓ１０８ａ）。次に、演算処理部４は、入力点を包含する基点の座標値に基づいて、アクセスメモリ特定処理にて特定された同一アドレスのデータ群における補間演算に必要な４格子点を特定し抽出する４格子点特定処理を行なう（Ｓ１０８ｂ）。なお、アクセスメモリ特定処理（Ｓ１０８ａ）と４格子点特定処理（Ｓ１０８ｂ）とを纏めて、アクセスアドレス特定処理ともいう。
【００５２】
演算処理部４は、アクセスメモリ特定処理（Ｓ１０８ａ）および４格子点特定処理（Ｓ１０８ｂ）と並行して、該当する４面体について、４面体頂点から得られる４つの基礎データ（本例では元の格子点データそのもの）に対する重み係数（乗算係数）である補間係数を算出する補間係数算出処理を行なう（Ｓ１０８ｃ）。そして、演算処理部４は、該当する４面体について、４格子点特定処理（Ｓ１０８ｂ）により得られた基礎データ（格子点データ）と補間係数算出処理（Ｓ１０８ｃ）により得られた補間係数とに基づいて、入力値に対応する出力値Ｄｏｕｔを求める補間演算処理を行なう（Ｓ１０８ｄ）。
【００５３】
演算処理部４は、上記の一連の処理を、出力色であるＹ，Ｍ，Ｃ，Ｋのそれぞれについて（Ｓ１１２）、全画素について（Ｓ１００）行なうことで、入力されたＲＧＢ色空間の色データをＹＭＣＫ色空間のデータに変換する。
【００５４】
図３〜図５は、出力値の代表値である格子点データを構成するＬＵＴを説明する図である。ここでは、Ｒ，Ｇ，Ｂの各軸について、１７×１７×１７＝４９１３個の格子点について、それぞれ対応する変換後のデータを代表値として格納した３次元ＬＵＴを元の格子点データとする場合で説明する。本実施形態のデータ格納部２は、入力された色信号Ｒ，Ｇ，Ｂに対応する同容量の３つのメモリ空間に、同じ格子点データを持つ。このため、図１に示したように、Ｒ，Ｇ，Ｂの各軸に対応するメモリ回路２Ｒ，２Ｇ，２Ｂが設けられている。
【００５５】
図３〜図１０の各（Ａ）は、ＲＧＢ３次元空間の一部を記したものである。また、図３〜図１０の各（Ｂ）は、各軸用のメモリ回路２Ｒ，２Ｇ，２Ｂのメモリ空間上におけるアドレスと基礎データの関係、すなわち各軸のＬＵＴを示す。なお、図３〜図１０の各（Ｂ）における表の下部に示した「２次元アドレスの場合のアドレス」の使用方法については、第３実施形態（図１８参照）や具体的回路構成の第２例（図２０参照）や第３例（図２１参照）で説明する。
【００５６】
従来技術では、丸で示す格子点位置それぞれ出力値の代表値がＬＵＴとして格納されており、その個々の格子点位置が格子点データを格納するメモリ上のアドレスとなっていた。つまり、前述したように４９１３個のアドレスが定義されていた。一方、本実施形態では、１つのアドレスに複数の基礎データ（本例では格子点データそのもの）を対応付けてグループ単位で格納（マッピング）する。
【００５７】
つまり、任意のアドレスが設定されると、そのアドレスに対応付けて登録されているグループ内の複数の基礎データを纏めてパッキングデータとして出力するようにする。ここで、「複数の基礎データを纏めてパッキングデータとして出力する」とは、複数の基礎データをほぼ同時に並列的に出力することに限らず、その複数の基礎データを時系列的に逐次出力することも含む。どのような形態で複数の基礎データを出力するかは、各軸用のメモリ回路２Ｒ，２Ｇ，２Ｂの構成や読出回路の構成による。
【００５８】
たとえば、図３（Ａ）に示すように、Ｒ軸方向の基礎データを軸に平行に沿って複数のグループに分けて（一塊りにして）Ｒ軸メモリ回路２Ｒに格納することでＲ軸用のＬＵＴを構成する。太線は基礎データがグループに分けられている（一塊りになっている）ことを示している。つまり、任意のＧＨ，ＢＨの組合せで基礎データ（本例では格子点データそのもの）がアドレスされ、１つのアドレスには１７格子分の基礎データを保持していることになる。Ｒ軸メモリ回路２Ｒ上におけるアドレスと基礎データの関係であるＲ軸ＬＵＴを図３（Ｂ）に示す。
【００５９】
同様に、図４（Ａ）に示すように、Ｇ軸メモリ回路２ＧにはＧ軸方向の基礎データを軸に平行に沿って複数のグループに分けて（一塊りにして）格納することでＧ軸用のＬＵＴを構成する。太線は基礎データがグループに分けられている（一塊りになっている）ことを示している。ここでは任意のＲＨ，ＢＨの組合せでデータはアドレスされ、１つのアドレスには１７格子点分の基礎データを保持している。メモリ上におけるアドレスと基礎データの関係であるＢ軸ＬＵＴを図４（Ｂ）に示す。
【００６０】
同様に、図５（Ａ）に示すように、Ｂ軸メモリ回路２ＢはＢ軸方向の基礎データを軸に平行に沿って複数のグループに分けて（一塊りにして）格納することでＢ軸用のＬＵＴを構成する。太線は基礎データがグループに分けられている（一塊りになっている）ことを示しており、ここでは任意のＲＨ，ＧＨの組合せでデータはアドレスされ、１つのアドレスには１７格子点分の基礎データを保持している。メモリ上におけるアドレスと基礎データの関係であるＢ軸ＬＵＴを図５（Ｂ）に示す。
【００６１】
演算処理部４における補間処理の際には、メモリ回路２Ｒ，２Ｇ，２Ｂ内に纏めて保持されている上述のようなデータ列の中から、入力データに適合する２つの基礎データを読み出す。この方式を用いると、入力データＲ，Ｇ，Ｂからある１色への変換に際し、ＬＵＴの容量は４９キロバイトで実現可能となり、補間処理を用いない方式における１６メガバイトと比較すると大幅な容量削減が可能であるというテトラ・ハイドラ法の利点を享受できるとともに、使用するメモリ数（メモリ空間数）や同時に読出アクセスするメモリ数を従来構成のものよりも削減することが可能となる。
【００６２】
図６は、演算処理部４における単位立方体判定処理（図２のステップＳ１００〜Ｓ１０２）を説明する図であって、出力値の代表値である格子点データを構成する元の３次元ＬＵＴと入力データとの関係を説明する図である。ここで図６（Ａ）は、ＬＵＴの３次元空間での概念図を示し、図６（Ｂ）は、各８ビットのＲＧＢ入力信号とそれぞれの信号の上位４ビット信号が対応する３次元ＬＵＴ上での位置関係を示す。
【００６３】
図６（Ａ）に示すように、Ｒ，Ｇ，Ｂの各軸における取り得る値の範囲を複数に分割する。ここでは各軸を１６に分割した例を示している。このような分割によって得られる格子点をアドレスとし、その格子点における変換後の値（代表値）を対応付けることによってＬＵＴを構成する。したがって、この例では、１７×１７×１７＝４９１３個の格子点について、それぞれ対応する変換後のデータを代表値として格納した３次元ＬＵＴを作成することができる。
【００６４】
演算処理部４は、入力された８ビットのＲ，Ｇ，Ｂデジタル色分解信号を上位ｍビット（最上位ビット側から連続したｍ個）と下位ｎビット（最下位ビット側から連続したｎ個）に分割する。たとえば、演算処理部４は、ｍ＝ｎ＝４とし、入力されたＲ，Ｇ，Ｂを、それぞれ上位４ビットのＲＨ，ＧＨ，ＢＨと下位４ビットのＲＬ，ＧＬ，ＢＬに分割する。もちろん、ｍ，ｎは、これ以外であってもかまわない。なお、“ｍ＋ｎ”は、入力データのビット数８と等しいことが好ましい。
【００６５】
図６（Ｂ）に示すように、上位４ビットデータの組合せ値で形成される単位立方体の中に、任意の入力Ｒ，Ｇ，Ｂの８ビットデータ（入力画素データ）の組合せ値の空間位置Ｐ２２が包含されるので、上位の４ビットデータＲＨ，ＧＨ，ＢＨで示す空間位置Ｐ２１を基点とした単位立方体（単位格子体）で入力８ビットデータを包含する単位立方体を特定することが可能となる。
【００６６】
単位立方体を構成する各頂点は、空間位置Ｐ２１を基準に生成可能である。すなわち、（ＲＨ，ＧＨ，ＢＨ）を基点として、（ＲＨ＋１，ＧＨ，ＢＨ），（ＲＨ＋１，ＧＨ＋１，ＢＨ），（ＲＨ，ＧＨ＋１，ＢＨ），（ＲＨ，ＧＨ，ＢＨ＋１），（ＲＨ＋１，ＧＨ，ＢＨ＋１），（ＲＨ，ＧＨ＋１，ＢＨ＋１）　，（ＲＨ＋１，ＧＨ＋１，ＢＨ＋１）が、この単位立方体の頂点の座標となる。本実施形態の場合には、これらの頂点の座標は、元ととなる３次元ＬＵＴの格子点の座標に一致する。
【００６７】
演算処理部４は、この入力Ｒ，Ｇ，Ｂの８ビットデータの組合せ値に対応する出力値を、近傍の格子点データを、つまり、図６（Ｂ）に示す単位立方体の頂点の座標のデータを基礎データとして使って、テトラ・ハイドラ法（４面体補間法）により求める。
【００６８】
図７は、演算処理部４における４面体判定処理（図２のステップＳ１０４〜Ｓ１０６）を説明する図である。先にも述べたように、本実施形態の演算処理部４は、入力デジタル色分解信号Ｒ，Ｇ，Ｂの組合せ値に対応する出力信号ＹＭＣＫのそれぞれを、データ格納部２に格納されている基礎データ（格子点データ）に基づいてテトラ・ハイドラ法による補間演算により求める。
【００６９】
図７は、入力データが包含される単位立方体と、この単位立方体を６つに分割して得られる４面体との関係を示している。図６（Ｂ）に示した単位立方体は、さらに図７に示すように、同体積の６つの単位４面体に分割可能である。
【００７０】
入力Ｒ，Ｇ，Ｂの空間位置Ｐ２２がどの４面体に包含されるかは、下位のビットデータＲＬ，ＧＬ，ＢＬの大小関係から、図７下部に示す表１のように特定可能である。また、データ選択部１６がアクセスすべきＬＵＴとアクセスアドレスも、表１のように特定可能である。
【００７１】
なお、表１において、Ｘ，Ｙ，Ｚは３次元の入力データを一般化して示したものであり、本実施形態では、Ｘ＝Ｒ，Ｙ＝Ｇ，Ｚ＝Ｂである。基点Ａ，Ｂに示す“１７”は３次元ＬＵＴの各軸を分割して得られる格子点数である。この表１は、入力ＲＧＢが各８ビットであり、出力がＹＭＣＫであり、１色当りその上位４ビット分に相当する１７×１７×１７＝４９１３個のデータでＬＵＴを構成する場合のアクセスアドレス算出式を記したものである。
【００７２】
たとえば、下位ビットデータＲＬ，ＧＬ，ＢＬがＲＬ≧ＧＬ≧ＢＬの関係であるとき、入力Ｒ，Ｇ，Ｂは（ＲＨ，ＧＨ，ＢＨ），（ＲＨ＋１，ＧＨ，ＢＨ），（ＲＨ＋１，ＧＨ＋１，ＢＨ），（ＲＨ＋１，ＧＨ＋１，ＢＨ＋１）を頂点とした４面体１に属する。ＲＬ＞ＢＬ＞ＧＬの関係であるとき、入力Ｒ，Ｇ，Ｂは（ＲＨ，ＧＨ，ＢＨ），（ＲＨ＋１，ＧＨ，ＢＨ），（ＲＨ＋１，ＧＨ，ＢＨ＋１），（ＲＨ＋１，ＧＨ＋１，ＢＨ＋１）を頂点とした４面体２に属する。ＢＬ≧ＲＬ＞ＧＬの関係であるときは、入力Ｒ，Ｇ，Ｂは（ＲＨ，ＧＨ，ＢＨ），（ＲＨ＋１，ＧＨ，ＢＨ＋１），（ＲＨ，ＧＨ，ＢＨ＋１），（ＲＨ＋１，ＧＨ＋１，ＢＨ＋１）を頂点とした４面体３に属する。
【００７３】
同様に、ＢＬ＞ＧＬ≧ＲＬの関係であるときは、入力Ｒ，Ｇ，Ｂは（ＲＨ，ＧＨ，ＢＨ），（ＲＨ，ＧＨ，ＢＨ＋１），（ＲＨ，ＧＨ＋１，ＢＨ＋１），（ＲＨ＋１，ＧＨ＋１，ＢＨ＋１）を頂点とした４面体４に属する。ＧＬ≧ＢＬ＞ＲＬの関係であるときは、入力Ｒ，Ｇ，Ｂは（ＲＨ，ＧＨ，ＢＨ），（ＲＨ，ＧＨ＋１，ＢＨ），（ＲＨ，ＧＨ＋１，ＢＨ＋１），（ＲＨ＋１，ＧＨ＋１，ＢＨ＋１）を頂点とした４面体５に属する。ＧＬ＞ＲＬ≧ＢＬの関係であるときは、入力Ｒ，Ｇ，Ｂは（ＲＨ，ＧＨ，ＢＨ），（ＲＨ，ＧＨ＋１，ＢＨ），（ＲＨ＋１，ＧＨ＋１，ＢＨ），（ＲＨ＋１，ＧＨ＋１，ＢＨ＋１）を頂点とした４面体６に属する。
【００７４】
演算処理部４は、このような判定（４面体判定）を行なうことにより、入力Ｒ，Ｇ，Ｂの３次元ＬＵＴ上における近傍４格子点を特定する。すなわち、先ず、下位ビットデータＲＬ，ＧＬ，ＢＬに基づいて入力データの属する４面体を特定する。この結果を受けて、特定された４面体に対応する２つのＬＵＴを特定し、入力データを包含する単位立方体を特定する上位ビットデータＲＨ，ＧＨ，ＢＨと図７の表１に示したアドレス計算式に従って前記２つのＬＵＴへのアクセスアドレスを算出する。そして、演算処理部４は、前記２つのＬＵＴの前記求めたアクセスアドレスから各々２つの基礎データを抽出することで、近傍４格子点の基礎データを取得する。
【００７５】
図８は、演算処理部４における出力値算出処理（図２のステップＳ１０８）の第１段階の処理であるアクセスメモリ特定処理（Ｓ１０８ａ）と４格子点特定処理（Ｓ１０８ｂ）を説明する図であって、単位立方体を分割して得られる各４面体の形状と、それを構成する頂点の関係を示した図である。４面体１は、α、α’、β、β’の頂点から構成される。ここで、αとα’は、ＧおよびＢ座標上では同じ空間位置であり、図３に示したＲ軸ＬＵＴから一括で抽出することが可能である。一方、残りのβおよびβ’はＲおよびＧ座標上では同じ空間位置であり、図４に示したＢ軸ＬＵＴから一括で抽出することが可能である。
【００７６】
同様にして、４面体２の場合は、Ｒ軸ＬＵＴとＧ軸ＬＵＴから所望の基礎データが得られる。４面体３の場合は、Ｂ軸ＬＵＴとＧ軸ＬＵＴから所望の基礎データが得られる。４面体４の場合は、Ｂ軸ＬＵＴとＲ軸ＬＵＴから所望の基礎データが得られる。４面体５の場合は、Ｇ軸ＬＵＴとＲ軸ＬＵＴから所望の基礎データが得られる。４面体６の場合は、Ｇ軸ＬＵＴとＢ軸ＬＵＴから所望の基礎データが得られる。
【００７７】
そこで、演算処理部４は、４面体判定処理の判定結果を受けて、図７の表１に示した選択条件に従って、３つのメモリ回路２Ｒ，２Ｇ，２Ｂの中から、テトラ・ハイドラ法による補間演算に必要となる４格子点の基礎データを抽出すべき２つのメモリ（つまり４格子点を含むデータ群を格納した２つのＬＵＴ）を特定するアクセスメモリ特定処理を行なう。
【００７８】
具体的には、演算処理部４は、入力データを包含する単位立方体を特定する上位ビットデータＲＨ，ＧＨ，ＢＨつまり図６（Ｂ）の基点Ｐ２１の座標値と図７の表１に示したアクセスアドレス式とに従って前記２つのＬＵＴへのアクセスアドレスを算出することでテトラ・ハイドラ法による補間演算に必要となる４格子点を含むデータ群を特定する。この後、演算処理部４は、入力点を包含する基点の座標値（ＲＨ，ＧＨ，ＢＨ）に基づいて、同一アドレスのデータ群における、テトラ・ハイドラ法による補間演算に必要となる４格子点を特定し抽出する４格子点特定処理を行なう。
【００７９】
図９〜図１５は、具体的なＬＵＴアクセスの例を説明する図である。ここで、図９は、入力データと３次元ＬＵＴ空間上のデータの位置関係を示した図である。図１０〜図１５は、それぞれ対応する４面体の頂点とＬＵＴのデータ構造の相関を示した図である。
【００８０】
図９において、格子点の数をＲ，Ｇ，Ｂそれぞれに３個、合計で３×３×３＝２７個のデータに簡略化して示す。任意の各々８ビットのＲＧＢ値（入力データ）が示す３次元空間上での位置が図９の位置Ｐ１２１であるとする。この場合、入力値の上位４ビット値から入力点が包含される立方体の１つの頂点は図９の位置Ｐ１２２に定まる。座標値は、（ＲＨ，ＧＨ，ＢＨ）＝（０，１，０）であり、この位置Ｐ１２２を基点座標と定義する。
【００８１】
以下、この入力点が単位立方体中の６つの４面体それぞれに属す場合に分けてＬＵＴアクセスを説明する。図示した例では、入力位置Ｐ１２１は、３次元ＬＵＴのデータ群のうち、基点Ｐ１２２（０，１，０）で定まる“３，４，６，７，１２，１３，１５，１６”のデータの座標位置で囲まれた単位立方体の中に包含される。
【００８２】
演算処理部４は、上位４ビットデータの組合せ値の空間位置Ｐ２１を基点にして該当する単位立方体の各頂点の基礎データ（格子点データ）の中から、処理対象画素に対応する４個の基礎データを抽出する。
【００８３】
たとえば、入力点が図１０に示す頂点で構成される４面体１に属すると判定された場合は、演算処理部４は、Ｒ軸ＬＵＴ（Ｒ軸メモリ回路２Ｒ）とＢ軸ＬＵＴ（Ｂ軸メモリ回路２Ｂ）にアクセスして、αとα’をＲ軸ＬＵＴ（Ｒ軸メモリ回路２Ｒ）から、βとβ’をＢ軸ＬＵＴ（Ｂ軸メモリ回路２Ｂ）から抽出する。
【００８４】
具体的には、演算処理部４は、図７の表１の基点Ａに基づき、Ｒ軸ＬＵＴへのアクセスアドレスＡＤＲをＧＨ＋３ＢＨで算出する。ここではアクセスアドレスＡＤＲは“１”であり、そのアドレス１のデータ群を抽出する。次に、演算処理部４は、抽出したデータ群のうち、基点座標Ｐ１２２（０，１，０）のＲ軸成分は“０”なので、データ群中の０番目（３）と１番目（４）が所望の基礎データであると決定する。ここでは、図１０における表の下部に示した「２次元アドレスの場合のアドレス」で示す０番目（３）の基礎データをα、１番目（４）の基礎データをα’とする。
【００８５】
同様に、演算処理部４は、図７の表１に基づき、Ｂ軸ＬＵＴへのアクセスアドレスＡＤＢを（ＲＨ＋１）＋３（ＧＨ＋１）で算出する。ここではアクセスアドレスＡＤＲは“７”であり、そのアドレス７のデータ群を抽出する。次に、演算処理部４は、抽出したデータ群のうち、基点座標Ｐ１２２（０，１，０）のＢ軸成分は“０”なので、データ群中の０番目（７）と１番目（１６）が所望の基礎データであると決定する。ここでは、０番目（７）の基礎データをβ、１番目（１６）の基礎データをβ’とする。
【００８６】
こうすることで、演算処理部４は、４面体補間演算に必要となる所望の４点のデータを抽出することができる。演算処理部４は、このようにして抽出した４点のデータを、それぞれＤ１＝α，Ｄ２＝α’，Ｄ３＝β，Ｄ４＝β’とする。
【００８７】
なお、他の４面体に属する場合も、演算処理部４は、図７の表１に基づいてアクセスアドレスＡＤＲ，ＡＤＧ，ＡＤＢを計算して、計算したそれぞれ２つのＬＵＴにアクセスしてデータ群を抽出し、この抽出したデータ群の中から、基点座標に準じた所望の２つの基礎データを２つのＬＵＴごとに抽出する。
【００８８】
たとえば、図１１に示すように、入力点が４面体２に属する場合は、演算処理部４は、Ｒ軸ＬＵＴ（Ｒ軸メモリ回路２Ｒ）のアクセスアドレスＡＤＲ（ＧＨ＋３ＢＨ＝１）から基点座標Ｐ１２２（０，１，０）に対応する０番目（３）の基礎データをα、１番目（４）の基礎データをα’として抽出する。同様に、演算処理部４は、Ｇ軸ＬＵＴ（Ｇ軸メモリ回路２Ｇ）のアクセスアドレスＡＤＧ（（ＲＨ＋１）＋３（ＢＨ＋１）＝４）から基点座標Ｐ１２２（０，１，０）に対応する１番目（１３）の基礎データをβ、２番目（１６）の基礎データをβ’とする。
【００８９】
図１２に示すように、入力点が４面体３に属する場合は、演算処理部４は、Ｂ軸ＬＵＴ（Ｂ軸メモリ回路２Ｂ）のアクセスアドレスＡＤＢ（ＲＨ＋３ＧＨ＝３）から基点座標Ｐ１２２（０，１，０）に対応する０番目（３）の基礎データをα、１番目（１２）の基礎データをα’として抽出する。同様に、演算処理部４は、Ｇ軸ＬＵＴ（Ｇ軸メモリ回路２Ｇ）のアクセスアドレスＡＤＧ（（ＲＨ＋１）＋３（ＢＨ＋１）＝４）から基点座標Ｐ１２２（０，１，０）に対応する１番目（１３）の基礎データをβ、２番目（１６）の基礎データをβ’とする。
【００９０】
図１３に示すように、入力点が４面体４に属する場合は、演算処理部４は、Ｂ軸ＬＵＴ（Ｂ軸メモリ回路２Ｂ）のアクセスアドレスＡＤＢ（ＲＨ＋３ＧＨ＝３）から基点座標Ｐ１２２（０，１，０）に対応する０番目（３）の基礎データをα、１番目（１２）の基礎データをα’として抽出する。同様に、演算処理部４は、Ｒ軸ＬＵＴ（Ｒ軸メモリ回路２Ｒ）のアクセスアドレスＡＤＲ（（ＧＨ＋１）＋３（ＢＨ＋１）＝５）から基点座標Ｐ１２２（０，１，０）に対応する０番目（１５）の基礎データをβ、１番目（１６）の基礎データをβ’とする。
【００９１】
図１４に示すように、入力点が４面体５に属する場合は、演算処理部４は、Ｇ軸ＬＵＴ（Ｇ軸メモリ回路２Ｇ）のアクセスアドレスＡＤＧ（ＲＨ＋３ＢＨ＝０）から基点座標Ｐ１２２（０，１，０）に対応する１番目（３）の基礎データをα、２番目（６）の基礎データをα’として抽出する。同様に、演算処理部４は、Ｒ軸ＬＵＴ（Ｒ軸メモリ回路２Ｒ）のアクセスアドレスＡＤＲ（（ＧＨ＋１）＋３（ＢＨ＋１）＝５）から基点座標Ｐ１２２（０，１，０）に対応する０番目（１５）の基礎データをβ、１番目（１６）の基礎データをβ’とする。
【００９２】
図１５に示すように、入力点が４面体６に属する場合は、演算処理部４は、Ｇ軸ＬＵＴ（Ｇ軸メモリ回路２Ｇ）のアクセスアドレスＡＤＧ（ＲＨ＋３ＢＨ＝０）から基点座標Ｐ１２２（０，１，０）に対応する１番目（３）の基礎データをα、２番目（６）の基礎データをα’として抽出する。同様に、演算処理部４は、Ｂ軸ＬＵＴ（Ｂ軸メモリ回路２Ｂ）のアクセスアドレスＡＤＢ（（ＲＨ＋１）＋３（ＧＨ＋１）＝７）から基点座標Ｐ１２２（０，１，０）に対応する０番目（７）の基礎データをβ、１番目（１６）の基礎データをβ’とする。
【００９３】
図１６に示す表２は、演算処理部４における出力値算出処理（図２のステップＳ１０８）の第２段階の処理である補間係数算出処理（Ｓ１０２ｃ）と補間演算処理（Ｓ１０２ｄ）を説明する図である。この表２は、テトラ・ハイドラ法による補間演算にて必要となる補間係数の算出式を示している。表２から分かるように、６つの４面体ごとに計算式が異なる。
【００９４】
演算処理部４は、４面体判定処理（図２のステップＳ１０４〜Ｓ１０６）の結果を受けて、図１６の表２に基づき、入力値が包含される４面体に応じて補間係数の算出に用いる式を切り替え、その入力値が包含される４面体ごとに定められた計算式に従って、その４面体を構成する４格子点と下位ビットデータＲＬ，ＧＬ，ＢＬとに基づいて補間係数Ｗ１，Ｗ２，Ｗ３，Ｗ４を算出する。この４面体補間演算処理は、従来のデータ変換装置における処理と同様である。
【００９５】
そして、演算処理部４は、公知の４点補間演算を用いて、このようにして求めた補間係数Ｗ１，Ｗ２，Ｗ３，Ｗ４と第１段階の４格子点特定処理により抽出した入力点に対応する４面体頂点の基礎データ（元々は格子点データ）Ｄ１，Ｄ２，Ｄ３，Ｄ４とに基づいて最終出力値Ｄｏｕｔを算出するというテトラ・ハイドラ法による補間演算処理を行なう。たとえば、次式（１）に従って、最終出力値Ｄｏｕｔを算出する。なお、式（１）では１次式補間で出力値を求めているが、これに限らず、２次式やその他の高次の補間演算式を利用してもよい。
【数１】

Figure 2004112523
【００９６】
この第１実施形態の構成によれば、入力データに対応する出力データを４面体補間演算により求めるに際して、格子点データ保持用のメモリ（空間）の数を、４面体補間演算に必要となる４頂点に相当する４個ではなく３個で構成したので、結果的に、同じデータのメモリを４倍持つ必要がなく３倍ですむため、同じ機能を達成するために必要なメモリの総容量が従来の３／４になる。
【００９７】
つまり、従来は、同容量の独立駆動可能なメモリ（空間）を補間演算所用データ数だけ備える必要があったのと異なり、補間演算に必要となる格子点データ数とメモリ空間の数を同じにしなければならないという従来の制約から開放され、たとえば、４点補間の場合は、格子点データ保持用のメモリを４倍持つ必要がなく４倍未満（たとえば３倍）で済むなど、同じ機能を達成するために必要なメモリの総容量や独立制御可能なメモリ空間数を低減することができる。加えて、同時アクセスのメモリ空間数を低減することができるので、消費電力や放射ノイズを低減することもできる。
【００９８】
たとえば、従来は１つの補間演算用データを抽出するために１７×１７×１７個、つまり４，１９３バイト必要であり、４点補間の場合は同時に４格子点のデータを抽出するために、その４倍、つまり、４９１３バイト×４個＝１９，６５２バイトを必要とした。しかし、本実施形態の構成では、その４分の３の容量のメモリで同時に４格子点のデータを抽出することが可能となる。
【００９９】
補間演算回路は、従来の構成とほぼ同様のものを使用することができるので、全体としての回路変更はメモリ回路周りだけとなるので、上記構成の実回路への適用も容易である。
【０１００】
図１７は、本発明に係るデータ変換装置の第２実施形態を示すブロック図である。この第２実施形態の構成は、Ｒ，Ｇ，Ｂの３次元入力の場合における上述の補間演算をリアルタイムで高速に行なうようにした具体的な回路構成の第１例を示すものである。
【０１０１】
図示するように、第２実施形態の演算処理部４におけるＹ信号生成部４Ｙは、第１実施形態の演算処理部４における単位立方体判定処理（図２のステップＳ１００〜Ｓ１０２）およびアクセスメモリ特定処理（同Ｓ１０８ａ）を実行するアドレス生成部１０と、４面体判定処理（同Ｓ１０４〜Ｓ１０６）を実行する４面体判定部１４と、４格子点特定処理（Ｓ１０８ｂ）を実行するデータ選択部１６と、補間係数算出処理（Ｓ１０８ｃ）を実行する補間係数生成部２０と、補間演算処理（Ｓ１０８ｄ）を実行する補間処理部２２とを備える。
【０１０２】
アドレス生成部１０は、本発明の単位格子体判定部とアドレス設定部の両機能を備える。また、４面体判定部１４は、本発明の単位格子体判定部の一例である。また、データ選択部１６は、本発明の基礎データ抽出部の一例である。また、補間係数生成部２０と補間処理部２２とにより、本発明の補間演算処理部が構成される。
【０１０３】
なお、図では省略して示しているが、Ｍ信号生成部４Ｍ、Ｃ信号生成部４Ｃ、およびＫ信号生成部４Ｋも、Ｙ信号生成部４Ｙと同様の構成となっている。
【０１０４】
アドレス生成部１０は、画像データＲ，Ｇ，Ｂが入力されると、その入力データＲ，Ｇ，Ｂを上位ビットデータＲＨ，ＧＨ，ＢＨ（本例では上位４ビット；纏めてＤＨとする）と下位ビットデータＲＬ，ＧＬ，ＢＬ（本例では下位４ビット；纏めてＤＬとする）に分割し、その内の上位４ビットのデータＤＨに基づいて、図６（Ｂ）や図９に示したように、３次元ＬＵＴにおける入力点が包含される単位立方体の位置Ｐ２２（図９の基点Ｐ１２２に相当）を特定し、この単位立方体を特定する基点を示す座標情報（ＲＨ，ＧＨ，ＢＨ）をデータ選択部１６に入力する。
【０１０５】
また、アドレス生成部１０は、分割したデータの内の下位ビットデータＤＬを４面体判定部１４と補間係数生成部２０とに入力する。４面体判定部１４は、アドレス生成部１０から入力された下位ビットデータＤＬに基づいて、単位立方体を分割する６つの４面体のうちの入力値が含まれる４面体を特定し、この特定した４面体を示す情報を判定結果として、アドレス生成部１０、データ選択部１６、および補間係数生成部２０に入力する。
【０１０６】
アドレス生成部１０は、４面体判定部１４による４面体判定処理結果を受けて、図７の表１に示した選択条件に従って、３つのメモリ回路２Ｒ，２Ｇ，２Ｂの中から、テトラ・ハイドラ法による補間演算に必要となる４格子点の基礎データを抽出すべき２つのメモリを特定し、Ｒ軸読出クロックＣＫＲ，Ｇ軸読出クロックＣＫＧ，Ｂ軸読出クロックＣＫＢを独立に制御する（具体的には、読出アクセス読出な回路へのリードクロックを停止する）。これは、ある単位時間に多大な数のメモリに同時アクセスするということは消費電力の増大、放射ノイズの増大をも招き、環境の観点からも改善が望まれるからである。
【０１０７】
すなわち、本実施形態の構成では、処理対象の画素データについて同時に読出アクセスすべき、補間演算に必要となる４格子点の基礎データを含むメモリ回路は、３つのメモリ回路のうちの何れか２つであるので、メモリ数を従来の４つから３つに低減したことによる消費電力や放射ノイズの低減効果に加えて、同時アクセス不要なメモリ回路へのリードクロックの供給を停止することで、消費電力や放射ノイズをなお一層低減する。
【０１０８】
また、アドレス生成部１０は、入力データを包含する単位立方体を特定する上位ビットデータＲＨ，ＧＨ，ＢＨつまり図６（Ｂ）の基点Ｐ２１の座標値と図７の表１に示したアクセスアドレス式とに従って算出したアクセスアドレスＡＤＲ，ＡＤＧ，ＡＤＢを、アクセスすべきメモリ回路ごとに設定する。こうすることで、メモリ回路からのデータ読出時には、３つのメモリ回路２Ｒ，２Ｇ，２Ｒのうち、テトラ・ハイドラ法による補間演算に必要となる４格子点の基礎データを含むメモリ回路のみがアクティブになり、そのアクティブなメモリ回路に設定されたアドレスから一群のデータ（パッキングデータＰＲ，ＰＧ，ＰＲのうちの任意の２組）がデータ選択部１６に入力されるようになる。
【０１０９】
たとえば、メモリ回路２Ｒ，２Ｇ，２Ｂとして、１つのアドレスが設定されると、それに対応する複数のデータを並列的に出力可能なものを使用する。そして、アドレス入力に対しては、アクセスアドレスＡＤＲ，ＡＤＧ，ＡＤＢを設定する。たとえば、図３〜図１０の各（Ｂ）にて、アドレス欄の値をアクセスアドレスＡＤＲ，ＡＤＧ，ＡＤＢに設定することで、各メモリ回路２Ｒ，２Ｇ，２Ｇからは、基点座標（ＲＨ，ＧＨ，ＢＨ）に対応する２つの基礎データを含む一群のデータの全てが並列的に出力される。
【０１１０】
また、アドレス生成部１０は、各メモリ回路のチップセレクト端子ＣＳへの入力であるＲ軸メモリ制御信号ＣＴＲ，Ｇ軸メモリ制御信号ＣＴＧ，Ｂ軸メモリ制御信号ＣＴＢを独立に制御する（具体的には、ロー／ハイに切り替える）ことで、同時読出しが必要な２つのメモリ回路をアクティブに、不要な１つのメモリ回路をインアクティブ（ハイインピーダンス状態）にする。こうすることで、消費電力の低減を図ることができるとともに、メモリ回路の後段の回路をコンパクトにすることもできる。
【０１１１】
次に、データ選択部１６は、上位４ビットデータの組合せ値の空間位置Ｐ２１を基点にして該当する単位立方体の各頂点のデータ（格子点データ）の中から必要なものを抽出する。たとえば、データ選択部１６は、テトラ・ハイドラ法による補間演算に必要となる４格子点の基礎データを含むメモリのみから入力された所定アドレスのデータ群すなわちパッキングデータＰＲ，ＰＧ，ＰＲのうちの任意の２組をデータ格納部２から受け取ると、４面体判定部１４による４面体判定処理結果とアドレス生成部１０からの入力点を包含する基点の座標値（ＲＨ，ＧＨ，ＢＨ）とに基づいて、２組のパッキングデータの中から、テトラ・ハイドラ法による補間演算に必要となる４格子点の基礎データＤ１，Ｄ２，Ｄ３，Ｄ４を抽出し、この抽出した４つのデータＤ１，Ｄ２，Ｄ３，Ｄ４を補間処理部２２に入力する。
【０１１２】
なお、図１０〜図１５から分かるように、メモリから出力されたパッキングデータＰＲ，ＰＧ，ＰＢのうちの２つに含まれるデータ（α，α’とβ，β’）が、Ｄ１，Ｄ２，Ｄ３，Ｄ４の何れに対応するのかは、入力点の属する４面体によって異なる。データ選択部１６は、入力値に対応する所用の２つのメモリから入力されたパッキングデータＰＲ，ＰＧ，ＰＢのうちの２つに含まれるデータ（α，α’とβ，β’）が、補間演算処理におけるＤ１，Ｄ２，Ｄ３，Ｄ４の何れとすべきかを、４面体判定部１４による４面体判定処理結果に基づいて図７の表１に示した選択条件に従って判断する。
【０１１３】
これと並行して、補間係数生成部２０は、４面体判定部１４による４面体判定処理の結果を受けて、図１６の表２に基づき、６つの４面体のうち入力値が包含される４面体に応じた計算式に従って、その４面体を構成する４格子点と下位ビットデータＲＬ，ＧＬ，ＢＬとに基づいて補間係数Ｗ１，Ｗ２，Ｗ３，Ｗ４を算出し、算出した補間係数Ｗ１，Ｗ２，Ｗ３，Ｗ４を補間処理部２２に入力する。
【０１１４】
補間処理部２２は、公知の４点補間演算を用いて、補間係数生成部２０から入力された補間係数Ｗ１，Ｗ２，Ｗ３，Ｗ４とデータ選択部１６から入力されたデータＤ１，Ｄ２，Ｄ３，Ｄ４（４頂点の基礎データ）とに基づいて最終出力値Ｙ，Ｍ，Ｃ，Ｋを、それぞれ算出する。
【０１１５】
この第２実施形態の構成によれば、ＬＵＴと補間演算を用いたデジタル色分解信号から他の色成分のデジタル色分解信号への変換を行なう際にテトラ・ハイドラ法を用いる場合は、従来は４つのメモリを必要としていたものが、第１実施形態と同様に、３つのメモリで４面体補間演算処理を実現することができる。また、パッキングした基礎データの中から所望の基礎データを抽出するための付加回路の規模はさほど大きくないので、補間回路の規模や複雑さを増すことなく、データ変換装置１を実現することができる。
【０１１６】
加えて、従来は補間演算に用いられるデータを抽出する際に１色の出力値の算出につき４つのメモリにアクセスする必要があったが、本実施形態の構成によれば、メモリのチップセレクト端子ＣＳ（もしくはリードイネーブル端子ＲＥ）を制御することで、３つのメモリ回路２Ｒ，２Ｇ，３Ｇのうち、テトラ・ハイドラ法による補間演算に必要となる４格子点の基礎データを含むメモリのみをアクティブにするので、従来の半分の２つのメモリにアクセスするだけでよく、システムの消費電力や放射ノイズを低減することもできる。
【０１１７】
すなわち、ＬＵＴと補間演算を用いたデジタル色分解信号から他の色成分のデジタル色分解信号への変換を行なう際に、少ないメモリ資源で色データ変換を実現することができるという効果がある。また、従来は補間演算に用いられるデータを抽出する際に１色の出力値の算出につき４つのメモリに同時にアクセスする必要があったが、本実施形態の構成では半分の２つだけでよく、システムの消費電力や放射ノイズの低減効果もある。
【０１１８】
図１８は、本発明に係るデータ変換装置の第３実施形態を示すブロック図である。この第３実施形態の構成の基本は第２実施形態のものと同じである。第２実施形態の構成との相違点は、第２実施形態のデータ選択部１６を備えておらず、このデータ選択部１６の機能をアドレス生成部１０が兼用する構成としている点にある。つまり、第３実施形態のアドレス生成部１０は、本発明の基礎データ抽出部の機能も備える。
【０１１９】
この変更に応じて、４面体判定部１４は、アドレス生成部１０から入力された下位ビットデータＤＬに基づいて、単位立方体を分割する６つの４面体のうちの入力値が含まれる４面体を特定し、この特定した４面体を示す情報を判定結果として、アドレス生成部１０、補間係数生成部２０、およびに補間処理部２２に入力する。すなわち、３次元ＬＵＴにおける入力点が包含される単位立方体の位置を特定し、その情報をデータ選択部１６に伝える。
【０１２０】
また、第３実施形態のメモリ回路２Ｒ，２Ｇ，２Ｂは、アドレス生成部１０により設定されたアドレスＡＤＲ，ＡＤＧ，ＡＤＢごとに一群の全データを纏めてパッキングデータＰＲ，ＰＧ，ＰＲとして出力する形態のものではなく、一群のうちの任意の２つのアドレスも設定可能で、それら２つを纏めて出力可能なものを使用する。
【０１２１】
つまり、第１実施形態や第２実施形態と同様に、１つのアドレスＡＤＲ，ＡＤＧ，ＡＤＢごとに複数の格子点データをマッピングするが、読出しに際しては、テトラ・ハイドラ法による補間演算に必要となる４格子点を含む各軸のメモリに対して、２つの基礎データ（α，α’もしくはβ，β’）のみを纏めて出力させる。
【０１２２】
具体的には、アドレス空間を２次元状に制御可能なものを使用し、一方のアドレス軸に対しては、第１実施形態や第２実施形態と同様にアクセスアドレスＡＤＲ，ＡＤＧ，ＡＤＢを設定する。そして、他方のアドレス軸に対しては、Ｘ軸方向のアドレス設定のためのアクセスアドレスＡＤＸＲ，ＡＤＸＧ，ＡＤＸＢにより、入力値を包含する単位立方体を特定する基点座標（ＲＨ，ＧＨ，ＢＨ）に対応する値を設定することで、４格子点特定処理を行なう。
【０１２３】
たとえば、図３〜図１０の各（Ｂ）にて、アドレスの欄の値をアクセスアドレスＡＤＲ，ＡＤＧ，ＡＤＢに設定し、データ欄の下部に示した「２次元アドレスの場合のアドレス」のうち基点座標（ＲＨ，ＧＨ，ＢＨ）に対応する値（０，１，…のうちの連続した２つのアドレス）をＸ軸方向のアドレス設定のためのアクセスアドレスＡＤＸＲ，ＡＤＸＧ，ＡＤＸＢに設定する。こうすることで、メモリ回路２Ｒ，２Ｇ，２Ｇのうちの２つからは、それぞれ基点座標（ＲＨ，ＧＨ，ＢＨ）に対応する２つの基礎データが並列的に出力される。
【０１２４】
補間処理部２２は、入力値に対応する所用の２つのメモリから入力された各２つの基礎データ（α，α’とβ，β’）について、補間演算処理におけるＤ１，Ｄ２，Ｄ３，Ｄ４の何れとすべきかを、４面体判定部１４による４面体判定処理結果に基づいて図７の表１に示した選択条件に従って判断する。これは、図１０〜図１５から分かるように、メモリから出力された各２つの基礎データ（α，α’とβ，β’）が、Ｄ１，Ｄ２，Ｄ３，Ｄ４の何れに対応するのかは、入力点の属する４面体によって異なるからである。
【０１２５】
補間処理部２２は、公知の４点補間演算を用いて、補間係数生成部２０から入力された補間係数Ｗ１，Ｗ２，Ｗ３，Ｗ４と、入力値に対応する所用の２つのメモリから入力された各２つの基礎データ（α，α’とβ，β’）に対応するデータＤ１，Ｄ２，Ｄ３，Ｄ４とに基づいて最終出力値Ｙ，Ｍ，Ｃ，Ｋを、それぞれ算出する。
【０１２６】
この第３実施形態の構成によれば、第２実施形態と構成が異なるものの、基本的な作用は第２実施形態と同様である。したがって、第１実施形態と同様に、３つのメモリで４面体補間演算処理を実現することができることに加えて、メモリのチップセレクト端子ＣＳ（もしくはリードイネーブル端子ＲＥ）を制御することで、システムの消費電力や放射ノイズを低減することもできる。
【０１２７】
図１９は、データ格納部２とデータ選択部１６の具体的な構成の第１例を示すブロック図である。ここでは、上記の第１〜第３実施形態と同様に、１７×１７×１７の３次元ＬＵＴに対応するＲ軸メモリ回路２Ｒについて詳細を示し、Ｇ軸メモリ回路２ＧやＢ軸メモリ回路２Ｂについては図示を省略する。
【０１２８】
この第１例は、上記第１および第２実施形態に適用可能な構成のものであって、「処理対象の画素データに対応する基礎データを含むアドレスの全ての基礎データを纏めてパッキングデータとして読み出し、その後に、処理対象の画素データに対応する補間演算所用データ数分の基礎データを抽出する」に際して、対象アドレスの全基礎データをほぼ同時に並列的にメモリ回路から出力する構成のものである。
【０１２９】
すなわち、図示するように、Ｒ軸メモリ回路２Ｒは、それぞれ８ビットの基礎データを格納するメモリセル３０が行列状に配されてＸ−Ｙアドレス型のメモリコア部が構成されている。そして、このメモリコア部に対して、Ｘ方向のアドレスを設定するＸアドレス設定回路３２と、Ｙ方向のアドレスを設定するＹアドレス設定回路３４と、所定のＹアドレスに応じた各Ｘ方向のメモリセル３０からの基礎データを受けて外部の回路（本例ではデータ選択部１６）に出力する複数の出力バッファ３６とが設けられている。メモリセル３０の出力は、Ｘアドレスごとに共通に対応する出力バッファ３６に接続されるようになっている。
【０１３０】
Ｘアドレス設定回路３２には、全てのＸアドレスをアクティブにするアドレス制御信号ＡＤＸＲが入力される。一方、Ｙアドレス設定回路３４には、アドレス生成部１０からのアクセスアドレスＡＤＲが入力される。上記実施形態で説明したように、このアクセスアドレスＡＤＲは、処理対象の画素データが含まれる４面体に応じたアドレス値が設定される。
【０１３１】
また、Ｒ軸メモリ回路２Ｒのチップセレクト端子ＣＳには、アドレス生成部１０からのＲ軸メモリ制御信号ＣＴＲが入力されており、Ｒ軸メモリ回路２Ｒは、テトラ・ハイドラ法による補間演算にこのＲ軸メモリ回路２Ｒが保持している基礎データを必要とする場合にはアクティブに設定され、不要な場合にはインアクティブに設定される。
【０１３２】
個々のメモリセル３０には基礎データを読み出すための読出クロックＣＫが入力される。本例においては、１つの読出クロックＣＫにより各メモリセル３０からパラレルでビットデータを読出し出力バッファ３６に入力する構成のものとする。なお、各メモリセル３０からシリアルでビットデータを読み出す構成としてもよい。この場合、８ビット分を読み出すためには、８個の読出クロックＣＫをメモリセル３０に入力すればよい。
【０１３３】
なお、個々のメモリセル３０としては、出力をハイインピーダンス状態（ディセーブル；ｄｉｓｅｎａｂｌｅ　）に切替設定することが可能な３ステート型のものを用いる。この３ステート型のメモリセル３０の図示しない出力イネーブル（ｅｎａｂｌｅ）端子には、Ｙアドレス設定回路３４からのアドレス設定信号がＸ方向（すなわち同一アドレスラインのメモリセル３０）に共通に印加されている。そして、メモリセル３０は、アドレス設定信号がアクティブのときには能動状態（イネーブル）となりメモリセル３０に保持している基礎データを出力バッファ３６に向けて出力する一方で、アクティブのときには出力端子がハイインピーダンス状態（ディセーブル）となる。こうすることで、後段の出力バッファ３６との間にデータセレクタを設ける必要がなく、回路構成がコンパクトになる。
【０１３４】
出力バッファ３６としては、出力をハイインピーダンス状態（ディセーブル；ｄｉｓｅｎａｂｌｅ　）に切替設定することが可能な３ステート型のものを用いる。この３ステート型の出力バッファ３６の出力イネーブル（ｅｎａｂｌｅ）端子ＯＥには、チップセレクト端子ＣＳからの出力イネーブル信号（実質的にＲ軸メモリ制御信号ＣＴＲと同じ）が印加されている。たとえば、出力バッファ３６は、イネーブル信号がハイ（Ｈｉｇｈ）のときには能動状態（イネーブル）となりメモリセル３０から受け取った基礎データをそのまま出力する一方で、ロー（Ｌｏｗ　）のときには受け取った信号状態に拘わらずハイインピーダンス状態（ディセーブル）となる。
【０１３５】
すなわち、出力バッファ３６は、Ｒ軸メモリ制御信号ＣＴＲによりＲ軸メモリ回路２Ｒがアクティブに設定されている場合には、Ｙアドレス設定回路３４により設定されたＹアドレスの全Ｘアドレスの基礎データをほぼ同時に出力しパッキングデータＰＲとしてデータ選択部１６に入力する。一方、Ｒ軸メモリ制御信号ＣＴＲによりＲ軸メモリ回路２Ｒがインアクティブに設定されている場合には、各出力バッファ３６の出力がハイインピーダンス状態に設定される。
【０１３６】
このような構成のＲ軸メモリ回路２Ｒによれば、補間演算に必要な基礎データを含む同一ライン（Ｘ方向）の複数の基礎データの全てをほぼ同時に読み出すことができるので、実際の補間演算に必要のない基礎データを読み出すことになるが、処理速度低下の問題は生じない。ただし、同時に読出アクセスするメモリセル数が増えるので、消費電力や放射ノイズのアップが懸念される。
【０１３７】
図示しない、Ｇ軸メモリ回路２ＧやＢ軸メモリ回路２Ｂも、Ｒ軸メモリ回路２Ｒと同様の構成となっており、それぞれには、対応するアクセスアドレスＡＤＧ，ＡＤＢやメモリ制御信号ＣＴＧ，ＣＴＢが入力される。
【０１３８】
また、データ選択部１６は、Ｒ軸メモリ回路２Ｒの各出力バッファ３６から出力された基礎データをそれぞれ受け取り保持する複数（ＬＴ０〜ＬＴ１６）のラッチ回路４０と、複数のラッチ回路４０の何れか２つからの基礎データを受け取り、この受け取った２つの基礎データの出力先を切り替えるデータセレクタ４２とを備えている。複数のラッチ回路４０とデータセレクタ４２とは、Ｒ軸系統、Ｇ軸系統、およびＢ軸系統の分だけ設けられる。図では、Ｇ軸系統およびＢ軸系統を省略して示しているが、Ｒ軸系統と同様の回路構成とされる。
【０１３９】
またデータ選択部１６は、Ｒ軸系統、Ｇ軸系統、およびＢ軸系統の各データセレクタ４２の一方の出力端子からの基礎データ（αまたはβ）を受け取り、その出力先を切り替えるデータセレクタ４４と、Ｒ軸系統、Ｇ軸系統、およびＢ軸系統の各データセレクタ４２の他方の出力端子からの基礎データ（α’またはβ’）を受け取り、その出力先を切り替えるデータセレクタ４６と、ラッチ回路４０およびデータセレクタ４２，４４，４６を制御する出力切替回路４８とを備えている。
【０１４０】
個々のラッチ回路４０には、ラッチクロックＬＣＫが共通に入力されており、Ｒ軸メモリ回路２Ｒからの基礎データの送出に合わせた所定のタイミングで、その基礎データを同時に取り込み保持する。なお、各メモリセル３０からシリアルでビットデータを読み出す構成とする場合、ラッチ回路４０はシリパラ変換機能を備えたものとする。
【０１４１】
また、個々のラッチ回路４０の出力イネーブル（ｅｎａｂｌｅ）端子ＯＥには、出力切替回路４８からの制御信号ＣＴ１が入力されており、複数のラッチ回路４０のうち隣接する２つの出力のみが選択的にアクティブとなるように設定される。
【０１４２】
データセレクタ４２は、２つの入力端子ＩＮ１，ＩＮ２と２つの出力端子ＯＵＴ１，ＯＵＴ２とを備え、出力切替回路４８からの制御信号ＣＴ２が入力される構成となっている。そして、ラッチ回路４０の出力のうち、偶数番目（０を含む）が入力端子ＩＮ１に入力され、奇数番目が入力端子ＩＮ２に入力されるように接続されている。
【０１４３】
データセレクタ４２は、制御信号ＣＴ２がローＬのときには入力されたデータを直列的に出力する、すなわち、入力端子ＩＮ１のデータ（ラッチ回路４０の偶数番目のデータ）を出力端子ＯＵＴ１へ、入力端子ＩＮ２のデータ（ラッチ回路４０の奇数番目のデータ）を出力端子ＯＵＴ２へ出力する一方、制御信号ＣＴ２がハイＨのときには入力されたデータを交差的に出力する、すなわち、入力端子ＩＮ１のデータを出力端子ＯＵＴ２へ、入力端子ＩＮ２のデータを出力端子ＯＵＴ１へ出力する。
【０１４４】
データセレクタ４４，４６はともに、３つの入力端子ＩＮ１，ＩＮ２，ＩＮ３と２つの出力端子ＯＵＴ１，ＯＵＴ２とを備え、出力切替回路４８からの制御信号ＣＴ３１，ＣＴ３２、ＣＴ３３がデータセレクタ４４へ、制御信号ＣＴ４１，ＣＴ４２，ＣＴ４３がデータセレクタ４６へ入力される構成となっている。
【０１４５】
データセレクタ４４，４６は、制御信号ＣＴ３１，ＣＴ３２，ＣＴ３３もしくはＣＴ４１，ＣＴ４２，ＣＴ４３の組合せ状態に応じて、３つの入力端子ＩＮ１，ＩＮ２，ＩＮ３のデータの出力先を切り替える。
【０１４６】
たとえば、制御信号ＣＴ３１（ＣＴ４１），ＣＴ３２（ＣＴ４２）により、３つの入力端子ＩＮ１，ＩＮ２，ＩＮ３のうちの２つを選択し、制御信号ＣＴ３３（ＣＴ４３）により、データセレクタ４２の制御信号ＣＴデータ格納部２と同様に、その選択した２つの出力先を決める。
【０１４７】
制御信号ＣＴ３１（ＣＴ４１），ＣＴ３２（ＣＴ４２）については、たとえば、ＣＴ３１（ＣＴ４１）＝ローＬでかつＣＴ３２（ＣＴ４２）＝ローＬのときには入力端子ＩＮ１，ＩＮ２のデータを選択し、ＣＴ３１（ＣＴ４１）＝ハイＨでかつＣＴ３２（ＣＴ４２）＝ローＬのときには入力端子ＩＮ２，ＩＮ３のデータを選択し、ＣＴ３１（ＣＴ４１）＝ローＬでかつＣＴ３２（ＣＴ４２）＝ハイＨのときには入力端子ＩＮ１，ＩＮ３のデータを選択する。
【０１４８】
そして、データセレクタ４２と略同様に、制御信号ＣＴ３３（ＣＴ４３）がローＬのときには選択したデータを直列的に出力し、制御信号ＣＴ３３（ＣＴ４３）がハイＨのときには選択したデータを交差的に出力する。
【０１４９】
出力切替回路４８には、４面体判定部１４による４面体判定処理結果とアドレス生成部１０からの入力点を包含する基点の座標値（ＲＨ，ＧＨ，ＢＨ）とが入力される。これを受けて、出力切替回路４８は、各軸用のメモリ回路２Ｒ，２Ｇ，２Ｂから入力されたパッキングデータＰＲ，ＰＧ，ＰＢの中から、テトラ・ハイドラ法による補間演算に必要となる４格子点の基礎データＤ１，Ｄ２，Ｄ３，Ｄ４をデータセレクタ４４，４６から出力させるために必要となる制御信号ＣＴ１，ＣＴ２，ＣＴ３１〜３３，ＣＴ４１〜４３を生成する。
【０１５０】
すなわち、図１０〜図１５から分かるように、各軸系統のメモリ２Ｒ，２Ｇ，２Ｂから出力されたパッキングデータＰＲ，ＰＧ，ＰＢのうちの２つに含まれるデータ（α，α’とβ，β’）が、Ｄ１，Ｄ２，Ｄ３，Ｄ４の何れに対応するのかは、入力点の属する４面体によって異なる。出力切替回路４８は、入力値に対応する所用の２つのメモリから入力されたパッキングデータＰＲ，ＰＧ，ＰＢのうちの２つに含まれるデータ（α，α’とβ，β’）について、補間演算処理におけるＤ１，Ｄ２，Ｄ３，Ｄ４の何れとすべきかを、４面体判定部１４による４面体判定処理結果に基づいて図７の表１に示した選択条件に従って特定し、後段の補間演算処理部２２に対応する入力端子にそれらを入力させるための制御信号ＣＴ１，ＣＴ２，ＣＴ３１〜３３，ＣＴ４１〜４３を生成する。
【０１５１】
たとえば、入力点が図１０に示す頂点で構成される４面体１に属すると４面体判定部１４が判定した場合は、Ｒ軸ＬＵＴ（Ｒ軸メモリ回路２Ｒ）の基礎データがパッキングデータＰＲとしてＲ軸系統のラッチ回路４０に入力され、またＢ軸ＬＵＴ（Ｂ軸メモリ回路２Ｂ）からの基礎データがパッキングデータＰＢとしてＢ軸系統のラッチ回路４０に入力され、Ｇ軸ＬＵＴ（Ｇ軸メモリ回路２Ｇ）からはデータ入力がない。
【０１５２】
データ選択部１６は、このパッキングデータＰＲの中から、基点座標Ｐ１２２（０，１，０）のＲ軸成分“０”に対応する０番目（３）と１番目（４）をα系列の基礎データであると決し、またパッキングデータＰＢの中から、基点座標Ｐ１２２（０，１，０）のＢ軸成分“０”に対応する０番目（７）と１番目（１６）をβ系列の基礎データであると決し、この４点のデータを、それぞれＤ１＝α，Ｄ２＝α’，Ｄ３＝β，Ｄ４＝β’として、データセレクタ４４，４６から出力させなければならない。
【０１５３】
このような切替制御を行なうため、出力切替回路４８は、先ず基点座標Ｐ１２２（ＲＨ，ＧＨ，ＢＨ）の各軸成分に対応するＮ番目とＮ＋１番目のみがラッチ回路４０から出力されるように、ラッチ回路４０に対する制御信号ＣＴ１を生成する。
【０１５４】
また、出力切替回路４８は、データセレクタ４２に対する制御信号ＣＴ２を、ラッチ回路４０の偶数番目（０を含む）のデータをα，β系列とし奇数番目のデータをα’，β’系列とする場合にはローＬ、逆に、ラッチ回路４０の偶数番目のデータをα’，β’系列とし奇数番目のデータをα，β系列とする場合にはハイＨに設定する。
【０１５５】
また、出力切替回路４８は、入力値に対応する所用の２つのメモリを選択するために、つまりパッキングデータＰＲ，ＰＧ，ＰＢのうちの２つに含まれる基礎データを選択するために、データセレクタ４４，４６に対する制御信号ＣＴ３１，ＣＴ３２，ＣＴ４１，ＣＴ４２を生成する。たとえば、（Ｒ，Ｇ）を選択出力する場合にはＣＴ３１（ＣＴ４１）＝ローＬでかつＣＴ３２（ＣＴ４２）＝ローＬ、（Ｇ，Ｂ）を選択出力する場合にはＣＴ３１（ＣＴ４１）＝ハイＨでかつＣＴ３２（ＣＴ４２）＝ローＬ、（Ｒ，Ｂ）を選択出力する場合には、ＣＴ３１（ＣＴ４１）＝ローＬでかつＣＴ３２（ＣＴ４２）＝ハイＨを設定する。
【０１５６】
また、選択したそれぞれのα，α’系列とβ，β’系列を切り替えるために、データセレクタ４４，４６に対する制御信号ＣＴ３３，ＣＴ４３を生成する。具体的には、α，α’系列とする場合にはローＬ、β，β’系列とする場合にはハイＨを設定する。
【０１５７】
これにより、データ選択部１６は、テトラ・ハイドラ法による補間演算に必要となる４格子点の基礎データを含む２つのメモリのみから入力された所定アドレスのデータ群すなわちパッキングデータＰＲ，ＰＧ，ＰＲのうちの任意の２組をデータ格納部２から受け取ると、その２組のパッキングデータの中から、テトラ・ハイドラ法による補間演算に必要となる４格子点の基礎データＤ１，Ｄ２，Ｄ３，Ｄ４を抽出し、この抽出した４つのデータＤ１，Ｄ２，Ｄ３，Ｄ４を補間処理部２２の適切な入力端子に入力することができるようになる。
【０１５８】
図２０は、データ格納部２とデータ選択部１６の具体的な構成の第２例を示すブロック図である。第１例と同様に、１７×１７×１７の３次元ＬＵＴに対応するＲ軸メモリ回路２Ｒについて詳細を示し、Ｇ軸メモリ回路２ＧやＢ軸メモリ回路２Ｂについては図示を省略する。
【０１５９】
この第２例は、上記第１および第２実施形態に適用可能な構成のものであって、「処理対象の画素データに対応する基礎データを含むアドレスの全ての基礎データを纏めてパッキングデータとして読み出し、その後に、処理対象の画素データに対応する補間演算所用データ数分の基礎データを抽出する」に際して、対象アドレスの全基礎データを時系列的に逐次出力する構成のものである。
【０１６０】
具体的には、アドレス空間を２次元状に制御可能なメモリを使用し、一方のアドレス軸に対しては、Ｙアドレス設定回路３４により、第１〜第３実施形態と同様にアクセスアドレスＡＤＲ，ＡＤＧ，ＡＤＢを設定する。そして、他方のアドレス軸に対しては、Ｘアドレス設定回路３２により、入力値を包含する単位立方体を特定する基点座標（ＲＨ，ＧＨ，ＢＨ）に対応する値を、第１および第２実施形態との対応では複数回、第３実施形態との対応では２回にそれぞれ分けて設定することで、各メモリ回路２Ｒ，２Ｇ，２Ｇから、基点座標（ＲＨ，ＧＨ，ＢＨ）に対応する複数個もしくは２個のデータが逐次出力されるようにする。
【０１６１】
なお、この第２例は、上記第１および第２実施形態に適用可能な構成のものとしている。以下、第１例との相違点のみ説明する。
【０１６２】
図示するように、Ｒ軸メモリ回路２Ｒの出力バッファ３６は、Ｙアドレス設定回路３４により設定されたＹアドレスの全Ｘアドレスのメモリセル３０に対して共通に使用されるように１つのみが設けられている。これに応じて、データ選択部１６のラッチ回路４０には、その１つの出力バッファ３６からの出力データが共通に入力されるように構成されている。
【０１６３】
Ｘアドレス設定回路３２には、Ｙアドレス設定回路３４により設定されたＹアドレスの各Ｘアドレスのメモリセル３０から基礎データが順に出力バッファ３６に出力されるように、読出対象の１つのＸアドレスのみを順にアクティブとするアドレス制御信号ＡＤＸＲを入力する。
【０１６４】
個々のメモリセル３０としては、Ｘアドレス設定回路３２からのＸアドレス設定がアクティブでかつＹアドレス設定回路３４からのＹアドレス設定がアクティブの場合に限って能動状態（イネーブル）となり、メモリセル３０に保持している基礎データを出力バッファ３６に向けて出力するものとする。これにより、出力バッファ３６からは、Ｙアドレス設定回路３４により設定されたＹアドレスの各Ｘアドレスのデータが順にデータ選択部１６に入力される。
【０１６５】
このような構成のＲ軸メモリ回路２Ｒによれば、補間演算に必要な基礎データを含む同一ライン（Ｘ方向）の複数の基礎データの全てを順に読み出すことができるので、実際の補間演算に必要のない基礎データを読み出すことになるが、同時に読出アクセスするメモリセル数を従来よりも低減することができるので放射ノイズを低減することができる。ただし、トータルの読出サイクル数が増えるので、消費電力のアップや処理速度低下が懸念される。なお、リードクロックを高速化（前例では１７倍にする）して、速度低下を実質的に防止することは可能である。ただし、この場合、消費電力のさらなるアップが懸念される。
【０１６６】
データ選択部１６の個々のラッチ回路４０には、Ｒ軸メモリ回路２Ｒ側のＸアドレスの設定に応じてラッチクロックＬＣＫが個別に入力されている。各ラッチ回路４０は、Ｒ軸メモリ回路２Ｒからの基礎データの送出に合わせた各Ｘアドレスの設定タイミングに応じて、その基礎データをそれぞれ異なるタイミングで取り込み保持する。データ選択部１６は、ラッチ回路４０にデータを取り込んだ後には、第１例と同様の処理を行なえばよい。
【０１６７】
図２１は、データ格納部２、アドレス生成部１０、および補間演算処理部２２の具体的な構成の一例（以下第３例という）を示すブロック図である。第１例および第２と同様に、１７×１７×１７の３次元ＬＵＴに対応するＲ軸メモリ回路２Ｒについて詳細を示し、Ｇ軸メモリ回路２ＧやＢ軸メモリ回路２Ｂについては図示を省略する。
【０１６８】
この第３例は、上記第３実施形態に適用可能な構成のものであって、「補間演算に必要な基礎データのみを読み出す構成であって、それらの基礎データをほぼ同時に並列的に出力する構成」のものである。以下、第１例や第２例との相違点のみ説明する。
【０１６９】
図示するように、アドレス生成部１０には、４面体判定部１４による４面体判定処理結果と自身が生成した入力点を包含する基点の座標値（ＲＨ，ＧＨ，ＢＨ）とに基づいて制御信号ＣＴ１，ＣＴ２を生成する、第１例や第２例における出力切替回路４８と略同様の構成の出力切替回路５０が設けられている。制御信号ＣＴ３１〜ＣＴ３３，ＣＴ４１〜ＣＴ４３を生成する機能を備えていない点が異なる。
【０１７０】
出力切替回路５０には、第１例や第２例におけるアドレス設定機能が組み込まれており、Ｒ軸メモリ回路２ＲのＸアドレス設定回路３２には、出力切替回路５０からの制御信号ＣＴ１に相当するアドレス制御信号ＡＤＸＲが入力される。また、Ｒ軸メモリ回路２ＲのＹアドレス設定回路３４には、処理対象の画素データが含まれる４面体に応じたアドレス値を設定するためのアクセスアドレスＡＤＲが入力される。
【０１７１】
また、個々のメモリセル３０には、基礎データを読み出すための読出クロックＣＫが出力切替回路５０から入力される。また、メモリ回路２Ｒのチップセレクト端子ＣＳには、各軸用のメモリ回路２Ｒ，２Ｇ，２Ｂのうち処理対象の画素データについてテトラ・ハイドラ法による補間演算に必要となる４格子点の基礎データを出力するものを選択するためのＲ軸メモリ制御信号ＣＴＲが出力切替回路５０から印加されている。
【０１７２】
Ｒ軸メモリ回路２Ｒの出力側には、第１例や第２例におけるデータセレクタ４２と同様の構成のデータセレクタ３８が設けられ、このデータセレクタ３８の出力側に出力バッファ３６が設けられている。データセレクタ３８には、出力切替回路５０からの制御信号ＣＴ２が入力される。
【０１７３】
また、２次元状に配されたメモリセル３０のうち、Ｘアドレスの偶数番目（０を含む）が入力端子ＩＮ１に共通に入力され、奇数番目が入力端子ＩＮ２に共通に入力されるように接続されている。
【０１７４】
データセレクタ３８は、第１例や第２例のデータセレクタ４２と同様に、制御信号ＣＴ２がローＬのときには入力されたデータを直列的に出力する一方、制御信号ＣＴ２がハイＨのときには入力されたデータを交差的に出力する。
【０１７５】
補間処理部２２には、第１例や第２例における出力切替回路４８と略同様の構成の入力切替回路６０が設けられている。この入力切替回路６０には、４面体判定部１４による４面体判定処理結果のみが入力される点で異なる。
【０１７６】
入力切替回路６０は、各軸用のメモリ回路２Ｒ，２Ｇ，２Ｂの何れか２つから入力された補間演算に必要となる４格子点の基礎データ（α、α’もしくはβ，β’）をＤ１，Ｄ２，Ｄ３，Ｄ４に対応付けるために必要となる制御信号ＣＴ３１〜３３，ＣＴ４１〜４３を生成する。
【０１７７】
この第３例の構成では、制御信号ＣＴ１，ＣＴ２，ＣＴ３１〜３３，ＣＴ４１〜４３の生成場所と、これを受けた切替えのための回路要素の設置場所が第１例や第２例と異なるが、基本的なデータ選択の仕組みは変わらない。ただし、制御信号ＣＴ１に基づいて作用する回路要素をＸアドレス設定回路３２としたことで、各軸用のメモリ回路２Ｒ，２Ｇ，２Ｂから出力される基礎データは、補間演算に必要な２つの基礎データのみとなる。
【０１７８】
したがって、この第３例の構成（すなわち第３実施形態の構成）によれば、補間演算に必要な基礎データのみを読み出すことができ、無駄なメモリアクセス処理を防止することができる。第１例や第２例の構成では、補間演算に必要のないデータをも読み出すので、読出方式によっては、従来構成よりも処理速度が低下する問題やトータルの消費電力がアップすることが懸念されるが、この第３例によれば、処理速度の低下は殆どなく、また消費電力を確実に低減することができる。
【０１７９】
なお、第２例の前段に述べたように、各軸用のメモリ回路２Ｒ，２Ｇ，２Ｂから出力される２つの基礎データを時系列的に逐次出力する構成を、この第３例に適用することもできる。その変形については図示を省略する。
【０１８０】
上述したメモリアクセスのための４面体判定や補間演算などの一連の処理は、上述のようにハードウェア回路により実行させることもできるが、ソフトウェアにより実行させることもできる。一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、たとえば汎用のパーソナルコンピュータなどに、記録媒体からインストールされる。
【０１８１】
この記録媒体は、コンピュータとは別に、ユーザにプログラムを提供するために配布される、プログラムが記録されている磁気ディスク（フレキシブルディスクを含む）、光ディスク（ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ　Ｄｉｓｃ−Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ　）、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）を含む）、光磁気ディスク（ＭＤ（Ｍｉｎｉ　Ｄｉｓｃ　）を含む）、もしくは半導体メモリなどよりなるパッケージメディアにより構成されるだけでなく、コンピュータに予め組み込まれた状態でユーザに提供される、プログラムが記録されているＲＯＭやハードディスクなどで構成されてもよい。あるいは、ソフトウェアを構成するプログラムが、通信網を介して提供されてもよい。
【０１８２】
たとえば、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読み出し実行することによっても、上記実施形態で述べた効果は達成される。この場合、記憶媒体から読出されたプログラムコード自体が前述した実施形態の機能を実現することになる。
【０１８３】
また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳ（オペレーティングシステム）などが実際の処理の一部または全部を行ない、その処理によって前述した実施形態の機能が実現される場合であってもよい。
【０１８４】
さらに、記憶媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張カードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張カードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行ない、その処理によって前述した実施形態の機能が実現される場合であってもよい。
【０１８５】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０１８６】
また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０１８７】
たとえば、上記実施形態では、格子点データを格納するメモリとして、入力データの軸と共通する方向の基礎データを複数のグループに分けて１つのアドレスに複数のデータをマッピング（パッキング）し、その一塊りの全データ（第１もしくは第２実施形態の場合）あるいはその中の２つの基礎データ（第３実施形態の場合）を並列的に読み出すようにしていたが、パッキングの方向や読出し方はこのような方法に限らない。
【０１８８】
たとえば、入力の３軸を互いに４５度傾けた互いに直交する軸の方向の基礎データを複数のグループに分けて１つのアドレスに複数のデータをマッピング（パッキング）するようにしてもよい。このようなパッキング方法でも、元の３次元ＬＵＴの全ての格子点データを取り扱うことが可能である。
【０１８９】
ただしこの場合、原点を通る軸上のデータが最も多くパッキングされ、元の３次元ＬＵＴの最外郭のデータが１つのみパッキングされるので、各軸に対しては同容量のメモリを使用できるものの、アドレスに応じて対応付けられるデータ数が異なるので、実際には使用しないメモリ空間が生じることになる。
【０１９０】
また、４５度傾けに限らず、６０度や他の任意の角度に傾けてもかまわない。軸に応じて傾き角を異なるものとしてもよい。これらの場合においても、元の３次元ＬＵＴの全ての格子点データがパッキングされた何れかの群に含まれるようにアドレスと対応付けることで、元の３次元ＬＵＴの全ての格子点データを取り扱うようにすることが好ましい。
【０１９１】
なお、元の３次元ＬＵＴの一部の格子点データがパッキングされた何れの群にも含まれないということがあってもかまわない。
【０１９２】
また、元のＬＵＴの格子点データのうち、軸を通らない格子点データについては、たとえば線形補間などにより生成した新たなデータをその格子点データに対応する基礎データとして割り当ててもよい。
【０１９３】
なお、上記第１〜第３のように、入力データの軸と共通する方向の基礎データを複数のグループに分けて１つのアドレスに複数のデータをパッキングすれば、パッキングされた各アドレスには同数の格子点データが対応付けられ使用しないメモリ空間が生じないようにすることができるとともに、元の３次元ＬＵＴの全ての格子点データを漏れなく取り扱うことができるので、同容量のメモリを無駄なく使用できるなど、全体のバランスがよい。
【０１９４】
また、上記実施形態では、入力色データを出力色データに変換する際に用いられる格子点データの集合を構成する単位立方体の中を６個の４面体に分割して入力値（入力された画素データ）が何れの４面体に属するのかを判定し、該当する４面体内での補間演算により入力値に対応する出力値（出力用の画素データ）を決定する手法として、４点補間の典型例であるテトラ・ハイドラ法を適用した場合について説明したが、本願発明の適用は、４点補間に限らず、立方体補間（８点補間）や５点補間など他の補間方法に適用することも可能である。
【０１９５】
つまり、補間演算所用データ数未満（事実上多面体を規定する頂点数よりも少ない）のメモリを使用し、元のＬＵＴの格子点データを所定の方向（使用するメモリ数に応じて軸を設定）にグループ分けし、グループごとに１つのアドレスに複数の格子点データを対応付けてそのメモリに格納し、補間演算処理の際には、グループ分けしたデータ群の中から、補間演算に必要となる格子点のデータを抽出するという構成のものであればよい。
【０１９６】
たとえば、８点補間演算を行なう装置構成とする場合、使用するメモリ数は８個ではなく７以下とし、同様に、５点補間演算を行なう装置構成とする場合、使用するメモリ数は５個ではなく４以下とするなど、格子点データ保持用のメモリを補間演算所用データ数未満で済ますことができ、同じ機能を達成するために必要なメモリの総容量を低減することができる。
【０１９７】
また上記実施形態では、ｋ色の入力色データとしてＲ，Ｇ，Ｂの３色のデータを取り扱い、ｊ色の出力色データとしてＹ，Ｍ，Ｃ，Ｋの４色に変換する例を説明したが、入力系および出力系それぞれについて色の構成要素が３つ以上である限り、他の色系統を取り扱う形態に変更することもできる。もちろん、色空間に依存せず、ＲＧＢ，Ｌａｂ，ＹＣｂＣｒ，ＹＭＣＫなど、いずれにも対応することができる。
【０１９８】
また、上記実施形態では、ｋ個（具体的には３個）の成分データに基づいて定まるｋ次元超立方格子空間の２のｋ乗個の格子点が形成するｋ次元超立方体の各格子点に対応づけられた格子点データを元のＬＵＴとして取り扱い、単位格子体の形状が立方体であるのもとしていたが、個々の格子点により規定される単位格子体の形状は、必ずしも立方体に限らない。
【０１９９】
また、上記実施形態では、単位格子体（単位立方体）を同容量の多面体（具体的には４面体）で内分することとしていたが、単位格子体を分割する多面体は、必ずしも同容量のものでなくてもよい。
【０２００】
【発明の効果】
以上の説明から明らかなように、本発明においては、多面体内での補間演算を行なう際に、補間演算所用データ数よりも少ない数のそれぞれ独立に制御可能なメモリ空間を使用し、そのメモリ空間のそれぞれについて、ｋ色の入力色信号要素で規定されるｋ次元格子空間の各格子点に対応づけられた格子点データに対応する基礎データを、所定の手順に従って１つのアドレスに複数の基礎アドレスが割り当てられるようにパッキングして格納し、同一アドレスに割り当てられた複数の基礎データの中から、処理対象の画素データに対応する補間演算所用データ数分の基礎データを抽出して、多面体内での補間演算を行なうようにした。
【０２０１】
これにより、補間演算所用データ数（４点補間の場合は４つ）未満という少ないメモリ資源で色データ変換を実現することができ、また消費電力や放射ノイズを低減することもできるようになった。
【図面の簡単な説明】
【図１】本発明に係るデータ変換装置の第１実施形態を示すブロック図である。
【図２】第１実施形態のデータ変換装置における色データの変換に関する処理手順の概要を示したフローチャートである。
【図３】出力値の代表値である格子点データを構成するＲ軸用のルックアップテーブルを説明する図である。
【図４】出力値の代表値である格子点データを構成するＧ軸用のルックアップテーブルを説明する図である。
【図５】出力値の代表値である格子点データを構成するＢ軸用のルックアップテーブルを説明する図である。
【図６】演算処理部における単位立方体判定処理（図２のＳ１００〜Ｓ１０２）を説明する図である。
【図７】演算処理部における４面体判定処理（図２のＳ１０４〜Ｓ１０６）を説明する図である。
【図８】演算処理部におけるアクセスメモリ特定処理（図２のＳ１０８ａ）と４格子点特定処理（図２のＳ１０８ｂ）を説明する図である。
【図９】入力データと３次元ＬＵＴ空間上のデータの位置関係を示した図である。
【図１０】４面体１に属する入力データと３次元ＬＵＴ空間上のデータの位置関係を示した図である。
【図１１】４面体２に属する入力データと３次元ＬＵＴ空間上のデータの位置関係を示した図である。
【図１２】４面体３に属する入力データと３次元ＬＵＴ空間上のデータの位置関係を示した図である。
【図１３】４面体４に属する入力データと３次元ＬＵＴ空間上のデータの位置関係を示した図である。
【図１４】４面体５に属する入力データと３次元ＬＵＴ空間上のデータの位置関係を示した図である。
【図１５】４面体６に属する入力データと３次元ＬＵＴ空間上のデータの位置関係を示した図である。
【図１６】演算処理部における補間係数算出処理（図２のＳ１０２ｃ）と補間演算処理（図２のＳ１０２ｄ）を説明する図である。
【図１７】本発明に係るデータ変換装置の第２実施形態を示すブロック図である。
【図１８】本発明に係るデータ変換装置の第３実施形態を示すブロック図である。
【図１９】データ格納部とデータ選択部の具体的な構成の第１例を示すブロック図である。
【図２０】データ格納部とデータ選択部の具体的な構成の第２例を示すブロック図である。
【図２１】データ格納部、アドレス生成部、および補間演算処理部の具体的な構成の一例を示すブロック図である。
【符号の説明】
１…データ変換装置、２…データ格納部、２Ｒ…Ｒ軸メモリ回路、２Ｇ…Ｇ軸メモリ回路、２Ｂ…Ｂ軸メモリ回路、４…演算処理部、４Ｙ…Ｙ信号生成部、４Ｍ…Ｍ信号生成部、４Ｃ…Ｃ信号生成部、４Ｋ…Ｋ信号生成部、１０…アドレス生成部、１４…４面体判定部、１６…データ選択部、２０…補間係数生成部、２２…補間処理部、３０…メモリセル、３２…Ｘアドレス設定回路、３４…Ｙアドレス設定回路、３６…出力バッファ、３８，４２，４４，４６…データセレクタ、４０…ラッチ回路、４８，５０…出力切替回路、６０…入力切替回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a data conversion method and a data conversion device for performing data conversion using an interpolation operation. More specifically, for example, in an image processing apparatus such as a printer apparatus, a facsimile apparatus, or a multifunction peripheral having these functions, for example, R (red), G (green), and B (blue) multidimensional input image data Is converted into one color data of each of multi-dimensional output image data of Y (yellow), M (magenta), C (cyan), and K (black). Related to conversion technology.
[0002]
[Prior art]
[Patent Document 1]
JP-A-8-181874
[Patent Document 2]
JP-B-58-16180
[Patent Document 3]
JP-A-56-14237
[0003]
2. Description of the Related Art Image forming apparatuses having a printing function, such as printer apparatuses and copying apparatuses, are used in various fields. Today, color image forming apparatuses are being used as various expression means for users. For example, a color page printer using an electrophotographic process (xerography) has attracted attention in terms of high quality image quality or high speed printing.
[0004]
Also, today, with the spread of DTP (DeskTop Publishing / Prepress), opportunities for handling color images are increasing, and in this case, devices for inputting color images are mainly scanners and video cameras. The output devices are various color printers such as an ink jet system, a dye sublimation system, and electrophotography. Above all, attention has been paid to a printing function using an electrophotographic process capable of high-speed output.
[0005]
Each of these color input / output devices has a unique color space, and when color image data obtained from a certain scanner is directly transferred to another color printer and an image is output, the color of the image is changed. It is almost impossible to match the color of the original image. In order to make the two colors match, a color space conversion process is performed such that a color space of a so-called input device (such as a scanner or a video camera) is converted into a color space of an output device (the various color printers described above). Is required.
[0006]
Such color space conversion processing means that image signals of colors (in general, three colors of R (red), B (blue), and G (green)) obtained by an input device are converted into three colors on an output device side. Alternatively, the image signal is nonlinearly converted into image signals of four colors.
[0007]
Nonlinear conversion (for example, gamma conversion or log conversion) of a digital signal such as an image is generally performed using a LUT (Look Up Table; lookup table) in many cases. The method using an LUT is a method in which an output value corresponding to an input signal is calculated in advance, the value is held as a table, and an output value corresponding to the input value is obtained without calculation.
[0008]
If the non-linear conversion is performed by an arithmetic circuit, the arithmetic circuit becomes complicated and the circuit scale increases. For example, when performing an arbitrary non-linear conversion process on one 8-bit video data using an LUT, With a memory having a capacity of 256 bytes, the processing can be realized and a complicated arithmetic circuit can be eliminated. Incidentally, since the above-described conversion is for converting one image signal into another image signal having another property, the LUT used there is called a one-dimensional LUT.
[0009]
For example, a hard copy output device such as a printer handles a color image signal. These output devices form images on paper or the like using color materials of colors such as Y, M, C, and K. Therefore, it has a color space composed of Y, M, C, and K. On the other hand, there are a scanner, a digital still camera, and the like that are assumed as color image input devices, each of which has a unique color space. These have various color spaces, and typically have a color space composed of R, G, and B. Therefore, when a hard copy is output by an output device such as a printer, it is necessary to convert these color spaces.
[0010]
However, if the above-described process of converting the three-color image data of the input device into one of a plurality of colors of the output device is performed using only the three-dimensional LUT, a large-capacity memory is required. For example, if the R, G, and B signals are 8-bit signals, and the output Y, M, C, and K signals are also 8-bit signals, there are 16,777,216 combinations of input values (2 ＾ 8 × 2 ＾ 8 × 2 ＾ 8 ways; “＾” indicates a power), and is used to convert the input of R, G, B into one of Y, M, C, K. 16 megabytes (Mbytes) of memory is required. Therefore, conversion to four colors of Y, M, C, and K requires a memory as large as 64 megabytes, which is four times 16 megabytes.
[0011]
That is, an LUT corresponding to input 24 bits and output 8 bits is required. In this case, the memory capacity per output color is 16 M (mega) bytes, and the above-mentioned memory is required for the number of colors of the output device. Therefore, the actual memory capacity is as large as 48 to 64 Mbytes. Therefore, this memory capacity has a large impact on the system from the viewpoint of cost and is not realistic.
[0012]
In order to solve such a problem, when the LUT is used in the color conversion processing, it is general to reduce the memory capacity of the LUT to be used by using the interpolation calculation processing together. Has been proposed. This is to reduce the capacity of the LUT in the above-described method by configuring an output value corresponding to only a plurality of upper bits of an input signal as an LUT. If an output value corresponding to the input signal does not exist, an interpolation process is performed using data near the spatial position indicated by the input value to calculate an output value.
[0013]
Such interpolation calculation processing can be classified into several methods depending on how many pieces of data (grid point data) read from the LUT are used and on what kind of relation grid point data is used. In general, in a method using a lot of grid point data, the interpolation accuracy is improved, but the scale of the interpolation circuit is increased. As an interpolation method having a relatively small circuit scale, for example, a four-point interpolation method (Tetra-Hydra interpolation) described in Patent Documents 1, 2, and 3 is known. Patent Literature 1 states that there is also a five-point interpolation method. Patent Document 2 describes, as a conventional example, that there is a cubic interpolation method (8-point interpolation method) as an interpolation method with a large circuit scale but with good interpolation accuracy.
[0014]
The four-point interpolation method and the eight-point interpolation method described above use an interpolation method with the smallest circuit scale, that is, the least number of grid points, when performing an interpolation operation using grid point data existing corresponding to each grid point of the cubic grid. This corresponds to a method of interpolating with data and an interpolation method with the largest circuit scale, that is, a method of interpolating with the most grid point data. In other words, the number of pieces of grid point data (the number of pieces of data for interpolation calculation) at the time of performing an interpolation calculation using each piece of grid point data of the three-dimensional cubic grid is determined by the polyhedron internally dividing the unit cube determined by the grid points of the original LUT When the target is a cubic lattice, the number is a minimum of four and a maximum of eight.
[0015]
For example, a grid consisting of data of three input elements is formed, and which grid body contains the corresponding data is determined from the upper bits of the three input elements, and the grid is further divided into six tetrahedrons. A method of determining which tetrahedron contains the corresponding data from the lower bits of the three elements and calculating based on the basic data obtained from the vertices of the tetrahedron and the multiplier determined for each tetrahedron is a tetrad. Hydra interpolation calculation (tetrahedral interpolation calculation). In this case, if the input data is determined, the required tetrahedron is uniquely determined, and the tetrahedron may be determined only by a total of four vertices obtained from two line segments that do not intersect each other.
[0016]
On the other hand, in the interpolation processing, the interpolation accuracy of the output value differs depending on the number of neighboring data to be calculated. If more data is subjected to the interpolation calculation, the interpolation accuracy is improved. However, when a large amount of data is used, the scale of the interpolation circuit becomes large, and the effect of circuit reduction is reduced.
[0017]
As one method for solving this problem, Patent Document 1 proposes a method for efficiently defining the amount of data held in an LUT and the number of data used for interpolation. In the method described in Patent Document 1, first, a lattice (unit cube) composed of input three-element data is formed, and the lattice corresponds to any lattice based on upper bit data RH, GH, and BH of the three input elements. It is determined whether data is included, and the data is further divided into six tetrahedrons. Based on the lower bit data RL, GL, and BL of the input three elements, it is determined which tetrahedron contains the corresponding data. Is determined, and an output value corresponding to the input value is calculated by the tetra-hydra method based on the basic data obtained from the tetrahedron vertices and a multiplier (interpolation coefficient) determined for each tetrahedron. .
[0018]
In the method described in Patent Document 1, if input data is determined, a required tetrahedron is uniquely determined. That is, four neighboring grid points on the three-dimensional LUT of the inputs R, G, and B are specified. In order to determine the tetrahedron, it suffices to have a total of four vertices obtained from two line segments that do not intersect each other. These line segments can be represented by connecting successive vertices of one of the three input elements.
[0019]
When the method described in Patent Document 1 is used, when the input R, G, and B are converted into an arbitrary color (output color), the number of data stored in the LUT is defined as 17 data × 17 data × 17 data. In this case, the capacity of the LUT can be realized with 49 Kbytes, and the capacity can be greatly reduced as compared with 16 Mbytes in a system not using interpolation processing.
[0020]
[Problems to be solved by the invention]
However, according to the method described in Patent Literature 1, when the time allocated as the processing time of the color space conversion for one pixel is extremely short, a plurality of data is read from the memory used as the LUT a plurality of times. Therefore, the same amount of memory must be used for the number of data for the interpolation operation site.
[0021]
In the case of the tetra-hydra interpolation, assuming the conversion from RGB to YMCK, four are used for extracting four grid points for conversion to Y, four for conversion to M, and four for conversion to C. And a total of 16 memories of the same capacity are required for conversion into K. When the number of data stored in the LUT is defined as 17 data × 17 data × 17 data as described above, the total memory capacity is 786 kilobytes. Assuming importance on interpolation accuracy and assuming 8-point interpolation, 32 memories are required, and the total memory capacity is 1,568 kilobytes.
[0022]
On the other hand, simultaneous access to a large number of memories in a certain unit time, in addition to an increase in memory capacity, also causes an increase in power consumption and an increase in radiation noise. In the conventional method, if the interpolation method is determined, the number of grid point data required for the interpolation calculation is also uniquely determined, and the number of memories for simultaneous access is also uniquely determined accordingly. There was no effective means to reduce radiated noise.
[0023]
The present invention has been made in view of the above circumstances, and when performing data conversion using an interpolation operation, the memory capacity for storing data, or the power consumption or radiation noise is reduced without deteriorating the interpolation accuracy. It is an object of the present invention to provide a data conversion method and apparatus capable of reducing data.
[0024]
[Means for Solving the Problems]
That is, the data conversion method according to the present invention is such that, for each pixel data of the input color data, the pixel data is a set of grid point data based on the grid point data used when converting the input color data into the output color data. Is determined, to which of the unit lattices that belong to, the corresponding unit lattice is further divided into a plurality of polyhedrons, and it is determined which polyhedron the pixel data belongs to. This is a data conversion method for determining output pixel data corresponding to input pixel data by the interpolation calculation of (1). First, the number of data for the interpolation calculation office defined according to the polyhedron (that is, the basic data required for the interpolation calculation) (Number of data), and a smaller number of independently controllable memory spaces is used.
[0025]
Then, basic data corresponding to the grid point data associated with each grid point of the k-dimensional grid space defined by the input color signal elements of k colors is divided into a plurality of groups according to a predetermined criterion. A plurality of basic data in a group is stored in a corresponding one of a plurality of memory spaces. That is, the basic data is divided into groups according to a predetermined standard for each memory space, a common address is assigned to each basic data in each group, and stored in each memory cell.
[0026]
Then, at the time of the actual interpolation calculation, the basic data for the number of interpolation calculation stations corresponding to the pixel data to be processed is extracted from the plurality of basic data associated with the group. Interpolation in the polyhedron is performed using the basic data for the number of data.
[0027]
When extracting the basic data for the number of data for the interpolation operation site corresponding to the pixel data to be processed, it is preferable to refer to a determination result as to which of the plurality of polyhedrons the pixel data to be processed belongs to. .
[0028]
It should be noted that the data conversion method according to the present invention is particularly applicable to the case where the k colors are three colors, that is, the input color space is three-dimensional, and the polyhedron is the four colors that are the output color signal elements, that is, the output color space is four-dimensional. The effect is high when the corresponding polyhedron is a tetrahedron and is applied to a device that performs tetrahedral interpolation.
[0029]
A data conversion device according to the present invention is a device that performs the data conversion method according to the present invention. That is, the data conversion device according to the present invention, for each pixel data of the input color data, based on the grid point data used when converting the input color data into the output color data, the pixel data is a set of grid point data And a unit lattice body determining unit that determines which one of the unit lattice bodies belongs to, and the unit lattice body determined by the unit lattice body determining unit is further divided into a plurality of polyhedrons so that the pixel data A polyhedron determination unit that determines whether the polyhedron belongs to a polyhedron, and an interpolation calculation processing unit that determines pixel data for output corresponding to the input pixel data by interpolation calculation within the polyhedron determined by the polyhedron determination unit. First, a plurality of independently controllable memory spaces of a number smaller than the number of data for the interpolation operation site defined according to the polyhedron are provided. A data storage unit for storing basic data corresponding to grid point data associated with each grid point of a k-dimensional grid space defined by k input color signal elements; The data storage unit is divided into a plurality of groups according to the standard, and includes a data storage unit for storing a plurality of basic data in each group in a corresponding one of a plurality of memory spaces.
[0030]
In addition, the data conversion device according to the present invention is configured such that, from among a plurality of basic data associated with the group stored in the data storage unit, the basic data for the number of data for the interpolation calculation office corresponding to the pixel data to be processed. And an interpolation operation processing unit that performs an interpolation operation in the polyhedron using the basic data for the number of data for the interpolation operation site extracted by the basic data extraction unit.
[0031]
The dependent claims define further advantageous specific examples of the data conversion device according to the present invention.
[0032]
Note that the control function portion and the interpolation calculation function portion of the data storage unit can be realized by software without using hardware, and in order to realize the data conversion device according to the present invention by software using an electronic computer. Suitable programs and computer-readable storage media storing the programs can also be extracted as the invention of the present application. The program may be provided by being stored in a computer-readable storage medium, or may be distributed via a wired or wireless communication unit.
[0033]
In the above, the “independently controllable memory space” means that, when reading basic data required for an interpolation operation from the data storage unit, at least a read address can be independently set for each memory space. Means that. More preferably, the read clock can also be set independently. It is more preferable that the output of each memory space can be independently set to a high impedance state.
[0034]
The “basic data” is data necessary for the interpolation operation, and may be the lattice point data of the original LUT itself, or is not limited thereto, and corresponds to the lattice point data of the original LUT. It may be predetermined data.
[0035]
[Action]
In the above configuration of the present invention, first, the number of independently controllable memory spaces for storing basic data required for the interpolation operation is made smaller than the number of basic data required for the interpolation operation. Then, by dividing a predetermined number into groups based on a predetermined rule from the lattice data of the original LUT or a large number of data corresponding to the lattice data in the small memory space, Is associated with a plurality of basic data and stored in the memory space.
[0036]
At the time of the actual interpolation operation, the basic data for the number of data for the interpolation operation site corresponding to the pixel data to be processed is read out from a plurality of basic data corresponding to each address, and the interpolation within the polyhedron is performed. Perform the operation.
[0037]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0038]
FIG. 1 is a block diagram showing a first embodiment of the data conversion device according to the present invention. As an example, an R, G, B, 8-bit input digital color separation signal is input from an external device to the data conversion device 1, and the input digital color separation signal is output to each of output system color components Y, M, C, K. Color conversion to 8-bit data. Note that the format of the input data and output data is merely an example, and other color series may be used, and the number of bits B is not limited to “8”.
[0039]
As shown in the figure, the data conversion device 1 of the first embodiment stores a basic data used for obtaining output data after color conversion corresponding to input data by interpolation operation for each output color. And an arithmetic processing unit 4 for obtaining output pixel data corresponding to input pixel data by interpolation for each output color while exchanging data with the data storage unit 2. In the case of the present embodiment, as will be described later, an interpolation operation is performed by the tetra-hydra method, so that the basic data is the lattice point data of the original three-dimensional LUT.
[0040]
The arithmetic processing unit 4 includes, as signal processing systems, Y signal generation units 4Y, M signal generation units 4M, C signal generation units 4C, K so as to correspond to the respective color components Y, M, C, K of the output system. Includes signal generator 4K. The arithmetic processing unit 4 may be composed of, for example, a central processing unit (CPU; Central Processing Unit) or a DSP (Digital Signal Processor).
[0041]
The data storage unit 2 is divided into three memory spaces of an R-axis memory circuit 2R, a G-axis memory circuit 2G, and a B-axis memory circuit 2B so as to correspond to the input data R, G, and B. Each of the memory circuits 2R, 2G, and 2B, that is, each of the three independently controllable memory spaces, has a corresponding one of three grid points of a three-dimensional grid space (three-dimensional LUT) defined by three input color signal elements. Basic data corresponding to the associated grid point data is grouped according to a predetermined criterion for each axis of the input color, as described later (see FIGS. 3 to 5), and a plurality of basic data in the group is provided. Are stored in association with one address, and constitute a look-up table LUT for each axis.
[0042]
These memory circuits 2R, 2G, and 2B can independently set addresses and read data so as to be able to cope with a case where the time allocated as the processing time of the color space conversion for one pixel is very short. Possible, that is, independently read-accessible. It is preferable to use one having an independent read enable (Read enable) terminal RE or a chip select (Chip Select) terminal CS and capable of setting the output of a memory circuit that is not necessary for reading to a high impedance state.
[0043]
An address bus 6 for sending a control signal such as an address signal so that the arithmetic processing unit 4 reads basic data from the data storage unit 2 and a data read from the data storage unit 2 between the data storage unit 2 and the arithmetic processing unit 4. The data bus 8 sends the basic data to the arithmetic processing unit 4.
[0044]
The address bus 6 transmits an address signal, a clock, a chip select signal, or the like for setting a basic data read position in each memory space (memory circuits 2R, 2G, 2B) in the data storage unit 2.
[0045]
The data bus 8 is also used to input input data before data conversion from an external device (not shown) and to output output data after conversion to the same or another external device.
[0046]
FIG. 2 is a flowchart showing an outline of a processing procedure regarding color data conversion in the data conversion device 1 having the above configuration.
[0047]
The arithmetic processing unit 4 of the first embodiment uses the grid point data of the LUT (look-up table) for color conversion stored in the data storage unit 2 to calculate the R, G, and B input from an external device. When performing color conversion of each signal into Y, M, C, and K color data, an interpolation process using a tetra-hydra method (tetrahedral interpolation method) is used.
[0048]
Therefore, when the image data R, G, and B are input, the arithmetic processing unit 4 first converts the input 8-bit R, G, and B digital color-separated signals into upper m bits (most significant bits) for each pixel. It is divided into m consecutive bits from the bit side and lower n bits (n consecutive bits from the least significant bit side) (S100). Then, the arithmetic processing unit 4 forms a three-dimensional lattice (three-dimensional LUT) composed of the R, G, and B data of the three input elements based on the upper m-bit data RH, GH, and BH of the three input elements. At this time, it is determined which of the unit cubes (unit cubes in this example) defined by each grid point contains the corresponding data (S102). The processing of steps S100 to S102 is called a unit cube determination processing.
[0049]
Next, the arithmetic processing unit 4 further divides the corresponding unit cube into six tetrahedrons (S104), and based on the lower n-bit data RL, GL, and BL of the three input elements, divides the tetrahedron into any of the tetrahedrons. It is determined whether the corresponding data is included (S106). The processing of steps S104 to S106 is referred to as tetrahedron determination processing.
[0050]
Next, the arithmetic processing unit 4 outputs an output value (pixel to be output) corresponding to the input value (input pixel data) by a tetra-hydra method (tetrahedral interpolation method) of an interpolation operation in the corresponding tetrahedron. Data) (S108).
[0051]
Specifically, as shown on the right side of the figure, the arithmetic processing unit 4 firstly outputs basic data of four grid points required for the interpolation arithmetic processing by the tetra-hydra method among the three memory circuits 2R, 2G, and 3G. An access memory specifying process for specifying two memories from which is to be extracted is performed (S108a). Next, the arithmetic processing unit 4 specifies and extracts four grid points required for the interpolation operation in the data group of the same address specified in the access memory specifying process based on the coordinate values of the base point including the input point. Four grid point specifying processing is performed (S108b). The access memory specifying process (S108a) and the four grid point specifying process (S108b) are collectively referred to as an access address specifying process.
[0052]
In parallel with the access memory specifying process (S108a) and the tetrahedral point specifying process (S108b), the arithmetic processing unit 4 performs four basic data (from the original grid in this example) An interpolation coefficient calculation process for calculating an interpolation coefficient which is a weight coefficient (multiplication coefficient) for the point data itself is performed (S108c). Then, the arithmetic processing unit 4 calculates the corresponding tetrahedron based on the basic data (grid point data) obtained by the four grid point specifying process (S108b) and the interpolation coefficient obtained by the interpolation coefficient calculation process (S108c). Then, an interpolation operation for obtaining an output value Dout corresponding to the input value is performed (S108d).
[0053]
The arithmetic processing unit 4 performs the series of processes described above for each of the output colors Y, M, C, and K (S112) and for all the pixels (S100), so that the input color data of the RGB color space is obtained. Is converted to data in the YMCK color space.
[0054]
FIGS. 3 to 5 are diagrams illustrating LUTs constituting grid point data, which are representative values of output values. Here, for each of the R, G, and B axes, 17 × 17 × 17 = 4913 grid points, the corresponding three-dimensional LUT storing converted data as representative values is used as the original grid point data. The case will be described. The data storage unit 2 of the present embodiment has the same grid point data in three memory spaces of the same capacity corresponding to the input color signals R, G, and B. For this reason, as shown in FIG. 1, memory circuits 2R, 2G, and 2B corresponding to the R, G, and B axes are provided.
[0055]
Each part (A) in FIGS. 3 to 10 illustrates a part of an RGB three-dimensional space. 3 to 10 show the relationship between addresses and basic data in the memory space of the memory circuits 2R, 2G, and 2B for each axis, that is, the LUT for each axis. Note that the method of using the “address in the case of a two-dimensional address” shown at the bottom of the table in each of FIGS. 3 to 10B is described in the third embodiment (see FIG. 18) and the specific circuit configuration. This will be described using two examples (see FIG. 20) and a third example (see FIG. 21).
[0056]
In the related art, a representative value of the output value of each grid point position indicated by a circle is stored as an LUT, and each grid point position is an address on a memory for storing grid point data. That is, as described above, 4913 addresses are defined. On the other hand, in the present embodiment, a plurality of basic data (in this example, grid point data itself) are associated with one address and stored (mapped) in groups.
[0057]
That is, when an arbitrary address is set, a plurality of basic data in a group registered in association with the address are collectively output as packing data. Here, “to collectively output a plurality of basic data as packing data” is not limited to outputting a plurality of basic data almost simultaneously and in parallel, but to sequentially output the plurality of basic data in time series. Including. How to output the plurality of basic data depends on the configuration of the memory circuits 2R, 2G, and 2B for each axis and the configuration of the readout circuit.
[0058]
For example, as shown in FIG. 3A, the basic data in the R-axis direction is divided into a plurality of groups along the axis parallel (in a lump) and stored in the R-axis memory circuit 2R, thereby obtaining the data for the R-axis. Is constructed. The bold line indicates that the basic data is divided into groups (lumps). In other words, basic data (grid point data itself in this example) is addressed by an arbitrary combination of GH and BH, and one address holds basic data for 17 grids. FIG. 3B shows an R-axis LUT which is a relationship between an address and basic data on the R-axis memory circuit 2R.
[0059]
Similarly, as shown in FIG. 4A, the G-axis memory circuit 2G stores the basic data in the G-axis direction in a plurality of groups along the axis parallel (in a lump) and stores the data. Construct an LUT for the axis. The bold line indicates that the basic data is divided into groups (lumps). Here, data is addressed by an arbitrary combination of RH and BH, and one address holds basic data for 17 grid points. FIG. 4B shows a B-axis LUT, which is a relationship between addresses on a memory and basic data.
[0060]
Similarly, as shown in FIG. 5A, the B-axis memory circuit 2B stores the basic data in the B-axis direction in a plurality of groups along the axis parallel (in a lump) and stores the data in the B-axis direction. A LUT for The bold line indicates that the basic data is divided into groups (lumps), where data is addressed by an arbitrary combination of RH and GH, and one address corresponds to 17 grid points. Holds basic data. FIG. 5B shows a B-axis LUT which is a relationship between an address on a memory and basic data.
[0061]
At the time of the interpolation processing in the arithmetic processing unit 4, two basic data that match the input data are read out from the above-described data strings that are collectively held in the memory circuits 2R, 2G, and 2B. When this method is used, when converting the input data R, G, and B into a single color, the capacity of the LUT can be realized with 49 kilobytes, and the capacity can be significantly reduced as compared with 16 megabytes in the method that does not use interpolation processing. It is possible to enjoy the advantage of the tetra-hydra method, which is possible, and to reduce the number of memories to be used (the number of memory spaces) and the number of memories to be simultaneously read-accessed as compared with the conventional configuration.
[0062]
FIG. 6 is a diagram for explaining the unit cube determination processing (steps S100 to S102 in FIG. 2) in the arithmetic processing unit 4, and includes an original three-dimensional LUT constituting grid point data which is a representative value of an output value and an input. FIG. 3 is a diagram illustrating a relationship with data. Here, FIG. 6A shows a conceptual diagram of the LUT in a three-dimensional space, and FIG. 6B shows a three-dimensional LUT in which each 8-bit RGB input signal corresponds to the upper 4 bit signal of each signal. The above positional relationship is shown.
[0063]
As shown in FIG. 6A, the range of possible values for each of the R, G, and B axes is divided into a plurality of ranges. Here, an example in which each axis is divided into 16 is shown. An LUT is configured by using a grid point obtained by such division as an address and associating the converted value (representative value) at that grid point. Therefore, in this example, it is possible to create a three-dimensional LUT in which, for 17 × 17 × 17 = 4913 grid points, corresponding converted data is stored as a representative value.
[0064]
The arithmetic processing unit 4 converts the inputted 8-bit R, G, B digital color separation signal into upper m bits (m consecutive from the most significant bit) and lower n bits (n consecutive from the least significant bit) ). For example, the arithmetic processing unit 4 sets m = n = 4 and divides the input R, G, B into upper four bits RH, GH, BH and lower four bits RL, GL, BL, respectively. Of course, m and n may be other values. Note that “m + n” is preferably equal to the number of bits 8 of the input data.
[0065]
As shown in FIG. 6B, the spatial position of the combination value of arbitrary input R, G, B 8-bit data (input pixel data) in a unit cube formed by the combination value of upper 4-bit data Since P22 is included, it is possible to specify a unit cube that includes input 8-bit data with a unit cube (unit lattice) starting from the spatial position P21 indicated by the upper 4-bit data RH, GH, and BH. Become.
[0066]
Each vertex constituting the unit cube can be generated based on the spatial position P21. That is, starting from (RH, GH, BH), (RH + 1, GH, BH), (RH + 1, GH + 1, BH), (RH, GH + 1, BH), (RH, GH, BH + 1), (RH + 1, GH, (BH + 1), (RH, GH + 1, BH + 1), (RH + 1, GH + 1, BH + 1) are the coordinates of the vertices of the unit cube. In the case of the present embodiment, the coordinates of these vertices match the coordinates of the lattice points of the original three-dimensional LUT.
[0067]
The arithmetic processing unit 4 outputs the output value corresponding to the combination value of the 8-bit data of the inputs R, G, and B to the neighboring grid point data, that is, the coordinates of the coordinates of the vertices of the unit cube shown in FIG. Using the data as basic data, it is determined by the tetra-hydra method (tetrahedral interpolation method).
[0068]
FIG. 7 is a diagram illustrating the tetrahedron determination processing (steps S104 to S106 in FIG. 2) in the arithmetic processing unit 4. As described above, the arithmetic processing unit 4 of the present embodiment stores each of the output signals YMCK corresponding to the combination value of the input digital color separation signals R, G, and B in the data storage unit 2. It is obtained by an interpolation calculation based on the basic data (grid point data) by the tetra-hydra method.
[0069]
FIG. 7 shows a relationship between a unit cube containing input data and a tetrahedron obtained by dividing the unit cube into six. The unit cube shown in FIG. 6B can be further divided into six unit tetrahedrons having the same volume, as shown in FIG.
[0070]
Which tetrahedron the spatial position P22 of the inputs R, G, B is included in can be specified as shown in Table 1 shown in the lower part of FIG. 7 from the magnitude relation of the lower bit data RL, GL, BL. Also, the LUT and the access address to be accessed by the data selection unit 16 can be specified as shown in Table 1.
[0071]
In Table 1, X, Y, and Z represent generalized three-dimensional input data. In the present embodiment, X = R, Y = G, and Z = B. “17” shown at the base points A and B is the number of grid points obtained by dividing each axis of the three-dimensional LUT. Table 1 shows an access address in the case where the input RGB is 8 bits each, the output is YMCK, and the LUT is composed of 17 × 17 × 17 = 4913 data corresponding to the upper 4 bits per color. This is a calculation formula.
[0072]
For example, when the lower bit data RL, GL, and BL have a relationship of RL ≧ GL ≧ BL, inputs R, G, and B are (RH, GH, BH), (RH + 1, GH, BH), (RH + 1, GH + 1, BH) and (RH + 1, GH + 1, BH + 1). When RL>BL> GL, the inputs R, G, and B are (RH, GH, BH), (RH + 1, GH, BH), (RH + 1, GH, BH + 1), (RH + 1, GH + 1, BH + 1). It belongs to the tetrahedron 2 as the vertex. When BL ≧ RL> GL, the inputs R, G, and B are (RH, GH, BH), (RH + 1, GH, BH + 1), (RH, GH, BH + 1), (RH + 1, GH + 1, BH + 1). Belongs to a tetrahedron 3 having a vertex as a vertex.
[0073]
Similarly, when BL> GL ≧ RL, the inputs R, G, and B are (RH, GH, BH), (RH, GH, BH + 1), (RH, GH + 1, BH + 1), (RH + 1, GH + 1). , BH + 1) as vertices. When GL ≧ BL> RL, the inputs R, G, and B are (RH, GH, BH), (RH, GH + 1, BH), (RH, GH + 1, BH + 1), (RH + 1, GH + 1, BH + 1). Belong to a tetrahedron 5 having a vertex as a vertex. When GL> RL ≧ BL, the inputs R, G, and B are (RH, GH, BH), (RH, GH + 1, BH), (RH + 1, GH + 1, BH), (RH + 1, GH + 1, BH + 1). Belongs to a tetrahedron 6 having a vertex as a vertex.
[0074]
The arithmetic processing unit 4 performs such determination (tetrahedron determination) to specify four neighboring grid points on the three-dimensional LUT of the inputs R, G, and B. That is, first, the tetrahedron to which the input data belongs is specified based on the lower bit data RL, GL, and BL. In response to this result, two LUTs corresponding to the specified tetrahedron are specified, and upper bit data RH, GH, BH for specifying a unit cube including the input data and the address calculation shown in Table 1 of FIG. An access address to the two LUTs is calculated according to the equation. Then, the arithmetic processing unit 4 acquires basic data of four neighboring grid points by extracting two basic data from the obtained access addresses of the two LUTs.
[0075]
FIG. 8 is a diagram for explaining the access memory specifying process (S108a) and the four lattice point specifying process (S108b), which are the first stages of the output value calculating process (step S108 in FIG. 2) in the arithmetic processing unit 4. FIG. 4 is a diagram showing the relationship between the shape of each tetrahedron obtained by dividing a unit cube and the vertices constituting the tetrahedron. The tetrahedron 1 is composed of vertices of α, α ′, β, β ′. Here, α and α ′ are the same spatial position on the G and B coordinates, and can be collectively extracted from the R-axis LUT shown in FIG. On the other hand, the remaining β and β ′ are at the same spatial position on the R and G coordinates, and can be collectively extracted from the B-axis LUT shown in FIG.
[0076]
Similarly, in the case of the tetrahedron 2, desired basic data can be obtained from the R-axis LUT and the G-axis LUT. In the case of the tetrahedron 3, desired basic data can be obtained from the B-axis LUT and the G-axis LUT. In the case of the tetrahedron 4, desired basic data can be obtained from the B-axis LUT and the R-axis LUT. In the case of the tetrahedron 5, desired basic data can be obtained from the G-axis LUT and the R-axis LUT. In the case of the tetrahedron 6, desired basic data can be obtained from the G-axis LUT and the B-axis LUT.
[0077]
Accordingly, the arithmetic processing unit 4 receives the determination result of the tetrahedron determination processing and interpolates the three memory circuits 2R, 2G, and 2B from the three memory circuits 2R, 2G, and 2B according to the selection conditions shown in Table 1 of FIG. An access memory specifying process is performed to specify two memories from which basic data of four grid points required for the operation should be extracted (that is, two LUTs storing a data group including the four grid points).
[0078]
Specifically, the arithmetic processing unit 4 shows the coordinate values of the upper bit data RH, GH, and BH that specify the unit cube including the input data, that is, the coordinate values of the base point P21 in FIG. 6B and Table 1 in FIG. By calculating access addresses to the two LUTs according to the access address formula, a data group including four grid points required for an interpolation operation by the tetra-hydra method is specified. Thereafter, based on the coordinate values (RH, GH, BH) of the base point including the input point, the arithmetic processing unit 4 calculates four grid points required for the interpolation calculation by the tetra-hydra method in the data group of the same address. Is specified and extracted.
[0079]
9 to 15 are diagrams for explaining specific examples of LUT access. Here, FIG. 9 is a diagram showing a positional relationship between input data and data in a three-dimensional LUT space. FIGS. 10 to 15 are diagrams showing the correlation between the corresponding vertices of the tetrahedron and the data structure of the LUT.
[0080]
In FIG. 9, the number of grid points is simplified to three data for each of R, G, and B, for a total of 3 × 3 × 3 = 27 data. It is assumed that a position in the three-dimensional space indicated by an arbitrary 8-bit RGB value (input data) is a position P121 in FIG. In this case, one vertex of the cube including the input point is determined from the upper 4-bit value of the input value at the position P122 in FIG. The coordinate value is (RH, GH, BH) = (0, 1, 0), and this position P122 is defined as a base point coordinate.
[0081]
Hereinafter, LUT access will be described separately for a case where this input point belongs to each of the six tetrahedrons in the unit cube. In the illustrated example, the input position P121 is the data of “3, 4, 6, 7, 12, 13, 15, 16” of the data group of the three-dimensional LUT determined by the base point P122 (0, 1, 0). It is included in a unit cube surrounded by coordinate positions.
[0082]
The arithmetic processing unit 4 selects, from the basic data (grid point data) of each vertex of the corresponding unit cube based on the spatial position P21 of the combination value of the upper 4-bit data, four basic data corresponding to the pixel to be processed. Extract the data.
[0083]
For example, when it is determined that the input point belongs to the tetrahedron 1 composed of the vertices shown in FIG. 10, the arithmetic processing unit 4 sets the R-axis LUT (R-axis memory circuit 2R) and the B-axis LUT (B-axis memory The circuit 2B) is accessed to extract α and α ′ from the R-axis LUT (R-axis memory circuit 2R) and β and β ′ from the B-axis LUT (B-axis memory circuit 2B).
[0084]
Specifically, the arithmetic processing unit 4 calculates the access address ADR to the R-axis LUT by GH + 3BH based on the base point A in Table 1 of FIG. Here, the access address ADR is “1”, and the data group of the address 1 is extracted. Next, since the R-axis component of the base point coordinates P122 (0, 1, 0) in the extracted data group is “0”, the arithmetic processing unit 4 sets the 0th (3) and 1st (4 ) Is the desired basic data. Here, the 0th (3) basic data indicated by “address in the case of a two-dimensional address” shown at the bottom of the table in FIG. 10 is α, and the first (4) basic data is α ′.
[0085]
Similarly, the arithmetic processing unit 4 calculates the access address ADB to the B-axis LUT by (RH + 1) +3 (GH + 1) based on Table 1 in FIG. Here, the access address ADR is “7”, and the data group of the address 7 is extracted. Next, since the B-axis component of the base point coordinates P122 (0, 1, 0) is “0” in the extracted data group, the arithmetic processing unit 4 determines that the 0th (7) and the 1st (16 ) Is the desired basic data. Here, the 0th (7) basic data is β, and the 1st (16) basic data is β ′.
[0086]
In this way, the arithmetic processing unit 4 can extract desired four-point data required for tetrahedral interpolation calculation. The arithmetic processing unit 4 sets the data of the four points extracted in this manner to D1 = α, D2 = α ′, D3 = β, and D4 = β ′.
[0087]
Even when the data belongs to another tetrahedron, the arithmetic processing unit 4 calculates the access addresses ADR, ADG, and ADB based on Table 1 in FIG. Then, from the extracted data group, two desired basic data according to the base point coordinates are extracted for each of two LUTs.
[0088]
For example, as shown in FIG. 11, when the input point belongs to the tetrahedron 2, the arithmetic processing unit 4 calculates the base point coordinate P122 (from the access address ADR (GH + 3BH = 1) of the R-axis LUT (R-axis memory circuit 2R)). The 0th (3) basic data corresponding to (0, 1, 0) is extracted as α, and the 1st (4) basic data as α ′. Similarly, the arithmetic processing unit 4 determines the first address corresponding to the base point coordinate P122 (0, 1, 0) from the access address ADG ((RH + 1) +3 (BH + 1) = 4) of the G-axis LUT (G-axis memory circuit 2G). Let β be the basic data of (13) and β ′ be the second (16) basic data.
[0089]
As shown in FIG. 12, when the input point belongs to the tetrahedron 3, the arithmetic processing unit 4 obtains the base point coordinates P122 (0, 0) from the access address ADB (RH + 3GH = 3) of the B-axis LUT (B-axis memory circuit 2B). The 0th (3) basic data corresponding to (1, 0) is extracted as α, and the 1st (12) basic data is extracted as α ′. Similarly, the arithmetic processing unit 4 determines the first address corresponding to the base point coordinate P122 (0, 1, 0) from the access address ADG ((RH + 1) +3 (BH + 1) = 4) of the G-axis LUT (G-axis memory circuit 2G). Let β be the basic data of (13) and β ′ be the second (16) basic data.
[0090]
As illustrated in FIG. 13, when the input point belongs to the tetrahedron 4, the arithmetic processing unit 4 calculates the base point coordinates P122 (0, 0) from the access address ADB (RH + 3GH = 3) of the B-axis LUT (B-axis memory circuit 2B). The 0th (3) basic data corresponding to (1, 0) is extracted as α, and the 1st (12) basic data is extracted as α ′. Similarly, the arithmetic processing unit 4 sets the 0th address corresponding to the base point coordinate P122 (0, 1, 0) from the access address ADR ((GH + 1) +3 (BH + 1) = 5) of the R-axis LUT (R-axis memory circuit 2R). Let β be the basic data of (15) and β ′ be the first (16) basic data.
[0091]
As shown in FIG. 14, when the input point belongs to the tetrahedron 5, the arithmetic processing unit 4 calculates the base point coordinates P122 (0, 0, 0) from the access address ADG (RH + 3BH = 0) of the G-axis LUT (G-axis memory circuit 2G). The first (3) basic data corresponding to (1, 0) is extracted as α, and the second (6) basic data is extracted as α ′. Similarly, the arithmetic processing unit 4 sets the 0th address corresponding to the base point coordinate P122 (0, 1, 0) from the access address ADR ((GH + 1) +3 (BH + 1) = 5) of the R-axis LUT (R-axis memory circuit 2R). Let β be the basic data of (15) and β ′ be the first (16) basic data.
[0092]
As shown in FIG. 15, when the input point belongs to the tetrahedron 6, the arithmetic processing unit 4 calculates the base point coordinates P122 (0, 0) from the access address ADG (RH + 3BH = 0) of the G-axis LUT (G-axis memory circuit 2G). The first (3) basic data corresponding to (1, 0) is extracted as α, and the second (6) basic data is extracted as α ′. Similarly, the arithmetic processing unit 4 calculates the 0th address corresponding to the base point coordinate P122 (0, 1, 0) from the access address ADB ((RH + 1) +3 (GH + 1) = 7) of the B-axis LUT (B-axis memory circuit 2B). Let β be the basic data of (7) and β ′ be the first (16) basic data.
[0093]
Table 2 shown in FIG. 16 illustrates the interpolation coefficient calculation process (S102c) and the interpolation calculation process (S102d), which are the second stage of the output value calculation process (step S108 in FIG. 2) in the calculation processing unit 4. It is. Table 2 shows a formula for calculating an interpolation coefficient required for the interpolation operation by the tetra-hydra method. As can be seen from Table 2, the calculation formula is different for each of the six tetrahedrons.
[0094]
The arithmetic processing unit 4 receives the result of the tetrahedron determination process (steps S104 to S106 in FIG. 2) and uses it for calculating an interpolation coefficient according to the tetrahedron in which the input value is included, based on Table 2 in FIG. The formulas are switched, and interpolation coefficients W1, W2, based on the four grid points constituting the tetrahedron and the lower bit data RL, GL, BL, according to a calculation formula defined for each tetrahedron including the input value. W3 and W4 are calculated. This tetrahedral interpolation calculation processing is the same as the processing in the conventional data conversion device.
[0095]
Then, the arithmetic processing unit 4 uses the known four-point interpolation calculation to correspond to the interpolation coefficients W1, W2, W3, and W4 thus determined and the input points extracted by the first-stage four-grid-point identification processing. Interpolation processing by the tetra-hydra method of calculating the final output value Dout based on the basic data (originally lattice point data) D1, D2, D3, and D4 of the tetrahedron vertices is performed. For example, the final output value Dout is calculated according to the following equation (1). In equation (1), the output value is obtained by linear interpolation. However, the present invention is not limited to this, and a quadratic equation or another higher-order interpolation equation may be used.
(Equation 1)
Figure 2004112523
[0096]
According to the configuration of the first embodiment, when the output data corresponding to the input data is obtained by the tetrahedral interpolation calculation, the number of the memories (spaces) for holding the grid point data is required for the tetrahedral interpolation calculation. Since the number of vertices is not four but three, the result is that it is not necessary to have four times the memory of the same data, and it is only three times, so the total amount of memory required to achieve the same function is It becomes 3/4 of the conventional.
[0097]
In other words, unlike the conventional case in which it is necessary to provide the same amount of independently operable memory (space) for the number of data for the interpolation operation site, the number of grid point data and the number of memory spaces required for the interpolation operation are set to be the same. It is free from the conventional restriction that it must be used. For example, in the case of four-point interpolation, it is not necessary to have four times the memory for holding grid point data, and the same function can be achieved. In this case, the total capacity of the memory required for the operation and the number of independently controllable memory spaces can be reduced. In addition, since the number of memory spaces for simultaneous access can be reduced, power consumption and radiation noise can also be reduced.
[0098]
For example, conventionally, 17 × 17 × 17, that is, 4,193 bytes are required to extract one interpolation calculation data. In the case of four-point interpolation, data of four grid points are simultaneously extracted. Four times, that is, 4913 bytes × 4 = 19,652 bytes were required. However, with the configuration of the present embodiment, it is possible to simultaneously extract data at four grid points with a memory having a capacity of three quarters.
[0099]
Since the interpolation arithmetic circuit can be substantially the same as that of the conventional configuration, the circuit change as a whole can be made only around the memory circuit, so that the above configuration can be easily applied to a real circuit.
[0100]
FIG. 17 is a block diagram showing a second embodiment of the data conversion device according to the present invention. The configuration of the second embodiment shows a first example of a specific circuit configuration in which the above-described interpolation calculation in the case of three-dimensional input of R, G, and B is performed at high speed in real time.
[0101]
As illustrated, the Y signal generation unit 4Y in the arithmetic processing unit 4 according to the second embodiment includes a unit cube determination process (steps S100 to S102 in FIG. 2) and an access memory identification process in the arithmetic processing unit 4 according to the first embodiment. An address generation unit 10 for executing (S108a), a tetrahedron determination unit 14 for executing tetrahedron determination processing (S104 to S106), a data selection unit 16 for executing four grid point identification processing (S108b), An interpolation coefficient generation unit 20 that performs an interpolation coefficient calculation process (S108c) and an interpolation processing unit 22 that performs an interpolation calculation process (S108d) are provided.
[0102]
The address generation unit 10 has both functions of a unit cell determination unit and an address setting unit of the present invention. Further, the tetrahedron determination unit 14 is an example of the unit lattice determination unit of the present invention. The data selector 16 is an example of the basic data extractor of the present invention. Further, the interpolation coefficient generation unit 20 and the interpolation processing unit 22 constitute an interpolation calculation processing unit of the present invention.
[0103]
Although not shown in the figure, the M signal generator 4M, the C signal generator 4C, and the K signal generator 4K have the same configuration as the Y signal generator 4Y.
[0104]
When the image data R, G, and B are input, the address generation unit 10 converts the input data R, G, and B into higher-order bit data RH, GH, and BH (upper four bits in this example; collectively referred to as DH). And lower bit data RL, GL, BL (lower 4 bits in this example; collectively referred to as DL), and based on the upper 4 bits of data DH among them, as shown in FIGS. As described above, the position P22 (corresponding to the base point P122 in FIG. 9) of the unit cube including the input point in the three-dimensional LUT is specified, and the coordinate information (RH, GH, BH) indicating the base point specifying the unit cube Is input to the data selection unit 16.
[0105]
In addition, the address generation unit 10 inputs the lower bit data DL of the divided data to the tetrahedron determination unit 14 and the interpolation coefficient generation unit 20. The tetrahedron determination unit 14 specifies a tetrahedron including an input value among the six tetrahedrons that divide the unit cube based on the lower-order bit data DL input from the address generation unit 10, and Information indicating a plane is input to the address generation unit 10, the data selection unit 16, and the interpolation coefficient generation unit 20 as a determination result.
[0106]
The address generation unit 10 receives the tetrahedron determination processing result from the tetrahedron determination unit 14 and, based on the selection conditions shown in Table 1 of FIG. 7, selects the tetra hydra method from among the three memory circuits 2R, 2G, and 2B. The two memories from which the basic data of the four grid points required for the interpolation calculation by the two are to be extracted, and the R-axis read clock CKR, the G-axis read clock CKG, and the B-axis read clock CKB are controlled independently (specifically, Stops the read clock to the read access circuit). This is because simultaneous access to a large number of memories in a certain unit time leads to an increase in power consumption and an increase in radiation noise, and improvement is desired from the viewpoint of the environment.
[0107]
That is, in the configuration of the present embodiment, the memory circuit including the basic data of the four grid points required for the interpolation operation, which should be simultaneously read-accessed for the pixel data to be processed, is any two of the three memory circuits. Therefore, in addition to the effect of reducing power consumption and radiation noise by reducing the number of memories from the conventional four to three, the supply of read clocks to memory circuits that do not require simultaneous access is reduced, Further reduce power and radiation noise.
[0108]
Further, the address generation unit 10 determines the upper bit data RH, GH, and BH for specifying the unit cube including the input data, that is, the coordinate value of the base point P21 in FIG. 6B and the access address expression shown in Table 1 in FIG. Are set for each memory circuit to be accessed. By doing so, at the time of reading data from the memory circuit, only the memory circuit including the basic data of the four grid points required for the interpolation operation by the tetra-hydra method becomes active among the three memory circuits 2R, 2G, and 2R. Thus, a group of data (arbitrary two sets of packing data PR, PG, PR) is input to the data selection unit 16 from the address set in the active memory circuit.
[0109]
For example, when one address is set, the memory circuits 2R, 2G, and 2B that can output a plurality of data corresponding thereto in parallel are used. Then, for address input, access addresses ADR, ADG, and ADB are set. For example, in each (B) of FIGS. 3 to 10, by setting the value of the address column to the access addresses ADR, ADG, and ADB, the base point coordinates (RH, GH) can be obtained from each of the memory circuits 2R, 2G, and 2G. , BH), all of the group of data including the two basic data are output in parallel.
[0110]
Further, the address generation unit 10 independently controls the R-axis memory control signal CTR, the G-axis memory control signal CTG, and the B-axis memory control signal CTB which are inputs to the chip select terminal CS of each memory circuit (specifically, Is switched to low / high) to activate two memory circuits that require simultaneous reading and inactivate one unnecessary memory circuit (high impedance state). By doing so, power consumption can be reduced, and a circuit subsequent to the memory circuit can be made compact.
[0111]
Next, the data selector 16 extracts necessary data (grid point data) from each vertex of the corresponding unit cube based on the spatial position P21 of the combination value of the upper 4-bit data. For example, the data selection unit 16 may be a data group of a predetermined address input only from a memory including basic data of four grid points required for the interpolation operation by the tetra-hydra method, that is, an arbitrary one of the packing data PR, PG, and PR. Are received from the data storage unit 2, based on the tetrahedron determination processing result by the tetrahedron determination unit 14 and the coordinate values (RH, GH, BH) of the base point including the input point from the address generation unit 10. From the two sets of packing data, basic data D1, D2, D3, and D4 of four grid points required for the interpolation operation by the tetra-hydra method are extracted, and the extracted four data D1, D2, D3 D4 is input to the interpolation processing unit 22.
[0112]
As can be seen from FIGS. 10 to 15, data (α, α ′ and β, β ′) included in two of the packing data PR, PG, and PB output from the memory are D1, D2, Which one of D3 and D4 corresponds depends on the tetrahedron to which the input point belongs. The data selector 16 interpolates the data (α, α ′ and β, β ′) included in two of the packing data PR, PG, and PB input from the two memories corresponding to the input values. Which of D1, D2, D3 and D4 in the arithmetic processing should be determined based on the tetrahedron determination processing result by the tetrahedron determination unit 14 according to the selection conditions shown in Table 1 of FIG.
[0113]
In parallel with this, the interpolation coefficient generation unit 20 receives the result of the tetrahedron determination processing by the tetrahedron determination unit 14 and, based on Table 2 in FIG. The interpolation coefficients W1, W2, W3, and W4 are calculated based on the four lattice points constituting the tetrahedron and the lower-order bit data RL, GL, and BL according to a calculation formula corresponding to the tetrahedron, and the calculated interpolation coefficients W1 and W2 , W3, and W4 are input to the interpolation processing unit 22.
[0114]
The interpolation processing unit 22 uses a known four-point interpolation operation to calculate the interpolation coefficients W1, W2, W3, and W4 input from the interpolation coefficient generation unit 20 and the data D1, D2, D3, and input from the data selection unit 16. Based on D4 (basic data of four vertices), final output values Y, M, C, and K are respectively calculated.
[0115]
According to the configuration of the second embodiment, when the Tetra Hydra method is used to convert a digital color separation signal using a LUT and an interpolation operation into a digital color separation signal of another color component, a conventional method is used. Although four memories are required, tetrahedral interpolation calculation processing can be realized with three memories, as in the first embodiment. Further, since the scale of the additional circuit for extracting desired basic data from the packed basic data is not so large, the data conversion device 1 can be realized without increasing the scale and complexity of the interpolation circuit. .
[0116]
In addition, conventionally, it was necessary to access four memories to calculate the output value of one color when extracting data used for the interpolation operation. However, according to the configuration of the present embodiment, the chip select terminal of the memory is required. By controlling CS (or the read enable terminal RE), only the memory containing the basic data of the four grid points required for the interpolation operation by the tetra-hydra method among the three memory circuits 2R, 2G, and 3G is activated. Therefore, it is only necessary to access two memories, one half of the conventional one, and the power consumption and radiation noise of the system can be reduced.
[0117]
That is, when converting a digital color separation signal using an LUT and an interpolation operation into a digital color separation signal of another color component, there is an effect that color data conversion can be realized with a small amount of memory resources. Conventionally, when extracting data used for the interpolation operation, it was necessary to simultaneously access four memories for calculating the output value of one color. However, in the configuration of the present embodiment, only two halves are required. There is also an effect of reducing power consumption and radiation noise of the system.
[0118]
FIG. 18 is a block diagram showing a third embodiment of the data conversion device according to the present invention. The basic configuration of the third embodiment is the same as that of the second embodiment. The difference from the configuration of the second embodiment is that the data selection unit 16 of the second embodiment is not provided, and the function of the data selection unit 16 is shared by the address generation unit 10. That is, the address generation unit 10 of the third embodiment also has the function of the basic data extraction unit of the present invention.
[0119]
In response to this change, the tetrahedron determination unit 14 specifies the tetrahedron including the input value among the six tetrahedrons that divide the unit cube, based on the lower bit data DL input from the address generation unit 10. Then, information indicating the specified tetrahedron is input to the address generation unit 10, the interpolation coefficient generation unit 20, and the interpolation processing unit 22 as a determination result. That is, the position of the unit cube including the input point in the three-dimensional LUT is specified, and the information is transmitted to the data selection unit 16.
[0120]
The memory circuits 2R, 2G, and 2B of the third embodiment collectively output a group of all data for each of the addresses ADR, ADG, and ADB set by the address generation unit 10 and output the packed data PR, PG, and PR. Instead, any two addresses of a group can be set, and the two can be output collectively.
[0121]
That is, as in the first embodiment and the second embodiment, a plurality of grid point data are mapped for each address ADR, ADG, and ADB. However, at the time of reading, it is necessary for the interpolation operation by the tetra-hydra method. Only two basic data (α, α ′ or β, β ′) are collectively output to the memory of each axis including four grid points.
[0122]
Specifically, an address space that can be controlled two-dimensionally is used, and access addresses ADR, ADG, and ADB are set for one address axis in the same manner as in the first and second embodiments. I do. Then, for the other address axis, the access addresses ADXR, ADXG, and ADXB for setting the address in the X-axis direction correspond to the base point coordinates (RH, GH, BH) for specifying the unit cube including the input value. By setting a value to be performed, four grid point specifying processing is performed.
[0123]
For example, in each (B) of FIGS. 3 to 10, the value of the address column is set to the access address ADR, ADG, ADB, and the “address in the case of the two-dimensional address” shown in the lower part of the data column. The values (two consecutive addresses among 0, 1,...) Corresponding to the base point coordinates (RH, GH, BH) are set in the access addresses ADXR, ADXG, ADXB for setting the address in the X-axis direction. Thus, two basic data corresponding to the base point coordinates (RH, GH, BH) are output in parallel from two of the memory circuits 2R, 2G, 2G.
[0124]
The interpolation processing unit 22 calculates the values of D1, D2, D3, and D4 in the interpolation calculation process for each of the two basic data (α, α ′ and β, β ′) input from the two memories corresponding to the input values. Which is to be determined is determined in accordance with the selection conditions shown in Table 1 of FIG. As can be seen from FIGS. 10 to 15, which of the two basic data (α, α ′ and β, β ′) output from the memory corresponds to D1, D2, D3, or D4? This is because it differs depending on the tetrahedron to which the input point belongs.
[0125]
The interpolation processing unit 22 receives the interpolation coefficients W1, W2, W3, and W4 input from the interpolation coefficient generation unit 20 and the two input memories corresponding to the input values using a known four-point interpolation operation. Final output values Y, M, C, and K are calculated based on data D1, D2, D3, and D4 corresponding to each of the two basic data (α, α ′ and β, β ′).
[0126]
According to the configuration of the third embodiment, although the configuration is different from that of the second embodiment, the basic operation is the same as that of the second embodiment. Therefore, similarly to the first embodiment, the tetrahedron interpolation arithmetic processing can be realized with three memories, and in addition, by controlling the chip select terminal CS (or the read enable terminal RE) of the memory, the system can be controlled. Power consumption and radiation noise can also be reduced.
[0127]
FIG. 19 is a block diagram illustrating a first example of a specific configuration of the data storage unit 2 and the data selection unit 16. Here, similarly to the above-described first to third embodiments, the details of the R-axis memory circuit 2R corresponding to the 17 × 17 × 17 three-dimensional LUT will be described, and the G-axis memory circuit 2G and the B-axis memory circuit 2B will be described. Are not shown.
[0128]
The first example has a configuration applicable to the above-described first and second embodiments. “All the basic data at the address including the basic data corresponding to the pixel data to be processed are collected as packing data. Reading, and thereafter extracting the basic data for the number of data for the interpolation operation site corresponding to the pixel data to be processed ", all the basic data at the target address are output from the memory circuit almost simultaneously in parallel. .
[0129]
That is, as shown in the figure, in the R-axis memory circuit 2R, memory cells 30 each storing 8 bits of basic data are arranged in a matrix to form an XY address type memory core unit. An X address setting circuit 32 for setting an address in the X direction, a Y address setting circuit 34 for setting an address in the Y direction, and a memory for each X direction corresponding to a predetermined Y address are provided for the memory core unit. A plurality of output buffers 36 are provided for receiving basic data from the cell 30 and outputting the basic data to an external circuit (the data selection unit 16 in this example). The output of the memory cell 30 is connected to an output buffer 36 corresponding to each X address.
[0130]
The X address setting circuit 32 receives an address control signal ADXR that activates all X addresses. On the other hand, the Y address setting circuit 34 receives an access address ADR from the address generator 10. As described in the above embodiment, the access address ADR is set with an address value corresponding to the tetrahedron including the pixel data to be processed.
[0131]
Further, the R-axis memory control signal CTR from the address generator 10 is input to the chip select terminal CS of the R-axis memory circuit 2R. When the basic data held by the axis memory circuit 2R is required, it is set to active, and when it is unnecessary, it is set to inactive.
[0132]
A read clock CK for reading basic data is input to each memory cell 30. In this example, the configuration is such that bit data is read from each memory cell 30 in parallel by one read clock CK and input to the output buffer 36. Note that a configuration may be adopted in which bit data is serially read from each memory cell 30. In this case, in order to read eight bits, eight read clocks CK may be input to the memory cells 30.
[0133]
As each memory cell 30, a three-state memory cell whose output can be switched and set to a high impedance state (disabled) is used. An address setting signal from the Y address setting circuit 34 is commonly applied to the output enable (enable) terminal (not shown) of the three-state type memory cell 30 in the X direction (that is, the memory cell 30 on the same address line). . When the address setting signal is active, the memory cell 30 becomes active (enable) and outputs the basic data held in the memory cell 30 to the output buffer 36. When the memory cell 30 is active, the output terminal is at high impedance. State (disabled). By doing so, there is no need to provide a data selector between the output buffer 36 and the subsequent stage, and the circuit configuration becomes compact.
[0134]
As the output buffer 36, a three-state type buffer whose output can be switched to a high impedance state (disabled) is used. An output enable signal (substantially the same as the R-axis memory control signal CTR) from the chip select terminal CS is applied to an output enable terminal OE of the three-state output buffer 36. For example, when the enable signal is high (High), the output buffer 36 becomes active (enable) and outputs the basic data received from the memory cell 30 as it is, while when the enable signal is low (Low), regardless of the signal state received. It becomes a high impedance state (disable).
[0135]
That is, when the R-axis memory circuit 2R is set to be active by the R-axis memory control signal CTR, the output buffer 36 substantially converts the basic data of all the X addresses of the Y addresses set by the Y address setting circuit 34. At the same time, the data is output and input to the data selector 16 as packing data PR. On the other hand, when the R-axis memory circuit 2R is set to inactive by the R-axis memory control signal CTR, the output of each output buffer 36 is set to a high impedance state.
[0136]
According to the R-axis memory circuit 2R having such a configuration, all of a plurality of basic data on the same line (X direction) including the basic data necessary for the interpolation operation can be read almost at the same time. Unnecessary basic data is read out, but there is no problem of lowering the processing speed. However, since the number of memory cells that are simultaneously accessed for reading increases, there is a concern that power consumption and radiation noise may increase.
[0137]
A G-axis memory circuit 2G and a B-axis memory circuit 2B (not shown) also have the same configuration as the R-axis memory circuit 2R, and receive corresponding access addresses ADG, ADB and memory control signals CTG, CTB, respectively. Is done.
[0138]
The data selection unit 16 includes a plurality of (LT0 to LT16) latch circuits 40 each receiving and holding the basic data output from each output buffer 36 of the R-axis memory circuit 2R, and any one of the plurality of latch circuits 40. And a data selector 42 that receives the basic data from the two and switches the output destination of the received two basic data. The plurality of latch circuits 40 and the data selectors 42 are provided for the R-axis system, the G-axis system, and the B-axis system. Although the G-axis system and the B-axis system are omitted in the figure, the circuit configuration is the same as that of the R-axis system.
[0139]
The data selector 16 receives basic data (α or β) from one output terminal of each of the data selectors 42 of the R-axis system, the G-axis system, and the B-axis system, and switches a data selector 44 for switching the output destination. , An R-axis system, a G-axis system, and a B-axis system, receive the basic data (α ′ or β ′) from the other output terminal of the data selector 42 and switch the output destination thereof; And an output switching circuit 48 for controlling the data selectors 42, 44, 46.
[0140]
The latch clock LCK is commonly input to the individual latch circuits 40, and the basic data is simultaneously captured and held at a predetermined timing corresponding to the transmission of the basic data from the R-axis memory circuit 2R. When bit data is read out serially from each memory cell 30, the latch circuit 40 has a serial-parallel conversion function.
[0141]
The control signal CT1 from the output switching circuit 48 is input to the output enable terminal OE of each latch circuit 40, and only two adjacent outputs of the plurality of latch circuits 40 are selectively provided. Set to be active.
[0142]
The data selector 42 has two input terminals IN1 and IN2 and two output terminals OUT1 and OUT2, and is configured to receive the control signal CT2 from the output switching circuit 48. The outputs of the latch circuit 40 are connected such that the even-numbered (including 0) is input to the input terminal IN1 and the odd-numbered is input to the input terminal IN2.
[0143]
When the control signal CT2 is low L, the data selector 42 outputs the input data in series, that is, the data of the input terminal IN1 (even-numbered data of the latch circuit 40) is output to the output terminal OUT1, and the input terminal IN2 (The odd-numbered data of the latch circuit 40) is output to the output terminal OUT2, while when the control signal CT2 is high H, the input data is output crosswise, that is, the data at the input terminal IN1 is output to the output terminal OUT2. The data of the input terminal IN2 is output to the output terminal OUT1 to OUT2.
[0144]
Each of the data selectors 44 and 46 has three input terminals IN1, IN2 and IN3 and two output terminals OUT1 and OUT2, and control signals CT31, CT32 and CT33 from the output switching circuit 48 are sent to the data selector 44, CT 41, CT 42, and CT 43 are input to the data selector 46.
[0145]
The data selectors 44 and 46 switch the data output destinations of the three input terminals IN1, IN2 and IN3 in accordance with the state of combination of the control signals CT31, CT32 and CT33 or CT41, CT42 and CT43.
[0146]
For example, two of the three input terminals IN1, IN2, and IN3 are selected by the control signals CT31 (CT41) and CT32 (CT42), and the control signal CT data of the data selector 42 is stored by the control signal CT33 (CT43). Similarly to the section 2, the two selected output destinations are determined.
[0147]
For the control signals CT31 (CT41) and CT32 (CT42), for example, when CT31 (CT41) = low L and CT32 (CT42) = low L, the data of the input terminals IN1 and IN2 is selected, and CT31 (CT41) = When high H and CT32 (CT42) = low L, the data of the input terminals IN2 and IN3 is selected. When CT31 (CT41) = low L and CT32 (CT42) = high H, the data of the input terminals IN1 and IN3 are selected. select.
[0148]
In a manner similar to the data selector 42, when the control signal CT33 (CT43) is low L, the selected data is output in series, and when the control signal CT33 (CT43) is high H, the selected data is output crosswise. I do.
[0149]
The output switching circuit 48 receives the result of the tetrahedron determination process by the tetrahedron determination unit 14 and the coordinate values (RH, GH, BH) of the base point including the input point from the address generation unit 10. In response to this, the output switching circuit 48 outputs four grids necessary for the interpolation operation by the tetra-hydra method from the packing data PR, PG, and PB input from the memory circuits 2R, 2G, and 2B for each axis. Control signals CT1, CT2, CT31-33, and CT41-43 necessary for outputting the basic data D1, D2, D3, and D4 of the points from the data selectors 44 and 46 are generated.
[0150]
That is, as can be seen from FIGS. 10 to 15, data (α, α ′ and β, β) included in two of the packing data PR, PG, and PB output from the memories 2R, 2G, and 2B of each axis system. Which of β1, D2, D3 and D4 corresponds to the tetrahedron to which the input point belongs. The output switching circuit 48 interpolates data (α, α ′ and β, β ′) included in two of the packing data PR, PG, and PB input from the two memories corresponding to the input values. Which of D1, D2, D3, and D4 in the arithmetic processing should be specified based on the tetrahedron determination processing result by the tetrahedron determination unit 14 in accordance with the selection conditions shown in Table 1 of FIG. It generates control signals CT1, CT2, CT31-33, CT41-43 for inputting them to input terminals corresponding to the section 22.
[0151]
For example, if the tetrahedron determination unit 14 determines that the input point belongs to the tetrahedron 1 composed of the vertices shown in FIG. 10, the basic data of the R-axis LUT (R-axis memory circuit 2R) is R as the packing data PR. The basic data from the B-axis LUT (B-axis memory circuit 2B) is input to the B-axis latch circuit 40 as packing data PB, and is input to the G-axis LUT (G-axis memory circuit 2G). There is no data entry from).
[0152]
From the packing data PR, the data selection unit 16 determines the 0th (3) and 1st (4) corresponding to the R-axis component “0” of the base point coordinates P122 (0, 1, 0) as the basis of the α sequence. It is determined that the data is data, and among the packing data PB, the 0th (7) and 1st (16) corresponding to the B-axis component “0” of the base point coordinates P122 (0, 1, 0) are used as the basis of the β sequence. It is determined that the data is data, and the four data points must be output from the data selectors 44 and 46 as D1 = α, D2 = α ′, D3 = β, and D4 = β ′.
[0153]
In order to perform such switching control, the output switching circuit 48 first outputs only the Nth and N + 1th corresponding to each axis component of the base point coordinates P122 (RH, GH, BH) from the latch circuit 40. A control signal CT1 for the latch circuit 40 is generated.
[0154]
In addition, the output switching circuit 48 sets the control signal CT2 to the data selector 42 when the even-numbered (including 0) data of the latch circuit 40 is the α and β series and the odd-numbered data is the α ′ and β ′ series. Is set to low L, and conversely, it is set to high H when the even-numbered data of the latch circuit 40 is the α ′, β ′ series and the odd-numbered data is the α, β series.
[0155]
Further, the output switching circuit 48 is provided with a data selector for selecting two required memories corresponding to the input values, that is, for selecting basic data included in two of the packing data PR, PG and PB. The control signals CT31, CT32, CT41, and CT42 for 44 and 46 are generated. For example, when (R, G) is selectively output, CT31 (CT41) is low L and CT32 (CT42) is low L, and when (G, B) is selectively output, CT31 (CT41) is high H. When CT32 (CT42) = low L and (R, B) are selectively output, CT31 (CT41) = low L and CT32 (CT42) = high H are set.
[0156]
In addition, control signals CT33 and CT43 for the data selectors 44 and 46 are generated to switch between the selected α, α ′ sequence and β, β ′ sequence. More specifically, low L is set for α, α ′ series, and high H is set for β, β ′ series.
[0157]
As a result, the data selection unit 16 obtains the data group of the predetermined address, that is, the packing data PR, PG, and PR input from only two memories including the basic data of the four grid points necessary for the interpolation operation by the tetra-hydra method. When any two of the sets are received from the data storage unit 2, from the two sets of packing data, basic data D1, D2, D3, and D4 of four grid points required for the interpolation operation by the tetra-hydra method are extracted. The four data D1, D2, D3, and D4 thus extracted can be input to an appropriate input terminal of the interpolation processing unit 22.
[0158]
FIG. 20 is a block diagram illustrating a second example of a specific configuration of the data storage unit 2 and the data selection unit 16. As in the first example, details of the R-axis memory circuit 2R corresponding to the 17 × 17 × 17 three-dimensional LUT are shown, and illustration of the G-axis memory circuit 2G and the B-axis memory circuit 2B is omitted.
[0159]
The second example has a configuration applicable to the first and second embodiments. “All the basic data at the address including the basic data corresponding to the pixel data to be processed are collected as packing data. At the time of reading, and then extracting the basic data for the number of data for the interpolation operation site corresponding to the pixel data to be processed, "all the basic data at the target address are sequentially output in a time-series manner.
[0160]
Specifically, a memory capable of controlling the address space in a two-dimensional manner is used, and the access address ADR, ADR, Set ADG and ADB. For the other address axis, the X address setting circuit 32 assigns the values corresponding to the base point coordinates (RH, GH, BH) specifying the unit cube including the input value in the first and second embodiments. In the case of the third embodiment, each of the memory circuits 2R, 2G, and 2G is set to a plurality of times corresponding to the base coordinates (RH, GH, BH). Alternatively, two data are sequentially output.
[0161]
Note that the second example has a configuration applicable to the first and second embodiments. Hereinafter, only differences from the first example will be described.
[0162]
As shown, only one output buffer 36 of the R-axis memory circuit 2R is provided so as to be commonly used for the memory cells 30 of all X addresses of the Y address set by the Y address setting circuit 34. Have been. Accordingly, the latch circuit 40 of the data selection unit 16 is configured so that the output data from the one output buffer 36 is commonly input.
[0163]
Only one X address to be read is provided to the X address setting circuit 32 so that basic data is sequentially output from the memory cell 30 of each X address of the Y address set by the Y address setting circuit 34 to the output buffer 36. Are sequentially activated to input an address control signal ADXR.
[0164]
Each memory cell 30 is activated (enabled) only when the X address setting from the X address setting circuit 32 is active and the Y address setting from the Y address setting circuit 34 is active. It is assumed that the held basic data is output to the output buffer 36. Thus, the data of each X address of the Y address set by the Y address setting circuit 34 is sequentially input from the output buffer 36 to the data selection unit 16.
[0165]
According to the R-axis memory circuit 2R having such a configuration, all of a plurality of basic data on the same line (X direction) including the basic data necessary for the interpolation operation can be sequentially read out. Although the basic data without data is read, the number of memory cells to be read-accessed at the same time can be reduced as compared with the conventional case, so that radiation noise can be reduced. However, since the total number of read cycles increases, there is a concern that power consumption will increase and the processing speed will decrease. It is possible to substantially prevent the speed from decreasing by increasing the speed of the read clock (by 17 in the previous example). However, in this case, there is a concern that power consumption will further increase.
[0166]
A latch clock LCK is individually input to each latch circuit 40 of the data selection unit 16 according to the setting of the X address on the R-axis memory circuit 2R side. Each latch circuit 40 captures and holds the basic data at different timings in accordance with the setting timing of each X address in accordance with the transmission of the basic data from the R-axis memory circuit 2R. After fetching the data into the latch circuit 40, the data selector 16 may perform the same processing as in the first example.
[0167]
FIG. 21 is a block diagram illustrating an example (hereinafter, referred to as a third example) of a specific configuration of the data storage unit 2, the address generation unit 10, and the interpolation operation processing unit 22. As in the first example and the second example, details of the R-axis memory circuit 2R corresponding to the 17 × 17 × 17 three-dimensional LUT are shown, and illustration of the G-axis memory circuit 2G and the B-axis memory circuit 2B is omitted.
[0168]
This third example has a configuration applicable to the third embodiment described above, which is a configuration in which only basic data necessary for interpolation calculation is read out, and these basic data are output almost simultaneously in parallel. Configuration ". Hereinafter, only differences from the first and second examples will be described.
[0169]
As shown in the figure, the address generation unit 10 sends a control signal based on the tetrahedron determination processing result by the tetrahedron determination unit 14 and the coordinate value (RH, GH, BH) of the base point including the input point generated by itself. An output switching circuit 50 that generates CT1 and CT2 and has substantially the same configuration as the output switching circuit 48 in the first and second examples is provided. The difference is that a function for generating the control signals CT31 to CT33 and CT41 to CT43 is not provided.
[0170]
The output switching circuit 50 incorporates the address setting functions of the first and second examples, and the X address setting circuit 32 of the R-axis memory circuit 2R corresponds to the control signal CT1 from the output switching circuit 50. Address control signal ADXR is input. Further, an access address ADR for setting an address value corresponding to a tetrahedron including the pixel data to be processed is input to the Y address setting circuit 34 of the R-axis memory circuit 2R.
[0171]
Further, a read clock CK for reading the basic data is input from the output switching circuit 50 to each memory cell 30. The chip select terminal CS of the memory circuit 2R stores basic data of four grid points required for interpolation calculation by the tetra-hydra method for pixel data to be processed among the memory circuits 2R, 2G, and 2B for each axis. An R-axis memory control signal CTR for selecting what to output is applied from the output switching circuit 50.
[0172]
On the output side of the R-axis memory circuit 2R, a data selector 38 having the same configuration as the data selector 42 in the first and second examples is provided, and on the output side of the data selector 38, an output buffer 36 is provided. . The control signal CT <b> 2 from the output switching circuit 50 is input to the data selector 38.
[0173]
In the memory cells 30 arranged in a two-dimensional manner, the even number (including 0) of the X address is connected so as to be commonly input to the input terminal IN1, and the odd number is connected so as to be commonly input to the input terminal IN2. Have been.
[0174]
Like the data selectors 42 of the first and second examples, the data selector 38 outputs the input data serially when the control signal CT2 is low L, and receives the input data when the control signal CT2 is high H. Output the crossed data.
[0175]
The interpolation processing unit 22 is provided with an input switching circuit 60 having substantially the same configuration as the output switching circuit 48 in the first and second examples. This input switching circuit 60 is different in that only the tetrahedron determination processing result by the tetrahedron determination unit 14 is input.
[0176]
The input switching circuit 60 converts basic data (α, α ′ or β, β ′) of four grid points required for interpolation calculation input from any two of the memory circuits 2R, 2G, 2B for each axis. Control signals CT31-33 and CT41-43 necessary for associating D1, D2, D3, and D4 are generated.
[0177]
In the configuration of the third example, the location where the control signals CT1, CT2, CT31-33, and CT41-43 are generated and the location where the circuit element for switching receiving the control signals is installed are different from those of the first and second examples. However, the basic data selection mechanism remains the same. However, since the X address setting circuit 32 is used as the circuit element that operates based on the control signal CT1, the basic data output from the memory circuits 2R, 2G, and 2B for each axis is divided into two basic data necessary for the interpolation operation. Only data.
[0178]
Therefore, according to the configuration of the third example (that is, the configuration of the third embodiment), only the basic data necessary for the interpolation operation can be read, and unnecessary memory access processing can be prevented. In the configurations of the first and second examples, data that is not necessary for the interpolation calculation is also read. Therefore, depending on the read method, there is a concern that the processing speed may be lower than in the conventional configuration and that the total power consumption may be increased. However, according to the third example, the processing speed hardly decreases, and the power consumption can be surely reduced.
[0179]
As described earlier in the second example, the configuration in which the two basic data output from the memory circuits 2R, 2G, and 2B for each axis are sequentially output in time series is applied to the third example. You can also. Illustration of the deformation is omitted.
[0180]
A series of processing such as tetrahedron determination and interpolation calculation for memory access described above can be executed by a hardware circuit as described above, but can also be executed by software. When a series of processing is executed by software, a program constituting the software can execute various functions by installing a computer incorporated in dedicated hardware or installing various programs. It is installed from a recording medium into a possible general-purpose personal computer or the like.
[0181]
This recording medium is a computer-distributed magnetic disk (including a flexible disk) and an optical disk (CD-ROM (Compact Disc-Read Only Memory)) on which the program is recorded, which is distributed to provide the program to the user. , A DVD (including a Digital Versatile Disc), a magneto-optical disk (including an MD (Mini Disc)), or a package medium formed of a semiconductor memory, etc. It may be constituted by a provided ROM or hard disk in which a program is recorded. Alternatively, a program constituting software may be provided via a communication network.
[0182]
For example, a storage medium storing a program code of software for realizing the functions of the above-described embodiments is supplied to a system or apparatus, and a computer (or CPU or MPU) of the system or apparatus stores the program code stored in the storage medium. , The effect described in the above embodiment can be achieved. In this case, the program code itself read from the storage medium implements the functions of the above-described embodiment.
[0183]
When the computer executes the readout program code, not only the functions of the above-described embodiments are realized, but also an OS (Operating System) running on the computer based on the instruction of the program code. A case where some or all of the actual processing is performed, and the functions of the above-described embodiments are realized by the processing.
[0184]
Further, after the program code read from the storage medium is written into a memory provided in a function expansion card inserted into the computer or a function expansion unit connected to the computer, the function expansion is performed based on the instruction of the program code. The CPU or the like provided in the card or the function expansion unit may perform part or all of the actual processing, and the processing may realize the functions of the above-described embodiments.
[0185]
As described above, the present invention has been described using the embodiment. However, the technical scope of the present invention is not limited to the scope described in the embodiment. Various changes or improvements can be made to the above-described embodiment without departing from the spirit of the invention, and embodiments with such changes or improvements are also included in the technical scope of the present invention.
[0186]
Further, the above embodiments do not limit the invention according to the claims (claims), and all combinations of the features described in the embodiments are not necessarily essential to the means for solving the invention. Absent. The embodiments described above include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent features. Even if some components are deleted from all the components shown in the embodiment, as long as the effect is obtained, a configuration from which some components are deleted can be extracted as an invention.
[0187]
For example, in the above embodiment, as a memory for storing grid point data, basic data in a direction common to the axis of the input data is divided into a plurality of groups, and a plurality of data are mapped (packed) to one address. All the data (in the case of the first or second embodiment) or two basic data (in the case of the third embodiment) are read out in parallel. It is not limited to such a method.
[0188]
For example, basic data in directions of axes orthogonal to each other with the input three axes inclined at 45 degrees may be divided into a plurality of groups and a plurality of data may be mapped (packed) to one address. Even with such a packing method, it is possible to handle all grid point data of the original three-dimensional LUT.
[0189]
However, in this case, the data on the axis passing through the origin is packed most and only the outermost data of the original three-dimensional LUT is packed, so that the same amount of memory can be used for each axis. Since the number of data associated with each address differs depending on the address, a memory space not actually used occurs.
[0190]
Further, the tilt angle is not limited to 45 degrees, but may be 60 degrees or any other angle. The inclination angle may be different depending on the axis. Also in these cases, all the grid point data of the original three-dimensional LUT can be handled by associating all the grid point data of the original three-dimensional LUT with addresses so as to be included in any of the packed groups. Is preferable.
[0191]
Note that some grid point data of the original three-dimensional LUT may not be included in any of the packed groups.
[0192]
Further, among the grid point data of the original LUT, for the grid point data that does not pass through the axis, new data generated by, for example, linear interpolation may be allocated as basic data corresponding to the grid point data.
[0193]
As described in the first to third embodiments, if the basic data in the direction common to the axis of the input data is divided into a plurality of groups and a plurality of data are packed in one address, the number of the packed addresses becomes the same. Memory space that is not used by being associated with the grid point data of the first three-dimensional LUT can be prevented, and all grid point data of the original three-dimensional LUT can be handled without omission. Good balance, such as being usable.
[0194]
Further, in the above embodiment, the unit cube forming the set of grid point data used when converting the input color data into the output color data is divided into six tetrahedrons and the input values (input pixels A typical example of four-point interpolation is a method for determining which tetrahedron the data) belongs to, and determining an output value (pixel data for output) corresponding to the input value by an interpolation operation in the corresponding tetrahedron. However, the present invention is not limited to four-point interpolation, but can be applied to other interpolation methods such as cubic interpolation (eight-point interpolation) and five-point interpolation. It is.
[0195]
In other words, the memory of less than the number of data for the interpolation operation site (effectively less than the number of vertices defining the polyhedron) is used, and the lattice point data of the original LUT is set in a predetermined direction (the axis is set according to the number of memories to be used). And a plurality of grid point data are associated with one address for each group and stored in the memory. At the time of the interpolation calculation processing, an interpolation calculation is required from the grouped data group. What is necessary is just a structure which extracts the data of a grid point.
[0196]
For example, in the case of an apparatus configuration for performing an 8-point interpolation operation, the number of memories to be used is not 8 but 7 or less. Similarly, in the case of an apparatus configuration for performing a 5-point interpolation operation, the number of memories to be used is 5 For example, the number of memories for holding grid point data can be reduced to less than the number of data for the interpolation operation site, and the total capacity of the memories required to achieve the same function can be reduced.
[0197]
In the above-described embodiment, an example has been described in which data of three colors R, G, and B are handled as input color data of k colors, and converted into four colors of Y, M, C, and K as output color data of j colors. However, as long as the number of color components is three or more for each of the input system and the output system, it is possible to change to a mode that handles another color system. Of course, it is possible to correspond to any of RGB, Lab, YCbCr, YMCK, etc. without depending on the color space.
[0198]
In the above embodiment, each grid point of a k-dimensional hypercube formed by 2 k grid points of a k-dimensional hypercube space determined based on k (specifically, 3) component data is described. Is treated as the original LUT, and the shape of the unit lattice is cubic. However, the shape of the unit lattice defined by the individual lattice points is not necessarily limited to a cube. .
[0199]
Further, in the above embodiment, the unit lattice (unit cube) is internally divided by a polyhedron (specifically, tetrahedron) having the same capacity. However, the polyhedron dividing the unit lattice is not necessarily of the same capacity. It does not have to be.
[0200]
【The invention's effect】
As is clear from the above description, in the present invention, when performing an interpolation operation in a polyhedron, a smaller number of independently controllable memory spaces than the number of data for the interpolation operation site are used, and the memory space is used. , The basic data corresponding to the grid point data associated with each grid point of the k-dimensional grid space defined by the input color signal elements of k colors is converted into a plurality of basic addresses in one address according to a predetermined procedure. Is packed and stored so as to be allocated, and among a plurality of basic data allocated to the same address, the basic data corresponding to the number of data for the interpolation operation site corresponding to the pixel data to be processed is extracted, and is extracted in the polyhedron. Interpolation calculation is performed.
[0201]
As a result, color data conversion can be realized with a small memory resource of less than the number of data for the interpolation operation site (four in the case of four-point interpolation), and power consumption and radiation noise can be reduced. .
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of a data conversion device according to the present invention.
FIG. 2 is a flowchart illustrating an outline of a processing procedure regarding conversion of color data in the data conversion device according to the first embodiment.
FIG. 3 is a diagram illustrating a lookup table for an R-axis constituting grid point data which is a representative value of output values.
FIG. 4 is a diagram illustrating a G-axis lookup table forming grid point data which is a representative value of output values.
FIG. 5 is a diagram illustrating a lookup table for the B-axis constituting grid point data as a representative value of output values.
FIG. 6 is a diagram illustrating a unit cube determination process (S100 to S102 in FIG. 2) in an arithmetic processing unit.
FIG. 7 is a diagram illustrating a tetrahedron determination process (S104 to S106 in FIG. 2) in the arithmetic processing unit.
FIG. 8 is a diagram illustrating an access memory specifying process (S108a in FIG. 2) and a 4-grid point specifying process (S108b in FIG. 2) in the arithmetic processing unit.
FIG. 9 is a diagram showing a positional relationship between input data and data in a three-dimensional LUT space.
FIG. 10 is a diagram showing a positional relationship between input data belonging to a tetrahedron 1 and data in a three-dimensional LUT space.
FIG. 11 is a diagram showing a positional relationship between input data belonging to a tetrahedron 2 and data in a three-dimensional LUT space.
FIG. 12 is a diagram showing a positional relationship between input data belonging to a tetrahedron 3 and data in a three-dimensional LUT space.
FIG. 13 is a diagram showing a positional relationship between input data belonging to a tetrahedron 4 and data in a three-dimensional LUT space.
FIG. 14 is a diagram showing a positional relationship between input data belonging to a tetrahedron 5 and data in a three-dimensional LUT space.
FIG. 15 is a diagram showing a positional relationship between input data belonging to a tetrahedron 6 and data in a three-dimensional LUT space.
16 is a diagram illustrating an interpolation coefficient calculation process (S102c in FIG. 2) and an interpolation calculation process (S102d in FIG. 2) in the calculation processing unit.
FIG. 17 is a block diagram showing a second embodiment of the data conversion device according to the present invention.
FIG. 18 is a block diagram showing a third embodiment of the data conversion device according to the present invention.
FIG. 19 is a block diagram illustrating a first example of a specific configuration of a data storage unit and a data selection unit.
FIG. 20 is a block diagram illustrating a second example of a specific configuration of the data storage unit and the data selection unit.
FIG. 21 is a block diagram illustrating an example of a specific configuration of a data storage unit, an address generation unit, and an interpolation operation processing unit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Data conversion apparatus, 2 ... Data storage part, 2R ... R-axis memory circuit, 2G ... G-axis memory circuit, 2B ... B-axis memory circuit, 4 ... Operation processing part, 4Y ... Y signal generation part, 4M ... M signal Generation unit, 4C ... C signal generation unit, 4K ... K signal generation unit, 10 ... address generation unit, 14 ... tetrahedron determination unit, 16 ... data selection unit, 20 ... interpolation coefficient generation unit, 22 ... interpolation processing unit, 30 ... memory cells, 32 ... X address setting circuits, 34 ... Y address setting circuits, 36 ... output buffers, 38, 42, 44, 46 ... data selectors, 40 ... latch circuits, 48, 50 ... output switching circuits, 60 ... inputs Switching circuit

Claims (12)

入力色データを出力色データに変換する際に用いられる格子点データに基づいて、前記入力色データの画素データごとに、当該画素データが前記格子点データの集合を構成する単位格子体の何れに属するのかを判定し、該当する単位格子体の中をさらに複数個の多面体に分割して前記画素データが何れの前記多面体に属するのかを判定し、該当する前記多面体内での補間演算により、入力された前記画素データに対応する出力用の画素データを決定するデータ変換方法において、
前記多面体に応じて規定される補間演算所用データ数よりも少ない数のそれぞれ独立に制御可能なメモリ空間を使用し、
ｋ色の入力色信号要素で規定されるｋ次元格子空間の各格子点に対応づけられた前記格子点データに対応する基礎データを所定の基準に従って複数のグループに分け、当該グループごとに、このグループ内の複数の前記基礎データを前記複数のメモリ空間の対応するものに格納し、
前記グループに対応付けられた前記複数の基礎データの中から、処理対象の画素データに対応する前記補間演算所用データ数分の基礎データを抽出し、この抽出した補間演算所用データ数分の基礎データを用いて、前記多面体内での補間演算を行なう
ことを特徴とするデータ変換方法。Based on the grid point data used when converting the input color data into the output color data, for each pixel data of the input color data, the pixel data is assigned to any of the unit grids constituting the set of the grid point data. It is determined whether the pixel data belongs to, the corresponding unit cell is further divided into a plurality of polyhedrons, and it is determined which of the polyhedrons the pixel data belongs to. A data conversion method for determining output pixel data corresponding to the pixel data,
Using a number of independently controllable memory spaces less than the number of data for the interpolation operation site defined according to the polyhedron,
The basic data corresponding to the grid point data associated with each grid point of the k-dimensional grid space defined by the input color signal elements of k colors is divided into a plurality of groups according to a predetermined criterion. Storing a plurality of said basic data in a group in a corresponding one of said plurality of memory spaces;
From the plurality of basic data associated with the group, basic data for the number of data for the interpolation operation site corresponding to pixel data to be processed is extracted, and basic data for the number of data for the extracted interpolation operation site are extracted. And performing an interpolation operation in the polyhedron by using the data conversion method. 前記処理対象の画素データが前記複数個の多面体のうちの何れに属するのかの判定結果に基づいて、当該画素データに対応する前記補間演算所用データ数分の基礎データを抽出することを特徴とする請求項１に記載のデータ変換方法。Based on a determination result as to which of the plurality of polyhedrons the pixel data to be processed belongs to, the basic data for the number of the data for the interpolation operation site corresponding to the pixel data is extracted. The data conversion method according to claim 1. 前記ｋ色が３色であって、前記多面体が出力色信号要素の各要素に対応する４面体であって、前記補間演算が４面体補間演算で各出力色信号要素ごとに構成され、出力色信号要素が３あるいは４であることを特徴とする請求項１に記載のデータ変換方法。The k colors are three colors, the polyhedron is a tetrahedron corresponding to each element of an output color signal element, and the interpolation operation is configured for each output color signal element by a tetrahedral interpolation operation, and 2. The data conversion method according to claim 1, wherein the number of signal elements is 3 or 4. 入力色データを出力色データに変換する際に用いられる格子点データに基づいて、前記入力色データの画素データごとに、当該画素データが前記格子点データの集合を構成する単位格子体の何れに属するのかを判定する単位格子体判定部と、当該単位格子体判定部により判定された該当する単位格子体の中をさらに複数個の多面体に分割して前記画素データが何れの前記多面体に属するのかを判定する多面体判定部と、当該多面体判定部により判定された該当する前記多面体内での補間演算により、入力された前記画素データに対応する出力用の画素データを決定する補間演算処理部とを備えたデータ変換装置において、
前記多面体に応じて規定される補間演算所用データ数よりも少ない数のそれぞれ独立に制御可能な複数のメモリ空間を具備し、ｋ色の入力色信号要素で規定されるｋ次元格子空間の各格子点に対応づけられた前記格子点データに対応する基礎データを格納するデータ格納部であって、前記基礎データを所定の基準に従って複数のグループに分け、当該グループごとに、このグループ内の複数の前記基礎データを前記複数のメモリ空間の対応するものに格納するデータ格納部と、
前記データ格納部に格納されている前記グループに対応付けられた前記複数の基礎データの中から、処理対象の画素データに対応する前記補間演算所用データ数分の基礎データを抽出する基礎データ抽出部とを備え、
前記補間演算処理部は、前記基礎データ抽出部により抽出された前記補間演算所用データ数分の基礎データを用いて、前記多面体内での補間演算を行なうことを特徴とするデータ変換装置。Based on the grid point data used when converting the input color data into the output color data, for each pixel data of the input color data, the pixel data is assigned to any of the unit grids constituting the set of the grid point data. A unit lattice body determining unit that determines whether the pixel data belongs to, and the corresponding unit lattice body determined by the unit lattice body determining unit is further divided into a plurality of polyhedrons, and to which of the polyhedrons the pixel data belongs A polyhedron determination unit, and an interpolation calculation processing unit that determines output pixel data corresponding to the input pixel data by interpolation calculation in the corresponding polyhedron determined by the polyhedron determination unit. In the provided data conversion device,
A plurality of independently controllable memory spaces smaller than the number of data for the interpolation calculation office defined according to the polyhedron, and each grid of a k-dimensional grid space defined by input color signal elements of k colors A data storage unit for storing basic data corresponding to the grid point data associated with points, wherein the basic data is divided into a plurality of groups according to a predetermined criterion, and for each of the groups, a plurality of A data storage unit that stores the basic data in a corresponding one of the plurality of memory spaces;
A basic data extraction unit for extracting, from the plurality of basic data associated with the group stored in the data storage unit, basic data corresponding to the number of data for the interpolation operation site corresponding to pixel data to be processed; With
The data conversion device, wherein the interpolation calculation processing unit performs an interpolation calculation in the polyhedron using the basic data for the number of the data for the interpolation calculation site extracted by the basic data extraction unit. 前記メモリ空間の数は、前記入力色データの構成要素の数であるｋと同じであって、
前記データ格納部は、前記ｋ次元を確定するそれぞれ独立なｋ個の軸の方向に沿って、前記基礎データをグループに分ける
ことを特徴とする請求項４に記載のデータ変換装置。The number of the memory spaces is the same as k, which is the number of components of the input color data,
The data conversion device according to claim 4, wherein the data storage unit divides the basic data into groups along directions of k independent axes that determine the k dimension. 前記処理対象の画素データが前記複数個の多面体のうちの何れに属するのかについての前記多面体判定部による判定結果に基づいて、グループ分けされて格納されている前記基礎データのうちの前記処理対象の画素データに対応する前記補間演算所用データ数分の基礎データを含むグループの格納位置を示す読出アドレスを前記データ格納部に設定するアドレス設定部を備えたことを特徴とする請求項４または５に記載のデータ変換装置。Based on the determination result by the polyhedron determination unit as to which of the plurality of polyhedrons the pixel data of the processing target belongs to, the processing target of the basic data stored in a grouped manner. 6. The data storage unit according to claim 4, further comprising: an address setting unit that sets a read address indicating a storage position of a group including basic data for the number of data for the interpolation operation site corresponding to pixel data in the data storage unit. Data conversion device as described in the above. 前記基礎データ抽出部は、前記アドレス設定部により設定されているアドレスに対応する前記グループ内の複数の基礎データを全て読み出し、この読み出した複数の基礎データの中から、前記処理対象の画素データに対応する前記補間演算所用データ数分の基礎データを抽出することを特徴とする請求項６に記載のデータ変換装置。The basic data extraction unit reads all of the plurality of basic data in the group corresponding to the address set by the address setting unit, and from among the read plurality of basic data, the pixel data to be processed. 7. The data conversion apparatus according to claim 6, wherein basic data corresponding to the number of the corresponding data for the interpolation operation site is extracted. 前記基礎データ抽出部は、前記処理対象の画素データが前記複数個の多面体のうちの何れに属するのかについての前記多面体判定部による判定結果に基づいて、前記読み出した複数の基礎データの中から、前記処理対象の画素データに対応する前記補間演算所用データ数分の基礎データを特定することを特徴とする請求項７に記載のデータ変換装置。The basic data extraction unit, based on a determination result by the polyhedron determination unit as to which of the plurality of polyhedrons the pixel data to be processed belongs to, from among the read plurality of basic data, 8. The data conversion apparatus according to claim 7, wherein basic data for the number of data for the interpolation operation site corresponding to the pixel data to be processed is specified. 前記データ格納部は、前記処理対象の画素データに対応する前記基礎データを含むグループ内の複数の基礎データの中から、前記補間演算所用データ数分の基礎データのみを読出可能に構成されており、
前記アドレス設定部は、前記基礎データ抽出部の機能を備えるとともに、前記処理対象の画素データが前記複数個の多面体のうちの何れに属するのかについての前記多面体判定部による判定結果に基づいて、前記処理対象の画素データに対応する前記補間演算所用データ数分の基礎データの格納位置を示す読出アドレスを前記データ格納部に設定する
ことを特徴とする請求項６に記載のデータ変換装置。The data storage unit is configured to be able to read only the basic data for the number of the data for the interpolation operation site from among a plurality of basic data in the group including the basic data corresponding to the pixel data to be processed. ,
The address setting unit, having the function of the basic data extraction unit, based on a determination result by the polyhedron determination unit as to which of the plurality of polyhedrons the pixel data to be processed belongs, 7. The data conversion device according to claim 6, wherein a read address indicating a storage position of basic data corresponding to the number of data for the interpolation operation site corresponding to pixel data to be processed is set in the data storage unit. 前記単位格子体判定部は、前記処理対象の画素データの上位ｍビットのデータに基づいて当該画素データが属する前記単位格子体を特定するものであり、
前記多面体判定部は、前記単位格子体判定部により前記処理対象の画素データが属すると判定された前記単位格子体について、当該画素データの下位ｎビットのデータに基づいて当該画素データが属する前記多面体を特定するものであり、
前記基礎データ抽出部は、前記処理対象の画素データの上位ｌ（エル）ビットのデータに基づいて、前記処理対象の画素データに対応する前記補間演算所用データ数分の基礎データを抽出するものである
ことを特徴とする請求項４から９のうち何れか１項に記載のデータ変換装置。The unit lattice body determination unit is for identifying the unit lattice body to which the pixel data belongs, based on upper m-bit data of the pixel data to be processed,
The polyhedron determination unit is configured to determine, for the unit grid body to which the pixel data to be processed belongs by the unit grid body determination unit, the polyhedron to which the pixel data belongs based on lower n bits of the pixel data. To identify the
The basic data extraction unit is configured to extract basic data for the number of the data for the interpolation operation site corresponding to the pixel data to be processed, based on data of upper l bits of the pixel data to be processed. The data converter according to any one of claims 4 to 9, wherein: 前記補間演算処理部は、前記処理対象の画素データが前記複数個の多面体のうちの何れに属するのかについての前記多面体判定部による判定結果に基づいて、当該画素データが属する前記多面体に応じた補間係数を前記処理対象の画素データの下位ｎビットのデータを使用して求める補間係数生成部と、当該補間係数生成部により求められた補間係数と前記基礎データ抽出部により抽出された前記複数個の基礎データとを用いて前記多面体内での補間演算を行なう補間処理部とを含むことを特徴とする請求項４から１０のうちの何れか１項に記載のデータ変換装置。The interpolation operation processing unit is configured to perform interpolation according to the polyhedron to which the pixel data belongs based on a determination result by the polyhedron determination unit as to which of the plurality of polyhedrons the pixel data to be processed belongs. An interpolation coefficient generation unit that obtains a coefficient by using lower-order n-bit data of the pixel data to be processed; and the interpolation coefficient obtained by the interpolation coefficient generation unit and the plurality of interpolation coefficients extracted by the basic data extraction unit. The data conversion device according to any one of claims 4 to 10, further comprising an interpolation processing unit that performs an interpolation operation within the polyhedron using basic data. 前記データ格納部は、出力色信号要素である４色に対応する前記多面体としての４面体に応じて規定される前記補間演算所用データ数である４つよりも少ない３つの前記メモリ空間のそれぞれに、前記ｋ色としての３色の各軸方向のうちの何れかについて、前記所定の順に従ってグループに分けるものであり、
前記多面体判定部は、前記単位格子体判定部が特定した単位立方体を分割した６つの前記４面体のうちの、前記処理対象の入力された３色の画素データが属する前記４面体を、前記処理対象の画素データの下位ｎビットのデータに基づいて特定するものであり、
前記基礎データ抽出部は、前記データ格納部における前記各々のアドレスに対応付けられた前記複数の基礎データの中から、処理対象の画素データに対応する前記補間演算所用データ数としての４つの基礎データを抽出し、
前記補間演算処理部は、前記基礎データ抽出部により抽出された前記４つの基礎データを用いて、４面体補間演算を行なうものである
ことを特徴とする請求項４から１１のうち何れか１項に記載のデータ変換装置。The data storage unit stores, in each of the three memory spaces, which is less than four, which is the number of data for the interpolation operation office, defined in accordance with the tetrahedron as the polyhedron corresponding to the four colors as the output color signal elements. , One of the three axial directions of the k colors is divided into groups according to the predetermined order,
The polyhedron determination unit is configured to, among the six tetrahedrons obtained by dividing the unit cube specified by the unit lattice determination unit, process the tetrahedron to which the input three-color pixel data to be processed belongs. It is specified based on data of lower n bits of the target pixel data,
The basic data extraction unit is configured to output, from among the plurality of basic data associated with each of the addresses in the data storage unit, four basic data as the number of data for the interpolation operation station corresponding to pixel data to be processed. Extract
12. The apparatus according to claim 4, wherein the interpolation operation processing unit performs a tetrahedral interpolation operation using the four basic data extracted by the basic data extraction unit. A data conversion device according to claim 1.
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