JP2004111562A

JP2004111562A - Element substrate, method for manufacturing the same, electro-optical device, and projective display apparatus

Info

Publication number: JP2004111562A
Application number: JP2002270502A
Authority: JP
Inventors: Jun Saito; 齊藤　潤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-09-17
Filing date: 2002-09-17
Publication date: 2004-04-08

Abstract

<P>PROBLEM TO BE SOLVED: To provide an electro-optical device constituting an electro-optical substrate which can remarkably shorten the manufacturing process, eliminate troublesomeness in design and reduce the cost, and to provide a method of manufacturing the device and a projective display apparatus. <P>SOLUTION: In a liquid crystal device, a MOSFET 30 for pixel switching and a MOSFET 80 for a peripheral circuit have the same P-conduction type of the inversion area of a semiconductor layer forming a channel area when the MOSFET is turned on, and respectively have channel semiconductor layer areas 1a and 2a whose film thicknesses are different from each other. However, channel doping conditions to the channel areas 1a and 2a are simultaneously performed on a same condition before a process of turning the film thickness of the MOSFET 30 for pixel switching from a second film thickness to a first film thickness by thermal treatment. The condition at this time is set to be a condition of optimizing the threshold voltage of the MOSFET 30 for pixel switching and reducing a leakage current value. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、金属酸化物半導体電界効果型トランジスタ（以下適宜、ＭＯＳＦＥＴと称す）により画素電極をアクティブマトリクス駆動する、所謂ＭＯＳＦＥＴアクティブマトリクス駆動方式の電気光学装置等を構成する素子基板、該素子基板と対向する対向基板との間に保持された電気光学物質を有する電気光学装置、および電子機器をライトバルブとして用いたことを特徴とする投射型表示装置などの技術分野に係る。
【０００２】
【従来の技術】
絶縁体層上に設けられた単結晶シリコン層を半導体装置の形成に利用するＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）技術は、α線耐性、ラッチアップ特性、あるいはショートチャンネルの抑制効果など、通常の単結晶シリコン層では達成し得ない優れた特性を示すため、各種の電気光学装置にも用いられつつある。例えば、各種の電気光学装置のうち、投射型表示装置のライトバルブとして用いられているアクティブマトリクス型の液晶装置のＭＯＳＦＥＴアレイ基板では、支持基板上に絶縁体層を挟んで配設されている島状のＭＯＳＦＥＴのチャンネル領域を形成する単結晶半導体層のうち、画素部に形成された第一の膜厚の単結晶半導体層を用いて画素スイッチング用のＭＯＳＦＥＴがマトリクス状に形成されるとともに、周辺回路部に形成された第二の膜厚の単結晶半導体層を用いて周辺回路用のＭＯＳＦＥＴが形成される。
【０００３】
ここで、画素スイッチング用のＭＯＳＦＥＴを構成する単結晶半導体層は、光リーク電流を抑制するために極めて薄くすることが好ましい。光リーク電流を抑制するという観点では、従来も、ＭＯＳＦＥＴアレイ基板を裏面側（光入射側）からみたときに、画素スイッチング用のＭＯＳＦＥＴに重なる領域に遮光層を形成する対策が採られているが、単結晶シリコン層を用いて高性能のＭＯＳＦＥＴを形成すると、単結晶シリコンの高い光起電能力に起因して、通常の遮光層だけでは防ぐことの出来ない層間などからの迷光によりＭＯＳＦＥＴに光リーク電流が流れる。その結果、光リーク電流により、画素部の電気光学物質に印加される電圧が変動し、フリッカなどで表示品位が著しく低下するという問題がある。このような光リーク電流の問題は、直視型に比較して強い光が入射する電気光学装置、例えば具体的には、液晶装置が投射型表示装置のライトバルブとして用いられた場合、特に顕著である。一方、周辺回路用のＭＯＳＦＥＴでは、画素スイッチング用のＭＯＳＦＥＴよりも耐電圧が高く、かつ、大きな電流を流せることが求められるが、上記の光リーク電流対策として、単結晶シリコン層の膜厚を比較的厚くした場合には、このような要求に対応することができない。
【０００４】
そこで、従来は、画素スイッチング用のＭＯＳＦＥＴのチャンネル領域を形成する半導体層の膜厚は比較的薄く、従って完全空乏化する単結晶シリコン層から形成し、周辺回路用のＭＯＳＦＥＴのチャンネル領域を形成する半導体層の膜厚は画素スイッチング用のＭＯＳＦＥＴのチャンネル領域を形成する半導体層の膜厚よりも厚く、従って部分的に空乏化する単結晶シリコン膜から形成することが検討されている。但し、このように単結晶シリコン層の膜厚を変更した場合、当然のことながら、画素スイッチング用のＭＯＳＦＥＴと周辺回路用のＭＯＳＦＥＴとでは閾値電圧やリーク電流値を代表とするトランジスタ特性が異なる。そこで、フリッカ等の低減とそれに伴う表示品位の向上を目的として、画素スイッチング用のＭＯＳＦＥＴの閾値電圧を最適化する。さらに、画素スイッチング用のＭＯＳＦＥＴにおいてはリーク電流値が少ないことがシビアに要求されるため、リーク電流値を低減する。これらを実現するために、画素スイッチング用のＭＯＳＦＥＴのチャンネル領域を形成する単結晶半導体層の膜厚を、熱処理により第二の膜厚から第一の膜厚の厚さにする工程の後に、それぞれにチャンネルドープを一度ずつ行い、不純物イオンのドーズ量を各々に最適な条件に設定している（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平８−２５０７４２号公報
【０００６】
【発明が解決しようとする課題】
このように、従来は、同一の導電型の画素スイッチング用のＭＯＳＦＥＴと周辺回路用のＭＯＳＦＥＴであっても、それぞれのチャンネル領域を形成する半導体層に対してチャンネルドープを各々２回に分けて行い、チャンネルドープを行う際の不純物イオンのドーズ量を異なる条件に設定していた。その結果、製造工程数、特にフォトリソグラフの工程数が増して多くのイオン注入用のレチクルを必要としたり、製造プロセスの多さ、設計の煩雑さ、ならびに高い製造コストになるといった課題があった。
上では投射型表示装置のライトバルブとして用いる液晶装置の例を挙げて説明したが、上記の問題点は液晶装置に限るものではなく、異なる膜厚を有する半導体層を用いた複数種の素子を搭載する他の電気光学装置にも共通の問題である。
【０００７】
以上の問題点に鑑みて、本発明の目的は、同一の導電型の複数種のＭＯＳＦＥＴにおいて、チャンネル領域を形成する単結晶半導体層の膜厚を変更した場合でも製造プロセスの短縮、設計の煩雑さの解消、ならびに大幅な低コスト化を図ることができる素子基板およびその製造方法を提供することにある。また、特に画素スイッチング用のＭＯＳＦＥＴにおいてシビアに要求される閾値電圧の最適化、ならびにリーク電流の低減が可能な電気光学装置、および投射型表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明の素子基板は、支持基板上に絶縁体層を介して形成された半導体層のうち、第１の領域内に形成された第１の半導体層を用いて第１の非線形素子がマトリクス状に形成されているとともに、前記第１の領域とは相異なる第２の領域内に形成された第２の半導体層を用いて第２の非線形素子が形成された素子基板であって、前記第１の半導体層は第１の膜厚にて形成されるとともに、前記第２の半導体層は第２の膜厚にて形成されてなり、前記第１の膜厚は前記第２の膜厚よりも膜厚が薄く、前記第１の半導体層にドープされた不純物イオンのドーズ量と前記第２の半導体層にドープされた不純物イオンのドーズ量とが等しいことを特徴とする。また、前記第１の非線形素子の閾値電圧と前記第２の非線形素子の閾値電圧が異なるものとすることができる。
【０００９】
本発明の素子基板では、画素部で画素スイッチング用のトランジスタを構成する第１の膜厚で第１の導電型のチャンネル領域を形成する半導体層の膜厚を薄くして完全空乏型のトランジスタとすることにより、光リーク電流を抑制している。一方、周辺回路用のトランジスタを構成する第２の膜厚のチャンネル領域を形成する半導体層の膜厚を厚くして部分空乏化するトランジスタとすることにより、耐電圧を高め、かつ、画素スイッチング用のトランジスタよりも大きな電流を流せるようにしてある。このようにトランジスタの用途によってチャンネル領域を形成する半導体層の厚さを変更してあるが、画素スイッチング用の前記第１の膜厚で第１の導電型のチャンネル領域を形成する半導体層のトランジスタと、周辺回路用の前記第２の膜厚で第一の導電型のチャンネル領域を形成する半導体層のトランジスタとは、チャンネルドープされた不純物イオンのドーズ量が等しいものである。すなわち、不純物イオンのドーズ量を画素スイッチング用のトランジスタの閾値電圧を最適化する条件に設定すると、周辺回路用のＭＯＳＦＥＴでは最適な閾値電圧がずれてしまうが、それでも、本発明では、例えば周辺回路用のトランジスタの閾値電圧が正側に１．０　Ｖ程度ずれていても周辺回路を十分、駆動することができる。それ故、本発明によれば、第１の膜厚で第１の導電型の画素スイッチング用のトランジスタと、第２の膜厚で第１の導電型の周辺回路用のトランジスタとにおいて単結晶半導体層の膜厚を変更した場合でも、チャンネルドープを同時に行うことができ、製造プロセスの短縮、設計の煩雑さの解消、ならびに大幅な低コスト化を図ることができる。
【００１０】
また、本発明の素子基板の製造方法は、支持基板上に絶縁体層を介して形成された半導体層のうち、第１の領域内に形成された第１の半導体層を用いて第１の非線形素子がマトリクス状に形成されているとともに、前記第１の領域とは相異なる第２の領域内に形成された第２の半導体層を用いて第２の非線形素子が形成された素子基板の製造方法であって、前記第１の半導体層および前記第２の半導体層に対して同一の条件で同時に不純物イオンを注入した後、前記第１の半導体層を第１の膜厚にて形成し、前記第２の半導体層を前記第１の膜厚よりも膜厚が薄い第２の膜厚にて形成することにより、前記第１の半導体層にドープされた不純物イオンのドーズ量と前記第２の半導体層にドープされた不純物イオンのドーズ量とが等しい前記第１の非線形素子および前記第２の非線形素子を形成することを特徴とする。また、前記第１の非線形素子の閾値電圧と前記第２の非線形素子の閾値電圧が異なるものとすることができる。
【００１１】
本発明の素子基板の製造方法によれば、上述したように、第１の導電型の周辺回路用のトランジスタとにおいて単結晶半導体層の膜厚を変更した場合でも、チャンネルドープを同時に行うことができるので、製造プロセスの短縮、設計の煩雑さの解消、ならびに大幅な低コスト化を図ることができる。
【００１２】
本発明において、前記第１の導電型のトランジスタがＯＮしたときのチャンネル領域の導電型はＰ型であり、第２の導電型のトランジスタがＯＮしたときのチャンネル領域の導電型はＮ型であることが好ましい。このように構成すると、半導体層がキャリアの移動度の高い単結晶シリコン層などからなる場合であっても、トランジスタがＯＮしたときのチャンネル領域の導電型がＰ型のトランジスタではキャリアが正孔であり、電子と比較して１／３程度の移動度になる。従って、キャリアによるチャンネル領域を形成する半導体層とソース部やドレイン部とのＰＮ接合部における電子正孔対の生成を抑制することができる。加えて、チャンネル領域を形成する半導体層の電位を固定するボディコンタクトを設置する必要がないので、画素部の開口率を大きく取ることができる。
【００１３】
本発明において、前記第１の導電型のトランジスタがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型はＰ型であることが好ましい。すなわち、画素スイッチング用のトランジスタがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型、および周辺回路用のトランジスタがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型のいずれもが、Ｐ型であることが好ましい。このように構成すると、チャンネル領域を形成する半導体層がキャリアの移動度の高い単結晶シリコン層などからなる場合であっても、トランジスタがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型がＰ型のトランジスタではキャリアが正孔であり、電子と比較して１／３程度の移動度になる。従って、キャリアによる電子正孔対の生成を抑制することができる。加えて、チャンネルの電位を固定するボディコンタクトを設置する必要がないので、画素部の開口率を大きく取ることができる。
【００１４】
本発明において、前記画素部に形成された画素部で画素スイッチング用のトランジスタの第１の膜厚の半導体層におけるチャンネル領域の厚さは３０ｎｍから８０ｎｍまでの範囲内であることが好ましく、前記周辺回路部に形成された周辺回路用のトランジスタの第２の膜厚のチャンネル領域を形成する半導体層におけるチャンネル領域の厚さは１５０ｎｍから５００ｎｍまでの範囲内であることが好ましい。チャンネル領域の厚さが８０ｎｍ以下であれば、チャンネル領域の不純物濃度が高くても、空乏層の拡がりよりもチャンネル層の膜厚が薄くなる結果、完全空乏型のトランジスタを得ることが可能となる。一方、チャンネル領域の厚さが３０ｎｍ以上であれば、トランジスタの閾値電圧などのばらつきを小さくすることも可能となる。さらに、このような膜厚に設定されたチャンネル領域では、チャンネル領域を形成する半導体層とソース部やドレイン部とのＰＮ接合部における光励起によって生じた電子正孔対による光リーク電流が小さいので、高い表示品位の電気光学装置を得ることが可能となる。
【００１５】
本発明において、前記第２の膜厚の周辺回路用のトランジスタのチャンネル領域を形成する半導体層は、部分空乏型のチャンネル領域を備え、前記第一の膜厚の画素スイッチング用のトランジスタのチャンネル領域を形成する半導体層は、完全空乏型のチャンネル領域を備えていることが好ましい。
本発明において、前記画素スイッチング用のトランジスタのチャンネル領域を形成する半導体層のチャンネル領域の導電型と、前記周辺回路用のトランジスタのチャンネル領域を形成する半導体層のチャンネル領域の導電型が同一の半導体層とは、チャンネルドープされた不純物イオンのドーズ量が等しい。
ここで、前記不純物イオンのドーズ量は、前記画素スイッチング用のＭＯＳＦＥＴの閾値電圧を最適化する条件に設定されている。
【００１６】
本発明において、前記単結晶半導体層は、例えば、単結晶シリコン層である。本発明において、前記支持基板は、石英基板であることが好ましい。支持基板として、石英基板を用いれば、ＭＯＳＦＥＴの製造プロセスに対して、１１５０℃程度までの高温プロセスを適用できる。このため、高性能なＭＯＳＦＥＴを得ることが可能となる。
本発明において、前記支持基板としてガラス基板を用いてもよい。このようにガラス基板を用いれば、電気光学装置の低コスト化を図ることができる。
【００１７】
本発明に係る電気光学装置は、例えば、液晶装置である。このような液晶装置では、前記電気光学物質として、前記素子基板と、該素子基板に対して対向配置された対向基板との間に保持された液晶が用いられる。
本発明に係る素子基板は、該素子基板を含む電気光学装置、該電気光学装置を具備する電子機器、この中で特に投射型表示装置のライトバルブなどとして用いられる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
（液晶装置の全体構成）
図１は、本発明が適用される液晶装置（電気光学装置）をその上に形成された各構成要素と共に対向基板の側から見た平面図であり、図２は、対向基板を含めて示す図１のＨ−Ｈ′断面図である。
【００１９】
図１において、液晶装置２００のＭＯＳＦＥＴアレイ基板１０の上には、シール材５２がその縁に沿って設けられており、その内側領域では、遮光性材料からなる見切り用の額縁５３によって画素部１０ａが規定されている。画素部１０ａの外側の領域（周辺回路部）には、データ線駆動回路１０１および実装端子１０２がＭＯＳＦＥＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って形成されている。
走査線に供給される走査信号の遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０１を画素部１０ａの辺に沿って両側に配列してもよい。例えば、奇数列のデータ線は画素部１０ａの一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は画素部１０ａの反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路１０１の形成面積を拡張することが出来るため、複雑な回路を構成することが可能となる。さらに、ＭＯＳＦＥＴアレイ基板１０の残る一辺には、画素部１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられており、さらにまた、額縁５３の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＭＯＳＦＥＴアレイ基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が形成されている。
【００２０】
そして、図２に示すように、図１に示したシール材５２とほぼ同じ輪郭をもつ対向基板２０がこのシール材５２によりＭＯＳＦＥＴアレイ基板１０に固着されている。なお、シール材５２は、ＭＯＳＦＥＴアレイ基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。
【００２１】
詳しくは後述するが、ＭＯＳＦＥＴアレイ基板１０には、画素電極９ａがマトリクス状に形成されている。これに対して、対向基板２０には、ＭＯＳＦＥＴアレイ基板１０に形成されている画素電極９ａの縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜が形成され、その上層側にはＩＴＯ膜からなる対向電極２１が形成されている。
【００２２】
このように形成した液晶装置２００は、たとえば、後述する投射型液晶表示装置（液晶プロジェクタ）において使用される。この場合、３枚の液晶装置２００がＲＧＢ用のライトバルブとして各々使用され、各液晶装置２００の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、前記した各形態の液晶装置２００にはカラーフィルタが形成されていない。
【００２３】
但し、対向基板２０において各画素電極９ａに対向する領域にＲＧＢのカラーフィルタをその保護膜とともに形成することにより、投射型液晶表示装置以外にも、後述するモバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器において直視型のカラー液晶表示装置として用いることができる。
さらに、対向基板２０に対して、各画素に対応するようにマイクロレンズを形成することにより、入射光の画素電極９ａに対する集光効率を高めることができるので、明るい表示を行うことができる。さらにまた、対向基板２０に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、ＲＧＢ色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。
【００２４】
次に、アクティブマトリクス型の液晶装置の電気的構成および動作について、図３ないし図１１を参照して説明する。
図３は、液晶装置２００の画素部１０ａを構成するためにマトリクス状に形成された複数の画素における各種素子、および配線などの等価回路図である。図４は、データ線、走査線、画素電極などが形成されたＭＯＳＦＥＴアレイ基板において相隣接する画素の平面図である。図５は、図４のＡ−Ａ′線に相当する位置での断面、およびＭＯＳＦＥＴアレイ基板と対向基板との間に電気光学物質としての液晶を封入した状態の断面を示す説明図である。なお、これらの図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２５】
図３において、液晶装置２００の画素９ａにおいて、マトリクス状に形成された複数の画素の各々には、画素電極９ａ、および画素電極９ａを制御するための画素スイッチング用のＭＯＳＦＥＴ３０が形成されており、画素信号を供給するデータ線６ａが当該ＭＯＳＦＥＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画素信号Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。また、ＭＯＳＦＥＴ３０のゲートには走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍを、この順に線順次で印加するように構成されている。
【００２６】
画素電極９ａは、ＭＯＳＦＥＴ３０のドレインに電気的に接続されており、スイッチング素子であるＭＯＳＦＥＴ３０を一定期間だけそのオン状態とすることにより、データ線６ａから供給される画素信号Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極９ａを介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。
【００２７】
液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過する際に変調され、液晶パネルの外部にある偏光フィルムにより遮られ、階調表示を行う。ノーマリーブラックモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過する際に変調とされ、液晶パネルの外部にある偏光フィルムにより通過する光量により、全体として液晶装置２００からは画像信号に応じたコントラストを持つ光が出射する。
【００２８】
ここで、保持された画素信号がリークするのを防ぐことを目的に、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０（キャパシタ）を付加することがある。この蓄積容量７０によって、画素電極９ａの電圧は、例えば、ソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる液晶装置が実現できる。なお、蓄積容量７０を形成する方法としては、容量を形成するための配線である容量線３ｂとの間に形成する場合、あるいは前段の走査線３ａとの間に形成する場合もいずれであってもよい。
【００２９】
（画素部の構成）
図４において、液晶装置２００のＭＯＳＦＥＴアレイ基板１０上には、マトリクス状に複数の透明な画素電極９ａ（点線で囲まれた領域）が各画素毎に形成され、画素電極９ａの縦横の境界領域に沿ってデータ線６ａ（一点鎖線で示す）、走査線３ａ（実線で示す）、および容量線３ｂ（実線で示す）が形成されている。
これらの配線のうち、データ線６ａは、コンタクトホール５を介して単結晶シリコン層からなる半導体層１ａのうち、後述するソース領域に電気的接続されており、また、画素電極９ａは、コンタクトホール８を介して半導体層１ａのドレイン領域に電気的接続されている。さらに、半導体層１ａのうち、チャンネル領域に対向するように走査線３ａが配置されており、走査線３ａはゲート電極として機能する。容量線３ｂは、走査線３ａに沿ってほぼ直線状に伸びる本線部（即ち、平面的に見て、走査線３ａに沿って形成された第一領域）と、データ線６ａと交差する箇所からデータ線６ａに沿って前段側（図中、上向き）に突出した突出部（平面的に見て、データ線６ａに沿って延設された第二領域）とを有する。
【００３０】
また、ＭＯＳＦＥＴアレイ基板１０には、図４に右上がりの斜線を付して示すように、遮光膜１１ａが形成されている。この遮光膜１１ａは、各画素において、半導体層１ａのチャンネル領域を含むＭＯＳＦＥＴ３０を、ＭＯＳＦＥＴアレイ基板１０の側から見て覆うように形成され、容量線３ｂの本線部に対向して走査線３ａに沿って直線状に伸びる本線部と、データ線６ａと交差する箇所からデータ線６ａに沿って隣接する段側（即ち、図中下向き）に突出した突出部とを有する。この遮光膜１１ａの各段（画素行）における下向きの突出部の先端は、データ線６ａ下において次段における容量線３ｂの上向きの突出部の先端と重ねられている。
【００３１】
図５において、ＭＯＳＦＥＴアレイ基板１０の基体は、後述する貼り合せ基板からなり、対向基板２０の基体は、石英基板や耐熱性ガラス板などの透明基板１０からなる。
ＭＯＳＦＥＴアレイ基板１０には画素電極９ａが形成されており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が形成されている。画素電極９ａは、たとえばＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）膜等の透明な導電性薄膜からなる。配向膜１６は、たとえばポリイミド薄膜などの有機薄膜に対してラビング処理を行うことや、ＳｉＯ等の無機物を斜方蒸着により成膜することにより形成される。
【００３２】
ＭＯＳＦＥＴアレイ基板１０の画素部１０ａにおいて、各画素電極９ａに隣接する位置には、各画素電極９ａをスイッチング制御する画素スイッチング用のＭＯＳＦＥＴ３０が形成されている。
本形態において、画素スイッチング用のＭＯＳＦＥＴ３０がＯＮした時のチャンネル領域を形成する半導体層のチャンネル領域の反転領域は、Ｐ型として構成されている。
【００３３】
また、貼り合せ基板の内部には、ＭＯＳＦＥＴ３０と平面的に重なる領域に遮光膜１１ａが形成されている。従って、ＭＯＳＦＥＴアレイ基板１０の側からの戻り光などが画素スイッチング用ＭＯＳＦＥＴ３０のチャンネル領域１ａ’、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃに入射することを防ぐことができる。なお、遮光膜１１ａは、不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｂの単体膜や合金膜、あるいは金属シリサイドなどから構成される。このような材料から構成すれば、ＭＯＳＦＥＴアレイ基板１０を製造する際、遮光膜１１ａの形成工程以降に行われる画素スイッチング用のＭＯＳＦＥＴ３０の形成工程で行う高温処理に遮光膜１１ａが耐えることができる。
【００３４】
また、遮光膜１１ａの表面側には、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラスやシリコン酸化膜からなる層間絶縁膜１２が形成され、この層間絶縁膜１２の表面側にＭＯＳＦＥＴ３０が形成されている。すなわち、層間絶縁膜１２は、ＭＯＳＦＥＴ３０を構成する半導体層１ａを遮光膜１１ａから電気的に絶縁するために設けられるものである。
【００３５】
画素スイッチング用のＭＯＳＦＥＴ３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有しており、半導体層１ａには、走査線３ａからの電界によりチャンネルが形成されるチャンネル領域１ａ′、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ、並びに高濃度ドレイン領域１ｅが形成されている。また、半導体層１ａの上層側には、この半導体層１ａと走査線３ａとを絶縁するゲート絶縁膜２が形成されている。
ここで、ＭＯＳＦＥＴ３０を構成するのに用いた半導体層１ａ（第一の膜厚の半導体層）は、単結晶シリコン層であり、チャンネル領域１ａ′には、後述する条件で不純物イオンがドープされている。
【００３６】
このように構成したＭＯＳＦＥＴ３０の表面側には、シリコン酸化膜などからなる層間絶縁膜４１、４２、４３が形成されている。層間絶縁膜４２の表面には、データ線６ａが形成され、このデータ線６ａは、層間絶縁膜４１、４２に形成されたコンタクトホール８１、容量絶縁膜３０３に形成されたコンタクトホール８２を介して高濃度ソース領域１ｄに電気的に接続している。層間絶縁膜４３の表面にはＩＴＯ膜からなる画素電極９ａが形成されている。画素電極９ａは、層間絶縁膜４２、４３に形成されたコンタクトホール８５、およびゲート絶縁膜２に形成されたコンタクトホール８３を介して高濃度ドレイン領域１ｅに電気的に接続している。この画素電極９ａの表面側にはポリイミド膜からなる配向膜１６が形成されている。
【００３７】
また、高濃度ドレイン領域１ｅからは、絶縁膜（誘電体膜）４１に形成されたコンタクトホール８３を介して、走査線と同層の容量線３ｂが上電極として対向することにより、蓄積容量７０が構成されている。また、遮光膜１１ａは電位が固定されている。加えて、この遮光膜１１ａは例えば容量線３０と電気的に接続することにより、蓄積容量７０の一部を担う役割等を果たすこと等も可能である。
なお、ＭＯＳＦＥＴ３０は、好ましくは上述のようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ、および低濃度ドレイン領域１ｃに相当する領域に不純物イオンの打ち込みを行わないオフセット構造を有していてもよい。また、ＭＯＳＦＥＴ３０は、ゲート電極（走査線の一部）をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度のソースおよびドレイン領域を形成したセルフアライン型のＭＯＳＦＥＴであってもよい。また、本形態では、ＭＯＳＦＥＴ３０のゲート電極３ａをソース−ドレイン領域の間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート（ダブルゲート）、あるいはトリプルゲート以上でＭＯＳＦＥＴ３０を構成すれば、チャンネル領域とソース−ドレイン領域の接合部でのリーク電流値の増加を防ぐことができ、ＭＯＳＦＥＴがＯＦＦした時のリーク電流値を低減することが出来る。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、さらにオフ電流を低減でき、安定したスイッチング素子を得ることができる。
【００３８】
これに対して、対向基板２０には、その全面に渡って対向電極（共通電極）２１が形成されており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は、例えば、ＩＴＯ膜などの透明導電性薄膜からなる。配向膜２２は、ポリイミド薄膜などの有機薄膜に対してラビング処理が施された膜や、ＳｉＯ等の無機物を斜方蒸着により成膜した薄膜である。また、容量線３００を、各画素部の開口領域以外の領域に形成して遮光すること等も可能である。このため、対向基板２０の側から入射光が、画素スイッチング用のＭＯＳＦＥＴ３０の半導体層１ａのチャンネル領域１ａ’、低濃度ソース領域１ｂ、および低濃度ドレイン領域１ｃに届くことはない。なお、遮光膜２３は、コントラストの向上、色材の混色防止などの機能も有する。
【００３９】
このように構成したＭＯＳＦＥＴアレイ基板１０と対向基板２０とは、画素電極９ａと対向電極２１とが対面するように配置され、かつ、これらの基板は、前記のシール材５２（図１および図５を参照）により貼り合わされる。この状態で、シール材５２より囲まれた空間内に電気光学物質としての液晶５０が封入され、挟持される。液晶５０は、画素電極９ａからの電界が印加されていない状態で配向膜により所定の配向状態をとる。液晶５０は、例えば一種または数種のネマティック液晶を混合したものなどからなる。
なお、対向基板２０およびＭＯＳＦＥＴアレイ基板１０の光入射側の面あるいは光出射側には、使用する液晶５０の種類、すなわち、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード等々の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の向きに配置される。
【００４０】
（周辺回路部の構成）
再び図１から図５において、本形態の液晶装置２００では、ＭＯＳＦＥＴアレイ基板１０の表面側のうち、画素部１０ａの周辺領域を利用してデータ線駆動回路１０１および走査線駆動回路１０４（周辺回路）が形成されている。このようなデータ線駆動回路１０１および走査線駆動回路１０４は、基本的には、図１に示すように構成される。
さらに、図６の（ａ）は、走査線駆動回路１０４およびデータ線駆動回路１０１等の周辺回路部を構成するＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型がＰ型のＭＯＳＦＥＴ８０を示す断面図である。尚、周辺回路部を構成するＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型がＮ型のＭＯＳＦＥＴ９０を示す断面図はここでは省略する。図６の（ｂ）には、ＭＯＳＦＥＴアレイ基板１０の画素部１０ａに形成した画素スイッチング用ＭＯＳＦＥＴ３０も示してある。
【００４１】
図６において、周辺回路部を構成するＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型がＰ型のＭＯＳＦＥＴ８０と、Ｎ型のＭＯＳＦＥＴ９０とからなる相補型ＭＯＳＦＥＴとして構成されている。これらの周辺回路用のＭＯＳＦＥＴ８０、９０を構成する半導体層の領域２ｄ、２ｂ、２ａ、２ｃ、２ｅは、貼り合せ基板上に形成された層間絶縁膜１２を介して島状に形成されている。
ＭＯＳＦＥＴ８０、９０には、高電位線と低電位線がコンタクトホール５９を介してソース領域２ｄに電気的にそれぞれ接続されている。また、入力配線６１は、共通のゲート電極３ａにそれぞれ接続されており、出力配線６２は、コンタクトホール６０を介してドレイン領域２ｅに電気的にそれぞれ接続されている。
【００４２】
このような周辺回路部も、画素部１０ａと同様なプロセスを経て形成されるため、周辺回路部にも、層間絶縁膜４１、４２、４３、容量絶縁膜３０１、およびゲート絶縁膜２が形成されている。また、周辺回路用のＭＯＳＦＥＴ８０、９０も、画素スイッチング用のＭＯＳＦＥＴ３０と同様、ＬＤＤ構造を有しており、チャンネル領域２ａの両側には、高濃度ソース領域２ｄ、および低濃度ソース領域２ｂからなるソース領域と、高濃度ドレイン領域２ｅおよび低濃度ドレイン領域２ｃからなるドレイン領域とを備えている。
【００４３】
ここでは、周辺回路部を構成するＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型がＮ型、或いはＰ型による相補型の回路の説明を行ったが、周辺回路部を構成する周辺回路用のＭＯＳＦＥＴは、画素スイッチング用のＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型と同一のＰ型のＭＯＳＦＥＴのみで周辺回路を構成することも可能である。
また、半導体層の領域２ｄ、２ｂ、２ａ、２ｃ、２ｅは、半導体層１ａと同様、後述する方法で形成された単結晶シリコン層であり、かつ、チャンネル領域２ａには、後述する条件で不純物イオンがドープされている。
【００４４】
（画素部と周辺回路部の相違）
このように構成した画素部１０ａおよび周辺回路部においては、画素スイッチング用のＭＯＳＦＥＴ３０を構成する半導体層１ａは、周辺回路用のＭＯＳＦＥＴ８０、９０を構成する半導体層の領域２ｄ、２ｂ、２ａ、２ｃ、２ｅと比較して膜厚は薄く形成されている。例えば、画素スイッチング用のＭＯＳＦＥＴ３０を構成する半導体層１ａは、厚さが３０ｎｍ〜８０ｎｍ程度（例えば４０ｎｍ）の単結晶シリコン層であり、周辺回路用のＭＯＳＦＥＴ８０、９０を構成する半導体層の領域２ｄ、２ｂ、２ａ、２ｃ、２ｅは、厚さが１５０〜５００ｎｍ程度（例えば２００ｎｍ）の単結晶シリコン層である。
【００４５】
このように画素スイッチング用のＭＯＳＦＥＴ３０では、チャンネル領域を形成する半導体層１ａの膜厚が薄いので、チャンネル領域の不純物濃度によらずゲート電極が制御する空乏層が半導体層１ａよりも大きく拡がるため、画素スイッチング用ＭＯＳＦＥＴ３０は完全空乏型であり、ＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型はＰ型となる。従って、画素スイッチング用ＭＯＳＦＥＴ３０では、単結晶シリコンの光起電能力が高くても、半導体層１ａの膜厚が薄いので、遮光層１１やデータ線３０３の遮光機能では防ぐことのできない迷光が届いても、キャリアによるチャンネル領域を形成する半導体層とソース部やドレイン部とのＰＮ接合部における光励起の電子正孔対の生成量を小さく抑えることができるので、光リーク電流が流れない。従って、光リーク電流に起因するフリッカなどの発生を防止できるので、表示品位が高い。それ故、本形態の液晶装置２００は、直視型に比較して強い光が入射する投射型表示装置のライトバルブに適している。
【００４６】
また、本形態において、画素スイッチング用ＭＯＳＦＥＴ３０は、ＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型がＰ型のＭＯＳＦＥＴであるため、寄生バイポーラ効果が起こりにくい。従って、チャンネル領域の電位を固定するためのボディコンタクトが必要がないので、画素部の開口率を高くできる。
【００４７】
これに対して、周辺回路用のＭＯＳＦＥＴ８０、９０では、チャンネル領域を形成する半導体層の領域２ｄ、２ｂ、２ａ、２ｃ、２ｅの膜厚が厚いため、シート抵抗が低い分、大電流を流せるなど、高速動作が可能である。
なお、周辺回路部において、駆動周波数を高めたい場合、シフトレジスタは高速で駆動する必要がある。その際には、寄生容量を小さくすることの出来る完全空乏型のトランジスタが相応しい。一方、バッファは走査線３ａを駆動するために大きな電流駆動能力が必要になるので、部分空乏型のトランジスタが相応しい。従って、本発明では、周辺回路部に部分空乏型のトランジスタが含まれておれば、周辺回路全体が部分空乏型のトランジスタであってもよい。すなわち、周辺回路部に含まれる完全空乏型のトランジスタを構成する半導体層を画素スイッチング用のＭＯＳＦＥＴ３０を構成する半導体層と同一の膜厚にすれば、製造プロセスを簡素化することができる。
【００４８】
（チャンネルドープ条件）
図７の（ａ）、（ｃ）は、ＭＯＳＦＥＴにおいて、チャンネルドープを行った際の工程図であり図７の（ｂ）、（ｄ）はそれぞれ、図７（ａ）、図７（ｃ）における不純物イオンの平均注入深さと濃度の対数との関係を示すグラフである。尚、図８の（ｃ）、図９の（ａ）、ならびに図９の（ｂ）は熱処理を行った後の工程図（図８（ｂ））に示されるチャンネル領域を形成する半導体層のＣ−Ｃ’線、Ｄ−Ｄ’線、ならびにＥ−Ｅ’線の不純物イオンの平均注入深さと濃度の対数との関係を示すグラフである。
【００４９】
ＭＯＳＦＥＴアレイ基板１０を構成するにあたって、本形態では、画素スイッチング用のＭＯＳＦＥＴ３０のチャンネル領域１ａ′、および周辺回路用のＭＯＳＦＥＴ８０のチャンネル領域の各々に、Ｂ^＋、ＢＦ^２＋、Ｐ^＋不純物イオンをドープして、その閾値電圧を調整してある。ここで、画素スイッチング用のＭＯＳＦＥＴ３０と周辺回路用のＭＯＳＦＥＴ８０とは、同じＰチャンネル型であるが、チャンネル領域を形成する半導体層１ａ′、２ａの膜厚が異なるので、それぞれの閾値電圧を最適化するには、チャンネルドープを行う際の不純物イオンのドーズ量が異なる。
【００５０】
しかるに本形態では、チャンネル領域１ａ′、２ａへのチャンネルドープ条件については画素スイッチング用のＭＯＳＦＥＴのチャンネル領域を形成する半導体層の膜厚を第二の膜厚から第一の膜厚に熱処理により変更する前に同一条件で高加速電圧で不純物イオンを注入するとし、その条件は、画素スイッチング用のＭＯＳＦＥＴ３０の閾値電圧を最適化し、リーク電流値を低減する条件にしてある。従って、画素スイッチング用のＭＯＳＦＥＴ３０と周辺回路用のＭＯＳＦＥＴ８０とでは、閾値電圧、及びリーク電流値が異なり、かつ、周辺回路用のＭＯＳＦＥＴ８０では、閾値電圧が最適条件からずれている。
【００５１】
すなわち、図７の（ａ）、（ｃ）に、画素スイッチング用のＭＯＳＦＥＴ３０のチャンネル領域を形成する半導体層６００と周辺回路用のＭＯＳＦＥＴ８０のチャンネル領域を形成する半導体層６０１にチャンネルドープを高加速電圧で行うが、その際にはＭＯＳＦＥＴ９０のチャンネル領域を形成する半導体層６０５はレジストマスク４０１によって覆われている。その後、ＭＯＳＦＥＴ９０のチャンネル領域を形成する半導体層６０５にチャンネルドープを行うが、その際には画素スイッチング用のＭＯＳＦＥＴ３０のチャンネル領域を形成する半導体層６００と周辺回路用のＭＯＳＦＥＴ８０のチャンネル領域を形成する半導体層６０１はレジストマスクによって覆われている。ここでは、最初に画素スイッチング用のＭＯＳＦＥＴ３０のチャンネル領域を形成する半導体層６００と周辺回路用のＭＯＳＦＥＴ８０のチャンネル領域を形成する半導体層６０１にチャンネルドープを高加速電圧で行い、その後にＭＯＳＦＥＴ９０のチャンネル領域を形成する半導体層６０５にチャンネルドープを高加速電圧で行ったが順序はどちらでも良い。さらに図７の（ａ）、（ｃ）のそれぞれの不純物イオンの注入処理の後の状態に示される不純物イオンの平均注入深さと濃度の対数との関係を示すグラフを図７（ｂ）、（ｄ）にそれぞれ示す。図７（ｂ）、（ｄ）にそれぞれ示されるようにチャンネルドープを約１００ＫｅＶ〜１６０ＫｅＶ、ここでは約１５０ＫｅＶの加速電圧で行ったが、このような高加速電圧で行うとチャンネルドープに対する平均注入深さは、チャンネル領域を形成する半導体層の膜厚の中間部分から、支持基板とチャンネル領域を形成する半導体層の間の絶縁体層とチャンネル領域を形成する半導体層との界面の間に収まる。
【００５２】
さらに、不純物イオンを注入後、熱処理を窒素雰囲気下で約６００度〜約１３００度で約１０分〜約３０分程度行う。ここでは熱処理を約８５０度で約２０分間行った後の不純物イオンの平均注入深さと濃度の対数との関係を示すグラフを図８の（ｃ）、図９の（ａ）、ならびに図９の（ｂ）に示す。
尚、図８の（ｃ）、図９の（ａ）、ならびに図９の（ｂ）は熱処理を行った後の工程図（図８（ｂ））に示されるチャンネル領域を形成する半導体層のＣ−Ｃ’線、Ｄ−Ｄ’線、ならびにＥ−Ｅ’線の不純物イオンの平均注入深さと濃度の対数との関係を示すグラフである。
【００５３】
図８の（ｃ）、図９の（ａ）にそれぞれ示されるように、同一のドーズ量でチャンネルドープを行っても、最終的に、チャンネル領域の膜厚が２００ｎｍのＭＯＳＦＥＴ８０と比較して、チャンネル領域の膜厚が４０ｎｍのＭＯＳＦＥＴ３０では不純物イオンの密度が高いので閾値電圧の絶対値が高く、リーク電流値が小さい。従って、これら双方のＭＯＳＦＥＴ３０、８０において、最適な閾値電圧が−１．２Ｖであるとすると、チャンネル領域の膜厚が４０ｎｍのＭＯＳＦＥＴ３０ではドーズ量を約１．０×１０^１１ｃｍ^２〜約５．０×１０^１１ｃｍ^２、好ましくは約３．０×１０^１１ｃｍ^２とし、チャンネル領域を形成する半導体層の膜厚が２００ｎｍのＭＯＳＦＥＴ８０ではドーズ量を約１．０×１０^１１ｃｍ^２〜約５．０×１０^１１ｃｍ^２、好ましくは約１．８×１０^１１ｃｍ^２とすべきである。しかし、本形態では、画素スイッチング用のトランジスタ３０の閾値電圧を最適化することを優先してドーズ量を３．０×１０^１１ｃｍ^２にしてある。このため、チャンネル領域の膜厚が４０ｎｍのＭＯＳＦＥＴ３０では、閾値電圧が−１．２Ｖであり、最適値になるのに対して、チャンネル領域の膜厚が２００ｎｍのＭＯＳＦＥＴ８０では、閾値電圧が−１．５Ｖであり、最適値からずれている。
【００５４】
それでも本形態では、ＭＯＳＦＥＴ３０、８０のチャンネル領域を形成する半導体層１ａ、２ａとして単結晶シリコン層を用いたため、周辺回路用のＭＯＳＦＥＴ８０では閾値電圧が最適値から正側に１．０Ｖ程度ずれていても、周辺回路を十分、駆動することができる。一方、画素スイッチング用のＭＯＳＦＥＴ３０では、閾値電圧が最適値であるため、品位の高い表示を行うことができる。また、本形態によれば、チャンネル領域を形成する半導体層の導電型が同一の導電型（Ｐ型）の画素スイッチング用のＭＯＳＦＥＴ３０と周辺回路用のＭＯＳＦＥＴ８０とにおいて半導体層１ａ、２ａの膜厚を変更した場合でも、以下に説明するように、チャンネルドープを同時に行うことできるため、製造プロセスの短縮化、及び設計の煩雑さの解消、ならびに大幅な低コスト化を図ることができる。
【００５５】
（ＭＯＳＦＥＴアレイ基板の製造方法）
本形態のＭＯＳＦＥＴアレイ基板１０の製造に用いたＳＯＩ構造の貼り合わせ基板を製造する方法の一例を再び図１１において説明する。
まず図１１に示すように、石英基板あるいは耐熱性ガラス基板などの透光性を備えた支持基板１０の表面全体に、タングステンシリサイド膜などといった遮光膜を形成した後、図１１の（ａ）に示されるようにこの遮光膜をフォトリソグラフィ技術を用いてパターニングし、遮光膜１１ａを形成する。次に、図１１の（ｂ）に示されるように支持基板１０の表面全体に、スパッタリング法、ＣＶＤ法などにより、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの酸化膜１２を形成した後、図１１の（ｃ）に示されるようにこの酸化膜１２の表面をＣＭＰ法などの方法を用いて研磨して、表面を平坦化しておく。ここで、酸化膜１２の膜厚は、例えば、約４００〜約１０００ｎｍ、より好ましくは約８００ｎｍ程度とする。支持基板１０については、好ましくは窒素ガスなどの不活性ガス雰囲気下、約８５０〜約１３００℃、より好ましくは約１０００℃の高温でアニール処理し、後に実施される高温プロセスにおいて歪みが発生しないように前処理しておくことが望ましい。すなわち、製造プロセスにおいて処理される最高温度に合わせて、支持基板１０を同じ温度かそれ以上の温度で熱処理しておくことが望ましい。
【００５６】
これに対して、単結晶シリコン基板７００の裏側にも酸化膜１３を形成した後、ＣＭＰ法などの方法を用いて研磨して、表面を平坦化しておく。この絶縁膜１３の形成方法には、特に限定されるものではないが、単結晶シリコン基板７００の裏面にＣＶＤ法により酸化膜を形成する方法などがある。ここで、単結晶シリコン基板７００が厚さ約３００μｍ〜約９００μｍであれば、絶縁膜１３は、例えば、約２００ｎｍ〜約８００ｎｍの厚さとする。
【００５７】
このような酸化膜１２、１３は、単結晶シリコン基板７００と支持基板１０の密着性を確保するために設けられるものである。
次に、図１１の（ｄ）に示されるように単結晶シリコン基板７００の裏面である絶縁体層側の面１３と、支持基板１０の表面とを絶縁膜１２、１３が接合面となるように重ねた状態で、例えば、約３００℃で約２時間熱処理することにより、単結晶シリコン基板７００と支持基板１０とを貼り合わせ、単結晶シリコン基板７００と支持基板１０とが絶縁体層１２、１３を介して貼り合わされた、貼り合わせ基板を形成する（貼り合せ工程）。
【００５８】
次に、単結晶シリコン基板７００の単結晶シリコン７０１が露出している表面側の面をＣＭＰ法などによって研磨し、単結晶シリコン基板７００のチャンネル領域を形成する半導体層の厚さを所定の厚さ、例えば、約２００ｎｍとする。これら１例の製造方法により、図１１の（ｅ）に示されるように貼り合わせ基板７０２が完成される。
【００５９】
次に、図７（ａ）、（ｃ）について説明する。半導体層６０５は、Ｎ型の周辺回路用ＭＯＳＦＥＴ９０のチャンネル領域を形成するための半導体層である。この半導体層６０５をレジストマスク４０１で覆った状態で、半導体層６００であるＰ型の画素スイッチング用ＭＯＳＦＥＴ３０のチャンネル領域を形成するための半導体層と、半導体層６０１であるＰ型の周辺回路用ＭＯＳＦＥＴ９０のチャンネル領域を形成するための半導体層とに対して、Ｐ^＋イオンなどの、導電型がＮ型の不純物イオンを導入してチャンネルドープを行う。このときの条件は、加速電圧が約１００ＫｅＶ〜約１６０ＫｅＶ、ドーズ量が約１．０×１０^１１ｃｍ^２〜約５．０×１０^１１ｃｍ^２である。ここでは夫々、約１５０ＫｅＶ、約３．０×１０^１１ｃｍ^２とし、画素スイッチング用のＭＯＳＦＥＴ３０の閾値電圧を最適化する条件にしてある。
【００６０】
次に、半導体層６００であるＰ型の画素スイッチング用ＭＯＳＦＥＴ３０のチャンネル領域を形成するための半導体層、および半導体層６０１であるＰ型の周辺回路用ＭＯＳＦＥＴ８０のチャンネル領域を形成するための半導体層をレジストマスク４０２で覆った状態で半導体層６０５であるＮ型の周辺回路用ＭＯＳＦＥＴ９０のチャンネル領域を形成するための半導体層に対して、Ｂ^＋イオンなどの、Ｐ型の不純物イオンを導入してチャンネルドープを行う。
【００６１】
図８の（ａ）、（ｂ）は、本実施形態の画素スイッチング用のＭＯＳＦＥＴ３０と周辺回路用のＭＯＳＦＥＴ８０、９０のチャンネル領域を形成する半導体層の膜厚を熱処理により変更する方法を示す工程図である。
しかるに、図８の（ａ）、（ｂ）に示すように画素スイッチング用のＭＯＳＦＥＴ３０のチャンネル領域を形成する半導体層６００と周辺回路用のＭＯＳＦＥＴ８０、９０のチャンネル領域を形成する半導体層６０１、６０５の全面にシリコン酸化膜６０２、およびシリコン窒化膜６０３をこの順に積層した後、シリコン酸化膜６０２、およびシリコン窒化膜６０３をフォトリソグラフィ技術を用いてパターニングし、周辺回路用のＭＯＳＦＥＴ８０、９０のチャンネル領域を形成する半導体層６０１、６０５にシリコン酸化膜６０２、およびシリコン窒化膜６０３からなる耐酸化マスク層を形成する。このシリコン窒化膜６０３と周辺回路用のＭＯＳＦＥＴ８０、９０のチャンネル領域を形成する半導体層６０１、６０５との間には薄いシリコン酸化膜６０２が存在している。ここで、シリコン酸化膜６０２は、応力などを緩和する目的で形成されており、省略することも可能である。
【００６２】
次に、約７０％〜約９５％の高湿度雰囲気下で約６００度〜約１３００度で約２００分〜約６００分、ここでは約８７％の高湿度雰囲気下で約１０００度の高温で約４００分の熱処理によって、画素スイッチング用のＭＯＳＦＥＴ３０のチャンネル領域を形成する半導体層６００でシリコン酸化膜６０２、およびシリコン窒化膜６０３からなる耐酸化マスク層が存在していない部分を酸化し、シリコン酸化膜からなる犠牲酸化膜６０４を形成する（犠牲酸化工程）。
【００６３】
次に、シリコン酸化膜６０２、およびシリコン窒化膜６０３からなる耐酸化マスク層を除去する。ここで、犠牲酸化膜６０４は画素スイッチング用のＭＯＳＦＥＴ３０のチャンネル領域を形成する半導体層６００が部分的に酸化してなるものであるため、それを除去した後、犠牲酸化膜６０４が形成されていた領域には、膜厚が約３０ｎｍ〜約８０ｎｍ、例えば、約４０ｎｍの薄い第一の膜厚のチャンネル領域を形成する半導体層６００が残される。これに対して、犠牲酸化膜６０４が形成されなかった領域には、第二の膜厚の厚さ相当（約１５０ｎｍ〜約５００ｎｍ、例えば、約２００ｎｍ）の厚い第二の膜厚のチャンネル領域を形成する半導体層６０１、６０５が画素スイッチング用のＭＯＳＦＥＴ３０のチャンネル領域を形成する半導体層６００の膜厚を変更する前の膜厚と同様に形成されており、その厚さは、第一の膜厚のチャンネル領域を形成する半導体層６００と比較してかなり分厚い。また、第一の膜厚のチャンネル領域を形成する半導体層６００および第二の膜厚のチャンネル領域を形成する半導体層６０１、６０５のいずれにおいても、その下層側には層間絶縁膜１３が形成されている。
【００６４】
その後、図１０の（ａ）、（ｂ）の工程図に示すように、フォトリソグラフィ技術を用いて、第一の膜厚のチャンネル領域を形成する半導体層６００および第二の膜厚のチャンネル領域を形成する半導体層６０１、６０５をパターニングし、画素スイッチング用のＭＯＳＦＥＴ３０を構成するチャンネル領域を形成する半導体層１ａと、周辺回路用のＭＯＳＦＥＴ８０、９０を構成するチャンネル領域を形成する半導体層６０１、６０５とを島状に形成する。ここで、画素スイッチング用のＭＯＳＦＥＴ３０を構成するチャンネル領域を形成する半導体層１ａは、厚さが約１００ｎｍ以下の単結晶シリコン層であり、周辺回路用のＭＯＳＦＥＴ８０、９０を構成するチャンネル領域を形成する半導体層６０１、６０５は、厚さが約２００〜約５００ｎｍ程度の単結晶シリコン層である。
【００６５】
次に、熱酸化法などを用いて、チャンネル領域を形成する半導体層６００、６０１、６０５の表面に、厚さが例えば約６０ｎｍのシリコン酸化膜からなるゲート絶縁膜２を形成する。
次に、ＣＶＤ法などにより、基板表面全体に、再び図３、図６に示されるように走査線、容量線３０３、およびゲート電極３ａを形成するための導電型がＮ型のポリシリコン単体、または導電型がＮ型のポリシリコンとタングステン、モリブテン、チタンなどの金属とシリコンの合金膜の積層膜からなる導電膜を約３００ｎｍ〜約８００ｎｍの厚さに形成した後、フォトリソグラフィ技術を用いて、パターニングし、走査線、容量線３０３、およびゲート電極３ａを形成する。
【００６６】
次に、半導体層６０５であるＮ型の周辺回路用ＭＯＳＦＥＴ９０のチャンネル領域を形成するための半導体層をレジストマスクで覆った状態で、半導体層６００であるＰ型の画素スイッチング用ＭＯＳＦＥＴ３０のチャンネル領域を形成するための半導体層と半導体層６０１であるＰ型の周辺回路用ＭＯＳＦＥＴ９０のチャンネル領域を形成するための半導体層とに対して走査線やゲート電極３ａをマスクとして、約０．１×１０^１３／ｃｍ^２〜約１０×１０^１３／ｃｍ^２のドーズ量で低濃度Ｐ型の不純物イオンを打ち込んで、走査線およびゲート電極３ａに対して自己整合的に低濃度ソース領域１ｂ、２ｂ、および低濃度ドレイン領域１ｃ、２ｃを形成する。ここでは、走査線やゲート電極３ａの真下に位置しているため、不純物イオンが導入されなかった部分は半導体層１ａ、２ａのままのチャンネル領域となる。
【００６７】
次に、走査線およびゲート電極３ａよりも幅が広く、かつ、半導体層６０５であるＮ型の周辺回路用ＭＯＳＦＥＴ９０のチャンネル領域を形成するための半導体層を覆うレジストマスクを形成し、この状態で、高濃度Ｐ型の不純物イオンを約０．１×１０^１５／ｃｍ^２〜約１０×１０^１５／ｃｍ^２のドーズ量で打ち込み、高濃度ソース領域１ｄ、２ｄ、およびドレイン領域１ｅ、２ｅを形成する。
尚、図示を省略するが、半導体層であるＰ型の周辺回路用ＭＯＳＦＥＴ３０、８０の側をレジストマスクで覆った状態でゲート電極３ａをマスクとして、半導体層６０５であるＮ型の周辺回路用ＭＯＳＦＥＴ９０のチャンネル領域を形成するための半導体層に対して、約０．１×１０^１５／ｃｍ^２〜約１０×１０^１５／ｃｍ^２のドーズ量で低濃度Ｎ型の不純物イオンを打ち込んだ後、ゲート電極３ａより幅の広いマスクを形成した状態で、半導体層６０５であるＮ型の周辺回路用ＭＯＳＦＥＴ９０のチャンネル領域を形成するための半導体層に対して高濃度Ｎ型の不純物イオンを約０．１×１０^１５／ｃｍ^２〜約１０×１０^１５／ｃｍ^２のドーズ量で打ち込んで、低濃度ソース領域、低濃度ドレイン領域、およびチャンネル領域を形成するとともに、高濃度ソース領域、および高濃度ドレイン領域を形成する。
【００６８】
次に、走査線３ａの表面側にＣＶＤ法などにより、シリコン酸化膜などからなる層間絶縁膜４１を形成した後、フォトリソグラフィ技術を用いてコンタクトホール８２、８３をそれぞれ形成する。
次に、層間絶縁膜４２の表面側に、データ線６ａ（ソース電極）などを構成するためのアルミニウム膜、チタン膜、タングステン膜、銅膜またはこれらの金属のいずれかを主成分とする合金膜からなる導電膜をスパッタ法などで約３００ｎｍ〜約８００ｎｍの厚さに形成した後、フォトリソグラフィ技術を用いてパターニングし、データ線６ａ、高電位線、低電位線、入力配線６１、８１、出力配線６２、８２を形成する。その結果、周辺回路部では、Ｐ型の周辺回路用ＭＯＳＦＥＴ３０、８０が完成する。
【００６９】
次に、データ線６ａなどの表面側にＣＶＤ法などにより、シリコン窒化膜あるいはアクリル樹脂などからなる層間絶縁膜４３を形成した後、フォトリソグラフィ技術を用いて、コンタクトホール８５を形成する。
しかる後に、再び図１から図６に示すように、画素電極９ａを所定パターンに形成した後、配向膜１６を形成する。その結果、ＭＯＳＦＥＴアレイ基板１０が完成する。
【００７０】
ここでは周辺回路部を、Ｎ型のＭＯＳＦＥＴとＰ型のＭＯＳＦＥＴによる相補型の回路で構成する例を示したが、Ｐ型のＭＯＳＦＥＴのみで周辺回路を構成する場合には、上記製造方法のうちＮ型トランジスタを形成する工程を削減すること以外はすべて同じ工程である。
本形態では、このようにして製造した第一の膜厚の薄いチャンネル領域を形成する半導体層６００が形成されている領域を画素部１０ａとして利用し、第二の膜厚の厚いチャンネル領域を形成する半導体層６０１、６０５が形成されている領域を周辺回路部として用いる。尚、チャンネル領域を形成する半導体層６００、６０１、６０５はメサエッチング分離やＬＯＣＯＳ分離などの素子分離、ここではメサエッチング分離し、しかる後にゲート絶縁膜２、ゲート電極３ａがそれぞれ形成され、最終的に画素スイッチング用のＭＯＳＦＥＴ８０、９０が作製される。
【００７１】
［電子機器への適用］
次に、本発明を適用した液晶装置２００を備えた電子機器の一例を、図１２および図１３を参照して説明する。
まず、図１２には、上記形態に係る液晶装置２００と同様に構成された液晶装置を備えた電子機器の構成をブロック図で示してある。
図１２において、電子機器が、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、液晶装置２００、クロック発生回路１００８、および電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄａｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、光ディスクなどのメモリ、テレビ信号の画信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、所定フォーマットの画像信号を処理して表示情報処理回路１００２に出力する。この表示情報出力回路１００２は、たとえば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、あるいはクランプ回路等の周知の各種処理回路を含んで構成され、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号ＣＬＫとともに駆動回路１００４に出力する。駆動回路１００４は、液晶装置２００を駆動する。電源回路１０１０は、上述の各回路に所定の電源を供給する。なお、液晶装置２００を構成するＭＯＳＦＥＴアレイ基板の上に駆動回路１００４を形成してもよく、それに加えて、表示情報処理回路１００２もＭＯＳＦＥＴアレイ基板の上に形成してもよい。
【００７２】
このような構成の電子機器としては、図１３を参照して後述する投射型液晶表示装置（液晶プロジェクタ）、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルなどを挙げることができる。
【００７３】
次に図１３を参照して、本実施形態の投射型カラー表示装置の全体構成、特に光学的な構成について説明する。ここに図１２は、投射型カラー表示装置の図式的断面図である。
図１３において、本実施形態における投射型カラー表示装置の一例たる液晶プロジェクタ１１００は、上述した駆動回路１００４がＭＯＳＦＥＴアレイ基板上に搭載された液晶装置２００を含む液晶モジュールを３個用意し、夫々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロイックミラー１１０８によって、ＲＧＢの３原色に対応する光成分Ｒ、Ｇ、Ｂに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂに夫々導かれる。この際特にＢ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにより夫々変調された３原色に対応する光成分は、ダイクロイックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。
【００７４】
なお、本発明は、上述した各実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴なう電気光学基板装置、電気光学装置及び電子機器もまた本発明の技術的範囲に含まれるものである。
また、上述した説明にあっては、電気光学装置を、液晶装置として説明したが、これに限るものではなく、エレクトロルミネッセンス（ＥＬ）、デジタルマイクロミラーデバイス（ＤＭＤ）、或いは、プラズマ発光や電子放出による蛍光等を用いた様々な電気光学素子を用いた電気光学装置および該電気光学装置を備えた電子機器に対しても適用可能であるということは言うまでもない。
【００７５】
【発明の効果】
以上説明したように、本発明では、画素スイッチング用のトランジスタを構成する第１の膜厚のチャンネル領域を形成する半導体層を薄くすることにより、光リーク電流を抑制している一方、周辺回路用のトランジスタを構成する第２の膜厚のチャンネル領域を形成する半導体層を厚くして、画素スイッチング用のトランジスタよりも耐電圧を高め、かつ、大きな電流を流せるようにしてある。このようにトランジスタの用途によって半導体層の厚さを変えてあるが、画素スイッチング用のトランジスタと、周辺回路用のトランジスタとは、チャンネルドープされた不純物イオンのドーズ量が等しく、閾値電圧が異なる。すなわち、不純物イオンのドーズ量を前記画素スイッチング用としてシビアに要求されるトランジスタの閾値電圧の最適化、ならびにリーク電流の低減を優先してある。それでも本発明では、トランジスタのチャンネル領域を形成する半導体層として単結晶半導体層を用いたため、トランジスタ特性が高いので、周辺回路用のトランジスタの閾値電圧が最適値からずれていても、周辺回路を十分、駆動することができる。それ故、本発明によれば、同一導電型の画素スイッチング用のトランジスタと周辺回路用のトランジスタとにおいて単結晶半導体層の膜厚を変えた場合でも、チャンネルドープを同時に行うことができるので、製造プロセス、製造工程の短縮化、ならびに設計の煩雑さを解消し、大幅な低コスト化を図ることができる。
【図面の簡単な説明】
【図１】電気光学装置において、ＭＯＳＦＥＴアレイ基板の画素部に形成された各画素の構成を示す平面図である。
【図２】（ａ）は、本発明を適用した電気光学装置に形成された各構成要素と共に対向基板の側から見た平面図であり、（ｂ）は（ａ）のＨ−Ｈ´の線に相当する位置で切断したときの断面図である。
【図３】電気光学装置の画素部において、マトリクス状に配置された複数の画素に形成された各種素子、配線などの等価回路図である。
【図４】電気光学装置において、ＭＯＳＦＥＴアレイ基板に形成された各画素の構成を示す平面図である。
【図５】図２に示す電気光学装置の画素部の一部を図４のＡ−Ａ′線に相当する位置で切断したときのＭＯＳＦＥＴアレイ基板と対向基板の断面図である。
【図６】図２に示す液晶装置の画素部と周辺回路部に形成したＭＯＳＦＥＴの平面図である。
【図７】（ａ）〜（ｄ）は、図１、図６に示す画素スイッチング用のＭＯＳＦＥＴと周辺回路用のＭＯＳＦＥＴにおいて、チャンネルドープを行う際の工程図、および図７の各Ａ−Ａ′線、およびＢ−Ｂ′線に相当する位置で切断したときのその際の不純物イオンの濃度の対数と平均注入深さとの関係をそれぞれ示すグラフである。
【図８】（ａ）〜（ｃ）は、図１、図６に示す画素スイッチング用のＭＯＳＦＥＴと周辺回路用のＭＯＳＦＥＴにおいて、図７に示したチャンネルドープ後に行う画素スイッチング用のＭＯＳＦＥＴのチャンネル領域を形成する半導体層の膜厚を変更する工程図、およびＣ−Ｃ′線に相当する位置で切断したときのその際の不純物イオンの濃度の対数と平均注入深さとの関係をそれぞれ示すグラフである。
【図９】（ａ）および（ｂ）は、図１、図６に示す画素スイッチング用のＭＯＳＦＥＴと周辺回路用のＭＯＳＦＥＴにおいて、図８のＤ−Ｄ′線、およびＥ−Ｅ′線に相当する位置で切断したときのその際の不純物イオンの濃度の対数と平均注入深さとの関係をそれぞれ示すグラフである。
【図１０】（ａ）および（ｂ）は、図１および図６に示す画素スイッチング用のＭＯＳＦＥＴと周辺回路用のＭＯＳＦＥＴにおける、図８の（ｂ）の工程図以降の製造方法を示す工程図である。
【図１１】（ａ）〜（ｅ）は、本発明に係る素子基板における貼り合せ工程における製造方法を示す工程図である。
【図１２】本発明に係る液晶装置を表示部として用いた電子機器の回路構成を示すブロック図である。
【図１３】本発明に係る液晶装置を用いた電子機器の一例としての投射型表示装置の光学系の構成を示す断面図である。
【符号の説明】
１ａ、６０１　画素部で画素スイッチング用の半導体層（第一の膜厚で第一の導電型のチャンネル領域を形成する半導体層）
１０　支持基板
３０　画素スイッチング用のＭＯＳＦＥＴ（ＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型はＰ型）
２ａ、６０１、６０５　周辺回路部で周辺回路用のチャンネル領域を形成する半導体層（第二の膜厚のチャンネル領域を形成する半導体層）
８０　周辺回路用のＭＯＳＦＥＴ（第二の膜厚のＭＯＳＦＥＴでＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型はＰ型）
９０　周辺回路用のＭＯＳＦＥＴ（第二の膜厚のＭＯＳＦＥＴでＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型はＮ型）
２００　液晶装置[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an element substrate which constitutes a so-called MOSFET active matrix driving type electro-optical device or the like in which a pixel electrode is active matrix driven by a metal oxide semiconductor field effect transistor (hereinafter, appropriately referred to as a MOSFET). The present invention relates to a technical field such as an electro-optical device having an electro-optical material held between an opposing counter substrate and a projection display device using an electronic apparatus as a light valve.
[0002]
[Prior art]
SOI (Silicon On Insulator) technology in which a single crystal silicon layer provided on an insulator layer is used for forming a semiconductor device is based on ordinary single crystal silicon such as α-ray resistance, latch-up characteristics, and short channel suppression effects. Layers are being used in various electro-optical devices because they exhibit excellent properties that cannot be achieved with layers. For example, among various electro-optical devices, in a MOSFET array substrate of an active matrix type liquid crystal device used as a light valve of a projection display device, an island disposed on a support substrate with an insulator layer interposed therebetween. A pixel switching MOSFET is formed in a matrix using a single-crystal semiconductor layer having a first thickness formed in a pixel portion among single-crystal semiconductor layers forming a channel region of a MOSFET in a shape of a matrix. A MOSFET for a peripheral circuit is formed using the single-crystal semiconductor layer having the second thickness formed in the circuit portion.
[0003]
Here, it is preferable that the single crystal semiconductor layer included in the pixel switching MOSFET be extremely thin in order to suppress a light leakage current. From the viewpoint of suppressing light leakage current, measures have conventionally been taken to form a light-shielding layer in a region overlapping with a MOSFET for pixel switching when the MOSFET array substrate is viewed from the back side (light incident side). When a high-performance MOSFET is formed using a single-crystal silicon layer, light is applied to the MOSFET by stray light from an interlayer that cannot be prevented only by a normal light-shielding layer due to the high photovoltaic capability of the single-crystal silicon. Leakage current flows. As a result, there is a problem that the voltage applied to the electro-optical material in the pixel portion fluctuates due to the light leakage current, and the display quality is significantly reduced due to flicker or the like. Such a problem of light leakage current is particularly remarkable when an electro-optical device in which strong light is incident compared to a direct-view type, for example, specifically, when a liquid crystal device is used as a light valve of a projection display device. is there. On the other hand, the MOSFET for the peripheral circuit is required to have a higher withstand voltage and a larger current than the MOSFET for the pixel switching, but as a measure against the above-mentioned light leakage current, the thickness of the single crystal silicon layer is compared. If the target is made thicker, such a demand cannot be met.
[0004]
Therefore, conventionally, the thickness of the semiconductor layer forming the channel region of the MOSFET for pixel switching is relatively thin, and therefore, the semiconductor layer is formed from a single crystal silicon layer which is completely depleted to form the channel region of the MOSFET for the peripheral circuit. The thickness of the semiconductor layer is larger than the thickness of the semiconductor layer forming the channel region of the MOSFET for pixel switching, and therefore, formation of a partially depleted single crystal silicon film has been studied. However, when the thickness of the single crystal silicon layer is changed in this manner, naturally, the transistor characteristics represented by the threshold voltage and the leak current value are different between the MOSFET for pixel switching and the MOSFET for the peripheral circuit. Therefore, the threshold voltage of the MOSFET for pixel switching is optimized for the purpose of reducing flicker and the like and improving the display quality associated therewith. Furthermore, since it is required that the MOSFET for pixel switching have a small leakage current value, the leakage current value is reduced. In order to realize these, after the step of changing the thickness of the single crystal semiconductor layer forming the channel region of the MOSFET for pixel switching from the second thickness to the first thickness by heat treatment, In this case, channel doping is performed once, and the dose of impurity ions is set to optimal conditions (see, for example, Patent Document 1).
[0005]
[Patent Document 1]
JP-A-8-250742
[0006]
[Problems to be solved by the invention]
As described above, conventionally, even if the same conductivity type pixel switching MOSFET and peripheral circuit MOSFET are used, channel doping is performed twice on each of the semiconductor layers forming the respective channel regions. In addition, the dose of impurity ions for performing channel doping is set to different conditions. As a result, the number of manufacturing steps, especially the number of photolithographic steps, increases, so that many ion implantation reticles are required, and the number of manufacturing processes is large, the design is complicated, and the manufacturing cost becomes high. .
Although the above description has been made with reference to an example of a liquid crystal device used as a light valve of a projection display device, the above problem is not limited to the liquid crystal device, and a plurality of types of elements using semiconductor layers having different thicknesses are used. This is a problem common to other electro-optical devices to be mounted.
[0007]
In view of the above problems, an object of the present invention is to reduce the manufacturing process and simplify the design of a plurality of MOSFETs of the same conductivity type even when the thickness of a single crystal semiconductor layer forming a channel region is changed. It is an object of the present invention to provide an element substrate and a method for manufacturing the same, which can eliminate the problem and can significantly reduce the cost. Another object of the present invention is to provide an electro-optical device and a projection type display device capable of optimizing a threshold voltage required for a sever in a MOSFET for pixel switching and reducing a leak current.
[0008]
[Means for Solving the Problems]
In order to solve the above problems, an element substrate of the present invention uses a first semiconductor layer formed in a first region among semiconductor layers formed on a supporting substrate with an insulator layer interposed therebetween. An element in which one non-linear element is formed in a matrix and a second non-linear element is formed using a second semiconductor layer formed in a second region different from the first region A substrate, wherein the first semiconductor layer is formed with a first thickness, the second semiconductor layer is formed with a second thickness, and the first thickness is The film thickness is smaller than the second film thickness, and the dose of the impurity ions doped in the first semiconductor layer is equal to the dose of the impurity ions doped in the second semiconductor layer. And The threshold voltage of the first nonlinear element may be different from the threshold voltage of the second nonlinear element.
[0009]
In the element substrate according to the present invention, the thickness of the semiconductor layer forming the channel region of the first conductivity type is reduced by the first thickness that forms the transistor for pixel switching in the pixel portion, and the transistor is a fully depleted transistor. By doing so, light leakage current is suppressed. On the other hand, by increasing the thickness of the semiconductor layer forming the second thickness channel region constituting the transistor for the peripheral circuit to partially deplete the transistor, the withstand voltage is increased and the pixel switching A larger current can be made to flow than the transistor. As described above, the thickness of the semiconductor layer forming the channel region is changed depending on the use of the transistor. The transistor of the semiconductor layer forming the first conductivity type channel region with the first film thickness for pixel switching is used. The transistor of the semiconductor layer forming the first conductivity type channel region with the second film thickness for the peripheral circuit has the same dose of channel-doped impurity ions. That is, if the dose of the impurity ions is set to a condition for optimizing the threshold voltage of the transistor for pixel switching, the optimal threshold voltage shifts in the MOSFET for the peripheral circuit. The peripheral circuits can be driven sufficiently even if the threshold voltage of the transistor for use is shifted by about 1.0 V to the positive side. Therefore, according to the present invention, a single-crystal semiconductor is used for a pixel switching transistor of a first conductivity type with a first thickness and a transistor for a peripheral circuit of a first conductivity type with a second thickness. Even when the film thickness of the layer is changed, channel doping can be performed at the same time, so that the manufacturing process can be shortened, the complexity of the design can be eliminated, and the cost can be significantly reduced.
[0010]
In addition, the method for manufacturing an element substrate according to the present invention is characterized in that the first semiconductor layer formed in the first region among the semiconductor layers formed on the supporting substrate with the insulator layer interposed therebetween is used for the first method. An element substrate in which a nonlinear element is formed in a matrix and a second nonlinear element is formed using a second semiconductor layer formed in a second region different from the first region. In a manufacturing method, after simultaneously implanting impurity ions into the first semiconductor layer and the second semiconductor layer under the same conditions, the first semiconductor layer is formed to have a first thickness. Forming the second semiconductor layer with a second film thickness smaller than the first film thickness, so that the dose of impurity ions doped into the first semiconductor layer and the second The second semiconductor layer having the same dose of impurity ions doped into the second semiconductor layer; And forming a non-linear element and the second non-linear element. The threshold voltage of the first nonlinear element may be different from the threshold voltage of the second nonlinear element.
[0011]
According to the method for manufacturing an element substrate of the present invention, as described above, channel doping can be performed simultaneously even when the thickness of a single crystal semiconductor layer is changed between a transistor for a peripheral circuit of the first conductivity type. Therefore, the manufacturing process can be shortened, the design complexity can be reduced, and the cost can be significantly reduced.
[0012]
In the present invention, the conductivity type of the channel region when the transistor of the first conductivity type is ON is P-type, and the conductivity type of the channel region when the transistor of the second conductivity type is ON is N-type. Is preferred. With such a structure, even when the semiconductor layer is formed of a single crystal silicon layer having high carrier mobility, carriers are holes in a P-type transistor in a channel region when the transistor is turned on. Yes, the mobility is about 1/3 of that of electrons. Therefore, generation of electron-hole pairs at the PN junction between the semiconductor layer forming the channel region and the source and drain portions due to carriers can be suppressed. In addition, since there is no need to provide a body contact for fixing the potential of the semiconductor layer forming the channel region, the aperture ratio of the pixel portion can be increased.
[0013]
In the present invention, it is preferable that the conductivity type of the inversion region of the semiconductor layer forming the channel region when the first conductivity type transistor is turned on is P-type. That is, the conductivity type of the inversion region of the semiconductor layer forming the channel region when the pixel switching transistor is turned on, and the conductivity type of the inversion region of the semiconductor layer forming the channel region when the peripheral circuit transistor is turned on. Is preferably a P-type. With such a structure, even when the semiconductor layer forming the channel region is formed of a single crystal silicon layer having high carrier mobility, the inversion region of the semiconductor layer forming the channel region when the transistor is turned on. In a P-type transistor, the carrier is a hole and the mobility is about ３ of that of an electron. Therefore, generation of electron-hole pairs by carriers can be suppressed. In addition, since there is no need to provide a body contact for fixing the potential of the channel, the aperture ratio of the pixel portion can be increased.
[0014]
In the present invention, the thickness of the channel region in the semiconductor layer having the first thickness of the pixel switching transistor in the pixel portion formed in the pixel portion is preferably in the range of 30 nm to 80 nm, and It is preferable that the thickness of the channel region in the semiconductor layer forming the channel region having the second thickness of the transistor for the peripheral circuit formed in the circuit portion be in the range of 150 nm to 500 nm. When the thickness of the channel region is 80 nm or less, even when the impurity concentration of the channel region is high, the thickness of the channel layer becomes thinner than the expansion of the depletion layer, so that a fully depleted transistor can be obtained. . On the other hand, when the thickness of the channel region is 30 nm or more, it is possible to reduce variations in threshold voltage and the like of the transistor. Further, in a channel region having such a thickness, a light leakage current due to electron-hole pairs generated by photoexcitation at a PN junction between a semiconductor layer forming the channel region and a source portion or a drain portion is small. An electro-optical device having high display quality can be obtained.
[0015]
In the present invention, the semiconductor layer forming the channel region of the transistor for the peripheral circuit having the second thickness has a partially depleted channel region, and the channel region of the transistor for switching the pixel having the first thickness is formed. Is preferably provided with a fully depleted channel region.
In the present invention, a semiconductor in which the conductivity type of the channel region of the semiconductor layer forming the channel region of the transistor for pixel switching is the same as the conductivity type of the channel region of the semiconductor layer forming the channel region of the transistor for the peripheral circuit The layer has the same dose of channel-doped impurity ions.
Here, the dose of the impurity ions is set to a condition for optimizing a threshold voltage of the MOSFET for pixel switching.
[0016]
In the present invention, the single crystal semiconductor layer is, for example, a single crystal silicon layer. In the present invention, the support substrate is preferably a quartz substrate. If a quartz substrate is used as the support substrate, a high-temperature process up to about 1150 ° C. can be applied to the MOSFET manufacturing process. Therefore, a high-performance MOSFET can be obtained.
In the present invention, a glass substrate may be used as the support substrate. By using the glass substrate in this manner, the cost of the electro-optical device can be reduced.
[0017]
The electro-optical device according to the present invention is, for example, a liquid crystal device. In such a liquid crystal device, a liquid crystal held between the element substrate and a counter substrate disposed to face the element substrate is used as the electro-optical material.
The element substrate according to the present invention is used as an electro-optical device including the element substrate, an electronic apparatus including the electro-optical device, and particularly, as a light valve of a projection display device.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Overall configuration of liquid crystal device)
FIG. 1 is a plan view of a liquid crystal device (electro-optical device) to which the present invention is applied, viewed from the side of a counter substrate together with components formed thereon, and FIG. 2 includes the counter substrate. It is HH 'sectional drawing of FIG.
[0019]
In FIG. 1, a sealing material 52 is provided along the edge of the MOSFET array substrate 10 of the liquid crystal device 200, and in a region inside the sealing material 52, a pixel frame 10a is formed by a parting frame 53 made of a light-shielding material. Is stipulated. In a region (peripheral circuit portion) outside the pixel portion 10a, a data line driving circuit 101 and a mounting terminal 102 are provided along one side of the MOSFET array substrate 10, and a scanning line driving circuit 104 is adjacent to this one side. It is formed along the two sides to be formed.
If the delay of the scanning signal supplied to the scanning line does not matter, it goes without saying that the scanning line driving circuit 104 may be provided on only one side. Further, the data line driving circuits 101 may be arranged on both sides along the side of the pixel portion 10a. For example, an odd-numbered data line supplies an image signal from a data line driving circuit disposed along one side of the pixel portion 10a, and an even-numbered data line extends along an opposite side of the pixel portion 10a. The image signal may be supplied from the provided data line driving circuit. If the data lines are driven in a comb-tooth shape as described above, the formation area of the data line driving circuit 101 can be expanded, so that a complicated circuit can be formed. Further, a plurality of wirings 105 for connecting between the scanning line driving circuits 104 provided on both sides of the pixel portion 10a are provided on the remaining one side of the MOSFET array substrate 10, and furthermore, under the frame 53 and the like. A precharge circuit or an inspection circuit may be provided by utilizing the above. In at least one of the corners of the opposing substrate 20, an upper / lower conducting material 106 for establishing electric conduction between the MOSFET array substrate 10 and the opposing substrate 20 is formed.
[0020]
Then, as shown in FIG. 2, the opposing substrate 20 having substantially the same contour as the sealing material 52 shown in FIG. 1 is fixed to the MOSFET array substrate 10 by the sealing material 52. The sealing material 52 is an adhesive made of a photo-curing resin or a thermosetting resin for bonding the MOSFET array substrate 10 and the opposing substrate 20 around the periphery thereof. And a gap material such as glass fiber or glass beads.
[0021]
As will be described later in detail, pixel electrodes 9a are formed in a matrix on the MOSFET array substrate 10. On the other hand, a light-shielding film called a black matrix or a black stripe is formed on the opposing substrate 20 in a region facing the vertical and horizontal boundary regions of the pixel electrodes 9 a formed on the MOSFET array substrate 10. A counter electrode 21 made of an ITO film is formed on the upper layer side.
[0022]
The liquid crystal device 200 thus formed is used, for example, in a projection type liquid crystal display device (liquid crystal projector) described later. In this case, three liquid crystal devices 200 are each used as a light valve for RGB, and each of the liquid crystal devices 200 receives light of each color separated via a dichroic mirror for RGB color separation as projection light. Will be incident. Therefore, no color filter is formed in the liquid crystal device 200 of each of the above embodiments.
[0023]
However, by forming an RGB color filter together with its protective film in a region facing each pixel electrode 9a on the counter substrate 20, in addition to a projection type liquid crystal display device, a mobile computer, a mobile phone, a liquid crystal television, etc., which will be described later. The electronic device can be used as a direct-view color liquid crystal display device.
Furthermore, by forming microlenses on the opposing substrate 20 so as to correspond to each pixel, the efficiency of condensing incident light on the pixel electrode 9a can be increased, so that bright display can be performed. Furthermore, a dichroic filter that creates RGB colors by utilizing the interference effect of light may be formed by stacking a number of interference layers having different refractive indexes on the counter substrate 20. According to the counter substrate with the dichroic filter, a brighter color display can be performed.
[0024]
Next, the electrical configuration and operation of an active matrix liquid crystal device will be described with reference to FIGS.
FIG. 3 is an equivalent circuit diagram of various elements, wiring, and the like in a plurality of pixels formed in a matrix to configure the pixel portion 10a of the liquid crystal device 200. FIG. 4 is a plan view of adjacent pixels on a MOSFET array substrate on which data lines, scanning lines, pixel electrodes, and the like are formed. FIG. 5 is an explanatory diagram showing a cross section at a position corresponding to line AA ′ in FIG. 4 and a cross section in a state where liquid crystal as an electro-optical material is sealed between the MOSFET array substrate and the counter substrate. In these drawings, the scale of each layer and each member is different for each layer and each member in order to make the size recognizable in the drawings.
[0025]
3, in the pixel 9a of the liquid crystal device 200, a pixel electrode 9a and a pixel switching MOSFET 30 for controlling the pixel electrode 9a are formed in each of a plurality of pixels formed in a matrix, A data line 6a for supplying a pixel signal is electrically connected to the source of the MOSFET 30. The pixel signals S1, S2,... Sn to be written to the data line 6a are supplied line-sequentially in this order. The scanning line 3a is electrically connected to the gate of the MOSFET 30, and the scanning signals G1, G2,... Gm are applied to the scanning line 3a in a pulsed manner in this order at a predetermined timing. Is configured.
[0026]
The pixel electrode 9a is electrically connected to the drain of the MOSFET 30, and the pixel signal S1, S2,..., Sn supplied from the data line 6a is provided by turning on the MOSFET 30 which is a switching element for a certain period of time. Is written into each pixel at a predetermined timing. The pixel signals S1, S2,... Sn of a predetermined level written in the liquid crystal through the pixel electrode 9a in this manner are held for a certain period between the pixel electrodes S1, S2,...
[0027]
The liquid crystal modulates light by changing the orientation and order of the molecular assembly depending on the applied voltage level, thereby enabling gray scale display. In the case of the normally white mode, incident light is modulated when passing through the liquid crystal portion in accordance with the applied voltage, and is blocked by a polarizing film outside the liquid crystal panel to perform gradation display. In the case of the normally black mode, the incident light is modulated when passing through the liquid crystal portion in accordance with the applied voltage, and the light is transmitted from the liquid crystal device 200 as a whole by the amount of light passing through the polarizing film outside the liquid crystal panel. Emits light having a contrast corresponding to the image signal.
[0028]
Here, a storage capacitor 70 (capacitor) may be added in parallel with a liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode for the purpose of preventing the held pixel signal from leaking. The storage capacitor 70 holds the voltage of the pixel electrode 9a for a time that is, for example, three orders of magnitude longer than the time during which the source voltage is applied. Thereby, the charge retention characteristics are improved, and a liquid crystal device capable of performing display with a high contrast ratio can be realized. The method of forming the storage capacitor 70 may be either the case where the storage capacitor 70 is formed between the capacitor line 3b which is a wiring for forming a capacitor, or the case where the storage capacitor 70 is formed between the storage line 70 and the preceding scanning line 3a. Is also good.
[0029]
(Configuration of pixel unit)
4, on the MOSFET array substrate 10 of the liquid crystal device 200, a plurality of transparent pixel electrodes 9a (regions surrounded by dotted lines) are formed for each pixel in a matrix, and the vertical and horizontal boundary regions of the pixel electrodes 9a are formed. A data line 6a (indicated by a dashed line), a scanning line 3a (indicated by a solid line), and a capacitance line 3b (indicated by a solid line) are formed along.
Of these wirings, the data line 6a is electrically connected to a source region described later in the semiconductor layer 1a made of a single crystal silicon layer via the contact hole 5, and the pixel electrode 9a is connected to the contact hole. 8 and is electrically connected to the drain region of the semiconductor layer 1a. Further, the scanning line 3a is arranged to face the channel region in the semiconductor layer 1a, and the scanning line 3a functions as a gate electrode. The capacitance line 3b is formed from a main line portion extending substantially linearly along the scanning line 3a (that is, a first region formed along the scanning line 3a in plan view) and a portion intersecting the data line 6a. And a protruding portion (a second region extending along the data line 6a when viewed in a plan view) protruding forward (upward in the figure) along the data line 6a.
[0030]
Further, a light-shielding film 11a is formed on the MOSFET array substrate 10, as shown by oblique lines rising to the right in FIG. The light-shielding film 11a is formed so as to cover the MOSFET 30 including the channel region of the semiconductor layer 1a in each pixel as viewed from the MOSFET array substrate 10 side. A main line extending linearly along the main line, and a protruding portion protruding from an intersection with the data line 6a to the adjacent step side (ie, downward in the drawing) along the data line 6a. The tip of the downward protruding portion in each stage (pixel row) of the light-shielding film 11a overlaps the tip of the upward protruding portion of the capacitor line 3b in the next stage below the data line 6a.
[0031]
In FIG. 5, the base of the MOSFET array substrate 10 is a bonded substrate described later, and the base of the opposing substrate 20 is a transparent substrate 10 such as a quartz substrate or a heat-resistant glass plate.
A pixel electrode 9a is formed on the MOSFET array substrate 10, and an alignment film 16 on which a predetermined alignment process such as a rubbing process is performed is formed above the pixel electrode 9a. The pixel electrode 9a is made of a transparent conductive thin film such as an ITO (Indium Tin Oxide) film. The alignment film 16 is formed by performing a rubbing process on an organic thin film such as a polyimide thin film, or by forming an inorganic material such as SiO by oblique evaporation.
[0032]
In the pixel section 10a of the MOSFET array substrate 10, a pixel switching MOSFET 30 for controlling switching of each pixel electrode 9a is formed at a position adjacent to each pixel electrode 9a.
In this embodiment, the inversion region of the channel region of the semiconductor layer forming the channel region when the pixel switching MOSFET 30 is turned on is configured as a P-type.
[0033]
Further, inside the bonded substrate, a light-shielding film 11a is formed in a region overlapping with the MOSFET 30 in a plane. Therefore, it is possible to prevent light returning from the side of the MOSFET array substrate 10 from entering the channel region 1a ', the low-concentration source region 1b, and the low-concentration drain region 1c of the pixel switching MOSFET 30. The light-shielding film 11a is composed of a single film or alloy film of Ti, Cr, W, Ta, Mo, or Pb, which is an opaque refractory metal, or a metal silicide. With such a material, when manufacturing the MOSFET array substrate 10, the light-shielding film 11a can withstand high-temperature processing performed in the step of forming the pixel switching MOSFET 30 performed after the step of forming the light-shielding film 11a.
[0034]
Further, on the surface side of the light shielding film 11a, a high insulating glass such as NSG (non-doped silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), BPSG (boron phosphorus silicate glass), or a silicon oxide film Is formed, and a MOSFET 30 is formed on the surface side of the interlayer insulating film 12. That is, the interlayer insulating film 12 is provided to electrically insulate the semiconductor layer 1a forming the MOSFET 30 from the light shielding film 11a.
[0035]
The pixel switching MOSFET 30 has an LDD (Lightly Doped Drain) structure. In the semiconductor layer 1a, a channel region 1a 'where a channel is formed by an electric field from the scanning line 3a, a low concentration source region 1b, A high concentration drain region 1c, a high concentration source region 1d, and a high concentration drain region 1e are formed. On the upper layer side of the semiconductor layer 1a, a gate insulating film 2 for insulating the semiconductor layer 1a from the scanning lines 3a is formed.
Here, the semiconductor layer 1a (semiconductor layer having the first thickness) used to configure the MOSFET 30 is a single crystal silicon layer, and the channel region 1a 'is doped with impurity ions under the conditions described later. I have.
[0036]
On the surface side of the MOSFET 30 configured as described above, interlayer insulating films 41, 42, 43 made of a silicon oxide film or the like are formed. A data line 6a is formed on the surface of the interlayer insulating film 42. The data line 6a is formed via a contact hole 81 formed in the interlayer insulating films 41 and 42 and a contact hole 82 formed in the capacitor insulating film 303. It is electrically connected to the high concentration source region 1d. On the surface of the interlayer insulating film 43, a pixel electrode 9a made of an ITO film is formed. The pixel electrode 9a is electrically connected to the high-concentration drain region 1e via a contact hole 85 formed in the interlayer insulating films 42 and 43 and a contact hole 83 formed in the gate insulating film 2. An alignment film 16 made of a polyimide film is formed on the surface side of the pixel electrode 9a.
[0037]
Further, from the high-concentration drain region 1e, the storage line 3b of the same layer as the scanning line is opposed as an upper electrode via a contact hole 83 formed in the insulating film (dielectric film) 41, so that the storage capacitor 70 Is configured. The potential of the light shielding film 11a is fixed. In addition, the light-shielding film 11a can also play a role of playing a part of the storage capacitor 70, for example, by being electrically connected to the capacitance line 30, for example.
Although MOSFET 30 preferably has the LDD structure as described above, it may have an offset structure in which impurity ions are not implanted into regions corresponding to low-concentration source region 1b and low-concentration drain region 1c. . The MOSFET 30 may be a self-aligned MOSFET in which impurity ions are implanted at a high concentration using a gate electrode (a part of a scanning line) as a mask to form self-aligned high-concentration source and drain regions. In this embodiment, the MOSFET 30 has a single gate structure in which only one gate electrode 3a is arranged between the source and drain regions. However, two or more gate electrodes may be arranged between them. At this time, the same signal is applied to each gate electrode. If the MOSFET 30 is configured with a dual gate (double gate) or triple gate or more as described above, it is possible to prevent an increase in a leakage current value at a junction between the channel region and the source-drain region. The leakage current value can be reduced. If at least one of these gate electrodes has an LDD structure or an offset structure, the off-state current can be further reduced and a stable switching element can be obtained.
[0038]
On the other hand, a counter electrode (common electrode) 21 is formed over the entire surface of the counter substrate 20, and an alignment film 22 on which a predetermined alignment process such as a rubbing process is performed is formed below the counter electrode (common electrode). Is provided. The counter electrode 21 is made of, for example, a transparent conductive thin film such as an ITO film. The alignment film 22 is a film obtained by subjecting an organic thin film such as a polyimide thin film to a rubbing treatment, or a thin film formed by oblique evaporation of an inorganic substance such as SiO. Further, it is also possible to form the capacitor line 300 in a region other than the opening region of each pixel portion to shield light. Therefore, incident light does not reach the channel region 1a ', the low-concentration source region 1b, and the low-concentration drain region 1c of the semiconductor layer 1a of the MOSFET 30 for pixel switching from the side of the counter substrate 20. The light-shielding film 23 also has functions of improving contrast, preventing color mixture of color materials, and the like.
[0039]
The MOSFET array substrate 10 and the opposing substrate 20 configured as described above are arranged so that the pixel electrode 9a and the opposing electrode 21 face each other, and these substrates are connected to the sealing material 52 (FIGS. 1 and 5). ). In this state, a liquid crystal 50 as an electro-optical material is sealed in a space surrounded by the sealing material 52 and sandwiched. The liquid crystal 50 assumes a predetermined alignment state by the alignment film in a state where no electric field is applied from the pixel electrode 9a. The liquid crystal 50 is composed of, for example, one or a mixture of several types of nematic liquid crystals.
The type of liquid crystal 50 to be used, that is, an operation mode such as a TN (twisted nematic) mode, an STN (super TN) mode, etc., is provided on the light incident side surface or the light emission side of the opposing substrate 20 and the MOSFET array substrate 10. A polarizing film, a retardation film, a polarizing plate, and the like are arranged in a predetermined direction according to the normally white mode / normally black mode.
[0040]
(Configuration of peripheral circuit section)
Referring again to FIGS. 1 to 5, in the liquid crystal device 200 according to the present embodiment, the data line driving circuit 101 and the scanning line driving circuit 104 (peripheral circuit) use the peripheral region of the pixel portion 10 a on the surface side of the MOSFET array substrate 10. ) Is formed. Such a data line driving circuit 101 and a scanning line driving circuit 104 are basically configured as shown in FIG.
Further, FIG. 6A shows that the conductivity type of the inversion region of the semiconductor layer forming the channel region when the MOSFETs constituting the peripheral circuit units such as the scanning line driving circuit 104 and the data line driving circuit 101 are turned on is P. FIG. 2 is a cross-sectional view showing a MOSFET 80 of a type. It is to be noted that a cross-sectional view showing the N-type MOSFET 90 in the inversion region of the semiconductor layer forming the channel region when the MOSFET forming the peripheral circuit portion is turned ON is omitted here. FIG. 6B also shows a pixel switching MOSFET 30 formed in the pixel portion 10 a of the MOSFET array substrate 10.
[0041]
In FIG. 6, the conductivity type of the inversion region of the semiconductor layer forming the channel region when the MOSFET forming the peripheral circuit portion is turned on is configured as a complementary MOSFET including a P-type MOSFET 80 and an N-type MOSFET 90. I have. The semiconductor layer regions 2d, 2b, 2a, 2c, and 2e constituting these peripheral circuit MOSFETs 80 and 90 are formed in an island shape with an interlayer insulating film 12 formed on a bonded substrate.
In the MOSFETs 80 and 90, a high potential line and a low potential line are electrically connected to the source region 2d via the contact holes 59, respectively. The input wiring 61 is connected to the common gate electrode 3a, and the output wiring 62 is electrically connected to the drain region 2e via the contact hole 60.
[0042]
Since such a peripheral circuit portion is also formed through a process similar to that of the pixel portion 10a, the interlayer insulating films 41, 42, and 43, the capacitor insulating film 301, and the gate insulating film 2 are also formed in the peripheral circuit portion. ing. The MOSFETs 80 and 90 for the peripheral circuit also have an LDD structure, similarly to the MOSFET 30 for pixel switching, and have a source region composed of a high-concentration source region 2d and a low-concentration source region 2b on both sides of the channel region 2a. And a drain region including a high-concentration drain region 2e and a low-concentration drain region 2c.
[0043]
Here, a description has been given of a complementary circuit in which the conductivity type of the inversion region of the semiconductor layer forming the channel region when the MOSFET forming the peripheral circuit portion is turned on is N-type or P-type. The peripheral circuit MOSFET can be composed of only a P-type MOSFET having the same conductivity type as the inversion region of the semiconductor layer forming the channel region when the pixel switching MOSFET is turned on. It is.
The semiconductor layer regions 2d, 2b, 2a, 2c, and 2e are single-crystal silicon layers formed by a method described later, as in the case of the semiconductor layer 1a. Ions are doped.
[0044]
(Difference between pixel part and peripheral circuit part)
In the pixel portion 10a and the peripheral circuit portion configured as described above, the semiconductor layer 1a forming the MOSFET 30 for pixel switching includes the semiconductor layer regions 2d, 2b, 2a, 2c forming the MOSFETs 80 and 90 for the peripheral circuit. The film thickness is smaller than that of 2e. For example, the semiconductor layer 1a forming the pixel switching MOSFET 30 is a single-crystal silicon layer having a thickness of about 30 nm to 80 nm (for example, 40 nm), and the semiconductor layer region 2d forming the peripheral circuit MOSFETs 80 and 90. 2b, 2a, 2c, and 2e are single-crystal silicon layers having a thickness of about 150 to 500 nm (for example, 200 nm).
[0045]
As described above, in the pixel switching MOSFET 30, the thickness of the semiconductor layer 1a forming the channel region is small, so that the depletion layer controlled by the gate electrode is larger than the semiconductor layer 1a regardless of the impurity concentration of the channel region. The pixel switching MOSFET 30 is a complete depletion type, and the conductivity type of the inversion region of the semiconductor layer forming the channel region when the MOSFET is turned on is the P type. Therefore, in the pixel switching MOSFET 30, stray light that cannot be prevented by the light-shielding function of the light-shielding layer 11 or the data line 303 arrives because the semiconductor layer 1a is thin even if the photovoltaic performance of single-crystal silicon is high. Also, since the amount of photoexcited electron-hole pairs generated at the PN junction between the semiconductor layer forming the channel region by carriers and the source and drain portions can be reduced, no light leakage current flows. Therefore, the occurrence of flicker or the like due to the light leakage current can be prevented, and the display quality is high. Therefore, the liquid crystal device 200 of the present embodiment is suitable for a light valve of a projection display device in which intense light is incident compared to a direct-view liquid crystal device.
[0046]
In this embodiment, since the pixel switching MOSFET 30 is a P-type MOSFET in which the inversion region of the semiconductor layer forming the channel region when the MOSFET is turned on is a P-type MOSFET, the parasitic bipolar effect is less likely to occur. Accordingly, since a body contact for fixing the potential of the channel region is not required, the aperture ratio of the pixel portion can be increased.
[0047]
On the other hand, in the MOSFETs 80 and 90 for the peripheral circuit, the semiconductor layers 2d, 2b, 2a, 2c and 2e forming the channel region have a large thickness, so that a large current can flow due to the low sheet resistance. , High-speed operation is possible.
Note that, in the peripheral circuit portion, when it is desired to increase the driving frequency, the shift register needs to be driven at a high speed. In that case, a fully depleted transistor capable of reducing the parasitic capacitance is suitable. On the other hand, since the buffer needs a large current driving capability to drive the scanning line 3a, a partially depleted transistor is suitable. Therefore, in the present invention, if the peripheral circuit portion includes a partially depleted transistor, the entire peripheral circuit may be a partially depleted transistor. In other words, the manufacturing process can be simplified if the semiconductor layer forming the fully depleted transistor included in the peripheral circuit portion has the same thickness as the semiconductor layer forming the MOSFET 30 for pixel switching.
[0048]
(Channel doping conditions)
FIGS. 7A and 7C are process diagrams when channel doping is performed in the MOSFET, and FIGS. 7B and 7D are FIGS. 7A and 7C, respectively. 5 is a graph showing the relationship between the average implantation depth of impurity ions and the logarithm of the concentration in FIG. FIGS. 8C, 9A, and 9B show the semiconductor layer forming the channel region shown in the process diagram after the heat treatment (FIG. 8B). It is a graph which shows the relationship between the average implantation depth of impurity ion of CC 'line, DD' line, and EE 'line and logarithm of concentration.
[0049]
In configuring the MOSFET array substrate 10, in the present embodiment, each of the channel region 1 a ′ of the MOSFET 30 for pixel switching and the channel region of the MOSFET 80 for the peripheral circuit includes: ⁺ , BF ²⁺ , P ⁺ The threshold voltage is adjusted by doping with impurity ions. Here, the pixel switching MOSFET 30 and the peripheral circuit MOSFET 80 are of the same P-channel type, but the thicknesses of the semiconductor layers 1a 'and 2a forming the channel region are different, so that the respective threshold voltages are optimized. In this case, the dose of impurity ions when performing channel doping is different.
[0050]
In this embodiment, however, the channel doping conditions for the channel regions 1a 'and 2a are changed by heat treatment from the second film thickness to the first film thickness of the semiconductor layer forming the channel region of the MOSFET for pixel switching. It is assumed that impurity ions are implanted at a high accelerating voltage under the same conditions before the operation, and the condition is that the threshold voltage of the MOSFET 30 for pixel switching is optimized and the leak current value is reduced. Accordingly, the threshold voltage and the leak current value are different between the pixel switching MOSFET 30 and the peripheral circuit MOSFET 80, and the threshold voltage of the peripheral circuit MOSFET 80 is deviated from the optimum condition.
[0051]
That is, FIGS. 7A and 7C show that the semiconductor layer 600 forming the channel region of the MOSFET 30 for pixel switching and the semiconductor layer 601 forming the channel region of the MOSFET 80 for the peripheral circuit are doped with a high acceleration voltage. In this case, the semiconductor layer 605 forming the channel region of the MOSFET 90 is covered with the resist mask 401. Thereafter, channel doping is performed on the semiconductor layer 605 forming the channel region of the MOSFET 90. In this case, the semiconductor layer 600 forming the channel region of the MOSFET 30 for pixel switching and the semiconductor forming the channel region of the MOSFET 80 for the peripheral circuit are used. Layer 601 is covered by a resist mask. Here, first, channel doping is performed at a high accelerating voltage on the semiconductor layer 600 forming the channel region of the MOSFET 30 for pixel switching and the semiconductor layer 601 forming the channel region of the MOSFET 80 for the peripheral circuit. Was formed at a high acceleration voltage in the semiconductor layer 605 for forming the semiconductor layer 605, but the order may be either. 7A and 7C are graphs showing the relationship between the average impurity ion implantation depth and the logarithm of the concentration shown in the state after the respective impurity ion implantation processes of FIGS. These are shown in d). As shown in FIGS. 7 (b) and 7 (d), channel doping was performed at an acceleration voltage of about 100 KeV to 160 KeV, here, about 150 KeV. The thickness falls within an intermediate portion of the thickness of the semiconductor layer forming the channel region from the interface between the insulator layer between the supporting substrate and the semiconductor layer forming the channel region and the interface between the semiconductor layer forming the channel region.
[0052]
Further, after the impurity ions are implanted, a heat treatment is performed in a nitrogen atmosphere at about 600 ° C. to about 1300 ° C. for about 10 minutes to about 30 minutes. Here, graphs showing the relationship between the average implantation depth of impurity ions and the logarithm of the concentration after performing the heat treatment at about 850 degrees for about 20 minutes are shown in FIG. 8C, FIG. 9A, and FIG. It is shown in (b).
FIGS. 8C, 9A, and 9B show the semiconductor layer forming the channel region shown in the process diagram after the heat treatment (FIG. 8B). It is a graph which shows the relationship between the average implantation depth of impurity ion of CC 'line, DD' line, and EE 'line and logarithm of concentration.
[0053]
As shown in FIGS. 8 (c) and 9 (a), even if channel doping is performed at the same dose, the channel region finally has a thickness of 200 nm compared to the MOSFET 80. In the MOSFET 30 having a channel region having a thickness of 40 nm, the absolute value of the threshold voltage is high and the leak current value is small because the density of impurity ions is high. Therefore, assuming that the optimum threshold voltage of both MOSFETs 30 and 80 is -1.2 V, the dose of MOSFET 30 having a channel region thickness of 40 nm is about 1.0 × 10 ¹¹ cm ² ~ About 5.0 × 10 ¹¹ cm ² , Preferably about 3.0 × 10 ¹¹ cm ² In the case of the MOSFET 80 in which the thickness of the semiconductor layer forming the channel region is 200 nm, the dose is about 1.0 × 10 ¹¹ cm ² ~ About 5.0 × 10 ¹¹ cm ² , Preferably about 1.8 × 10 ¹¹ cm ² Should be. However, in the present embodiment, the dose is set to 3.0 × 10 3 with priority given to optimizing the threshold voltage of the pixel switching transistor 30. ¹¹ cm ² It is. Therefore, the threshold voltage of the MOSFET 30 having a channel region thickness of 40 nm is -1.2 V, which is an optimum value, whereas the threshold voltage of the MOSFET 80 having a channel region thickness of 200 nm is -1. 5V, which deviates from the optimum value.
[0054]
Nevertheless, in the present embodiment, since the single crystal silicon layers are used as the semiconductor layers 1a and 2a forming the channel regions of the MOSFETs 30 and 80, the threshold voltage of the MOSFET 80 for the peripheral circuit deviates from the optimum value by about 1.0 V to the positive side. Also, the peripheral circuits can be driven sufficiently. On the other hand, in the MOSFET 30 for pixel switching, since the threshold voltage is an optimum value, high quality display can be performed. Further, according to the present embodiment, the semiconductor layers 1a and 2a have the same thickness in the MOSFET 30 for pixel switching and the MOSFET 80 for the peripheral circuit of the same conductivity type (P type) of the semiconductor layer forming the channel region. Even if it is changed, as described below, channel doping can be performed simultaneously, so that the manufacturing process can be shortened, design complexity can be reduced, and cost can be significantly reduced.
[0055]
(Method of manufacturing MOSFET array substrate)
An example of a method for manufacturing a bonded substrate having an SOI structure used for manufacturing the MOSFET array substrate 10 of the present embodiment will be described again with reference to FIG.
First, as shown in FIG. 11, a light-shielding film such as a tungsten silicide film is formed on the entire surface of a light-transmitting supporting substrate 10 such as a quartz substrate or a heat-resistant glass substrate. As shown, the light-shielding film is patterned using a photolithography technique to form a light-shielding film 11a. Next, as shown in FIG. 11B, NSG (non-doped silicate glass), PSG (phosphorus silicate glass), and BSG (boron silicate glass) are formed on the entire surface of the support substrate 10 by a sputtering method, a CVD method, or the like. 11), after forming an oxide film 12 such as BPSG (boron phosphorus silicate glass), the surface of the oxide film 12 is polished by a method such as a CMP method as shown in FIG. Is flattened. Here, the thickness of the oxide film 12 is, for example, about 400 to about 1000 nm, and more preferably about 800 nm. The support substrate 10 is annealed at a high temperature of about 850 to about 1300 ° C., more preferably about 1000 ° C., preferably in an atmosphere of an inert gas such as nitrogen gas, so that no distortion occurs in a high-temperature process performed later. It is desirable to perform pre-processing beforehand. That is, it is desirable that the support substrate 10 be heat-treated at the same temperature or higher than the highest temperature to be processed in the manufacturing process.
[0056]
On the other hand, after the oxide film 13 is formed also on the back side of the single crystal silicon substrate 700, the surface is flattened by polishing using a method such as a CMP method. The method of forming the insulating film 13 is not particularly limited, but includes a method of forming an oxide film on the back surface of the single crystal silicon substrate 700 by a CVD method. Here, if the single crystal silicon substrate 700 has a thickness of about 300 μm to about 900 μm, the insulating film 13 has a thickness of, for example, about 200 nm to about 800 nm.
[0057]
Such oxide films 12 and 13 are provided to ensure the adhesion between the single crystal silicon substrate 700 and the support substrate 10.
Next, as shown in FIG. 11D, the surface 13 on the insulator layer side, which is the back surface of the single crystal silicon substrate 700, and the surface of the support substrate 10 are bonded so that the insulating films 12 and 13 become bonding surfaces. The single crystal silicon substrate 700 and the support substrate 10 are bonded to each other by performing a heat treatment at about 300 ° C. for about 2 hours, for example, so that the single crystal silicon substrate 700 and the support substrate 10 Then, a bonded substrate bonded through the step 13 is formed (bonding step).
[0058]
Next, the surface of the single crystal silicon substrate 700 on which the single crystal silicon 701 is exposed is polished by a CMP method or the like, so that the thickness of the semiconductor layer forming the channel region of the single crystal silicon substrate 700 is reduced to a predetermined thickness. For example, it is set to about 200 nm. By these manufacturing methods, the bonded substrate 702 is completed as shown in FIG.
[0059]
Next, FIGS. 7A and 7C will be described. The semiconductor layer 605 is a semiconductor layer for forming a channel region of the N-type peripheral circuit MOSFET 90. With the semiconductor layer 605 covered with the resist mask 401, a semiconductor layer for forming a channel region of the P-type pixel switching MOSFET 30 as the semiconductor layer 600 and a P-type peripheral circuit MOSFET 90 as the semiconductor layer 601. And a semiconductor layer for forming a channel region of P ⁺ Channel doping is performed by introducing N-type impurity ions such as ions. The conditions at this time are as follows: the acceleration voltage is about 100 KeV to about 160 KeV, and the dose is about 1.0 × 10 ¹¹ cm ² ~ About 5.0 × 10 ¹¹ cm ² It is. Here, respectively, about 150 KeV and about 3.0 × 10 ¹¹ cm ² This is a condition for optimizing the threshold voltage of the MOSFET 30 for pixel switching.
[0060]
Next, a semiconductor layer for forming a channel region of the P-type pixel switching MOSFET 30 as the semiconductor layer 600 and a semiconductor layer for forming a channel region of the P-type peripheral circuit MOSFET 80 as the semiconductor layer 601 are formed. With respect to the semiconductor layer for forming the channel region of the N-type peripheral circuit MOSFET 90 which is the semiconductor layer 605 in a state covered with the resist mask 402, B ⁺ Channel doping is performed by introducing P-type impurity ions such as ions.
[0061]
FIGS. 8A and 8B are process diagrams showing a method of changing the film thickness of the semiconductor layer forming the channel region of the pixel switching MOSFET 30 and the peripheral circuit MOSFETs 80 and 90 of this embodiment by heat treatment. It is.
However, as shown in FIGS. 8A and 8B, the semiconductor layer 600 forming the channel region of the MOSFET 30 for pixel switching and the semiconductor layers 601 and 605 forming the channel region of the MOSFETs 80 and 90 for the peripheral circuit are used. After laminating a silicon oxide film 602 and a silicon nitride film 603 in this order on the entire surface, the silicon oxide film 602 and the silicon nitride film 603 are patterned by using a photolithography technique to form channel regions of MOSFETs 80 and 90 for peripheral circuits. An oxidation-resistant mask layer including a silicon oxide film 602 and a silicon nitride film 603 is formed on the semiconductor layers 601 and 605 to be formed. A thin silicon oxide film 602 exists between the silicon nitride film 603 and the semiconductor layers 601 and 605 forming the channel regions of the MOSFETs 80 and 90 for peripheral circuits. Here, the silicon oxide film 602 is formed for the purpose of relaxing stress and the like, and can be omitted.
[0062]
Next, under a high humidity atmosphere of about 70% to about 95%, at a temperature of about 600 to about 1300 degrees for about 200 minutes to about 600 minutes, and here, at a high humidity of about 87% at a high temperature of about 1000 degrees. By heat treatment for 400 minutes, a portion of the semiconductor layer 600 forming the channel region of the MOSFET 30 for pixel switching where the oxidation resistant mask layer including the silicon oxide film 602 and the silicon nitride film 603 does not exist is oxidized. Is formed (sacrificial oxidation step).
[0063]
Next, the oxidation-resistant mask layer including the silicon oxide film 602 and the silicon nitride film 603 is removed. Here, the sacrificial oxide film 604 is formed by partially oxidizing the semiconductor layer 600 that forms the channel region of the MOSFET 30 for pixel switching. In the region, the semiconductor layer 600 which forms a channel region having a thin first film thickness of about 30 nm to about 80 nm, for example, about 40 nm is left. On the other hand, in a region where the sacrificial oxide film 604 is not formed, a channel region having a second film thickness as thick as the second film thickness (about 150 nm to about 500 nm, for example, about 200 nm) is formed. The semiconductor layers 601 and 605 to be formed are formed in the same manner as the thickness before changing the thickness of the semiconductor layer 600 that forms the channel region of the MOSFET 30 for pixel switching. Is considerably thicker than the semiconductor layer 600 forming the channel region of FIG. In each of the semiconductor layer 600 forming the channel region having the first thickness and the semiconductor layers 601 and 605 forming the channel region having the second thickness, the interlayer insulating film 13 is formed below the semiconductor layer 600. ing.
[0064]
Thereafter, as shown in the process charts of FIGS. 10A and 10B, the semiconductor layer 600 for forming the first thickness channel region and the second thickness channel region are formed by using the photolithography technique. Are formed by patterning the semiconductor layers 601 and 605 for forming the MOSFETs 30 for pixel switching, and the semiconductor layers 601 and 605 for forming the channel regions forming the MOSFETs 80 and 90 for the peripheral circuit. Are formed in an island shape. Here, the semiconductor layer 1a forming the channel region forming the MOSFET 30 for pixel switching is a single crystal silicon layer having a thickness of about 100 nm or less, and forming the channel region forming the MOSFETs 80 and 90 for the peripheral circuit. The semiconductor layers 601 and 605 are single-crystal silicon layers having a thickness of about 200 to about 500 nm.
[0065]
Next, the gate insulating film 2 made of a silicon oxide film having a thickness of, for example, about 60 nm is formed on the surfaces of the semiconductor layers 600, 601 and 605 forming the channel region by using a thermal oxidation method or the like.
Next, as shown in FIG. 3 and FIG. 6 again, a single polysilicon of N-type conductivity for forming the scanning line, the capacitance line 303, and the gate electrode 3a over the entire surface of the substrate by a CVD method or the like. Alternatively, after forming a conductive film including a stacked film of an alloy film of N-type polysilicon and a metal such as tungsten, molybdenum, and titanium and silicon and having a thickness of about 300 nm to about 800 nm, using photolithography technology Then, patterning is performed to form a scanning line, a capacitor line 303, and a gate electrode 3a.
[0066]
Next, in a state where the semiconductor layer for forming the channel region of the N-type peripheral circuit MOSFET 90 which is the semiconductor layer 605 is covered with a resist mask, the channel region of the P-type pixel switching MOSFET 30 which is the semiconductor layer 600 is changed. The semiconductor layer to be formed and the semiconductor layer for forming the channel region of the P-type peripheral circuit MOSFET 90, which is the semiconductor layer 601, are about 0.1 × 10 4 using the scanning line and the gate electrode 3a as a mask. ^Thirteen / Cm ² ~ About 10 × 10 ^Thirteen / Cm ² The low concentration source regions 1b and 2b and the low concentration drain regions 1c and 2c are formed in a self-alignment manner with respect to the scanning line and the gate electrode 3a by implanting low concentration P-type impurity ions at a dose of. Here, since it is located immediately below the scanning line and the gate electrode 3a, a portion where the impurity ions are not introduced becomes a channel region in which the semiconductor layers 1a and 2a remain as they are.
[0067]
Next, a resist mask which is wider than the scanning lines and the gate electrode 3a and covers a semiconductor layer for forming a channel region of the N-type peripheral circuit MOSFET 90 which is the semiconductor layer 605 is formed. , Approximately 0.1 × 10 4 ^Fifteen / Cm ² ~ About 10 × 10 ^Fifteen / Cm ² To form high-concentration source regions 1d and 2d and drain regions 1e and 2e.
Although not shown, an N-type peripheral circuit MOSFET 90 which is a semiconductor layer 605 is formed by using the gate electrode 3a as a mask while the P-type peripheral circuit MOSFETs 30 and 80 which are semiconductor layers are covered with a resist mask. About 0.1 × 10 ^Fifteen / Cm ² ~ About 10 × 10 ^Fifteen / Cm ² After implanting low-concentration N-type impurity ions at a dose of, a channel region for the N-type peripheral circuit MOSFET 90 that is the semiconductor layer 605 is formed with a mask wider than the gate electrode 3a. About 0.1 × 10 ^Fifteen / Cm ² ~ About 10 × 10 ^Fifteen / Cm ² To form a low concentration source region, a low concentration drain region, and a channel region, and a high concentration source region and a high concentration drain region.
[0068]
Next, after an interlayer insulating film 41 made of a silicon oxide film or the like is formed on the surface side of the scanning line 3a by a CVD method or the like, contact holes 82 and 83 are formed using photolithography technology.
Next, an aluminum film, a titanium film, a tungsten film, a copper film, or an alloy film containing any of these metals as a main component for forming the data line 6a (source electrode) and the like is formed on the surface side of the interlayer insulating film 42. Is formed to a thickness of about 300 nm to about 800 nm by a sputtering method or the like, and then patterned by photolithography to form a data line 6a, a high potential line, a low potential line, input wirings 61 and 81, and an output. The wirings 62 and 82 are formed. As a result, in the peripheral circuit section, the P-type peripheral circuit MOSFETs 30 and 80 are completed.
[0069]
Next, after an interlayer insulating film 43 made of a silicon nitride film or an acrylic resin is formed on the surface side of the data line 6a or the like by a CVD method or the like, a contact hole 85 is formed using a photolithography technique.
Thereafter, as shown in FIGS. 1 to 6, the pixel electrode 9a is formed in a predetermined pattern, and then the alignment film 16 is formed. As a result, the MOSFET array substrate 10 is completed.
[0070]
Here, an example is shown in which the peripheral circuit portion is configured by a complementary circuit including an N-type MOSFET and a P-type MOSFET. However, when the peripheral circuit is configured by only a P-type MOSFET, All steps are the same except that the step of forming the N-type transistor is reduced.
In the present embodiment, the region where the semiconductor layer 600 forming the first thin channel region manufactured in this manner is formed is used as the pixel portion 10a, and the second thick channel region is formed. The region where the semiconductor layers 601 and 605 are formed is used as a peripheral circuit portion. The semiconductor layers 600, 601 and 605 forming the channel region are separated from each other by element separation such as mesa etching or LOCOS separation, here, mesa etching separation. After that, the gate insulating film 2 and the gate electrode 3a are respectively formed. Then, MOSFETs 80 and 90 for pixel switching are manufactured.
[0071]
[Application to electronic equipment]
Next, an example of an electronic apparatus including the liquid crystal device 200 to which the present invention is applied will be described with reference to FIGS.
First, FIG. 12 is a block diagram illustrating a configuration of an electronic apparatus including a liquid crystal device configured similarly to the liquid crystal device 200 according to the above embodiment.
12, the electronic device includes a display information output source 1000, a display information processing circuit 1002, a driving circuit 1004, a liquid crystal device 200, a clock generation circuit 1008, and a power supply circuit 1010. The display information output source 1000 includes a ROM (Read Only Memory), a RAM (Random Access Memory), a memory such as an optical disk, a tuning circuit that tunes and outputs an image signal of a television signal, and the like, and a clock generation circuit 1008. , And processes the image signal in a predetermined format on the basis of the clock signal from the display control circuit 1002. The display information output circuit 1002 includes various known processing circuits such as an amplification / polarity inversion circuit, a phase expansion circuit, a rotation circuit, a gamma correction circuit, and a clamp circuit, and is input based on a clock signal. Digital signals are sequentially generated from the display information and output to the drive circuit 1004 together with the clock signal CLK. The drive circuit 1004 drives the liquid crystal device 200. The power supply circuit 1010 supplies a predetermined power to each of the above-described circuits. Note that the drive circuit 1004 may be formed over a MOSFET array substrate included in the liquid crystal device 200. In addition, the display information processing circuit 1002 may be formed over the MOSFET array substrate.
[0072]
As the electronic device having such a configuration, a projection type liquid crystal display device (liquid crystal projector), a personal computer (PC) compatible with multimedia, an engineering workstation (EWS), a pager, or a projector will be described later with reference to FIG. Examples include a mobile phone, a word processor, a television, a viewfinder-type or monitor direct-view type video tape recorder, an electronic organizer, an electronic desk calculator, a car navigation device, a POS terminal, and a touch panel.
[0073]
Next, with reference to FIG. 13, an overall configuration of the projection type color display device of the present embodiment, particularly, an optical configuration will be described. FIG. 12 is a schematic sectional view of a projection type color display device.
In FIG. 13, a liquid crystal projector 1100, which is an example of a projection type color display device according to the present embodiment, prepares three liquid crystal modules including a liquid crystal device 200 in which the above-described drive circuit 1004 is mounted on a MOSFET array substrate, and each of them has an RGB. Used as the light valves 100R, 100G, and 100B for the projector. In the liquid crystal projector 1100, when projection light is emitted from a lamp unit 1102 of a white light source such as a metal halide lamp, three mirrors 1106 and two dichroic mirrors 1108 light components R, G, and R corresponding to the three primary colors of RGB. B, and are led to the light valves 100R, 100G, and 100B corresponding to each color. At this time, in particular, the B light is guided through a relay lens system 1121 including an entrance lens 1122, a relay lens 1123, and an exit lens 1124 in order to prevent light loss due to a long optical path. The light components corresponding to the three primary colors modulated by the light valves 100R, 100G, and 100B, respectively, are recombined by the dichroic prism 1112, and then projected as a color image on the screen 1120 via the projection lens 1114.
[0074]
It should be noted that the present invention is not limited to the above-described embodiments, but can be appropriately modified without departing from the spirit and spirit of the invention which can be read from the claims and the entire specification. The electro-optical substrate device, the electro-optical device, and the electronic device are also included in the technical scope of the present invention.
In the above description, the electro-optical device is described as a liquid crystal device. However, the present invention is not limited to this. Electroluminescence (EL), digital micromirror device (DMD), plasma emission, or electron emission It is needless to say that the present invention can be applied to an electro-optical device using various electro-optical elements using fluorescence or the like and an electronic apparatus including the electro-optical device.
[0075]
【The invention's effect】
As described above, in the present invention, the semiconductor layer forming the channel region having the first thickness which forms the transistor for pixel switching is made thinner to suppress the light leakage current, while the peripheral circuit The thickness of the semiconductor layer forming the channel region having the second film thickness of the transistor is increased, so that the withstand voltage is higher than that of the pixel switching transistor and a larger current can flow. As described above, the thickness of the semiconductor layer is changed depending on the use of the transistor. However, the transistor for pixel switching and the transistor for the peripheral circuit have the same dose of channel-doped impurity ions and have different threshold voltages. In other words, priority is given to optimizing the threshold voltage of the transistor severely required for the above-mentioned pixel switching with the dose amount of the impurity ions, and reducing the leak current. Nevertheless, in the present invention, since a single crystal semiconductor layer is used as a semiconductor layer for forming a channel region of a transistor, the transistor characteristics are high. , Can be driven. Therefore, according to the present invention, even if the thickness of the single crystal semiconductor layer is changed between the transistor for pixel switching and the transistor for peripheral circuits of the same conductivity type, channel doping can be performed at the same time. The process and the manufacturing process can be shortened, and the complexity of the design can be eliminated, and the cost can be significantly reduced.
[Brief description of the drawings]
FIG. 1 is a plan view showing a configuration of each pixel formed in a pixel portion of a MOSFET array substrate in an electro-optical device.
FIG. 2A is a plan view of components formed in an electro-optical device to which the present invention is applied, as viewed from a counter substrate side, and FIG. 2B is a plan view of HH ′ in FIG. FIG. 3 is a cross-sectional view when cut at a position corresponding to a line.
FIG. 3 is an equivalent circuit diagram of various elements and wirings formed in a plurality of pixels arranged in a matrix in a pixel portion of the electro-optical device.
FIG. 4 is a plan view showing a configuration of each pixel formed on a MOSFET array substrate in the electro-optical device.
5 is a cross-sectional view of a MOSFET array substrate and a counter substrate when a part of a pixel portion of the electro-optical device shown in FIG. 2 is cut at a position corresponding to line AA ′ in FIG.
6 is a plan view of MOSFETs formed in a pixel portion and a peripheral circuit portion of the liquid crystal device shown in FIG.
FIGS. 7 (a) to 7 (d) are process diagrams for performing channel doping in the pixel switching MOSFET and the peripheral circuit MOSFET shown in FIGS. 1 and 6, and FIGS. 7 is a graph showing the relationship between the logarithm of the concentration of impurity ions and the average implantation depth at the time of cutting at a position corresponding to the 'line and the BB' line, respectively.
FIGS. 8A to 8C show channel regions of the pixel switching MOSFET shown in FIG. 7 after the pixel doping shown in FIG. 7 in the pixel switching MOSFET and the peripheral circuit MOSFET shown in FIGS. And a graph showing the relationship between the logarithm of the impurity ion concentration and the average implantation depth at that time when the semiconductor layer is cut at a position corresponding to the line CC ′. is there.
FIGS. 9A and 9B show the pixel switching MOSFET and the peripheral circuit MOSFET shown in FIGS. 1 and 6, corresponding to the DD 'line and the EE' line in FIG. 7 is a graph showing the relationship between the logarithm of the concentration of impurity ions and the average implantation depth at that time when cutting is performed at a given position.
FIGS. 10A and 10B are process diagrams showing a manufacturing method after the process diagram of FIG. 8B in the pixel switching MOSFET and the peripheral circuit MOSFET shown in FIGS. 1 and 6; It is.
FIGS. 11A to 11E are process diagrams illustrating a manufacturing method in a bonding step for an element substrate according to the present invention.
FIG. 12 is a block diagram illustrating a circuit configuration of an electronic device using the liquid crystal device according to the present invention as a display unit.
FIG. 13 is a cross-sectional view illustrating a configuration of an optical system of a projection display device as an example of an electronic apparatus using the liquid crystal device according to the invention.
[Explanation of symbols]
1a, 601 Pixel switching semiconductor layer in pixel portion (semiconductor layer forming first conductivity type channel region with first thickness)
10 Support substrate
30 MOSFET for pixel switching (the conductivity type of the inversion region of the semiconductor layer forming the channel region when the MOSFET is ON is P type)
2a, 601 and 605 A semiconductor layer forming a channel region for a peripheral circuit in a peripheral circuit portion (a semiconductor layer forming a channel region having a second thickness)
80 MOSFET for peripheral circuit (the conductivity type of the inversion region of the semiconductor layer that forms the channel region when the MOSFET is turned on with a MOSFET of the second thickness is P-type)
90 MOSFET for peripheral circuit (N-type conductivity type of inversion region of semiconductor layer forming channel region when MOSFET is turned on with MOSFET of second thickness)
200 liquid crystal device

Claims

Among the semiconductor layers formed on the support substrate via the insulator layer, the first nonlinear elements are formed in a matrix using the first semiconductor layer formed in the first region, An element substrate on which a second nonlinear element is formed using a second semiconductor layer formed in a second region different from the first region,
The first semiconductor layer is formed with a first thickness, and the second semiconductor layer is formed with a second thickness.
The first film thickness is smaller than the second film thickness, and the dose of the impurity ions doped in the first semiconductor layer and the dose of the impurity ions doped in the second semiconductor layer are different. An element substrate having the same amount.

The element substrate according to claim 1, wherein a threshold voltage of the first nonlinear element is different from a threshold voltage of the second nonlinear element.

Among the semiconductor layers formed on the support substrate via the insulator layer, the first nonlinear elements are formed in a matrix using the first semiconductor layer formed in the first region, A method for manufacturing an element substrate in which a second nonlinear element is formed using a second semiconductor layer formed in a second area different from the first area,
After simultaneously implanting impurity ions into the first semiconductor layer and the second semiconductor layer under the same conditions, the first semiconductor layer is formed to have a first thickness, and the second semiconductor layer is formed. By forming the layer with a second thickness smaller than the first thickness, the dose of the impurity ions doped into the first semiconductor layer and the doping of the second semiconductor layer are reduced. Forming the first nonlinear element and the second nonlinear element having the same dose amount of the impurity ions.

4. The method according to claim 3, wherein a threshold voltage of the first nonlinear element is different from a threshold voltage of the second nonlinear element.

The method according to claim 3, wherein the first nonlinear element and the second nonlinear element are transistors.

The method for manufacturing an element substrate according to claim 3, wherein channel doping is performed on the first semiconductor layer and the second semiconductor layer forming a channel region at the same time.

7. The conductivity type of an inversion region of a semiconductor layer forming a channel region when the transistor forming the first nonlinear element is turned on is a P-type. Method for manufacturing an element substrate.

A semiconductor layer forming a channel region of the transistor for the peripheral circuit, wherein the first nonlinear element is a transistor for a peripheral circuit, and the second nonlinear element is a transistor for pixel switching; The average implantation depth for channel doping into the semiconductor layer forming the channel region of the transistor for the transistor is from the middle part of the thickness of the semiconductor layer forming the channel region to the distance between the supporting substrate and the semiconductor layer forming the channel region. 8. The method of manufacturing an element substrate according to claim 3, wherein the range is up to an interface between the insulator layer and a semiconductor layer forming a channel region. 9.

In the transistor of the same conductivity type, the conductivity type of the channel region of the semiconductor layer forming the channel region of the transistor for pixel switching and the conductivity type of the channel region of the semiconductor layer forming the channel region of the transistor for the peripheral circuit are: The absolute value of the threshold voltage of the transistor of the same conductivity type is higher than the absolute value of the threshold voltage of the transistor for the peripheral circuit. 9. The method for manufacturing an element substrate according to any one of items 3 to 8.

The method according to claim 3, wherein the support substrate is formed of a transparent substrate.

The method according to any one of claims 3 to 10, wherein the support substrate is made of quartz glass.

An electro-optical device using the element substrate according to claim 1.

A projection display device using the electro-optical device according to claim 12.