【０００１】
【発明の属する技術分野】
本発明は、他の機器から伝送されてくるディジタル映像信号を受信してその同期確立を行うディジタル映像信号の受信装置に関するものである。
【０００２】
【従来の技術】
従来、放送局内ではスイッチャ、ＶＴＲ、カメラなどのディジタル機器の間をケーブルで接続し、一方の機器から他方の機器へディジタル映像信号を伝送することがよく行われている。ディジタル映像信号は通常、８ビットあるいは１０ビットに量子化されたものが伝送され、これらビットを１ビット化して伝送するシリアル伝送、あるいはこれら複数ビットを独立に伝送するパラレル伝送のいずれかが用いられる。いずれの場合でも、これら放送機器間のディジタル映像信号の伝送は、標準テレビ方式（ＳＤＴＶ）ではＳＭＰＴＥ（全米映画テレビジョン技術者協会）の１２５Ｍ、２６７Ｍ、２５９Ｍ、２４４Ｍで、また、高品位テレビ方式（ＨＤＴＶ）ではＢＴＡ（放送技術開発評議会）のＳ−００２やＳ−００４として定められたディジタルインターフェイス規格に従って行われる。以下この規格の概要について説明する。図１９の（ａ）、（ｂ）は、それぞれＳＤＴＶ、ＨＤＴＶにおける１０ビットのコンポーネントパラレル伝送規格における伝送データの配列を示し、横軸は各伝送データの走査線方向の座標、縦軸は各データの量子化ビットを示す。この図で、ＳＤＴＶでは輝度信号（Ｙ）と色差信号（Ｃ）を交互に時分割多重した１０ビットの映像信号としているのに対し、ＨＤＴＶでは輝度信号（Ｙ）と色差信号（Ｃ）をそれぞれ独立に１０ビットずつ伝送することになっている。また、この図でＥＡＶ（Ｅｎｄ ｏｆ Ａｃｔｉｖｅ Ｖｉｄｅｏ）、ＳＡＶ（Ｓｔａｒｔ ｏｆ Ａｃｔｉｖｅ Ｖｉｄｅｏ）はそれぞれ１水平走査期間の中の有効な映像信号の終了と開始の位置を知らせるためのものであり、第１ワードは３ＦＦ（ｈｅｘ）、第２ワードは０００（ｈｅｘ）、第３ワードは０００（ｈｅｘ）という特殊な固定のパターンである。３ＦＦ（ｈｅｘ）及び０００（ｈｅｘ）というコードはこのＥＡＶやＳＡＶ以外の伝送データとしては使用することが禁止されているので、受信側ではこれらのコードから水平の同期検出を行うことができる。図２０は、ＥＡＶ、ＳＡＶの第４ワードの内容を示す図であり、Ｆはインターレース走査におけるフィールドの区別を行うためのＦビット、Ｖは有効ラインと垂直ブランキング期間の区別を行うＶビット、ＨはＥＡＶとＳＡＶの区別を行うＨビット、Ｐ０〜Ｐ３はＦ、Ｖ、Ｈの各ビットの値の組み合わせに対応してそれぞれ一意にその値が決められたプロテクションビットである。また、ＨＤＴＶでは、図１９の（ｂ）に示すように、ＥＡＶの後にその水平走査期間の垂直ライン方向の位置を示すラインナンバーを多重することになっている。
【０００３】
以下、図面を参照しながら従来のディジタル映像信号の受信装置について説明する。パラレル伝送では伝送距離に制約があるため、通常、放送機器間では多くの場合、シリアル伝送が用いられる。図２１はそれぞれＳＤＴＶのうち総走査線数５２５本のＮＴＳＣ方式に対応したコンポーネントディジタル映像を伝送する場合の従来のディジタル映像信号の受信装置の構成図であり、１０１はシリアルディジタル映像信号を伝送するための同軸ケーブル、１０２は同軸ケーブル１０１を伝送される過程で損失を受けた伝送信号の高域成分を補正する波形等化器、１０３は波形等化器１０２から入力される信号を基に伝送前のシリアルティジタル映像信号とこれに同期したシリアルクロックを生成するリクロック回路、１０４は入力されるシリアルディジタル映像信号とシリアルクロックを基にこのシリアルディジタル映像信号のワード同期をとりシリアルデータをパラレルデータに変換すると共にこのパラレルデータに同期したパラレルクロックを出力するシリパラ変換回路、１０５は入力されるパラレルデータからＥＡＶの第１ワードから第３ワードまでの同期パターンを検出しＥＡＶの第４ワードのタイミングで１を出力するＥＡＶ検出回路であり、具体的な回路構成は例えば特開平７−６７０８４号公報などに記載されているのでここでは説明を省略する。１０６はＥＡＶ検出回路から出力されるパルスで内部のカウンタをリセットしそのカウンタ出力を基に水平同期信号を生成する水平同期信号生成回路である。１０７はＥＡＶ検出回路から入力されるパルスを基にＥＡＶの第４ワードのＦビットを検出しＦビットの値が１から０に変化する垂直ラインで１を出力するＦビット検出回路、１０８はＦビット検出回路１０７から入力されるパルスで内部の垂直カウンタをリセットしそのカウンタ出力を基に垂直同期信号を生成する垂直同期生成回路である。図２２は、水平同期信号生成回路１０６の構成図である。図２２で、１０９はシリパラ変換回路１０４で生成されるパラレルクロックをクロックにカウント動作するロード付き水平カウンタ回路であり、Ｑはカウンタ値の出力端子、ＲＥＳＥＴは１が入力されるとカウンタ値を０にリセットするリセット入力端子、ＬＯＡＤ ＥＮＡはロードイネーブル端子、ＬＯＡＤ ＤＡＴＡはロードデータ入力端子であり、ＬＯＡＤ ＥＮＡに１が入力されるとＬＯＡＤ ＤＡＴＡに入力された値がカウンタ値にセットされる。１１０はパルス生成回路であり、ＩＮ端子に入力される値がＡ端子及びＢ端子に入力される値の間にある場合は１を出力し、それ以外では０を出力する。１１１は比較回路であり、Ａ端子及びＢ端子に入力される値が一致する場合のみ１を出力する。この図で、Ｅはパラレルクロック（２７ＭＨｚ）を単位としたときの１水平走査期間中の有効映像データ数１４４０、Ｈは１水平走査期間の総データ数１７１６を意味する。図２３は、垂直同期信号生成回路１０８の構成図である。図２３で、１１２は水平走査周期でカウント動作する垂直カウンタ回路であり、Ｑはカウンタ値の出力端子、ＲＥＳＥＴは１が入力されるとカウンタ値を０にリセットするリセット入力端子、ＬＯＡＤ ＥＮＡはロードイネーブル端子、ＬＯＡＤＤＡＴＡはロードデータ入力端子であり、ＬＯＡＤ ＥＮＡに１が入力されるとＬＯＡＤ ＤＡＴＡに入力された値がカウンタ値にセットされる。１１３はパルス生成回路であり、ＩＮ端子に入力される値がＡ端子及びＢ端子に入力される値の間にある場合は０を出力し、それ以外では１を出力する。１１４は比較回路であり、Ａ端子及びＢ端子に入力される値が一致する場合のみ１を出力する。
【０００４】
次に、上記のように構成された従来のディジタル映像信号の受信装置において、入力される映像信号があるタイミングで他の映像信号に切り換えられた場合の同期確立の動作について以下図面を用いて説明する。ＳＤＴＶのシリアルディジタル映像信号の信号レートは２７０Ｍｂｐｓであり、これが同軸ケーブル１０１を介して送信側から伝送され波形等化器１０２で波形等化される。リクロッカ１０３では波形等化後の信号を基にＰＬＬにより２７０ＭＨｚのシリアルクロックを生成すると共に送信前のシリアルディジタル映像信号を再生する。再生されたシリアルディジタル映像信号は、シリパラ変換回路１０３で２７ＭＨｚ、１０ビットのパラレル信号に変換され、ＥＡＶ検出回路１０５に入力される。以下、水平同期確立について、図２１、図２２、図２４を用いて説明する。図２４は水平同期検出に関連したパルスのタイミングチャートであり、横軸は時間を示す。この図で（ａ）はＥＡＶ検出回路１０５に入力されるディジタル映像信号であり、送信側から伝送される映像信号が第１の映像信号の（Ｎ＋１）ライン目の途中のあるＡというタイミングで第２の映像信号のＭライン目のある水平位置で切り換えられたことを示している。（ｂ）はこのときにＥＡＶ検出回路１０５から出力されるパルス波形であり、この図に示すように入力信号が切り換えられても長くとも２水平走査期間内で次の新しい映像信号のＥＡＶが検出される。水平同期信号生成回路１０６では、ＥＡＶ検出回路１０５から出力されるパルスが図２２のロード付き水平カウンタ回路１０９のＬＯＡＤ ＥＮＡ端子に入力され、映像信号のＥＡＶの第４ワードのタイミングで（Ｅ＋４）という値がカウンタにセットされる。以後、映像データの１ワード毎にロード付き水平カウンタ回路１０９の出力値Ｑの値は１つずつインクリメントされていき、Ｑが（Ｈ−１）に達した時点で比較回路１１１からリセット信号が出力されてカウンタ値が０にリセットされる。こうして入力映像信号が切り換えられない限り、ロード付き水平カウンタ回路１０９の出力値は０から（Ｈ−１）までを巡回することになる。一方、パルス生成回路１１０では、このカウンタの出力が０から（Ｅ−１）までの間は１を出力し、これ以外では０を出力することから図２４の（ｃ）に示すように、映像信号の有効映像期間に１、水平ブランキング期間で０となる水平同期信号を出力することになる。従って、Ａのタイミングで入力映像信号が第１の映像信号から第２の映像信号に切り換えられた場合でも、２水平走査期間内で第２の映像信号に対応した水平同期信号が出力されることになる。
【０００５】
以下、垂直同期の確立について、図２１、図２３、図２５を用いて説明する。図２５は垂直同期検出に関連したパルスのタイミングチャートであり、横軸は時間を示す。この図２５で（ａ）は第１の映像信号のフレーム番号、（ｂ）は第１の映像信号の水平位置、（ｃ）は第１の映像信号のＦビットの値、（ｄ）は第２の映像信号のフレーム番号、（ｅ）は第２の映像信号の水平位置、（ｆ）は第２の映像信号のＦビットの値、（ｇ）は図中に示すＡのタイミングでこれら２つの映像信号を送信側で切り換えたときにＦビット検出回路１０７に入力される映像信号、（ｈ）はＦビット検出回路１０７で検出されるＦビットの値、（ｉ）はこの値を基にＦビット検出回路１０７から出力されるパルス波形、（ｊ）はこのパルスを基に垂直同期信号生成回路１０８から出力される垂直同期信号を示す。これらは第１の映像信号の、ある（Ｃ−１）フレーム目の（Ｎ＋１）ライン目の途中で、第２の映像信号の、あるＤフレーム目のＭライン目に切り換えが行われたものがＦビット検出回路１０７に入力されることを意味している。（ｈ）はこのときにＦビット検出回路１０７から出力されるパルス波形であり、この図に示すように入力信号が切り換えられても長くとも２フレーム期間内で次の新しい映像信号のＦビットの値の変化点が検出される。垂直同期信号生成回路１０８では、Ｆビット検出回路１０７から出力されるパルスが図２３の垂直カウンタ回路１１２のＬＯＡＤ ＥＮＡ端子に入力され、映像信号の第１フィールドの先頭のタイミングで２という値がカウンタにセットされる。以後、映像データの１ライン毎に垂直カウンタ回路１１２の出力値Ｑの値は１つずつインクリメントされていき、Ｑが映像の総ライン数ＶＬ（＝５２５）に達した時点で比較回路１１４からリセット信号が出力されてカウンタ値が１にリセットされる。こうして入力映像信号が切り換えられない限り、垂直カウンタ回路１１２の出力値は１からＶＬまでを巡回することになる。一方、パルス生成回路１１３では、このカウンタの出力が１から５までの間は０を出力し、これ以外では１を出力することから図２５の（ｊ）に示すように、映像信号の第１フィールドの先頭５ラインが０、それ以外の期間で１となる垂直同期信号を出力することになる。従って、Ａのタイミングで入力映像信号が第１の映像信号から第２の映像信号に切り換えられた場合でも、２フレーム期間内で第２の映像信号に対応した垂直同期信号が出力されることになる。
【０００６】
【特許文献１】
特開平７−６７０８４号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来のディジタル映像信号の受信装置では、同期確立後も常に入力映像信号を基に同期信号を生成しているため、１フレーム中のいずれかのＦビットに伝送エラーが発生した場合、本来とは異なる位置で０となる垂直同期信号を生成してしまうことになり、同期ずれや同期乱れを発生してしまうという問題を有していた。例えば、通常、放送用の映像品質を得るためには、ディジタル映像信号のエラーレートは１０＊ｅｘｐ（−９）以下である必要があり、このような条件の下で同期検出を行った場合、約１８時間に１回は垂直同期が乱れることになる。これは普段の運用の中で十分起こりうる頻度となり、特にオンエアなどでは大きな問題となる。
【０００８】
本発明は上記従来の問題点を解決するもので、入力される映像信号を切り替えたとき、高速に新しい同期確立を行うと共に、一度同期確立した後は伝送エラーの影響を受け難く、確立した同期を安定に保持することができるディジタル映像信号の受信装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明によるディジタル映像信号の受信装置は以下のような構成を備えている。
【００１０】
第１の構成は、水平同期パターン及び垂直方向の位置情報が付加されたディジタル映像信号から水平同期パターンを検出しこの水平同期パターンのタイミングを示す水平タイミングパルスを出力する水平同期検出回路と、前記水平タイミングパルスが水平走査周期毎に複数回連続したときのみ前記水平タイミングパルスの位置を基に水平基準位相を更新して前記ディジタル映像信号の水平同期信号を生成する水平同期保護回路と、前記水平同期信号に基づき前記ディジタル映像信号から前記垂直方向の位置情報を検出する垂直情報抽出回路と、前記水平同期信号の位相が変化した場合のみ前記垂直方向の位置情報を基に垂直基準位相を更新し前記ディジタル映像信号の垂直同期信号を生成する垂直同期保護回路とを具備することを特徴とするものである。
【００１１】
第２の構成は、水平同期パターン及び垂直方向の位置情報が付加されたディジタル映像信号から水平同期パターンを検出しこの水平同期パターンのタイミングを示す水平タイミングパルスを出力する水平同期検出回路と、前記水平タイミングパルスが水平走査周期毎に複数回連続したときのみ前記水平タイミングパルスの位置を基に水平基準位相を更新して前記ディジタル映像信号の水平同期信号を生成する水平同期保護回路と、前記水平同期信号に基づき前記ディジタル映像信号から前記垂直方向の位置情報を検出する垂直情報抽出回路と、前記ディジタル映像信号の垂直同期信号を生成する垂直同期保護回路とを具備し、前記水平同期信号の位相が変化した場合、あるいは前記垂直方向の位置情報の示す位相と前記垂直同期信号の間の位相関係が変化した場合のみ、前記垂直方向の位置情報を基に垂直基準位相を更新して前記ディジタル映像信号の垂直同期信号を生成することを特徴とするものである。
【００１２】
第３の構成は、水平同期パターン及びラインナンバーが付加されたディジタル映像信号から水平同期パターンを検出しこの水平同期パターンのタイミングを示す水平タイミングパルスを出力する水平同期検出回路と、前記水平タイミングパルスが水平走査周期毎に複数回連続したときのみ前記水平タイミングパルスの位置を基に水平基準位相を更新して前記ディジタル映像信号の水平同期信号を生成する水平同期保護回路と、前記水平同期信号に基づき前記ディジタル映像信号から前記ラインナンバーを検出する垂直情報抽出回路と、前記水平同期信号の位相が変化した場合のみ前記ラインナンバーを基に垂直基準位相を更新し前記ディジタル映像信号の垂直同期信号を生成する垂直同期保護回路とを具備することを特徴とするものである。
【００１３】
第４の構成は、水平同期パターン及びラインナンバーが付加されたディジタル映像信号から水平同期パターンを検出しこの水平同期パターンのタイミングを示す水平タイミングパルスを出力する水平同期検出回路と、前記水平タイミングパルスが水平走査周期毎に複数回連続したときのみ前記水平タイミングパルスの位置を基に水平基準位相を更新して前記ディジタル映像信号の水平同期信号を生成する水平同期保護回路と、前記水平同期信号に基づき前記ディジタル映像信号から前記ラインナンバーを検出する垂直情報抽出回路と、前記ディジタル映像信号の垂直同期信号を生成する垂直同期保護回路とを具備し、前記水平同期信号の位相が変化した場合、あるいは前記ラインナンバーの示す位相と前記垂直同期信号の間の位相関係が変化した場合のみ、前記ラインナンバーを基に垂直基準位相を更新して前記ディジタル映像信号の垂直同期信号を生成することを特徴とするものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態について、図１から図１８を参照しながら説明する。
【００１５】
（実施形態１）
図１は、ＳＤＴＶのうち総走査線数５２５本のＮＴＳＣ方式に対応したコンポーネントディジタル映像を伝送する場合の実施形態１に係るディジタル映像信号の受信装置の構成を示す図であり、図中、従来例と同じ構成要素には同じ符号を与えており、その詳細な説明は省略する。この図で、同軸ケーブル１０１を介して送信側から伝送されてくるシリアルのディジタル映像信号が波形等化器１０２に入力され、その出力がリクロック回路１０３に入力されてシリアルクロックとシリアルディジタル映像信号が再生され、これがシリパラ変換回路１０４で各ワード毎にパラレルデータに変換されると共にパラレルクロックが生成され、更にこのパラレルデータがＥＡＶ検出回路１０５に入力されるまでの構成は従来のディジタル映像信号の受信装置と同じである。また、この図で、１は水平同期保護回路、２は垂直同期保護回路、３は水平同期保護回路１から出力される水平同期信号を基に入力されるディジタル映像信号のＥＡＶのＦビット及びＶビットを検出して出力するＦＶビット検出回路である。まず、水平同期保護回路１の構成について説明する。図２は水平同期保護回路の構成図であり、４、５はシリパラ変換回路１０４で生成されるパラレルクロックをクロックとして出力値を１つずつインクリメントする水平カウンタ回路であり水平カウンタ回路４のリセット端子にはＥＡＶ検出回路１０５から出力されるパルスが、リセット信号として入力される。ここで、水平カウンタ回路４、５は１２ビットのものを用意しており０から４０９５までのカウントが可能な構成となっている。１０９は同じくパラレルクロックをクロックとしてカウンタ動作するロード付き水平カウンタ回路であるが、水平カウンタ回路４、５とは異なり、１１ビットのものを用意している。６、７、１１１はＡ端子及びＢ端子に入力される値が一致する場合のみ１を出力する比較回路であり、入力のディジタル映像信号の水平走査期間中の総データ数をＨとしてＢ端子に（Ｈ−１）という値が入力される。従って、ロード付き水平カウンタ回路１０９は出力値が（Ｈ−１）＝１７１５まで達すると０にリセットされることになる。また、８、９はアンドゲート、１１０はパルス生成回路である。次に、垂直同期保護回路２の構成について説明する。図３は垂直同期保護回路の構成図であり、１０は水平同期保護回路１から出力される水平同期信号の位相が変化した場合にその変化の直後の１水平走査期間だけ１を出力する水平位相変化検出回路であり、１１はラインナンバー生成回路である。ラインナンバー生成回路１１のＶＩＮ端子にはＦＶビット検出回路３で検出されたＦビット及びＶビットの値が入力され、これを基にＦＶビット検出回路３の入力ディジタル映像信号の垂直ライン方向の位置が１、２０、２６４、２８３のいずれかのラインナンバーに相当する位置に達した時点で、これらのラインナンバーのうち対応するラインナンバーより１だけ大きい値をＢＬＮ端子から出力し、ＨＩＮ端子に入力されるパルスのタイミングに基づいて生成した１水平走査期間だけ１となるイネーブルパルスをＥＮ端子から出力する。１１２は水平走査周期でカウント動作する垂直カウンタ回路であり、ＬＯＡＤ ＥＮＡ端子、ＬＯＡＤ ＤＡＴＡ端子にはそれぞれラインナンバー生成回路１１のＥＮ端子、ＢＬＮ端子がそれぞれ接続される。１１３はパルス生成回路、１１４は比較回路である。図４は水平位相変化検出回路１０の構成図であり、１３は水平同期保護回路１から出力される水平同期信号が入力されその立下りエッジ部分で１パラレルクロック期間だけ０となるエッジパルスを生成するエッジ検出回路、１４はパラレルクロックをクロックとして出力値を１つずつインクリメントする水平カウンタ、１５は比較回路、１６はエッジ検出回路１２の出力パルスがＤ入力端子に入力され比較回路１５の出力をクロック入力とするＤフリップフロップ、１７は論理レベルを反転させるインバーターである。
【００１６】
次に、上記のように構成された本実施形態のディジタル映像信号の受信装置の動作について以下図１、図２、図５、図６、図７、図８を用いて説明する。送信側から伝送されてきたシリアルディジタル映像信号がパラレルディジタル信号に変換され、これと同時にこのパラレルディジタル映像信号に同期したパラレルクロックが生成され、更に各水平走査期間毎にＥＡＶ検出回路１０５でＥＡＶが検出され、ＥＡＶの第４ワードのタイミングで１となるパルスが生成されるまでの動作は従来例と同じである。次に、水平同期保護回路１における同期確立の動作について図２、図５、図６を用いて説明する。図５は、上記入力の映像信号が第１の映像信号から第２の映像信号に図中のＡというタイミングで切り替えられたときの水平同期確立に関するパルスのタイミングチャートであり、横軸は時間を示す。ＥＡＶ検出回路１０５から出力されるパルス、すなわち図２の水平カウンタ４のリセット入力は図５の（ａ）に示すようにＡ点を境に不連続となり、その結果、アンドゲート８の出力、すなわち水平カウンタ５のリセット入力は（ｂ）に示すように第２の映像信号の（Ｍ＋２）ライン目のＥＡＶが検出されるまでは０が続くことになる。同様に、アンドゲート９の出力、すなわちロード付き水平カウンタ１０９のロードイネーブル入力は（ｃ）に示すように第２の映像信号の（Ｍ＋３）ライン目のＥＡＶが検出されるまでは０が続くことになる。一方、ロード付き水平カウンタ１０９のリセット入力は、ロードイネーブル入力に１が入力されなくても出力値Ｑが（Ｈ−１）＝１７１５に達した時点で自動的に比較回路１１１でリセット信号が生成されるので、（ｄ）に示すように第２の映像信号の（Ｍ＋２）ライン目のＥＡＶが検出されるまでは周期的に１が出力される。第２の映像信号の（Ｍ＋３）ライン目のＥＡＶ以降はロード付き水平カウンタ回路１０９のロードイネーブル入力が有効となるので、比較回路１１１から出力されるリセット信号のタイミングも（Ｍ＋２）ライン目と（Ｍ＋３）ライン目の間で不連続となる。パルス生成回路１１０ではロード付き水平カウンタ回路１０９の出力値が０から（Ｅ−１）＝１４３９までの間は１、これ以外では０となるパルスを生成することから、図５の（ｅ）に示すような水平同期信号が出力され、映像の切り替え後、４水平走査期間以内に水平同期が確立することになる。また、伝送されてきたディジタル映像信号に伝送エラーがある場合の水平同期保護回路１における同期保護の動作について、以下、図６を用いて説明する。図６は前述の図５に対応した図であり、（ａ）は伝送エラーのためＥＡＶ検出回路１０５から出力されるパルスが、本来Ｂのタイミングで１になるべきところ、Ｃで１になった場合の波形を示す。この場合、水平カウンタ回路４、５のリセット入力パルスはそれぞれ（ｂ）、（ｃ）のように数ライン分１が出力されなくなるが、ロード付き水平カウンタ回路１０９のリセット入力は、前述のように自動的に比較回路１１１でリセット信号が生成されるので、（ｄ）に示すように伝送エラー発生前後でも周期的に１が出力され、連続的リセット動作が行われる。その結果、水平同期信号は（ｅ）に示すように、伝送エラーの影響を受けることがなく安定したものとなる。図６はＥＡＶ検出回路１０５から出力されるパルスが１水平走査期間のみ影響を受けた例を示したが、Ｂのタイミング以降、ＥＡＶが検出されず一度も１が出力されない場合でも（ｅ）に示すように安定した水平同期信号が出力される。
【００１７】
次に、水平位相変化検出回路１０の動作について図４、図７を用いて説明する。図７は水平位相変化検出回路１０の動作を説明するタイミングチャートである。図７で（ａ）は水平同期保護回路１から出力される水平同期信号であり、入力ディジタル映像信号を前述のようにあるタイミングで切り替えた結果、水平同期が再確立されて図中Ｘで示すタイミングの前後でその位相が変化することを示している。（ａ）に示す水平同期信号が図４のエッジ検出回路１３に入力されると、これを基に（ｂ）に示すような、この水平同期信号の立ち下がりで１パラレルクロック分の幅だけ０となるパルスが出力される。このパルスは水平カウンタ回路１４を水平同期信号の立ち下がりのタイミングでリセットするので、各リセット後ちょうど１水平走査期間後に比較回路１５から（ｃ）に示すパルスが出力される。この（ｃ）のパルスをＤフリップフロップ１６のクロックとして（ｂ）のパルスをラッチすると（ｄ）に示すように、新しい水平同期が確立した直後にのみ１となるパルスが出力される。すなわち、入力ディジタル映像信号が切り替えられない間は、水平位相変化検出回路１０に入力される水平同期信号の位相は変化することはないので水平位相変化検出回路１０から０が出力され続け、入力ディジタル映像信号が切り替えられた直後に水平位相変化検出回路１０から１が出力される。この水平位相変化検出回路１０はラインナンバー生成回路１１に入力される。
【００１８】
次に、ラインナンバー生成回路１１の動作について図３、図８を用いて以下説明する。図８は、前述したように入力ディジタル映像信号が切り替えられたときのラインナンバー生成回路１１の動作に関するタイミングチャートである。（ａ）は入力のディジタル映像信号が第１の映像信号から第２の映像信号に切り替えられた場合の第２の映像信号の垂直ライン方向の位置を対応するラインナンバーで示したものであり、（ｂ）、（ｃ）はＦＶビット検出回路３から検出・出力されるディジタル映像信号のＦビット、Ｖビットの値でありこれらがラインナンバー生成回路１１のＶＩＮ端子に入力される。（ａ）、（ｃ）からわかるように、Ｖビットの値が０から１、あるいはその逆に１から０に変化した直後の水平走査ラインである１、２０、２６４、２８３ライン目をここでは特殊ラインと呼ぶことにする。（ｄ）に示すＲ、Ｓ、Ｔ、Ｕは、ラインナンバー生成回路１１内部でＦビットやＶビットの値を基に検出された特定ラインの位置を境界として、入力ディジタル映像信号の１フレームの期間を分割した４つの時間領域である。今、前述の水平位相変化検出回路１０から出力されるパルスが（ｅ）に示すように、Ｓ領域のタイミングで１となった場合、このタイミングで水平同期信号が新たな同期位相に遷移したと判断し、（ｆ）に示すようにＳ領域中の特殊ラインである２６４ライン目でのみ１となるパルスをＥＮ出力端子より出力すると共に、このラインナンバー２６４より１だけ大きい２６５という値をＢＬＮ端子より出力する。水平位相変化検出回路１０から出力されるパルスが１になるタイミングがＳ以外のＴ、Ｕ、Ｒの場合にはそれぞれ（ａ）の２８３、１、２０ライン目のタイミングで１となるパルス及び２８４、２、２１という値がそれぞれＥＮ出力端子、ＢＬＮ端子より出力される。また、（ｇ）に示すように、ＢＬＮ端子からは特殊ライン以外では０が出力される。
【００１９】
次に、垂直同期の確立と保護の動作について図３、図４、図７、図８、図９を用いて説明する。図９は、入力ディジタル映像信号が切り替えられたときの垂直同期の確立に関するタイミングチャートであり、図中のＡで示すタイミングで第１の映像信号から第２の映像信号に入力ディジタル映像信号が切り替えられたとする。（ａ）、（ｂ）はそれぞれ入力ディジタル映像信号のフレーム番号、ラインナンバーを示し、第１の映像信号の（Ｃ＋１）フレーム目の１５０ライン目で第２の映像信号のＤフレーム目の２６ライン目に切り替えられたことを示している。入力ディジタル映像信号が切り替えられると水平同期保護回路１から出力される水平同期信号は、前述のように４ライン以内で新しい第２の映像信号に対応したものとなり、その結果、水平位相変化検出回路１０からは（ｃ）に示すようなタイミングで１となるパルスが出力される。ラインナンバー生成回路１１では、ＦＶビット検出回路３から入力されるＦビット、Ｖビットの値から（ｃ）のパルスのタイミングがＳ領域にあることを検出し、これに対応した特殊ラインである２６４ライン目のタイミングで、（ｄ）、（ｅ）に示すイネーブル信号、ラインナンバーをそれぞれ出力する。垂直カウンタ回路１１２では、（ｄ）のパルスのタイミングで（ｅ）の値をセットするため、以後の出力値Ｑは（ｆ）に示すように第２の映像信号に対応したラインナンバーに等しい値となる。パルス生成回路１１３では、Ｑの値を参照して垂直同期信号を生成しているので、（ｇ）に示すように入力映像の切り替え後１フレーム以内で次の新しい信号に同期した垂直同期信号が生成される。ここでは入力映像信号の切り替えタイミングが第２の映像信号のＳ領域で発生した例について説明したが、他のＲ、Ｔ、Ｕのどの領域の場合でも同様にして１フレーム以内で次の新しい信号に同期した垂直同期信号が生成される。また、水平同期保護回路１から出力される水平同期信号に位相変化がない限り、すなわち、入力映像信号が切り替えられない限り、垂直カウンタ回路１１２でラインナンバーのロードは発生しないので、例えば伝送エラーにより、ＦＶビット検出回路３で検出・出力されるＦビットやＶビットに誤りがあった場合でも垂直同期信号の位相が変化することはなく、安定した位相を保つことができる。
【００２０】
以上のように、受信側で受信したディジタル映像信号からその水平及び垂直方向に関する情報を抽出し、これに基づいて動作タイミングが決定されたカウンタの出力値を基に同期信号を生成するように構成しているので、切り替え後高速に新しい同期確立を行うと共に、一度同期確立した後は伝送エラーの影響を受け難く、確立した同期を安定に保持することができる。
【００２１】
なお、上記実施形態では、入力のディジタル映像信号がＮＴＳＣ方式のコンポーネント信号である場合を例に説明したが、ＰＡＬ方式やＨＤＴＶでもよい。また、コンポジット信号である場合は、ラインナンバーＩＤをＦビットやＶビットの替わりに使うようにすることで、同様な効果が得られる。
【００２２】
なお、上記実施形態では、入力のディジタル映像信号がシリアル伝送される場合を例に説明したが、パラレル伝送の場合でも、同期のためのＥＡＶやＳＡＶが付加される位置はシリアル伝送の場合と同様であるから、受信装置においてシリパラ変換回路などが不要になるだけで、同期検出に関する動作及び効果はシリアル伝送の場合と同じである。
【００２３】
（実施形態２）
実施形態１で、（１）第１の映像信号と第２の映像信号の位相が水平方向は一致しているが垂直方向は一致していない場合と、（２）検出されたＦビットやＶビットの値に伝送エラーがあるために、ラインナンバー生成回路１１からラインナンバーを間違ったタイミングでロードしてしまった場合、の２つの場合については、入力映像切り替え後、間違った垂直方向の位相に同期確立してしまうことがある。
本実施形態は、これについての対策を施したものである。図１０は実施形態２に係るディジタル映像信号の受信装置の構成図であり、図中、従来例や実施形態１と同じ構成要素には同じ符号を与えており、ここではその詳細の説明は省略する。この図より、明らかに垂直同期保護回路１８を除いて前述の実施形態１と同じ構成である。図１１に垂直同期保護回路１８の構成図を示す。この図で、１０はオアゲート、１２はラインナンバー生成回路、１９は不一致判定回路であり、その他の構成要素は実施形態１の場合と同じである。ラインナンバー生成回路１１は、ＶＩＮ端子にＦＶビット検出回路３で検出されたＦビット及びＶビットの値が入力され、これを基にＦＶビット検出回路３の入力ディジタル映像信号の垂直ライン方向の位置が１、２０、２６４、２８３のいずれかのラインナンバーに相当する位置に達した時点で、これらのラインナンバーのうち対応するラインナンバー、及びこれより１だけ大きい値をそれぞれＡＬＮ端子、ＢＬＮ端子から出力し、ＨＩＮ端子に入力されるパルスのタイミングに基づいて生成した１水平走査期間だけ１となるイネーブルパルスをＥＮ端子から出力する。不一致判定回路１９は、Ａ入力端子に０以外の値が入力される毎にこの値とＢ入力端子に入力される値を比較し、これらが連続２回不一致であった場合に次にＡ入力端子に０以外の値が入力されたタイミングで立ち上がるパルスを出力する。
【００２４】
次に、上記のように構成された本実施形態のディジタル映像信号の受信装置の動作について以下、図１１、図１２を用いて説明する。送信側から伝送されてきたシリアルディジタル映像信号がパラレルディジタル信号に変換され、水平走査期間毎にＥＡＶ検出回路１０５でＥＡＶが検出されると同時に、ＦＶビット検出回路３でＦビット及びＶビットが検出・出力されるまでの動作は実施形態１と同じである。また、入力映像が切り替わったときについてもラインナンバー生成回路１２のＥＮ出力端子、ＢＬＮ出力端子から実施形態１のラインナンバー生成回路１１と同じパルスが出力されるので、垂直同期確立の動作そのものは同じである。
【００２５】
以下、前述した理由により、入力映像が切り替わった後、間違った垂直位相に同期確立してしまった場合の動作について、図１２を用いて説明する。図１２は間違った垂直位相に同期確立してしまった直後の本実施形態の垂直同期確立の動作を説明するタイミングチャートである。実施形態１と同様、１、２０、２６４、２８３ラインといった特殊ラインのタイミングで、（ｂ）に示すように入力映像信号の垂直位置を示すラインナンバーがラインナンバー生成回路１２から出力されるが、この図のＤ点で示すタイミングで間違った垂直位相に一旦同期確立してしまったとすると、その直後である（ａ）の２０ライン目のタイミングでは（ｃ）に示す垂直カウンタ回路１１２の出力値（図では１７０）は、（ｂ）に示すラインナンバー生成回路１２から出力される値（図では２０）とは異なる値になっていることになる。この結果、不一致判定回路１９で両者の値の不一致が検出され、（ｄ）に示すように内部のステータス値であるＫの値が０から１にインクリメントされる。以下、同様にＡ入力が次の特殊ラインである２６４になった場合でも（ｂ）と（ｃ）の比較が行われ、その結果、両者の値の不一致が再び検出され、（ｄ）に示すように不一致の回数をカウントするために内部にもつ変数Ｋの値が１から２にインクリメントされる。この段階で不一致判定回路１９は現在の垂直同期信号の位相が間違っていると判断し、更に次の特殊ラインである２８３ライン目に達した時点で（ｅ）に示すパルスを出力すると共に、判断結果Ｋの値を再び０にもどす。この時、水平方向の同期位相には何ら変化がないため、水平位相変化検出回路１０からの出力は０のままであり、ラインナンバー生成回路１２のＥＮ出力は、やはり０のままであるが、不一致判定回路１９から１が出力されるため、このときラインナンバー生成回路１２のＢＬＮ端子から出力されるラインナンバー２８４が垂直カウンタ回路１１２にロードされる。こうして（ａ）に示すように図中Ｅで示すタイミングで再び垂直カウンタ回路１１２の出力値は入力映像信号の垂直方向の位置を示す値となる。従って、垂直同期信号は（ｇ）に示すように、一旦間違った垂直位相に同期確立した後、１フレーム以内に正常な位置に同期確立することになる。このように、本実施例によると、入力映像信号を切り換えてから１フレーム以内に一旦間違った垂直位相に同期確立した場合でも、トータルで最大２フレーム以内で正常な垂直位相に同期確立することができる。また、実施形態１と同様、一度正常な位相に同期確立した後、伝送エラーの影響を受けずに安定した同期位相を維持することができる。
【００２６】
（実施形態３）
図１３は実施形態３に係るディジタル映像信号の受信装置の構成図であり、図中、従来例や前述の実施形態と同じ構成要素には同じ符号を与えており、ここではその詳細の説明は省略する。この実施形態では、入力ディジタル映像信号として、総走査線数が１１２５本のＨＤＴＶ信号のコンポーネンシリアル信号を考えることとする。また、この図より、明らかに垂直同期保護回路２０とラインナンバー検出回路２１を除いて前述の実施形態１と同じ構成である。ラインナンバー検出回路２１は、前述のＦＶビット検出回路３と同様、水平同期保護回路１から出力される水平同期信号に基づいて各ライン毎に、ＥＡＶの後に付加された２ワードのラインナンバー情報を抽出し、次のラインに相当したラインナンバーを出力する。図１４に垂直同期保護回路２０の構成図を示す。この図に示すように、前述の実施形態１の垂直同期保護回路２のラインナンバー生成回路１１を削除した構成である。
次に、上記のように構成された本実施形態のディジタル映像信号の受信装置の動作について以下、図１４、図１５を用いて説明する。図１５は、入力ディジタル映像信号が切り替えられたときの垂直同期の確立に関するタイミングチャートであり、図中のＡで示すタイミングで第１の映像信号から第２の映像信号に入力ディジタル映像信号が切り替えられたとする。（ａ）、（ｂ）はそれぞれ入力ディジタル映像信号のフレーム番号、ラインナンバーを示し、第１の映像信号の（Ｃ＋１）フレーム目の１５０ライン目で第２の映像信号のＤフレーム目の２６ライン目に切り替えられたことを示している。入力ディジタル映像信号が切り替えられると水平同期保護回路１から出力される水平同期信号は、前述のように４ライン以内で新しい第２の映像信号に対応したものとなり、その結果、水平位相変化検出回路１０からは（ｃ）に示すようなタイミングで１となるパルスが出力される。このパルスは垂直カウンタ回路１１２のＬＯＡＤ ＥＮＡ端子に入力されるため、このタイミングでラインナンバー検出回路２１から入力される３０というラインナンバーがロードされ、（ｅ）に示すカウンタ出力となり、（ｆ）に示すように１フレーム以内に第２の映像信号に対応した垂直同期が得られる。このように、本発明によれば、入力映像信号に付加されたラインナンバーの情報をそのまま利用するのでＦビットやＶビットの情報を検出する場合に比べて映像信号の垂直ラインナンバーを得るのが容易である。また、実施形態１と同様、一度正常な位相に同期確立した後、伝送エラーの影響を受けずに安定した同期位相を維持することができる。
【００２７】
（実施形態４）
実施形態３で、（１）第１の映像信号と第２の映像信号の位相が水平方向は一致しているが垂直方向は一致していない場合と、（２）ラインナンバー検出回路２１で検出されたラインナンバーの値に伝送エラーがある場合、の２つの場合については、入力映像切り替え後、間違った垂直方向の位相に同期確立してしまうことがある。本実施形態は、これについての対策を施したものである。図１６は実施形態４に係るディジタル映像信号の受信装置の構成図であり、図中、従来例や前述の実施形態と同じ構成要素には同じ符号を与えており、ここではその詳細の説明は省略する。この図より、明らかに垂直同期保護回路２２を除いて前述の実施形態３と同じ構成である。図１７に垂直同期保護回路２２の構成図を示す。この図で、１０はオアゲート、１９は不一致判定回路、２３は入力されたラインナンバーより１つ前のラインナンバーに対応した値を出力するデクリメント回路であり、その他の構成要素は実施形態３の場合と同じである。
【００２８】
次に、上記のように構成された本実施形態のディジタル映像信号の受信装置の動作について以下、図１７、図１８を用いて説明する。送信側から伝送されてきたシリアルディジタル映像信号がパラレルディジタル信号に変換され、水平走査期間毎にＥＡＶ検出回路１０５でＥＡＶが検出されると同時に、ラインナンバー検出回路２１で映像信号に対応したラインナンバーが検出・出力されるまでの動作は実施形態３と同じである。また、入力映像が切り替わったとき、水平位相変化検出回路１０からパルスが出力され、このときラインナンバー検出回路２１から出力されるラインナンバーが垂直カウンタ回路１１２にロードされるので、垂直同期確立の動作そのものは同じである。
【００２９】
以下、前述した理由により、入力映像が切り替わった後、間違った垂直位相に同期確立してしまった場合の動作について、図１８を用いて説明する。図１８は間違った垂直位相に同期確立してしまった直後の本実施形態の垂直同期確立の動作を説明するタイミングチャートである。（ａ）に示すように、入力映像の１９ライン目に当たるＤ点のタイミングで間違った垂直位相に同期確立してしまったとすると、次の２０ライン目では（ｂ）、（ｃ）に示すように入力映像信号から検出されたランナンバーと垂直カウンタ回路１１２の出力の値が不一致となる。
この結果、不一致判定回路１９で両者の値の不一致が検出され、（ｄ）に示すように内部のステータス値であるＫの値が０から１にインクリメントされる。以下、同様に次のラインでも（ｂ）と（ｃ）の比較が行われ、その結果、両者の値の不一致が再び検出され、（ｄ）に示すように不一致の回数をカウントするために内部にもつ変数Ｋの値が１から２にインクリメントされる。この段階で不一致判定回路１９は現在の垂直同期信号の位相が間違っていると判断し、更に次のラインで（ｅ）に示すパルスを出力すると共に、判断結果Ｋの値を再び０にもどす。この時、水平方向の同期位相には何ら変化がないため、水平位相変化検出回路１０からの出力は０のままであり、不一致判定回路１９から１が出力されるため、このときラインナンバー検出回路１２から出力されるラインナンバー２３が垂直カウンタ回路１１２にロードされる。こうして（ａ）に示すように図中Ｅで示すタイミングで再び垂直カウンタ回路１１２の出力値は入力映像信号の対応するラインナンバーに一致する。従って、垂直同期信号は（ｇ）に示すように、一旦間違った垂直位相に同期確立した後、１フレーム以内に正常な位置に同期確立することになる。このように、本実施例によると、入力映像信号を切り換えてから一旦間違った垂直位相に同期確立した場合でも、トータルで最大２フレーム以内で正常な垂直位相に同期確立することができる。また、実施形態３と同様、一度正常な位相に同期確立した後、伝送エラーの影響を受けずに安定した同期位相を維持することができる。
【００３０】
【発明の効果】
以上のように、受信側で受信したディジタル映像信号からその水平及び垂直方向に関する情報を抽出し、これに基づいて動作タイミングが決定されたカウンタの出力値を基に同期信号を生成するように構成しているので、切り替え後高速に新しい同期確立を行うと共に、一度同期確立した後は伝送エラーの影響を受け難く、確立した同期を安定に保持することができる。また、一旦間違った垂直位相に同期確立した場合でも、その直後に高速に正常な垂直位相に再び同期確立することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１に係るディジタル映像信号の受信装置の構成図
【図２】本発明の実施形態１に係る水平同期保護回路の構成図
【図３】本発明の実施形態１に係る垂直同期保護回路の構成図
【図４】本発明の実施形態１に係る水平位相変化検出回路の構成図
【図５】本発明の実施形態１に係る信号切り替え時の水平同期確立の動作を説明するタイミングチャート
【図６】本発明の実施形態１に係る伝送エラー発生時の水平同期確立の動作を説明するタイミングチャート
【図７】本発明の実施形態１に係る水平位相変化検出回路の動作を説明するタイミングチャート
【図８】本発明の実施形態１に係るラインナンバー生成回路の動作を説明するタイミングチャート
【図９】本発明の実施形態１に係わる垂直同期確立の動作を説明するタイミングチャート
【図１０】本発明の実施形態２に係るディジタル映像信号の受信装置の構成図
【図１１】本発明の実施形態２に係る垂直同期保護回路の構成図
【図１２】本発明の実施形態２に係る垂直同期確立の動作を説明するタイミングチャート
【図１３】本発明の実施形態３に係るディジタル映像信号の受信装置の構成図
【図１４】本発明の実施形態３に係る垂直同期保護回路の構成図
【図１５】本発明の実施形態３に係る垂直同期確立の動作を説明するタイミングチャート
【図１６】本発明の実施形態４に係るディジタル映像信号の受信装置の構成図
【図１７】本発明の実施形態４に係る垂直同期保護回路の構成図
【図１８】本発明の実施形態４に係る垂直同期確立の動作を説明するタイミングチャート
【図１９】（ａ）ＳＤＴＶコンポーネントパラレル伝送規格における伝送データの配列を示す図
（ｂ）ＨＤＴＶコンポーネントパラレル伝送規格における伝送データの配列を示す図
【図２０】コンポーネントパラレル伝送規格におけるＥＡＶの第４ワードの配列を示す図
【図２１】従来技術に係わるディジタル映像信号の受信装置の構成図
【図２２】従来技術に係わる水平同期信号生成回路の構成図
【図２３】従来技術に係わる垂直同期信号生成回路の構成図
【図２４】従来技術に係わる水平同期確立の動作を説明するタイミングチャート
【図２５】従来技術に係わる垂直同期確立の動作を説明するタイミングチャート
【符号の説明】
１０５ ＥＡＶ検出回路
１ 水平同期保護回路
３、１８、２０、２２ 垂直同期保護回路
８ ＦＶビット検出回路
１０ 水平位相変化検出回路
１１、１２ ラインナンバー生成回路
１３ エッジ検出回路
４、５、１４ 水平カウンタ回路
１９ 不一致判定回路
２１ ラインナンバー検出回路
２３ デクリメント回路
１０９ ロード付き水平カウンタ回路
１１０、１１３ パルス生成回路
６、７、１５、１１１、１１４ 比較回路
１１２ 垂直カウンタ回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a digital video signal receiving apparatus that receives a digital video signal transmitted from another device and establishes synchronization of the digital video signal.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a broadcasting station, digital equipment such as a switcher, a VTR, and a camera is often connected by a cable, and a digital video signal is transmitted from one equipment to another equipment. A digital video signal is usually transmitted in a quantized form of 8 bits or 10 bits, and either serial transmission in which these bits are converted to 1 bit and transmission or parallel transmission in which these bits are transmitted independently is used. . In any case, the transmission of digital video signals between these broadcasting devices is based on SMPTE (National Institute of Motion Picture and Television Engineers) 125M, 267M, 259M, 244M in the standard television system (SDTV), and in the high-definition television system. (HDTV) is performed according to a digital interface standard defined as S-002 or S-004 of the BTA (Broadcasting Technology Development Council). The outline of this standard will be described below. 19A and 19B show the arrangement of transmission data in the 10-bit component parallel transmission standard in SDTV and HDTV, respectively. The horizontal axis represents the coordinates of each transmission data in the scanning line direction, and the vertical axis represents each data. Are shown. In this figure, an SDTV uses a 10-bit video signal in which a luminance signal (Y) and a chrominance signal (C) are alternately time-division multiplexed, whereas an HDTV uses a luminance signal (Y) and a chrominance signal (C) respectively. Independently, 10 bits are transmitted. In this figure, EAV (End of Active Video) and SAV (Start of Active Video) are for notifying the end and start positions of a valid video signal in one horizontal scanning period, respectively, and the first word. Is a special fixed pattern of 3FF (hex), the second word is 000 (hex), and the third word is 000 (hex). Since codes 3FF (hex) and 000 (hex) are prohibited from being used as transmission data other than EAV and SAV, the receiving side can detect horizontal synchronization from these codes. FIG. 20 is a diagram showing the contents of the fourth word of EAV and SAV, where F is an F bit for distinguishing fields in interlaced scanning, V is a V bit for distinguishing between an effective line and a vertical blanking period, H is an H bit for distinguishing between EAV and SAV, and P0 to P3 are protection bits whose values are uniquely determined according to combinations of the values of the F, V, and H bits. In the HDTV, as shown in FIG. 19B, a line number indicating a position in the vertical line direction in the horizontal scanning period is multiplexed after the EAV.
[0003]
Hereinafter, a conventional digital video signal receiving apparatus will be described with reference to the drawings. Since the transmission distance is limited in parallel transmission, serial transmission is usually used between broadcasting devices in many cases. FIG. 21 is a block diagram of a conventional digital video signal receiving apparatus for transmitting a component digital video compliant with the NTSC system with a total number of scanning lines of 525 in the SDTV, and 101 is a serial digital video signal transmission. 102 is a waveform equalizer that corrects a high-frequency component of a transmission signal that has been lost in the process of being transmitted through the coaxial cable 101, and 103 is a signal transmitted based on a signal input from the waveform equalizer 102. A reclocking circuit 104 for generating a previous serial digital video signal and a serial clock synchronized with the previous serial digital video signal, and 104 performs word synchronization of the serial digital video signal based on the input serial digital video signal and serial clock to convert serial data into parallel data. To the parallel clock synchronized with this parallel data. A serial-to-parallel conversion circuit 105 for outputting a clock, and an EAV detection circuit 105 for detecting a synchronization pattern from the first word to the third word of the EAV from the input parallel data and outputting 1 at the timing of the fourth word of the EAV. The specific circuit configuration is described in, for example, Japanese Patent Application Laid-Open No. 7-67084, and will not be described here. Reference numeral 106 denotes a horizontal synchronization signal generation circuit that resets an internal counter with a pulse output from the EAV detection circuit and generates a horizontal synchronization signal based on the counter output. 107 is an F bit detection circuit that detects the F bit of the fourth word of the EAV based on a pulse input from the EAV detection circuit and outputs 1 on a vertical line where the value of the F bit changes from 1 to 0; This is a vertical synchronization generation circuit that resets an internal vertical counter with a pulse input from the bit detection circuit 107 and generates a vertical synchronization signal based on the counter output. FIG. 22 is a configuration diagram of the horizontal synchronization signal generation circuit 106. In FIG. 22, reference numeral 109 denotes a horizontal counter circuit with a load which counts a parallel clock generated by the serial-parallel conversion circuit 104, Q is a counter value output terminal, and RESET is 0 when a 1 is input. LOAD ENA is a load enable terminal, LOAD DATA is a load data input terminal, and when 1 is input to LOAD ENA, the value input to LOAD DATA is set to the counter value. Reference numeral 110 denotes a pulse generation circuit which outputs 1 when the value input to the IN terminal is between the values input to the A terminal and the B terminal, and outputs 0 otherwise. A comparison circuit 111 outputs 1 only when the values input to the A terminal and the B terminal match. In this figure, E indicates the number of effective video data 1440 in one horizontal scanning period when the parallel clock (27 MHz) is used as a unit, and H indicates the total number of data 1716 in one horizontal scanning period. FIG. 23 is a configuration diagram of the vertical synchronization signal generation circuit 108. In FIG. 23, reference numeral 112 denotes a vertical counter circuit that counts in a horizontal scanning cycle, Q denotes a counter value output terminal, RESET denotes a reset input terminal for resetting the counter value to 0 when 1 is input, and LOAD ENA denotes a load. The enable terminal and LOADDATA are load data input terminals. When 1 is input to LOAD ENA, the value input to LOAD DATA is set to the counter value. Reference numeral 113 denotes a pulse generation circuit which outputs 0 when the value input to the IN terminal is between the values input to the A terminal and the B terminal, and outputs 1 otherwise. A comparison circuit 114 outputs 1 only when the values input to the A terminal and the B terminal match.
[0004]
Next, the operation of establishing synchronization when the input video signal is switched to another video signal at a certain timing in the conventional digital video signal receiving apparatus configured as described above will be described with reference to the drawings. I do. The signal rate of the SDTV serial digital video signal is 270 Mbps, which is transmitted from the transmission side via the coaxial cable 101 and waveform-equalized by the waveform equalizer 102. The reclocker 103 generates a 270 MHz serial clock by a PLL based on the signal after the waveform equalization, and reproduces a serial digital video signal before transmission. The reproduced serial digital video signal is converted into a 27 MHz, 10-bit parallel signal by the serial-parallel conversion circuit 103 and input to the EAV detection circuit 105. Hereinafter, the establishment of the horizontal synchronization will be described with reference to FIGS. 21, 22, and 24. FIG. 24 is a timing chart of pulses related to horizontal synchronization detection, and the horizontal axis represents time. In this figure, (a) is a digital video signal input to the EAV detection circuit 105, and the video signal transmitted from the transmitting side is the first video signal at the timing A at the middle of the (N + 1) th line of the first video signal. This indicates that switching has been performed at a certain horizontal position on the Mth line of the video signal No. 2. (B) is a pulse waveform output from the EAV detection circuit 105 at this time. As shown in this figure, even if the input signal is switched, the EAV of the next new video signal is detected within at most two horizontal scanning periods. Is done. In the horizontal synchronizing signal generation circuit 106, the pulse output from the EAV detection circuit 105 is input to the LOAD ENA terminal of the horizontal counter circuit 109 with load shown in FIG. 22, and is referred to as (E + 4) at the timing of the fourth word of the EAV of the video signal. The value is set in the counter. Thereafter, the output value Q of the horizontal counter circuit 109 with load is incremented by one for each word of the video data, and when Q reaches (H−1), a reset signal is output from the comparison circuit 111. Then, the counter value is reset to 0. Unless the input video signal is switched in this way, the output value of the horizontal counter circuit 109 with load cycles from 0 to (H-1). On the other hand, the pulse generation circuit 110 outputs 1 when the output of this counter is between 0 and (E-1), and outputs 0 otherwise, so that the image is output as shown in FIG. A horizontal synchronizing signal which becomes 1 during the effective video period of the signal and becomes 0 during the horizontal blanking period is output. Therefore, even when the input video signal is switched from the first video signal to the second video signal at the timing A, a horizontal synchronization signal corresponding to the second video signal is output within two horizontal scanning periods. become.
[0005]
Hereinafter, establishment of vertical synchronization will be described with reference to FIGS. 21, 23, and 25. FIG. 25 is a timing chart of pulses related to the vertical synchronization detection, and the horizontal axis indicates time. In FIG. 25, (a) is the frame number of the first video signal, (b) is the horizontal position of the first video signal, (c) is the F-bit value of the first video signal, and (d) is the first video signal. 2, (e) is the horizontal position of the second video signal, (f) is the value of the F bit of the second video signal, and (g) is the timing of A shown in the figure. The video signal input to the F bit detection circuit 107 when two video signals are switched on the transmission side, (h) is the value of the F bit detected by the F bit detection circuit 107, and (i) is based on this value. A pulse waveform output from the F bit detection circuit 107, and (j) shows a vertical synchronization signal output from the vertical synchronization signal generation circuit 108 based on this pulse. These are those in which the switching of the second video signal to the M line of a certain D frame is performed in the middle of the (N + 1) line of the certain (C-1) frame of the first video signal. This means that the signal is input to the F bit detection circuit 107. (H) is a pulse waveform output from the F-bit detection circuit 107 at this time. As shown in this figure, even if the input signal is switched, the F-bit of the next new video signal within two frame periods at the longest. A change point of the value is detected. In the vertical synchronizing signal generation circuit 108, the pulse output from the F bit detection circuit 107 is input to the LOAD ENA terminal of the vertical counter circuit 112 in FIG. 23, and a value of 2 is counted at the beginning timing of the first field of the video signal. Is set to Thereafter, the value of the output value Q of the vertical counter circuit 112 is incremented by one for each line of video data, and is reset by the comparison circuit 114 when Q reaches the total number of video lines VL (= 525). A signal is output and the counter value is reset to 1. As long as the input video signal is not switched, the output value of the vertical counter circuit 112 goes from 1 to VL. On the other hand, the pulse generation circuit 113 outputs 0 when the output of this counter is between 1 and 5, and outputs 1 otherwise. Therefore, as shown in (j) of FIG. A vertical synchronizing signal in which the first five lines of the field become 0 and 1 in other periods is output. Therefore, even when the input video signal is switched from the first video signal to the second video signal at the timing A, the vertical synchronization signal corresponding to the second video signal is output within two frame periods. Become.
[0006]
[Patent Document 1]
JP-A-7-67084
[0007]
[Problems to be solved by the invention]
However, in the above-described conventional digital video signal receiving apparatus, a synchronization signal is always generated based on an input video signal even after synchronization is established. Therefore, when a transmission error occurs in any one of F bits in one frame, A vertical synchronizing signal that becomes 0 at a position different from the original position is generated, and there is a problem that a synchronization shift or a synchronization disorder occurs. For example, normally, in order to obtain broadcast video quality, the error rate of a digital video signal needs to be 10 * exp (-9) or less. When synchronization detection is performed under such conditions, About once every 18 hours, vertical synchronization will be disrupted. This is a frequency that can occur sufficiently during normal operation, and is a major problem especially on air.
[0008]
SUMMARY OF THE INVENTION The present invention solves the above-mentioned conventional problems. When an input video signal is switched, a new synchronization is established at a high speed, and once synchronization is established, the synchronization is hardly affected by a transmission error. It is an object of the present invention to provide a digital video signal receiving device that can stably hold the digital video signal.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, a digital video signal receiving apparatus according to the present invention has the following configuration.
[0010]
A first configuration is a horizontal synchronization detection circuit that detects a horizontal synchronization pattern from a digital video signal to which a horizontal synchronization pattern and vertical position information are added, and outputs a horizontal timing pulse indicating the timing of the horizontal synchronization pattern. A horizontal synchronization protection circuit that updates a horizontal reference phase based on the position of the horizontal timing pulse and generates a horizontal synchronization signal of the digital video signal only when the horizontal timing pulse is continuous a plurality of times every horizontal scanning cycle; A vertical information extracting circuit for detecting the vertical position information from the digital video signal based on a synchronization signal, and updating a vertical reference phase based on the vertical position information only when the phase of the horizontal synchronization signal changes. A vertical synchronization protection circuit for generating a vertical synchronization signal of the digital video signal. Than it is.
[0011]
The second configuration is a horizontal synchronization detection circuit that detects a horizontal synchronization pattern from a digital video signal to which a horizontal synchronization pattern and vertical position information are added, and outputs a horizontal timing pulse indicating the timing of the horizontal synchronization pattern. A horizontal synchronization protection circuit that updates a horizontal reference phase based on the position of the horizontal timing pulse and generates a horizontal synchronization signal of the digital video signal only when the horizontal timing pulse is continuous a plurality of times every horizontal scanning cycle; A vertical information extraction circuit that detects the vertical position information from the digital video signal based on a synchronization signal; and a vertical synchronization protection circuit that generates a vertical synchronization signal of the digital video signal. Has changed, or the position between the phase indicated by the vertical position information and the vertical synchronization signal. Only when the relationship is changed, and is characterized in that said on the basis of the position information of the vertical direction to update the vertical reference phase to produce a vertical synchronizing signal of the digital video signal.
[0012]
A third configuration is a horizontal synchronization detection circuit that detects a horizontal synchronization pattern from a digital video signal to which a horizontal synchronization pattern and a line number are added, and outputs a horizontal timing pulse indicating the timing of the horizontal synchronization pattern; A horizontal synchronization protection circuit that updates the horizontal reference phase based on the position of the horizontal timing pulse and generates a horizontal synchronization signal of the digital video signal only when the horizontal synchronization signal is repeated a plurality of times every horizontal scanning cycle; A vertical information extraction circuit for detecting the line number from the digital video signal based on the digital video signal, and updating a vertical reference phase based on the line number only when the phase of the horizontal synchronization signal changes, and And a vertical synchronization protection circuit for generating.
[0013]
A fourth configuration includes a horizontal synchronization detection circuit that detects a horizontal synchronization pattern from a digital video signal to which a horizontal synchronization pattern and a line number are added, and outputs a horizontal timing pulse indicating the timing of the horizontal synchronization pattern; A horizontal synchronization protection circuit that updates the horizontal reference phase based on the position of the horizontal timing pulse and generates a horizontal synchronization signal of the digital video signal only when the horizontal synchronization signal is repeated a plurality of times every horizontal scanning cycle; A vertical information extraction circuit that detects the line number from the digital video signal based on the digital video signal, and a vertical synchronization protection circuit that generates a vertical synchronization signal of the digital video signal, when the phase of the horizontal synchronization signal changes, or The phase relationship between the phase indicated by the line number and the vertical synchronization signal changes If only it is characterized in that updating the vertical reference phase based on the line number generating a vertical synchronizing signal of the digital video signal.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to FIGS.
[0015]
(Embodiment 1)
FIG. 1 is a diagram showing a configuration of a digital video signal receiving apparatus according to a first embodiment in the case of transmitting a component digital video compliant with the NTSC system with a total number of scanning lines of 525 out of SDTV, and FIG. The same reference numerals are given to the same components as in the example, and the detailed description thereof will be omitted. In this figure, a serial digital video signal transmitted from a transmission side via a coaxial cable 101 is input to a waveform equalizer 102, and an output thereof is input to a reclocking circuit 103, and a serial clock and a serial digital video signal are output. Reproduction is performed, this is converted into parallel data for each word by the serial-parallel conversion circuit 104, a parallel clock is generated, and further, the configuration until the parallel data is input to the EAV detection circuit 105 is a conventional digital video signal reception Same as the device. In this figure, 1 is a horizontal synchronization protection circuit, 2 is a vertical synchronization protection circuit, and 3 is an EAV F bit and V of a digital video signal input based on a horizontal synchronization signal output from the horizontal synchronization protection circuit 1. This is an FV bit detection circuit that detects and outputs a bit. First, the configuration of the horizontal synchronization protection circuit 1 will be described. FIG. 2 is a configuration diagram of the horizontal synchronization protection circuit. Reference numerals 4 and 5 denote horizontal counter circuits that increment output values one by one by using a parallel clock generated by the serial-parallel conversion circuit 104 as a clock. , A pulse output from the EAV detection circuit 105 is input as a reset signal. Here, the horizontal counter circuits 4 and 5 are prepared as 12-bit circuits and have a configuration capable of counting from 0 to 4095. Reference numeral 109 denotes a horizontal counter circuit with a load, which also performs a counter operation using a parallel clock as a clock. Unlike the horizontal counter circuits 4 and 5, an 11-bit horizontal counter circuit is prepared. Reference numerals 6, 7, and 111 denote comparison circuits which output 1 only when the values input to the A terminal and the B terminal match, and assume that the total number of data of the input digital video signal during the horizontal scanning period is H, and is output to the B terminal. The value (H-1) is input. Therefore, the horizontal counter circuit 109 with the load is reset to 0 when the output value reaches (H-1) = 1715. Reference numerals 8 and 9 denote AND gates, and reference numeral 110 denotes a pulse generation circuit. Next, the configuration of the vertical synchronization protection circuit 2 will be described. FIG. 3 is a configuration diagram of the vertical synchronization protection circuit. Reference numeral 10 denotes a horizontal phase in which, when the phase of the horizontal synchronization signal output from the horizontal synchronization protection circuit 1 changes, 1 is output only for one horizontal scanning period immediately after the change. A change detection circuit 11 is a line number generation circuit. The value of the F bit and the V bit detected by the FV bit detection circuit 3 is input to the VIN terminal of the line number generation circuit 11, and based on this, the position of the input digital video signal of the FV bit detection circuit 3 in the vertical line direction Reaches a position corresponding to any one of the line numbers 1, 20, 264, and 283, a value larger than the corresponding line number by one is output from the BLN terminal and input to the HIN terminal. An enable pulse, which is generated for one horizontal scanning period based on the timing of the pulse to be output, is output from the EN terminal. Reference numeral 112 denotes a vertical counter circuit that counts in a horizontal scanning cycle. The LOAD ENA terminal and the LOAD DATA terminal are connected to the EN terminal and the BLN terminal of the line number generation circuit 11, respectively. 113 is a pulse generation circuit, and 114 is a comparison circuit. FIG. 4 is a block diagram of the horizontal phase change detecting circuit 10. Reference numeral 13 denotes a horizontal synchronizing signal output from the horizontal synchronizing protection circuit 1 and generates an edge pulse which becomes 0 for one parallel clock period at a falling edge thereof. 14 is a horizontal counter that increments the output value one by one using a parallel clock as a clock, 15 is a comparison circuit, 16 is an output pulse of the edge detection circuit 12 that is input to a D input terminal and outputs the output of the comparison circuit 15 A D flip-flop 17 used as a clock input is an inverter for inverting a logic level.
[0016]
Next, the operation of the digital video signal receiving apparatus according to the present embodiment configured as described above will be described with reference to FIGS. 1, 2, 5, 6, 7, and 8. The serial digital video signal transmitted from the transmitting side is converted into a parallel digital signal, and at the same time, a parallel clock synchronized with the parallel digital video signal is generated. Further, the EAV is detected by the EAV detection circuit 105 every horizontal scanning period. The operation from the detection to the generation of a pulse which becomes 1 at the timing of the fourth word of the EAV is the same as the conventional example. Next, the operation of establishing synchronization in the horizontal synchronization protection circuit 1 will be described with reference to FIGS. 2, 5, and 6. FIG. FIG. 5 is a timing chart of pulses related to the establishment of horizontal synchronization when the input video signal is switched from the first video signal to the second video signal at the timing A in the figure, and the horizontal axis represents time. Show. The pulse output from the EAV detection circuit 105, that is, the reset input of the horizontal counter 4 of FIG. 2 becomes discontinuous at the point A as shown in FIG. 5A, and as a result, the output of the AND gate 8, ie, The reset input of the horizontal counter 5 continues to be 0 until the EAV of the (M + 2) -th line of the second video signal is detected, as shown in (b). Similarly, the output of the AND gate 9, that is, the load enable input of the horizontal counter 109 with load, continues to be 0 until the EAV of the (M + 3) th line of the second video signal is detected as shown in FIG. become. On the other hand, the reset signal of the horizontal counter 109 with load automatically generates a reset signal in the comparison circuit 111 when the output value Q reaches (H-1) = 1715 even if 1 is not input to the load enable input. Therefore, as shown in (d), 1 is periodically output until the EAV of the (M + 2) th line of the second video signal is detected. Since the load enable input of the horizontal counter circuit 109 with a load becomes valid after the EAV on the (M + 3) th line of the second video signal, the timing of the reset signal output from the comparison circuit 111 is the same as that of the (M + 2) th line. (M + 3) It becomes discontinuous between the lines. The pulse generation circuit 110 generates a pulse in which the output value of the horizontal counter circuit 109 with load is 0 from 0 to (E-1) = 1439, and becomes 0 in other cases. A horizontal synchronization signal as shown is output, and after the video is switched, horizontal synchronization is established within four horizontal scanning periods. Further, the operation of the synchronization protection in the horizontal synchronization protection circuit 1 when the transmitted digital video signal has a transmission error will be described below with reference to FIG. FIG. 6 is a diagram corresponding to FIG. 5 described above. FIG. 6A shows that a pulse output from the EAV detection circuit 105 due to a transmission error should have become 1 at the timing of B, but became 1 at C. The waveform in the case is shown. In this case, the reset input pulses of the horizontal counter circuits 4 and 5 do not output 1 for several lines as shown in (b) and (c), respectively, but the reset input of the horizontal counter circuit 109 with load is as described above. Since the reset signal is automatically generated by the comparison circuit 111, 1 is periodically output even before and after the occurrence of the transmission error, as shown in FIG. As a result, as shown in (e), the horizontal synchronization signal is stable without being affected by the transmission error. FIG. 6 shows an example in which the pulse output from the EAV detection circuit 105 is affected only during one horizontal scanning period. However, even if the EAV is not detected and 1 is never output after the timing of B, (e) As shown, a stable horizontal synchronizing signal is output.
[0017]
Next, the operation of the horizontal phase change detection circuit 10 will be described with reference to FIGS. FIG. 7 is a timing chart for explaining the operation of the horizontal phase change detection circuit 10. 7A shows a horizontal synchronization signal output from the horizontal synchronization protection circuit 1. As a result of switching the input digital video signal at a certain timing as described above, horizontal synchronization is re-established and is indicated by X in the figure. This shows that the phase changes before and after the timing. When the horizontal synchronizing signal shown in (a) is input to the edge detection circuit 13 in FIG. 4, based on the horizontal synchronizing signal, as shown in FIG. Is output. Since this pulse resets the horizontal counter circuit 14 at the falling timing of the horizontal synchronizing signal, the pulse shown in (c) is output from the comparison circuit 15 exactly one horizontal scanning period after each reset. When the pulse of (b) is latched by using the pulse of (c) as the clock of the D flip-flop 16, a pulse which becomes 1 immediately after the new horizontal synchronization is established is output as shown in (d). That is, as long as the input digital video signal is not switched, the phase of the horizontal synchronizing signal input to the horizontal phase change detection circuit 10 does not change. Immediately after the video signal is switched, 1 is output from the horizontal phase change detection circuit 10. The horizontal phase change detection circuit 10 is input to a line number generation circuit 11.
[0018]
Next, the operation of the line number generation circuit 11 will be described below with reference to FIGS. FIG. 8 is a timing chart relating to the operation of the line number generation circuit 11 when the input digital video signal is switched as described above. (A) shows the position of the second video signal in the vertical line direction by a corresponding line number when the input digital video signal is switched from the first video signal to the second video signal, 7B and 7C show the values of the F and V bits of the digital video signal detected and output from the FV bit detection circuit 3, which are input to the VIN terminal of the line number generation circuit 11. As can be seen from (a) and (c), the horizontal scanning lines 1, 20, 264, and 283 immediately after the value of the V bit changes from 0 to 1, or vice versa, are described here. I will call it a special line. R, S, T, and U shown in (d) represent one frame of the input digital video signal with the boundary of the position of the specific line detected based on the value of the F bit or the V bit inside the line number generation circuit 11 as a boundary. These are four time regions obtained by dividing a period. Now, when the pulse output from the horizontal phase change detection circuit 10 becomes 1 at the timing of the S region as shown in (e), it is assumed that the horizontal synchronization signal has transitioned to a new synchronization phase at this timing. As a result, as shown in (f), a pulse which becomes 1 only on the 264th line which is a special line in the S area is outputted from the EN output terminal, and the value of 265 which is larger than this line number 264 by 1 is outputted from the BLN terminal. Output more. When the timing at which the pulse output from the horizontal phase change detection circuit 10 becomes 1 is T, U, or R other than S, the pulse which becomes 1 at the timing of the 283, 1 and 20 lines in FIG. , 2 and 21 are output from the EN output terminal and the BLN terminal, respectively. Also, as shown in (g), 0 is output from the BLN terminal except for the special line.
[0019]
Next, the operation of establishing and protecting vertical synchronization will be described with reference to FIGS. 3, 4, 7, 8, and 9. FIG. FIG. 9 is a timing chart relating to the establishment of vertical synchronization when the input digital video signal is switched. The input digital video signal is switched from the first video signal to the second video signal at the timing indicated by A in FIG. Suppose that it was done. (A) and (b) show the frame number and line number of the input digital video signal, respectively. The 150th line of the (C + 1) th frame of the first video signal and the 26th line of the D frame of the second video signal This indicates that the eye has been switched. When the input digital video signal is switched, the horizontal synchronization signal output from the horizontal synchronization protection circuit 1 corresponds to the new second video signal within four lines as described above. As a result, the horizontal phase change detection circuit 10 outputs a pulse that becomes 1 at the timing shown in FIG. The line number generation circuit 11 detects that the timing of the pulse (c) is in the S region from the values of the F bit and the V bit input from the FV bit detection circuit 3, and the special line 264 corresponding to this is detected. At the timing of the line, the enable signal and the line number shown in (d) and (e) are output, respectively. In the vertical counter circuit 112, since the value of (e) is set at the timing of the pulse of (d), the subsequent output value Q is equal to the line number corresponding to the second video signal as shown in (f). It becomes. Since the pulse generation circuit 113 generates the vertical synchronization signal with reference to the value of Q, the vertical synchronization signal synchronized with the next new signal within one frame after the switching of the input video as shown in (g). Generated. Here, an example in which the switching timing of the input video signal occurs in the S area of the second video signal has been described. However, in any of the other R, T, and U areas, the next new signal is similarly generated within one frame. Is generated. Also, unless the horizontal synchronization signal output from the horizontal synchronization protection circuit 1 has a phase change, that is, unless the input video signal is switched, the line number is not loaded in the vertical counter circuit 112. Even if there is an error in the F bit or V bit detected and output by the FV bit detection circuit 3, the phase of the vertical synchronization signal does not change and a stable phase can be maintained.
[0020]
As described above, the information on the horizontal and vertical directions is extracted from the digital video signal received on the receiving side, and the synchronization signal is generated based on the output value of the counter whose operation timing is determined based on the extracted information. Therefore, new synchronization is established at high speed after switching, and once established, it is hard to be affected by transmission errors, and the established synchronization can be stably maintained.
[0021]
In the above embodiment, the case where the input digital video signal is a component signal of the NTSC system has been described as an example, but the PAL system or the HDTV may be used. In the case of a composite signal, a similar effect can be obtained by using the line number ID instead of the F bit or the V bit.
[0022]
In the above embodiment, the case where the input digital video signal is transmitted serially has been described as an example. However, even in the case of parallel transmission, the position where the EAV or SAV for synchronization is added is the same as in the case of serial transmission. Therefore, the operation and effect relating to the synchronization detection are the same as those in the case of serial transmission, except that the serial-parallel conversion circuit and the like are not required in the receiving device.
[0023]
(Embodiment 2)
In the first embodiment, (1) a case where the phases of the first video signal and the second video signal match in the horizontal direction but do not match in the vertical direction, and (2) the detected F bit or V When the line number is loaded at the wrong timing from the line number generation circuit 11 due to a transmission error in the bit value, in the two cases, after switching the input video, the wrong vertical phase is set. Synchronization may be established.
In the present embodiment, measures against this are taken. FIG. 10 is a configuration diagram of a digital video signal receiving apparatus according to the second embodiment. In the figure, the same reference numerals are given to the same components as those in the conventional example and the first embodiment, and the detailed description thereof is omitted here. I do. From this figure, it is apparent that the configuration is the same as that of the first embodiment except for the vertical synchronization protection circuit 18. FIG. 11 shows a configuration diagram of the vertical synchronization protection circuit 18. In this figure, 10 is an OR gate, 12 is a line number generation circuit, 19 is a mismatch judgment circuit, and other components are the same as those in the first embodiment. The line number generation circuit 11 receives the values of the F bit and the V bit detected by the FV bit detection circuit 3 at the VIN terminal and, based on this, the position of the input digital video signal of the FV bit detection circuit 3 in the vertical line direction. Reaches a position corresponding to any one of the line numbers 1, 20, 264, and 283, the corresponding line number among these line numbers and a value larger by 1 are respectively transmitted from the ALN terminal and the BLN terminal. An enable pulse which is output and becomes 1 for one horizontal scanning period generated based on the timing of the pulse input to the HIN terminal is output from the EN terminal. Each time a value other than 0 is input to the A input terminal, the non-coincidence determination circuit 19 compares this value with the value input to the B input terminal. A pulse which rises at a timing when a value other than 0 is input to the terminal is output.
[0024]
Next, the operation of the digital video signal receiving apparatus according to the present embodiment configured as described above will be described below with reference to FIGS. The serial digital video signal transmitted from the transmission side is converted into a parallel digital signal, and the EAV detection circuit 105 detects the EAV every horizontal scanning period, and at the same time, the FV bit detection circuit 3 detects the F bit and the V bit. Operation until output is the same as in the first embodiment. Also, when the input video is switched, the same pulse as the line number generation circuit 11 of the first embodiment is output from the EN output terminal and the BLN output terminal of the line number generation circuit 12, so that the operation of establishing vertical synchronization is the same. It is.
[0025]
Hereinafter, an operation in a case where synchronization is established with an incorrect vertical phase after switching of the input video for the above-described reason will be described with reference to FIG. FIG. 12 is a timing chart for explaining the operation of establishing vertical synchronization according to the present embodiment immediately after synchronization has been established with an incorrect vertical phase. As in the first embodiment, the line number indicating the vertical position of the input video signal is output from the line number generation circuit 12 at the timing of a special line such as 1, 20, 264, or 283 lines as shown in FIG. Assuming that synchronization is once established at the wrong vertical phase at the timing indicated by the point D in FIG. 3, the output value of the vertical counter circuit 112 shown in FIG. (170 in the figure) is different from the value (20 in the figure) output from the line number generation circuit 12 shown in (b). As a result, a mismatch between the two values is detected by the mismatch determination circuit 19, and the value of the internal status value K is incremented from 0 to 1 as shown in FIG. Hereinafter, similarly, even when the A input becomes 264, which is the next special line, the comparison between (b) and (c) is performed, and as a result, a mismatch between the two values is detected again, as shown in (d). As described above, the value of the variable K contained therein is incremented from 1 to 2 in order to count the number of times of mismatch. At this stage, the discrepancy judging circuit 19 judges that the phase of the current vertical synchronizing signal is wrong, and further outputs a pulse shown in FIG. The value of the result K is returned to 0 again. At this time, since there is no change in the horizontal synchronization phase, the output from the horizontal phase change detection circuit 10 remains at 0, and the EN output of the line number generation circuit 12 also remains at 0. Since 1 is output from the mismatch determination circuit 19, the line number 284 output from the BLN terminal of the line number generation circuit 12 is loaded into the vertical counter circuit 112 at this time. Thus, at the timing indicated by E in the figure, the output value of the vertical counter circuit 112 again becomes a value indicating the vertical position of the input video signal as shown in FIG. Therefore, as shown in (g), the vertical synchronization signal once establishes synchronization at an incorrect vertical phase, and then establishes synchronization at a normal position within one frame. As described above, according to the present embodiment, even when the synchronization is once established to the wrong vertical phase within one frame after switching the input video signal, the synchronization can be established to the normal vertical phase within a maximum of two frames in total. it can. Further, similarly to the first embodiment, once synchronization is established with a normal phase, a stable synchronization phase can be maintained without being affected by a transmission error.
[0026]
(Embodiment 3)
FIG. 13 is a configuration diagram of a digital video signal receiving apparatus according to the third embodiment. In the figure, the same reference numerals are given to the same components as those in the conventional example and the above-described embodiment. Omitted. In this embodiment, a component serial signal of an HDTV signal having a total of 1125 scanning lines is considered as an input digital video signal. Further, from this figure, the configuration is the same as that of the first embodiment except that the vertical synchronization protection circuit 20 and the line number detection circuit 21 are clearly shown. The line number detection circuit 21, like the FV bit detection circuit 3 described above, detects two words of line number information added after the EAV for each line based on the horizontal synchronization signal output from the horizontal synchronization protection circuit 1. Extract and output the line number corresponding to the next line. FIG. 14 shows a configuration diagram of the vertical synchronization protection circuit 20. As shown in this figure, the configuration is such that the line number generation circuit 11 of the vertical synchronization protection circuit 2 of the first embodiment is deleted.
Next, the operation of the digital video signal receiving apparatus according to the present embodiment configured as described above will be described below with reference to FIGS. FIG. 15 is a timing chart relating to the establishment of vertical synchronization when the input digital video signal is switched. The input digital video signal is switched from the first video signal to the second video signal at the timing indicated by A in FIG. Suppose that it was done. (A) and (b) show the frame number and line number of the input digital video signal, respectively. The 150th line of the (C + 1) th frame of the first video signal and the 26th line of the D frame of the second video signal This indicates that the eye has been switched. When the input digital video signal is switched, the horizontal synchronization signal output from the horizontal synchronization protection circuit 1 corresponds to the new second video signal within four lines as described above. As a result, the horizontal phase change detection circuit 10 outputs a pulse that becomes 1 at the timing shown in FIG. Since this pulse is input to the LOAD ENA terminal of the vertical counter circuit 112, a line number of 30 input from the line number detection circuit 21 is loaded at this timing, and becomes a counter output shown in (e). As shown, the vertical synchronization corresponding to the second video signal is obtained within one frame. As described above, according to the present invention, the line number information added to the input video signal is used as it is, so that the vertical line number of the video signal can be obtained as compared with the case of detecting the F bit or V bit information. Easy. Further, similarly to the first embodiment, once synchronization is established with a normal phase, a stable synchronization phase can be maintained without being affected by a transmission error.
[0027]
(Embodiment 4)
In the third embodiment, (1) the phase of the first video signal and the phase of the second video signal match in the horizontal direction but not in the vertical direction, and (2) the line number detection circuit 21 detects In the two cases where there is a transmission error in the input line number value, after the input video is switched, synchronization may be established at an incorrect vertical direction phase. In the present embodiment, measures against this are taken. FIG. 16 is a configuration diagram of a digital video signal receiving apparatus according to the fourth embodiment. In the figure, the same reference numerals are given to the same components as those in the conventional example and the above-described embodiment. Omitted. From this figure, it is apparent that the configuration is the same as that of the third embodiment except for the vertical synchronization protection circuit 22. FIG. 17 shows a configuration diagram of the vertical synchronization protection circuit 22. In this figure, 10 is an OR gate, 19 is a mismatch judgment circuit, 23 is a decrement circuit that outputs a value corresponding to the line number one before the input line number, and the other components are the case of the third embodiment. Is the same as
[0028]
Next, the operation of the digital video signal receiving apparatus according to the present embodiment configured as described above will be described below with reference to FIGS. The serial digital video signal transmitted from the transmission side is converted into a parallel digital signal, and the EAV detection circuit 105 detects the EAV for each horizontal scanning period, and at the same time, the line number detection circuit 21 detects the line number corresponding to the video signal. Is the same as that of the third embodiment until is detected and output. When the input image is switched, a pulse is output from the horizontal phase change detection circuit 10 and the line number output from the line number detection circuit 21 is loaded into the vertical counter circuit 112 at this time. It is the same.
[0029]
Hereinafter, an operation in a case where synchronization is established with an incorrect vertical phase after switching of the input video for the above-described reason will be described with reference to FIG. FIG. 18 is a timing chart illustrating the operation of establishing vertical synchronization according to the present embodiment immediately after synchronization has been established with an incorrect vertical phase. As shown in (a), assuming that synchronization has been established at an incorrect vertical phase at the timing of point D corresponding to the 19th line of the input video, as shown in (b) and (c) in the next 20th line. The run number detected from the input video signal and the output value of the vertical counter circuit 112 do not match.
As a result, a mismatch between the two values is detected by the mismatch determination circuit 19, and the value of the internal status value K is incremented from 0 to 1 as shown in FIG. Thereafter, similarly, the comparison between (b) and (c) is performed on the next line, and as a result, a mismatch between the two values is detected again. As shown in (d), an internal count is performed to count the number of mismatches. Is incremented from 1 to 2. At this stage, the mismatch determination circuit 19 determines that the current phase of the vertical synchronizing signal is wrong, outputs a pulse shown in (e) on the next line, and returns the value of the determination result K to 0 again. At this time, since there is no change in the horizontal synchronization phase, the output from the horizontal phase change detection circuit 10 remains 0, and 1 is output from the non-coincidence determination circuit 19. The line number 23 output from 12 is loaded into the vertical counter circuit 112. Thus, as shown in (a), the output value of the vertical counter circuit 112 again coincides with the corresponding line number of the input video signal at the timing indicated by E in the figure. Therefore, as shown in (g), the vertical synchronization signal once establishes synchronization at an incorrect vertical phase, and then establishes synchronization at a normal position within one frame. As described above, according to the present embodiment, even if the synchronization is once established with the wrong vertical phase after switching the input video signal, the synchronization can be established with the normal vertical phase within a maximum of two frames in total. Further, similarly to the third embodiment, once synchronization is established with a normal phase, a stable synchronization phase can be maintained without being affected by a transmission error.
[0030]
【The invention's effect】
As described above, the information on the horizontal and vertical directions is extracted from the digital video signal received on the receiving side, and the synchronization signal is generated based on the output value of the counter whose operation timing is determined based on the extracted information. Therefore, new synchronization is established at high speed after switching, and once established, it is hard to be affected by transmission errors, and the established synchronization can be stably maintained. Even if synchronization is once established with an incorrect vertical phase, synchronization can be quickly established again with a normal vertical phase immediately thereafter.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a digital video signal receiving apparatus according to a first embodiment of the present invention.
FIG. 2 is a configuration diagram of a horizontal synchronization protection circuit according to the first embodiment of the present invention.
FIG. 3 is a configuration diagram of a vertical synchronization protection circuit according to the first embodiment of the present invention.
FIG. 4 is a configuration diagram of a horizontal phase change detection circuit according to the first embodiment of the present invention;
FIG. 5 is a timing chart illustrating an operation of establishing horizontal synchronization at the time of signal switching according to the first embodiment of the present invention.
FIG. 6 is a timing chart illustrating an operation of establishing horizontal synchronization when a transmission error occurs according to the first embodiment of the present invention.
FIG. 7 is a timing chart illustrating the operation of the horizontal phase change detection circuit according to the first embodiment of the present invention.
FIG. 8 is a timing chart illustrating the operation of the line number generation circuit according to the first embodiment of the present invention.
FIG. 9 is a timing chart illustrating an operation of establishing vertical synchronization according to the first embodiment of the present invention.
FIG. 10 is a configuration diagram of a digital video signal receiving apparatus according to a second embodiment of the present invention.
FIG. 11 is a configuration diagram of a vertical synchronization protection circuit according to a second embodiment of the present invention.
FIG. 12 is a timing chart illustrating an operation of establishing vertical synchronization according to the second embodiment of the present invention.
FIG. 13 is a configuration diagram of a digital video signal receiving apparatus according to a third embodiment of the present invention.
FIG. 14 is a configuration diagram of a vertical synchronization protection circuit according to a third embodiment of the present invention.
FIG. 15 is a timing chart illustrating an operation of establishing vertical synchronization according to the third embodiment of the present invention.
FIG. 16 is a configuration diagram of a digital video signal receiving apparatus according to a fourth embodiment of the present invention.
FIG. 17 is a configuration diagram of a vertical synchronization protection circuit according to a fourth embodiment of the present invention.
FIG. 18 is a timing chart illustrating an operation of establishing vertical synchronization according to the fourth embodiment of the present invention.
FIG. 19 (a) is a diagram showing an array of transmission data in the SDTV component parallel transmission standard.
(B) Diagram showing an array of transmission data in the HDTV component parallel transmission standard
FIG. 20 is a diagram showing an arrangement of a fourth word of EAV in the component parallel transmission standard.
FIG. 21 is a configuration diagram of a digital video signal receiving apparatus according to the related art.
FIG. 22 is a configuration diagram of a horizontal synchronization signal generation circuit according to the related art.
FIG. 23 is a configuration diagram of a vertical synchronization signal generation circuit according to the related art.
FIG. 24 is a timing chart illustrating the operation of establishing horizontal synchronization according to the related art.
FIG. 25 is a timing chart for explaining the operation of establishing vertical synchronization according to the related art.
[Explanation of symbols]
105 EAV detection circuit
1 Horizontal synchronization protection circuit
3, 18, 20, 22 Vertical synchronization protection circuit
8 FV bit detection circuit
10. Horizontal phase change detection circuit
11,12 line number generation circuit
13 Edge detection circuit
4, 5, 14 horizontal counter circuit
19 mismatch judgment circuit
21 Line number detection circuit
23 Decrement circuit
109 Horizontal counter circuit with load
110, 113 pulse generation circuit
6, 7, 15, 111, 114 Comparison circuit
112 Vertical counter circuit
