JP2004096118A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、セルラーなどの５００ＭＨｚ以上、２．５ＧＨｚ以下のマイクロ波帯を使用する移動体通信装置に使用される半導体装置に係わり、特に、高周波信号を電力増幅して出力する高周波電力増幅器に有効な技術に関する。 The present invention relates to a semiconductor device used for a mobile communication device using a microwave band of 500 MHz or more and 2.5 GHz or less, such as a cellular phone, and is particularly effective for a high-frequency power amplifier that amplifies and outputs a high-frequency signal. Technology.
近年、GSM（Global System for Mobile Communications）方式、PCS（Personal Communication Systems）方式、PDC（Personal Digital Cellular）方式、CDMA（Code Division Multiple Access）方式といった通信方式に代表される移動体通信装置（いわゆる携帯電話）が、世界的に普及している。 In recent years, mobile communication devices (so-called portable communication devices) represented by communication systems such as GSM (Global System for Mobile Communications), PCS (Personal Communication Systems), PDC (Personal Digital Cellular), and CDMA (Code Division Multiple Access) have been developed. Telephone) is widespread worldwide.
一般に、移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。 In general, a mobile communication device includes an antenna that emits and receives radio waves, a high-frequency power amplifier that amplifies a power-modulated high-frequency signal and supplies it to the antenna, a receiving unit that performs signal processing on a high-frequency signal received by the antenna, and It is composed of a control unit that performs control, and a battery (battery) that supplies a power supply voltage to these units.
このような移動体通信装置および移動体通信装置に使用される半導体装置については、以下の公知文献に開示されている。 Such a mobile communication device and a semiconductor device used for the mobile communication device are disclosed in the following known documents.
（１）移動体通信装置の構成については、例えば「日立評論」,vol.78, No.11（1996-11）,pp21-26（文献１）に開示されている。 (1) The configuration of the mobile communication device is disclosed in, for example, “Hitachi Review”, vol. 78, No. 11 (1996-11), pp. 21-26 (Reference 1).
（２）代表的なＧＳＭ方式の高周波電力増幅器の構成は、例えばISSCC98, DIGEST OF TECHNICAL PAPERS(February 5, 1998) pp50-52（文献２） に述べられている。 (2) The configuration of a typical GSM type high-frequency power amplifier is described in, for example, ISSCC98, DIGEST OF TECHNICAL PAPERS (February 5, 1998), pp. 50-52 (Reference 2).
この文献によれば、回路の安定設計と、オフ状態でのリーク電流の低減のため、FETのしきい値電圧を適正値に制御している。増幅器の構成としては、３段増幅回路の最終段素子を２チップ並列とし、それぞれに整合回路を設けて合成することで、１チップの場合よりも高出力を実現している。文献では、この増幅器の構成をDD-CIMA(Divided Device and Collectively Impedance matched Amplifier)技術と称している。 According to this document, the threshold voltage of the FET is controlled to an appropriate value in order to stably design the circuit and reduce the leak current in the off state. As for the configuration of the amplifier, a higher output than that of the one-chip amplifier is realized by connecting the last-stage element of the three-stage amplifier circuit to two chips in parallel and providing a matching circuit for each of them. In the literature, this amplifier configuration is referred to as DD-CIMA (Divided Device and Collectively Impedance matched Amplifier) technology.
（３） 高周波電力増幅器に適用される増幅素子は、例えばIEDM97 Technical Digest(1997), pp51-54（文献３）に述べられている。 (3) An amplification element applied to a high-frequency power amplifier is described in, for example, IEDM97 Technical Digest (1997), pp. 51-54 (Reference 3).
この文献によれば、増幅素子をSi（シリコン）半導体を用いたパワー絶縁ゲート型電界効果トランジスタ（以下、パワーＭＯＳＦＥＴと称する）で構成し、高性能化を実現することが開示されている。 According to this document, it is disclosed that the amplifying element is constituted by a power insulated gate field effect transistor (hereinafter, referred to as a power MOSFET) using a Si (silicon) semiconductor to achieve high performance.
具体的には、ＭＯＳＦＥＴのゲート長を0.4umにすることで性能の向上を図っている。また、パワーＭＯＳＦＥＴのドレイン側に長さ0.7um程度のオフセット層を設けることでドレイン耐圧を20V以上に設定している。そしてさらに、高周波動作させるためにはゲート抵抗の低減が重要であり、金属シリサイド/シリコン積層ゲート電極にアルミニウム配線をショートさせた構造（Ａｌ-shorted silicon gate structure）によりゲート抵抗の低減を図っている。 Specifically, performance is improved by setting the gate length of the MOSFET to 0.4 μm. Further, by providing an offset layer having a length of about 0.7 μm on the drain side of the power MOSFET, the drain withstand voltage is set to 20 V or more. Further, it is important to reduce the gate resistance for high-frequency operation, and the gate resistance is reduced by a structure in which an aluminum wiring is short-circuited to a metal silicide / silicon laminated gate electrode (Al-shorted silicon gate structure). .
（４） 素子の高効率化のために化合物半導体（GaAs)ウエハを採用する動きがある。そのような技術動向は例えば、NIKKEI ELECTRONICS 1998.11.2(no.729) pp238-245（文献４）に述べられている。ただし、この文献にも述べられているように、GaAs技術のウエハ単価はＳｉに比べて高い。 (4) There is a movement to use a compound semiconductor (GaAs) wafer for increasing the efficiency of the device. Such technical trends are described in, for example, NIKKEI ELECTRONICS 1998.11.2 (no.729) pp238-245 (Reference 4). However, as described in this document, the unit cost of a wafer of the GaAs technology is higher than that of Si.
移動体通信装置の普及を図るために、装置の更なる小型軽量化、低消費電力化が要望されている。そのため、移動体通信装置を構成する各構成部品のより一層の小型軽量化、低消費電力化を実現する必要がある。 In order to spread mobile communication devices, there is a demand for further reductions in the size and weight and power consumption of the devices. Therefore, it is necessary to further reduce the size, weight, and power consumption of each component constituting the mobile communication device.
上記構成部品の一つとして、アンテナへ高周波信号を供給する高周波電力増幅器がある。一般に、この高周波電力増幅器は最も消費電力が大きく、移動体通信装置の低消費電力化を図るためには、この高周波電力増幅器の消費電力を低減（効率向上）を追求することが有効である。シリコン（Ｓｉ）半導体を用いたＧＳＭ方式の増幅器で、動作周波数９００ＭＨｚ、電源電圧3.5Ｖ時で出力電圧3.5Ｗ、総合効率(ηall)５０％程度を実現した。ここでの総合効率は、パワーＭＯＳＦＥＴ３段の電力増幅部から構成された高周波電力増幅器（高周波モジュール）での効率を言う。 高周波 One of the above components is a high-frequency power amplifier that supplies a high-frequency signal to an antenna. Generally, this high-frequency power amplifier consumes the most power, and in order to reduce the power consumption of the mobile communication device, it is effective to pursue a reduction in the power consumption of this high-frequency power amplifier (improvement in efficiency). This is a GSM type amplifier using a silicon (Si) semiconductor, and realized an output voltage of 3.5 W at an operating frequency of 900 MHz and a power supply voltage of 3.5 V, and an overall efficiency (ηall) of about 50%. Here, the total efficiency refers to the efficiency of a high-frequency power amplifier (high-frequency module) including a power amplifying unit having three stages of power MOSFETs.
この時の出力段増幅素子であるＳｉを用いたパワーＭＯＳＦＥＴの性能は、DD-CIMA技術を前提とすると、２Ｗ出力で付加効率(ηadd)５５％程度であり、増幅器の総合効率を５５％以上に向上させるには６５％以上の付加効率をパワーＭＯＳＦＥＴにおいて実現する必要があった。 At this time, the performance of the power MOSFET using Si, which is the output stage amplifying element, is about 55% with 2 W output and additional efficiency (ηadd) of 55% or more, assuming DD-CIMA technology. In order to improve the power efficiency, it is necessary to realize an additional efficiency of 65% or more in the power MOSFET.
なお、マイクロ波パワーＭＯＳＦＥＴにおける付加効率(ηadd)の定義については、例えば「光マイクロ波半導体応用技術」1996年2月29日、 第１版、第１刷（株式会社 サイエンスフォーラム 発行）pp59-66（文献５）に述べられている。 For the definition of the additional efficiency (ηadd) in the microwave power MOSFET, see, for example, “Optical Microwave Semiconductor Application Technology”, February 29, 1996, 1st edition, 1st edition (published by Science Forum Inc.) pp59-66. (Reference 5).
同様にＰＣＳ方式の増幅器では、動作周波数１９００ＭＨｚ時で出力電圧２Ｗ、総合効率４５％程度を実現している。この時の出力段増幅素子であるパワーＭＯＳＦＥＴの性能は１Ｗ出力で５０％程度である。増幅器の総合効率を５０％以上に向上させるには、５５％以上の付加効率をパワーＭＯＳＦＥＴにおいて実現する必要があった。 Similarly, the PCS-type amplifier achieves an output voltage of 2 W and an overall efficiency of about 45% at an operating frequency of 1900 MHz. At this time, the performance of the power MOSFET as the output stage amplifying element is about 50% at 1 W output. In order to improve the overall efficiency of the amplifier to 50% or more, it was necessary to realize an additional efficiency of 55% or more in the power MOSFET.
増幅素子（パワーＭＯＳＦＥＴ）の付加効率を向上させるには、オン抵抗、ゲート抵抗、寄生容量の低減と相互コンダクタンスの向上があげられる。 本発明の目的は、高周波増幅器に適用される半導体装置の高付加効率を図る技術を提供することにある。 付 加 In order to improve the additional efficiency of the amplifying element (power MOSFET), reduction of on-resistance, gate resistance, parasitic capacitance and improvement of mutual conductance can be mentioned. An object of the present invention is to provide a technique for increasing the added efficiency of a semiconductor device applied to a high-frequency amplifier.
本発明の具体的な目的は、半導体装置のオン抵抗低減を図る技術を提供することにある。 A specific object of the present invention is to provide a technique for reducing the on-resistance of a semiconductor device.
本発明の具体的な他の目的は、遮断周波数の向上を図る技術を提供することにある。 Another specific object of the present invention is to provide a technique for improving a cutoff frequency.
本発明の他の目的は、高周波、大電力動作における付加効率の向上と、信頼性および量産性の確保を両立する半導体装置を実現することにある。本発明のさらに他の目的は、高周波電力増幅器の小型化・軽量化を図る技術を提供することにある。 Another object of the present invention is to realize a semiconductor device that achieves both improvement in added efficiency in high-frequency, high-power operation and securing of reliability and mass productivity. Still another object of the present invention is to provide a technique for reducing the size and weight of a high-frequency power amplifier.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。 の う ち The following is a brief description of an outline of typical inventions disclosed in the present application.
本発明の一つの代表的な半導体装置の構成は、第１導電型の半導体基板と、上記半導体基板の上面に形成された第１導電型の半導体層と、上記半導体層の主面一部に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第１導電型とは反対の第２導電型の第１、第２領域と、上記第２領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、上記半導体層の主面他部に第１領域および上記半導体基板に接するように形成された第１導電型のリーチスルー層と、上記ゲート電極、上記第１領域、上記第２領域および上記リーチスルー層上を覆う第１絶縁膜と、上記第１絶縁膜内に設けられた開口を介して上記第１領域、上記第２領域の高濃度領域および上記リーチスルー層にそれぞれ接続された、第１導体プラグ、第２導体プラグおよび第３導体プラグと、上記第１導体プラグと第３プラグとに接続された第１導体層、および上記第２導体プラグに接続された第２導体層と、そして上記半導体基板の下面に接続された第３導体層とから成る。 One typical semiconductor device according to the present invention includes a semiconductor substrate of a first conductivity type, a semiconductor layer of a first conductivity type formed on an upper surface of the semiconductor substrate, and a part of a main surface of the semiconductor layer. A first and a second region of a second conductivity type opposite to the first conductivity type, which are located apart from each other across a region where a channel is formed, and the second region is a region where a channel is formed A gate electrode formed of a low-concentration region in contact with the low-concentration region and a high-concentration region in contact with the low-concentration region. A first conductivity type reach-through layer formed in contact with the semiconductor substrate, a first insulating film covering the gate electrode, the first region, the second region, and the reach-through layer; Through the opening provided in the insulating film A first conductor plug, a second conductor plug, and a third conductor plug connected to the first region, the high-concentration region of the second region, and the reach-through layer; and the first conductor plug and the third plug. The semiconductor device includes a first conductor layer connected thereto, a second conductor layer connected to the second conductor plug, and a third conductor layer connected to a lower surface of the semiconductor substrate.
上述した手段によれば、第１領域（ソース）、上記第２領域（ドレイン）の高濃度領域および上記リーチスルー層（ソース打ち抜き層）の電極引き出しに導体プラグが使用されているため、上記第１および第２導体層（第１層配線Ｍ１）は平坦面を有する電極パターンを構成している。このため、上記第１および第２導体層に対する低抵抗配線実現のための裏打ち配線層（第２層配線Ｍ２）の配置およびＭ１・Ｍ２コンタクトの自由度が増すことになる。 According to the above-described means, since the conductor plugs are used for leading the electrodes of the first region (source), the high-concentration region of the second region (drain), and the reach-through layer (source punched layer), The first and second conductor layers (first layer wiring M1) constitute an electrode pattern having a flat surface. Therefore, the arrangement of the backing wiring layer (second-layer wiring M2) for realizing low-resistance wiring to the first and second conductor layers and the degree of freedom of the M1 and M2 contacts are increased.
したがって、第１領域、上記第２領域の高濃度領域および上記リーチスルー層に対する配線抵抗の低減が図れる。この結果、オン抵抗を低減できるので、半導体装置の高付加効率化に寄与できる。 (4) Therefore, it is possible to reduce the wiring resistance with respect to the first region, the high concentration region of the second region, and the reach-through layer. As a result, the on-resistance can be reduced, which can contribute to higher efficiency of the semiconductor device.
本発明の他の代表的な半導体装置の構成は、Ｐ型半導体領域およびそのＰ型半導体領域に接するドレインオフセット領域を有する絶縁ゲート電界効果半導体装置であって、ゲート絶縁膜に接するゲート電極はＰ型半導体で構成され、上記Ｐ型半導体領域表面にＮ型層が設けられている。 Another typical semiconductor device according to the present invention is an insulated gate field effect semiconductor device having a P-type semiconductor region and a drain offset region in contact with the P-type semiconductor region, wherein the gate electrode in contact with the gate insulating film is P-type. An N-type layer is provided on the surface of the P-type semiconductor region.
上述した手段によれば、ゲート電極がＰ型半導体、すなわちＰゲートにしたことにより、Ｎゲート（ゲート電極がＮ型半導体）に比べて、仕事関数差の関係でしきい電圧Vthが１Ｖ上がることになる。このため、Ｐ型半導体領域表面にＮ型層を設けたにも係わらずゲート電圧を与えない状態で、ノーマリオフ、つまりエンハンスメント状態を保てる。そして、このＮ型層の存在は、ドレイン接合からの空乏層の延びを延ばす作用をもたらすことになり、ドレイン耐圧は向上する。そこで、Ｎゲートと同じ目標値のドレイン耐圧を有するＰゲートデバイス（ＰゲートパワーＭＯＳＦＥＴ）を設計する場合には、ドレインオフセット領域の濃度を高くすることができる。つまり、ドレインオフセット領域側に空乏層を延ばす必要がなくなったからである。オフセット領域の濃度を高くできるということは、Ｎゲートデバイスに比べ、ドレインオフセット領域の低抵抗化が図れることを意味するものである。 According to the above-described means, the threshold voltage Vth increases by 1 V due to the work function difference as compared with the N gate (the gate electrode is an N type semiconductor) by using the P-type semiconductor as the gate electrode, that is, the P-gate. become. Therefore, a normally-off state, that is, an enhancement state can be maintained in a state where a gate voltage is not applied in spite of providing the N-type layer on the surface of the P-type semiconductor region. The presence of the N-type layer has a function of extending the extension of the depletion layer from the drain junction, and the drain withstand voltage is improved. Thus, when designing a P-gate device (P-gate power MOSFET) having the same target breakdown voltage as the N-gate, the concentration of the drain offset region can be increased. That is, it is not necessary to extend the depletion layer to the drain offset region side. The fact that the concentration of the offset region can be increased means that the resistance of the drain offset region can be reduced as compared with the N-gate device.
また、Ｎ型層の存在は、チャネル領域表面の電界緩和をもたらすことになる。したがって、チャネル領域部分のキャリア移動度が向上することになる。キャリア移動度の向上は、その部分の抵抗成分が小さくなったとみることができる。 {Circle around (4)} The presence of the N-type layer causes electric field relaxation on the channel region surface. Therefore, the carrier mobility in the channel region is improved. It can be considered that the improvement of the carrier mobility has reduced the resistance component at that portion.
さらに、上記の構成に基くキャリア移動度の向上は、ゲート長Ｌｇを短くしても電流を多く流すことが可能となる。つまり、通常、ゲート長が短くなるとキャリア速度の飽和が顕著に現われ、大電流を流し難くなるからである。 {Furthermore, the improvement of the carrier mobility based on the above configuration enables a large amount of current to flow even if the gate length Lg is shortened. That is, usually, when the gate length becomes short, the saturation of the carrier velocity becomes conspicuous, and it becomes difficult to flow a large current.
以上の結果として、同じ耐圧におけるＰゲートデバイス、Ｎゲートデバイスのオン抵抗を比較すると、Ｐゲートデバイスの方がＮゲートデバイスよりも十分低減することが可能となる。すなわち、ＰゲートパワーＭＯＳＦＥＴは高付加効率化が図れる。 As a result, comparing the on-resistances of the P gate device and the N gate device at the same withstand voltage, the P gate device can be reduced more than the N gate device. That is, the P-gate power MOSFET can achieve high addition efficiency.
本発明によれば、GSM、PCS、PDC、CDMA方式などの携帯電話端末に使用されるパワーMOSFETの出力電力、破壊耐量を確保しつつ、付加効率を向上させることが可能となる。そして、これを用いたGSM方式用モジュールにおいては、出力電力４W、総合効率５５％を達成することが可能となる。また、チップの小型化、集積化により、モジュール実装面積の削減も可能となる。 According to the present invention, it is possible to improve the added efficiency while securing the output power and the breakdown strength of the power MOSFET used for the mobile phone terminal of the GSM, PCS, PDC, CDMA, etc. Then, in the GSM module using this, it is possible to achieve an output power of 4 W and an overall efficiency of 55%. In addition, the chip mounting area can be reduced by miniaturizing and integrating the chip.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。 なお、実施の形態を説明するための図面において、同一機能を有するものは同一符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings for describing the embodiments, those having the same functions are denoted by the same reference numerals, and the repeated description thereof will be omitted.
（実施形態１）
本発明の実施形態１を、図１から図５を参照し説明する。
(Embodiment 1)
図１は、本発明の実施形態１である半導体装置（Ｎゲート・Ｎチャネル型ＳｉパワーＭＯＳＦＥＴ）の断面図であり、図２は、本発明の実施形態１である半導体装置の平面図である。図３は、本発明の実施形態１である半導体装置（半導体チップ）のレイアウトを示す平面図であり、図４は、図３に示した半導体装置（半導体チップ）内の保護素子１９を拡大した部分的な平面図である。そして、図５は、図４に示した保護素子のＤ-Ｄ'切断部分の断面図である。
FIG. 1 is a sectional view of a semiconductor device (N-gate / N-channel type Si power MOSFET) according to the first embodiment of the present invention, and FIG. 2 is a plan view of the semiconductor device according to the first embodiment of the present invention. . FIG. 3 is a plan view showing a layout of the semiconductor device (semiconductor chip) according to the first embodiment of the present invention, and FIG. 4 is an enlarged view of the
＜基本セルの断面構造＞
図１に示した本発明の実施形態１である半導体装置（ＭＯＳＦＥＴの基本セル）の構成は以下のとおりである。
<Cross-sectional structure of basic cell>
The configuration of the semiconductor device (basic MOSFET cell) according to the first embodiment of the present invention shown in FIG. 1 is as follows.
P型低抵抗Ｓｉ基板（第１導電型の半導体基板）１の上面に、P型高抵抗Ｓｉエピタキシャル層（第１導電型の半導体層）２が形成されている。基板比抵抗はオン抵抗低減を図る目的から０．０２Ωcm以下としている。従来でもパワーＭＯＳＦＥＴで適用されているシリコン基板の比抵抗を０．０２Ωcm以下にすることは特開平６-９７４４７号公報に開示されている。本実施形態１に適用されるシリコン基板の比抵抗は０．０１Ωcmである。 A P-type high-resistance Si epitaxial layer (first-conductivity-type semiconductor layer) 2 is formed on an upper surface of a P-type low-resistance Si substrate (first-conductivity-type semiconductor substrate) 1. The substrate specific resistance is set to 0.02 Ωcm or less for the purpose of reducing the on-resistance. Japanese Patent Application Laid-Open No. 6-97447 discloses that the specific resistance of a silicon substrate conventionally used in a power MOSFET is set to 0.02 Ωcm or less. The specific resistance of the silicon substrate applied to the first embodiment is 0.01 Ωcm.
最近では、ＣＭＯＳＩＣにおいてもエピタキシャルウェハが適用されているが、この場合、基板比抵抗は１０Ωcm程度であり、ＩＣにおける基板比抵抗にくらべ、およそ３桁ほど小さい。エピタキシャル層は比抵抗２０Ωcm、厚さ３μｍを有する。上記公報に開示されているエピタキシャル層の厚さは５μｍであり、オン抵抗低減を目的にそれよりも２μｍ薄くされる。 エ ピ タ キ シ ャ ル Recently, epitaxial wafers are also used in CMOS ICs. In this case, the substrate specific resistance is about 10 Ωcm, which is about three orders of magnitude lower than the substrate specific resistance in ICs. The epitaxial layer has a specific resistance of 20 Ωcm and a thickness of 3 μm. The thickness of the epitaxial layer disclosed in the above publication is 5 μm, and is reduced by 2 μm to reduce the on-resistance.
エピタキシャル層２の主面一部に、チャネルが形成される領域としてＰ型ウエル領域５(PW)が選択的に形成されている。このＰ型ウエル領域はドレインからソースに延びる空乏層延びを抑えためのパンチスルーストッパを目的としている。そして、Ｐ型ウエル領域５(PW)表面には、ゲート絶縁膜（ゲート酸化膜）６を介してゲート電極７が形成されている。
(4) A P-type well region 5 (PW) is selectively formed on a part of the main surface of the
エピタキシャル層２内であって、Ｐ型ウエル領域５(パンチスルーストッパ層PW)に接して互いに離間した位置に、高不純物濃度を有するN型ソース領域（第１領域）１０、および低不純物濃度を有するN型ドレインオフセット領域（第３領域）８(NM)が形成されている。これらN型ソース領域１０およびN型ドレインオフセット領域８(NM)は、ゲート電極７に対して自己整合され、それらの一部はゲート電極７に対してオーバラップしている。
In the
なお、N型ソース領域１０下に位置するN型（高抵抗）領域８は、特に必要としているものではない。そのN型（高抵抗）領域８はN型ドレインオフセット領域８(NM)を形成するための不純物導入の際にゲート電極７に対して自己整合形成されたものである。
The N-type (high resistance)
ドレインオフセット領域８に接して電極引き出しのための高不純物濃度を有するN型ドレイン領域（第２領域）９が形成されている。
(4) An N-type drain region (second region) 9 having a high impurity concentration for leading an electrode is formed in contact with the drain offset
N型ソース領域１０に接してエピタキシャル層２内にその主面から基板１に到達する高不純物濃度（低抵抗）を有するP型ソース打ち抜き層（リーチスルー層）３が形成されている。そのリーチスルー層３表面にはコンタクト用Ｐ型低抵抗領域４が形成されている。N型ソース領域１０は金属プラグ、第１層配線、金属プラグそしてリーチスルー層３を介してソース裏面電極Ｓ１に電気的接続されている。
A P-type source punched layer (reach-through layer) 3 having a high impurity concentration (low resistance) reaching the
なお、図１において、A-A'間が基本セルであり、そのピッチは６μｍ程度である。ゲート電極３のゲート長Lgは０.３μｍ、電界緩和によるドレイン耐圧確保のために設けられた上記ドレインオフセット領域８の長さ、すなわちドレインオフセット長Ｌｒは０.７μｍである。ゲート酸化膜厚さは１１nmであり、オン抵抗改善と、酸化膜許容電界を考慮して設定された。このことは後で詳しく述べる。ゲート電極７、N型ソース領域１０、N型ドレインオフセット領域８(NM)、N型ドレイン（低抵抗）領域９およびP型ソース打ち抜き層３を覆うように第１絶縁膜（層間絶縁膜）２０が形成されている。第１絶縁膜２０内には複数の開口が設けられ、それら開口内には、N型ソース領域１０、N型ドレイン領域９およびP型ソース打ち抜き層３にそれぞれコンタクトする電極引き出し用の導体プラグＰ１を有する。導体プラグＰ１はタングステンより成り、開口内に埋め込まれ、その表面は第１絶縁膜２０の表面にほぼ一致している。
In FIG. 1, the basic cell is between AA ′ and the pitch is about 6 μm. The gate length Lg of the
第１絶縁膜２０の表面には、N型ソース領域１０に接続された導体プラグとP型ソース打ち抜き層３にコンタクトされた導体プラグとを電気的接続する第１導体層１１dが、N型ドレイン領域９にコンタクトされた導体プラグＰ１に接続する第２導体層１１ｓがそれぞれ第１層配線（Ｍ１）としてパターン形成されている。
On the surface of the first insulating
第１、第２導体層１１ｄ、１１ｓを覆うように第２絶縁膜（層間絶縁膜）３０が形成されている。そして、第２絶縁膜には、P型ソース打ち抜き領域３にコンタクトされた導体プラグ上に、N型ドレイン領域９にコンタクトされた導体プラグＰ１にそれぞれ位置して開口が形成されている。これら開口を介して、配線抵抗の低抵抗化を図るための裏打ち配線としての配線１２d,１２s（第２層配線Ｍ２）が第１、第２導体層１１ｄ、１１ｓにそれぞれ接続されている。
(4) A second insulating film (interlayer insulating film) 30 is formed so as to cover the first and second conductor layers 11d and 11s. Then, openings are formed in the second insulating film on the conductor plug contacted with the P-type source punched
ソース裏面電極Ｓ(2)は、第１基準電位、例えば接地電位に接続され、一方、ドレイン電極１２dは上記第１基準電位よりも高い第２基準電位、例えば電源（Ｖｄｄ＝３．６Ｖ）電位に接続される。
The source back electrode S (2) is connected to a first reference potential, for example, a ground potential, while the
＜単位ブロックのレイアウト＞
図２を参照して本実施形態１の第１層配線と第２層配線の関係を以下に詳しく述べる。
<Layout of unit block>
The relationship between the first layer wiring and the second layer wiring of the first embodiment will be described in detail below with reference to FIG.
図２において、１１は第１層目の導体層（第1層配線Ｍ１）であり、１２は第２層目の導体層（第２層配線Ｍ１）である。１３は上述したN型ソース領域１０、N型ドレイン領域９およびP型ソース打ち抜き層３のような半導体領域に対する導体プラグ（金属プラグ）のコンタクト部であり、１４は第１層配線Ｍ１に対する第２層配線Ｍ２のコンタクト部である。２１は素子分離領域（フィールド酸化膜）の境界線を示す。すなわち、線２１に囲まれた部分が素子形成領域である。２２はドレイン電極用ボンデイングパッド部（ドレインパッド）であり、２３はゲート電極用ボンデイングパッド部（ゲートパッド）である。このドレイン、ゲートパッド２２、２３が１ブロック分を示しており、実際のチップでは必要なゲート幅に応じて、数ブロックを並列に並べる。このことは、後で図３を参照し説明する。
In FIG. 2,
図２はゲート電極３が２本の場合であり、ゲート電極３に挟まれてドレイン領域があり、両側がソース領域となっている。A-A'間が図１で示した基本セルであり、実際のチップでは数十本繰り返しで並べて１ブロックとする。ドレインはゲート電極３に対し横切ることなく、平行に第２層配線によりパッド２２に引き延ばされている。また、ソースもゲート電極３に対し横切ることなく、平行に第２層配線により裏打ちされている。ゲートは一定長さ毎にゲート電極３から第１層配線で引き延ばし、周辺から第２層配線でパッド部２３に共通接続されている。本実施形態１の場合、ゲート電極を取り出す一定長さは約４０μｍである。また、ゲート電極と直交させて配線を取り出すため、ドレイン用第２層配線とゲート用第１層配線との間の寄生容量が小さくなる。すなわち、ストライプ状のゲート電極３を４０μｍ程度の一定の距離で第１層配線１１でドレイン配線およびゲート電極と垂直する方向に引き延ばしている。ブロックの両端において第２層配線12でゲートパッド２３に共通接続されている。これにより、平行に引き延ばす場合に比べて、ドレイン配線とゲート配線との間の寄生容量を低減している。
(2) FIG. 2 shows a case where there are two
また、ドレインパッド部２２に近接してソース用の第２の金属導体層のイクステンション部１２Ｅが配置され、イクステンション部１２Ｅの下に位置して、上記貫通層と同一の構成を有する他の貫通層がエピタキシャル層内に設けられ、イクステンション部１２Ｅがその貫通層に電気的接続されている。
Further, an
ここで注目すべきことは、本実施形態１によれば、電極引き出し用導体として導体プラグを採用し、第１層配線Ｍ１に対する第２層配線とのコンタクト用開口（コンタクト部）は電極引き出し開口部上に位置させている。 It should be noted here that according to the first embodiment, a conductor plug is employed as an electrode lead-out conductor, and a contact opening (contact portion) between the first layer wiring M1 and the second layer wiring is formed as an electrode lead opening. It is located on the part.
すなわち、図２に示すように、ドレイン領域の第１層配線と低抵抗層とのコンタクト１３、第１層と第２層配線とのコンタクト１４は同一軸上に形成されている。この構造と従来技術との違いを、図４５および図４６を参照し、以下に説明する。
That is, as shown in FIG. 2, the
図４５は従来技術のドレイン配線のコンタクト部を示す平面図である。一方、図４６は本実施形態１である半導体装置のドレイン配線のコンタクト部を示す平面図である。なお、ここで言う従来技術は発明者等によって試みられた通常の２層配線技術を採用している。 FIG. 45 is a plan view showing a contact portion of a conventional drain wiring. On the other hand, FIG. 46 is a plan view showing a contact portion of the drain wiring of the semiconductor device according to the first embodiment. Note that the conventional technique referred to here employs a normal two-layer wiring technique attempted by the inventors.
図４５にに示した従来技術では、第１層配線１１（Ｍ１）が第１の層間絶縁膜に設けたコンタクト部（開口部）１３を介して電極引き出し電極（配線）として直接ドレイン領域に接続された。そして、第１層配線１１（Ｍ１）に対する裏打ちのための第２層配線１２（Ｍ２）の接続は、コンタクト部１３に重ならないように第２の層間絶縁膜に設けられたコンタクト部１４を通して行われた。コンタクト部１３上にコンタクト部１４を重ねてレイアウトした場合、コンタクト部１３内において、第１層配線１１に窪みが形成される。このため、ホトリゾグラヒィ技術によりコンタクト部１４を形成する時にコンタクト部１４にエッチング残りが存在することになる。第１層配線１１と第２層配線１２とのコンタクトが確実に成されず、接触抵抗の増大を招くことになる。このため、裏打ち配線の効果を充分引き出せないといった問題がある。したがって、コンタクト部１４とコンタクト部１３とは、ずらしてレイアウトする必要があった。
In the prior art shown in FIG. 45, the first layer wiring 11 (M1) is directly connected to the drain region as an electrode lead-out electrode (wiring) via a contact portion (opening) 13 provided in the first interlayer insulating film. Was done. Then, the connection of the second layer wiring 12 (M2) for backing to the first layer wiring 11 (M1) is performed through the
一方、本実施形態１では電極引き出しのためのコンタクト部を導体プラグ（金属プラグ）により埋めてから配線するため段差が解消された。したがって、図４６に示すように、コンタクト部１３と１４を同軸上にすることが可能となり、レイアウトの自由度向上、コンタクトの電流容量の向上、コンタクトと配線抵抗の低減といった利点がある。すなわち、N型ソース（低抵抗）領域１０、N型ドレイン（低抵抗）領域９およびP型ソース打ち抜き領域３それぞれに対する配線抵抗の低減が図れる。この結果、オン抵抗を低減できるので、半導体装置の高付加効率を図ることができる。
On the other hand, in the first embodiment, wiring is performed after the contact portion for leading out the electrode is filled with the conductor plug (metal plug), so that the step is eliminated. Therefore, as shown in FIG. 46, it is possible to make the
なお、ＣＭＯＳトランジスタ等で金属プラグ技術を採用することはよく知られている。例えば、そのような技術は特開平６−３５００４２号公報によって開示されている。上記公報では明らかとされていないが、通常、金属プラグ技術は、上層の配線パターン形成時の段切れ対策を目的としたものである。特に、ゲート電極（配線）に対して、第１層配線あるいは第２層配線が横切る場合を考慮し、電極引き出しに金属プラグ技術が適用される。 It is well known that metal plug technology is used in CMOS transistors and the like. For example, such a technique is disclosed in JP-A-6-350042. Although not disclosed in the above-mentioned publications, the metal plug technology is generally intended to prevent disconnection when forming an upper layer wiring pattern. In particular, in consideration of the case where the first-layer wiring or the second-layer wiring crosses the gate electrode (wiring), the metal plug technology is applied to the electrode lead.
しかしながら、本実施形態１によれば、ゲート電極とドレイン用の第２層配線（Ｍ２）とが横切らない状況下で金属プラグが適用されているものである。すなわち、本実施形態１は従来公知の金属プラグ技術の適用とは全く異なる発想に基づいたものである。 However, according to the first embodiment, the metal plug is applied in a state where the gate electrode and the second-layer wiring (M2) for the drain do not cross. That is, the first embodiment is based on a completely different idea from the application of the conventionally known metal plug technology.
なお、図２はゲート電極３が２本の場合を示すが、ゲート電極３が４本の場合には、図８３に示したようにＺ−Ｚ’軸を中心にミラー反転されたレイアウト構造となる。ゲート電極３の本数は、ドレイン電流のバランスを考慮して、それぞれのドレイン電極（ドレイン領域）を挟むように偶数本設けられる。
FIG. 2 shows a case where there are two
＜チップレイアウト＞
本実施形態１のチップのレイアウトを図３に示す。図３に示した単位ブロック部のレイアウトは、先に説明した図２に示す構成となっている。
<Chip layout>
FIG. 3 shows a layout of the chip according to the first embodiment. The layout of the unit block shown in FIG. 3 has the configuration shown in FIG. 2 described above.
図３に示すチップ内にレイアウトされたパワーＭＯＳＦＥＴは、図３の単位ブロックを複数個並列に接続したものである。 パ ワ ー The power MOSFET laid out in the chip shown in FIG. 3 has a plurality of unit blocks shown in FIG. 3 connected in parallel.
すなわち、本実施形態は、半導体層を有する半導体基板の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置おいて、上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、上記それぞれの金属プラグに第１の金属導体層が接続され、上記第１の金属導体層上に層間絶縁膜が被覆され、上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第１の金属導体層のうちドレイン用のそれぞれの第１の金属導体層に対し、ドレイン用の第２の金属導体層が共通接続され、上記層間絶縁膜に設けられたソース接続用開口を通して、上記第１の金属導体層のうちソース用のそれぞれの第１の金属導体層に対し、ソース用の第２の金属導体層が共通接続され、上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第１の金属導体層のうちゲート用のそれぞれの第１の金属導体層に対し、ゲート用の第２の金属導体層が共通接続され、上記ドレイン用の第２の金属導体層はドレイン用のボンデイングパッド部２２を有し、上記ゲート用の第２の金属導体層はゲート用のボンデイングパッド部２３を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体基板の主面に複数配置され、上記単位ブロック間において、上記ゲート用の第１の金属導体層と上記ゲート用の第２の金属導体層とが接続されている。
That is, in the present embodiment, a plurality of channel regions are provided on a main surface of a semiconductor substrate having a semiconductor layer; In an insulated gate semiconductor device having a gate electrode conductor layer provided via a film, a metal plug is connected to a main surface of each of the drain region and each of the source regions. A first metal conductor layer is connected, an interlayer insulation film is coated on the first metal conductor layer, and a drain connection provided on the interlayer insulation film is located on the metal plug connected to the drain region. A second metal conductor for a drain with respect to each first metal conductor layer for a drain of the first metal conductor layer Are connected in common, and a source second metal conductor is connected to each of the source first metal conductor layers of the first metal conductor layer through a source connection opening provided in the interlayer insulating film. The first metal conductor layer is connected to the first metal conductor layer of the first metal conductor layer through a gate connection opening provided in the interlayer insulating film. The conductor layers are commonly connected, the second metal conductor layer for the drain has a
図３に示すように、複数のドレインパッド２２がチップの一辺に沿って、ゲートパッド２３およびソースパッド２０がチップの他の辺に沿って配置されている。このうちソースパッド（プローブ用ソースパッド）２０は、実装では使用せずに主に素子動作チェック用のみに使用される。すなわち、このソースパッド２０は各チップに分割していないウエハ状態でのパワーＭＯＳＦＥＴの動作チェックを容易にするために設けられている。動作チェックの時に検査用探針（プローバ）を、基板上面に設けられた各パッド２０，２２，２３に接触させることでそれぞれのチップ（ＭＯＳＦＥＴ）の特性をウエハ状態で検査することができる。
(3) As shown in FIG. 3, a plurality of
チップ両端部に配置されたゲートパッドには、ゲート絶縁膜の静電破壊防止用の保護ダイオード１９を設けられている。以下、このゲート保護ダイオードについて説明する。
(4) A
＜ゲート保護ダイオード＞
図４および図５にゲート保護ダイオードの構成を示す。図４は図３に示されたゲート保護ダイオード１９を部分拡大した平面図である。図５は、図４におけるD-D'間の断面図である。
<Gate protection diode>
4 and 5 show the configuration of the gate protection diode. FIG. 4 is a partially enlarged plan view of the
図４（図５）において、２１は厚いフィールド酸化膜である。フィールド酸化膜２１上に設けられたゲートパッド２３は第２層配線１２（Ｍ２）と一体的にパターン形成されている。そして、そのゲートパッド２３は、第１層配線１１（Ｍ１）を介してP型低抵抗領域４に接続されている。このP型低抵抗領域４、N型高抵抗領域８およびP型低抵抗領域４aを取り囲むようにリング状に形成されたP型低抵抗領域４bにより、PNP構造のダイオード（バック・ツ・バックダイオード）を構成する。このPNP構造の耐圧を±5〜9V程度に設計し、ゲートパッドに載ったサージ電圧をクランプ、吸収することができる。なお、P型低抵抗領域４a、４bは図１に示したコンタクト用Ｐ型低抵抗領域４と同一プロセスで形成される。
に お い て In FIG. 4 (FIG. 5), 21 is a thick field oxide film. The
また、このゲート保護ダイオードにも金属プラグＰ１が採用されている。２本のストライプ状の金属プラグＰ１はP型領域８（４）に接続され、電流が均一に流れるように機能する。 (4) The metal plug P1 is also used for the gate protection diode. The two striped metal plugs P1 are connected to the P-type region 8 (4) and function so that current flows uniformly.
＜プロセス＞
本実施形態１であるシリコンパワーＭＯＳＦＥＴの製造方法について、図６〜図２９を参照し、以下に説明する。
<Process>
The method of manufacturing the silicon power MOSFET according to the first embodiment will be described below with reference to FIGS.
なお、図６〜図９、図１４、図２０、図２３、図２９のそれぞれにおいて、(a)に示した断面図は、図２におけるＸ−Ｘ’切断断面を示し、(b)に示した断面図は、図２におけるＹ−Ｙ’切断断面を示す。 In each of FIGS. 6 to 9, FIG. 14, FIG. 20, FIG. 23 and FIG. 29, the cross-sectional view shown in FIG. The cross-sectional view taken along the line YY 'in FIG.
（１）Ｐ型打抜き層(P type through layer )形成用イオン打ち込み工程：
図６(a)、(b)に示すように、まず、第１導電型（具体的にはＰ型）のＳｉより成る半導体基板１の主面に、Ｐ型半導体層２が形成された半導体ウエハが準備される。Ｐ型半導体層２は、公知のエピタキシャル成長法により形成された。以下、Ｐ型半導体層２をＰ型エピタキシャル層と称する。
(1) Ion implantation step for forming a P type through layer:
As shown in FIGS. 6A and 6B, first, a semiconductor in which a P-
上述したように半導体基板１の比抵抗は０．０１Ωcmを有する。一方、Ｐ型エピタキシャル層２の比抵抗は、基板比抵抗よりも高く、２０Ωｍを有する。エピタキシャル層２の厚さは、オン抵抗の低減と、ドレイン耐圧とを考慮し、2.5〜3.5μｍの範囲に設定される。本実施例では、エピタキシャル層２の厚さは、３μｍに設定された。
比 As described above, the specific resistance of the
続いて、エピタキシャル層２の表面に、厚さ１０nmのシリコン酸化（SiO2)膜１００を形成する。そして、 Ｐ型打抜き層形成用イオン打ち込みマスクを形成するために、 SiO2膜１００上にホトリゾグラフィ技術を用いて、ホトレジストパターン（マスク）ＰＲ１を形成する。
Subsequently, a silicon oxide (SiO 2 )
続いて、マスクＰＲ１を用いて酸化シリコン膜１００およびエピタキシャル層２の表面をエッチング除去する。エピタキシャル層２の表面は、およそ５０nmの深さにエッチングされる。これによりエピタキシャル層２の表面に段差が形成される。この段差はマスクアライメントのためのターゲットとして使用できる。
(4) Subsequently, the surfaces of the
この後、Ｐ型打抜き層３を形成するために、上記マスクPR1が形成されていないエピタキシャル層２内に第１導電型（Ｐ型）を示す不純物をイオン打ち込法により導入する。すなわち、マスクＰＲ１を用いて、例えばＰ型不純物のボロン(B+)を、加速エネルギー８０keV、ドーズ量1.5×1O16/cm2の条件で、エピタキシャル層２の深い位置に選択的にイオン打ち込みする。
Thereafter, in order to form the P-type punched
（２）フィールド酸化膜形成工程：
図６に示したマスクPR1および酸化シリコン膜１００が除去される。この後、MOSFETの単位ブロックを区画するためのフィールド酸化膜２1をLOCOS（Local Oxidation of Silicon）技術により選択的に形成する。
(2) Field oxide film forming step:
The mask PR1 and the
まず、図７(a)、(b)に示すように、エピタキシャル層表面に、パッド酸化膜として、シリコン酸化膜１００aを熱酸化により形成する。このパッド酸化膜は、引き続き形成される耐酸化マスクとなる窒化シリコン膜から成る絶縁膜（耐酸化性絶縁膜）が直接シリコン表面に接するのを避けている。窒化シリコン膜が直接シリコン表面に被覆した場合、その表面に熱的歪が残留し、結晶欠陥を引き起こす。すなわち、パッド酸化膜は結晶欠陥を防止するためのバッファ膜として形成される。
First, as shown in FIGS. 7A and 7B, a
続いて、耐酸化マスクとしての窒化シリコン膜１０１を形成する。そして、この窒化シリコン膜１０１をフォトリゾグラヒィ技術を用いてパターン形成する。
Next, a
そして、残された窒化シリコン膜１０１をマスクとし、その窒化シリコン膜１０１が形成されていないエピタキシャル層２表面を熱酸化し、厚さ３５０nmのフィールド酸化膜（ＬＯＣＯＳ酸化膜）２１を選択的に形成する。
Then, using the remaining
ここで重要なことは、この工程での熱酸化（熱処理）は、１０５０℃〜１１００℃、３０分程度の処理条件で行われ、イオン打ち込みされたＰ型不純物の引き伸ばし拡散を伴なっている。したがって、この時、エピタキシャル層２内には半導体基板１に到達するＰ型打抜き層（Ｐ+）３が形成される。すなわち、 Ｐ型打抜き層３形成およびフィールド酸化膜２１形成の熱処理はそれぞれ独立別個に行わずに、それら形成のための熱処理を一度で行っている。すなわち、Ｐ型打抜き層３形成のための熱処理（アニーリング：）工程を省略することができる。
What is important here is that the thermal oxidation (heat treatment) in this step is performed under the processing conditions of 1050 ° C. to 1100 ° C. for about 30 minutes, and involves extension and diffusion of ion-implanted P-type impurities. Therefore, at this time, a P-type punched layer (P + ) 3 reaching the
また、この熱処理工程の省略により半導体基板１中のボロン不純物が薄いエピタキシャル層１内へオートドーピング（auto-doping）するのを抑制できる。この不純物のオートドーピングの抑制は、後で述べるＰウエル(PW)５の不純物濃度を低減させることができ、オン抵抗低減の効果をもたらすことができる。
{Circle around (2)} By omitting this heat treatment step, it is possible to suppress the boron impurity in the
窒化シリコン膜１０１およびパッド酸化膜１００aを除去し、エピタキシャル層２の表面に存在する欠陥を除去する。続いて、エピタキシャル層２表面に熱酸化によりシリコン酸化膜（１００ｂ）を形成する。
(4) The
そして、上記シリコン酸化膜（１００ｂ）の形成温度よりも高い熱処理温度、約１０５０℃で、フィールド酸化膜２１のアニーリングを行う。アニーリングは、ＭＯＳＦＥＴが形成される活性領域の表面に残留している結晶欠陥を低減し、ゲート酸化膜の薄膜化によるゲート酸化膜の耐圧確保を図ることを目的とし、本実施態様１のパワーＭＯＳＦＥＴを得るために重要な手段である。
{Circle around (2)} Anneal the
（３）Ｐ型ウエル領域形成用第１不純物導入工程：
図８(a)、(b)に示すように、ドレイン形成領域を覆うようにフォトレジストパターン（マスク）ＰＲ２を形成する。
(3) P-type well region forming first impurity introduction step:
As shown in FIGS. 8A and 8B, a photoresist pattern (mask) PR2 is formed so as to cover the drain formation region.
続いて、マスクＰＲ2が形成されていないエピタキシャル層２表面に第１導電型を示す不純物を選択的に導入する。例えば、ｐ型不純物のボロンを、イオン打ち込み法によりフィールド酸化膜２１を通過するエネルギーでエピタキシャル層２内に選択的に導入する。すなわち、フィールド酸化膜２１に接するエピタキシャル層２表面において、アニール処理後の不純物濃度分布がほぼピークとなるようにボロンが導入される。これによって、そのエピタキシャル層２表面はチャネルストッパとしてのＰ型高濃度領域が形成される。イオン打ち込み条件は、加速エネルギー２００keV、ドーズ量2.0×1O13/cm2である。
Subsequently, an impurity having the first conductivity type is selectively introduced into the surface of the
（４）Ｐ型ウエル領域形成用第２不純物導入工程：
上記第１不純物導入工程に続いて、さらに、図９(a)、(b)に示すように、上記マスクＰＲ２を残した状態で、エピタキシャル層２内に第１導電型を示す不純物を選択的に導入する。例えば、上記第１不純物導入工程と同様のボロンを、イオン打ち込み法によりエピタキシャル層２内に選択的に導入する。イオン打ち込み条件は、加速エネルギー５０keV、ドーズ量1.0×1O13/cm2である。
(4) Step of introducing second impurity for forming P-type well region:
Following the first impurity introduction step, as shown in FIGS. 9A and 9B, while the mask PR2 is left, an impurity having a first conductivity type is selectively introduced into the
上記第１、第２不純物導入工程のように、段階的に２回のイオン打ち込みを行うことにより、深さ方向のウエル濃度分布を均一にさせ、引き伸ばし拡散のための熱処理（高温アニール）を回避することができる。なお、上記第１、第２不純物導入工程の順序は逆であってもよい。 As in the first and second impurity introduction steps, by performing ion implantation twice in a stepwise manner, the well concentration distribution in the depth direction is made uniform, and heat treatment (high-temperature annealing) for stretching diffusion is avoided. can do. The order of the first and second impurity introduction steps may be reversed.
（５）しきい値電圧調整用イオン打ち込み工程：
図面は省略したが、図９に示したマスクＰＲ２を除去した後、しきい値電圧（Ｖｔｈ）調整のための不純物導入を行う。例えば、ＢＦ2イオンを、加速エネルギー５０keV、ドーズ量1.0×1O12/cm2の条件で、エピタキシャル層２表面にイオン打ち込みする。続いて、エピタキシャル層２表面を洗浄した後、アニール処理（９５０℃、６０秒）により上記（３）（４）工程で打ち込まれた不純物を引き伸ばし拡散し、MOSFETのチャネル形成領域となるＰ型ウエル領域（パンチスルーストッパ層）５を形成する。
(5) Threshold voltage adjustment ion implantation step:
Although illustration is omitted, impurities are introduced for adjusting the threshold voltage (Vth) after removing the mask PR2 shown in FIG. For example, BF 2 ions are implanted into the surface of the
（６）ゲート絶縁膜形成工程：
イオン打ち込みダメージを受けたシリコン酸化膜１００ｂ（図９）を除去し、その表面を露出させる。そして、露出したＰ型ウエル領域５表面に熱酸化処理により、膜厚が１０nm以上そして１２nm以下であるゲート酸化膜６を形成する（図１０参照）。本実施形態１によれば、ゲート酸化膜６の膜厚は１１±０．５nmとなるように設定される。
(6) Step of forming gate insulating film:
The
ゲート絶縁膜６は熱酸化膜に代えて、窒素を含むシリコン酸化膜、いわゆる酸窒化膜を適用してもよい。この場合、ゲート絶縁膜の界面にホットエレクトロンのトラップを低減し、ホットキャリア対策が可能となる。つまり、酸窒化膜によれば、膜界面のトラップを窒素（Ｎ）を結合させて終端させることができる。
The
また、ゲート絶縁膜６は、熱酸化によるＳｉＯ2膜（厚さ：４nm）と、そのＳｉＯ2膜上にそのそのＳｉＯ2膜上よりも厚いＣＶＤ法によるＳｉＯ2膜（厚さ：７nm）を積層させた積層ゲート絶縁膜を適用してもよい。ＣＶＤ法によるＳｉＯ2膜は具体的にはＨＬＤ（High Temperature Low Pressure Decomposition）膜が用いられる。ＨＬＤ膜は有機ソースであるＴＥＯＳ（tetraethyl orthosilicate）材料が用いられ、膜厚均一性に優れ、また膜中への不純物の拡散防止に効果を奏する。このようなゲート絶縁膜の採用は、特に、後で述べるＰゲート・Ｎチャネル型ＳｉパワーＭＯＳＦＥＴの実施形態に有効である。なぜならば、Ｐ型ゲート電極の場合、その電極に含まれたボロン（不純物）のリークにより、ゲート酸化膜の緻密性が損なわれる。このため、上記積層ゲート絶縁膜の適用により、ボロンのリークは阻止され、ゲート絶縁膜の耐圧劣化を防止することができる。
Further, the
（７）ゲート電極用導体層形成工程：
続いて、図１０に示すように、ゲート酸化膜６表面に、厚さ１００nm程度のリン不純物を含む多結晶シリコン層（ドープドポリシリコン：doped poly-silicon）７aをＣＶＤ法により被覆する。続いて、低抵抗ゲート電極を得るために、多結晶シリコン層７aの表面に、その多結晶シリコン層７aよりも厚い、厚さ１５０nm程度のメタルシリサイド層7b、例えばタングステンシリサイド（WSi)層を積層する。WSi層７ｂ表面には、保護膜（キャップ層）として、厚さ１５０nmの酸化シリコン膜２０を有機シランの熱分解により形成する。このようなキャップ層を設けることは、ＣＭＯＳＬＳＩの技術分野ではよく知られているが、ＲＦパワーＭＯＳの技術分野では、いままで検討されていない。
(7) Step of forming conductor layer for gate electrode:
Subsequently, as shown in FIG. 10, a surface of the
（８）ゲート電極用マスクパターン形成工程：
図１１に示すように、ゲート電極を形成するためのフォトレジストパターン（マスク）ＰＲ３を形成する。マスクＰＲ３のパターン幅は、ゲート長を規定し、０．３５μｍ以下となるように形成される。
(8) Gate electrode mask pattern forming step:
As shown in FIG. 11, a photoresist pattern (mask) PR3 for forming a gate electrode is formed. The pattern width of the mask PR3 defines the gate length and is formed to be 0.35 μm or less.
（９）ゲート電極パターン形成工程：
図１２にゲート電極パターン形成後の状態を示す。図１１に示すマスクＰＲ３を用いて、キャップ層２０、タングステンシリサイド層７ｂおよび多結晶シリコン層７aを順次、エッチングすることにより、多結晶シリコン層７aとWSi層７ｂとから成るゲート電極７をパターン形成する。
(9) Gate electrode pattern forming step:
FIG. 12 shows a state after the gate electrode pattern is formed. Using the mask PR3 shown in FIG. 11, the
（１０）ドレインオフセット領域形成工程：
図１３に示すように、低濃度半導体領域８をＰ型ウエル領域５内にイオン打ち込み法によりゲート電極７に対して自己整合形成する。この低濃度半導体領域（ドレインオフセット領域）８は、ドレイン耐圧を向上することを目的としている。ドレインオフセット領域８を形成するためのイオン打ち込みは、Ｎ型不純物であるリン用いられ、例えば加速エネルギー５０keV、ドーズ量1.0×1O13/cm2の条件で行う。
(10) Drain offset region forming step:
As shown in FIG. 13, a low-
実験によれば、ドレインオフセット領域（オフセット層）とオン抵抗の関係は図３５のとおりであった。したがって、オフセット層の深さは０．２μｍ以上とした。 According to the experiment, the relationship between the drain offset region (offset layer) and the on-resistance was as shown in FIG. Therefore, the depth of the offset layer was set to 0.2 μm or more.
（１１）ソース・ドレイン領域形成工程：
図１４(a)(b)に示すように、ドレインオフセット領域８の一部およびＰ型打抜き層３を覆うようにフォトレジストパターン（マスク）ＰＲ４を形成する。続いて、マスクＰＲ４を用いて、ソース・ドレイン領域形成のための不純物導入を行う。不純物導入はイオン打ち込み法により、Ｎ型不純物である砒素が、加速エネルギー６０keV、ドーズ量8.0×1O15/cm2の条件で、酸化シリコン膜（ゲート酸化膜）６を通して、低濃度半導体領域８内に選択的に導入される。
(11) Source / drain region forming step:
As shown in FIGS. 14A and 14B, a photoresist pattern (mask) PR4 is formed so as to cover a part of the drain offset
（１２）コンタクト領域形成工程
Ｐ型打抜き層３の表面を低抵抗化するために、図１５に示すように、マスクＰＲ５を用いて、Ｐ型打抜き層３表面にＰ型不純物である弗化ボロン（ＢＦ2）を、加速エネルギー４０keV、ドーズ量2.0×1O15/cm2の条件で導入する。そして、この後、アニール処理を行う。これにより、Ｐ型打抜き層３表面にＰ型コンタクト領域４を形成する。
(12) Contact region forming step In order to reduce the resistance of the surface of the P-type punched
（１３）第１絶縁膜（層間絶縁膜）形成工程
層間絶縁膜として第１の絶縁膜２０を半導体基板１上に全面形成する。まず、図１６に示すように、半導体基板１上にＣＶＤSiO2膜２０Ａ（厚さ：１００nm）および平坦性の優れたプラズマTEOS膜２０Ｂ（厚さ：８００nm）を順次形成する。このプラズマTEOS膜２０Ｂの表面は、ゲート電極上に段差を有しているため、化学機械研磨（ＣＭＰ：Chemical-Mechanical Polishing）技術を採用して、約１００ｎｍ研磨され、平坦化される。
(13) First Insulating Film (Interlayer Insulating Film) Forming Step A first insulating
いままで、ＣＭＰ技術の採用はＩＣ（ＬＳＩ）の中で採用されていたが、高周波用パワーＭＯＳＦＥＴでは採用されていなかった。 Until now, the adoption of the CMP technology has been adopted in ICs (LSIs), but not in high-frequency power MOSFETs.
本実施形態１では、このＣＭＰ技術の採用により、次に述べる金属プラグが実現でき、オン抵抗の低減を図ったパワーＭＯＳＦＥＴが得られるのである。 According to the first embodiment, by employing the CMP technique, a metal plug described below can be realized, and a power MOSFET with reduced on-resistance can be obtained.
続いて、図１７に示すように、プラズマTEOS膜２０Ｂ上にＰＳＧ膜２０Ｃ（厚さ：３００nm）を形成する。第１の絶縁膜２０のトータル膜厚は１２００nmであり、後で述べる２絶縁膜（層間絶縁膜）よりも厚くされる。これは、配線の寄生容量を低減するためである。
Subsequently, as shown in FIG. 17, a PSG film 20C (thickness: 300 nm) is formed on the
ＣＶＤSiO2膜２０Ａは、窒化シリコン（SiN）に置き換えることができる。この窒化シリコンの採用は、ゲート酸化膜への水酸化物イオン（ＯＨ-）の浸入をブロックし、ホットキャリア対策として有効である。 The CVD SiO 2 film 20A can be replaced with silicon nitride (SiN). The use of this silicon nitride blocks the entry of hydroxide ions (OH − ) into the gate oxide film, and is effective as a hot carrier measure.
（１４）電極引き出し用開口形成工程
図１８に示すように、ＰＳＧ膜２０Ｃ上にフォトレジストパターン（マスク）ＰＲ６を形成する。続いて、図１９に示すように、マスクＰＲ６を用いて第１の絶縁膜（２０）を選択的に除去し、電極引き出し用開口ＣＨ１を形成する。
(14) Step of Forming Electrode Lead Opening As shown in FIG. 18, a photoresist pattern (mask) PR6 is formed on the PSG film 20C. Subsequently, as shown in FIG. 19, the first insulating film (20) is selectively removed by using a mask PR6 to form an electrode lead-out opening CH1.
（１５）金属プラグ形成工程
図２０(a)(b)に示すように、電極引き出し用開口ＣＨ１内にＷ（タングステン）よりなる金属プラグＰ１をそれぞれ形成する。
(15) Metal Plug Forming Step As shown in FIGS. 20A and 20B, metal plugs P1 made of W (tungsten) are formed in the electrode lead-out openings CH1.
まず、電極引き出し用開口ＣＨ１が形成された第１の絶縁膜（２０）表面に、Ｗ（タングステン）が半導体領域（８、９）内に拡散しないように、バリア層としてＴｉＮ（窒化チタン）層をスパッタリング法により形成する。続いて、例えばＷ（タングステン）よりなる高融点金属層をＣＶＤ法により形成する。そして、上記高融点金属層およびバリア層をエッチバックする。この結果、第１の絶縁膜２０とほぼ同一面を有する金属プラグＰ１が電極引き出し用開口ＣＨ１内に埋め込まれる。すなわち、ソース領域（第１領域）１０、ドレイン領域（第２領域）９およびリーチスルー層３上に金属プラグＰ１がそれぞれ接続される。
First, a TiN (titanium nitride) layer is formed as a barrier layer on the surface of the first insulating film (20) on which the electrode lead-out opening CH1 is formed so that W (tungsten) does not diffuse into the semiconductor regions (8, 9). Is formed by a sputtering method. Subsequently, a high melting point metal layer made of, for example, W (tungsten) is formed by a CVD method. Then, the high melting point metal layer and the barrier layer are etched back. As a result, the metal plug P1 having substantially the same surface as the first insulating
（１６）第１導体層（第１層配線）形成工程
図２１に示すように、第１導体層（第１層配線）Ｍ１を第１の絶縁膜２０上にスパッタリング法により形成する。第１導体層は低抵抗、かつ耐マイグレーション性を有するアルミニュウム合金より成る。より具体的な材料としてはAlCu合金が採用される。その膜厚は約４００nmである。続いて、図２２に示すように、第１導体層Ｍ１上にフォトレジストパターン（マスク）ＰＲ７を形成する。そして
、図２３(a)(b)に示すように、マスクＰＲ７を用いて第１導体層Ｍ１をパターニングする。
(16) First Conductive Layer (First Layer Wiring) Forming Step As shown in FIG. 21, a first conductive layer (first layer wiring) M1 is formed on the first insulating
（１７）第２絶縁膜（層間絶縁膜）形成工程
層間絶縁膜として第２の絶縁膜３０を半導体基板１上に全面形成する。図２４に示すように、半導体基板１上にプラズマTEOS膜３０Ａ（厚さ：３００nm）、ＳＯＧ膜３０Ｂ（厚さ：３００nm）、プラズマTEOS膜３０Ｃ（厚さ：３００nm）を順次形成する。ＳＯＧ膜３０ＢはプラズマTEOS膜３０Ａの段差を緩和するために形成される。
(17) Second Insulating Film (Interlayer Insulating Film) Forming Step A second insulating
（１８）配線接続用開口形成工程
図２５に示すように、第２の絶縁膜３０上にフォトレジストパターン（マスク）ＰＲ８を形成する。続いて、図２６に示すように、上記マスクＰＲ８を用いて、第２の絶縁膜３０（３０Ａ、３０Ｂ、３０Ｃ）を選択的に除去し、配線接続用開口ＣＨ２を形成する。なお、図２６は上記マスクＰＲ８を除去した後の半導体装置の断面構造を示している。
(18) Wiring Connection Opening Forming Step As shown in FIG. 25, a photoresist pattern (mask) PR8 is formed on the second insulating
（１９）第２導体層（第２層配線）形成工程
図２７に示すように、第１導体層Ｍ１と同様な方法により第２導体層（第２層配線）Ｍ２を第１の絶縁膜３０上に形成する。また、第２導体層（第２層配線）Ｍ２の材料も第１導体層と同一の材料が選択される。ただし、その膜厚は第１導体層Ｍ１の膜厚保に比べ、約４倍であり、裏打ち配線としての低抵抗化を図っている。
(19) Second Conductive Layer (Second Layer Wiring) Forming Step As shown in FIG. Form on top. The same material as that of the first conductor layer is selected for the material of the second conductor layer (second-layer wiring) M2. However, the thickness is approximately four times as large as the thickness of the first conductor layer M1, and the resistance as the backing wiring is reduced.
続いて、図２８に示すように、第１導体層Ｍ１上にフォトレジストパターン（マスク）ＰＲ９を形成する。 Subsequently, as shown in FIG. 28, a photoresist pattern (mask) PR9 is formed on the first conductor layer M1.
そして、図２９に示すように、マスクＰＲ９を用いて、第２導体層Ｍ２をパターニングし、ドレイン電極（ドレイン配線）Ｄおよびソース電極（ソース配線）Ｓ(1)を形成する。ソース電極（ソース配線）Ｓ(1)は各セル間および各ブロック間の第１層目のソース配線（Ｍ１）を電気的接続する。なお、図２９は上記マスクＰＲ９を除去した後の半導体装置の断面構造を示している。 Then, as shown in FIG. 29, the second conductor layer M2 is patterned using the mask PR9 to form a drain electrode (drain wiring) D and a source electrode (source wiring) S (1). The source electrode (source wiring) S (1) electrically connects the first-layer source wiring (M1) between cells and between blocks. FIG. 29 shows a cross-sectional structure of the semiconductor device after removing the mask PR9.
（２０）ソース裏面電極形成工程
図２９に図示していないが、上記（１９）工程の後、ドレイン電極（ドレイン配線）Ｄおよびソース電極（ソース配線）Ｓ(1)上に表面保護膜を形成し、そしてパッド部を露出するように、その表面保護膜を選択的に除去する。続いて、半導体基板１の裏面（下面）を研削し、その厚さを薄くする。この研削は半導体ウエハから半導体チップにするための前処理として行われる。そして、その裏面にＮi層（厚さ：約０．１μｍ）、Ｔｉ層（厚さ：約０．１５μｍ）、Ｎi層（厚さ：約０．２μｍ）および半田付け性の良いＡｇ層（厚さ：１．３μｍ）を順次積層することによりソース裏面電極を形成する。下層のＴｉ層はバリア層であるＮｉ層と、Ｓｉ基板との間の接着性のため、上層のＴｉ層はＡｇ層との接着性のために形成される。
(20) Step of Forming Source Back Electrode Although not shown in FIG. 29, after the step (19), a surface protective film is formed on the drain electrode (drain wiring) D and the source electrode (source wiring) S (1). Then, the surface protective film is selectively removed so as to expose the pad portion. Subsequently, the back surface (lower surface) of the
なお、Ａｇ層は、モジュール基板へ取り付け（半田付け）時に、酸化によるＡｇ層剥離に注意を払わなければならない。Ａｇ層に代えてＡｕ層を用いてもよい。この場合、半田付け時にＡｕ層の剥離は生じないため、モジュール基板との低抵抗コンタクトが図れる。 (4) When the Ag layer is attached (soldered) to the module substrate, attention must be paid to peeling of the Ag layer due to oxidation. An Au layer may be used instead of the Ag layer. In this case, since the Au layer does not peel during soldering, low-resistance contact with the module substrate can be achieved.
本プロセスによれば、以下の効果が得られる。 According to this process, the following effects can be obtained.
(a) 上記工程（２）で行われる熱酸化（熱処理）は、イオン打ち込みされたＰ型不純物の引き伸ばし拡散を伴なっている。 (A) The thermal oxidation (heat treatment) performed in the above step (2) involves stretching and diffusion of the ion-implanted P-type impurity.
したがって、この時、エピタキシャル層２内には半導体基板１に到達するＰ型打抜き層（Ｐ+）３が形成される。すなわち、 Ｐ型打抜き層３形成およびフィールド酸化膜１０２形成の熱処理はそれぞれ独立別個に行わずに、それら形成のための熱処理を一度で行っている。このため、Ｐ型打抜き層３形成のための熱処理（アニーリング）工程を省略することができる。
Therefore, at this time, a P-type punched layer (P + ) 3 reaching the
(b) 上記(a)の理由により基板からエピタキシャル層への不純物のオートドーピングを抑制できる。このため、Ｐウエル（ＰＷ）の不純物濃度は制御し易く、低く抑えることができる。したがって、オン抵抗低減のためにゲート長を短くしても、充分耐圧は確保できることになる。 (B) Auto-doping of impurities from the substrate to the epitaxial layer can be suppressed for the reason of (a). Therefore, the impurity concentration of the P well (PW) can be easily controlled and can be kept low. Therefore, even if the gate length is shortened to reduce the on-resistance, a sufficient withstand voltage can be secured.
よって、熱処理工程の簡略化はオン抵抗低減に寄与することになる。 Therefore, the simplification of the heat treatment step contributes to the reduction of the on-resistance.
(c) 上記(a)(b)の理由により、エピタキシャル層２の厚さを厚くする必要がなく、その厚さは目標の耐圧を考慮して、２．５μｍ以上、３．５μｍ以下にすることが可能となった。このため、Ｐ型打抜き層（Ｐ+）３の形成深さも浅くなり
、オン抵抗低減に寄与することになる。
(c) For the reasons (a) and (b) above, it is not necessary to increase the thickness of the
(d) フィールド酸化膜形成工程の後にＰウエル（ＰＷ）を形成しているため、そのＰウエルはフィールド酸化膜形成時の熱処理の影響を受けない。つまり、Ｐウエルは１０００℃以上の高温に晒されることがない。このため、Ｐウエル（ＰＷ）の不純物濃度は制御し易く、低く抑えることができる。したがって、オン抵抗低減のためにゲート長を短くしても、充分耐圧は確保できることになる。よって、上記のようなＰウエル形成工程の順序は、オン抵抗低減に寄与することになる。 (D) Since the P well (PW) is formed after the field oxide film forming step, the P well is not affected by the heat treatment at the time of forming the field oxide film. That is, the P well is not exposed to a high temperature of 1000 ° C. or more. Therefore, the impurity concentration of the P well (PW) can be easily controlled and can be kept low. Therefore, even if the gate length is shortened to reduce the on-resistance, a sufficient withstand voltage can be secured. Therefore, the order of the P-well forming step as described above contributes to the reduction of the on-resistance.
(e) 上記（４）工程で述べたように、Ｐウエル形成工程は２段階のイオン打ち込みにより行われる。したがって、引き伸ばし拡散のための高温アニール処理が不要である。すなわち、上記（５）工程でのアニール処理が兼用できる。このため、工程簡略が図れる。また、上記(d)と同様な理由によりオン抵抗低減に寄与
することになる。
(e) As described in the above step (4), the P-well forming step is performed by two-step ion implantation. Therefore, a high-temperature annealing process for stretching diffusion is not required. That is, the annealing treatment in the above step (5) can be shared. Therefore, the process can be simplified. Further, it contributes to the reduction of the on-resistance for the same reason as the above (d).
(f) 上記（２）工程で述べたように、フィールド酸化膜形成後であって、上記（３）工程のウエル領域形成に先立ってアニール処理を行うことにより、ＭＯＳＦＥＴが形成される活性領域の表面に残留している結晶欠陥を低減し、ゲート酸化膜の薄膜化によるゲート酸化膜の耐圧確保を図ることができる。 (f) As described in the step (2), after the field oxide film is formed, by performing an annealing process prior to the formation of the well region in the step (3), the active region in which the MOSFET is formed is formed. Crystal defects remaining on the surface can be reduced, and the withstand voltage of the gate oxide film can be ensured by thinning the gate oxide film.
(g) 上記（１０）工程で述べたように、ドレインオフセット領域（長さ）はマスクＰＲ４によって規定され、サイドウオールを用いたＬＤＤ構造を採用していない。すなわち、ソース領域側にはドレインオフセット領域のような高抵抗領域は形成されないようにしている。これにより、ドレイン耐圧向上とともに、オン抵抗の低減が図れる。 (g) As described in the step (10), the drain offset region (length) is defined by the mask PR4, and does not adopt the LDD structure using the sidewall. That is, a high resistance region such as a drain offset region is not formed on the source region side. As a result, the drain withstand voltage can be improved and the on-resistance can be reduced.
＜MOSFETの形成条件＞
本実施態様１におけるMOSFETの形成条件について、以下に述べる。
<Conditions for forming MOSFET>
The conditions for forming the MOSFET according to the first embodiment will be described below.
本実施例におけるMOSFETチップの抵抗成分について、図３０を参照し、説明する。 (4) The resistance component of the MOSFET chip in this embodiment will be described with reference to FIG.
図３０は、図１に示した実施形態１に関わるMOSFETの抵抗モデルであり、RON0がチップ全体の抵抗、RonがRON0からP形打抜き層と基板の抵抗を除いた抵抗（ソースを基板表面から取り出し場合の抵抗）、R1がドレイン配線抵抗、Rrがオフセット領域の抵抗、Rcがチャネル抵抗、R2がソース配線抵抗、R3がソース打抜き層抵抗、R4がP形基板の抵抗、R5がR3とR４とのトータル抵抗である。 FIG. 30 is a resistance model of the MOSFET according to the first embodiment shown in FIG. 1, where RON0 is the resistance of the entire chip, and Ron is the resistance obtained by removing the resistance of the P-type punched layer and the substrate from RON0 (the source is from the substrate surface). R1 is the drain wiring resistance, Rr is the offset area resistance, Rc is the channel resistance, R2 is the source wiring resistance, R3 is the source punching layer resistance, R4 is the P-type substrate resistance, and R5 is R3 and R4. And the total resistance.
本実施形態１の効果を説明するにあたり、MOSFET本体と、基板裏面電極による影響を分離するため、以後、オン抵抗はRON0ではなくRonとし、ゲート幅Wgで規格化したRon・Wgを用いる。また、同様な考えから、相互コンダクタンスや、しきい値電圧等についても、断りのない限り、基板表面からソースを取り出したFETの性能とする。
本実施形態１のゲート長、ゲート酸化膜厚さ、オフセット層について説明する。
In describing the effect of the first embodiment, in order to separate the influence of the MOSFET main body and the back surface electrode of the substrate, the on-resistance is set to Ron instead of RON0 and Ron · Wg standardized by the gate width Wg. In addition, from the same idea, the mutual conductance, the threshold voltage, and the like are also assumed to be the performance of the FET obtained by extracting the source from the substrate surface unless otherwise specified.
The gate length, gate oxide film thickness, and offset layer of the first embodiment will be described.
図３１にゲート耐圧（酸化膜許容電界）を考慮したゲート酸化膜厚さとオン抵抗との関係を示す。図３２にゲート長とオン抵抗との関係、図３３にゲート長と相互コンダクタンスとの関係をそれぞれ示す。図３４にゲート長としきい値電圧の関係を示す。また、図３５にオフセット層深さとオン抵抗の関係を示す。図３６にオフセット長とオン抵抗との関係を、図３７にオフセット長とドレイン耐圧をそれぞれ示す。 FIG. 31 shows the relationship between the gate oxide film thickness and the on-resistance in consideration of the gate breakdown voltage (allowable electric field of the oxide film). FIG. 32 shows the relationship between the gate length and the on-resistance, and FIG. 33 shows the relationship between the gate length and the transconductance. FIG. 34 shows the relationship between the gate length and the threshold voltage. FIG. 35 shows the relationship between the offset layer depth and the on-resistance. FIG. 36 shows the relationship between the offset length and the on-resistance, and FIG. 37 shows the offset length and the drain breakdown voltage.
図３１において、オン抵抗の必要上限値4Ωmmを得るためにはゲート酸化膜が薄いことが重要であり、一方、ゲート酸化膜の信頼性の観点からは、GSM応用での入力振幅の最大値を５Vに対して信頼性上問題のない膜厚１０nm以上が必要である。その結果、ばらつきを考慮して、ゲート酸化膜の厚さは１０nm以上、１２nm以下と設定される。
図３２、図３３においても、ゲート長の短縮により、オン抵抗の低減と相互コンダクタンスの向上が図られ、ゲート長０.３５μｍにおいてオン抵抗が４Ωmm以下、相互コンダクタンスが１５０mS/mm以上得られている。すなわち、ゲート電極のチャネル方向長さが０.３５μｍ以下に設定される。
In FIG. 31, it is important that the gate oxide film is thin in order to obtain the required upper limit of the on-resistance of 4 Ωmm. On the other hand, from the viewpoint of the reliability of the gate oxide film, the maximum value of the input amplitude in the GSM application is For 5 V, a film thickness of 10 nm or more, which has no problem in reliability, is required. As a result, the thickness of the gate oxide film is set to 10 nm or more and 12 nm or less in consideration of variations.
32 and 33, the on-resistance is reduced and the transconductance is improved by shortening the gate length, and the on-resistance is 4 Ωmm or less and the transconductance is 150 mS / mm or more at a gate length of 0.35 μm. . That is, the length of the gate electrode in the channel direction is set to 0.35 μm or less.
なお、これらの結果は表面のソース電極から測定した場合を示す。また、ここでの従来技術とは、ゲート長0.4μｍ、オフセット長0.7μｍ、ゲート酸化膜厚さ２０nmに設定された高周波用パワーMOSFETを言う。 Note that these results show the results measured from the source electrode on the surface. The prior art here refers to a high-frequency power MOSFET having a gate length of 0.4 μm, an offset length of 0.7 μm, and a gate oxide film thickness of 20 nm.
ゲート長に関しては、図３４に示すように、しきい値電圧のLoweringは厳しくなり、ゲート長０.３μｍ程度が仕様代表値である。ちなみに、この実施例のMOS
FETでは、プロセス全体を低温処理（1200℃以下の熱処理）とすることにより、しきい値電圧が逆短チャネル特性を示しており、逆短チャネル特性のない従来構造の場合に比べて、短いゲート長までLoweringが抑えられている。
オフセット領域（オフセット層）に関しては、図３５に示したように、抵抗の変化の少ない0.2μｍ以上の深さを設定しており、また、図３６、図３７から、
オフセット長は０.４μｍ以上、０.８μｍ以下を設計値としている。この長さを選んだ理由は、ドレイン耐圧がドレイン低抵抗層側で決まり、寄生バイポーラ動作が起こりにくい領域であり、オン抵抗も十分に低い値であるためである。
図３８に本実施形態１のパンチスルーストッパ層（図１に示したＰ型ウエル領域５）とオン抵抗との関係を、、図３９にドレイン耐圧とパンチスルーストッパ層の位置との関係をそれぞれ示す。ゲート電極のドレイン端の位置を基準（零）とし、ドレイン側への距離をプラス（＋）、ソース側をマイナス（−）としている。パンチスルーストッパをソース側にずらすことにより、オン抵抗は低下するが、耐圧は零付近を境にマイナス側で低下する。これは、ドレイン、ソース間のパンチスルーが発生するためであり、この関係から、パンチスルーストッパの位置は０以上、０.２μｍ以下が適当である。
次に、本実施形態のMOSFETの基板形成条件について以下に説明する。
As for the gate length, as shown in FIG. 34, the lowering of the threshold voltage becomes severe, and a gate length of about 0.3 μm is a representative representative value. By the way, the MOS of this embodiment
In the FET, the threshold voltage shows reverse short-channel characteristics by performing low-temperature processing (heat treatment at 1200 ° C. or less) on the entire process, and the gate voltage is shorter than that of the conventional structure without reverse short-channel characteristics. Lowering is suppressed to the longest.
As for the offset region (offset layer), as shown in FIG. 35, a depth of 0.2 μm or more where the change in resistance is small is set.
The design value of the offset length is 0.4 μm or more and 0.8 μm or less. The reason for choosing this length is that the drain withstand voltage is determined on the drain low-resistance layer side, is a region where the parasitic bipolar operation is unlikely to occur, and the on-resistance is sufficiently low.
FIG. 38 shows the relationship between the punch-through stopper layer (the P-
Next, conditions for forming the substrate of the MOSFET of the present embodiment will be described below.
図４０にエピタキシャル層厚さを変えた場合の打抜き層付近（図１のB-B'面）の深さ方向濃度分布を、図４１にエピタキシャル層厚さを変えた場合の打抜き層の抵抗率をそれぞれ示す。また、図４２にオフセット層付近（図１のC-C'面）の濃度分布を、図４８にエピタキシャル層厚さと（ドレイン）耐圧をそれぞれ示す
。
FIG. 40 shows the concentration distribution in the depth direction near the punched layer (the plane BB ′ in FIG. 1) when the thickness of the epitaxial layer was changed, and FIG. 41 shows the resistivity of the punched layer when the thickness of the epitaxial layer was changed. Are respectively shown. FIG. 42 shows the concentration distribution near the offset layer (the CC ′ plane in FIG. 1), and FIG. 48 shows the epitaxial layer thickness and the (drain) breakdown voltage.
図４０、図４１において、エピタキシャル層の厚さが４μｍでは打抜き層とつながっておらず、３.５μｍ以下にする必要がある。 、 In FIGS. 40 and 41, when the thickness of the epitaxial layer is 4 μm, the epitaxial layer is not connected to the punched layer and needs to be 3.5 μm or less.
また、図４２、図４３において、ドレインN形層との耐圧はエピタキシャル層の厚さが２.５μｍ以上で必要十分な値となっている。このことから、低抵抗半導体基板上に形成された高抵抗層（エピタキシャル層）の厚さは２.５μｍ以上、３.５μｍ以下が適当である。
図４４に本発明とゲート長0.4μｍの従来技術のMOSFETの静特性の比較を示した。これは、どちらもゲート幅が３６mmの素子の場合であり、オン抵抗、相互コンダクタンス、飽和電流等、本発明により大幅な改善がなされている。
42 and 43, the withstand voltage with respect to the drain N-type layer is a necessary and sufficient value when the thickness of the epitaxial layer is 2.5 μm or more. From this, it is appropriate that the thickness of the high resistance layer (epitaxial layer) formed on the low resistance semiconductor substrate is 2.5 μm or more and 3.5 μm or less.
FIG. 44 shows a comparison of static characteristics between the present invention and a conventional MOSFET having a gate length of 0.4 μm. This is the case in which both devices have a gate width of 36 mm, and the present invention has greatly improved on-resistance, transconductance, saturation current, and the like.
次に、図４７に本実施形態１（本発明）のMOSFETチップの大信号高周波特性を示す。図４７はGSM応用を前提として、電源電圧３.５V、バイアス電流一定において、９００MHzの正弦波信号を入力した場合の出力電力と付加効率の関係である。本発明と従来技術を比較しており、前者のゲート幅が２８mm、後者は３６mmである。どちらも出力電力２.0Wで付加効率がピークとなるように、出力側をチューニングしている。この図からわかるように、本発明では従来技術に対してピークの効率で５％程度向上しており、６５％を実現している。
次に、図４８に本発明のチップの大信号高周波特性のゲート幅依存性を示す。図４８に示した特性は前述の図４７に示した特性と同様にして測定しているが、ゲート幅毎に効率を得るのに最適なチューニングを行っている。この図４８より、２Wで６５%以上の付加効率を得るのに最適なゲート幅は、２８mm程度が良いことがわかる。２４mmから３２mmでも、これに準じた性能が得られている。同様にして、PCS応用を考え、１９００MHzで大信号特性を評価した結果、ゲート幅１２mmで出力１W時の付加効率５５％程度を実現した。
Next, FIG. 47 shows a large-signal high-frequency characteristic of the MOSFET chip of the first embodiment (the present invention). FIG. 47 shows the relationship between the output power and the added efficiency when a 900 MHz sine wave signal is input at a power supply voltage of 3.5 V and a constant bias current, assuming GSM application. A comparison between the present invention and the prior art shows that the former has a gate width of 28 mm and the latter has a gate width of 36 mm. In both cases, the output side is tuned so that the added efficiency peaks at an output power of 2.0 W. As can be seen from this figure, in the present invention, the peak efficiency is improved by about 5% compared to the conventional technique, and 65% is realized.
Next, FIG. 48 shows the gate width dependence of the large signal high frequency characteristics of the chip of the present invention. The characteristics shown in FIG. 48 are measured in the same manner as the characteristics shown in FIG. 47 described above, but the optimum tuning is performed to obtain the efficiency for each gate width. From FIG. 48, it is understood that the optimum gate width for obtaining an additional efficiency of 65% or more at 2 W is preferably about 28 mm. Performance equivalent to this is obtained from 24 mm to 32 mm. Similarly, considering the PCS application, the large signal characteristics were evaluated at 1900 MHz, and as a result, an additional efficiency of about 55% at an output of 1 W was realized with a gate width of 12 mm.
＜増幅器の構成＞
図４９に本実施形態のMOSFETを用いた増幅器の回路構成を示す。図４に示した増幅器はGSM応用の３段増幅回路であり、入力段、中段にそれぞれに１個のMOSFET（１chip）が使われている。そして、出力段に２個のMOSFET（２chips）を使用し、並列整合回路（DD-CIMA：Divided and Collectively Impedance Matched Amplifier）を構成している。MOSFETのゲート幅（Ｗｇ）としては、入力段が６mm、中段が１８mmそして出力段（２chips）が２８mmである。それぞれの素子についてストリップライン１００とチップコンデンサによる入出力整合が行われ、出力電力を効率よく引出すように設計している。各段の入力に抵抗分割により動作点制御用のバイアス電圧がかかるようになっており、この電圧を制御することで出力電力を制御している。
<Configuration of amplifier>
FIG. 49 shows a circuit configuration of an amplifier using the MOSFET of this embodiment. The amplifier shown in FIG. 4 is a three-stage amplifier circuit applied to GSM, and one MOSFET (one chip) is used for each of an input stage and a middle stage. Then, a parallel matching circuit (DD-CIMA: Divided and Collectively Impedance Matched Amplifier) is configured using two MOSFETs (2 chips) in the output stage. The gate width (Wg) of the MOSFET is 6 mm for the input stage, 18 mm for the middle stage, and 28 mm for the output stage (2 chips). Each element is designed so that input / output matching is performed by the
上記ＤＤ-ＣＩＭＡは、ゲート幅を大きくしていくと出力電圧が飽和する特性の解決策として開発され、高出力を要するモジュールの出力段として素子（チップ）を２つ並列に配して並列整合を行う方法である（文献２）。本回路技術によって、１つの素子が出し得る出力電力のおよそ２倍の出力電力が得られる。また、チップを分割したことにより熱放散性に優れている。 The DD-CIMA has been developed as a solution for the characteristic that the output voltage is saturated as the gate width is increased, and two elements (chips) are arranged in parallel as an output stage of a module requiring a high output, and parallel matching is performed. (Reference 2). With this circuit technology, an output power that is approximately twice the output power that can be output by one element can be obtained. In addition, the divided chips are excellent in heat dissipation.
図５０は本増幅器をパッケージ内に組み込んだパッケージモジュールを示す。５００は多層配線構造の積層型セラミックパッケージである。パッケージ５００の表面に金属めっきによるマイクロストリップライン５０１が形成されている。このモジュールにおいて、周波数９００MHz、電源電圧３.５V、入力電力０dBmの条件で、飽和出力電力４W、出力３.５W時の総合効率５５％程度を実現している
。
FIG. 50 shows a package module in which the present amplifier is incorporated in a package.
なお、本実施例ではMOSFET、コンデンサ、抵抗等のディスクリート品をモジュール化しているが、この全て、または一部を集積化した回路についても、本発明の技術は適用される。また、３段増幅回路の各段は、必ずしも同じ構造のデバイスを用いる必要はなく、例えば初段、中段素子は、高利得が要求されるため、ゲート長、またはオフセット長の短い素子を用いる場合がある。 In the present embodiment, discrete products such as MOSFETs, capacitors, resistors and the like are modularized, but the technology of the present invention is also applied to a circuit in which all or a part of the products are integrated. Also, it is not always necessary to use devices having the same structure in each stage of the three-stage amplifier circuit. For example, since the first and middle elements require high gain, elements having a short gate length or short offset length may be used. is there.
（実施形態２）
本発明の他の実施形態を、図５１から図５６を参照し説明する。
(Embodiment 2)
Another embodiment of the present invention will be described with reference to FIGS.
＜基本セルの断面構造＞
図５１は前記実施形態１のゲート電極両端の酸化膜厚さを厚くした構造、すなわちゲートバーズビークを有する実施形態２におけるMOSFETの断面図である。図５２は本実施形態２のゲート、ドレイン間容量の電圧依存性を示す。そして、図５３に小信号利得と周波数の関係を示す。
<Cross-sectional structure of basic cell>
FIG. 51 is a cross-sectional view of a MOSFET in the second embodiment having a structure in which the thickness of the oxide film at both ends of the gate electrode of the first embodiment is increased, that is, a gate bird's beak. FIG. 52 shows the voltage dependence of the capacitance between the gate and the drain according to the second embodiment. FIG. 53 shows the relationship between the small signal gain and the frequency.
図５１において、ゲート両端の酸化膜厚さは、ゲート酸化膜厚さ１０nmに対して、最大膜厚３０nmの厚さでテーパ形状（または、ＬＯＣＯＳ選択酸化によって現われるバーズビーク形状）を成している。 In FIG. 51, the oxide film thickness at both ends of the gate is tapered (or bird's beak shape appearing by LOCOS selective oxidation) at a maximum film thickness of 30 nm with respect to the gate oxide film thickness of 10 nm.
すなわち、本実施形態２に係わる半導体装置は、第１導電型の半導体基板と、上記半導体基板の一方の主面に位置された、上記半導体基板よりも低不純物濃度を有する第１導電型の半導体層と、上記半導体層の主面内に互いに離間して設けられた、上記第１導電型とは反対の第２導電型の第１領域および第２領域と、上記半導体層の主面内の上記第１領域および第２領域の間であって、上記第１領域から離間し、そして上記第２領域に接して位置された、上記第１領域よりも低不純物濃度を有する第３領域と、上記第１領域と上記第３領域との間に位置した上記半導体層の主面上であって、一部が上記第１領域および上記第３領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、上記第３領域とゲート電極とがオーバーラップしている間に存在するゲート絶縁膜の第１膜厚(６a)が上記第１領域と上記第３領域との間に位置した上記半導体層の主面上におけるゲート絶縁膜の第２膜厚(６b)よりも大きい。 That is, the semiconductor device according to the second embodiment includes a semiconductor substrate of the first conductivity type and a semiconductor of the first conductivity type located on one main surface of the semiconductor substrate and having a lower impurity concentration than the semiconductor substrate. A layer, a first region and a second region of a second conductivity type opposite to the first conductivity type provided apart from each other in a main surface of the semiconductor layer; A third region having a lower impurity concentration than the first region, between the first region and the second region, separated from the first region, and positioned in contact with the second region; A gate insulating film is formed on the main surface of the semiconductor layer located between the first region and the third region so that a part thereof overlaps the first region and the third region, respectively. A gate electrode provided through the first region and the A first electrode and a second electrode connected to each of the second regions, and a third electrode connected to the other main surface opposite to the one main surface of the semiconductor substrate, The first thickness (6a) of the gate insulating film existing while the region and the gate electrode overlap each other has a thickness on the main surface of the semiconductor layer located between the first region and the third region. It is larger than the second thickness (6b) of the gate insulating film.
これにより、図５２に示すように、１０nmから30nmの条件とすることでゲート、ドレイン間容量（Ｃｄｇ）は２０％程度低減された。測定方法は、図５２に示した回路構成のとおりである。ゲート、ドレイン間容量（Ｃｄｇ）の低減は、高いゲインのＲＦ動作に求められる帰還容量(Crss）の低減をもたらすことができる。 As a result, as shown in FIG. 52, the capacitance between the gate and the drain (Cdg) was reduced by about 20% under the conditions of 10 nm to 30 nm. The measuring method is as shown in the circuit configuration of FIG. Reduction of the gate-drain capacitance (Cdg) can reduce the feedback capacitance (Crss) required for high-gain RF operation.
また、図５３に示すように小信号利得も周波数９００MHz付近で0.5dB程度向上している。 (5) Also, as shown in FIG. 53, the small signal gain is improved by about 0.5 dB near the frequency of 900 MHz.
本実施形態２によれば、バーズビークを設けたことで電界緩和が図れる。そして、オフセット層８の表面からの深さが０．００５μｍ以内において、その表面不純物濃度を１×１０19ｃｍ3以上のピーク値とし、オン抵抗低減を一層図ることが可能となる。
According to the second embodiment, the electric field can be reduced by providing the bird's beak. Then, when the depth from the surface of the offset
本実施形態２では、ゲート電極のドレイン、ソース両側の酸化膜厚を厚くしているが、本質的にはドレイン側のみを厚くすれば目的は達成される。その実施形態は後で述べる。
＜プロセス＞
前記実施形態１の工程（９）（図１２参照）に続いて以下の工程が行われる。
In the second embodiment, the thickness of the oxide film on both sides of the drain and the source of the gate electrode is increased. The embodiment will be described later.
<Process>
Subsequent to the step (9) of the first embodiment (see FIG. 12), the following steps are performed.
（９−１）図５４に示したように、熱酸化により酸化膜２１を選択的に形成する。この時、ゲート電極端部にバーズビークが形成される。つまり、ゲート酸化膜（厚さ１０nm）よりも厚い酸化膜（最大膜厚：３０nm）がゲート電極端部下に形成される。
(9-1) As shown in FIG. 54, the
（９−２）続いて、図５５に示したように、ドレインオフセット領域形成のための不純物導入がシリコン酸化膜２１を通して行われる。すなわち、低濃度半導体領域（ドレインオフセット領域）８をＰ型ウエル領域５内にイオン打ち込み法によりゲート電極７に対して自己整合形成する。ドレインオフセット領域８を形成するためのイオン打ち込みは、Ｎ型不純物であるリン用いられる。
(9-2) Subsequently, as shown in FIG. 55, impurities are introduced through the
続いて、前記実施形態１で述べたプロセス、（１１）ソース・ドレイン領域形成工程から（２０）ソース裏面電極形成工程までが実行される。 Next, the process described in the first embodiment, from (11) source / drain region formation step to (20) source back electrode formation step, is performed.
以上の方法により、図５６に示したパワーMOSFETが完成する。 パ ワ ー By the above method, the power MOSFET shown in FIG. 56 is completed.
（実施形態３）
本発明の他の実施形態を、図５４から図６０を参照し説明する。
(Embodiment 3)
Another embodiment of the present invention will be described with reference to FIGS.
＜基本セルの断面構造＞
本実施形態３は、前記実施形態２の変形例であり、ゲート電極のドレイン側のみゲート酸化膜の一部を厚くしたものである（図６０参照）。
<Cross-sectional structure of basic cell>
The third embodiment is a modification of the second embodiment, in which a part of the gate oxide film is increased only on the drain side of the gate electrode (see FIG. 60).
＜プロセス＞
前記実施形態１の工程（９）（図１２参照）に続いて以下の工程が行われる。
<Process>
Subsequent to the step (9) of the first embodiment (see FIG. 12), the following steps are performed.
（９−１）図５７に示すように、半導体基板１上に窒化シリコン膜２００を形成する。
(9-1) As shown in FIG. 57, a
（９−２）続いて、図５８に示すように、ドレイン側のゲート電極端部が露出するように、窒化シリコン膜２００を選択的に除去する。そして、窒化シリコン膜２００をマスクとして、熱酸化によりドレイン側のみにゲートバーズビークを形成する。
(9-2) Subsequently, as shown in FIG. 58, the
（９−３）続いて、図５９に示したように、ドレインオフセット領域形成のための不純物導入がシリコン酸化膜２１を通して行われる。すなわち、低濃度半導体領域（ドレインオフセット領域）８をＰ型ウエル領域５内にイオン打ち込み法によりゲート電極７に対して自己整合形成する。
(9-3) Subsequently, as shown in FIG. 59, impurities are introduced through the
続いて、前記実施形態１の工程（１１）から工程（２０）までのプロセスが実行される。 Next, the processes from the step (11) to the step (20) of the first embodiment are executed.
以上の方法により、図６０に示したパワーMOSFETが完成する。 By the above method, the power MOSFET shown in FIG. 60 is completed.
（実施形態４）
本発明の実施形態４を、図６１を参照し説明する。
(Embodiment 4)
本実施形態４は、ドレインオフセット領域８がドレイン領域９側のみに形成されたＮゲートＭＯＳを提供するものである。
本実施形態４によれば、図６１に示すように、ソース側（高不純物濃度を有するＮ型ソース領域１０）にはドレインオフセット領域８のような深いＮ型高抵抗領域は設けられていない。したがって、ソース側のゲート電極とＮ型領域（ソース領域１０）とのオーバーラップ量は、前記実施形態１のようにソース側にドレインオフセット領域８が存在する場合に比べて小さく、短チャネル特性の改善のために効果がある。
According to the fourth embodiment, as shown in FIG. 61, a deep N-type high-resistance region such as the drain offset
本実施形態４のプロセスは前記実施形態１のプロセスに従い、前記工程（１０）の段階で、マスクを用いてドレイン側のみにドレインオフセット領域８を形成するためのイオン打ち込みが行われる。この場合、前記実施形態１に比べてホトリゾ工程が１回増えることになる。
プ ロ セ ス In the process of
（実施形態５）
本発明の実施形態５を、図６２、図６３を参照し説明する。
(Embodiment 5)
図６２は、ドレインオフセット領域の表面付近の濃度を上げた場合の断面図である。この構造は、オフセット領域上の酸化膜に注入されたホットエレクトロンの影響によるオン抵抗の劣化率を低減するために有効である。図１示したオフセット領域８形成のためのイオン打ち込みを行った後に、As（ヒ素）イオンを２０keV、３×１０13atoms／cm2程度のイオン打ち込み条件で、そのオフセット領域８の表面に打ち込み、第２のオフセット領域８aを形成する。この時、ゲート端の表面濃度が最も重要となる。すなわち、図６３にホットエレクトロンによるオン抵抗の劣化率とオフセット層のゲート端表面濃度の関係を示す。対策なしでは２５％程度の劣化を生じるが、本構造により表面濃度を１×１０18atoms／cm３とすることで、劣化率を１０％以下に抑えることが可能となった。これは表面濃度を高めたことにより、酸化膜中に注入された電子の影響をＮ型のオフセット層が受け難くくなったことによるものである。
FIG. 62 is a cross-sectional view when the concentration near the surface of the drain offset region is increased. This structure is effective for reducing the rate of deterioration of on-resistance due to the influence of hot electrons injected into the oxide film on the offset region. After the ion implantation for the offset
本発明の実施形態５の製造方法は、上述した実施形態１における（１０）ドレインオフセット領域形成工程で、オフセット領域８形成のためのイオン打ち込みおよび第２のオフセット領域８a形成のためのイオン打ち込みが順次行われる。
In the manufacturing method according to the fifth embodiment of the present invention, the ion implantation for forming the offset
（実施形態６）
本発明の実施形態６を、図６４を参照し説明する。
図６４は、前記実施形態１のパンチスルーストッパ５に加えてオフセット領域８よりも深い位置にエピタキシャル層２の不純物濃度よりも高い不純物濃度を有するＰ型ポケット層５aを設けたものである。N型ドレイン領域９の下にはポケット層５a
と同時に形成されたP型層２０１を有する。このポケット層５aとドレイン領域９下のP型層２０１は、例えばN型ソース・ドレイン領域形成時のホトレジストを用いてB（ボロン）イオンの斜め打ち込みにより形成する。ポケット層５aはしきい値電圧のLoweringの抑制に有効である。また、ドレイン領域９下のP型層２０１
はMOSFETのブレークダウンポイントをチャネル部から離す効果がある。
(Embodiment 6)
FIG. 64 shows that a P-
It has a P-
Has the effect of separating the breakdown point of the MOSFET from the channel.
従って、本実施形態６により、短チャネル特性の改善と素子の破壊強度の向上が可能となった。 Therefore, according to the sixth embodiment, the short channel characteristics can be improved and the breakdown strength of the element can be improved.
（実施形態７）
本発明の実施形態７を、図６５、図６６を参照し説明する。
図６５、図６６はゲート電極と平行してゲート配線（第１層配線）が配置されているパワーＭＯＳＦＥＴの断面図とブロック平面図をそれぞれ示す。図６５は図６６に示したＥ−Ｅ’切断断面図である。先に述べた実施形態１によれば、ゲート電極に接続された第１層配線１１（Ｍ１）は、ゲート電極に直交して単位ブロックの周辺部に延びて配置されている。本実施形態７によれば、ゲート配線（第１層配線）がゲート電極と平行して配置され、そのゲート電極に裏打ちされている。
(Embodiment 7)
65 and 66 show a cross-sectional view and a block plan view of a power MOSFET in which a gate wiring (first-layer wiring) is arranged in parallel with the gate electrode. FIG. 65 is a sectional view taken along the line EE 'shown in FIG. According to the first embodiment described above, the first layer wiring 11 (M1) connected to the gate electrode is arranged to extend to the periphery of the unit block orthogonal to the gate electrode. According to the seventh embodiment, the gate wiring (first layer wiring) is arranged in parallel with the gate electrode, and is backed by the gate electrode.
図６５において、３００はゲート配線抵抗低減のために設けられたゲートシャント用の第１層配線である。本実施形態６の特徴は、ドレイン第１層配線とゲート配線とが互いに対向するため、ドレイン、ゲート間の寄生配線容量が大きくなるが、ゲート配線の本数がゲート電極本数と同数になり、実施態様１と比較してゲート配線の本数が多くなるため、ゲート配線抵抗の低減に効果がある。ドレイン、ゲート間容量よりもゲート抵抗が高周波特性に効く場合に適用される。
に お い て In FIG. 65,
（実施形態８）
本発明の実施形態８を図６７を参照し説明する。
(Embodiment 8)
図６７に示した平面図（電極パターンレイアウト）は図２に示す実施形態１の変形である。本実施形態８によれば、ゲート用の第２層配線を単位ブロックの中央から１本で取っている。これにより、図２に示すように単位ブロックの周辺部両側にゲート用の第２層配線を配置した場合に比べ、ゲートパッドから各MOSFETセルへの距離が均等になる。したがって、各ＦＥＴセルのり、ゲートの入力信号の位相ずれによる動作タイミングのずれが小さくなり、チップ全体での電力損失を少なくすることができる。 The plan view (electrode pattern layout) shown in FIG. 67 is a modification of the first embodiment shown in FIG. According to the eighth embodiment, the second layer wiring for the gate is taken as one from the center of the unit block. As a result, the distance from the gate pad to each MOSFET cell is equalized compared to the case where the second-layer wiring for the gate is arranged on both sides of the peripheral portion of the unit block as shown in FIG. Therefore, the shift of the operation timing due to the phase shift of the input signal of the gate of each FET cell is reduced, and the power loss in the entire chip can be reduced.
（実施形態９）
図６８は、金属配線（第１層配線）によるゲートのシャントを行わず、短いゲート電極を並べたレイアウトである。この場合、ドレイン、ゲート間の寄生配線容量を低減できる。
（実施形態１０）
本発明の実施形態１０を図６９、図７０を参照し説明する。
(Embodiment 9)
FIG. 68 shows a layout in which short gate electrodes are arranged without shunting the gates by metal wiring (first layer wiring). In this case, the parasitic wiring capacitance between the drain and the gate can be reduced.
(Embodiment 10)
図６９、図７０は、前記実施形態７の変形例であり、ソースフィールドプレート４００を設けたパワーMOSFETの断面図および平面図をそれぞれ示す。図７０は図６９に示したＦ−Ｆ’切断断面図である。
FIGS. 69 and 70 show a modified example of the seventh embodiment, showing a sectional view and a plan view of a power MOSFET provided with a
本実施形態１０によれば、図６９に示すように、ソース用の第１層配線の一部がオフセット領域８上に延び、ソースフィールドプレート４００を構成している。すなわち、図７０に示すように、ゲート配線（第１層配線）は本実施形態７と同様、ゲート電極と平行して配置され、そのゲート電極に裏打ちされている。そして、ソースフィールドプレート４００はソース用の第１層配線１１をゲート電極７に沿ってストライプ状に、ドレイン配線とゲートシャント配線間に挿入されている。このフィールドプレート４００は接地電位に固定されており、オフセット領域８の電界緩和によるドレイン耐圧向上の効果がある。
According to the tenth embodiment, as shown in FIG. 69, a part of the first layer wiring for the source extends over the offset
（実施形態１１）
本発明の実施形態１１を、図７１、図７２を参照し説明する。
(Embodiment 11)
An eleventh embodiment of the present invention will be described with reference to FIGS.
図７１は本実施形態１１であるゲート保護ダイオードの平面図である。そして、図７２は図７１におけるG-G'線の切断断面図である。 FIG. 71 is a plan view of the gate protection diode of the eleventh embodiment. FIG. 72 is a sectional view taken along line GG ′ in FIG.
実施形態１のゲート保護ダイオード（図４、５参照）は、第２層配線によりゲートパッドに接続されている。一方、本実施形態１１では、図７２に示すように、第１層配線ですでにダイオードがゲートパッドとゲート電極とが接続されている。 The gate protection diode (see FIGS. 4 and 5) of the first embodiment is connected to the gate pad by the second-layer wiring. On the other hand, in the eleventh embodiment, as shown in FIG. 72, the diode is already connected to the gate pad and the gate electrode by the first layer wiring.
これによって、第１層配線以降の工程でのチャージアップなどのプロセスダメージによるゲート酸化膜の破壊を防止することが可能となった。
（実施形態１２）
本発明の実施形態１２を図７３を参照し説明する。
This makes it possible to prevent the gate oxide film from being destroyed due to process damage such as charge-up in the steps after the first layer wiring.
(Embodiment 12)
図７３は、図４９に示した増幅回路の出力段に使用する本発明のMOSFETの２素子を、１チップ内にレイアウトしたものである。両者のゲート、ドレイン間を、それぞれ１０Ω程度の抵抗Ｒで結んでいいる。この抵抗は、例えばゲート電極材料を使用する。 FIG. 73 shows a layout in which two elements of the MOSFET of the present invention used in the output stage of the amplifier circuit shown in FIG. 49 are arranged in one chip. Both gates and drains are connected by resistors R of about 10Ω. This resistance uses, for example, a gate electrode material.
本実施形態１２により、２素子の性能ばらつきの低減と、モジュールにおけるチップ占有面積の削減が可能となった。
（実施形態１３）
本発明の実施形態１３を、図７４を参照し説明する。
According to the twelfth embodiment, it is possible to reduce the performance variation of the two elements and the chip occupation area in the module.
(Embodiment 13)
A thirteenth embodiment of the present invention will be described with reference to FIG.
図７４は、図４９に示した増幅回路の入力段、中段に使用するパワーMOSFETを、１チップ内にレイアウトしたものである。ソース接地回路であるため、半導体基板1
は共通であるが、両者のゲート、ドレインは電気的に絶縁されている。この際、シールド手段としては、例えば、両者の間にP型低抵抗（リーチスルー）層を設
け、基板表面には配線層を設けた構造が採用される。このような構造は、シールド手段を形成するための特別なプロセスは必要とせず、実施形態１のパワーMOSFETを形成する過程で得られる。本実施形態１３によっても、モジュールにおけるチップ占有面積の削減が可能となった。また、本実施形態１３では、モジュールのレイアウトの面積効率を上げるために、２つのMOSFETを上下反対の関係でレイアウトしている。
FIG. 74 shows a layout in which power MOSFETs used in the input stage and the middle stage of the amplifier circuit shown in FIG. 49 are laid out in one chip. Because it is a source ground circuit, the
Are common, but their gate and drain are electrically insulated. At this time, as the shielding means, for example, a structure in which a P-type low resistance (reach-through) layer is provided between the two and a wiring layer is provided on the substrate surface is adopted. Such a structure does not require a special process for forming the shield means, and is obtained in the process of forming the power MOSFET of the first embodiment. Also according to the thirteenth embodiment, the area occupied by the chip in the module can be reduced. In the thirteenth embodiment, the two MOSFETs are laid out upside down in order to increase the area efficiency of the module layout.
また、２つの異なる周波数を扱う増幅器、いわゆるデュアルバンド用増幅器においては、多段増幅回路２セット分を１つのモジュールに組み込む。このため、図７４に示すチップも２セット配置される。この場合、一方のチップの初段用ＦＥＴと、他方のチップの中段用ＦＥＴを使用して、それぞれの増幅回路を構成することにより、隣接するＦＥＴが同時に動作することはなくなるため、安定した動作が可能となる。 (2) In an amplifier that handles two different frequencies, that is, a so-called dual-band amplifier, two sets of multistage amplifier circuits are incorporated in one module. For this reason, two sets of chips shown in FIG. 74 are also arranged. In this case, by configuring the respective amplifier circuits using the first-stage FET of one chip and the middle-stage FET of the other chip, adjacent FETs do not operate at the same time, so that stable operation is achieved. It becomes possible.
（実施形態１４）
本発明の実施形態１４を、図７５を参照し説明する。
(Embodiment 14)
図７５は、図７３に示す実施形態１２のチップに、電流検出用のMOSFETＭsを加えたものである。MOSFETのセル構造は、出力段素子と同様であり、そのゲート幅は、出力段素子の１／１０００程度に設定されている。これにより、出力段素子に流れる電流をモニタし、制御回路にフィードバックさせる。また、電流検出用の他に、スイッチ素子としてMOSFETを加えることもある。これは、デュアルバンドなどの応用で、完全に素子をオフ動作させたい場合などに使用される。このようなMOSFETは、ゲート、ドレイン端子が露出した構造であるため、それぞれの端子に接続される保護素子を内蔵させている。Ｍｓはゲート幅が小さいため、ドレイン端子に時間的に正の高電圧が加わった場合、ブレークダウン電流でそのエネルギーを吸収できず、破壊に至る。また、負の電圧の場合も、ボデイダイオードがオンして、電流が流れるが電流容量が足りずに破壊する。この両方の対策として、ＦＥＴと同等の耐圧を持ち、充分なサイズのダイオードを保護素子として用いている。 FIG. 75 shows a chip obtained by adding a current detection MOSFET Ms to the chip of the twelfth embodiment shown in FIG. The cell structure of the MOSFET is the same as that of the output stage element, and its gate width is set to about 1/1000 of the output stage element. As a result, the current flowing through the output stage element is monitored and fed back to the control circuit. In addition to the current detection, a MOSFET may be added as a switch element. This is used when it is desired to completely turn off the device in applications such as dual band. Since such a MOSFET has a structure in which a gate and a drain terminal are exposed, a protection element connected to each terminal is built in. Since Ms has a small gate width, when a temporally high positive voltage is applied to the drain terminal, the energy cannot be absorbed by the breakdown current, resulting in destruction. Also, in the case of a negative voltage, the body diode is turned on and a current flows, but the current is broken due to insufficient current capacity. As a countermeasure for both, a diode having a withstand voltage equal to that of the FET and having a sufficient size is used as a protection element.
（実施形態１５）
本発明の実施形態１５である半導体装置（Ｐゲート・Ｎチャネル型ＳｉパワーＭＯＳＦＥＴ：ＰゲートＭＯＳ）について、図７６から図７８および図８２を参照し説明する。本実施形態１５は、オン抵抗低減のために、ゲート電極およびバルク構造に特徴が向けられたものである。
(Embodiment 15)
A semiconductor device (P-gate / N-channel Si power MOSFET: P-gate MOS) which is
＜基本セルの断面構造＞
図７６は、本発明の実施形態１５であるＰゲートＭＯＳで構成された基本セルの断面図である。
<Cross-sectional structure of basic cell>
FIG. 76 is a sectional view of a basic cell including a P-gate MOS according to the fifteenth embodiment of the present invention.
図７６に示したＰゲートＭＯＳは、Ｐ型シリコン半導体基板１と、基板の一方の主面に位置された、上記基板よりも低不純物濃度を有するＰ型シリコン半導体（エピタキシャル）層２と、そのエピタキシャル層の主面内に互いに離間して設けられた、第１のＮ型領域（ソース領域）１０および第２のＮ型領域（ドレイン領域）９と、エピタキシャル層の主面内のソース領域１０およびドレイン領域９の間であって、ソース領域から離間し、そしてドレイン領域に接して位置された、そのドレイン領域９よりも低不純物濃度を有する第３のＮ型領域（オフセット領域）８と、ソース領域１０とオフセット領域８との間に位置し、チャネルが形成される領域の主面上であって、端部がソース領域１０およびオフセット領域８をそれぞれオーバラップし、かつソース領域１０およびオフセット領域８上にそれぞれ終端するように、ゲート絶縁膜を６介して設けられたＰ型のゲート電極７と、ソース領域１０およびドレイン領域９のそれぞれに電気的に接続された第１電極Ｓ（１）および第２電極Ｄと、そして半導体基板１の一方の主面とは反対の他方の主面に接続された第３電極Ｓ(2)とを有し、ソース領域１０とオフセット領域８との間に位置したチャネルが形成される領域（Ｐ型ウエル領域）５内の不純物濃度分布が、表面から半導体基板１に向かって減少するＮ型分布域５５を含んでいる。図８２に図７６に示したＰ型ウエル領域５（Ｇ−Ｇ’切断部分）の不純物分布を示す。
The P-gate MOS shown in FIG. 76 includes a P-type
本実施形態１５によれば、ゲート電極がＰ型半導体、すなわちＰゲートにしたことにより、Ｎゲート（ゲート電極がＮ型半導体）に比べて、仕事関数差の関係でしきい電圧Vthが１Ｖ上がることになる。このため、Ｐ型半導体領域表面にＮ型層５５を設けたにも係わらずゲート電圧を与えない状態で、ノーマリオフ、つまりエンハンスメント状態を保てる。そして、このＮ型層５５の存在は、図７７に示すように、ドレイン接合（Ｊｄ）からの空乏層（Depletion layer)４００の延びを延ばす作用をもたらすことになり、特に、矢印Ａ部においては、Ｎ型層５５によりゲート酸化膜界面の影響を受けない。このため、ドレイン耐圧は向上する。そこで、ＮゲートＭＯＳと同じ目標値のドレイン耐圧を有するＰゲートＭＯＳを設計する場合には、ドレインオフセット領域の濃度を高くすることができる
。つまり、ドレインオフセット領域側に空乏層を延ばす必要がなくなったからである。オフセット領域の濃度を高くできるということは、ＮゲートＭＯＳに比べ、ドレインオフセット領域の低抵抗化が図れる。このため、オン抵抗低減に寄与することになる。
According to the fifteenth embodiment, since the gate electrode is a P-type semiconductor, that is, a P-gate, the threshold voltage Vth is increased by 1 V due to the work function difference compared to the N-gate (the gate electrode is an N-type semiconductor). Will be. Therefore, a normally-off state, that is, an enhancement state can be maintained without applying a gate voltage despite the provision of the N-
＜単位ブロックのレイアウト＞
本実施形態１５の単位ブロックのレイアウトは、本実施形態１と同様に図２に示すとおりである。したがって、その説明は省略する。
<Layout of unit block>
The layout of the unit block according to the fifteenth embodiment is as shown in FIG. 2 similarly to the first embodiment. Therefore, the description is omitted.
＜チップレイアウト＞
本実施形態１５のチップレイアウトは、本実施形態１と同様に図３に示すとおりである。したがって、その説明は省略する。
<Chip layout>
The chip layout of the fifteenth embodiment is as shown in FIG. 3 as in the first embodiment. Therefore, the description is omitted.
＜ゲート保護ダイオード＞
本実施形態１５のゲート保護ダイオードは、本実施形態１と同様に図４および図５に示すとおりである。したがって、その説明もまた省略する。
<Gate protection diode>
The gate protection diode of the fifteenth embodiment is as shown in FIGS. 4 and 5 similarly to the first embodiment. Therefore, the description is also omitted.
＜プロセス＞
本実施形態１５であるＰゲートＭＯＳの製造方法について、図７８(a)(b)を参照し、以下に説明する。
<Process>
A method of manufacturing a P-gate MOS according to the fifteenth embodiment will be described below with reference to FIGS.
実施形態１の工程（３）に続いて、図７８(a)(b)に示すように、マスクＰＲ２を用いて、リン（Ｐ）に比べて拡散速度の遅いヒ素（As）を、イオン打ち込み法によりエピタキシャル層２内に選択的に導入する。イオン打ち込み条件は、加速エネルギー８０keV、ドーズ量４.５×1O11/cm2である。続いて、アニール処理（９５０℃、６０秒）を行い、表面に不純物濃度をピーク値（約６×1O16/cm3）を持つＮ型領域（図７６に示したＮ型領域５５）を形成する。上述のようにＮ型領域５５を形成する不純物としてヒ素（As）を用いたことにより、その不純物はエピタキシャル層内部に拡散しにくく、Ｎ型領域５５表面を高濃度に維持できる。
Following the step (3) of the first embodiment, as shown in FIGS. 78A and 78B, arsenic (As) having a lower diffusion rate than phosphorus (P) is ion-implanted using a mask PR2. It is selectively introduced into the
続いて、実施形態１の工程（６）のゲート酸化膜を形成した後、工程（７）のゲート電極用導体層を形成する（図１０参照）。まず、イントリンシック（intrinsic）な多結晶シリコン層７aをＣＶＤ法により被覆する。そして、多結晶シリコン層７aにボロン不純物をイオン打ち込み法により導入し、Ｐゲート電極を形成する。イオン打ち込みによるＰゲート電極形成は、ボロンによるゲート酸化膜へのダメージを低減するために、そのゲート酸化膜近傍のボロン濃度を抑制する目的で採用される。
Subsequently, after forming the gate oxide film in the step (6) of the first embodiment, the gate electrode conductor layer in the step (7) is formed (see FIG. 10). First, an intrinsic
この後、実施形態１の工程（８）から工程（２０）までの工程が実行される。 After that, the steps from step (8) to step (20) of the first embodiment are executed.
（実施形態１６）
本実施形態１６は、浅いオフセット領域８をドレイン領域９側のみに形成したＰゲートＭＯＳを提供するものであり、図７９から図８１を参照し、以下に説明する。
(Embodiment 16)
The sixteenth embodiment provides a P-gate MOS in which the shallow offset
本実施形態１６は、前記実施形態１５のプロセスをベースとしており、ドレインオフセット領域形成工程（実施形態１のプロセス、工程（１０）参照）時に、マスクＰＲ１０を用いて、Ｐ型ウエル領域５およびＰ型ソース打ち抜き領域３表面にリンが導入されないようにし、オフセット領域８をドレイン領域９側のみに形成する。
The sixteenth embodiment is based on the process of the fifteenth embodiment, and uses the mask PR10 to form the P-
続いて、図８０に示すように、ソース・ドレイン領域（１０、９）を形成する。このソース・ドレイン領域（１０、９）の形成方法は、実施形態１のプロセス、工程（１１）に従う。そしてこの後、実施形態１のプロセス、工程（１２）へ進む。 Next, as shown in FIG. 80, source / drain regions (10, 9) are formed. The method for forming the source / drain regions (10, 9) follows the process and step (11) of the first embodiment. Thereafter, the process proceeds to the process of the first embodiment, step (12).
以上により、図８１に示すようにＰゲートＭＯＳが完成する。 Thus, a P-gate MOS is completed as shown in FIG.
本実施形態１６によれば、ＰＲ１０によりＰ型ソース打ち抜き領域３表面にリンが導入されない。このため、Ｐ型ソース打ち抜き領域３表面へのＰ型コンタクト領域形成のための不純物導入は、高濃度イオン打ち込みを行う必要がない。すなわち、高濃度イオン打ち込みによるイオンダメージを回避し、Ｐ型コンタクト領域の表面濃度を高めることができる。したがって、低抵抗コンタクトが実現でき、オン抵抗低減に寄与する。
According to the sixteenth embodiment, phosphorus is not introduced into the surface of the P-type source punched
なお、本実施形態１６は実施形態１のようなＮゲートＭＯＳにも適用可能である。 The sixteenth embodiment is also applicable to the N-gate MOS as in the first embodiment.
（実施形態１７）
本実施形態１７は前記実施形態１４の変形例であり、図７６において、Ｎ型層５５の不純物分布のピーク位置をエピタキシャル層表面より深い位置に設定した、埋め込みＮ型層を有する。この埋め込みＮ型層のピーク位置の深さはその表面からおよそ０．０５μｍであり、そのピーク濃度はおよそ２×1O17/cm3である。
(Embodiment 17)
The seventeenth embodiment is a modification of the fourteenth embodiment, and has a buried N-type layer in which the peak position of the impurity distribution of the N-
本実施形態１７の製造方法は、前記実施形態１５に基いて行われる。すなわち、埋め込みＮ型層は、前記実施形態１５のＮ型層５５形成工程で上記不純物分布をなすようなイオン打ち込み条件の設定により形成される。
製造 The manufacturing method of the seventeenth embodiment is performed based on the fifteenth embodiment. That is, the buried N-type layer is formed by setting the ion implantation conditions so as to form the impurity distribution in the N-
本実施形態１７のような埋め込みＮ型層を有するＰゲートＭＯＳにおいては、Ｎ型層が埋め込まれているため、でこぼこしたゲート酸化膜の界面により電子の表面散乱を回避できる。すなわち、本実施形態１６は、バルクの散乱だけを考慮するだけでよい。したがって、キャリアの移動度が向上する。言い換えると、オン抵抗低減が図れる。本実施形態１７もまた実施形態１のようなＮゲートＭＯＳにも適用可能である。 In the P-gate MOS having the buried N-type layer as in the seventeenth embodiment, since the N-type layer is buried, surface scattering of electrons can be avoided due to the uneven gate oxide film interface. That is, in the sixteenth embodiment, only the bulk scattering needs to be considered. Therefore, the mobility of the carrier is improved. In other words, the on-resistance can be reduced. The seventeenth embodiment is also applicable to the N-gate MOS as in the first embodiment.
以上、本発明者によってなされた発明を上記実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。 As described above, the invention made by the inventor has been specifically described based on the above embodiment. However, the present invention is not limited to the above embodiment, and can be variously modified without departing from the gist thereof. Of course.
上記の実施の形態に基き、本発明の特徴をまとめると以下のとおりである。 特 徴 The features of the present invention based on the above embodiment are summarized as follows.
（１）本発明に係わる半導体装置は、第１導電型の半導体基板と、上記半導体基板の上面に形成された第１導電型の半導体層と、上記半導体層の主面一部に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第１導電型とは反対の第２導電型の第１、第２領域と、上記第２領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、上記半導体層の主面他部に第１領域および上記半導体基板に接するように形成された第１導電型のリーチスルー層と、
上記ゲート電極、上記第１領域、上記第２領域および上記リーチスルー層上を覆う第１絶縁膜と、上記第１絶縁膜内に設けられた開口を介して上記第１領域、上記第２領域の高濃度領域および上記リーチスルー層にそれぞれ接続された、第１導体プラグ、第２導体プラグおよび第３導体プラグと、上記第１導体プラグと第３プラグとに接続された第１導体層、および上記第２導体プラグに接続された第２導体層と、そして、上記半導体基板の下面に接続された第３導体層とから成る。
(1) In a semiconductor device according to the present invention, a channel is formed in a semiconductor substrate of a first conductivity type, a semiconductor layer of a first conductivity type formed on an upper surface of the semiconductor substrate, and a part of a main surface of the semiconductor layer. First and second regions of a second conductivity type opposite to the first conductivity type, which are located apart from each other with the region to be formed interposed therebetween, and the second region is a low region in contact with the region where the channel is formed. A gate electrode formed of a high-concentration region and a high-concentration region in contact with the low-concentration region, formed over the channel region with a gate insulating film interposed therebetween; A first conductivity type reach-through layer formed so as to be in contact with
A first insulating film that covers the gate electrode, the first region, the second region, and the reach-through layer, and the first region and the second region via an opening provided in the first insulating film. A first conductor plug, a second conductor plug, and a third conductor plug connected to the high-concentration region and the reach-through layer, respectively; a first conductor layer connected to the first conductor plug and the third plug; And a second conductor layer connected to the second conductor plug, and a third conductor layer connected to the lower surface of the semiconductor substrate.
（２）上記（１）において、上記第１導体層および上記第２導体層上に第２絶縁膜が被覆され、上記第２絶縁膜に対し、上記第１導体プラグおよび上記第２導体プラグ上に位置し、上記第２絶縁膜に対してそれぞれ第１開口および第２開口が設けられ、上記第１開口を通して第１配線層が上記第１導体層に接続され、上記第２開口を通して第２配線層が上記第２導体層に接続されている。 (2) In the above (1), a second insulating film is coated on the first conductive layer and the second conductive layer, and the second insulating film is formed on the first conductive plug and the second conductive plug. A first opening and a second opening are respectively provided in the second insulating film, a first wiring layer is connected to the first conductor layer through the first opening, and a second opening is formed through the second opening. A wiring layer is connected to the second conductor layer.
（３）上記（１）において、第３導体プラグが上記第１絶縁膜内に設けられた開口を介して上記ゲート電極に接続され、上記第３プラグに第４導体層が接続されている。 (3) In the above (1), a third conductor plug is connected to the gate electrode via an opening provided in the first insulating film, and a fourth conductor layer is connected to the third plug.
（４）上記（１）において、上記第１、第２導体プラグはタングステンより成り、上記第１、第２導体層はアルミニュウム合金より成る。 (4) In the above (1), the first and second conductor plugs are made of tungsten, and the first and second conductor layers are made of an aluminum alloy.
（５）上記（４）において、上記第１、第２導体層はＡｌＣｕ合金より成る。 (5) In the above (4), the first and second conductor layers are made of an AlCu alloy.
（６）上記（３）において、上記第３導体プラグはタングステンより成り、上記第４導体層はアルミニュウム合金より成る。 (6) In the above (3), the third conductor plug is made of tungsten, and the fourth conductor layer is made of an aluminum alloy.
（７）上記（６）において、上記第１、第２導体層はＡｌＣｕ合金より成る。 (7) In the above (6), the first and second conductor layers are made of an AlCu alloy.
（８）上記（２）において、上記第１、第２配線層はアルミニュウム合金より成る。 (8) In the above (2), the first and second wiring layers are made of an aluminum alloy.
（９）上記（１）において、上記第１、第２導体プラグはＷより成り、上記第１、第２導体層はＡｌＣｕ合金より成り、上記第３導体層は、上記半導体基板の下面に接してＮｉ,ＴｉおよびＡｕを含む電極構造である。 (9) In the above (1), the first and second conductor plugs are made of W, the first and second conductor layers are made of an AlCu alloy, and the third conductor layer is in contact with a lower surface of the semiconductor substrate. And an electrode structure containing Ni, Ti and Au.
（１０）上記（３）において、上記第３導体プラグはＷより成り、上記ゲート電極は多結晶Ｓｉ上に金属シリサイドが積層された電極構造であり、上記上記第４導体層はＡｌＣｕ合金より成る。 (10) In the above (3), the third conductor plug is made of W, the gate electrode has an electrode structure in which metal silicide is laminated on polycrystalline Si, and the fourth conductor layer is made of an AlCu alloy. .
（１１）本発明に係わる半導体装置は、第１導電型の半導体基板と上記半導体基板の上面に形成された第１導電型の半導体層とから成る半導体本体に、絶縁ゲート電界効果トランジスタと、上記トランジスタを保護するためにゲートに接続された保護ダイオードとが構成され、
上記絶縁ゲート電界効果トランジスタは、素子分離領域により区画された上記半導体層の第１主面部に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第１導電型とは反対の第２導電型の第１、第２領域と、上記第２領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、上記第１主面部の一部に第１領域および上記半導体基板に接するように形成された第１導電型の第１リーチスルー層と、上記ゲート電極、上記第１領域、上記第２領域および上記第１リーチスルー層上を覆う第１絶縁膜と、上記第１絶縁膜内に設けられた開口を介して上記第１領域、上記第２領域の高濃度領域および上記第１リーチスルー層にそれぞれ接続された、第１導体プラグ、第２導体プラグおよび第３導体プラグと、上記第１導体プラグと第３プラグとに接続された第１導体層、および上記第２導体プラグに接続された第２導体層と、そして上記半導体基板の下面に接続された第３導体層とから成り、
上記保護ダイオードは、素子分離領域により区画された上記半導体層の第２主面部に形成された第２導電型の第３領域と、上記第３領域内に形成された第１導電型の第４領域および第５領域とから成り、上記第４領域、上記第３領域および上記第５領域とで構成されたバック・ツー・バック・ダイオードである。
(11) A semiconductor device according to the present invention includes a semiconductor body including a semiconductor substrate of a first conductivity type and a semiconductor layer of the first conductivity type formed on an upper surface of the semiconductor substrate; A protection diode connected to the gate to protect the transistor,
The insulated gate field effect transistor is opposite to the first conductivity type and is located on the first main surface of the semiconductor layer defined by the element isolation region, with a region where a channel is formed interposed therebetween. First and second regions of the second conductivity type, the second region includes a low-concentration region in contact with a region where a channel is formed, and a high-concentration region in contact with the low-concentration region. A gate electrode formed via a film, a first reach-through layer of a first conductivity type formed on a part of the first main surface portion so as to be in contact with the first region and the semiconductor substrate; A first insulating film that covers the first region, the second region, and the first reach-through layer; and a height of the first region and the second region via an opening provided in the first insulating film. Density region and the first A first conductive plug, a second conductive plug, and a third conductive plug connected to the through-through layer, a first conductive layer connected to the first conductive plug and the third plug, and the second conductive plug, respectively. A second conductor layer connected thereto, and a third conductor layer connected to the lower surface of the semiconductor substrate,
The protection diode includes a third region of a second conductivity type formed on a second main surface portion of the semiconductor layer partitioned by an element isolation region, and a fourth region of a first conductivity type formed in the third region. A back-to-back diode comprising a region, a fifth region, and the fourth region, the third region, and the fifth region.
（１２）上記（１１）において、上記第４領域は第４導体プラグを介して、上記半導体層主面上に設けられたゲート電極用パッドに電気的に接続されている。 (12) In the above (11), the fourth region is electrically connected to a gate electrode pad provided on the semiconductor layer main surface via a fourth conductor plug.
（１３）上記（１２）において、上記第４プラグは複数のプラグから成る。 (13) In the above (12), the fourth plug comprises a plurality of plugs.
（１４）上記（１１）において、上記第２主面部は上記第１絶縁膜に覆われ、第４導体プラグおよび第５導体プラグがそれぞれ上記第１絶縁膜に設けられた開口を介して上記第４領域および上記第５領域に接続され、第６導体層および第７導体層が上記第４導体プラグおよび上記第５導体プラグに接続され、上記第２主面部に上記第５領域に接し、上記半導体基板に接する第２リーチスルー層が配置されている。 (14) In the above (11), the second main surface portion is covered with the first insulating film, and a fourth conductor plug and a fifth conductor plug are respectively formed through openings provided in the first insulating film. The fourth conductor plug and the fifth conductor plug are connected to the fourth region and the fifth region, the sixth conductor layer and the seventh conductor layer are connected to the fourth conductor plug and the fifth conductor plug, and the second main surface portion contacts the fifth region; A second reach-through layer in contact with the semiconductor substrate is arranged.
（１５）上記（１４）において、上記第６導体層が上記素子分離領域上に延在し、上記素子分離領域上においてゲート電極用パッドが上記第６導体層に接続されている。 (15) In the above (14), the sixth conductor layer extends over the element isolation region, and a gate electrode pad is connected to the sixth conductor layer on the element isolation region.
（１６）上記（１４）において、上記第１、第２、第３、第４および第５導体プラグはタングステンより成り、上記第１、第２、第６および第７導体層はアルミニュウム合金より成る。 (16) In the above (14), the first, second, third, fourth and fifth conductor plugs are made of tungsten, and the first, second, sixth and seventh conductor layers are made of an aluminum alloy. .
（１７）上記（１６）において、上記第１、第２、第６および第７導体層はＡｌＣｕ合金より成る。 (17) In the above (16), the first, second, sixth and seventh conductor layers are made of an AlCu alloy.
（１８）本発明に係わるドレインオフセット領域を有する電力用絶縁ゲート電界効果型半導体装置は、Ｐ型シリコン半導体層に互いに離間してＮ型ソース領域およびオフセット領域を有するＮ型ドレイン領域が形成され、上記Ｎ型ソース領域と上記オフセット領域との間のチャネル領域となる上記Ｐ型シリコン半導体層表面にゲート絶縁膜を介してゲート電極が形成され、上記ゲート電極はＰ型不純物を含むシリコン半導体層より成る。 (18) In the power insulated gate field-effect semiconductor device having a drain offset region according to the present invention, an N-type drain region having an N-type source region and an offset region is formed in a P-type silicon semiconductor layer so as to be separated from each other; A gate electrode is formed on a surface of the P-type silicon semiconductor layer serving as a channel region between the N-type source region and the offset region via a gate insulating film, and the gate electrode is formed of a silicon semiconductor layer containing a P-type impurity. Become.
（１９）上記（１８）において、上記ゲート電極は、Ｐ型不純物を含む多結晶シリコン層と、該多結晶シリコン層上に形成された金属シリサイド層とから成る。 (19) In the above (18), the gate electrode comprises a polycrystalline silicon layer containing a P-type impurity and a metal silicide layer formed on the polycrystalline silicon layer.
（２０）上記（１８）において、上記ゲート絶縁膜は、熱酸化によって形成した第１シリコン酸化膜と、上記シリコン酸化膜上に気相化学成長によって形成した第２シリコン酸化膜とから成る。 (20) In the above (18), the gate insulating film comprises a first silicon oxide film formed by thermal oxidation and a second silicon oxide film formed on the silicon oxide film by chemical vapor deposition.
（２１）本発明に係わる半導体装置は、Ｐ型シリコン半導体基板と、
上記基板の一方の主面に位置された、上記基板よりも低不純物濃度を有するＰ型シリコン半導体層と、
上記半導体層の主面内に互いに離間して設けられた、第１のＮ型領域および第２のＮ型領域と、
上記半導体層の主面内の上記第１のＮ型領域および第２のＮ型領域の間であって、上記第１のＮ型領域から離間し、そして上記第２のＮ型領域に接して位置された、上記第２のＮ型領域よりも低不純物濃度を有する第３のＮ型領域と、
上記第１のＮ型領域と上記第３のＮ型領域との間に位置し、チャネルが形成される上記半導体層の主面上であって、端部が上記第１領域および上記第３領域をそれぞれオーバラップし、かつ上記第１領域および上記第３領域上にそれぞれ終端するように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、
上記第１のＮ型領域と上記第３のＮ型領域との間に位置した上記半導体層内の不純物濃度分布が、上記半導体層の表面から上記半導体基板に向かって減少するＮ型分布域を有する。
(21) A semiconductor device according to the present invention includes: a P-type silicon semiconductor substrate;
A P-type silicon semiconductor layer located on one main surface of the substrate and having a lower impurity concentration than the substrate;
A first N-type region and a second N-type region provided apart from each other in the main surface of the semiconductor layer;
Between the first N-type region and the second N-type region in the main surface of the semiconductor layer, separated from the first N-type region, and in contact with the second N-type region. A third N-type region having a lower impurity concentration than the second N-type region,
The first N-type region and the third N-type region are located between the first N-type region and the third N-type region. And a gate electrode provided via a gate insulating film so as to overlap each other and terminate on the first region and the third region, respectively.
A first electrode and a second electrode connected to the first region and the second region, respectively; and a third electrode connected to the other main surface of the semiconductor substrate opposite to the one main surface. Have
An impurity concentration distribution in the semiconductor layer located between the first N-type region and the third N-type region is an N-type distribution region in which the impurity concentration decreases from the surface of the semiconductor layer toward the semiconductor substrate. Have.
（２２）本発明に係わる半導体装置は、Ｐ型シリコン半導体基板と、
上記基板の一方の主面に位置された、上記基板よりも低不純物濃度を有するＰ型シリコン半導体層と、
上記半導体層の主面内に互いに離間して設けられた、第１のＮ型領域および第２のＮ型領域と、
上記半導体層の主面内の上記第１のＮ型領域および第２のＮ型領域の間であって、上記第１のＮ型領域から離間し、そして上記第２のＮ型領域に接して位置された、上記第２のＮ型領域よりも低不純物濃度を有する第３のＮ型領域と、
上記第１のＮ型領域と上記第３のＮ型領域との間に位置し、チャネルが形成される上記半導体層の主面上であって、端部が上記第１領域および上記第３領域をそれぞれオーバラップし、かつ上記第１領域および上記第３領域上にそれぞれ終端するように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、
上記第１のＮ型領域と上記第３のＮ型領域との間に位置した上記半導体層内の不純物濃度分布が、上記半導体層の表面から上記半導体基板に向かって増加するＰ型分布域と、上記Ｐ型分布域に重なり、上記半導体層の表面から離れた内部において不純物濃度のピークを有するＮ型分布域とを有する。
(22) A semiconductor device according to the present invention includes: a P-type silicon semiconductor substrate;
A P-type silicon semiconductor layer located on one main surface of the substrate and having a lower impurity concentration than the substrate;
A first N-type region and a second N-type region provided apart from each other in the main surface of the semiconductor layer;
Between the first N-type region and the second N-type region in the main surface of the semiconductor layer, separated from the first N-type region, and in contact with the second N-type region. A third N-type region having a lower impurity concentration than the second N-type region,
The first N-type region and the third N-type region are located between the first N-type region and the third N-type region. And a gate electrode provided via a gate insulating film so as to overlap each other and terminate on the first region and the third region, respectively.
A first electrode and a second electrode connected to the first region and the second region, respectively; and a third electrode connected to the other main surface of the semiconductor substrate opposite to the one main surface. Have
An impurity concentration distribution in the semiconductor layer located between the first N-type region and the third N-type region is a P-type distribution region that increases from the surface of the semiconductor layer toward the semiconductor substrate. And an N-type distribution region overlapping with the P-type distribution region and having an impurity concentration peak in the interior away from the surface of the semiconductor layer.
（２３）本発明に係わる半導体装置は、第１導電型の半導体基板と、
上記半導体基板の一方の主面に位置された、上記半導体基板よりも低不純物濃度を有する第１導電型の半導体層と、
上記半導体層の主面内に互いに離間して設けられた、上記第１導電型とは反対の第２導電型の第１領域および第２領域と、
上記半導体層の主面内の上記第１領域および第２領域の間であって、上記第１領域から離間し、そして上記第２領域に接して位置された、上記第１領域よりも低不純物濃度を有する第３領域と、
上記第１領域と上記第３領域との間に位置した上記半導体層の主面上であって、一部が上記第１領域および上記第３領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、
上記第１領域と上記第３領域との間に位置した上記半導体層の主面には、上記第３領域内に終端する第１導電型の第４領域が選択的に形成され、
上記ゲート電極下に位置する上記第４領域内に、上記第３領域よりも深い位置に上記第４領域の表面不純物濃度よりも高い不純物濃度を有する第１導電型のポケット層を有する。
(23) A semiconductor device according to the present invention includes a semiconductor substrate of a first conductivity type;
A first conductivity type semiconductor layer having a lower impurity concentration than the semiconductor substrate, located on one main surface of the semiconductor substrate;
A first region and a second region of a second conductivity type opposite to the first conductivity type, which are provided separately from each other in a main surface of the semiconductor layer;
A lower impurity than the first region, between the first region and the second region in the main surface of the semiconductor layer, separated from the first region, and positioned in contact with the second region; A third region having a density;
A gate insulating film is formed on the main surface of the semiconductor layer located between the first region and the third region so that a part thereof overlaps the first region and the third region, respectively. A gate electrode provided through
A first electrode and a second electrode connected to the first region and the second region, respectively; and a third electrode connected to the other main surface of the semiconductor substrate opposite to the one main surface. Have
On the main surface of the semiconductor layer located between the first region and the third region, a fourth region of the first conductivity type that terminates in the third region is selectively formed,
A first conductivity type pocket layer having an impurity concentration higher than a surface impurity concentration of the fourth region is provided at a position deeper than the third region in the fourth region located below the gate electrode.
（２４）上記（２３）において、上記第１電極と上記第３電極は電気的に接続されている。 (24) In the above (23), the first electrode and the third electrode are electrically connected.
（２５）上記（２３）において、上記第１半導体層には上記第１領域および上記半導体基板に接する第１導電型の第５領域が設けられていることを特徴とする半導体装置。 (25) The semiconductor device according to (23), wherein the first semiconductor layer is provided with a fifth region of a first conductivity type in contact with the first region and the semiconductor substrate.
（２６）上記（２３）において、上記第３電極は、第１基準電位に接続され、上記第２電極は、第２基準電位に接続される。 (26) In the above (23), the third electrode is connected to a first reference potential, and the second electrode is connected to a second reference potential.
（２７）上記（２６）において、上記第３電極はソース電極であり、上記第２電極は、ドレイン電極である。 (27) In the above (26), the third electrode is a source electrode, and the second electrode is a drain electrode.
（２８）上記（２６）または（２７）において、上記第１基準電位は接地電位であり、上記第２基準電位は、電源電位である。 (28) In the above (26) or (27), the first reference potential is a ground potential, and the second reference potential is a power supply potential.
（２９）上記（２３）において、上記ポケット層は上記半導体層の主面に対して斜め方向のイオン打ち込み方法により形成されている。 (29) In the above (23), the pocket layer is formed by an ion implantation method obliquely to a main surface of the semiconductor layer.
（３０）本発明に係わる半導体装置は、第１導電型の半導体基板と、
上記半導体基板の一方の主面に位置された、上記半導体基板よりも低不純物濃度を有する第１導電型の半導体層と、
上記半導体層の主面内に互いに離間して設けられた、上記第１導電型とは反対の第２導電型の第１領域および第２領域と、
上記半導体層の主面内の上記第１領域および第２領域の間であって、上記第１領域から離間し、そして上記第２領域に接して位置された、上記第１領域よりも低不純物濃度を有する第３領域と、
上記第１領域と上記第３領域との間に位置した上記半導体層の主面上であって、一部が上記第１領域および上記第３領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、
上記第３領域とゲート電極とがオーバーラップしている間に存在するゲート絶縁膜の第１膜厚が上記第１領域と上記第３領域との間に位置した上記半導体層の主面上におけるゲート絶縁膜の第２膜厚よりも大きい。
(30) A semiconductor device according to the present invention includes a semiconductor substrate of a first conductivity type;
A first conductivity type semiconductor layer having a lower impurity concentration than the semiconductor substrate, located on one main surface of the semiconductor substrate;
A first region and a second region of a second conductivity type opposite to the first conductivity type, which are provided separately from each other in a main surface of the semiconductor layer;
A lower impurity than the first region, between the first region and the second region in the main surface of the semiconductor layer, separated from the first region, and positioned in contact with the second region; A third region having a density;
A gate insulating film is formed on the main surface of the semiconductor layer located between the first region and the third region so that a part thereof overlaps the first region and the third region, respectively. A gate electrode provided through
A first electrode and a second electrode connected to the first region and the second region, respectively; and a third electrode connected to the other main surface of the semiconductor substrate opposite to the one main surface. Have
The first thickness of the gate insulating film existing while the third region and the gate electrode overlap each other has a first thickness on the main surface of the semiconductor layer located between the first region and the third region. It is larger than the second thickness of the gate insulating film.
（３１）上記（３０）において、上記第１領域と上記第３領域との間に位置した上記半導体層の主面には、上記第３領域内に終端する第１導電型の第４領域が選択的に形成されている。 (31) In the above (30), on a main surface of the semiconductor layer located between the first region and the third region, a fourth region of the first conductivity type terminating in the third region is provided. It is selectively formed.
（３２）上記（３０）または（３１）において、上記第１電極と上記第３電極は電気的に接続されている。 (32) In the above (30) or (31), the first electrode and the third electrode are electrically connected.
（３３）上記（３０）において、上記第１半導体層には上記第１領域および上記半導体基板に接する第１導電型の第５領域が設けられている。 (33) In the above (30), the first semiconductor layer is provided with the first region and a fifth region of the first conductivity type in contact with the semiconductor substrate.
（３４）上記（３０）において、上記第３電極は、第１基準電位に接続され、上記第２電極は、第２基準電位に接続される。 (34) In the above (30), the third electrode is connected to a first reference potential, and the second electrode is connected to a second reference potential.
（３５）上記（３４）において、上記第３電極はソース電極であり、上記第２電極は、ドレイン電極である。 (35) In the above (34), the third electrode is a source electrode, and the second electrode is a drain electrode.
（３６）上記（３４）または（３５）において、上記第１基準電位は接地電位であり、上記第２基準電位は、電源電位である。 (36) In the above (34) or (35), the first reference potential is a ground potential, and the second reference potential is a power supply potential.
（３７）上記（３０）において、上記第１膜厚のゲート絶縁膜は、上記第２膜厚のゲート絶縁膜よりテーパ形状を成すように厚く形成されている。 (37) In the above (30), the gate insulating film having the first thickness is formed thicker so as to form a taper shape than the gate insulating film having the second thickness.
（３８）上記（３７）において、上記第１膜厚のゲート絶縁膜は、バーズビーク構造よりなる。 (38) In the above (37), the gate insulating film having the first thickness has a bird's beak structure.
（３９）本発明に係わる半導体装置は、
(a)第１導電型の半導体基体と、
(b)上記半導体基体の一方の主面に位置された、上記半導体基体よりも低不純物濃度を有する第１導電型の半導体層と、
(c)上記半導体層の主面内に互いに離間して設けられた、上記第１導電型とは反対の第２導電型の第１領域および第２領域と、
(d)上記半導体層の主面内の上記第１領域および第２領域の間であって、上記第１領域から離間し、そして上記第２領域に接して位置された、上記第１領域よりも低不純物濃度を有する第３領域と、
(e)上記第１領域と上記第３領域との間に位置した上記半導体層の主面上であって、一部が上記第１領域および上記第３領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、
(f)上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして
(g)上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、
上記第３領域とゲート電極とがオーバーラップしている間にバーズビークが存在し、
上記第３領域表面の不純物濃度は、上記第２領域の不純物濃度にほぼ等しいか、もしくはそれ以上である。
(39) The semiconductor device according to the present invention comprises:
(a) a semiconductor substrate of a first conductivity type;
(b) a first conductivity type semiconductor layer having a lower impurity concentration than the semiconductor substrate, which is located on one main surface of the semiconductor substrate;
(c) a first region and a second region of a second conductivity type opposite to the first conductivity type provided apart from each other in a main surface of the semiconductor layer;
(d) between the first region and the second region in the main surface of the semiconductor layer, apart from the first region, and located in contact with the second region; A third region having a low impurity concentration,
(e) a gate on the main surface of the semiconductor layer located between the first region and the third region, such that a part thereof overlaps the first region and the third region, respectively; A gate electrode provided via an insulating film;
(f) a first electrode and a second electrode connected to the first region and the second region, respectively; and (g) a first electrode connected to the other main surface of the semiconductor substrate opposite to the one main surface. And a third electrode,
A bird's beak exists while the third region and the gate electrode overlap,
The impurity concentration on the surface of the third region is substantially equal to or higher than the impurity concentration of the second region.
（４０）上記（３９）において、上記第３領域表面の不純物濃度は、１Ｅ１８（１×１０１８ｃｍ-3）以上のピーク値を有する。 (40) In the above (39), the impurity concentration on the surface of the third region has a peak value of 1E18 (1 × 10 18 cm −3) or more.
（４１）上記（３９）または（４０）において、上記第３領域表面の不純物濃度は
表面からの深さが０．００５μｍ以内に分布している。
(41) In the above (39) or (40), the impurity concentration on the surface of the third region is distributed such that the depth from the surface is within 0.005 μm.
（４２）本発明に係わる半導体装置は、主面に低不純物濃度を有する第１導電型の半導体層が形成された基板と、
上記半導体層の主面内に互いに離間して設けられた、上記第１導電型とは反対の第２導電型の第１領域および第２領域と、
上記半導体層の主面内の上記第１領域および第２領域の間であって、上記第１領域から離間し、そして上記第２領域に接して位置された、上記第１領域よりも低不純物濃度を有する第３領域と、
上記第１領域と上記第３領域との間に位置した上記半導体層の主面上であって、一部が上記第１領域および上記第３領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、そして、
上記ゲート絶縁膜下の上記半導体層内に形成された第１導電型のウエル領域とを有し、
上記第３領域とゲート電極とがオーバーラップしている間に存在するゲート絶縁膜の第１膜厚が、上記第１領域と上記第３領域との間に位置した上記半導体層の主面上におけるゲート絶縁膜の第２膜厚よりも厚く形成され、上記第３領域は浅い高濃度領域と深い低濃度領域とから成る。
(42) A semiconductor device according to the present invention includes a substrate having a first conductivity type semiconductor layer having a low impurity concentration formed on a main surface thereof;
A first region and a second region of a second conductivity type opposite to the first conductivity type, which are provided separately from each other in a main surface of the semiconductor layer;
A lower impurity than the first region, between the first region and the second region in the main surface of the semiconductor layer, separated from the first region, and positioned in contact with the second region; A third region having a density;
A gate insulating film is formed on the main surface of the semiconductor layer located between the first region and the third region so that a part thereof overlaps the first region and the third region, respectively. A gate electrode provided through, and
A first conductivity type well region formed in the semiconductor layer below the gate insulating film;
The first film thickness of the gate insulating film existing while the third region and the gate electrode overlap each other is equal to or greater than the main surface of the semiconductor layer located between the first region and the third region. Is formed to be thicker than the second film thickness of the gate insulating film, and the third region includes a shallow high-concentration region and a deep low-concentration region.
（４３）上記（４２）において、上記ウエル領域が上記第３領域に終端している。 (43) In the above (42), the well region terminates in the third region.
（４４）上記（４２）において、上記ウエル領域が上記ゲート電極下に終端している。 (44) In the above (42), the well region terminates below the gate electrode.
（４５）上記（４２）において、上記ゲート電極は、Ｐ型不純物を含む多結晶シリコン層と上記多結晶シリコン上に積層された高融点シリサイド層とから成る。 (45) In the above (42), the gate electrode comprises a polycrystalline silicon layer containing a P-type impurity and a high melting point silicide layer laminated on the polycrystalline silicon.
（４６）本発明に係わる半導体装置は、半導体基板と、
上記半導体基板の主面上に形成された第１導電型を持つ半導体層と、
上記半導体層主面に互いに離間されて位置した、上記第１導電型とは反対の第２導電型を持つ第１および第２領域と、
上記第１領域と第２領域との間に位置した上記半導体層主面内であって、上記第１領域から離間し、上記第２領域に接するように形成された第２導電型の第３領域と、 上記第１領域と上記第３領域との間のチャネル領域となる上記半導体層の主面に設けられたゲート酸化膜と、
上記ゲート酸化膜上に設けられたゲート導体層と、
上記第１領域に接続された第１導体層と、
上記第２領域に接続された第２導体層と、そして、
上記半導体基板の裏面に接続された第３導体層とから成り、
上記第１領域と上記ゲート絶縁膜との間に位置する第１ゲート酸化膜および上記第３領域と上記ゲート絶縁膜との間に位置する第２ゲート酸化膜のそれぞれの膜厚が上記チャネル領域となる半導体層の主面に設けられた第３ゲート酸化膜の膜厚よりも大きい。
(46) A semiconductor device according to the present invention includes: a semiconductor substrate;
A semiconductor layer having a first conductivity type formed on a main surface of the semiconductor substrate;
First and second regions having a second conductivity type opposite to the first conductivity type, which are located apart from each other on the semiconductor layer main surface;
A third conductive type third conductive layer formed in the main surface of the semiconductor layer located between the first region and the second region, separated from the first region, and formed in contact with the second region. A region, a gate oxide film provided on a main surface of the semiconductor layer to be a channel region between the first region and the third region,
A gate conductor layer provided on the gate oxide film,
A first conductor layer connected to the first region,
A second conductor layer connected to the second region, and
A third conductor layer connected to the back surface of the semiconductor substrate,
The first gate oxide film located between the first region and the gate insulating film and the second gate oxide film located between the third region and the gate insulating film have respective thicknesses of the channel region. It is larger than the thickness of the third gate oxide film provided on the main surface of the semiconductor layer to be formed.
（４７）上記（４６）において、上記第１領域と上記第３領域との間に位置した上記半導体層の主面には第１導電型の第４領域が、上記第３領域内で終端している。 (47) In the above (46), a fourth region of the first conductivity type terminates in the third region on the main surface of the semiconductor layer located between the first region and the third region. ing.
（４８）上記（４６）または（４７）において、上記第１導体層と上記導体層は電気的に接続されている。 (48) In the above (46) or (47), the first conductor layer and the conductor layer are electrically connected.
（４９）上記（４６）において、上記第１半導体層には上記第１領域および上記半導体基板に接する第１導電型の第５領域が設けられている。 (49) In the above (46), the first semiconductor layer is provided with the first region and a fifth region of the first conductivity type in contact with the semiconductor substrate.
（５０）上記（４６）において、上記第３導体層は、第１基準電位に接続され、上記第２導体層は、第２基準電位に接続される。 (50) In the above (46), the third conductor layer is connected to a first reference potential, and the second conductor layer is connected to a second reference potential.
（５１）上記（５０）において、上記第３導体層はソース裏面電極であり、上記第２導体層は、ドレイン電極である。 (51) In the above (50), the third conductor layer is a source back electrode, and the second conductor layer is a drain electrode.
（５２）上記（５０）または（５１）において、上記第１基準電位は接地電位であり、上記第２基準電位は、電源電位である。 (52) In the above (50) or (51), the first reference potential is a ground potential, and the second reference potential is a power supply potential.
（５３）上記（４６）において、上記第１および第２ゲート酸化膜は、バーズビーク構造よりなる。 (53) In the above (46), the first and second gate oxide films have a bird's beak structure.
（５４）半導体層の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置であって、
上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、
上記それぞれの金属プラグに第１の金属導体層が接続され、
上記第１の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第１の金属導体層のうちドレイン用のそれぞれの第１の金属導体層に対し、ドレイン用の第２の金属導体層が共通接続され、
上記層間絶縁膜に設けられたソース接続用開口を通して、上記第１の金属導体層のうちソース用のそれぞれの第１の金属導体層に対し、ソース用の第２の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第１の金属導体層のうちゲート用のそれぞれの第１の金属導体層に対し、ゲート用の第２の金属導体層が共通接続され、
上記ドレイン用の第２の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第２の金属導体層はゲート用のボンデイングパッド部を有する。
(54) A plurality of channel regions on the main surface of the semiconductor layer, a drain region and a source region provided with each of the channel regions interposed therebetween, and a gate provided on the surface of each of the channel regions with a gate insulating film interposed therebetween. An insulated gate semiconductor device having a conductor layer for an electrode,
A metal plug is connected to a main surface of each of the drain region and each of the source regions,
A first metal conductor layer is connected to each of the metal plugs,
An interlayer insulating film is coated on the first metal conductor layer,
Through the drain connection opening provided in the interlayer insulating film located on the metal plug connected to the drain region, the first metal conductor layer of the first metal conductor layer is connected to each of the drain first metal conductor layers. The second metal conductor layer for drain is commonly connected,
Through a source connection opening provided in the interlayer insulating film, a source second metal conductor layer is commonly connected to each of the source first metal conductor layers of the first metal conductor layer. ,
Through the gate connection opening provided in the interlayer insulating film, the second metal conductor layer for the gate is commonly connected to each of the first metal conductor layers for the gate in the first metal conductor layer. ,
The drain second metal conductor layer has a drain bonding pad portion,
The second metal conductor layer for the gate has a bonding pad portion for the gate.
（５５）上記（５４）において、上記半導体層は半導体基板の表面に形成され、上記半導体基板の裏面にソース電極が設けられている。 (55) In the above (54), the semiconductor layer is formed on a front surface of a semiconductor substrate, and a source electrode is provided on a back surface of the semiconductor substrate.
（５６）上記（５５）において、上記半導体層内に上記半導体基板に達する上記半導体層と同一導電型で、上記半導体層よりも高不純物濃度を有する貫通層が設けられ、上記貫通層の主面に上記ソース用の第１の金属導体層が金属プラグを介して接続されている。 (56) In the above (55), a through layer having the same conductivity type as the semiconductor layer reaching the semiconductor substrate and having a higher impurity concentration than the semiconductor layer is provided in the semiconductor layer, and a main surface of the through layer is provided. The first metal conductor layer for the source is connected via a metal plug.
（５７）上記（５６）において、上記金属プラグ上に位置した上記層間絶縁膜に設けられたソース接続用開口を通して、上記ソース用の第１の金属導体層に対し
、上記ソース用の第２の金属導体層が接続されている。
(57) In the above (56), the first metal conductor layer for the source is connected to the second metal layer for the source through a source connection opening provided in the interlayer insulating film located on the metal plug. The metal conductor layer is connected.
（５８）上記（５６）において、上記ソース用の第２の金属導体層はプローブ用ソースパッド部を有する。 (58) In the above (56), the second metal conductor layer for the source has a source pad portion for a probe.
（５９）上記（５６）において、上記ドレインパッド部に近接して上記ソース用の第２の金属導体層のイクステンション部が配置され、上記イクステンション部の下に位置して、上記貫通層と同一の構成を有する他の貫通層が上記半導体層内に設けられ、上記イクステンション部が上記他の貫通層に電気的接続されている
。
(59) In the above (56), the extension portion of the second metal conductor layer for the source is arranged near the drain pad portion, and the extension portion is located below the extension portion, and Another penetrating layer having the same configuration is provided in the semiconductor layer, and the extension portion is electrically connected to the other penetrating layer.
（６０）上記（５６）において、上記ゲートパッド部に近接して上記ソース用の第２の金属導体層とは異なるソース用の第２の金属導体層が配置され、上記異なるソース用の第２の金属導体層の下に位置して、上記貫通層と同一の構成を有する他の貫通層が上記半導体層内に設けられ、上記異なるソース用の第２の金属導体層が上記他の貫通層に電気的接続されている。 (60) In the above (56), a second metal conductor layer for a source different from the second metal conductor layer for the source is disposed near the gate pad portion, and the second metal conductor layer for the different source is provided. Another penetrating layer having the same configuration as the penetrating layer is provided in the semiconductor layer, and the second metal conductor layer for a different source is disposed under the metal conductor layer of the other penetrating layer. Is electrically connected to
（６１）上記（５９）において、上記ゲート用の第１の金属導体層は上記ゲート電極用導体層に沿って配置され、
上記ドレイン用の第１の金属導体層および上記ソース用の第１の金属導体層は上記ゲート用の第１の金属導体層に沿ってそれぞれ配置され、
上記ドレイン用の第２の金属導体層は上記ドレイン用の第１の金属導体層上に位置して上記ドレイン用の第１の金属導体層に沿って配置され、
上記ソース用の第２の金属導体層は上記ソース用の第１の金属導体層上に位置して上記ソース用の第１の金属導体層に沿って配置されている。
(61) In the above (59), the first metal conductor layer for the gate is arranged along the conductor layer for the gate electrode,
The first metal conductor layer for the drain and the first metal conductor layer for the source are arranged along the first metal conductor layer for the gate, respectively.
The second metal conductor layer for the drain is located on the first metal conductor layer for the drain and is arranged along the first metal conductor layer for the drain,
The second metal conductor layer for the source is located on the first metal conductor layer for the source and is arranged along the first metal conductor layer for the source.
（６２）半導体層を有する半導体チップの主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置であって、
上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、
上記それぞれの金属プラグに第１の金属導体層が接続され、
上記第１の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第１の金属導体層のうちドレイン用のそれぞれの第１の金属導体層に対し、ドレイン用の第２の金属導体層が共通接続され、
上記層間絶縁膜に設けられたソース接続用開口を通して、上記第１の金属導体層のうちソース用のそれぞれの第１の金属導体層に対し、ソース用の第２の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第１の金属導体層のうちゲート用のそれぞれの第１の金属導体層に対し、ゲート用の第２の金属導体層が共通接続され、
上記ドレイン用の第２の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第２の金属導体層はゲート用のボンデイングパッド部を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、
上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体チップの主面に複数配置されている。
(62) A plurality of channel regions on a main surface of a semiconductor chip having a semiconductor layer, a drain region and a source region provided with each of the channel regions interposed therebetween, and a gate insulating film on the surface of each of the channel regions. An insulated gate semiconductor device having a gate electrode conductor layer provided,
A metal plug is connected to a main surface of each of the drain region and each of the source regions,
A first metal conductor layer is connected to each of the metal plugs,
An interlayer insulating film is coated on the first metal conductor layer,
Through the drain connection opening provided in the interlayer insulating film located on the metal plug connected to the drain region, the first metal conductor layer of the first metal conductor layer is connected to each of the drain first metal conductor layers. The second metal conductor layer for drain is commonly connected,
Through a source connection opening provided in the interlayer insulating film, a source second metal conductor layer is commonly connected to each of the source first metal conductor layers of the first metal conductor layer. ,
Through the gate connection opening provided in the interlayer insulating film, the second metal conductor layer for the gate is commonly connected to each of the first metal conductor layers for the gate in the first metal conductor layer. ,
The drain second metal conductor layer has a drain bonding pad portion,
The second metal conductor layer for the gate is an insulated gate type field effect transistor having a bonding pad portion for the gate as a unit block,
A plurality of insulated gate field effect transistors of the unit block are arranged on the main surface of the semiconductor chip.
（６３）上記（６２）において、上記半導体チップは互いに対向する第１の辺、第２の辺を有し、上記単位ブロックの絶縁ゲート型電界効果トランジスタの複数が上記第１、第２の辺に沿って並列配置され、上記ドレイン用のボンデイングパッド部が上記第１の辺に沿って配置され、上記ゲート用のボンデイングパッド部が上記第２の辺に沿って配置されている。 (63) In the above (62), the semiconductor chip has a first side and a second side facing each other, and the plurality of insulated gate field effect transistors of the unit block are the first and second sides. The bonding pad portion for the drain is arranged along the first side, and the bonding pad portion for the gate is arranged along the second side.
（６４）上記（６３）において、上記ソース用の第２の金属導体層はプローブ用ソースパッドを有し、上記単位ブロック内のプローブ用ソースパッド部が上記第２の辺に沿って配置されている。 (64) In the above (63), the second metal conductor layer for a source has a source pad for a probe, and a source pad portion for a probe in the unit block is arranged along the second side. I have.
（６５）上記（６３）において、最も外側に配置されたゲート用のボンデイングパッド部にそれぞれゲート保護素子が電気的接続されている。 (65) In the above (63), the gate protection elements are electrically connected to the outermost bonding bonding pads.
（６６）上記（６５）において、上記半導体チップ主面に上記第１の金属導体層と同層の金属接続層が形成され、上記金属接続層により上記ゲート保護素子と上記ボンデイングパッド部とが接続されている。 (66) In the above (65), a metal connection layer of the same layer as the first metal conductor layer is formed on the semiconductor chip main surface, and the gate protection element and the bonding pad portion are connected by the metal connection layer. Have been.
（６７）半導体層を有する半導体基板の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置おいて、
上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、
上記それぞれの金属プラグに第１の金属導体層が接続され、
上記第１の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第１の金属導体層のうちドレイン用のそれぞれの第１の金属導体層に対し、ドレイン用の第２の金属導体層が共通接続され、
上記層間絶縁膜に設けられたソース接続用開口を通して、上記第１の金属導体層のうちソース用のそれぞれの第１の金属導体層に対し、ソース用の第２の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第１の金属導体層のうちゲート用のそれぞれの第１の金属導体層に対し、ゲート用の第２の金属導体層が共通接続され、
上記ドレイン用の第２の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第２の金属導体層はゲート用のボンデイングパッド部を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、
上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体基板の主面に複数配置され、
上記単位ブロック間において、上記ゲート用の第１の金属導体層と上記ゲート用の第２の金属導体層とが接続されている。
(67) A plurality of channel regions on a main surface of a semiconductor substrate having a semiconductor layer, a drain region and a source region provided with each of the channel regions interposed therebetween, and a gate insulating film on the surface of each of the channel regions. In an insulated gate semiconductor device having a provided gate electrode conductor layer,
A metal plug is connected to a main surface of each of the drain region and each of the source regions,
A first metal conductor layer is connected to each of the metal plugs,
An interlayer insulating film is coated on the first metal conductor layer,
Through the drain connection opening provided in the interlayer insulating film located on the metal plug connected to the drain region, the first metal conductor layer of the first metal conductor layer is connected to each of the drain first metal conductor layers. The second metal conductor layer for drain is commonly connected,
Through a source connection opening provided in the interlayer insulating film, a source second metal conductor layer is commonly connected to each of the source first metal conductor layers of the first metal conductor layer. ,
Through the gate connection opening provided in the interlayer insulating film, the second metal conductor layer for the gate is commonly connected to each of the first metal conductor layers for the gate in the first metal conductor layer. ,
The drain second metal conductor layer has a drain bonding pad portion,
The second metal conductor layer for the gate is an insulated gate type field effect transistor having a bonding pad portion for the gate as a unit block,
A plurality of insulated gate field effect transistors of the unit block are arranged on the main surface of the semiconductor substrate,
The first metal conductor layer for the gate and the second metal conductor layer for the gate are connected between the unit blocks.
（６８）半導体層を有する半導体基板の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置において、
上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、
上記それぞれの金属プラグに第１の金属導体層が接続され、
上記第１の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第１の金属導体層のうちドレイン用のそれぞれの第１の金属導体層に対し、ドレイン用の第２の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第１の金属導体層のうちゲート用のそれぞれの第１の金属導体層に対し、ゲート用の第２の金属導体層が共通接続され、
上記ドレイン用の第２の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第２の金属導体層はゲート用のボンデイングパッド部を有し、 上記ドレイン領域は上記チャネル領域間に挟まれた共通ドレイン領域であり、上記ゲート電極用導体層はそれぞれ独立して設けられている。
(68) A plurality of channel regions on a main surface of a semiconductor substrate having a semiconductor layer, a drain region and a source region provided with each of the channel regions interposed therebetween, and a gate insulating film on the surface of each of the channel regions. In the insulated gate semiconductor device having a gate electrode conductor layer provided,
A metal plug is connected to a main surface of each of the drain region and each of the source regions,
A first metal conductor layer is connected to each of the metal plugs,
An interlayer insulating film is coated on the first metal conductor layer,
Through the drain connection opening provided in the interlayer insulating film located on the metal plug connected to the drain region, the first metal conductor layer of the first metal conductor layer is connected to each of the drain first metal conductor layers. The second metal conductor layer for drain is commonly connected,
Through the gate connection opening provided in the interlayer insulating film, the second metal conductor layer for the gate is commonly connected to each of the first metal conductor layers for the gate in the first metal conductor layer. ,
The drain second metal conductor layer has a drain bonding pad portion,
The second metal conductor layer for a gate has a bonding pad portion for a gate, the drain region is a common drain region sandwiched between the channel regions, and the gate electrode conductor layers are each independently formed. Is provided.
（６９）本発明に係わる絶縁ゲート型半導体装置は、半導体層を有する半導体基板の主面に、それぞれ複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する第１および第２絶縁ゲート型電界効果トランジスタが配置され、第１、第２絶縁ゲート型電界効果トランジスタのそれぞれのドレイン領域にインピーダンス整合用の第１抵抗体が電気的接続され、第１、第２絶縁ゲート電界効果トランジスタのそれぞれのゲート電極用導体層にインピーダンス整合用の第２抵抗体が電気的接続されて成る。 (69) The insulated gate semiconductor device according to the present invention includes a plurality of channel regions on a main surface of a semiconductor substrate having a semiconductor layer, and a drain region and a source region provided with the respective channel regions interposed therebetween. First and second insulated gate field effect transistors having a gate electrode conductor layer provided on the respective channel region surfaces via a gate insulating film are arranged, and the first and second insulated gate field effect transistors are arranged. A first resistor for impedance matching is electrically connected to each of the drain regions, and a second resistor for impedance matching is electrically connected to each of the gate electrode conductor layers of the first and second insulated gate field effect transistors. Be connected.
（７０）上記（６９）において、上記第１、第２抵抗体は上記ゲート電極用導体層と同一の材料から成る。 (70) In the above (69), the first and second resistors are made of the same material as the gate electrode conductor layer.
（７１）上記（６９）において、第１、第２絶縁ゲート型電界効果トランジスタと同様に構成された電流検出用素子が上記半導体基板の主面に配置され、上記第１または第２絶縁ゲート型電界効果トランジスタと上記電流検出用素子との間にシールド層が配置されて成る。 (71) In the above (69), a current detecting element configured similarly to the first and second insulated gate field effect transistors is disposed on the main surface of the semiconductor substrate, and the first or second insulated gate type field effect transistor is provided. A shield layer is arranged between the field effect transistor and the current detecting element.
（７２）上記（７１）において、上記シールド層は、上記主面から上記半導体基板に達する半導体領域と、上記半導体領域に接続された金属プラグと、上記金属プラグに接続された第１の金属導体層と、上記第１の金属導体層に接続された第２の金属導体層とから成る。 (72) In the above (71), the shield layer includes a semiconductor region reaching the semiconductor substrate from the main surface, a metal plug connected to the semiconductor region, and a first metal conductor connected to the metal plug. And a second metal conductor layer connected to the first metal conductor layer.
（７３）本発明に係わる絶縁ゲート型半導体装置は、半導体層を有する半導体基板の主面に、それぞれ複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する第１および第２絶縁ゲート型電界効果トランジスタが配置され、上記主面に上記第１および第２絶縁ゲート型電界効果トランジスタに対するドレイン用ボンデイングパッドおよびゲート用ボンデイングパッドがそれぞれ配置され、上記半導体基板の裏面にソース電極が配置され、上記第１および第２絶縁ゲート型電界効果トランジスタ間にシールド層が配置されて成る。 (73) The insulated gate semiconductor device according to the present invention includes a plurality of channel regions on a main surface of a semiconductor substrate having a semiconductor layer, and a drain region and a source region provided with the respective channel regions interposed therebetween. First and second insulated gate field-effect transistors each having a gate electrode conductor layer provided on a surface of each of the channel regions with a gate insulating film interposed therebetween are arranged, and the first and second insulated gate field effect transistors are disposed on the main surface. A drain bonding pad and a gate bonding pad for the gate type field effect transistor are respectively disposed, a source electrode is disposed on the back surface of the semiconductor substrate, and a shield layer is disposed between the first and second insulated gate type field effect transistors. Become composed.
（７４）上記（７３）において、上記シールド層は、上記主面から上記半導体基板に達する半導体領域と、上記半導体領域に接続された金属プラグと、上記金属プラグに接続された第１の金属導体層と、上記第１の金属導体層に接続された第２の金属導体層とから成る。 (74) In the above (73), the shield layer includes a semiconductor region reaching the semiconductor substrate from the main surface, a metal plug connected to the semiconductor region, and a first metal conductor connected to the metal plug. And a second metal conductor layer connected to the first metal conductor layer.
（７５）第１導電型の半導体基板と、上記半導体基板の上面に形成された第１導電型の半導体層と、上記半導体層主面に素子形成領域を区画するために形成されたフィールド絶縁膜と、上記素子形成領域内に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第１導電型とは反対の第２導電型の第１、第２領域と、上記第２領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、上記素子形成領域内に第１領域および上記半導体基板に接するように形成された第１導電型のリーチスルー層とを有する半導体装置の製造方法において
上記半導体層主面に選択的に上記リーチスルー層を形成するための不純物を導入する工程と、
熱酸化により上記半導体層主面に上記フィールド絶縁膜を選択的に形成するとともに、上記不純物を引き伸ばし、上記半導体基板に接する上記リーチスルー層を形成する工程と、
上記フィールド絶縁膜によって区画された素子形成領域に表面に上記ゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上に上記ゲート電極を形成する工程と、しかる後、
上記素子形成領域内に上記第１、第２領域に形成する工程とから成る。
(75) A semiconductor substrate of the first conductivity type, a semiconductor layer of the first conductivity type formed on the upper surface of the semiconductor substrate, and a field insulating film formed on the main surface of the semiconductor layer to partition an element formation region And first and second regions of a second conductivity type opposite to the first conductivity type, which are located apart from each other across a region where a channel is formed in the element formation region; The region includes a low-concentration region in contact with a region where a channel is formed, and a high-concentration region in contact with the low-concentration region. A gate electrode is formed over the channel region with a gate insulating film interposed therebetween. A method of manufacturing a semiconductor device having a first region and a first conductivity type reach-through layer formed so as to be in contact with said semiconductor substrate. Impure Introducing a substance,
A step of selectively forming the field insulating film on the semiconductor layer main surface by thermal oxidation, stretching the impurity, and forming the reach-through layer in contact with the semiconductor substrate;
Forming the gate insulating film on the surface of an element forming region partitioned by the field insulating film;
A step of forming the gate electrode on the gate insulating film, and thereafter,
Forming the first and second regions in the element formation region.
（７６）上記（７５）において、上記半導体層の厚さは２．５μｍ以上、３．５μｍ以下に形成されている。 (76) In the above (75), the thickness of the semiconductor layer is formed to be 2.5 μm or more and 3.5 μm or less.
（７７）上記（７５）において、上記フィールド絶縁膜形成工程の後、上記素子形成領域内に、第１導電型の不純物を導入して、上記チャネルが形成される領域としてのウエル領域を形成する。 (77) In the above (75), after the field insulating film forming step, a first conductivity type impurity is introduced into the element formation region to form a well region as a region where the channel is formed. .
（７８）上記（７７）において、上記第１導電型の不純物導入は２段階のイオン打ち込みにより行われる。 (78) In the above (77), the impurity introduction of the first conductivity type is performed by two-stage ion implantation.
（７９）上記（７５）において、上記フィールド絶縁膜形成工程の後であって、上記ウエル形成に先立ってアニール処理を行う。 (79) In the above (75), an annealing process is performed after the field insulating film forming step and before the well formation.
（８０）上記（７５）において、上記低濃度領域は上記ゲート電極に自己整合形成される。 (80) In the above (75), the low-concentration region is self-aligned with the gate electrode.
（８１）上記（８０）において、上記低濃度領域は、上記素子形成領域内に第２導電型の不純物を導入する第１のイオン打ち込み工程と、上記第１のイオン打ち込みよりも高濃度の第２導電型の不純物を導入する第２のイオン打ち込み工程とから成る。 (81) In the above (80), the low-concentration region includes a first ion implantation step of introducing a second conductivity type impurity into the element formation region, and a first ion implantation step having a higher concentration than the first ion implantation. And a second ion implantation step of introducing a two-conductivity-type impurity.
（８２）上記（７９）において、上記ゲート電極を形成工程の後であって、上記ゲート電極端部下に位置し、上記低濃度領域が形成される素子形成領域表面に熱酸化によりバーズビーク酸化膜を形成する工程を有する。 (82) In the above (79), after the step of forming the gate electrode, a bird's beak oxide film is formed by thermal oxidation on the surface of the element formation region located below the end of the gate electrode and where the low concentration region is formed. Forming step.
（８３）上記（８２）において、上記ゲート電極は上記ゲート絶縁膜に接する多結晶シリコン層より成り、上記多結晶シリコン層の端部を熱酸化することにより上記バーズビーク酸化膜を形成する。 (83) In the above (82), the gate electrode is made of a polycrystalline silicon layer in contact with the gate insulating film, and the bird's beak oxide film is formed by thermally oxidizing an end of the polycrystalline silicon layer.
（８４）上記（７５）において、上記ゲート電極を形成工程の後であって、上記ゲート電極両端部下に位置した上記素子形成領域表面に熱酸化によりバーズビーク酸化膜を形成する工程を有する。 (84) In the above (75), after the step of forming the gate electrode, a step of forming a bird's beak oxide film on the surface of the element formation region located below both ends of the gate electrode by thermal oxidation.
（８５）上記（８４）において、上記ゲート電極は上記ゲート絶縁膜に接する多結晶シリコン層より成り、上記多結晶シリコン層の端部を熱酸化することにより上記バーズビーク酸化膜を形成する。 (85) In the above (84), the gate electrode is made of a polycrystalline silicon layer in contact with the gate insulating film, and the bird's beak oxide film is formed by thermally oxidizing an end of the polycrystalline silicon layer.
（８６）上記（７５）において、上記ゲート絶縁膜の形成工程は、窒素を含む酸素雰囲気中での熱処理により酸窒化膜を形成する。 (86) In the above (75), in the step of forming the gate insulating film, an oxynitride film is formed by a heat treatment in an oxygen atmosphere containing nitrogen.
（８７）上記（８２）または（８４）のいずれかにおいて、上記バーズビーク酸化膜は窒素を含む熱酸化により形成する。 (87) In any one of the above (82) and (84), the bird's beak oxide film is formed by thermal oxidation containing nitrogen.
（８８）上記（８２）または（８４）のいずれかにおいて、上記バーズビーク酸化膜を形成した後、上記バーズビーク酸化膜内に窒素イオンをイオン打ち込み方法により導入する。 (88) In either of (82) or (84), after forming the bird's beak oxide film, nitrogen ions are introduced into the bird's beak oxide film by an ion implantation method.
（８９）本発明に係わる半導体装置の製造方法は以下の工程より成る。 (89) The method of manufacturing a semiconductor device according to the present invention comprises the following steps.
(a) 主面に第１導電型の半導体層を有する半導体基板を準備する工程と、
(b)上記半導体層主面に上記半導体基板に到達するリーチスルー層を形成するための第１導電型の不純物を選択的に不純物を導入する工程と、
(c)熱酸化により上記半導体層主面に素子形成領域を区画するためのフィールド絶縁膜を選択的に形成する工程と、
(d)上記フィールド絶縁膜によって区画された素子形成領域に表面にゲート絶縁膜を形成する工程と、
(e)上記ゲート絶縁膜上にゲート電極を形成する工程と、
(f)上記素子形成領域内に第１導電型のオフセット領域を上記ゲート電極に対し自己整合形成する工程と、
(g)上記素子形成領域内に、上記ゲート電極に対し自己整合された第１導電型の第１領域を、上記ゲート電極端から離間して上記オフセット領域に接し、そして上記オフセット領域よりも高不純物濃度を有する第１導電型の第２領域をそれぞれ形成する工程と、続いて
(h)上記素子形成領域を覆うように第１の絶縁膜を形成する工程と、
(i)上記第１の絶縁膜に、上記第１、第２領域主面および上記リーチスルー層主面を露出するための開口をそれぞれ形成する工程と、
(j)上記開口内に、上記第１、第２領域主面および上記リーチスルー層に接続する第１、第２、第３金属プラグをそれぞれ形成する工程と、
(k)上記第１、第３金属プラグを互いに接続する第１導体層を、上記第２金属プラグに接続する第２導体層をそれぞれパターン形成する工程と、
(l)上記半導体基板の裏面に第３導体層を形成する工程。
(a) preparing a semiconductor substrate having a semiconductor layer of the first conductivity type on the main surface;
(b) a step of selectively introducing an impurity of the first conductivity type for forming a reach-through layer reaching the semiconductor substrate on the main surface of the semiconductor layer;
(c) a step of selectively forming a field insulating film for partitioning an element formation region on the semiconductor layer main surface by thermal oxidation,
(d) forming a gate insulating film on the surface of the element forming region partitioned by the field insulating film;
(e) forming a gate electrode on the gate insulating film;
(f) forming a first conductivity type offset region in the element forming region in self-alignment with the gate electrode;
(g) a first conductive type first region self-aligned to the gate electrode is separated from the gate electrode end, is in contact with the offset region, and is higher than the offset region. Forming a second region of a first conductivity type having an impurity concentration, and (h) forming a first insulating film so as to cover the element forming region;
(i) forming openings for exposing the first and second region main surfaces and the reach through layer main surface in the first insulating film, respectively;
(j) forming, in the opening, first, second, and third metal plugs connected to the first and second region main surfaces and the reach-through layer, respectively;
(k) patterning a first conductor layer connecting the first and third metal plugs to each other, and patterning a second conductor layer connecting to the second metal plug, respectively;
(l) forming a third conductor layer on the back surface of the semiconductor substrate;
（９０）上記（８９）において、上記(l)工程に先立って上記半導体基板の裏面を研削することを特徴とする半導体装置の製造方法。 (90) The method for manufacturing a semiconductor device according to (89), wherein the back surface of the semiconductor substrate is ground prior to the step (l).
（９１）上記（８９）において、上記(l)工程に続いて、
(m)上記第１導体層および上記第２導体層上に第２絶縁膜を被覆する工程と、 (n)上記第２絶縁膜に対し、上記第１導体プラグおよび上記第２導体プラグ上に位置し、上記第２絶縁膜に対してそれぞれ第１開口および第２開口を設ける工程と、
(o)上記第１開口を通して上記第１導体層に接続する第１配線層を、、上記第２開口を通して上記第２導体層に接続する第２配線層をそれぞれパターン形成する工程とを含む。
(91) In the above (89), following the above step (l),
(m) a step of coating a second insulating film on the first conductive layer and the second conductive layer; and (n) a step of coating the second insulating film on the first conductive plug and the second conductive plug. Providing a first opening and a second opening with respect to the second insulating film, respectively;
(o) patterning a first wiring layer connected to the first conductor layer through the first opening and a second wiring layer connected to the second conductor layer through the second opening.
（９２）上記（８９）において、上記(e)工程に先立って、第１導電型の不純物を導入し、ウエル領域を形成する工程を含むことを特徴とする半導体装置の製造方法。 (92) The method of manufacturing a semiconductor device according to (89), further comprising a step of introducing a first conductivity type impurity to form a well region prior to the step (e).
（９３）上記（９２）において、上記ウエル形成工程は上記(d)工程に続いて行われる。 (93) In the above (92), the well forming step is performed following the above step (d).
（９４）上記（９２）または（９３）いずれかにおいて、上記ウエル形成工程は二段階のイオン打ち込み方法により行われる。 (94) In any one of the above (92) and (93), the well formation step is performed by a two-stage ion implantation method.
（９５）上記（８９）において、上記(h)工程の第１の絶縁膜は窒化シリコン膜である。 (95) In the above (89), the first insulating film in the step (h) is a silicon nitride film.
（９６）上記（９２）において、上記(e)工程の後に、上記ウエル領域内に上記素子形成領域主面に対して斜め方向より第１導電型の不純物をイオン打ち込みすることにより上記ゲート電極下に位置した埋め込み領域を形成する工程を含む。 (96) In the above (92), after the step (e), an impurity of the first conductivity type is ion-implanted into the well region obliquely with respect to the main surface of the element formation region to thereby form the lower portion of the gate electrode. Forming a buried region located at
（９７）上記（９６）において、上記埋め込み領域形成工程は、上記(g)工程で上記第１および第２領域形成のために用いられたマスクを使用する。 (97) In the above (96), in the step of forming the buried region, the mask used for forming the first and second regions in the step (g) is used.
（９８）本発明に係わる縁ゲート型半導体装置は、第１導電型の低抵抗半導体基板上に形成された上記第１導電型と同一導電型の高抵抗層表面に絶縁ゲート型電界効果トランジスタが形成されている絶縁ゲート型半導体装置であって、上記第１導電型とは反対の導電型の第２導電型の低抵抗ソース領域が該高抵抗層内に形成された第１導電型の低抵抗層を介して上記低抵抗基板に接続され、上記半導体装置の第２導電型の低抵抗ドレイン領域が第２導電型の高抵抗層を介してゲート電極端から離れたオフセット構造を構成し、ゲート電極のチャネル方向長さが０．３５μｍ以下、ゲート酸化膜厚さが１０ｎｍ以上１２ｎｍ以下、ドレイン領域のゲート電極端からのオフセット長さが０．４μｍ以上０．８μｍ以下、半導体基板上の高抵抗層の厚さが２．５μｍ以上、３．５μｍ以下である。 (98) In the edge gate type semiconductor device according to the present invention, an insulated gate type field effect transistor is formed on a surface of a high resistance layer of the same conductivity type as the first conductivity type formed on a low resistance semiconductor substrate of the first conductivity type. An insulated gate semiconductor device formed, wherein a low-resistance source region of a second conductivity type opposite to the first conductivity type is formed in the high-resistance layer. A second conductive type low-resistance drain region of the semiconductor device is connected to the low-resistance substrate via a resistive layer, and forms an offset structure away from a gate electrode end via the second conductive-type high-resistance layer; The length of the gate electrode in the channel direction is 0.35 μm or less, the gate oxide film thickness is 10 nm or more and 12 nm or less, the offset length of the drain region from the gate electrode end is 0.4 μm or more and 0.8 μm or less, Resistance layer thickness There 2.5μm or more and 3.5μm or less.
（９９）絶縁ゲート型電界効果トランジスタを構成する複数の半導体チップにより増幅回路を構成する高周波モジュールにおいて、上記それぞれの半導体チップは、
半導体層を有する半導体基板の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有し、 上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、 上記それぞれの金属プラグに第１の金属導体層が接続され、
上記第１の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第１の金属導体層のうちドレイン用のそれぞれの第１の金属導体層に対し、ドレイン用の第２の金属導体層が共通接続され、
上記層間絶縁膜に設けられたソース接続用開口を通して、上記第１の金属導体層のうちソース用のそれぞれの第１の金属導体層に対し、ソース用の第２の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第１の金属導体層のうちゲート用のそれぞれの第１の金属導体層に対し、ゲート用の第２の金属導体層が共通接続され、
上記ドレイン用の第２の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第２の金属導体層はゲート用のボンデイングパッド部を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、
上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体層主面に複数配置されている。
(99) In a high-frequency module in which an amplifier circuit is constituted by a plurality of semiconductor chips constituting an insulated gate field effect transistor, each of the semiconductor chips is
A plurality of channel regions are provided on a main surface of a semiconductor substrate having a semiconductor layer, a drain region and a source region provided with the respective channel regions interposed therebetween, and provided on the respective channel region surfaces via a gate insulating film. A conductive layer for a gate electrode, a metal plug is connected to a main surface of each of the drain region and each of the source regions, a first metal conductive layer is connected to each of the metal plugs,
An interlayer insulating film is coated on the first metal conductor layer,
Through the drain connection opening provided in the interlayer insulating film located on the metal plug connected to the drain region, the first metal conductor layer of the first metal conductor layer is connected to each of the drain first metal conductor layers. The second metal conductor layer for drain is commonly connected,
Through a source connection opening provided in the interlayer insulating film, a source second metal conductor layer is commonly connected to each of the source first metal conductor layers of the first metal conductor layer. ,
Through the gate connection opening provided in the interlayer insulating film, the second metal conductor layer for the gate is commonly connected to each of the first metal conductor layers for the gate in the first metal conductor layer. ,
The drain second metal conductor layer has a drain bonding pad portion,
The second metal conductor layer for the gate is an insulated gate type field effect transistor having a bonding pad portion for the gate as a unit block,
A plurality of insulated gate field effect transistors of the unit block are arranged on the main surface of the semiconductor layer.
１…P型低抵抗Ｓｉ基板（半導体基板）、２…P型高抵抗Ｓｉエピタキシャル層（半導体層）、３…P型ソース打抜き領域（リーチスルー層）、４…P型コンタク領域、５…P型ウエル領域（パンチスルーストッパ層ＰＷ）、６…ゲート絶縁膜、７…ゲート電極、８…低不純物濃度を有するN型ドレインオフセット領域（ＮＭ）、９…高不純物濃度を有するN型ドレイン領域、層層４がゲート酸化膜、１０…高不純物濃度を有するN型ソース領域、Ｐ１…導体プラグ、２０…第１絶縁膜（層間絶縁膜）、Ｍ１…導体層（第１層配線）、３０…第２絶縁膜（層間絶縁膜）、Ｍ２…配線層（第２層配線）、４０…表面保護膜、Ｓ１…ソース電極（配線）、Ｓ２…裏面ソース電極。
DESCRIPTION OF
Claims (99)
上記半導体基板の上面に形成された第１導電型の半導体層と、
上記半導体層の主面一部に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第１導電型とは反対の第２導電型の第１、第２領域と、上記第２領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、
上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、
上記半導体層の主面他部に第１領域および上記半導体基板に接するように形成された第１導電型のリーチスルー層と、
上記ゲート電極、上記第１領域、上記第２領域および上記リーチスルー層上を覆う第１絶縁膜と、
上記第１絶縁膜内に設けられた開口を介して上記第１領域、上記第２領域の高濃度領域および上記リーチスルー層にそれぞれ接続された、第１導体プラグ、第２導体プラグおよび第３導体プラグと、
上記第１導体プラグと第３プラグとに接続された第１導体層、および上記第２導体プラグに接続された第２導体層と、そして
上記半導体基板の下面に接続された第３導体層とから成ることを特徴とする半導体装置。 A first conductivity type semiconductor substrate;
A first conductivity type semiconductor layer formed on the upper surface of the semiconductor substrate;
A first and second regions of a second conductivity type opposite to the first conductivity type, which are located on a part of the main surface of the semiconductor layer and separated from each other with a region where a channel is formed therebetween; The two regions include a low-concentration region in contact with a region where a channel is formed and a high-concentration region in contact with the low-concentration region.
A gate electrode formed above the channel region via a gate insulating film;
A first conductivity type reach-through layer formed at the other part of the main surface of the semiconductor layer so as to be in contact with the first region and the semiconductor substrate;
A first insulating film covering the gate electrode, the first region, the second region, and the reach-through layer;
A first conductive plug, a second conductive plug, and a third conductive plug connected to the first region, the high-concentration region of the second region, and the reach-through layer through openings provided in the first insulating film, respectively; A conductor plug,
A first conductor layer connected to the first conductor plug and the third plug, a second conductor layer connected to the second conductor plug, and a third conductor layer connected to a lower surface of the semiconductor substrate. A semiconductor device comprising:
上記絶縁ゲート電界効果トランジスタは、
素子分離領域により区画された上記半導体層の第１主面部に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第１導電型とは反対の第２導電型の第１、第２領域と、上記第２領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、
上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、
上記第１主面部の一部に第１領域および上記半導体基板に接するように形成された第１導電型の第１リーチスルー層と、
上記ゲート電極、上記第１領域、上記第２領域および上記第１リーチスルー層上を覆う第１絶縁膜と、
上記第１絶縁膜内に設けられた開口を介して上記第１領域、上記第２領域の高濃度領域および上記第１リーチスルー層にそれぞれ接続された、第１導体プラグ
、第２導体プラグおよび第３導体プラグと、
上記第１導体プラグと第３プラグとに接続された第１導体層、および上記第２導体プラグに接続された第２導体層と、そして
上記半導体基板の下面に接続された第３導体層とから成り、
上記保護ダイオードは、
素子分離領域により区画された上記半導体層の第２主面部に形成された第２導電型の第３領域と、
上記第３領域内に形成された第１導電型の第４領域および第５領域とから成り
、上記第４領域、上記第３領域および上記第５領域とで構成されたバック・ツー
・バック・ダイオードであることを特徴とする半導体装置。 An insulated gate field effect transistor and a gate for protecting the transistor are connected to a semiconductor body including a semiconductor substrate of the first conductivity type and a semiconductor layer of the first conductivity type formed on the upper surface of the semiconductor substrate. A semiconductor device comprising a protection diode and
The insulated gate field effect transistor,
First and second conductive types, opposite to the first conductive type, are located on the first main surface of the semiconductor layer defined by the element isolation region and separated from each other with a region where a channel is formed therebetween. A second region, the second region includes a low-concentration region in contact with a region where a channel is formed, and a high-concentration region in contact with the low-concentration region;
A gate electrode formed above the channel region via a gate insulating film;
A first reach-through layer of a first conductivity type formed on a part of the first main surface portion so as to be in contact with the first region and the semiconductor substrate;
A first insulating film covering the gate electrode, the first region, the second region, and the first reach-through layer;
A first conductive plug, a second conductive plug, and a first conductive plug connected to the first region, the high-concentration region of the second region, and the first reach-through layer via openings provided in the first insulating film, respectively; A third conductor plug;
A first conductor layer connected to the first conductor plug and the third plug, a second conductor layer connected to the second conductor plug, and a third conductor layer connected to a lower surface of the semiconductor substrate. Consisting of
The protection diode,
A third region of a second conductivity type formed on a second main surface portion of the semiconductor layer defined by the element isolation region;
The fourth region and the fifth region of the first conductivity type are formed in the third region, and the back-to-back region includes the fourth region, the third region, and the fifth region. A semiconductor device, which is a diode.
上記基板の一方の主面に位置された、上記基板よりも低不純物濃度を有するＰ型シリコン半導体層と、
上記半導体層の主面内に互いに離間して設けられた、第１のＮ型領域および第２のＮ型領域と、
上記半導体層の主面内の上記第１のＮ型領域および第２のＮ型領域の間であって、上記第１のＮ型領域から離間し、そして上記第２のＮ型領域に接して位置された、上記第２のＮ型領域よりも低不純物濃度を有する第３のＮ型領域と、
上記第１のＮ型領域と上記第３のＮ型領域との間に位置し、チャネルが形成される上記半導体層の主面上であって、端部が上記第１領域および上記第３領域をそれぞれオーバラップし、かつ上記第１領域および上記第３領域上にそれぞれ終端するように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、
上記第１のＮ型領域と上記第３のＮ型領域との間に位置した上記半導体層内の不純物濃度分布が、上記半導体層の表面から上記半導体基板に向かって増加するＰ型分布域と、上記Ｐ型分布域に重なり、上記半導体層の表面から上記半導体基板に向かって減少するＮ型分布域とで構成されたことを特徴とする半導体装置。 A P-type silicon semiconductor substrate;
A P-type silicon semiconductor layer located on one main surface of the substrate and having a lower impurity concentration than the substrate;
A first N-type region and a second N-type region provided apart from each other in the main surface of the semiconductor layer;
Between the first N-type region and the second N-type region in the main surface of the semiconductor layer, separated from the first N-type region, and in contact with the second N-type region. A third N-type region having a lower impurity concentration than the second N-type region,
The first N-type region and the third N-type region are located between the first N-type region and the third N-type region. And a gate electrode provided via a gate insulating film so as to overlap each other and terminate on the first region and the third region, respectively.
A first electrode and a second electrode connected to the first region and the second region, respectively; and a third electrode connected to the other main surface of the semiconductor substrate opposite to the one main surface. Have
An impurity concentration distribution in the semiconductor layer located between the first N-type region and the third N-type region is a P-type distribution region that increases from the surface of the semiconductor layer toward the semiconductor substrate. A N-type distribution region overlapping the P-type distribution region and decreasing from the surface of the semiconductor layer toward the semiconductor substrate.
上記基板の一方の主面に位置された、上記基板よりも低不純物濃度を有するＰ型シリコン半導体層と、
上記半導体層の主面内に互いに離間して設けられた、第１のＮ型領域および第２のＮ型領域と、
上記半導体層の主面内の上記第１のＮ型領域および第２のＮ型領域の間であって、上記第１のＮ型領域から離間し、そして上記第２のＮ型領域に接して位置された、上記第２のＮ型領域よりも低不純物濃度を有する第３のＮ型領域と、
上記第１のＮ型領域と上記第３のＮ型領域との間に位置し、チャネルが形成される上記半導体層の主面上であって、端部が上記第１領域および上記第３領域をそれぞれオーバラップし、かつ上記第１領域および上記第３領域上にそれぞれ終端するように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、
上記第１のＮ型領域と上記第３のＮ型領域との間に位置した上記半導体層内の不純物濃度分布が、上記半導体層の表面から上記半導体基板に向かって増加するＰ型分布域と、上記Ｐ型分布域に重なり、上記半導体層の表面から離れた内部において不純物濃度のピークを有するＮ型分布域とで構成されたことを特徴とする半導体装置。 A P-type silicon semiconductor substrate;
A P-type silicon semiconductor layer located on one main surface of the substrate and having a lower impurity concentration than the substrate;
A first N-type region and a second N-type region provided apart from each other in the main surface of the semiconductor layer;
Between the first N-type region and the second N-type region in the main surface of the semiconductor layer, separated from the first N-type region, and in contact with the second N-type region. A third N-type region having a lower impurity concentration than the second N-type region,
The first N-type region and the third N-type region are located between the first N-type region and the third N-type region. And a gate electrode provided via a gate insulating film so as to overlap each other and terminate on the first region and the third region, respectively.
A first electrode and a second electrode connected to the first region and the second region, respectively; and a third electrode connected to the other main surface of the semiconductor substrate opposite to the one main surface. Have
An impurity concentration distribution in the semiconductor layer located between the first N-type region and the third N-type region is a P-type distribution region that increases from the surface of the semiconductor layer toward the semiconductor substrate. A N-type distribution region which overlaps the P-type distribution region and has an impurity concentration peak inside the region remote from the surface of the semiconductor layer.
上記半導体基板の一方の主面に位置された、上記半導体基板よりも低不純物濃度を有する第１導電型の半導体層と、
上記半導体層の主面内に互いに離間して設けられた、上記第１導電型とは反対の第２導電型の第１領域および第２領域と、
上記半導体層の主面内の上記第１領域および第２領域の間であって、上記第１領域から離間し、そして上記第２領域に接して位置された、上記第１領域よりも低不純物濃度を有する第３領域と、
上記第１領域と上記第３領域との間に位置した上記半導体層の主面上であって
、一部が上記第１領域および上記第３領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、
上記第１領域と上記第３領域との間に位置した上記半導体層の主面には、上記第３領域内に終端する第１導電型の第４領域が選択的に形成され、
上記ゲート電極下に位置する上記第４領域内に、上記第３領域よりも深い位置に上記第４領域の表面不純物濃度よりも高い不純物濃度を有する第１導電型のポケット層を有することを特徴とする半導体装置。 A first conductivity type semiconductor substrate;
A first conductivity type semiconductor layer having a lower impurity concentration than the semiconductor substrate, located on one main surface of the semiconductor substrate;
A first region and a second region of a second conductivity type opposite to the first conductivity type, which are provided separately from each other in a main surface of the semiconductor layer;
A lower impurity than the first region, between the first region and the second region in the main surface of the semiconductor layer, separated from the first region, and positioned in contact with the second region; A third region having a density;
A gate insulating film is formed on the main surface of the semiconductor layer located between the first region and the third region so that a part thereof overlaps the first region and the third region, respectively. A gate electrode provided through
A first electrode and a second electrode connected to the first region and the second region, respectively; and a third electrode connected to the other main surface of the semiconductor substrate opposite to the one main surface. Have
On the main surface of the semiconductor layer located between the first region and the third region, a fourth region of the first conductivity type that terminates in the third region is selectively formed,
In the fourth region located below the gate electrode, a pocket layer of a first conductivity type having an impurity concentration higher than a surface impurity concentration of the fourth region is provided at a position deeper than the third region. Semiconductor device.
。 24. The semiconductor device according to claim 23, wherein the first semiconductor layer is provided with a first conductivity type fifth region in contact with the first region and the semiconductor substrate.
上記半導体基板の一方の主面に位置された、上記半導体基板よりも低不純物濃度を有する第１導電型の半導体層と、
上記半導体層の主面内に互いに離間して設けられた、上記第１導電型とは反対の第２導電型の第１領域および第２領域と、
上記半導体層の主面内の上記第１領域および第２領域の間であって、上記第１領域から離間し、そして上記第２領域に接して位置された、上記第１領域よりも低不純物濃度を有する第３領域と、
上記第１領域と上記第３領域との間に位置した上記半導体層の主面上であって
、一部が上記第１領域および上記第３領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、
上記第３領域とゲート電極とがオーバーラップしている間に存在するゲート絶縁膜の第１膜厚が上記第１領域と上記第３領域との間に位置した上記半導体層の主面上におけるゲート絶縁膜の第２膜厚よりも大きいことを特徴とする半導体装置。 A first conductivity type semiconductor substrate;
A first conductivity type semiconductor layer having a lower impurity concentration than the semiconductor substrate, located on one main surface of the semiconductor substrate;
A first region and a second region of a second conductivity type opposite to the first conductivity type, which are provided separately from each other in a main surface of the semiconductor layer;
A lower impurity than the first region, between the first region and the second region in the main surface of the semiconductor layer, separated from the first region, and positioned in contact with the second region; A third region having a density;
A gate insulating film is formed on the main surface of the semiconductor layer located between the first region and the third region so that a part thereof overlaps the first region and the third region, respectively. A gate electrode provided through
A first electrode and a second electrode connected to the first region and the second region, respectively; and a third electrode connected to the other main surface of the semiconductor substrate opposite to the one main surface. Have
The first thickness of the gate insulating film existing while the third region and the gate electrode overlap each other has a first thickness on the main surface of the semiconductor layer located between the first region and the third region. A semiconductor device characterized by being larger than the second thickness of the gate insulating film.
。 31. The semiconductor device according to claim 30, wherein the first semiconductor layer is provided with a first conductivity type fifth region in contact with the first region and the semiconductor substrate.
(2)上記半導体基体の一方の主面に位置された、上記半導体基体よりも低不純
物濃度を有する第１導電型の半導体層と、
(3)上記半導体層の主面内に互いに離間して設けられた、上記第１導電型とは
反対の第２導電型の第１領域および第２領域と、
(4)上記半導体層の主面内の上記第１領域および第２領域の間であって、上記
第１領域から離間し、そして上記第２領域に接して位置された、上記第１領域よりも低不純物濃度を有する第３領域と、
(5)上記第１領域と上記第３領域との間に位置した上記半導体層の主面上であって、一部が上記第１領域および上記第３領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、
(6)上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして
(7)上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、
上記第３領域とゲート電極とがオーバーラップしている間にバーズビークが存在し、
上記第３領域表面の不純物濃度は、上記第２領域の不純物濃度にほぼ等しいか
、もしくはそれ以上であることを特徴とする半導体装置。 (1) a semiconductor substrate of the first conductivity type;
(2) a first conductivity type semiconductor layer having a lower impurity concentration than the semiconductor substrate, which is located on one main surface of the semiconductor substrate;
(3) a first region and a second region of a second conductivity type opposite to the first conductivity type provided apart from each other in the main surface of the semiconductor layer;
(4) between the first region and the second region in the main surface of the semiconductor layer, apart from the first region, and from the first region located in contact with the second region; A third region having a low impurity concentration,
(5) A gate on the main surface of the semiconductor layer located between the first region and the third region such that a part thereof overlaps the first region and the third region, respectively. A gate electrode provided via an insulating film;
(6) a first electrode and a second electrode connected to the first region and the second region, respectively; and (7) a first electrode connected to the other main surface opposite to the one main surface of the semiconductor substrate. And a third electrode,
A bird's beak exists while the third region and the gate electrode overlap,
A semiconductor device, wherein the impurity concentration on the surface of the third region is substantially equal to or higher than the impurity concentration of the second region.
表面からの深さが０．００５μｍ以内に分布していることを特徴とする半導体装置。 41. The semiconductor device according to claim 39, wherein the impurity concentration on the surface of the third region is distributed within a depth of 0.005 [mu] m from the surface.
上記半導体層の主面内に互いに離間して設けられた、上記第１導電型とは反対の第２導電型の第１領域および第２領域と、
上記半導体層の主面内の上記第１領域および第２領域の間であって、上記第１領域から離間し、そして上記第２領域に接して位置された、上記第１領域よりも低不純物濃度を有する第３領域と、
上記第１領域と上記第３領域との間に位置した上記半導体層の主面上であって
、一部が上記第１領域および上記第３領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、そして、
上記ゲート絶縁膜下の上記半導体層内に形成された第１導電型のウエル領域とを有し、
上記第３領域とゲート電極とがオーバーラップしている間に存在するゲート絶縁膜の第１膜厚が、上記第１領域と上記第３領域との間に位置した上記半導体層の主面上におけるゲート絶縁膜の第２膜厚よりも厚く形成され、上記第３領域は浅い高濃度領域と深い低濃度領域とから成ることを特徴とする半導体装置。 A substrate on which a first conductivity type semiconductor layer having a low impurity concentration is formed on a main surface;
A first region and a second region of a second conductivity type opposite to the first conductivity type, which are provided separately from each other in a main surface of the semiconductor layer;
A lower impurity than the first region, between the first region and the second region in the main surface of the semiconductor layer, separated from the first region, and positioned in contact with the second region; A third region having a density;
A gate insulating film is formed on the main surface of the semiconductor layer located between the first region and the third region so that a part thereof overlaps the first region and the third region, respectively. A gate electrode provided through, and
A first conductivity type well region formed in the semiconductor layer below the gate insulating film;
The first film thickness of the gate insulating film existing while the third region and the gate electrode overlap each other is equal to or greater than the main surface of the semiconductor layer located between the first region and the third region. Wherein the third region comprises a shallow high-concentration region and a deep low-concentration region.
上記半導体基板の主面上に形成された第１導電型を持つ半導体層と、
上記半導体層主面に互いに離間されて位置した、上記第１導電型とは反対の第２導電型を持つ第１および第２領域と、
上記第１領域と第２領域との間に位置した上記半導体層主面内であって、上記第１領域から離間し、上記第２領域に接するように形成された第２導電型の第３領域と、
上記第１領域と上記第３領域との間のチャネル領域となる上記半導体層の主面に設けられたゲート酸化膜と、
上記ゲート酸化膜上に設けられたゲート導体層と、
上記第１領域に接続された第１導体層と、
上記第２領域に接続された第２導体層と、そして、
上記半導体基板の裏面に接続された第３導体層とから成り、
上記第１領域と上記ゲート絶縁膜との間に位置する第１ゲート酸化膜および上記第３領域と上記ゲート絶縁膜との間に位置する第２ゲート酸化膜のそれぞれの膜厚が上記チャネル領域となる半導体層の主面に設けられた第３ゲート酸化膜の膜厚よりも大きいことを特徴とする半導体装置。 A semiconductor substrate;
A semiconductor layer having a first conductivity type formed on a main surface of the semiconductor substrate;
First and second regions having a second conductivity type opposite to the first conductivity type, which are located apart from each other on the semiconductor layer main surface;
A third conductive type third conductive layer formed in the main surface of the semiconductor layer located between the first region and the second region, separated from the first region, and formed in contact with the second region. Area and
A gate oxide film provided on a main surface of the semiconductor layer to be a channel region between the first region and the third region;
A gate conductor layer provided on the gate oxide film,
A first conductor layer connected to the first region,
A second conductor layer connected to the second region, and
A third conductor layer connected to the back surface of the semiconductor substrate,
The first gate oxide film located between the first region and the gate insulating film and the second gate oxide film located between the third region and the gate insulating film have respective thicknesses of the channel region. A third gate oxide film provided on a main surface of a semiconductor layer to be formed.
。 47. The semiconductor device according to claim 46, wherein the first semiconductor layer is provided with a first conductivity type fifth region in contact with the first region and the semiconductor substrate.
上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、
上記それぞれの金属プラグに第１の金属導体層が接続され、
上記第１の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第１の金属導体層のうちドレイン用のそれぞれの第１の金属導体層に対し、ドレイン用の第２の金属導体層が共通接続され、
上記層間絶縁膜に設けられたソース接続用開口を通して、上記第１の金属導体層のうちソース用のそれぞれの第１の金属導体層に対し、ソース用の第２の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第１の金属導体層のうちゲート用のそれぞれの第１の金属導体層に対し、ゲート用の第２の金属導体層が共通接続され、
上記ドレイン用の第２の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第２の金属導体層はゲート用のボンデイングパッド部を有することを特徴とする絶縁ゲート型半導体装置。 A plurality of channel regions on the main surface of the semiconductor layer; a drain region and a source region provided with the respective channel regions interposed therebetween; and a gate electrode conductor provided on the respective channel region surfaces with a gate insulating film interposed therebetween. An insulated gate semiconductor device comprising:
A metal plug is connected to a main surface of each of the drain region and each of the source regions,
A first metal conductor layer is connected to each of the metal plugs,
An interlayer insulating film is coated on the first metal conductor layer,
Through the drain connection opening provided in the interlayer insulating film located on the metal plug connected to the drain region, the first metal conductor layer of the first metal conductor layer is connected to each of the drain first metal conductor layers. The second metal conductor layer for drain is commonly connected,
Through a source connection opening provided in the interlayer insulating film, a source second metal conductor layer is commonly connected to each of the source first metal conductor layers of the first metal conductor layer. ,
Through the gate connection opening provided in the interlayer insulating film, the second metal conductor layer for the gate is commonly connected to each of the first metal conductor layers for the gate in the first metal conductor layer. ,
The drain second metal conductor layer has a drain bonding pad portion,
The insulated gate semiconductor device, wherein the second metal conductor layer for a gate has a bonding pad portion for the gate.
。 57. The second metal conductor layer for a different source according to claim 56, wherein a second metal conductor layer for a source different from the second metal conductor layer for the source is arranged near the gate pad portion. And another penetrating layer having the same configuration as the penetrating layer is provided in the semiconductor layer, and the second metal conductor layer for the different source is electrically connected to the other penetrating layer. An insulated gate semiconductor device characterized in that:
上記ドレイン用の第１の金属導体層および上記ソース用の第１の金属導体層は上記ゲート用の第１の金属導体層に沿ってそれぞれ配置され、
上記ドレイン用の第２の金属導体層は上記ドレイン用の第１の金属導体層上に位置して上記ドレイン用の第１の金属導体層に沿って配置され、
上記ソース用の第２の金属導体層は上記ソース用の第１の金属導体層上に位置して上記ソース用の第１の金属導体層に沿って配置されていることを特徴とする絶縁ゲート型半導体装置。 60. The gate metal conductor layer according to claim 59, wherein the first metal conductor layer for the gate is arranged along the gate electrode conductor layer,
The first metal conductor layer for the drain and the first metal conductor layer for the source are arranged along the first metal conductor layer for the gate, respectively.
The second metal conductor layer for the drain is located on the first metal conductor layer for the drain and is arranged along the first metal conductor layer for the drain,
The insulated gate, wherein the second metal conductor layer for the source is located on the first metal conductor layer for the source and is disposed along the first metal conductor layer for the source. Type semiconductor device.
上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、
上記それぞれの金属プラグに第１の金属導体層が接続され、
上記第１の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第１の金属導体層のうちドレイン用のそれぞれの第１の金属導体層に対し、ドレイン用の第２の金属導体層が共通接続され、
上記層間絶縁膜に設けられたソース接続用開口を通して、上記第１の金属導体層のうちソース用のそれぞれの第１の金属導体層に対し、ソース用の第２の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第１の金属導体層のうちゲート用のそれぞれの第１の金属導体層に対し、ゲート用の第２の金属導体層が共通接続され、
上記ドレイン用の第２の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第２の金属導体層はゲート用のボンデイングパッド部を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、
上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体チップの主面に複数配置されていることを特徴とする絶縁ゲート型半導体装置。 A plurality of channel regions are provided on a main surface of a semiconductor chip having a semiconductor layer, a drain region and a source region provided with the respective channel regions interposed therebetween, and provided on the respective channel region surfaces via a gate insulating film. An insulated gate semiconductor device having a gate electrode conductor layer,
A metal plug is connected to a main surface of each of the drain region and each of the source regions,
A first metal conductor layer is connected to each of the metal plugs,
An interlayer insulating film is coated on the first metal conductor layer,
Through the drain connection opening provided in the interlayer insulating film located on the metal plug connected to the drain region, the first metal conductor layer of the first metal conductor layer is connected to each of the drain first metal conductor layers. The second metal conductor layer for drain is commonly connected,
Through a source connection opening provided in the interlayer insulating film, a source second metal conductor layer is commonly connected to each of the source first metal conductor layers of the first metal conductor layer. ,
Through the gate connection opening provided in the interlayer insulating film, the second metal conductor layer for the gate is commonly connected to each of the first metal conductor layers for the gate in the first metal conductor layer. ,
The drain second metal conductor layer has a drain bonding pad portion,
The second metal conductor layer for the gate is an insulated gate type field effect transistor having a bonding pad portion for the gate as a unit block,
A plurality of insulated gate field effect transistors of the unit block are arranged on a main surface of the semiconductor chip.
上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、
上記それぞれの金属プラグに第１の金属導体層が接続され、
上記第１の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第１の金属導体層のうちドレイン用のそれぞれの第１の金属導体層に対し、ドレイン用の第２の金属導体層が共通接続され、
上記層間絶縁膜に設けられたソース接続用開口を通して、上記第１の金属導体層のうちソース用のそれぞれの第１の金属導体層に対し、ソース用の第２の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第１の金属導体層のうちゲート用のそれぞれの第１の金属導体層に対し、ゲート用の第２の金属導体層が共通接続され、
上記ドレイン用の第２の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第２の金属導体層はゲート用のボンデイングパッド部を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、
上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体基板の主面に複数配置され、
上記単位ブロック間において、上記ゲート用の第１の金属導体層と上記ゲート用の第２の金属導体層とが接続されていることを特徴とする絶縁ゲート型半導体装置。 A plurality of channel regions are provided on a main surface of a semiconductor substrate having a semiconductor layer, a drain region and a source region provided with the respective channel regions interposed therebetween, and provided on the respective channel region surfaces via a gate insulating film. An insulated gate semiconductor device having a gate electrode conductor layer,
A metal plug is connected to a main surface of each of the drain region and each of the source regions,
A first metal conductor layer is connected to each of the metal plugs,
An interlayer insulating film is coated on the first metal conductor layer,
Through the drain connection opening provided in the interlayer insulating film located on the metal plug connected to the drain region, the first metal conductor layer of the first metal conductor layer is connected to each of the drain first metal conductor layers. The second metal conductor layer for drain is commonly connected,
Through a source connection opening provided in the interlayer insulating film, a source second metal conductor layer is commonly connected to each of the source first metal conductor layers of the first metal conductor layer. ,
Through the gate connection opening provided in the interlayer insulating film, the second metal conductor layer for the gate is commonly connected to each of the first metal conductor layers for the gate in the first metal conductor layer. ,
The drain second metal conductor layer has a drain bonding pad portion,
The second metal conductor layer for the gate is an insulated gate type field effect transistor having a bonding pad portion for the gate as a unit block,
A plurality of insulated gate field effect transistors of the unit block are arranged on the main surface of the semiconductor substrate,
An insulated gate semiconductor device, wherein the first metal conductor layer for the gate and the second metal conductor layer for the gate are connected between the unit blocks.
上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、
上記それぞれの金属プラグに第１の金属導体層が接続され、
上記第１の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第１の金属導体層のうちドレイン用のそれぞれの第１の金属導体層に対し、ドレイン用の第２の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第１の金属導体層のうちゲート用のそれぞれの第１の金属導体層に対し、ゲート用の第２の金属導体層が共通接続され、
上記ドレイン用の第２の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第２の金属導体層はゲート用のボンデイングパッド部を有し、
上記ドレイン領域は上記チャネル領域間に挟まれた共通ドレイン領域であり、上記ゲート電極用導体層はそれぞれ独立して設けられていることを特徴とする絶縁ゲート型半導体装置。 A plurality of channel regions are provided on a main surface of a semiconductor substrate having a semiconductor layer, a drain region and a source region provided with the respective channel regions interposed therebetween, and provided on the respective channel region surfaces via a gate insulating film. An insulated gate semiconductor device having a gate electrode conductor layer,
A metal plug is connected to a main surface of each of the drain region and each of the source regions,
A first metal conductor layer is connected to each of the metal plugs,
An interlayer insulating film is coated on the first metal conductor layer,
Through the drain connection opening provided in the interlayer insulating film located on the metal plug connected to the drain region, the first metal conductor layer of the first metal conductor layer is connected to each of the drain first metal conductor layers. The second metal conductor layer for drain is commonly connected,
Through the gate connection opening provided in the interlayer insulating film, the second metal conductor layer for the gate is commonly connected to each of the first metal conductor layers for the gate in the first metal conductor layer. ,
The drain second metal conductor layer has a drain bonding pad portion,
The gate second metal conductor layer has a gate bonding pad portion,
The insulated gate semiconductor device, wherein the drain region is a common drain region sandwiched between the channel regions, and the gate electrode conductor layers are provided independently of each other.
上記半導体層主面に選択的に上記リーチスルー層を形成するための不純物を導入する工程と、
熱酸化により上記半導体層主面に上記フィールド絶縁膜を選択的に形成するとともに、上記不純物を引き伸ばし、上記半導体基板に接する上記リーチスルー層を形成する工程と、
上記フィールド絶縁膜によって区画された素子形成領域に表面に上記ゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上に上記ゲート電極を形成する工程と、しかる後、
上記素子形成領域内に上記第１、第２領域に形成する工程とから成ることを特徴とする半導体装置の製造方法。 A first conductivity type semiconductor substrate, a first conductivity type semiconductor layer formed on the upper surface of the semiconductor substrate, a field insulating film formed on the main surface of the semiconductor layer to partition an element formation region, First and second regions of a second conductivity type opposite to the first conductivity type, which are located apart from each other across a region where a channel is formed in an element formation region, and the second region is a channel. A gate electrode formed of a low-concentration region in contact with a region in which a low-concentration region is formed, and a high-concentration region in contact with the low-concentration region. In a method of manufacturing a semiconductor device having a region and a first conductivity type reach-through layer formed to be in contact with the semiconductor substrate, an impurity for selectively forming the reach-through layer is introduced into the main surface of the semiconductor layer. The process of
A step of selectively forming the field insulating film on the semiconductor layer main surface by thermal oxidation, stretching the impurity, and forming the reach-through layer in contact with the semiconductor substrate;
Forming the gate insulating film on the surface of an element forming region partitioned by the field insulating film;
A step of forming the gate electrode on the gate insulating film, and thereafter,
Forming the first and second regions in the element formation region.
。 78. The method for manufacturing a semiconductor device according to claim 75, wherein in the step of forming the gate insulating film, an oxynitride film is formed by heat treatment in an oxygen atmosphere containing nitrogen.
(2)上記半導体層主面に上記半導体基板に到達するリーチスルー層を形成するための第１導電型の不純物を選択的に不純物を導入する工程と、
(3)熱酸化により上記半導体層主面に素子形成領域を区画するためのフィールド絶縁膜を選択的に形成する工程と、
(4)上記フィールド絶縁膜によって区画された素子形成領域に表面にゲート絶縁膜を形成する工程と、
(5)上記ゲート絶縁膜上にゲート電極を形成する工程と、
(6)上記素子形成領域内に第１導電型のオフセット領域を上記ゲート電極に対し自己整合形成する工程と、
(7)上記素子形成領域内に、上記ゲート電極に対し自己整合された第１導電型
の第１領域を、上記ゲート電極端から離間して上記オフセット領域に接し、そして上記オフセット領域よりも高不純物濃度を有する第１導電型の第２領域をそれぞれ形成する工程と、続いて
(8)上記素子形成領域を覆うように第１の絶縁膜を形成する工程と、
(9)上記第１の絶縁膜に、上記第１、第２領域主面および上記リーチスルー層
主面を露出するための開口をそれぞれ形成する工程と、
(10)上記開口内に、上記第１、第２領域主面および上記リーチスルー層に接続する第１、第２、第３金属プラグをそれぞれ形成する工程と、
(11)上記第１、第３金属プラグを互いに接続する第１導体層を、上記第２金属プラグに接続する第２導体層をそれぞれパターン形成する工程と、
(12)上記半導体基板の裏面に第３導体層を形成する工程とから成ることを特徴とする半導体装置の製造方法。 (1) a step of preparing a semiconductor substrate having a semiconductor layer of the first conductivity type on the main surface;
(2) a step of selectively introducing an impurity of the first conductivity type for forming a reach-through layer reaching the semiconductor substrate on the main surface of the semiconductor layer;
(3) a step of selectively forming a field insulating film for partitioning an element forming region on the semiconductor layer main surface by thermal oxidation,
(4) a step of forming a gate insulating film on the surface of the element forming region partitioned by the field insulating film,
(5) forming a gate electrode on the gate insulating film;
(6) a step of forming a first conductivity type offset region in the element formation region in self-alignment with the gate electrode;
(7) In the element formation region, a first region of a first conductivity type self-aligned to the gate electrode is separated from the end of the gate electrode, is in contact with the offset region, and is higher than the offset region. Forming a second region of a first conductivity type having an impurity concentration, and (8) forming a first insulating film so as to cover the element forming region;
(9) forming, in the first insulating film, openings for exposing the first and second region main surfaces and the reach through layer main surface, respectively;
(10) forming, in the opening, first, second, and third metal plugs connected to the first and second region main surfaces and the reach-through layer, respectively;
(11) a step of patterning a first conductor layer connecting the first and third metal plugs to each other and a step of patterning a second conductor layer connecting to the second metal plug;
(12) forming a third conductor layer on the back surface of the semiconductor substrate.
(13)上記第１導体層および上記第２導体層上に第２絶縁膜を被覆する工程と、
(14)上記第２絶縁膜に対し、上記第１導体プラグおよび上記第２導体プラグ上に位置し、上記第２絶縁膜に対してそれぞれ第１開口および第２開口を設ける工程と、
(15)上記第１開口を通して上記第１導体層に接続する第１配線層を、、上記第
２開口を通して上記第２導体層に接続する第２配線層をそれぞれパターン形成する工程とを含むことを特徴とする半導体装置の製造方法。 In claim 89, following the step (12),
(13) a step of coating a second insulating film on the first conductor layer and the second conductor layer;
(14) providing a first opening and a second opening in the second insulating film, the first opening and the second opening being located on the first conductor plug and the second conductor plug, respectively;
(15) a step of patterning a first wiring layer connected to the first conductor layer through the first opening and a step of patterning a second wiring layer connected to the second conductor layer through the second opening. A method for manufacturing a semiconductor device, comprising:
、ウエル領域を形成する工程を含むことを特徴とする半導体装置の製造方法。 90. The method of manufacturing a semiconductor device according to claim 89, further comprising a step of introducing a first conductivity type impurity to form a well region prior to the step (5).
とを特徴とする半導体装置の製造方法。 93. The method according to claim 92, wherein the well forming step is performed subsequent to the step (4).
とことを特徴とする半導体装置の製造方法。 90. The method for manufacturing a semiconductor device according to claim 89, wherein the first insulating film in the step (8) is a silicon nitride film.
領域主面に対して斜め方向より第１導電型の不純物をイオン打ち込みすることにより上記ゲート電極下に位置した埋め込み領域を形成する工程を含むことを特徴とする半導体装置の製造方法。 93. The buried layer located under the gate electrode by ion-implanting impurities of a first conductivity type into the well area obliquely with respect to the main surface of the element forming area after the step (5). A method for manufacturing a semiconductor device, comprising a step of forming a region.
および第２領域形成のために用いられたマスクを使用することを特徴とする半導体装置の製造方法。 96. The buried region forming step according to claim 96, wherein the burying region forming step is the first step in the step (7).
And a mask used for forming the second region.
半導体層を有する半導体基板の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有し、 上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、
上記それぞれの金属プラグに第１の金属導体層が接続され、
上記第１の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第１の金属導体層のうちドレイン用のそれぞれの第１の金属導体層に対し、ドレイン用の第２の金属導体層が共通接続され、
上記層間絶縁膜に設けられたソース接続用開口を通して、上記第１の金属導体層のうちソース用のそれぞれの第１の金属導体層に対し、ソース用の第２の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第１の金属導体層のうちゲート用のそれぞれの第１の金属導体層に対し、ゲート用の第２の金属導体層が共通接続され、
上記ドレイン用の第２の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第２の金属導体層はゲート用のボンデイングパッド部を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、
上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体層主面に複数配置されていることを特徴とする高周波モジュール。
A high-frequency module that constitutes an amplifier circuit by a plurality of semiconductor chips that constitute an insulated gate field effect transistor, wherein each of the semiconductor chips,
A plurality of channel regions are provided on a main surface of a semiconductor substrate having a semiconductor layer, a drain region and a source region provided with the respective channel regions interposed therebetween, and provided on the respective channel region surfaces via a gate insulating film. A conductive layer for a gate electrode, wherein a metal plug is connected to a main surface of each of the drain region and each of the source regions;
A first metal conductor layer is connected to each of the metal plugs,
An interlayer insulating film is coated on the first metal conductor layer,
Through the drain connection opening provided in the interlayer insulating film located on the metal plug connected to the drain region, the first metal conductor layer of the first metal conductor layer is connected to each of the drain first metal conductor layers. The second metal conductor layer for drain is commonly connected,
Through a source connection opening provided in the interlayer insulating film, a source second metal conductor layer is commonly connected to each of the source first metal conductor layers of the first metal conductor layer. ,
Through the gate connection opening provided in the interlayer insulating film, the second metal conductor layer for the gate is commonly connected to each of the first metal conductor layers for the gate in the first metal conductor layer. ,
The drain second metal conductor layer has a drain bonding pad portion,
The second metal conductor layer for the gate is an insulated gate type field effect transistor having a bonding pad portion for the gate as a unit block,
A high-frequency module, wherein a plurality of insulated gate field effect transistors of the unit block are arranged on the main surface of the semiconductor layer.
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| JP2003320603A JP2004096118A (en) | 2003-09-12 | 2003-09-12 | Semiconductor device and its manufacturing method |
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Cited By (2)
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|---|---|---|---|---|
| FR2911005A1 (en) * | 2006-12-27 | 2008-07-04 | St Microelectronics Sa | MOS transistor for switching antenna, has conductive elements divided into two set of fingers that are partially extended on doped areas corresponding to one of terminals respectively, where fingers are partially intercalated on one another |
| JP2008211215A (en) * | 2007-02-27 | 2008-09-11 | Samsung Electronics Co Ltd | Multi-finger transistor |
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2003
- 2003-09-12 JP JP2003320603A patent/JP2004096118A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2911005A1 (en) * | 2006-12-27 | 2008-07-04 | St Microelectronics Sa | MOS transistor for switching antenna, has conductive elements divided into two set of fingers that are partially extended on doped areas corresponding to one of terminals respectively, where fingers are partially intercalated on one another |
| US7829958B2 (en) | 2006-12-27 | 2010-11-09 | Stmicroelectronics S. A. | MOS transistor capable of withstanding significant currents |
| JP2008211215A (en) * | 2007-02-27 | 2008-09-11 | Samsung Electronics Co Ltd | Multi-finger transistor |
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