JP2004087524A - Circuit board and electronic apparatus employing it - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、小型なLC回路を有する回路基板、およびこの回路基板を用いた電子機器に関するものである。
【0002】
【従来の技術】
近年、電子機器の小型化の要求に伴い、インダクタ・キャパシタを含むLC回路の小型化が求められている。従来LC回路を回路基板に形成する際、インダクタ・キャパシタの個別部品を用いたり、一つの配線パターンでインダクタとキャパシタを形成するLC複合部品を用いたりして回路を実現することが行われてきた。
【0003】
インダクタ・キャパシタをそれぞれ個別部品として回路を実現する例としては、図29に示されるような特開2001−267128に開示されたものがある。図29(a)は回路図、図29(b)は積層工法を用いたときの構造斜視図を示したものである。図29(a)において、1,2,3は入出力端子、4,5,6はインダクタ、7,8,9はコンデンサであり、インダクタ4とコンデンサ7およびインダクタ6およびコンデンサ9は所望の周波数において共振するように設定されて合波・分波器として動作する。一方、図29(b)は図29(a)に示した回路を具現化したときの一例で、10は誘電体シート、11,13はスパイラルパターン、12a,12b,14はコンデンサパターンである。同図において、スパイラルパターン13は図29(a)のインダクタ4に相当し、スパイラルパターン11は図1のインダクタ6に相当したものである。この特開2001−267128号公報に開示されている技術は、スパイラルインダクタとこれに対向するコンデンサとの組合せを2つ以上有し、該スパイラルインダクタの巻き方向を同一にすることで、減衰特性およびフィルタ間のアイソレーション特性に優れた高周波積層電子部品を得るものである。
【0004】
インダクタとキャパシタの複合部品の例としては、特開平11−330888、特開平8−18377に開示されたものがある。
【0005】
図30は特開平11−330888に開示された分布定数型のフィルタ回路である。図30(a)は積層構造図、図30(b)はその平面図、図30(c)はラインの重なり部分の等価回路図である。図30において、1a〜1hは絶縁層、2a〜2d、3a〜3dはそれぞれ第1、第2の導体2、3を構成する導体層、4a〜4fは絶縁層1b〜1gに設けられた第1の導体の導体層2a〜2d間接続用のビアホール、5a〜5fは絶縁層1c〜1hに設けられた第2の導体の導体層3a〜3d間接続用のビアホールである。図30(b)に示すように、第1の導体2の導体層2a〜2dは直線部gと傾斜部hとからなる。また、第2の導体3の導体層3a〜3dも直線部iと傾斜部jとからなる。
【0006】
第1の導体2の導体層2b、第2の導体3の導体層3bの各直線部g、i間は互いに対向することにより、図30(c)に示すキャパシタ20を形成する。また、第1、第2の導体層2a〜2d、3a〜3dそれぞれが、図30(c)に示すインダクタ2、3として機能する。特開平11−330888号公報に開示されている技術は、分布定数型の積層型コモンモードフィルタに関するものであり、第1の導体、第2の導体をそれぞれ2層以上の導体層により形成して積層方向に対向させる事により、導体パターンを形成する面積を広げることなく、積層方向に線路長を確保する事ができ、小型で、十分なインダクタンスを有する分布定数型の積層型コモンモードフィルタを実現できる。
【0007】
図31は特開平8−18377に開示された分布定数型のフィルタ回路の一例で、複数の絶縁体層から成る積層体内に、この絶縁体層を介して互いに対向しあう信号ライン導体コイルパターンとグランドライン導体コイルパターンを配置している。前記信号ライン導体コイルパターンは、グランドライン導体コイルパターンと互いに重なりあう四角形状部21と、四角形状部の一方側の端辺側から延びる2つのインダクタ導体部22、23とを有し、且つグランドライン導体コイルパターンは、信号ライン導体コイルパターンと互いに重なりあう四角形状部31と、四角形状部の他方側の端辺側から延びる2つのインダクタ導体部32、33とを有している分布定数型ノイズフィルタである。
【0008】
このフィルタ回路において、信号ライン導体コイルパターンの四角形状部21とグランドライン導体コイルパターンの四角形状部31とが絶縁体層を挟んで対向する部分がキャパシタを構成する。信号ライン導体コイルパターンとグランドライン導体コイルパターンともに、概略四角形状部の端辺より、2つのインダクタ導体部が延びている。従って、夫々のコイルパターンにおける自己インダクタンス値は、その2つのインダクタ導体部の長さで決定されることにより、1次減衰極、二次減衰極の個別の制御が比較的簡単な分布定数型ノイズフィルタを提供するものである。
【0009】
【発明が解決しようとする課題】
しかしながら、図29のようにインダクタやキャパシタをそれぞれ個別部品として回路基板に実装する方法では、実装面積が拡大するという問題が存在する。
また、基板上に形成するLC複合部品は分布定数型であり、インダクタンス・キャパシタンスが小さく、所望のインダクタンス・キャパシタンスを得るためには形状の大型化が避けられないという問題が存在する。
【0010】
例えば、図30に示すような直線形状の導体では、大きな値のインダクタンスを実現することは困難である。また図30において、二つの導体層の直線部g、iを対向電極とするキャパシタでは大きい容量を実現することも難しく、大容量を得ようとして直線部g、iの線路幅を広げるとインダクタンスが小さくなってしまう。このように、大きな容量値を持つインダクタンス・キャパシタンスを実現することがむずかしく、所定のインダクタンス・キャパシタンスを得るためには形状の大型化が避けられない
また、図31に示すような四角形状の導体を対向させただけのキャパシタでは、樹脂基板のような低誘電率の基板では大容量のキャパシタを得ることが難しく、形状の大型化が避けられない。
【0011】
本発明は、大容量のインダクタとキャパシタを有する複合部品を含む回路基板を提供し、回路基板の小型化を図ることを目的とする。
【0012】
【課題を解決するための手段】
本発明の回路基板は、回路基板にスパイラルインダクタを形成し、それぞれの最外周部が向かい合うように、あるいは近接するように配置してキャパシタを構成する。また、本発明では、そのスパイラルインダクタの最外周部にビアを接続してキャパシタンスを増大させることを特徴とする。
【0013】
本発明の回路基板は、スパイラル状に形成された少なくとも2つの配線パターンである第1の配線パターンと、第2の配線パターンとを有し、前記第1の配線パターンと前記第2の配線パターンのそれぞれの外周部が誘電体を介して対向して構成されるLC回路を含んで構成される。本構成により、該外周部間を対向電極とするキャパシタを構成することができる。
【0014】
さらに、本発明の回路基板は、前記外周部を、対向面において対向面積を大きくする形状として構成される。
【0015】
さらに、本発明の回路基板は、前記外周部を、対向面において凹凸を有する形状として構成される。
【0016】
さらに、前記第1の配線パターンの外周部と、前記第2の配線パターンの外周部との対向距離をキャパシタ容量が増加する距離に制御して構成される。
【0017】
さらに、本発明の回路基板は、前記第1の配線パターンおよび前記第2の配線パターンのそれぞれの前記外周部の形状をくし型にして構成される。
【0018】
さらに、本発明の回路基板は、前記第1の配線パターンおよび前記第2の配線パターンのそれぞれの前記外周部にビアを設けて構成される。この構成により、更なるキャパシタ容量の増大を実現できる。
【0019】
さらに、本発明の回路基板は、前記ビアを磁界の結合を阻害する磁気壁として構成する。
【0020】
さらに、本発明の回路基板は、前記第1の配線パターンおよび前記第2の配線パターンのそれぞれの外周部の少なくとも一部に対向する少なくともひとつの電極を有する構成とする。
【0021】
さらに、本発明の回路基板は、前記電極と、前記第1の配線パターンおよび前記第2の配線パターンのそれぞれの外周部の少なくとも一方とが、電気的に接続されて構成される。
【0022】
さらに、本発明の回路基板は、複数の前記電極を有し、該複数の電極が異なる配線層に配置されて構成される。
【0023】
さらに、本発明の回路基板は、前記複数の電極が、第1の配線パターンの外周部と電気的に接続された第1の電極と、前記第2の配線パターンの外周部と電気的接続された第2の電極とを含んで構成される。
【0024】
さらに、本発明の回路基板は、前記第1の配線パターンおよび前記第2の配線パターンのそれぞれの外周部が前記第1の配線パターンおよび前記第2の配線パターンのそれぞれを流れる電流の出力側とする構成とされる。この構成により、特にローパスフィルタに好適に適用できる。
【0025】
さらに、本発明の回路基板を電子機器に用いることにより、特に携帯型の電子機器などのような小型化を要求される電子機器において、小型化を実現できると共に、所望の特性を得ることができる。
【作用】
2つのスパイラル状に形成されたインダクタの最外周部を互いに向かい合うように、あるいは近接するように配置させ、互いを対向電極とするキャパシタを構成する。このように大きなインダクタンスを実現できるスパイラル状のインダクタを用いてキャパシタを構成することにより所望のインダクタンス・キャパシタンスを得ることができるLC回路を形成する事ができる。
【0026】
更に、スパイラルインダクタの最外周部にビアを形成したり、スパイラルインダクタの最外周部の電極パターンをくし型にしたり、スパイラルインダクタとは異なる層にインダクタの最外周部と重なり合うように対向電極を形成したりする事により対向面積を増やすことができ、キャパシタの容量を増大することができる。
【0027】
【発明の実施の形態】
(実施例1)
図1〜図5を参照して本発明の第一の実施例に関するLC回路を内蔵した基板を説明する。本実施例は回路基板の一つの層に二つのスパイラルインダクタを形成し、それぞれのスパイラルインダクタの最外周部にビアを形成し、最外周部同士が向かい合うように配置することによってキャパシタを構成するLC回路に関するものである。
【0028】
図1(a)に本発明のLC回路を内蔵した基板の斜視図を、図1(b)に上面図を示す。
【0029】
まず、構造について説明する。回路基板には、配線層が3層設けられ、各配線層間には、絶縁層が設けられているプリント基板を用いる。基板の第2の配線層において、LC回路の入力端子101と出力端子103との間にスパイラルインダクタ105を配置し、同様に入力端子102と出力端子104との間にスパイラルインダクタ106を配置する。二つのスパイラルインダクタは、内側の巻き始めを入力端子に接続し、外側の巻き終わりを出力端子に接続する。第3の配線層は入力端子とスパイラルの内側とを接続するブリッジに使用する。
【0030】
二つのスパイラルインダクタは、それぞれの最外周部に図1の107に示すような導電性のビアを形成する。そして、このビアを有する最外周部が対向するように二つのスパイラルインダクタを配置する。
【0031】
モジュールの入力端子101に入力された信号は、インダクタ105を通ってモジュールの出力端子103に出力される。同様に、入力端子102に入力された信号は、インダクタ106を通ってモジュールの出力端子104に出力される。
【0032】
次に、二つのインダクタの最外周部の電界の結合について説明する。図1(b)の線A−A’の断面を図2(a)に、図2(b)に本実施例の電界の結合を示す原理図を示す。二つのインダクタの最外周部が互いに配線の側面で対面しており、キャパシタ201を有する。このキャパシタの容量はインダクタの最外周部の長さ・線幅・電極厚み・インダクタ間距離を変化させることによって調整できる。さらに、向かい合うビア同士が対向電極となってキャパシタ202を構成する。このキャパシタの容量は、インダクタ外周部に形成されたビアの直径・ビアの本数・向かい合うビア同士の距離・プリント基板の絶縁層厚みによって決定されるビアの長さによって調整できる。
【0033】
インダクタ105のビア108とインダクタ106のビア107に挟まれるキャパシタ部203の部分の基板材料としては高誘電率材料を用い、基板のほかの部分には、通常プリント基板と材料として用いられるエポキシ樹脂等の材料を用いる。キャパシタ部に他の基板部分の材料よりも高い誘電率を有する材料を用いることにより、キャパシタの容量を増加することができる。また基板のその他の部分にキャパシタ部よりも誘電率が低い材料を用いることによって、インダクタの自己共振周波数とQ値を向上することができる。ここで、基板材料(例えば、エポキシ樹脂)よりも誘電率の高い材料としては、ガラスセラミックスなどが有る。しかし、基板の誘電率の選択はこの限りではなく、例えば、キャパシタ部とその他の部分に同じ誘電率の材料を使用してもよい。
【0034】
以上のように構成された本実施例のLC回路の動作について、図3を参照して説明する。
【0035】
回路の入力端子101と出力端子103の間にスパイラルインダクタ105が、入力端子102と出力端子104の間にスパイラルインダクタ106が直列に接続される。スパイラルインダクタ105と106の後段にはスパイラルの最外周部で形成されるキャパシタが並列に接続される。
【0036】
このように本実施例のLC回路は、二つの入力端子と出力端子の間にインダクタが一つずつ直列に接続され、インダクタの出力部にキャパシタが並列に接続される直列L−並列CのLC回路を構成する。しかし、接続の順序はこれに限らない。すなわち、入力端子と出力端子を入れ替えて、インダクタの入力部にキャパシタが並列に接続される並列C−直列LのLC回路として接続してもよい。整合回路や共振回路やフィルタ回路等では、これらの直列L−並列CのLC回路と、並列C−直列LのLC回路とを使い分けることで適用し得る。
【0037】
次に、二つのインダクタの磁気的な結合について、三つの例を挙げて説明する。
【0038】
磁気的な結合の一つ目の例を図4(a)を参照して説明する。図4(a)は基板の絶縁層厚みがスパイラルインダクタの大きさに対して薄く、ビアの長さが短い場合の磁界の結合を示す原理図である。入力端子101から正の電流をインダクタ105に入力すると、図4(a)において、インダクタ105の中央より左側に位置する伝送線路401には紙面の裏側から表に向かって電流が流れ、外側の伝送線路402には紙面の表から裏の向きに電流が流れる。これらの電流によってスパイラルインダクタ105の内側には、405に示す向きに磁界が発生する。同様に、入力端子102から正の電流をインダクタ106に入力すると、図4(a)において、インダクタ106の中央より右側に位置する伝送線路403には紙面の裏側から表に向かって電流が流れ、外側の伝送線路404には紙面の表から裏の向きに電流が流れる。これらの電流によって、スパイラルインダクタ106の内側には406に示す磁界が発生する。これら二つのインダクタに流れる電流が作る磁界は、磁界ループ407に示すように同じ方向になるため、互いに磁界を強めあう。
【0039】
このように、ビアの長さを短くした本実施例のLC回路の二つの入力端子101、102に同相の信号を入力した場合、それぞれのインダクタが作る磁束が同じ方向になるためインダクタを貫く磁束が強くなり、インダクタンスが大きくなる。すなわち、同相信号に対してはそれぞれのインダクタを単独で配置した場合よりも大きなインピーダンスを持つため、コモンモードノイズフィルタとして動作する。
【0040】
磁気的な結合の二つ目の例を図4(b)を参照して説明する。図4(b)は基板の絶縁層厚みがインダクタ大きさに対して厚く、ビアの長さが長い場合の磁界の結合を示す原理図である。この場合にも上の一つ目の例の場合と同じ向きに磁界が発生するが、ビア107、108が長いため磁気壁となって磁界を阻害する。したがって図4(b)に示すような磁界になり、図4(a)のような磁界ループは発生しない。したがって、インダクタ間の磁気的な結合は弱くなり十分なアイソレーションを有するLC回路として動作する。
【0041】
磁気的な結合の三つ目の例を図5を参照して説明する。上に上げた二つの例は二つのスパイラルインダクタを逆巻きに巻いた例であったが、3つ目の例は二つのスパイラルインダクタを同じ向きに巻いたものである。図5(a)は本例のLC回路を内蔵した基板の斜視図、図5(b)は図5(a)の線A−A’における基板の断面における磁界の原理図である。図5(a)はスパイラルインダクタの巻き方向を分かりやすくして図を見易くするため、スパイラルインダクタの最外周部に形成するビアを表示していない。
【0042】
図5(a)において、LC回路の入力端子501と出力端子503との間にスパイラルインダクタ506を配置し、同様に入力端子502と出力端子504との間にスパイラルインダクタ505を配置する。二つのスパイラルインダクタは、内側の巻き始めを入力端子に接続し、外側の巻き終わりを出力端子に接続する。
【0043】
この回路の入力端子501,502に正の電流を入力すると、図5(b)の507、508に示す向きに磁界が発生する。すなわち、二つの入力端子から同相信号を入力したとき、二つのインダクタのそれぞれの中央部には同じ向きに磁界が発生する。これによってインダクタ間の磁気的な結合が弱くなり、十分なアイソレーションを有するLC回路として動作する。
【0044】
次に、本実施例のLC回路を有する基板の製造方法を説明する。
【0045】
回路基板には樹脂材料であるプリント基板を用い、代表的な回路形成法であるサブトラクティブ法によってスパイラルインダクタなどの導体パターンを基板上に形成する。サブトラクティブ法とは銅張積層板からエッチングで不要部分を取り、必要とする導体を残す手法である。
【0046】
インダクタの最外周部に形成するビアはパネルめっき法によって形成する。パネルめっき法とはビア用の穴をドリルマシンなどであけた後にパネルを無電解銅めっきで穴の内側の絶縁面を導通化し、続いて全面を電解銅めっきによりめっきしてプリント配線板を製造する方式のものである。
【0047】
本実施例では回路基板には樹脂材料であるプリント基板を用い、これにサブトラクティブ法の一種であるパネルめっき法によって回路を形成した。しかし回路形成法はこれに限るものではなく、パターンめっき法などの他のサブトラクティブ法やアディティブ法などを用いても良い。また回路基板材料はプリント基板に限るものではなく、樹脂材料の他にセラミックやシリコン、ガラス、コンポジット材などの絶縁材料を基板として用いることができる。
【0048】
本実施例では二つのスパイラルインダクタの最外周部をキャパシタとして用いる例を示したが、スパイラルインダクタの数は2つに限らず、複数のインダクタを用いることができる。複数のインダクタを用いる一例として、3つのインダクタを用いた回路の上面図を図27に示す。二つ以上のインダクタを用いる場合でも、最外周部にビアを形成すればインダクタ同士の磁界の結合を妨げることができる。この場合、回路構成は図28の回路図のようになる。
【0049】
尚、本明細書の説明図面において、絶縁層や配線層などの層間の境界線は省略して示している。
【0050】
以下、実施例2以降についても、基板構成や基板の材料、キャパシタ形成部の基板材料などは、特に記載しない場合は、実施例1と同様である。
【0051】
(実施例2)
図6、図7を参照して本発明の第2の実施例を説明する。本実施例は、第一の実施例のLC回路を内蔵した基板において、スパイラルインダクタの最外周部の導体パターンがくし型構造を有している。図6に本実施例のLC回路を有する基板の上面図を示し、図6のスパイラルが向かい合う部分2201の拡大図を図7(a)に、実施例1のスパイラルが向かい合う部分の拡大図を図7(b)に示す。図7(b)のように長方形を向かい合わせた場合よりも、図7(a)のようなくし型構造は電極板間の対向面積を増大することができるため、インダクタ間の容量を増大することができる。このように、スパイラルインダクタの最外周部の長さを変化することなくインダクタ間に並列に挿入するキャパシタを増大することができる。
【0052】
(実施例3)
図8〜図14を参照して、本発明の第3の実施例を説明する。本実施例は異なる配線層に配置した二つのスパイラルインダクタをそれぞれの最外周部が重なり合うように配置し、それぞれのスパイラルの最外周部からビアを形成したLC回路である。
【0053】
まず構造について説明する。図8に本実施例のLC回路を内蔵した基板の斜視図を示す。本実施例は絶縁層を介して配線層4層が設けられた4層構造の基板を用いる。この基板の第1層と第4層の上面図を図9に示す。
【0054】
図10は図9のA−A’線における断面図である。スパイラルの外周部901、902が重なり合うようにインダクタ805と806を配置することにより、この対向部1001にキャパシタを構成する。この外周部901、902の配線幅はスパイラルのその他の部分よりも大きくしており、本実施例では幅をその他の部分の3倍にしている。これにより、キャパシタ容量を増大することができる。
【0055】
図11は図9の線B−B’における断面図である。第1層(表面層)にスパイラルインダクタ805の最外周線901が、第4層(裏面層)にスパイラルインダクタ806の最外周線902が形成されている。第一層のスパイラルインダクタの最外周線901と第3層との間にビア1101を複数形成し、同様に第4層のスパイラルインダクタの最外周線902と第2層との間にビア1102を複数形成し、ビア1101と1102を1本ずつ交互にくし型に配置する。
【0056】
このくし型のビアを含むスパイラルの最外周部の作用を説明する。まず、それぞれのスパイラルの最外周部901と902を対向電極とする並行平板キャパシタ1103が形成される。それに加えて、ビア1101と1102との間にも電界の結合が発生し、キャパシタ1104が形成される。キャパシタ1104の容量は、ビア1101と1102を数多く高密度に配置することによって大きくすることができる。このように、スパイラルの最外周部には2種類のキャパシタが形成される。
【0057】
本実施例の基板を厚み方向に2分割したときの断面図を図12に示す。本実施例では、スパイラルインダクタ805に接続したビア1101とスパイラルインダクタ806に接続したビア1102が一列に並んでいる。しかし、ビアの列は1列に限るものではなく、図13に示すように2列に配置するなど、複数列ビアを配置してもよい。ビアを一列に配置する場合には一つのビアが隣り合うビアと形成するキャパシタ1104は最大二つだけであるが、ビアを二列に配置すれば一つのビアが形成するキャパシタ1301は最大3つになり、全体の容量が増加する。このようにして、複数列ビアを配置することによってキャパシタの容量を増加することができる。
【0058】
このように、本実施例のLC回路を内蔵した基板は、スパイラルインダクタの最外周部を重ねあわせ、さらにそれぞれのスパイラルインダクタの最外周部にビアを形成することによってキャパシタを形成する。
【0059】
次に、このような構造のLC回路の動作について説明する。
【0060】
LC回路の入力端子801に入力された信号は、スパイラルインダクタ805を通ってLC回路の出力端子803に出力される。同様に、入力端子802に入力された信号は、スパイラルインダクタ806を通ってモジュールの出力端子804に出力される。
【0061】
第1の実施例と同様に、本実施例のLC回路は、回路の入力端子801と出力端子803の間にスパイラルインダクタ805が、入力端子802と出力端子804の間にスパイラルインダクタ806が直列に接続される。スパイラルインダクタ805と806の後段にはスパイラルインダクタの最外周部で形成されるキャパシタが並列に接続される。
【0062】
本実施例のLC回路を有する基板の製造方法を、図14を参照して説明する。本実施例の回路基板は一括積層型の4層のビルドアップ基板を用いる。図14(a)に示す片面銅張積層板に、エッチングによって回路パターンを形成する(図14(b))。スパイラルインダクタなどの回路パターンはこの工程によって形成される。次に、パターンの反対の樹脂面側にビアのための穴をレーザーによって形成する(図14(c))。この穴に金属ペーストを充填したものを図14(d)に示すように準備し、他の各層についてもそれぞれ絶縁層にビアを形成し、このビアに金属ペーストを充填するなどして図14(d)に示すように各層準備し、重ねて一括でプレスする(図14(e))。これにより、本実施例のLC回路を有する基板を製造する。
【0063】
本実施例では一括積層型のビルドアップ基板を用いたが、製造方法はこれに限るものではない。例えば、めっき接続方式やペースト接続方式によるビルドアップ基板を用いてもよい。
【0064】
また、実施例1の同一層に配置された二つのインダクタの磁気的な結合について説明したが、本実施例のように、異なる層に二つのインダクタを配した場合でも、実施例1と同様にコモンモードノイズフィルタとして動作させる事も可能である。また、図10におけるインダクタの外周部901の902と対向していない上面側及びインダクタ外周部901の901とは対向していない下面側に、さらに、磁気障壁となるようにビアを設けることで、インダクタ間の磁気的な結合を弱くする事により十分なアイソレーションを有するLC回路として動作させる事もできる。
【0065】
磁気的な結合については、他の実施例でも、磁気的な結合をするように構成したり、磁気障壁を設ける事によって、磁気的な結合を弱めたりするように構成したりする事が可能である事は言うまでもなく、適宜実施例の部分的な構成を組み合わせても実現できる。
【0066】
(実施例4)
図15〜図18を参照して、本発明の第4の実施例を説明する。本実施例は、第1の実施例のLC回路を内蔵した回路基板において、インダクタとは異なる層にスパイラルインダクタの最外周部と重なり合うように対向電極を配置したLC回路を含む回路基板に関するものである。
【0067】
図15に本発明のLC回路を内蔵した基板の展開斜視図を示し、図16に本実施例の基板の上面図を示す。回路基板は絶縁層を介して配線層が4層設けられた4層基板を用いており、第二配線層を図16(a)に、第四配線層を図16(b)に示す。
【0068】
第1の実施例では3層基板を用いたが本実施例では4層基板を用い、本実施例の第1〜第3層のパターンは第1の実施例と全く同じである。本実施例では第4配線層に、二つのスパイラルインダクタの最外周部と重なり合うように電極1501を配置している。
【0069】
この構造の電界の結合について説明する。図16の線A−A’における断面図および本実施例の電界の状態を示すための原理を図17に示す。第一の実施例と同様に二つのインダクタの最外周部とビアが互いに面しており、キャパシタ1701を構成する。さらに、インダクタ1502の最外周部1607と電極1501がキャパシタ1702を、インダクタ1503の最外周部1608と電極1501がキャパシタ1703を構成する。
【0070】
この構造のLC回路を内蔵した基板の動作を、図18を参照して説明する。
【0071】
端子1601への入力信号はインダクタ1502を介して端子1605に出力される。同様に、端子1602への出力信号はインダクタ1503を介して端子1606に出力される。インダクタの出口側には、インダクタの外周部で構成するキャパシタが並列に挿入される。このキャパシタは、インダクタの外周部同士とビア同士が直接結合したキャパシタ1701と、インダクタの外周部と電極1501で構成されるキャパシタ1702・1703が直列接続されたものとが、並列接続したものとして構成している。
【0072】
第1の実施例に対し、本実施例ではキャパシタ1702、1703を並列に付加している。これにより、インダクタ間の容量を増大することができる。
【0073】
(実施例5)
図19〜図22を参照して、本発明の第5の実施例を説明する。本実施例は、第4の実施例のLC回路を内蔵した回路基板において、インダクタとは異なる層に配置した対向電極と一方のスパイラルインダクタを、インダクタの最外周部に形成したビアで接続するLC回路を含む回路基板に関するものである。
【0074】
図19に本発明のLC回路を内蔵した基板の展開斜視図を示し、図20に本実施例の基板の上面図を示す。回路基板は4層基板を用いており、第二配線層を図20(a)に、第四配線層を図20(b)に示す。
【0075】
まず、構造について説明する。本実施例が第4の実施例と異なる点は、電極1501と一方のスパイラルインダクタ1503を、その最外周部に形成したビアを伸ばして接続している点である。第4の実施例の説明で用いた図15〜図18と本実施例の説明で用いる図19〜図22において、同じ構成要素には同じ参照番号をつけている。
【0076】
次に、電界の結合について説明する。図20の線A−A’の断面を図21(a)に、本実施例の電界の結合を示す原理図を図21(b)に示す。第一の実施例と同様に二つのインダクタの最外周部とビアが互いに面しており、キャパシタ1701を構成する。さらに、インダクタ1502の最外周部1607と電極1501を対向電極とするキャパシタ1702を構成する。
【0077】
この構造のLC回路を内蔵した基板の動作を、図22を参照して説明する。
端子1601への入力信号はインダクタ1502を介して端子1605に出力される。同様に、端子1602への出力信号はインダクタ1503を介して端子1606に出力される。インダクタの出口側には、インダクタの外周部で構成するキャパシタが並列に挿入される。このキャパシタは、インダクタの外周部同士とビア同士が直接結合したキャパシタ1701と、インダクタ1502の外周部と電極1501で構成されるキャパシタ1702を並列接続したものとして構成している。
【0078】
第4の実施例に対し、本実施例では図18におけるキャパシタ1703が短絡するため、インダクタ間の容量を増大することができる。例えば、図18のキャパシタ1702とキャパシタ1703が等しい容量である場合、キャパシタ1702とキャパシタ1703が直列接続で構成される部分の容量は、本実施例のキャパシタ1702の半分である。
【0079】
上記の例は4層基板を用いたが、3層基板を用いた場合の例を図23、図24に示す。図23は展開斜視図、図24は断面図である。3層基板を用いる場合には、下部電極1501とはビアで接続しないスパイラルインダクタ1502の最外周部には、下部電極1501に向かってはビアを形成しない。この場合、インダクタの最外周部のビア同士で構成するキャパシタ1701の容量は小さくなるものの、少ない層数で本実施例のLC回路を内蔵する回路基板を実現することができる。このように、必ずしもインダクタの最外周部から隣接する二つの層に向かってビアを形成する必要はない。
【0080】
(実施例6)
図25、26を参照して、本発明の第6の実施例を説明する。
【0081】
本実施例では第5の実施例と同様に、一つの層にスパイラルインダクタを配置し、スパイラルインダクタの最外周部を接近させ、その隣接層に対向電極を配置する。本実施例が第5の実施例と異なる点は、第5の実施例では対向電極を一つだけ配置し一方のインダクタと対向電極をビアで接続したのに対し、本実施例ではインダクタが形成される配線層から同じ側にある二つの配線層それぞれに電極を設け、二つのインダクタがそれぞれ別個の電極にビアで接続している点である。
【0082】
図25(a)に本実施例の断面図を示し、図25(b)に中央部2501の拡大図を示す。第5の実施例の説明で用いた図19〜図22と本実施例の説明で用いる図25、26において、同じ構成要素には同じ参照番号をつけている。
【0083】
二つのインダクタの最外周部のビア同士がキャパシタ1701を構成し、インダクタ1502の最外周部と対向電極1501がキャパシタ1702を構成する。さらに、二つの対向電極がキャパシタ2502を構成する。
【0084】
上記の構造のLC回路の動作を、図26を参照して説明する。
【0085】
端子1601への入力信号はインダクタ1502を介して端子1605に出力される。同様に、端子1602への入力信号はインダクタ1503を介して端子1606に出力される。インダクタの出口側には、インダクタの外周部で構成するキャパシタが並列に挿入される。このキャパシタは、インダクタの外周部のビア同士が直接結合したキャパシタ1701と、インダクタ1502の外周部と対向電極1501で構成されるキャパシタ1702と、二つの対向電極1501と2501で構成されるキャパシタ2502とが並列接続したものとして構成している。
【0086】
第5の実施例に対し、本実施例ではキャパシタ2502を更に並列に挿入するため、全体の容量を大きくすることができる。特にキャパシタ2502はインダクタの最外周部の面積に対し面積が2倍以上大きくしているので、キャパシタ1702の2倍以上の容量を有する。さらに電極1501、2501の外形はインダクタの最外周部の大きさに依存しないため、キャパシタ2502は広範囲の容量値を実現できる。
【0087】
本発明の回路基板は、電子機器に用いることができる。特に、小型化が望まれる携帯機器などに用いることにより回路基板を小さくできると共に、所望のインダクタンスと十分なキャパシタ容量を得ることができるので、個別にキャパシタやインダクタを搭載することなく、所望の性能を有する電子機器を実現できる。
【0088】
また、上記実施例1〜5おいて、要求されるインダクタンスやキャパシタンスに応じて、スパイラルインダクタの巻き数、長さ、大きさを調整したり、ビアの有無を選択することができる。
【0089】
【発明の効果】
以上説明したとおり、本発明によれば以下の顕著な効果を得ることができる。本発明の回路基板は、少なくとも二つのスパイラルインダクタを形成し、それぞれの最外周部を近接させて配置することによりキャパシタを構成するLC回路を含む回路基板とすることを特徴とする。
【0090】
スパイラルインダクタの最外周部にビアを形成する、スパイラルインダクタの最外周部の電極パターンをくし型にする、スパイラルインダクタとは異なる層にインダクタの最外周部と重なり合うように対向電極を形成する、などの方法によってキャパシタの容量を増大することができる。
【0091】
本発明のLC回路を含む回路基板は、基板にLC回路を内蔵することができるため、従来の基板上にチップ部品を用いて構成するLC回路に対して基板上の面積を削減することができる。また、従来は基板上または基板内にインダクタとキャパシタを別個に実装していたためそれぞれの部品の面積が必要であったのに対し、本発明の回路構造ではインダクタのみの面積によって回路が実現できるため、実装面積の小型化を図ることができ、回路基板の小型化を実現できる。さらに、本発明により、インダクタとキャパシタからなるフィルタ回路、整合回路、共振回路を小型化することができる。
【0092】
本発明の回路基板において、二つの隣り合うインダクタを上面から見て逆向きに巻き、磁界が結合する位置に配置することにより、回路基板中にコモンモードノイズフィルタを形成することができる。
【0093】
一方、インダクタの最外周部のビアを磁気壁として用いたり、隣り合うインダクタを上面から見て同じ向きに巻くことにより、隣り合うインダクタ間の磁気的な結合を阻害することができ、磁気的な結合をなくす必要のあるLC回路も実現できる。
【0094】
このLC回路は、プリント基板やセラミック基板、シリコン基板、ガラス基板、コンポジット基板などの回路基板を用い、それぞれの通常のパターン形成技術とビア形成技術を用いて製造する。したがって特別な工程を必要とすることなく、通常の回路基板の製造方法と同じ工程で製造することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の回路基板を示す斜視図および上面から見た回路形成部の透過図である。
【図2】第1の実施例の回路基板の断面図および電界の結合状態を示す原理図である。
【図3】第1の実施例のLC回路の回路図である。
【図4】第1の実施例のLC回路の断面図および磁界の状態を示す断面図である。
【図5】第1の実施例のLC回路を含む回路基板の斜視図および断面図における原理図である。
【図6】第2の実施例の、二つのスパイラルインダクタの最外周部をくし型構造にしたLC回路を含む回路基板を示す上面図である。
【図7】(a)は第2の実施例の回路基板のLC回路のくし型構造の電極の動作原理を示す上面図、(b)は(a)を平板構造の電極にした場合の動作原理を示す上面図である。
【図8】第3の実施例の回路基板の斜視図である。
【図9】第3の実施例の第1配線層と第4配線層の上面図である。
【図10】第3の実施例の断面図である。
【図11】第3の実施例の動作原理を示す断面図である。
【図12】第3の実施例の基板内層を示す断面図である。
【図13】第3の実施例の変形例を示す、基板内層を示す断面図である。
【図14】第3の実施例の製造方法を示す図である。
【図15】第4の実施例の回路基板の展開斜視図である。
【図16】第4の実施例の回路基板の回路形成部を示す断面図および回路基板の下面図である。
【図17】第4の実施例の回路基板の動作原理を示す断面図である。
【図18】第4の実施例の回路基板の回路図である。
【図19】第5の実施例の回路基板の展開斜視図である。
【図20】第5の実施例の回路基板の回路基板の上面図である。
【図21】第5の実施例の回路基板の断面図および動作原理を示す断面図である。
【図22】第5の実施例の回路図である。
【図23】第5の実施例の変形例の回路基板の展開斜視図である。
【図24】第5の実施例の変形例の回路基板の動作原理を示す断面図である。
【図25】第6の実施例の回路基板の断面図および、その動作原理を示す断面図である。
【図26】第6の実施例の回路図である。
【図27】3つのスパイラルインダクタを配置したLC回路の上面図である。
【図28】3つのスパイラルインダクタを配置したLC回路の動作を示す回路図である。
【図29】従来のインダクタとキャパシタを個別に配置した基板を示す図である。
【図30】インダクタ・キャパシタを形成した基板を示す従来例を示す図である。
【図31】インダクタ・キャパシタを形成した基板を示す他の従来例を示す図である。
【符号の説明】
101,102,501,502、601,602,801,802,1601,1602 入力端子
103,104,503,504,603,604,803,804,1605,1606,2701,2702,2703 出力端子
105,106,505,506,605,606,805,806,1502,1503,2704,2705,2706 インダクタ
107,108,1101,1102,1903 ビア
201,202,301,1104,1301,1701,1702,1703,2502 キャパシタ
203,1001 キャパシタ形成領域
401,402,403,404 伝送線路
405,406,3603,3604,507,508 磁界
407 磁界ループ
3605,3606 磁力線
2201 スパイラルインダクタ対向領域
901,902,1607,1608 スパイラルインダクタ外周部
1501 電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a circuit board having a small LC circuit, and an electronic device using the circuit board.
[0002]
[Prior art]
In recent years, with the demand for miniaturization of electronic devices, miniaturization of LC circuits including inductors and capacitors has been demanded. Conventionally, when forming an LC circuit on a circuit board, the circuit has been realized by using individual components of inductors and capacitors, or by using LC composite components that form inductors and capacitors with one wiring pattern. .
[0003]
An example of realizing a circuit by using an inductor and a capacitor as individual components is disclosed in Japanese Patent Application Laid-Open No. 2001-267128 as shown in FIG. FIG. 29 (a) is a circuit diagram, and FIG. 29 (b) is a structural perspective view when the laminating method is used. In FIG. 29A, 1, 2, 3 are input / output terminals, 4, 5, and 6 are inductors, 7, 8, and 9 are capacitors, and
[0004]
Examples of a composite component of an inductor and a capacitor include those disclosed in JP-A-11-330888 and JP-A-8-18377.
[0005]
FIG. 30 shows a distributed constant type filter circuit disclosed in JP-A-11-330888. FIG. 30A is a diagram showing a laminated structure, FIG. 30B is a plan view thereof, and FIG. 30C is an equivalent circuit diagram of a portion where lines overlap. In FIG. 30, reference numerals 1a to 1h denote insulating layers, 2a to 2d, and 3a to 3d denote first and second conductor layers constituting the
[0006]
The
[0007]
FIG. 31 shows an example of a distributed constant filter circuit disclosed in Japanese Patent Application Laid-Open No. H8-18377, in which a signal line conductor coil pattern facing each other via a plurality of insulator layers via the insulator layers. A ground line conductor coil pattern is arranged. The signal line conductor coil pattern has a square portion 21 overlapping with the ground line conductor coil pattern, and two
[0008]
In this filter circuit, a portion where the square portion 21 of the signal line conductor coil pattern and the
[0009]
[Problems to be solved by the invention]
However, the method of mounting inductors and capacitors as individual components on a circuit board as shown in FIG. 29 has a problem that the mounting area increases.
Further, the LC composite component formed on the substrate is of a distributed constant type, has a small inductance / capacitance, and has a problem that it is inevitable to enlarge the shape in order to obtain a desired inductance / capacitance.
[0010]
For example, it is difficult to realize a large value of inductance with a linear conductor as shown in FIG. Further, in FIG. 30, it is difficult to realize a large capacitance with a capacitor having the straight portions g and i of the two conductor layers as the counter electrodes, and if the line width of the straight portions g and i is increased in order to obtain a large capacitance, the inductance is reduced. It will be smaller. As described above, it is difficult to realize an inductance / capacitance having a large capacitance value, and in order to obtain a predetermined inductance / capacitance, an increase in size is inevitable.
Further, in the case of a capacitor in which rectangular conductors are merely opposed to each other as shown in FIG. 31, it is difficult to obtain a large-capacity capacitor with a low-dielectric-constant substrate such as a resin substrate. .
[0011]
An object of the present invention is to provide a circuit board including a composite component having a large-capacity inductor and a capacitor, and to reduce the size of the circuit board.
[0012]
[Means for Solving the Problems]
In the circuit board of the present invention, a spiral inductor is formed on the circuit board, and the outermost portions thereof are arranged so as to face each other or close to each other to form a capacitor. Further, the present invention is characterized in that a via is connected to the outermost peripheral portion of the spiral inductor to increase the capacitance.
[0013]
A circuit board according to the present invention includes a first wiring pattern, which is at least two wiring patterns formed in a spiral shape, and a second wiring pattern, wherein the first wiring pattern and the second wiring pattern are provided. Are configured to include an LC circuit whose outer peripheral portions face each other with a dielectric interposed therebetween. According to this configuration, it is possible to configure a capacitor having the outer peripheral portion as a counter electrode.
[0014]
Furthermore, the circuit board of the present invention is configured such that the outer peripheral portion has a shape that increases the facing area on the facing surface.
[0015]
Furthermore, the circuit board of the present invention is configured such that the outer peripheral portion has a shape having irregularities on the facing surface.
[0016]
Furthermore, the distance between the outer peripheral portion of the first wiring pattern and the outer peripheral portion of the second wiring pattern is controlled to a distance at which the capacitance of the capacitor increases.
[0017]
Further, the circuit board of the present invention is configured such that the outer peripheral portion of each of the first wiring pattern and the second wiring pattern has a comb shape.
[0018]
Further, the circuit board of the present invention is configured by providing a via in the outer peripheral portion of each of the first wiring pattern and the second wiring pattern. With this configuration, it is possible to further increase the capacitance of the capacitor.
[0019]
Further, in the circuit board according to the present invention, the via is configured as a magnetic wall that inhibits coupling of a magnetic field.
[0020]
Further, the circuit board of the present invention has a configuration having at least one electrode facing at least a part of an outer peripheral portion of each of the first wiring pattern and the second wiring pattern.
[0021]
Furthermore, the circuit board of the present invention is configured such that the electrode is electrically connected to at least one of the outer peripheral portions of the first wiring pattern and the second wiring pattern.
[0022]
Further, the circuit board of the present invention has a plurality of the electrodes, and the plurality of electrodes are arranged on different wiring layers.
[0023]
Further, in the circuit board according to the present invention, the plurality of electrodes are electrically connected to a first electrode electrically connected to an outer peripheral portion of the first wiring pattern, and are electrically connected to an outer peripheral portion of the second wiring pattern. And a second electrode.
[0024]
Further, in the circuit board according to the present invention, the outer peripheral portion of each of the first wiring pattern and the second wiring pattern has an output side of a current flowing through each of the first wiring pattern and the second wiring pattern. Configuration. With this configuration, it can be particularly suitably applied to a low-pass filter.
[0025]
Furthermore, by using the circuit board of the present invention in an electronic device, it is possible to achieve a reduction in size and to obtain desired characteristics, particularly in an electronic device that requires a reduction in size, such as a portable electronic device. .
[Action]
The outermost peripheral portions of the two spirally formed inductors are arranged so as to face each other or to be close to each other, thereby forming a capacitor having each other as a counter electrode. By forming a capacitor using a spiral inductor capable of realizing such a large inductance, an LC circuit capable of obtaining a desired inductance and capacitance can be formed.
[0026]
Furthermore, a via is formed at the outermost periphery of the spiral inductor, the electrode pattern at the outermost periphery of the spiral inductor is comb-shaped, and a counter electrode is formed on a layer different from the spiral inductor so as to overlap the outermost periphery of the inductor. By doing so, the facing area can be increased and the capacitance of the capacitor can be increased.
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
(Example 1)
A substrate having a built-in LC circuit according to the first embodiment of the present invention will be described with reference to FIGS. In this embodiment, two spiral inductors are formed in one layer of the circuit board, vias are formed in the outermost peripheral portions of the respective spiral inductors, and the capacitors are formed by arranging the outermost peripheral portions so as to face each other. It concerns the circuit.
[0028]
FIG. 1A is a perspective view of a substrate incorporating the LC circuit of the present invention, and FIG. 1B is a top view.
[0029]
First, the structure will be described. A printed circuit board is used in which three wiring layers are provided on a circuit board and an insulating layer is provided between each wiring layer. In the second wiring layer of the substrate, a
[0030]
The two spiral inductors form a conductive via at the outermost periphery as shown by 107 in FIG. Then, two spiral inductors are arranged such that the outermost peripheral portions having the vias face each other.
[0031]
The signal input to the
[0032]
Next, the coupling of the electric fields at the outermost periphery of the two inductors will be described. FIG. 2A is a cross-sectional view taken along a line AA ′ in FIG. 1B, and FIG. 2B is a principle diagram illustrating electric field coupling in the present embodiment. The outermost peripheral portions of the two inductors face each other on the side surface of the wiring, and have
[0033]
A high dielectric constant material is used as a substrate material of a portion of the
[0034]
The operation of the LC circuit of this embodiment configured as described above will be described with reference to FIG.
[0035]
A
[0036]
As described above, the LC circuit according to the present embodiment has a series L-parallel C LC in which inductors are connected in series one by one between two input terminals and an output terminal, and a capacitor is connected in parallel to an output portion of the inductor. Configure the circuit. However, the order of connection is not limited to this. That is, the input terminal and the output terminal may be exchanged, and the input portion of the inductor may be connected as a parallel C-series L LC circuit in which a capacitor is connected in parallel. In a matching circuit, a resonance circuit, a filter circuit, or the like, the present invention can be applied by selectively using the series L-parallel C LC circuit and the parallel C-series L LC circuit.
[0037]
Next, the magnetic coupling between the two inductors will be described with reference to three examples.
[0038]
A first example of magnetic coupling will be described with reference to FIG. FIG. 4A is a principle diagram showing the coupling of magnetic fields when the thickness of the insulating layer of the substrate is smaller than the size of the spiral inductor and the via length is short. When a positive current is input from the
[0039]
As described above, when signals of the same phase are input to the two
[0040]
A second example of magnetic coupling will be described with reference to FIG. FIG. 4B is a principle diagram showing the coupling of the magnetic field when the thickness of the insulating layer of the substrate is larger than the size of the inductor and the length of the via is long. In this case as well, a magnetic field is generated in the same direction as in the case of the first example above, but the
[0041]
A third example of magnetic coupling will be described with reference to FIG. The above two examples are examples in which two spiral inductors are wound in reverse winding, while the third example is an example in which two spiral inductors are wound in the same direction. FIG. 5A is a perspective view of a substrate incorporating the LC circuit of the present example, and FIG. 5B is a principle diagram of a magnetic field in a cross section of the substrate taken along line AA ′ in FIG. 5A. FIG. 5A does not show vias formed on the outermost peripheral portion of the spiral inductor in order to make the winding direction of the spiral inductor easy to understand and to easily see the drawing.
[0042]
In FIG. 5A, a
[0043]
When a positive current is input to the
[0044]
Next, a method for manufacturing a substrate having an LC circuit according to the present embodiment will be described.
[0045]
A printed board, which is a resin material, is used for the circuit board, and a conductor pattern such as a spiral inductor is formed on the board by a subtractive method, which is a typical circuit forming method. The subtractive method is a method of removing unnecessary portions from a copper-clad laminate by etching and leaving necessary conductors.
[0046]
Vias formed on the outermost periphery of the inductor are formed by panel plating. Panel plating is a method of manufacturing printed wiring boards by drilling holes for vias with a drill machine, etc., then conducting electroless copper plating on the panel to make the insulating surface inside the holes conductive, and then plating the entire surface with electrolytic copper plating. It is a method of doing.
[0047]
In this embodiment, a printed circuit board made of a resin material was used as a circuit board, and a circuit was formed on the printed circuit board by a panel plating method, which is a kind of subtractive method. However, the circuit formation method is not limited to this, and another subtractive method such as a pattern plating method or an additive method may be used. Further, the circuit board material is not limited to the printed board, and an insulating material such as ceramic, silicon, glass, or a composite material can be used as the substrate in addition to the resin material.
[0048]
In this embodiment, an example is shown in which the outermost peripheral portion of two spiral inductors is used as a capacitor, but the number of spiral inductors is not limited to two, and a plurality of inductors can be used. As an example using a plurality of inductors, FIG. 27 shows a top view of a circuit using three inductors. Even when two or more inductors are used, the formation of a via at the outermost periphery can prevent the coupling of the magnetic field between the inductors. In this case, the circuit configuration is as shown in the circuit diagram of FIG.
[0049]
In the description of the specification, boundary lines between layers such as an insulating layer and a wiring layer are omitted.
[0050]
Hereinafter, the substrate configuration, the material of the substrate, the substrate material of the capacitor forming part, and the like are also the same as those of the first embodiment unless otherwise specified.
[0051]
(Example 2)
A second embodiment of the present invention will be described with reference to FIGS. In the present embodiment, the conductor pattern on the outermost peripheral portion of the spiral inductor has a comb-shaped structure on the substrate incorporating the LC circuit of the first embodiment. FIG. 6 is a top view of the substrate having the LC circuit of the present embodiment, and FIG. 7A is an enlarged view of a
[0052]
(Example 3)
A third embodiment of the present invention will be described with reference to FIGS. This embodiment is an LC circuit in which two spiral inductors arranged in different wiring layers are arranged so that their outermost peripheral portions overlap each other, and a via is formed from the outermost peripheral portion of each spiral.
[0053]
First, the structure will be described. FIG. 8 is a perspective view of a substrate incorporating the LC circuit of the present embodiment. In this embodiment, a four-layer substrate provided with four wiring layers via an insulating layer is used. FIG. 9 shows a top view of the first and fourth layers of the substrate.
[0054]
FIG. 10 is a sectional view taken along line AA ′ of FIG. By arranging the
[0055]
FIG. 11 is a sectional view taken along line BB ′ in FIG. An
[0056]
The operation of the outermost periphery of the spiral including the comb-shaped via will be described. First, a
[0057]
FIG. 12 is a sectional view when the substrate of this embodiment is divided into two in the thickness direction. In this embodiment, vias 1101 connected to the
[0058]
As described above, in the substrate including the LC circuit of the present embodiment, the capacitors are formed by overlapping the outermost peripheral portions of the spiral inductors and forming vias in the outermost peripheral portions of the respective spiral inductors.
[0059]
Next, the operation of the LC circuit having such a structure will be described.
[0060]
The signal input to the
[0061]
As in the first embodiment, the LC circuit of this embodiment has a
[0062]
A method for manufacturing a substrate having an LC circuit according to the present embodiment will be described with reference to FIG. The circuit board of the present embodiment uses a four-layer build-up board of a collectively laminated type. A circuit pattern is formed on the single-sided copper-clad laminate shown in FIG. 14A by etching (FIG. 14B). A circuit pattern such as a spiral inductor is formed by this process. Next, holes for vias are formed by laser on the resin surface side opposite to the pattern (FIG. 14C). A hole filled with a metal paste is prepared as shown in FIG. 14 (d), and a via is formed in each of the other layers in the insulating layer, and the via is filled with the metal paste. Each layer is prepared as shown in d), and the layers are stacked and pressed at once (FIG. 14E). Thus, a substrate having the LC circuit according to the present embodiment is manufactured.
[0063]
In this embodiment, a collectively laminated build-up substrate is used, but the manufacturing method is not limited to this. For example, a build-up board using a plating connection method or a paste connection method may be used.
[0064]
Further, the magnetic coupling between the two inductors arranged in the same layer in the first embodiment has been described. However, even when two inductors are arranged in different layers as in the present embodiment, the same as in the first embodiment. It is also possible to operate as a common mode noise filter. In addition, vias are provided on the upper surface side of the outer
[0065]
Regarding magnetic coupling, in other embodiments, it is possible to configure so as to perform magnetic coupling or to provide a magnetic barrier to weaken magnetic coupling. Needless to say, it can be realized by appropriately combining the partial configurations of the embodiments.
[0066]
(Example 4)
A fourth embodiment of the present invention will be described with reference to FIGS. The present embodiment relates to a circuit board including an LC circuit in which a counter electrode is arranged on a layer different from the inductor so as to overlap the outermost peripheral portion of the spiral inductor in a circuit board incorporating the LC circuit of the first embodiment. is there.
[0067]
FIG. 15 is an exploded perspective view of a substrate incorporating the LC circuit of the present invention, and FIG. 16 is a top view of the substrate of the present embodiment. The circuit board uses a four-layer board in which four wiring layers are provided with an insulating layer interposed therebetween. FIG. 16A shows the second wiring layer, and FIG. 16B shows the fourth wiring layer.
[0068]
In the first embodiment, a three-layer substrate is used, but in this embodiment, a four-layer substrate is used, and the patterns of the first to third layers in this embodiment are exactly the same as those in the first embodiment. In this embodiment, the
[0069]
The electric field coupling of this structure will be described. FIG. 17 shows a sectional view taken along line AA ′ of FIG. 16 and a principle for showing the state of the electric field of this embodiment. As in the first embodiment, the outermost peripheral portions and the vias of the two inductors face each other, forming a
[0070]
The operation of the substrate having the built-in LC circuit will be described with reference to FIG.
[0071]
An input signal to the terminal 1601 is output to the terminal 1605 via the
[0072]
In this embodiment,
[0073]
(Example 5)
A fifth embodiment of the present invention will be described with reference to FIGS. In the present embodiment, a circuit board in which the LC circuit of the fourth embodiment is built, in which a counter electrode arranged on a layer different from the inductor and one spiral inductor are connected by a via formed at the outermost periphery of the inductor. The present invention relates to a circuit board including a circuit.
[0074]
FIG. 19 is an exploded perspective view of a substrate incorporating the LC circuit of the present invention, and FIG. 20 is a top view of the substrate of the present example. The circuit board uses a four-layer board, and FIG. 20A shows the second wiring layer and FIG. 20B shows the fourth wiring layer.
[0075]
First, the structure will be described. This embodiment is different from the fourth embodiment in that an
[0076]
Next, electric field coupling will be described. FIG. 21A is a cross-sectional view taken along line AA ′ of FIG. 20, and FIG. 21B is a principle diagram illustrating electric field coupling in the present embodiment. As in the first embodiment, the outermost peripheral portions and the vias of the two inductors face each other, forming a
[0077]
The operation of the substrate having the built-in LC circuit will be described with reference to FIG.
An input signal to the terminal 1601 is output to the terminal 1605 via the
[0078]
In contrast to the fourth embodiment, in this embodiment, since the
[0079]
In the above example, a four-layer substrate is used, but examples in which a three-layer substrate is used are shown in FIGS. FIG. 23 is a developed perspective view, and FIG. 24 is a sectional view. When a three-layer substrate is used, no via is formed toward the
[0080]
(Example 6)
A sixth embodiment of the present invention will be described with reference to FIGS.
[0081]
In the present embodiment, as in the fifth embodiment, a spiral inductor is arranged in one layer, the outermost peripheral portion of the spiral inductor is made closer, and a counter electrode is arranged in an adjacent layer. This embodiment is different from the fifth embodiment in that only one counter electrode is arranged in the fifth embodiment and one inductor is connected to the counter electrode by a via, whereas in the present embodiment, an inductor is formed. An electrode is provided on each of two wiring layers on the same side from the wiring layer to be formed, and two inductors are connected to separate electrodes by vias.
[0082]
FIG. 25A shows a cross-sectional view of this embodiment, and FIG. 25B shows an enlarged view of the
[0083]
The outermost vias of the two inductors constitute a
[0084]
The operation of the LC circuit having the above structure will be described with reference to FIG.
[0085]
An input signal to the terminal 1601 is output to the terminal 1605 via the
[0086]
In contrast to the fifth embodiment, in this embodiment, since the
[0087]
The circuit board of the present invention can be used for electronic equipment. In particular, when used in portable equipment or the like where miniaturization is desired, the circuit board can be made smaller, and a desired inductance and a sufficient capacitor capacity can be obtained. An electronic device having:
[0088]
In the first to fifth embodiments, the number of turns, the length and the size of the spiral inductor can be adjusted, and the presence or absence of a via can be selected according to the required inductance and capacitance.
[0089]
【The invention's effect】
As described above, according to the present invention, the following remarkable effects can be obtained. The circuit board of the present invention is characterized in that at least two spiral inductors are formed, and the outermost peripheral portions thereof are arranged close to each other to include a LC circuit constituting a capacitor.
[0090]
Form vias on the outermost periphery of the spiral inductor, make the electrode pattern on the outermost periphery of the spiral inductor comb-shaped, form counter electrodes on a layer different from the spiral inductor so as to overlap the outermost periphery of the inductor, etc. According to the method described above, the capacitance of the capacitor can be increased.
[0091]
Since the circuit board including the LC circuit of the present invention can incorporate the LC circuit in the board, the area on the board can be reduced compared to the conventional LC circuit configured using chip components on the board. . Conventionally, since the inductor and the capacitor were separately mounted on or in the substrate, the area of each component was necessary.On the other hand, in the circuit structure of the present invention, the circuit can be realized only by the area of the inductor. In addition, the mounting area can be reduced, and the circuit board can be reduced in size. Further, according to the present invention, a filter circuit including an inductor and a capacitor, a matching circuit, and a resonance circuit can be reduced in size.
[0092]
In the circuit board of the present invention, a common mode noise filter can be formed in the circuit board by winding two adjacent inductors in opposite directions when viewed from above and arranging them at positions where magnetic fields are coupled.
[0093]
On the other hand, using the outermost via of the inductor as a magnetic wall, or winding adjacent inductors in the same direction as viewed from above, magnetic coupling between adjacent inductors can be hindered. An LC circuit that needs to eliminate coupling can also be realized.
[0094]
The LC circuit is manufactured using a circuit board such as a printed board, a ceramic substrate, a silicon substrate, a glass substrate, a composite substrate, and the like, using respective normal pattern forming techniques and via forming techniques. Therefore, the semiconductor device can be manufactured in the same process as a normal circuit board manufacturing method without requiring a special process.
[Brief description of the drawings]
FIG. 1 is a perspective view showing a circuit board according to a first embodiment of the present invention and a transparent view of a circuit forming portion viewed from above.
FIG. 2 is a sectional view of a circuit board according to the first embodiment and a principle diagram showing a coupling state of an electric field.
FIG. 3 is a circuit diagram of the LC circuit according to the first embodiment.
FIG. 4 is a cross-sectional view of the LC circuit according to the first embodiment and a cross-sectional view illustrating a state of a magnetic field.
FIG. 5 is a perspective view and a principle view in a cross-sectional view of a circuit board including the LC circuit of the first embodiment.
FIG. 6 is a top view showing a circuit board including an LC circuit in which outermost peripheral portions of two spiral inductors have a comb structure according to a second embodiment.
FIG. 7A is a top view showing the principle of operation of the comb-shaped electrodes of the LC circuit of the circuit board according to the second embodiment, and FIG. 7B is an operation in the case where FIG. It is a top view which shows a principle.
FIG. 8 is a perspective view of a circuit board according to a third embodiment.
FIG. 9 is a top view of a first wiring layer and a fourth wiring layer of the third embodiment.
FIG. 10 is a sectional view of a third embodiment.
FIG. 11 is a sectional view showing the operation principle of the third embodiment.
FIG. 12 is a sectional view showing an inner layer of a substrate according to a third embodiment.
FIG. 13 is a cross-sectional view showing an inner layer of a substrate, showing a modification of the third embodiment.
FIG. 14 is a diagram illustrating a manufacturing method according to a third embodiment.
FIG. 15 is an exploded perspective view of a circuit board according to a fourth embodiment.
FIG. 16 is a sectional view showing a circuit forming portion of a circuit board according to a fourth embodiment and a bottom view of the circuit board.
FIG. 17 is a sectional view showing the operation principle of the circuit board according to the fourth embodiment.
FIG. 18 is a circuit diagram of a circuit board according to a fourth embodiment.
FIG. 19 is an exploded perspective view of a circuit board according to a fifth embodiment.
FIG. 20 is a top view of a circuit board according to a fifth embodiment.
FIG. 21 is a cross-sectional view of a circuit board according to a fifth embodiment and a cross-sectional view illustrating an operation principle.
FIG. 22 is a circuit diagram of a fifth embodiment.
FIG. 23 is an exploded perspective view of a circuit board according to a modified example of the fifth embodiment.
FIG. 24 is a sectional view illustrating the operation principle of a circuit board according to a modification of the fifth embodiment.
FIG. 25 is a cross-sectional view of a circuit board according to a sixth embodiment and a cross-sectional view illustrating the operation principle thereof.
FIG. 26 is a circuit diagram of a sixth embodiment.
FIG. 27 is a top view of an LC circuit in which three spiral inductors are arranged.
FIG. 28 is a circuit diagram showing an operation of an LC circuit in which three spiral inductors are arranged.
FIG. 29 is a diagram showing a substrate on which conventional inductors and capacitors are individually arranged.
FIG. 30 is a view showing a conventional example showing a substrate on which inductors and capacitors are formed.
FIG. 31 is a view showing another conventional example showing a substrate on which inductors and capacitors are formed.
[Explanation of symbols]
101, 102, 501, 502, 601, 602, 801, 802, 1601, 1602 input terminal
103,104,503,504,603,604,803,804,1605,1606,2701,2702,2703 output terminal
105,106,505,506,605,606,805,806,1502,1503,2704,2705,2706 Inductor
107, 108, 1101, 1102, 1903 via
201, 202, 301, 1104, 1301, 1701, 1702, 1703, 2502 Capacitor
203,1001 Capacitor formation area
401, 402, 403, 404 transmission line
405,406,3603,3604,507,508 Magnetic field
407 Magnetic field loop
3605, 3606 Magnetic field lines
2201 Spiral inductor facing area
901,902,1607,1608 Outer periphery of spiral inductor
1501 electrode
Claims (13)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002242320A JP2004087524A (en) | 2002-08-22 | 2002-08-22 | Circuit board and electronic apparatus employing it |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002242320A JP2004087524A (en) | 2002-08-22 | 2002-08-22 | Circuit board and electronic apparatus employing it |
Publications (1)
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---|---|
JP2004087524A true JP2004087524A (en) | 2004-03-18 |
Family
ID=32051435
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002242320A Pending JP2004087524A (en) | 2002-08-22 | 2002-08-22 | Circuit board and electronic apparatus employing it |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004087524A (en) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006237560A (en) * | 2005-01-31 | 2006-09-07 | Sanyo Electric Co Ltd | Circuit board device |
JP2007005614A (en) * | 2005-06-24 | 2007-01-11 | Mitsubishi Electric Corp | Radio wave shielding equipment |
WO2008034597A1 (en) * | 2006-09-21 | 2008-03-27 | Atmel Duisburg Gmbh | Integrated circuit arrangement and use of supply cables |
US7435911B2 (en) | 2004-12-30 | 2008-10-14 | Samsung Electro-Mechanics Co., Ltd. | Printed circuit board including embedded capacitor and method of fabricating same |
US7750434B2 (en) | 2005-01-31 | 2010-07-06 | Sanyo Electric Co., Ltd. | Circuit substrate structure and circuit apparatus |
CN104093284A (en) * | 2014-07-25 | 2014-10-08 | 惠州市金百泽电路科技有限公司 | Method for forming on-board capacitors through PCB wiring design |
JP2018186241A (en) * | 2017-04-27 | 2018-11-22 | 株式会社村田製作所 | Electronic component and manufacturing method thereof |
CN110070970A (en) * | 2013-04-04 | 2019-07-30 | 罗姆股份有限公司 | Chip component, circuit unit and electronic equipment |
JP2019533300A (en) * | 2016-08-18 | 2019-11-14 | クアルコム,インコーポレイテッド | Multi-density MIM capacitor for improved passive on-glass (POG) multiplexer performance |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4854038U (en) * | 1971-10-27 | 1973-07-12 | ||
JPS501364A (en) * | 1973-05-10 | 1975-01-08 | ||
JPH01101716A (en) * | 1987-10-14 | 1989-04-19 | Matsushita Electric Ind Co Ltd | Thin film noise filter |
JPH03272213A (en) * | 1990-03-22 | 1991-12-03 | Tdk Corp | High frequency branching filter |
JPH0439727U (en) * | 1990-07-30 | 1992-04-03 | ||
JPH0623218U (en) * | 1992-08-26 | 1994-03-25 | 太陽誘電株式会社 | Multilayer composite electronic component |
JPH06181119A (en) * | 1992-12-14 | 1994-06-28 | Takeshi Ikeda | Composite lc parts |
JPH08167522A (en) * | 1994-12-12 | 1996-06-25 | Tdk Corp | Lc composite component and manufacture thereof |
JPH08321705A (en) * | 1995-05-26 | 1996-12-03 | Idoutai Tsushin Sentan Gijutsu Kenkyusho:Kk | High frequency transmission line and its manufacture |
JPH1074667A (en) * | 1996-08-30 | 1998-03-17 | Kyocera Corp | Lc circuit and its capacity adjusting method |
JPH10233562A (en) * | 1997-02-20 | 1998-09-02 | Canon Inc | Printed board |
JPH1131632A (en) * | 1997-07-11 | 1999-02-02 | Matsushita Electric Ind Co Ltd | Method for manufacturing solid-state composite component |
-
2002
- 2002-08-22 JP JP2002242320A patent/JP2004087524A/en active Pending
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4854038U (en) * | 1971-10-27 | 1973-07-12 | ||
JPS501364A (en) * | 1973-05-10 | 1975-01-08 | ||
JPH01101716A (en) * | 1987-10-14 | 1989-04-19 | Matsushita Electric Ind Co Ltd | Thin film noise filter |
JPH03272213A (en) * | 1990-03-22 | 1991-12-03 | Tdk Corp | High frequency branching filter |
JPH0439727U (en) * | 1990-07-30 | 1992-04-03 | ||
JPH0623218U (en) * | 1992-08-26 | 1994-03-25 | 太陽誘電株式会社 | Multilayer composite electronic component |
JPH06181119A (en) * | 1992-12-14 | 1994-06-28 | Takeshi Ikeda | Composite lc parts |
JPH08167522A (en) * | 1994-12-12 | 1996-06-25 | Tdk Corp | Lc composite component and manufacture thereof |
JPH08321705A (en) * | 1995-05-26 | 1996-12-03 | Idoutai Tsushin Sentan Gijutsu Kenkyusho:Kk | High frequency transmission line and its manufacture |
JPH1074667A (en) * | 1996-08-30 | 1998-03-17 | Kyocera Corp | Lc circuit and its capacity adjusting method |
JPH10233562A (en) * | 1997-02-20 | 1998-09-02 | Canon Inc | Printed board |
JPH1131632A (en) * | 1997-07-11 | 1999-02-02 | Matsushita Electric Ind Co Ltd | Method for manufacturing solid-state composite component |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7435911B2 (en) | 2004-12-30 | 2008-10-14 | Samsung Electro-Mechanics Co., Ltd. | Printed circuit board including embedded capacitor and method of fabricating same |
US7888599B2 (en) | 2004-12-30 | 2011-02-15 | Samsung Electro-Mechanics Co., Ltd. | Printed circuit board including embedded capacitor and method of fabricating same |
JP2006237560A (en) * | 2005-01-31 | 2006-09-07 | Sanyo Electric Co Ltd | Circuit board device |
US7750434B2 (en) | 2005-01-31 | 2010-07-06 | Sanyo Electric Co., Ltd. | Circuit substrate structure and circuit apparatus |
US8110895B2 (en) | 2005-01-31 | 2012-02-07 | Sanyo Electric Co., Ltd. | Circuit substrate structure and circuit apparatus |
JP2007005614A (en) * | 2005-06-24 | 2007-01-11 | Mitsubishi Electric Corp | Radio wave shielding equipment |
WO2008034597A1 (en) * | 2006-09-21 | 2008-03-27 | Atmel Duisburg Gmbh | Integrated circuit arrangement and use of supply cables |
CN110070970A (en) * | 2013-04-04 | 2019-07-30 | 罗姆股份有限公司 | Chip component, circuit unit and electronic equipment |
CN104093284A (en) * | 2014-07-25 | 2014-10-08 | 惠州市金百泽电路科技有限公司 | Method for forming on-board capacitors through PCB wiring design |
JP2019533300A (en) * | 2016-08-18 | 2019-11-14 | クアルコム,インコーポレイテッド | Multi-density MIM capacitor for improved passive on-glass (POG) multiplexer performance |
JP7051814B2 (en) | 2016-08-18 | 2022-04-11 | クアルコム,インコーポレイテッド | High Density MIM Capacitors for Improved Passive On-Glass (POG) Multiplexer Performance |
JP2018186241A (en) * | 2017-04-27 | 2018-11-22 | 株式会社村田製作所 | Electronic component and manufacturing method thereof |
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A131 | Notification of reasons for refusal |
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