JP2004078642A

JP2004078642A - Interruption control circuit

Info

Publication number: JP2004078642A
Application number: JP2002239017A
Authority: JP
Inventors: Yoshihiro Ko; 洪　善浩
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2002-08-20
Filing date: 2002-08-20
Publication date: 2004-03-11

Abstract

<P>PROBLEM TO BE SOLVED: To reduce power consumption by utilizing a change in the operation mode of a sub-processor. <P>SOLUTION: The sub-processor 3 changes the frequency of an operation clock in accordance with the operation mode. A sub-processor control circuit 8 starts processing by a processing start instruction from the sub-processor 3, and at the end of the processing, outputs an interruption generation instruction and simultaneously outputs processing completion information to a main processor. When the frequency of the operation clock of the sub-processor 3 is changed following the processing start of the sub-processor control circuit 8, an interruption signal control register 9 stores clock change information. The main processor calculates the pulse width of an interruption signal in accordance with the clock change information and stores the calculated pulse width in the signal control register 9. An interruption signal generation circuit 2 generates an interruption signal of the pulse width corresponding to the interruption signal control information by an interruption generation instruction from the main processor or an interruption generation instruction from the sub-processor control circuit 8 and outputs the interruption signal to the sub-processor 3. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は割込み制御回路、特に、マルチプロセッサ構成の情報処理装置における割込み制御回路に関する。ここでの情報処理装置は、情報処理装置全体の処理を管理するメインプロセッサと、情報処理装置におけるそれぞれ違う処理を分担する複数のサブプロセッサで構成され、それぞれのプロセッサの動作クロックが非同期であり、メインプロセッサからの命令により、各サブプロセッサへの割り込み信号を発生するものである。
【０００２】
【従来の技術】
従来、この種の割込み信号は、メインプロセッサからのサブプロセッサへの処理の指示や、サブプロセッサが管理する制御回路からの処理完了に対する指示をサブプロセッサへ通知するために用いられている。その際、割込み信号は、サブプロセッサの動作クロックの周波数で規定された規格に合うように生成される。これにより、サブプロセッサが割込み信号を認識できるようにしている。
【０００３】
図６は、このような割込み制御方法を採用した割込み制御回路の従来例を示すブロック図であり、メインプロセッサ１，割込み信号生成回路２，サブプロセッサ３，発信回路４，水晶振動子５およびサブプロセッサ制御回路８から構成されている。この割込み制御回路は、説明を単純化するためにメインプロセッサ１とサブプロセッサ３をそれぞれ１つとしている。
【０００４】
発振回路４は水晶振動子５の機械的な振動に基づいて正確な基準クロック４０を生成している。基準クロック４０は、メインプロセッサ１，割込み信号生成回路２およびサブプロセッサ３へ入力される。
【０００５】
メインプロセッサ１へ入力された基準クロック４０は、メインプロセッサ１内部のクロック生成回路６に入力される。クロック生成回路６は、基準クロック４０を逓倍または／および分周して、メインプロセッサ１の動作クロック６０を生成する。サブプロセッサ３へ入力された基準クロック４０は、サブプロセッサ３内部のクロック生成回路７に入力される。クロック生成回路７は、基準クロック４０を逓倍または／および分周して、サブプロセッサ３の動作クロック７０を生成する。
【０００６】
サブプロセッサ制御回路８は、サブプロセッサ３が分担する処理を更に分けた一部の処理を実現するための回路であり、サブプロセッサ３からの処理開始命令３０により動作が開始される。処理が完了すると割込み信号生成回路２に割込み発生命令８０を出力する。
【０００７】
割込み信号生成回路２は、サブプロセッサ制御回路８からの割込み発生命令８０やメインプロセッサ１からの割込み発生命令１０により、基準クロック４０を元に割込み信号２０を生成してサブプロセッサ３へ出力する。
【０００８】
次に、動作について説明する。
【０００９】
メインプロセッサ１は、サブプロセッサ３の処理が必要になった時に処理開始通知として、割込み信号生成回路２に割込み発生命令１０を出力する。割込み生成回路２は、割込み発生命令１０を認識すると、発振回路４から入力している基準クロック４０を元に、サブプロセッサ３が認識できるパルス幅の割込み信号２０を生成してサブプロセッサ３へ出力する。サブプロセッサ３は、割込み信号生成回路２から出力される割込み信号２０を認識すると、サブプロセッサ３が分担している処理を開始する。
【００１０】
その処理の途中で、サブプロセッサ３は適時にサブプロセッサ制御回路８に処理開始命令３０を出力する。サブプロセッサ制御回路８は、処理開始命令３０を受けると、分担したハードウェア処理を開始する。ハードウェア処理が完了すると、サブプロセッサ３へ処理完了を通知するために割込み信号生成回路２に割込み発生命令８０を出力する。
【００１１】
割込み信号生成回路２は、割込み発生命令８０を認識すると、発振回路４から入力している基準クロック４０を元に、サブプロセッサ３が認識できるパルス幅の割込み信号２０を生成する。サブプロセッサ３では、割込み信号発生回路２から出力される割込み信号２０を認識すると、サブプロセッサ制御回路８の処理が完了したことを認識し、続きの処理を実行する。サブプロセッサ３における処理が完了するとメインプロセッサに処理完了通知３１を出力する。
【００１２】
このような処理順序で、メインプロセッサ１とサブプロセッサ３は、システム処理全体を処理していくことになる。
【００１３】
図７は、通常モード動作時における割込み信号２０と動作クロック７０の関係の一例を示したタイムチャートである。このタイムチャートでは、割込み信号生成回路２は基準クロック４０の２周期分で、サブプロセッサ３の動作クロック７０の５周期分の割込み信号２０を実現している。したがって、サブプロセッサ３側で割込み信号２０を認識できるパルス幅の規格値を、動作クロック７０の４周期分以上であるとすると、図７の割込み信号２０はこれを満たしている。
【００１４】
従来技術では、このように、サブプロセッサ３が認識できる割込み信号２０の波形を、割込み信号生成回路２の動作クロックである基準クロック４０の一定周期分（図７のタイムチャートでは２周期分）固定で生成して出力している。
【００１５】
【発明が解決しようとする課題】
ところで、プロセッサの低消費電力対策上、プロセッサが動作していない時には、プロセッサの内部動作周波数を落とした低消費電力モードに設定することが可能である。この場合、プロセッサ側で認識できる割込み信号の波形もプロセッサの内部動作周波数に応じて変化させる必要がある。
【００１６】
上述の従来技術では、サブプロセッサ３がサブプロセッサ制御回路８に処理開始命令３０を発した後、完了するまではサブプロセッサ３は何の処理もしていない状況にある。このときは、低消費電力モードとして動作クロック７０の周波数を低速にすることが可能である。図７のタイムチャートで、プロセッサ３を低消費電力モードに設定した時は、動作クロック７０の周波数は通常動作時の周波数より低くなる。したがって、通常モード動作時そのままの割込み信号２０では、パルス幅が動作クロック７０の４周期分以上という規格値を満たすことができないと、サブプロセッサ３側では割込み信号２０を認識できなくなり、その後の処理が継続することができない。
【００１７】
このように通常モードと低消費電力モードとでパルス幅を固定化した割込み信号２０を生成する上述の従来技術では、サブプロセッサ３の低消費電力モードを有効に活用できないという問題がある。
【００１８】
そこで、本発明の目的は、サブプロセッサの低消費電力モードを活用可能とすることにより、システム全体の低消費電力化の効果を得ることができる割込み制御回路を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の割り込み制御回路は、情報処理装置全体の処理を管理するメインプロセッサと、情報処理装置全体の処理における異なる処理を分担する複数のサブプロセッサとを備えたマルチプロセッサ構成の情報処理装置における割込み制御回路において、サブプロセッサは動作モードに応じて動作クロックの周波数を変化させることと、メインプロセッサからの割込み発生命令に基づくサブプロセッサへの割込み発生信号のパルス幅を、当該サブプロセッサにおける動作クロックの周波数の変化に応じて、当該サブプロセッサが前記割込み信号を認識できるように変更することとを特徴とするものである。
【００２０】
より詳しい本発明の第１の割り込み制御回路は、情報処理装置全体の処理を管理するメインプロセッサ（図１の１）と、情報処理装置全体の処理における異なる処理を分担する複数のサブプロセッサ（図１の３）とを備えたマルチプロセッサ構成の情報処理装置における割込み制御回路において、サブプロセッサは動作モードに応じて動作クロックの周波数を変化させることと、サブプロセッサが分担する処理を更に分けた一部の処理を実現するための回路であり、サブプロセッサからの処理開始命令により処理を開始し、処理が終了すると割込み発生命令を出力すると同時にメインプロセッサに処理完了通知を出力するサブプロセッサ制御回路（図１の８），サブプロセッサ制御回路の処理開始に伴ってサブプロセッサの動作クロックの周波数が変更された場合、クロック変化情報を入力してメインプロセッサに出力するクロック変化情報レジスタ（図１のＡ），クロック変化情報によりメインプロセッサで計算された割込み信号のパルス幅の調整情報をサブプロセッサ制御回路からの処理完了通知により格納する割込み信号調整レジスタ（図１の９），およびメインプロセッサからの割込み発生命令またはサブプロセッサ制御回路からの割込み発生命令により、割込み信号調整情報に応じたパルス幅の割込み信号を生成してサブプロセッサへ出力する割込み信号生成回路（図１の２）を設けたこととを特徴とする。
【００２１】
また、より詳しい本発明の第２の割り込み制御回路は、情報処理装置全体の処理を管理するメインプロセッサ（図４の１）と、情報処理装置全体の処理における異なる処理を分担する複数のサブプロセッサ（図４の３）とを備えたマルチプロセッサ構成の情報処理装置における割込み制御回路において、サブプロセッサは動作モードに応じて動作クロックの周波数を変化させることと、サブプロセッサが分担する処理を更に分けた一部の処理を実現するための回路であり、サブプロセッサからの処理開始命令によりメインプロセッサに処理開始情報を出力して動作を開始し、処理が終了すると割込み発生命令を出力すると同時にメインプロセッサに処理完了通知を出力するサブプロセッサ制御回路（図４の８），サブプロセッサ制御回路からの処理開始情報を認識したメインプロセッサで計算された割込み信号のパルス幅の調整情報をサブプロセッサ制御回路からの処理完了通知により格納する割込み信号調整レジスタ（図４の９），メインプロセッサからの割込み発生命令またはサブプロセッサ制御回路からの割込み発生命令により、割込み信号調整情報に応じたパルス幅の割込み信号を生成してサブプロセッサへ出力する割込み信号生成回路（図４の２）とを設けたこととを特徴とする。
【００２２】
なお、上述の割込み信号のパルス幅は、動作クロックの周期がｎ倍になるとｎ倍にすることが望ましい。
【００２３】
本発明では、サブプロセッサの動作クロックの周波数の変化状態をメインプロセッサが認識できるようにし、メインプロセッサからの割込み調整命令により、割込みの調整情報を割込み信号生成回路に通知することにより、サブプロセッサの動作クロックの周波数に応じたパルス幅の割込み信号を生成することを実現している。このため、サブプロセッサが動作していないときには、サブプロセッサの動作クロックの周波数を低速に設定することが可能になり、情報処理装置全体としての消費電力を低減することが可能となる。
【００２４】
【発明の実施の形態】
次に、本発明の実施の形態について説明する。
【００２５】
（構成の説明）
図１は、本発明の割込み制御回路の一実施例を示すブロック図であり、メインプロセッサ１，割込み信号生成回路２，サブプロセッサ３，発信回路４，水晶振動子５，サブプロセッサ制御回路８，割込み信号調整回路９およびクロック変化情報レジスタＡから構成されている。ここでも、説明を単純化するためにメインプロセッサ１とサブプロセッサ３をそれぞれ１つとしている。この実施例は、メインプロセッサ１がサブプロセッサ３の動作クロック７０の周波数の変化状態を認識し、メインプロセッサ１から割込み信号生成回路２へ割込み信号２０のパルス幅調整の指示をする機構を具備したものである。
【００２６】
発振回路４は、水晶振動子５の機械的な振動に基づいて正確な基準クロック４０を生成している。基準クロック４０は、メインプロセッサ１、割込み信号生成回路２、サブプロセッサ３へ入力される。
【００２７】
メインプロセッサ１へ入力された基準クロック４０は、メインプロセッサ１内部のクロック生成回路６に入力される。クロック生成回路６は、基準クロック４０を逓倍または／および分周して、メインプロセッサ１の動作クロック６０を生成する。サブプロセッサ３へ入力された基準クロック４０は、サブプロセッサ３内部のクロック生成回路７に入力される。クロック生成回路７は、基準クロック４０を逓倍または／および分周して、サブプロセッサ３の動作クロック７０を生成する。
【００２８】
サブプロセッサ制御回路８は、サブプロセッサ３が分担する処理を更に分けた一部の処理を実現するための回路であり、サブプロセッサ３からの処理開始命令３０により動作が開始される。処理が完了すると割込み信号生成回路２に割込み発生命令８０を出力すると同時にメインプロセッサ１に処理完了通知８１を出力する。
【００２９】
クロック変化情報レジスタＡは、サブプロセッサ３の動作クロック７０の周波数が変更された場合、そのクロック変化情報３２を入力してメインプロセッサ１に通知する。また、メインプロセッサ１からの判読命令により、クロック変化情報３２をクロック変化情報Ａ１としてメインプロセッサ１へ出力する。割込み信号調整レジスタ９は、メインプロセッサ１からの割込み調整命令１１により、割込み信号２０のパルス幅の調整情報を格納し、割込み信号調整情報９０として割込み信号生成回路２に出力する。
【００３０】
割り込み信号生成回路２は、メインプロセッサ１からの割込み発生命令１０またはサブプロセッサ制御回路８からの割込み発生命令８０により、基準クロック４０を元に割込み信号調整情報９０に応じたパルス幅の割込み信号２０を生成してサブプロセッサ３へ出力する。
【００３１】
（動作の説明）
次に、以上のように構成された本実施例の動作について、図２に示すフローチャートを参照して説明する。
【００３２】
メインプロセッサ１は、サブプロセッサ３の処理が必要になった時に処理開始通知として、割込み信号生成回路２に割込み発生命令１０を出力する（図２のステップＳ１）。割込み生成回路２は、割込み発生命令１０を認識すると、発振回路４から入力している基準クロック４０を元に、サブプロセッサ３が認識できる基準パルス幅の割込み信号２０を生成してサブプロセッサ３へ出力する（ステップＳ２）。サブプロセッサ３は、割込み信号生成回路２から出力される割込み信号２０を認識すると、サブプロセッサ３が分担している処理を開始する（ステップＳ３）。
【００３３】
その処理の途中で、サブプロセッサ３はサブプロセッサ制御回路８による処理が必要になると（ステップＳ４でＹＥＳ）、適時にサブプロセッサ制御回路８に処理開始命令３０を出力する（ステップＳ５）。サブプロセッサ制御回路８は、処理開始命令３０を受けると、分担したハードウェア処理を開始する（ステップＳ６）。このハードウェアの処理が完了するまでは、サブプロセッサ３の動作クロック７０の周波数は低速でよいため、クロック生成回路７に対して、動作クロック７０の周波数は低速に設定され（ステップＳ７）、クロック変化情報３２としてクロック変化情報レジスタＡに出力され保持される（ステップＳ８，Ｓ９）。
【００３４】
その設定はメインプロセッサ１に通知され、メインプロセッサ１は設定通知を受けると、クロック変化情報３２と同内容のクロック変化情報Ａ１をクロック変化情報レジスタＡから判読する（ステップＳ１０）。メインプロセッサ１は、クロック変化情報Ａ１を元に、割込み信号２０のパルス幅を計算し（ステップＳ１１）、割込み信号調整命令１１により割込み信号調整情報９０を割込み信号調整レジスタ９に設定する（ステップＳ１２）。設定された割込み信号調整情報９０は、割込み信号生成回路２に入力され、割込み信号生成回路２は割込み信号調整情報９０に応じた拡大されたパルス幅の割込み信号２０を生成できる状態になる。
【００３５】
サブプロセッサ制御回路８におけるハードウェア処理が終了すると（ステップＳ１３でＹＥＳ）、サブプロセッサ制御回路８から割込み信号生成回路２へ割込み発生命令８０が出力される（ステップＳ１４）。割込み信号生成回路２は、割込み信号調整レジスタ９に設定に設定されている割込み信号調整情報９０により、拡大されたパルス幅の低速の割込み信号２０をサブプロセッサ３に出力し（ステップＳ１５）、メインプロセッサ１に処理完了通知８１を出力する（ステップＳ１６）。
【００３６】
サブプロセッサ３では、動作クロック７０は低速化されているので（ステップＳ７）、拡大されたパルス幅の割込み信号２０を認識することができる。処理完了を認識したサブプロセッサ３は、クロック生成回路７に対して、通常モード動作時の動作クロック７０の周波数を設定し（ステップＳ１７）、メインプロセッサ１に対して処理完了通知３１を出力する（ステップＳ１９）。
【００３７】
メインプロセッサ１は、処理完了通知８１を受けると割込み信号２０のパルス幅を通常モード動作時の基準パルス幅に戻し（ステップＳ１９）、また、処理完了通知３１を受けると割込み信号調整情報９０を割込み調整命令１１により割込み信号調整レジスタ９に設定する（ステップＳ２０）。この後は、割込み信号生成回路２は通常モード動作時のパルス幅の割込み信号２０を生成するようになる。
【００３８】
図３は、通常モード動作時における割込み信号２０と動作クロック７０の関係の一例、および低消費電力モード動作時における割込み信号２０−１と動作クロック７０−１の関係の一例を示したタイムチャートである。このタイムチャートによると、通常モード動作時においては、割込み信号生成回路２は基準クロック４０の２周期分で、サブプロセッサ３の動作クロック７０の５周期分の割込み信号２０を実現している。したがって、サブプロセッサ３側で割込み信号２０を認識できるパルス幅の規格値を動作クロック７０の４周期分以上であるとすると、図３の割込み信号２０はこれを満たしている。
【００３９】
また、低消費電力モード動作時においては、動作クロック７０−１の周波数は基準クロック４０の６周期分にまで低くされるため、割込み信号２０のままでは上述の規格をクリアできない。しかし、割込み信号２０−１のパルス幅は割込み信号２０のそれの３倍に拡大されるので、この場合においても動作クロック７０−１の４周期分以上となり、サブプロセッサ３側で割込み信号２０−１を認識できることになる。
【００４０】
このように、サブプロセッサ３の動作クロックの変化状態をメインプロセッサ１が認識できる機能を具備することにより、また、割込み信号２０のパルス幅の調整機能を具備することにより、サブプロセッサ３の低消費電力モードを有効活用し、情報処理装置全体の更なる低消費電力化を実現することが可能となる。
【００４１】
（第２実施例）
図４は、本発明の割込み制御回路の第２実施例を示す構成図である。図１に示した第１実施例としての割込み制御回路に対して、この割込み制御回路では、クロック変化情報レジスタＡが削除され、また、メインプロセッサ１からサブプロセッサ３への周波数変更命令１２とサブプロセッサ制御回路８からメインプロセッサ１への処理開始情報８２が追加されている。動作としては、第１実施例では、低消費電力モード動作時にはサブプロセッサ３自身により、動作クロック７０の周波数の低速設定を実施していたが、第２実施例では、周波数変更命令１２によりメインプロセッサ１から直接にサブプロセッサ３の動作クロック７０の周波数を設定する点が異なる。
【００４２】
以下、動作の一例について説明する。
【００４３】
メインプロセッサ１は、サブプロセッサ３の処理が必要になった時に処理開始通知として、割込み信号生成回路２に割込み発生命令１０を出力する（図５のステップＴ１）。割込み生成回路２は、割込み発生命令１０を認識すると、発振回路４から入力している基準クロック４０を元に、サブプロセッサ３が認識できるパルス幅の割込み信号２０を生成してサブプロセッサ３へ出力する（ステップＴ２）。サブプロセッサ３は、割込み信号生成回路２から出力される割込み信号２０を認識すると、サブプロセッサ３が分担している処理を開始する（ステップＴ３）。
【００４４】
その処理の途中で、サブプロセッサ３は適時にサブプロセッサ制御回路８による処理が必要になると（ステップＴ４でＹＥＳ）、処理開始命令３０を出力する（ステップＴ５）。サブプロセッサ制御回路８は、処理開始命令３０を受けると、分担したハードウェア処理を開始する（ステップＴ６）。また、サブプロセッサ制御回路８は、メインプロセッサ１へハードウェア処理が開始されたことを告げる処理開始情報８２を通知する（ステップＴ７）。
【００４５】
メインプロセッサ１は、その通知を受けると、サブプロセッサ３へ動作クロック７０の周波数の変更を命じる周波数変更命令１２を出力する（ステップＴ８）。サブプロセッサ３では、周波数変更命令１２により、動作クロック７０の周波数は低消費電力モード動作に適合するように低速化される（ステップＴ９）。その後、メインプロセッサ１は、割込み調整命令１１により割込み信号調整レジスタ９に、低消費電力モード動作時のパルス幅の割込み信号２０を生成するための割込み信号調整情報９０を設定する（ステップＴ１０）。
【００４６】
サブプロセッサ制御回路８は、ハードウェア処理が終了すると（ステップＳ１１でＹＥＳ）、割込み信号生成回路２に割込み発生命令８０を出力する（ステップＴ１２）。割込み信号生成回路２は、基準クロック４０と割込み信号調整情報９０を元に割込み信号２０を生成してサブプロセッサ３へ出力する（ステップＴ１３）。低消費電力モードのサブプロセッサ３は、低消費電力モード動作時のパルス幅の割込み信号２０を認識できる。
【００４７】
サブプロセッサ３は、その後の処理が終了したら、メインプロセッサ１へ処理完了通知３１を出力する（ステップＴ１４）。メインプロセッサ１では、サブプロセッサ制御回路８からの処理完了通知３１を認識すると、サブプロセッサ３へ周波数変更命令１２を出力する（ステップＴ１５）。これにより、サブプロセッサ３では、動作クロック７０の周波数が通常モード動作時のものに設定される（ステップＴ１６）。その後に、サブプロセッサ３は処理完了通知９０をメインプロセッサ１に出力すると（ステップＴ１７）、メインプロセッサ１は、割込み調整命令１１により割込み調整情報９０を通常モード動作時のパルス幅を生成するための情報に設定して（ステップＴ１８）、通常モード動作に復帰する。
【００４８】
このように、メインプロセッサ１からのサブプロセッサ３への動作クロック７０の周波数変更命令１２を直接制御する方法においてもサブプロセッサ３の低消費電力モードを有効に活用することができる。
【００４９】
【発明の効果】
本発明では、サブプロセッサの動作クロックの周波数の変化状態をメインプロセッサが認識できるようにし、メインプロセッサからの割込み調整命令により、サブプロセッサに対する割込み信号のパルス幅を調整するための割り込み信号調整情報を割込み信号生成回路に通知して、サブプロセッサの動作クロックの周波数に応じた割込みパルス幅の割込み信号を生成することを実現している。このため、サブプロセッサが動作していないときに動作クロックの周波数を低速に設定してもサブプロセッサでは割込み信号を認識することが可能になり、情報処理装置全体としての消費電力を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の割込み制御回路の一構成例を示すブロック図
【図２】図１に示した割込み制御回路の動作を示すフローチャート
【図３】図１に示した割込み制御回路の通常モード動作時における割込み信号２０と動作クロック７０の関係の一例、および低消費電力モード動作時における割込み信号２０−１と動作クロック７０−１の関係の一例を示すタイムチャート
【図４】本発明の割込み制御回路の他の構成例を示すブロック図
【図５】図２に示した割込み制御回路の動作を示すフローチャート
【図６】従来の割込み制御回路の一構成例を示すブロック図
【図７】従来技術の通常モード動作時における割込み信号２０と動作クロック７０の関係の一例を示すタイムチャート
【符号の説明】
１　　　メインプロセッサ
２　　　割込み信号生成回路
３　　　サブプロセッサ
４　　　発振回路
５　　　水晶振動子
６　　　クロック生成回路
７　　　クロック生成回路
８　　　サブプロセッサ制御回路
９　　　割込み信号調整レジスタ
Ａ　　　クロック変化情報レジスタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an interrupt control circuit, and more particularly to an interrupt control circuit in an information processing device having a multiprocessor configuration. The information processing device here is composed of a main processor that manages processing of the entire information processing device, and a plurality of sub-processors that share different processes in the information processing device, and the operation clock of each processor is asynchronous, An interrupt signal to each sub-processor is generated by an instruction from the main processor.
[0002]
[Prior art]
Conventionally, this type of interrupt signal has been used to notify the sub-processor of a processing instruction from the main processor to the sub-processor and a processing completion instruction from a control circuit managed by the sub-processor. At that time, the interrupt signal is generated so as to conform to the standard defined by the frequency of the operation clock of the sub-processor. This allows the sub-processor to recognize the interrupt signal.
[0003]
FIG. 6 is a block diagram showing a conventional example of an interrupt control circuit adopting such an interrupt control method. The main processor 1, the interrupt signal generation circuit 2, the sub-processor 3, the transmission circuit 4, the crystal oscillator 5, and the sub-processor It comprises a processor control circuit 8. This interrupt control circuit has one main processor 1 and one sub processor 3 for simplicity of explanation.
[0004]
The oscillation circuit 4 generates an accurate reference clock 40 based on the mechanical vibration of the crystal unit 5. The reference clock 40 is input to the main processor 1, the interrupt signal generation circuit 2, and the sub-processor 3.
[0005]
The reference clock 40 input to the main processor 1 is input to the clock generation circuit 6 inside the main processor 1. The clock generation circuit 6 generates an operation clock 60 for the main processor 1 by multiplying and / or dividing the reference clock 40. The reference clock 40 input to the sub-processor 3 is input to the clock generation circuit 7 inside the sub-processor 3. The clock generation circuit 7 generates an operation clock 70 of the sub-processor 3 by multiplying and / or dividing the reference clock 40.
[0006]
The sub-processor control circuit 8 is a circuit for realizing a part of the processing further divided by the sub-processor 3, and its operation is started by a processing start command 30 from the sub-processor 3. When the processing is completed, an interrupt generation instruction 80 is output to the interrupt signal generation circuit 2.
[0007]
The interrupt signal generation circuit 2 generates an interrupt signal 20 based on the reference clock 40 and outputs the interrupt signal 20 to the subprocessor 3 according to an interrupt generation instruction 80 from the subprocessor control circuit 8 and an interrupt generation instruction 10 from the main processor 1.
[0008]
Next, the operation will be described.
[0009]
The main processor 1 outputs an interrupt generation instruction 10 to the interrupt signal generation circuit 2 as a processing start notification when the processing of the sub processor 3 becomes necessary. When recognizing the interrupt generation instruction 10, the interrupt generation circuit 2 generates an interrupt signal 20 having a pulse width recognizable by the sub-processor 3 based on the reference clock 40 input from the oscillation circuit 4 and outputs the signal to the sub-processor 3. I do. When recognizing the interrupt signal 20 output from the interrupt signal generation circuit 2, the sub-processor 3 starts the processing shared by the sub-processor 3.
[0010]
During the processing, the sub-processor 3 outputs a processing start instruction 30 to the sub-processor control circuit 8 at an appropriate time. Upon receiving the processing start instruction 30, the sub-processor control circuit 8 starts the shared hardware processing. When the hardware processing is completed, an interrupt generation instruction 80 is output to the interrupt signal generation circuit 2 to notify the sub processor 3 of the completion of the processing.
[0011]
When recognizing the interrupt generation instruction 80, the interrupt signal generation circuit 2 generates an interrupt signal 20 having a pulse width that can be recognized by the sub-processor 3 based on the reference clock 40 input from the oscillation circuit 4. When recognizing the interrupt signal 20 output from the interrupt signal generation circuit 2, the sub-processor 3 recognizes that the processing of the sub-processor control circuit 8 has been completed, and executes the subsequent processing. When the processing in the sub-processor 3 is completed, a processing completion notification 31 is output to the main processor.
[0012]
In such a processing order, the main processor 1 and the sub-processor 3 process the entire system processing.
[0013]
FIG. 7 is a time chart showing an example of the relationship between the interrupt signal 20 and the operation clock 70 during the normal mode operation. In this time chart, the interrupt signal generation circuit 2 realizes the interrupt signal 20 for five cycles of the operation clock 70 of the subprocessor 3 for two cycles of the reference clock 40. Therefore, assuming that the standard value of the pulse width at which the sub-processor 3 can recognize the interrupt signal 20 is four cycles or more of the operation clock 70, the interrupt signal 20 in FIG.
[0014]
In the prior art, the waveform of the interrupt signal 20 that can be recognized by the sub-processor 3 is fixed at a fixed period (two periods in the time chart of FIG. 7) of the reference clock 40 that is the operation clock of the interrupt signal generation circuit 2. Is generated and output.
[0015]
[Problems to be solved by the invention]
By the way, in order to reduce the power consumption of the processor, when the processor is not operating, it is possible to set a low power consumption mode in which the internal operating frequency of the processor is lowered. In this case, it is necessary to change the waveform of the interrupt signal that can be recognized by the processor according to the internal operating frequency of the processor.
[0016]
In the above-described prior art, after the sub-processor 3 issues the processing start instruction 30 to the sub-processor control circuit 8, the sub-processor 3 is not performing any processing until it is completed. At this time, the frequency of the operation clock 70 can be reduced to a low power consumption mode. In the time chart of FIG. 7, when the processor 3 is set to the low power consumption mode, the frequency of the operation clock 70 is lower than the frequency in the normal operation. Therefore, if the pulse width of the interrupt signal 20 during normal mode operation cannot meet the standard value of four cycles or more of the operation clock 70, the sub-processor 3 cannot recognize the interrupt signal 20, and the subsequent processing Can not continue.
[0017]
As described above, the above-described conventional technique of generating the interrupt signal 20 having a fixed pulse width between the normal mode and the low power consumption mode has a problem that the low power consumption mode of the sub-processor 3 cannot be effectively used.
[0018]
SUMMARY OF THE INVENTION It is an object of the present invention to provide an interrupt control circuit capable of utilizing the low power consumption mode of a sub-processor, thereby achieving the effect of reducing the power consumption of the entire system.
[0019]
[Means for Solving the Problems]
An interrupt control circuit according to the present invention is an interrupt control circuit for a multiprocessor information processing device including a main processor that manages processing of the entire information processing device and a plurality of sub-processors that share different processes in the processing of the entire information processing device. In the control circuit, the sub-processor changes the frequency of the operation clock in accordance with the operation mode, and changes the pulse width of the interrupt generation signal to the sub-processor based on the interrupt generation instruction from the main processor to the operation clock of the sub-processor. According to a change in the frequency, the sub-processor is changed to recognize the interrupt signal.
[0020]
More specifically, the first interrupt control circuit of the present invention includes a main processor (1 in FIG. 1) that manages the processing of the entire information processing apparatus and a plurality of sub-processors (FIG. 1) that share different processing in the processing of the entire information processing apparatus. In the interrupt control circuit in the information processing device having the multiprocessor configuration including the items (1) and (3), the sub-processor further changes the frequency of the operation clock in accordance with the operation mode and the processing shared by the sub-processor. And a sub-processor control circuit (not shown) that starts processing in response to a processing start command from the sub-processor, outputs an interrupt generation command when the processing is completed, and outputs a processing completion notification to the main processor at the same time. 1) of the operation clock of the sub-processor according to the start of the processing of the sub-processor control circuit. When the number is changed, a clock change information register (A in FIG. 1) that inputs clock change information and outputs it to the main processor, and adjusts the pulse width adjustment information of the interrupt signal calculated by the main processor based on the clock change information. An interrupt signal adjustment register (9 in FIG. 1) that is stored in response to a processing completion notification from the processor control circuit, and a pulse corresponding to the interrupt signal adjustment information according to an interrupt generation instruction from the main processor or an interrupt generation instruction from the sub-processor control circuit. An interrupt signal generation circuit (2 in FIG. 1) for generating an interrupt signal having a width and outputting the generated interrupt signal to the sub-processor is provided.
[0021]
Further, a more detailed second interrupt control circuit of the present invention includes a main processor (1 in FIG. 4) that manages processing of the entire information processing apparatus and a plurality of sub-processors that share different processing in the processing of the entire information processing apparatus. (3 in FIG. 4), in the interrupt control circuit of the information processing device having a multiprocessor configuration, the subprocessor changes the frequency of the operation clock in accordance with the operation mode and the processing shared by the subprocessor is further divided. A circuit for realizing part of the processing, outputs processing start information to the main processor in response to a processing start instruction from the sub processor, starts operation, and outputs an interrupt generation instruction when the processing is completed. Sub-processor control circuit (8 in FIG. 4) that outputs a processing completion notification to the sub-processor control circuit An interrupt signal adjustment register (9 in FIG. 4) for storing the pulse width adjustment information of the interrupt signal calculated by the main processor that has recognized the processing start information in response to the processing completion notification from the sub-processor control circuit, and an interrupt from the main processor An interrupt signal generation circuit (2 in FIG. 4) for generating an interrupt signal having a pulse width corresponding to the interrupt signal adjustment information and outputting the generated interrupt signal to the subprocessor in accordance with an instruction or an interrupt generation instruction from the subprocessor control circuit; It is characterized by.
[0022]
Note that the pulse width of the above-described interrupt signal is desirably increased to n times when the cycle of the operation clock becomes n times.
[0023]
In the present invention, the change state of the frequency of the operation clock of the sub-processor is recognized by the main processor, and the interrupt adjustment information from the main processor is notified to the interrupt signal generation circuit of the interrupt adjustment information, whereby the sub-processor is controlled. An interrupt signal having a pulse width corresponding to the frequency of the operation clock is generated. Therefore, when the sub-processor is not operating, the frequency of the operation clock of the sub-processor can be set to a low speed, and the power consumption of the information processing apparatus as a whole can be reduced.
[0024]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, an embodiment of the present invention will be described.
[0025]
(Description of configuration)
FIG. 1 is a block diagram showing an embodiment of an interrupt control circuit according to the present invention, which includes a main processor 1, an interrupt signal generation circuit 2, a sub-processor 3, a transmission circuit 4, a crystal oscillator 5, a sub-processor control circuit 8, It comprises an interrupt signal adjusting circuit 9 and a clock change information register A. Also here, for simplicity of description, one main processor 1 and one sub processor 3 are used. This embodiment has a mechanism in which the main processor 1 recognizes a change state of the frequency of the operation clock 70 of the sub-processor 3 and instructs the interrupt signal generation circuit 2 to adjust the pulse width of the interrupt signal 20 from the main processor 1. Things.
[0026]
The oscillation circuit 4 generates an accurate reference clock 40 based on the mechanical vibration of the crystal unit 5. The reference clock 40 is input to the main processor 1, the interrupt signal generation circuit 2, and the sub-processor 3.
[0027]
The reference clock 40 input to the main processor 1 is input to the clock generation circuit 6 inside the main processor 1. The clock generation circuit 6 generates an operation clock 60 for the main processor 1 by multiplying and / or dividing the reference clock 40. The reference clock 40 input to the sub-processor 3 is input to the clock generation circuit 7 inside the sub-processor 3. The clock generation circuit 7 generates an operation clock 70 of the sub-processor 3 by multiplying and / or dividing the reference clock 40.
[0028]
The sub-processor control circuit 8 is a circuit for realizing a part of the processing further divided by the sub-processor 3, and its operation is started by a processing start command 30 from the sub-processor 3. When the processing is completed, an interrupt generation instruction 80 is output to the interrupt signal generation circuit 2 and a processing completion notification 81 is output to the main processor 1 at the same time.
[0029]
When the frequency of the operation clock 70 of the sub-processor 3 is changed, the clock change information register A inputs the clock change information 32 to notify the main processor 1 of the change. Further, in response to a reading instruction from the main processor 1, the clock change information 32 is output to the main processor 1 as clock change information A1. The interrupt signal adjustment register 9 stores the pulse width adjustment information of the interrupt signal 20 according to the interrupt adjustment command 11 from the main processor 1 and outputs the information to the interrupt signal generation circuit 2 as the interrupt signal adjustment information 90.
[0030]
The interrupt signal generation circuit 2 receives the interrupt signal 20 having a pulse width corresponding to the interrupt signal adjustment information 90 based on the reference clock 40 by the interrupt generation command 10 from the main processor 1 or the interrupt generation command 80 from the sub-processor control circuit 8. Is generated and output to the sub-processor 3.
[0031]
(Description of operation)
Next, the operation of the present embodiment configured as described above will be described with reference to the flowchart shown in FIG.
[0032]
The main processor 1 outputs an interrupt generation instruction 10 to the interrupt signal generation circuit 2 as a processing start notification when the processing of the sub-processor 3 becomes necessary (step S1 in FIG. 2). When recognizing the interrupt generation instruction 10, the interrupt generation circuit 2 generates an interrupt signal 20 having a reference pulse width recognizable by the sub-processor 3 based on the reference clock 40 input from the oscillation circuit 4 and sends the interrupt signal 20 to the sub-processor 3. Output (Step S2). When recognizing the interrupt signal 20 output from the interrupt signal generation circuit 2, the sub-processor 3 starts the processing shared by the sub-processor 3 (step S3).
[0033]
In the course of the processing, when the processing by the sub-processor control circuit 8 becomes necessary (YES in step S4), the sub-processor 3 outputs the processing start instruction 30 to the sub-processor control circuit 8 at an appropriate time (step S5). Upon receiving the processing start instruction 30, the sub-processor control circuit 8 starts the shared hardware processing (step S6). Until the hardware processing is completed, the frequency of the operation clock 70 of the sub-processor 3 may be low, so that the frequency of the operation clock 70 is set low for the clock generation circuit 7 (step S7). The change information 32 is output to and held in the clock change information register A (steps S8 and S9).
[0034]
The setting is notified to the main processor 1, and upon receiving the setting notification, the main processor 1 reads the clock change information A1 having the same content as the clock change information 32 from the clock change information register A (step S10). The main processor 1 calculates the pulse width of the interrupt signal 20 based on the clock change information A1 (step S11), and sets the interrupt signal adjustment information 90 in the interrupt signal adjustment register 9 by the interrupt signal adjustment instruction 11 (step S12). ). The set interrupt signal adjustment information 90 is input to the interrupt signal generation circuit 2, and the interrupt signal generation circuit 2 is ready to generate an interrupt signal 20 having an expanded pulse width according to the interrupt signal adjustment information 90.
[0035]
When the hardware processing in sub-processor control circuit 8 is completed (YES in step S13), an interrupt generation command 80 is output from sub-processor control circuit 8 to interrupt signal generation circuit 2 (step S14). The interrupt signal generation circuit 2 outputs the low-speed interrupt signal 20 having the expanded pulse width to the sub-processor 3 based on the interrupt signal adjustment information 90 set in the interrupt signal adjustment register 9 (step S15). A process completion notification 81 is output to the processor 1 (step S16).
[0036]
Since the operation clock 70 is slowed down (step S7), the sub-processor 3 can recognize the interrupt signal 20 having the expanded pulse width. The sub processor 3 that has recognized the processing completion sets the frequency of the operation clock 70 in the normal mode operation to the clock generation circuit 7 (step S17), and outputs the processing completion notification 31 to the main processor 1 (step S17). Step S19).
[0037]
Upon receiving the processing completion notification 81, the main processor 1 returns the pulse width of the interrupt signal 20 to the reference pulse width in the normal mode operation (step S19), and upon receiving the processing completion notification 31, interrupts the interrupt signal adjustment information 90. It is set in the interrupt signal adjustment register 9 by the adjustment instruction 11 (step S20). Thereafter, the interrupt signal generation circuit 2 generates an interrupt signal 20 having a pulse width in the normal mode operation.
[0038]
FIG. 3 is a time chart showing an example of a relationship between the interrupt signal 20 and the operation clock 70 in the normal mode operation and an example of a relationship between the interrupt signal 20-1 and the operation clock 70-1 in the low power consumption mode operation. is there. According to this time chart, during the normal mode operation, the interrupt signal generation circuit 2 realizes the interrupt signal 20 for five cycles of the operation clock 70 of the sub-processor 3 with two cycles of the reference clock 40. Therefore, assuming that the standard value of the pulse width at which the sub-processor 3 can recognize the interrupt signal 20 is four cycles or more of the operation clock 70, the interrupt signal 20 of FIG.
[0039]
In the low power consumption mode operation, the frequency of the operation clock 70-1 is reduced to six cycles of the reference clock 40, so that the above-described standard cannot be cleared with the interrupt signal 20 as it is. However, since the pulse width of the interrupt signal 20-1 is expanded to three times that of the interrupt signal 20, the pulse width of the interrupt signal 20-1 is equal to or more than four periods of the operation clock 70-1. 1 can be recognized.
[0040]
As described above, by providing the function of allowing the main processor 1 to recognize the change state of the operation clock of the sub-processor 3, and by providing the function of adjusting the pulse width of the interrupt signal 20, low power consumption of the sub-processor 3 is achieved. By effectively utilizing the power mode, it is possible to further reduce the power consumption of the entire information processing apparatus.
[0041]
(Second embodiment)
FIG. 4 is a block diagram showing a second embodiment of the interrupt control circuit of the present invention. In contrast to the interrupt control circuit according to the first embodiment shown in FIG. 1, in this interrupt control circuit, the clock change information register A is deleted, and the frequency change instruction 12 from the main processor 1 to the sub processor 3 Processing start information 82 from the processor control circuit 8 to the main processor 1 is added. In the first embodiment, in the low power consumption mode operation, the low speed setting of the frequency of the operation clock 70 is performed by the sub-processor 3 itself in the low power consumption mode operation. 1 in that the frequency of the operation clock 70 of the sub-processor 3 is set directly from 1.
[0042]
Hereinafter, an example of the operation will be described.
[0043]
The main processor 1 outputs an interrupt generation instruction 10 to the interrupt signal generation circuit 2 as a processing start notification when the processing of the sub processor 3 becomes necessary (step T1 in FIG. 5). When recognizing the interrupt generation instruction 10, the interrupt generation circuit 2 generates an interrupt signal 20 having a pulse width recognizable by the sub-processor 3 based on the reference clock 40 input from the oscillation circuit 4 and outputs the signal to the sub-processor 3. (Step T2). When recognizing the interrupt signal 20 output from the interrupt signal generation circuit 2, the sub-processor 3 starts the processing shared by the sub-processor 3 (step T3).
[0044]
In the course of the processing, when the sub-processor 3 needs the processing by the sub-processor control circuit 8 in a timely manner (YES in step T4), the sub-processor 3 outputs the processing start instruction 30 (step T5). Upon receiving the processing start instruction 30, the sub-processor control circuit 8 starts the shared hardware processing (step T6). Further, the sub-processor control circuit 8 notifies the main processor 1 of the processing start information 82 for notifying that the hardware processing has been started (step T7).
[0045]
Upon receiving the notification, the main processor 1 outputs a frequency change instruction 12 for instructing the sub processor 3 to change the frequency of the operation clock 70 (step T8). In the sub-processor 3, the frequency of the operation clock 70 is reduced by the frequency change instruction 12 so as to conform to the low power consumption mode operation (step T9). After that, the main processor 1 sets the interrupt signal adjustment information 90 for generating the interrupt signal 20 having the pulse width in the low power consumption mode operation in the interrupt signal adjustment register 9 by the interrupt adjustment instruction 11 (step T10).
[0046]
When the hardware processing is completed (YES in step S11), the sub-processor control circuit 8 outputs an interrupt generation instruction 80 to the interrupt signal generation circuit 2 (step T12). The interrupt signal generation circuit 2 generates the interrupt signal 20 based on the reference clock 40 and the interrupt signal adjustment information 90, and outputs the interrupt signal 20 to the sub-processor 3 (Step T13). The sub-processor 3 in the low power consumption mode can recognize the interrupt signal 20 having the pulse width in the low power consumption mode operation.
[0047]
When the subsequent processing is completed, the sub-processor 3 outputs a processing completion notification 31 to the main processor 1 (step T14). When recognizing the processing completion notification 31 from the sub-processor control circuit 8, the main processor 1 outputs the frequency change command 12 to the sub-processor 3 (step T15). Thereby, in the sub-processor 3, the frequency of the operation clock 70 is set to the frequency at the time of the normal mode operation (step T16). Thereafter, when the sub processor 3 outputs the processing completion notification 90 to the main processor 1 (step T17), the main processor 1 uses the interrupt adjustment instruction 11 to generate the pulse width for generating the pulse width at the time of the normal mode operation. The information is set (step T18), and the operation returns to the normal mode operation.
[0048]
As described above, even in the method of directly controlling the frequency change instruction 12 of the operation clock 70 from the main processor 1 to the sub processor 3, the low power consumption mode of the sub processor 3 can be effectively used.
[0049]
【The invention's effect】
According to the present invention, the main processor can recognize the change state of the frequency of the operation clock of the sub-processor, and the interrupt signal adjustment information for adjusting the pulse width of the interrupt signal to the sub-processor is issued by the interrupt adjustment instruction from the main processor. By notifying the interrupt signal generating circuit, an interrupt signal having an interrupt pulse width corresponding to the frequency of the operation clock of the subprocessor is generated. For this reason, even when the frequency of the operation clock is set to a low speed when the sub-processor is not operating, the sub-processor can recognize the interrupt signal, and the power consumption of the entire information processing apparatus can be reduced. It becomes possible.
[Brief description of the drawings]
FIG. 1 is a block diagram showing one configuration example of an interrupt control circuit according to the present invention; FIG. 2 is a flowchart showing the operation of the interrupt control circuit shown in FIG. 1; FIG. 3 is a normal mode of the interrupt control circuit shown in FIG. FIG. 4 is a time chart showing an example of the relationship between the interrupt signal 20 and the operation clock 70 during operation, and an example of the relationship between the interrupt signal 20-1 and the operation clock 70-1 during operation in the low power consumption mode. FIG. 5 is a block diagram showing another configuration example of the control circuit. FIG. 5 is a flowchart showing the operation of the interrupt control circuit shown in FIG. 2; FIG. 6 is a block diagram showing one configuration example of a conventional interrupt control circuit; Time chart showing an example of the relationship between the interrupt signal 20 and the operation clock 70 during the normal mode operation of the technology.
DESCRIPTION OF SYMBOLS 1 Main processor 2 Interrupt signal generation circuit 3 Sub processor 4 Oscillation circuit 5 Crystal oscillator 6 Clock generation circuit 7 Clock generation circuit 8 Sub processor control circuit 9 Interrupt signal adjustment register A Clock change information register

Claims

An interrupt control circuit in an information processing device having a multiprocessor configuration including a main processor that manages processing of the entire information processing device and a plurality of sub-processors that share different processes in the processing of the entire information processing device,
The sub-processor changes an operation clock frequency according to an operation mode;
A pulse width of an interrupt generation signal to the sub-processor based on an interrupt generation instruction from the main processor is changed according to a change in the frequency of an operation clock in the sub-processor so that the sub-processor can recognize the interrupt signal. And an interrupt control circuit.

An interrupt control circuit in an information processing device having a multiprocessor configuration including a main processor that manages processing of the entire information processing device and a plurality of sub-processors that share different processes in the processing of the entire information processing device,
The sub-processor changes an operation clock frequency according to an operation mode;
A circuit for realizing a part of the processing further divided by the sub-processor. The processing is started by a processing start instruction from the sub-processor. A sub-processor control circuit that outputs a processing completion notification to the processor,
A clock change information register for inputting clock change information and outputting the clock change information to the main processor when a frequency of an operation clock of the sub processor is changed in accordance with a start of processing by the sub processor control circuit;
An interrupt signal adjustment register for storing the pulse width adjustment information of the interrupt signal calculated by the main processor based on the clock change information in response to a processing completion notification from the sub-processor control circuit;
And an interrupt signal generation circuit that generates an interrupt signal having a pulse width corresponding to the interrupt signal adjustment information and outputs the generated interrupt signal to the sub processor according to an interrupt generation instruction from the main processor or an interrupt generation instruction from the sub processor control circuit. And an interrupt control circuit.

An interrupt control circuit in an information processing device having a multiprocessor configuration including a main processor that manages processing of the entire information processing device and a plurality of sub-processors that share different processes in the processing of the entire information processing device,
The sub-processor changes an operation clock frequency according to an operation mode;
The sub-processor is a circuit for realizing a part of the processing further divided by the processing shared by the sub-processor, outputs processing start information to the main processor in response to a processing start command from the sub-processor, starts operation, and A sub-processor control circuit that outputs an interrupt generation instruction when the processing is completed, and simultaneously outputs a processing completion notification to the main processor;
An interrupt signal adjustment register for storing the pulse width adjustment information of the interrupt signal calculated by the main processor that has recognized the processing start information from the sub-processor control circuit in accordance with a processing completion notification from the sub-processor control circuit;
And an interrupt signal generation circuit that generates an interrupt signal having a pulse width corresponding to the interrupt signal adjustment information and outputs the generated interrupt signal to the sub processor according to an interrupt generation instruction from the main processor or an interrupt generation instruction from the sub processor control circuit. And an interrupt control circuit.

4. The interrupt control circuit according to claim 1, wherein the pulse width of the interrupt signal is increased by n times when the cycle of the operation clock is increased by n times.