JP2004064016A

JP2004064016A - Semiconductor chip

Info

Publication number: JP2004064016A
Application number: JP2002223816A
Authority: JP
Inventors: Tomonori Kanai; 金井　友範; Seiji Kishimoto; 岸本　清治
Original assignee: Hitachi Maxell Ltd
Current assignee: Maxell Holdings Ltd
Priority date: 2002-07-31
Filing date: 2002-07-31
Publication date: 2004-02-26

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor chip integrated with a re-wiring layer of high operation stability at a low power consumption, excellent in fast operation characteristics, in which flexibility in designing a mounting board is high. <P>SOLUTION: A semiconductor chip 1A comprises an IC1 in which a plurality of circuit blocks 51-55 are formed on a circuit formation surface while multiple input/output terminals 2a-2d are arrayed at its outer peripheral part; a first insulating layer 9 formed on the circuit formation surface of the IC1; a re-wiring layer 3 which is formed on the first insulating layer 9 and comprises a shield part 3e and wiring 3a-3d for setting a bump with one end connected to the input/output terminals 2a-2d; a bump 6 set on the wirings 3a-3d for setting the bump; and a second insulating layer 11 which covers the re-wiring layer 3. A plurality of power source terminals 2a distributed on the IC1 are connected together through the bump setting wiring 3a, and a plurality of clock terminals 2b distributed on the IC1 are connected together through the bump setting wiring 3b. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップの構造に係り、特に、ＣＳＰ（チップスケールパッケージ）タイプと呼称される半導体チップにおける再配線層の構成に関する。
【０００２】
【従来の技術】
ＩＣカードなどの半導体装置に搭載される半導体チップとしては、図４及び図５に示すように、絶縁層９を介して回路成形面１ａに再配線層３が形成され、当該再配線層３を介して回路成形面１ａの外周部に配置された入出力端子２と回路成形面１ａの内周部に配置されたバンプ６とが電気的に接続されたＣＳＰタイプと呼称される半導体チップが提案されている。
【０００３】
当該ＣＳＰタイプの半導体チップは、バンプ６を回路成形面１ａ上の全面に自由にレイアウトすることができるので、外周部に沿って配置された入出力端子２にバンプ６を直接形成する場合に比べてバンプ６の配列ピッチ及びバンプサイズを大きくすることができ、入出力端子２の多端子化と半導体チップのフリップチップ実装の容易化等を図ることができる。
【０００４】
【発明が解決しようとする課題】
ところで、半導体装置に適用される半導体チップの回路成形面には、図４及び図５に示すように、電源回路５１と、演算増幅器（オペアンプ）５２と、比較増幅器（コンパレータ）５３と、ＲＦ送受信部５４と、論理部５５とがブロック分けして形成されており、より高いセキュリティ性能が要求される場合には、マイクロプロセッサが内蔵される場合もある。前記電源回路５１、演算増幅器５２、比較増幅器５３、ＲＦシンセサイザー５４は、ほとんどがアナログ回路で構成され、論理部５５は、ほとんどがデジタル回路で構成される。
【０００５】
前記電源回路５１、演算増幅器５２、比較増幅器５３及びＲＦ送受信部５４などのアナログ回路は、外来ノイズの影響を受けやすいために、外来ノイズを遮断し、動作の安定性を高めることが要求される。一方、デジタル回路部は、外来ノイズの影響を受けにくいために、外来ノイズを遮断することは必ずしも必要ではないが、電源電圧が変動すると動作が不安定になるため、電源電圧の変動を抑制し、動作の安定性を高めることが要求される。
【０００６】
また、ＣＳＰタイプの半導体チップは、搭載基板に対してフリッアチップ実装され、搭載基板と半導体チップの回路形成面とが対向に配置されるため、搭載基板と半導体チップとの間で信号の相互干渉が起こらないように搭載基板の配線を制限する必要があり、搭載基板の設計の自由度が制限されるという問題もある。
【０００７】
さらに、ＬＳＩにおいては、高集積化及び多層化等により低電力化及び高速化が図られている。この場合、トランジスタの寸法や電圧を一定の割合で小さくしていくスケーリングの効果により低電力化及び高速化が可能となるが、電圧がある程度小さくなると、電源電流が大きくなって配線での電圧降下が大きくなり、ＬＳＩの性能保証が不可能となるため、スケーリング効果によって半導体チップの低電力化及び高速化を図ることが困難になる。特に、ＬＳＩの配線には、一般にアルミニウム（Ａｌ）が用いられ、薄膜プロセスで形成されるが、薄膜プロセスで形成されたＡｌ配線は微細な配線が可能であるが、抵抗値が大きいことから配線での電圧降下を生じやすい。また、所要の回路を多層に形成し、配線長を短くすれば電圧降下を抑制することができるが、回路を多層化すると、配線容量が増大するため、高周波信号の伝達特性が劣化するという別の問題を生じる。
【０００８】
本発明は、かかる従来技術の課題を解決するためになされたものであって、その目的は、動作の安定性が高く、搭載基板の設計の自由度を大きくすることができ、かつ低消費電力で動作の高速性に優れた再配線層一体形の半導体チップを提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、前記の目的を達成するため、回路形成面の外周領域に複数の入出力端子が配列され、かつこれら複数の入出力端子中に複数の同種の入出力端子が分散して配置されたＩＣを備え、当該ＩＣの前記回路成形面上に絶縁層を介して再配線層が形成され、当該再配線層を介して前記回路成形面の外周部に配置された入出力端子と前記回路成形面の内周部に配置されたバンプとが電気的に接続された半導体チップにおいて、前記再配線層を用いて前記同種の入出力端子を電気的に接続するという構成にした。
【００１０】
再配線層は、絶縁層上に自由に形成することができるので、回路成形面に形成された回路ブロックによって配線の自由度が制限されるＩＣの内部配線に比べて導体抵抗や配線間容量を低減することができる。したがって、再配線層を用いて同種の入出力端子間を電気的に接続すると、同種の入出力端子間における電圧降下や信号波形のなまりを防止することができるので、半導体チップの動作特性を向上させることができる。
【００１１】
本発明は、前記の目的を達成するため、前記構成の半導体チップにおいて、前記再配線層の一部に、前記回路成形面に形成された全ての回路ブロック又は一部の回路ブロックの表面を覆うシールド部を形成し、当該シールド部と当該シールド部により表面が覆われた回路ブロックがアクティブ状態にあるときに入出力信号の変化がないいずれかの前記入出力端子及び前記バンプとを電気的に接続するという構成にした。
【００１２】
このように、再配線層の一部にシールド部を形成して、回路成形面に形成された全ての回路ブロック又は一部の回路ブロックの表面を覆い、かつ、当該シールド部と当該シールド部により表面が覆われた回路ブロックがアクティブ状態にあるときに入出力信号の変化がないいずれかの入出力端子及びバンプとを電気的に接続すると、外来ノイズの影響を受けやすい回路ブロックについては外来ノイズの影響を遮断することができて動作の安定性を高めることができ、また、電源電圧が変動すると動作が不安定になる回路ブロックについては電源電圧の変動を抑制することができて動作の安定性を高めることができる。また、半導体チップを搭載基板にフリップチップ実装しても、搭載基板と半導体チップとの間で信号の相互干渉が起こらないので、搭載基板の配線を制限する必要がなく、搭載基板の設計の自由度を高めることができる。
【００１３】
本発明は、前記の目的を達成するため、前記構成の半導体チップにおいて、前記絶縁層が厚膜プロセスで形成されているという構成にした。
【００１４】
このように、絶縁層を厚膜プロセスで形成すると、絶縁層を薄膜プロセスで形成する場合に比べて、半導体チップの回路形成面と絶縁層上に形成される再配線層との距離を大きくすることができるので、クロストーク及びリンギングの増大や配線間の容量成分増大による高周波信号の劣化、並びに消費電力の増大を抑制することができ、半導体チップの動作特性を改善することができる。
【００１５】
本発明は、前記の目的を達成するため、前記構成の半導体チップにおいて、前記再配線層が厚膜プロセスで形成されているという構成にした。
【００１６】
このように、再配線層を厚膜プロセスで形成すると、再配線層を薄膜プロセスで形成で形成する場合に比べて、導体抵抗を低減することができるので、半導体チップの動作特性を改善することができる。
【００１７】
本発明は、前記の目的を達成するため、前記構成の半導体チップにおいて、前記再配線層の一部に８００ＭＨｚ以上の高周波信号が伝送され、当該８００ＭＨｚ以上の高周波信号が伝送される再配線層と前記シールド部とを所定のギャップを隔てて隣接に配置するという構成にした。
【００１８】
このように、高周波信号を流す配線とシールド部とを所定のギャップを隔てて隣接に配置すると、当該高周波信号を流す配線を所定のインピーダンスに設定することにより、インピーダンスの不整合による反射や損失を防ぐことができるので、半導体チップの高周波特性を改善することができる。
【００１９】
本発明は、前記の目的を達成するため、前記構成の半導体チップにおいて、前記再配線層が銅で形成されているという構成にした。
【００２０】
銅は、一般に半導体プロセスで用いられるＡｌや厚膜プロセスで用いられるニッケル（Ｎｉ）よりも抵抗率及び非透磁率が低いので、再配線層を銅で形成することにより、配線の抵抗値の減少、高周波を用いた場合の表皮厚み増大による高周波特性の向上が可能となり、特性の優れた半導体チップを提供することが可能となる。
【００２１】
【発明の実施の形態】
以下、本発明に係る半導体装置の第１実施形態例を、図１及び図２に基づいて説明する。図１は第１実施形態例に係る半導体チップ１Ａの平面図であり、図２は図１のＡ−Ａ断面図である。
【００２２】
本例の半導体チップ１Ａは、ＣＳＰタイプの半導体チップであって、図１及び図２に示すように、回路形成面に電源回路５１、演算増幅器５２、比較増幅器５３、ＲＦ送受信部５４及び論理部５５の各回路ブロックが形成され、その外周部に多数の入出力端子２ａ，２ｂ，２ｃ，２ｄが配列されたＩＣ１と、当該ＩＣ１の回路形成面上に形成された第１絶縁層９と、当該第１絶縁層９上に形成され、一端が前記入出力端子２ａ，２ｂ，２ｃ，２ｄに接続されたパンプ設定用配線３ａ，３ｂ，３ｃ，３ｄ及びシールド部３ｅとからなる再配線層３と、前記パンプ設定用配線３ａ，３ｂ，３ｃ，３ｄ上に設定されたバンプ６と、前記再配線層３上を覆う第２絶縁層１１とから構成されている。なお、入出力端子２ａは電源端子、入出力端子２ｂはクロック端子、入出力端子２ｃはＲＦ端子、入出力端子２ｄはその他の端子を示している。
【００２３】
第１絶縁層９は、厚膜プロセスで形成される。具体的には、ＩＣ１の基になる完成ウエハの回路形成面上に感光性ポリイミドを均一な厚さに塗布した後、フォトリソグラフィにより入出力端子２ａ，２ｂ，２ｃ，２ｄと対応する部分にスルーホール１０を有する厚さ１０μｍの第１絶縁層９を形成した。
【００２４】
再配線層３も、厚膜プロセスで形成される。具体的には、まず前記スルーホール１０が開口された絶縁層９上にスパッタで給電膜を形成した後、当該給電膜上にフォトレジスト層を均一な厚さに形成する。次いで、当該フォトレジスト層の露光と現像とを行って配線部分のフォトレジストを除去し、前記給電膜の一部を露出する。次いで、前記給電膜を一方の電極として前記給電膜上に銅メッキを施す。しかる後に、前記給電膜上のフォトレジストを除去し、前記銅メッキが施されていない部分の給電膜をエッチングによって除去し、厚みが５μｍの銅配線にて所要のバンプ設定用配線３ａ，３ｂ，３ｃ，３ｄ及びシールド部３ｅを形成した。シールド部３ｅは、図１に示すように、電源回路５１及び比較増幅器５３の表面を覆うように形成される。一方、バンプ設定用配線３ａ，３ｂ，３ｃ，３ｄは、ＩＣ１における前記入出力端子２ａ，２ｂ，２ｃ，２ｄの形成部よりも内周部分に所要の配列で形成される。本例のＩＣ１においては、３個の電源端子２ａがＩＣ１の入出力端子設定部に分散して配置されており、それら３個の電源端子２ａがバンプ設定用配線３ａによって互いに接続されている。また、本例のＩＣ１においては、２個のクロック端子２ｂがＩＣ１の入出力端子設定部に分散して配置されており、それら２個のクロック端子２ｂがバンプ設定用配線３ｂによって互いに接続されている。
【００２５】
第２絶縁層１１も、前記第１絶縁層９と同様に、感光性ポリイミドを用いた厚膜プロセスで形成される。具体的には、ＩＣ１の基になる完成ウエハの前記第１絶縁層９上及び前記再配線層３上に感光性ポリイミドを均一な厚さに塗布した後、フォトリソグラフィにより前記バンプ設定用配線３ａ，３ｂ，３ｃ，３ｄ上のバンプ設定部と対応する部分にスルーホール（図示省略）を有する厚さ１０μｍの第２絶縁層１１を形成した。
【００２６】
バンプ６は、例えばハンダボールなどの金属球によって形成され、前記第２絶縁層１１に開口された図示しないスルーホールを通して、前記バンプ設定用配線３ａ，３ｂ，３ｃ，３ｄ上の所定の位置に接合される。
【００２７】
このように構成された本例の半導体チップ１Ａは、図２に示すように、搭載基板７に形成された配線８に前記バンプ６を接合することにより、搭載基板７にフリップチップ実装される。
【００２８】
本例の半導体チップ１Ａは、ＩＣ１の入出力端子設定部に分散して配置された電源端子２ａをパンプ設定用配線３ａを介して互いに接続すると共に、ＩＣ１の入出力端子設定部に分散して配置されたクロック端子２ｂをパンプ設定用配線３ｂを介して互いに接続したので、Ａｌの薄膜プロセスで形成されたＩＣ１の内部配線でこれらの各端子間２ａ，２ｂを接続する場合に比べて電圧降下による回路特性の劣化やクロック信号波形のなまりを防止することができ、半導体チップの動作特性を向上することができる。特に、再配線層３を抵抗値が低く、高周波特性に優れた銅メッキを用いたので、かかる効果を高めることができる。
【００２９】
また、本例の半導体チップ１Ａは、ＩＣ１の回路形成面に形成された電源回路５１及び比較増幅器５３の表面を銅メッキ膜からなるシールド部３ｅにて覆ったので、外来ノイズからこれら電源回路５１及び比較増幅器５３を保護することができ、半導体チップの動作安定性を向上することができる。また、搭載基板７の配線８から発生するノイズを遮断することができるため、本発明に係る半導体チップを搭載する基板７の設計の自由度を向上することができる。
【００３０】
さらに、本例の半導体チップ１Ａは、第１絶縁層９を厚膜プロセスにて作製したので、薄膜プロセスで作製した場合に比べて層間の配線容量を低減することができ、高周波信号の伝送が容易になって、クロック信号波形等のなまりを防止することができる。また、第１絶縁層９を厚膜プロセスで作製したことから、薄膜プロセスで作製した場合に比べてＩＣ１に形成された各回路ブロックと再配線層３との間の干渉を低減でき、回路設計の煩雑さ及び干渉による特性劣化を低減することができる。
【００３１】
なお、前記第１実施形態例においては、電源端子２ａとクロック端子２ｂのみをバンプ設定用配線３ａ，３ｂを用いて互いに接続したが、本発明の要旨はこれに限定されるものではなく、他の入出力端子、例えばＧＮＤ端子やデータ端子についても、バンプ設定用配線を用いて互いに接続することができる。
【００３２】
また、前記第１実施形態例においては、ＩＣ１の回路形成面に形成された複数の回路ブロックのうち、電源回路５１及び比較増幅器５３の表面のみをシールド部３ｅにて覆ったが、本発明の要旨はこれに限定されるものではなく、他の回路ブロック、例えば演算増幅器５２、ＲＦ送受信部５４及び論理部５５等をシールド部３ｅにて覆うこともできる。
【００３３】
また、前記第１実施形態例においては、シールド部３ｅを電源端子２ａに接続したが、本発明の要旨はこれに限定されるものではなく、他の入出力端子、例えばＧＮＤ端子、チップセレクト端子又は送受信の切換端子など、シールド部３ｅにより表面が覆われた回路ブロックがアクティブ状態にあるときに入出力信号の変化がないいずれかの入出力端子にシールド部３ｅを接続することもできる。
【００３４】
次に、本発明に係る半導体装置の第２実施形態例を、図３に基づいて説明する。図３は第２実施形態例に係る半導体チップ１Ｂの平面図である。
【００３５】
本例の半導体チップ１Ｂは、図３に示すように、入出力端子２ｂ，２ｃ，２ｄの形成部及びバンプ設定用配線３ｂ，３ｃ，３ｄの形成部を除くＩＣ１の回路形成面のほぼ全面にバンプ設定用配線３ａを兼ねたシールド部３ｅを形成し、当該シールド部３ｅを電源端子２ａに接続したこと、及び８００ＭＨｚ以上のＲＦ信号を伝送するＲＦ端子２ｃに一端が接続されたバンプ設定用配線３ｃとシールド部３ｅとを所定のギャップを隔てて隣接に配置し、当該バンプ設定用配線３ｃが所定の特性インピーダンスとなるように、前記シールド部３ｅとトリプレート構造を形成したことを特徴とする。その他の部分については、第１実施形態例に係る半導体装置１Ａと同じであるので、対応する部分に同一の符号を付して説明を省略する。
【００３６】
本例の半導体チップ１Ｂは、シールド部３ｅをＩＣ１の回路形成面のほぼ全体に配置したので、ＩＣ１の回路形成面に形成された全ての回路ブロックについて外来ノイズの影響を抑制することができる。よって、第１実施形態例に係る半導体チップ１Ａに比べてさらに半導体チップの動作安定性を高めることができ、かつ搭載基板７の設計の自由度を高めることができる。
【００３７】
また、本例の半導体チップ１Ｂは、電源端子２ａをシールド部３ｅを介して共通に接続したので、第１実施形態例に係る半導体チップ１Ａと同様に電源部の電気抵抗の低減が可能となり、電圧降下による回路特性の劣化を防止することができる。
【００３８】
さらに、本例の半導体チップ１Ｂは、８００ＭＨｚ以上のＲＦ信号を流すバンプ設定用配線３ｃとシールド部３ｅとを所定のギャップを隔てて隣接に配置し、これらバンプ設定用配線３ｃとシールド部３ｅとの間のインピーダンスが所定の値となるようにしたので、ＩＣ内部とバンプ設定用配線３ｃ又はバンプ設定用配線３ｃと搭載基板７の間のインピーダンス不整合による反射、損失を防ぐことができ、半導体チップの高周波特性を改善することができる。
【００３９】
なお、前記第２実施形態例においては、シールド部３ｅを電源端子２ａに接続したが、本発明の要旨はこれに限定されるものではなく、他の入出力端子、例えばＧＮＤ端子、チップセレクト端子又は送受信の切換端子など、シールド部３ｅにより表面が覆われた回路ブロックがアクティブ状態にあるときに入出力信号の変化がないいずれかの入出力端子にシールド部３ｅを接続することもできる。
【００４０】
【発明の効果】
以上説明したように、本発明によると、ＩＣの内部配線に比べて導体抵抗や配線間容量が小さい再配線層を用いて、ＩＣにおける回路形成面の外周領域に分散して配列された同種の入出力端子間を電気的に接続したので、同種の入出力端子間における電圧降下や信号波形のなまりを防止することができ、半導体チップの動作特性を向上させることができる。
【図面の簡単な説明】
【図１】第１実施形態例に係る半導体チップの平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】第２実施形態例に係る半導体チップの平面図である。
【図４】従来例に係る半導体チップの平面図である。
【図５】従来例に係る半導体チップの断面図である。
【符号の説明】
１　ＩＣ
２ａ　電源端子
２ｂ　クロック端子
２ｃ　ＲＦ端子
２ｄ　その他の入出力端子
３　再配線層
３ａ，３ｂ，３ｃ，３ｄ　パンプ設定用配線
３ｅ　シールド部
６　バンプ
７　搭載基板
８　配線
９　第１絶縁層
１１　第２絶縁層
５１　電源回路
５２　演算増幅器
５３　比較増幅器
５４　ＲＦ送受信部
５５　論理部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a structure of a semiconductor chip, and more particularly to a structure of a redistribution layer in a semiconductor chip called a CSP (chip scale package) type.
[0002]
[Prior art]
As a semiconductor chip mounted on a semiconductor device such as an IC card, as shown in FIGS. 4 and 5, a rewiring layer 3 is formed on a circuit forming surface 1a via an insulating layer 9, and the rewiring layer 3 A semiconductor chip called a CSP type in which the input / output terminals 2 arranged on the outer peripheral portion of the circuit molding surface 1a and the bumps 6 arranged on the inner peripheral portion of the circuit molding surface 1a are electrically connected through the CSP type is proposed. Have been.
[0003]
In the CSP type semiconductor chip, the bumps 6 can be freely laid out on the entire surface on the circuit forming surface 1a, so that the bumps 6 are not formed directly on the input / output terminals 2 arranged along the outer periphery. As a result, the arrangement pitch and the bump size of the bumps 6 can be increased, and the number of input / output terminals 2 can be increased, and the flip chip mounting of the semiconductor chip can be facilitated.
[0004]
[Problems to be solved by the invention]
By the way, as shown in FIGS. 4 and 5, a power supply circuit 51, an operational amplifier (op-amp) 52, a comparison amplifier (comparator) 53, an RF transmitter / receiver are provided on a circuit forming surface of a semiconductor chip applied to a semiconductor device. The unit 54 and the logic unit 55 are formed by dividing the block, and when higher security performance is required, a microprocessor may be built in. The power supply circuit 51, the operational amplifier 52, the comparison amplifier 53, and the RF synthesizer 54 are mostly constituted by analog circuits, and the logic unit 55 is mostly constituted by digital circuits.
[0005]
Analog circuits such as the power supply circuit 51, the operational amplifier 52, the comparison amplifier 53, and the RF transmission / reception unit 54 are susceptible to external noise. Therefore, it is required to block external noise and increase operational stability. . On the other hand, since the digital circuit section is not easily affected by external noise, it is not always necessary to block external noise.However, if the power supply voltage fluctuates, the operation becomes unstable. It is required to improve the stability of operation.
[0006]
In addition, since the CSP type semiconductor chip is mounted on the mounting substrate by a free chip, and the mounting substrate and the circuit forming surface of the semiconductor chip are disposed to face each other, mutual interference of signals between the mounting substrate and the semiconductor chip is prevented. It is necessary to restrict the wiring of the mounting board so as not to occur, and there is also a problem that the degree of freedom in designing the mounting board is limited.
[0007]
Further, in the LSI, low power and high speed are achieved by high integration and multilayering. In this case, low power and high speed can be achieved by the scaling effect of reducing the size and voltage of the transistor at a fixed rate.However, when the voltage is reduced to some extent, the power supply current increases and the voltage drop in the wiring Becomes large, and it becomes impossible to guarantee the performance of the LSI. Therefore, it is difficult to reduce the power and speed of the semiconductor chip due to the scaling effect. In particular, aluminum (Al) is generally used for LSI wiring, and is formed by a thin film process. The Al wiring formed by the thin film process can be finely wired, but has a large resistance value, Voltage drop easily occurs. In addition, the voltage drop can be suppressed by forming the required circuit in a multilayer and shortening the wiring length. However, when the circuit is multilayered, the wiring capacity increases, and the transmission characteristic of the high-frequency signal deteriorates. Cause problems.
[0008]
The present invention has been made in order to solve the problems of the related art, and has as its object to achieve high operation stability, increase the degree of freedom in designing a mounting board, and achieve low power consumption. It is an object of the present invention to provide a semiconductor chip integrated with a redistribution layer which is excellent in high-speed operation.
[0009]
[Means for Solving the Problems]
According to the present invention, in order to achieve the above object, a plurality of input / output terminals are arranged in an outer peripheral region of a circuit forming surface, and a plurality of same type input / output terminals are dispersedly arranged in the plurality of input / output terminals. A rewiring layer is formed on the circuit forming surface of the IC via an insulating layer, and the input / output terminals and the circuit are disposed on the outer peripheral portion of the circuit forming surface via the rewiring layer. In the semiconductor chip in which the bumps arranged on the inner peripheral portion of the molding surface are electrically connected, the same type of input / output terminals are electrically connected using the rewiring layer.
[0010]
Since the rewiring layer can be formed freely on the insulating layer, the conductor resistance and the capacitance between the wirings are lower than those of the internal wiring of the IC in which the degree of freedom of wiring is limited by the circuit block formed on the circuit forming surface. Can be reduced. Therefore, by electrically connecting the same type of input / output terminals using the rewiring layer, it is possible to prevent a voltage drop and a rounding of a signal waveform between the same type of input / output terminals, thereby improving the operation characteristics of the semiconductor chip. Can be done.
[0011]
According to the present invention, in order to achieve the above object, in a semiconductor chip having the above configuration, a part of the rewiring layer covers a surface of all circuit blocks or a part of circuit blocks formed on the circuit forming surface. A shield part is formed, and when the shield part and a circuit block whose surface is covered by the shield part are in an active state, any one of the input / output terminals and the bumps where there is no change in the input / output signal is electrically connected. It was configured to connect.
[0012]
In this way, a shield part is formed on a part of the rewiring layer to cover the surface of all circuit blocks or some circuit blocks formed on the circuit forming surface, and the shield part and the shield part If any of the input / output terminals and bumps where there is no change in the input / output signal are electrically connected when the circuit block whose surface is covered is in the active state, the circuit block that is easily affected by the external noise may be connected to the external noise. The effect of the power supply voltage can be cut off, and the operation stability can be improved. Also, the fluctuation of the power supply voltage can be suppressed for the circuit blocks that become unstable when the power supply voltage fluctuates. Can be enhanced. Also, even if the semiconductor chip is flip-chip mounted on the mounting substrate, there is no signal interference between the mounting substrate and the semiconductor chip, so there is no need to restrict the wiring of the mounting substrate and the design of the mounting substrate is free. The degree can be increased.
[0013]
According to the present invention, in order to achieve the above object, in the semiconductor chip having the above configuration, the insulating layer is formed by a thick film process.
[0014]
As described above, when the insulating layer is formed by the thick film process, the distance between the circuit formation surface of the semiconductor chip and the redistribution layer formed on the insulating layer is increased as compared with the case where the insulating layer is formed by the thin film process. Therefore, deterioration of a high-frequency signal due to an increase in crosstalk and ringing, an increase in a capacitance component between wirings, and an increase in power consumption can be suppressed, and the operating characteristics of the semiconductor chip can be improved.
[0015]
In order to achieve the above object, the present invention has a configuration in which the redistribution layer is formed by a thick film process in the semiconductor chip having the above configuration.
[0016]
As described above, when the rewiring layer is formed by the thick film process, the conductor resistance can be reduced as compared with the case where the rewiring layer is formed by the thin film process. Can be.
[0017]
In order to achieve the above object, the present invention provides a semiconductor chip having the above configuration, in which a high-frequency signal of 800 MHz or more is transmitted to a part of the redistribution layer, and a high-frequency signal of 800 MHz or more is transmitted. The shield part and the shield part are arranged adjacent to each other with a predetermined gap.
[0018]
As described above, when the wiring for flowing the high-frequency signal and the shield portion are disposed adjacent to each other with a predetermined gap therebetween, the wiring for flowing the high-frequency signal is set to have a predetermined impedance, so that reflection and loss due to impedance mismatch can be reduced. As a result, the high frequency characteristics of the semiconductor chip can be improved.
[0019]
According to the present invention, in order to achieve the above object, in the semiconductor chip having the above configuration, the rewiring layer is formed of copper.
[0020]
Copper has lower resistivity and non-magnetic permeability than Al generally used in a semiconductor process and nickel (Ni) used in a thick film process. Therefore, forming the rewiring layer of copper reduces the resistance value of the wiring. In addition, high-frequency characteristics can be improved by increasing the skin thickness when high frequencies are used, and a semiconductor chip having excellent characteristics can be provided.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a first embodiment of a semiconductor device according to the present invention will be described with reference to FIGS. FIG. 1 is a plan view of a semiconductor chip 1A according to the first embodiment, and FIG. 2 is a sectional view taken along line AA of FIG.
[0022]
The semiconductor chip 1A of this example is a CSP type semiconductor chip, and as shown in FIGS. 1 and 2, a power supply circuit 51, an operational amplifier 52, a comparison amplifier 53, an RF transmission / reception unit 54, and a logic unit An IC1 in which 55 circuit blocks are formed and a number of input / output terminals 2a, 2b, 2c, 2d are arranged on the outer periphery thereof; a first insulating layer 9 formed on a circuit forming surface of the IC1; A redistribution layer 3 formed on the first insulating layer 9 and including a pump setting wiring 3a, 3b, 3c, 3d having one end connected to the input / output terminal 2a, 2b, 2c, 2d and a shield part 3e. And a bump 6 set on the pump setting wires 3 a, 3 b, 3 c, 3 d, and a second insulating layer 11 covering the redistribution layer 3. The input / output terminal 2a is a power supply terminal, the input / output terminal 2b is a clock terminal, the input / output terminal 2c is an RF terminal, and the input / output terminal 2d is another terminal.
[0023]
The first insulating layer 9 is formed by a thick film process. Specifically, photosensitive polyimide is applied to a uniform thickness on the circuit formation surface of the completed wafer on which the IC 1 is based, and then through photolithography is applied to the portions corresponding to the input / output terminals 2a, 2b, 2c, and 2d. A first insulating layer 9 having a thickness of 10 μm and having a hole 10 was formed.
[0024]
The rewiring layer 3 is also formed by a thick film process. Specifically, first, a power supply film is formed by sputtering on the insulating layer 9 in which the through hole 10 is opened, and then a photoresist layer is formed on the power supply film to have a uniform thickness. Next, the photoresist layer is exposed and developed to remove the photoresist at the wiring portion, thereby exposing a part of the power supply film. Next, copper plating is performed on the power supply film using the power supply film as one electrode. Thereafter, the photoresist on the power supply film is removed, and the power supply film in the portion where the copper plating is not applied is removed by etching, and the required bump setting wirings 3a, 3b, 3c and 3d and the shield part 3e were formed. The shield part 3e is formed so as to cover the surfaces of the power supply circuit 51 and the comparison amplifier 53 as shown in FIG. On the other hand, the bump setting wirings 3a, 3b, 3c, and 3d are formed in a required arrangement on the inner peripheral portion of the IC 1 with respect to the input / output terminals 2a, 2b, 2c, and 2d. In the IC 1 of this example, three power supply terminals 2a are dispersedly arranged in the input / output terminal setting section of the IC 1, and these three power supply terminals 2a are connected to each other by the bump setting wiring 3a. Further, in the IC 1 of this example, two clock terminals 2b are dispersedly arranged in the input / output terminal setting section of the IC 1, and the two clock terminals 2b are connected to each other by the bump setting wiring 3b. I have.
[0025]
Similarly to the first insulating layer 9, the second insulating layer 11 is formed by a thick film process using photosensitive polyimide. Specifically, photosensitive polyimide is applied to a uniform thickness on the first insulating layer 9 and the redistribution layer 3 of the completed wafer on which the IC 1 is based, and then the bump setting wiring 3a is formed by photolithography. , 3b, 3c, and 3d, a 10-μm-thick second insulating layer 11 having a through hole (not shown) was formed in a portion corresponding to the bump setting portion.
[0026]
The bump 6 is formed of, for example, a metal ball such as a solder ball, and is joined to a predetermined position on the bump setting wirings 3a, 3b, 3c, 3d through a through hole (not shown) opened in the second insulating layer 11. Is done.
[0027]
As shown in FIG. 2, the semiconductor chip 1A of the present embodiment thus configured is flip-chip mounted on the mounting substrate 7 by bonding the bumps 6 to the wirings 8 formed on the mounting substrate 7.
[0028]
In the semiconductor chip 1A of this example, the power supply terminals 2a distributed in the input / output terminal setting section of the IC1 are connected to each other via the pump setting wiring 3a, and are distributed to the input / output terminal setting section of the IC1. Since the arranged clock terminals 2b are connected to each other via the pump setting wiring 3b, the voltage drop is lower than when the terminals 2a and 2b are connected between these terminals by the internal wiring of the IC 1 formed by the Al thin film process. As a result, it is possible to prevent the deterioration of the circuit characteristics and the rounding of the clock signal waveform, thereby improving the operation characteristics of the semiconductor chip. In particular, since the rewiring layer 3 is made of copper plating having a low resistance value and excellent high-frequency characteristics, such an effect can be enhanced.
[0029]
Also, in the semiconductor chip 1A of the present embodiment, the surfaces of the power supply circuit 51 and the comparison amplifier 53 formed on the circuit forming surface of the IC 1 are covered with the shield portion 3e made of a copper plating film. In addition, the comparison amplifier 53 can be protected, and the operation stability of the semiconductor chip can be improved. Further, since noise generated from the wiring 8 of the mounting substrate 7 can be cut off, the degree of freedom in designing the substrate 7 on which the semiconductor chip according to the present invention is mounted can be improved.
[0030]
Further, in the semiconductor chip 1A of this example, since the first insulating layer 9 is manufactured by the thick film process, the wiring capacitance between layers can be reduced as compared with the case where the first insulating layer 9 is manufactured by the thin film process. This makes it easier to prevent dullness of the clock signal waveform and the like. Further, since the first insulating layer 9 is manufactured by the thick film process, interference between each circuit block formed on the IC 1 and the redistribution layer 3 can be reduced as compared with the case where the first insulating layer 9 is manufactured by the thin film process. And the deterioration of characteristics due to interference can be reduced.
[0031]
In the first embodiment, only the power terminal 2a and the clock terminal 2b are connected to each other using the bump setting wirings 3a and 3b. However, the gist of the present invention is not limited to this. , For example, a GND terminal and a data terminal, can also be connected to each other using the bump setting wiring.
[0032]
Further, in the first embodiment, of the plurality of circuit blocks formed on the circuit forming surface of the IC 1, only the surfaces of the power supply circuit 51 and the comparison amplifier 53 are covered with the shield portion 3e. The gist is not limited to this, and other circuit blocks, for example, the operational amplifier 52, the RF transmitting / receiving unit 54, the logic unit 55, and the like can be covered with the shield unit 3e.
[0033]
Further, in the first embodiment, the shield part 3e is connected to the power supply terminal 2a. However, the gist of the present invention is not limited to this, and other input / output terminals, for example, a GND terminal, a chip select terminal Alternatively, the shield unit 3e can be connected to any input / output terminal, such as a transmission / reception switching terminal, where there is no change in input / output signals when the circuit block whose surface is covered by the shield unit 3e is in an active state.
[0034]
Next, a second embodiment of the semiconductor device according to the present invention will be described with reference to FIG. FIG. 3 is a plan view of a semiconductor chip 1B according to the second embodiment.
[0035]
As shown in FIG. 3, the semiconductor chip 1B of this example covers almost the entire circuit formation surface of the IC 1 except for the formation portions of the input / output terminals 2b, 2c, 2d and the formation portions of the bump setting wirings 3b, 3c, 3d. A shield portion 3e also serving as a bump setting wire 3a is formed, the shield portion 3e is connected to the power supply terminal 2a, and a bump setting wire having one end connected to an RF terminal 2c transmitting an RF signal of 800 MHz or higher. The shield portion 3e and the shield portion 3e are arranged adjacent to each other with a predetermined gap therebetween, and the shield portion 3e and the triplate structure are formed so that the bump setting wiring 3c has a predetermined characteristic impedance. . Other parts are the same as those of the semiconductor device 1A according to the first embodiment, and corresponding parts are denoted by the same reference numerals and description thereof will be omitted.
[0036]
In the semiconductor chip 1B of this example, since the shield portion 3e is arranged on almost the entire circuit formation surface of the IC1, the influence of external noise can be suppressed for all circuit blocks formed on the circuit formation surface of the IC1. Therefore, the operation stability of the semiconductor chip can be further improved as compared with the semiconductor chip 1A according to the first embodiment, and the degree of freedom in designing the mounting substrate 7 can be increased.
[0037]
Further, in the semiconductor chip 1B of this example, the power supply terminal 2a is commonly connected via the shield part 3e, so that the electric resistance of the power supply part can be reduced similarly to the semiconductor chip 1A according to the first embodiment. It is possible to prevent circuit characteristics from deteriorating due to a voltage drop.
[0038]
Further, in the semiconductor chip 1B of this example, the bump setting wiring 3c for passing an RF signal of 800 MHz or higher and the shield part 3e are arranged adjacent to each other with a predetermined gap therebetween, and the bump setting wiring 3c and the shield part 3e Is set to a predetermined value, so that reflection and loss due to impedance mismatch between the inside of the IC and the bump setting wiring 3c or between the bump setting wiring 3c and the mounting substrate 7 can be prevented. The high frequency characteristics of the chip can be improved.
[0039]
In the second embodiment, the shield part 3e is connected to the power supply terminal 2a. However, the gist of the present invention is not limited to this, and other input / output terminals, for example, a GND terminal, a chip select terminal Alternatively, the shield unit 3e can be connected to any input / output terminal, such as a transmission / reception switching terminal, where there is no change in input / output signals when the circuit block whose surface is covered by the shield unit 3e is in an active state.
[0040]
【The invention's effect】
As described above, according to the present invention, the same kind of the same kind of dispersed and arranged in the outer peripheral area of the circuit formation surface of the IC using the rewiring layer having a smaller conductor resistance and a smaller inter-wiring capacitance than the internal wiring of the IC. Since the input / output terminals are electrically connected, voltage drop and signal waveform dulling between the same type of input / output terminals can be prevented, and the operating characteristics of the semiconductor chip can be improved.
[Brief description of the drawings]
FIG. 1 is a plan view of a semiconductor chip according to a first embodiment.
FIG. 2 is a sectional view taken along line AA of FIG.
FIG. 3 is a plan view of a semiconductor chip according to a second embodiment.
FIG. 4 is a plan view of a semiconductor chip according to a conventional example.
FIG. 5 is a sectional view of a semiconductor chip according to a conventional example.
[Explanation of symbols]
1 IC
2a power supply terminal 2b clock terminal 2c RF terminal 2d other input / output terminals 3 rewiring layers 3a, 3b, 3c, 3d pump setting wiring 3e shield part 6 bump 7 mounting substrate 8 wiring 9 first insulating layer 11 second insulating layer 51 power supply circuit 52 operational amplifier 53 comparison amplifier 54 RF transmitting / receiving unit 55 logic unit

Claims

An IC in which a plurality of input / output terminals are arranged in an outer peripheral region of a circuit forming surface, and a plurality of same type input / output terminals are dispersedly arranged in the plurality of input / output terminals, and the circuit forming surface of the IC is provided. A rewiring layer is formed thereon via an insulating layer, and an input / output terminal disposed on an outer peripheral portion of the circuit forming surface and a bump disposed on an inner peripheral portion of the circuit forming surface via the rewiring layer. Wherein the same type of input / output terminals are electrically connected using the rewiring layer.

A part of the rewiring layer has a shield part that covers the surface of all circuit blocks or part of the circuit blocks formed on the circuit forming surface, and the surface is covered by the shield part and the shield part. 2. The semiconductor chip according to claim 1, wherein any one of the input / output terminals and the bump that does not change the input / output signal when the circuit block is in an active state are electrically connected. 3.

2. The semiconductor chip according to claim 1, wherein said insulating layer is formed by a thick film process.

2. The semiconductor chip according to claim 1, wherein said rewiring layer is formed by a thick film process.

A high-frequency signal of 800 MHz or more is transmitted to a part of the re-wiring layer, and the re-wiring layer and the shield portion, at which the high-frequency signal of 800 MHz or more is transmitted, are arranged adjacent to each other with a predetermined gap. The semiconductor chip according to claim 1.

2. The semiconductor chip according to claim 1, wherein said redistribution layer is formed of copper.