JP2004063515A - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor device Download PDFInfo
- Publication number
- JP2004063515A JP2004063515A JP2002215935A JP2002215935A JP2004063515A JP 2004063515 A JP2004063515 A JP 2004063515A JP 2002215935 A JP2002215935 A JP 2002215935A JP 2002215935 A JP2002215935 A JP 2002215935A JP 2004063515 A JP2004063515 A JP 2004063515A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- semiconductor
- semiconductor device
- flip
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Wire Bonding (AREA)
Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、フリップチップ方式で接合される半導体装置に利用される半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
携帯情報機器の小型化および軽量化に伴い、半導体装置パッケージの高密度化、小型化および薄型化が要求される。これらの要望に応えるために、半導体素子を重ねて多段に実装した半導体装置が開発されているが、このような装置では、薄型化のために半導体素子を薄く研削する必要がある。
【0003】
従来、チップの薄型化のためには、ウェハの段階で裏面を研削していた。以下にその一例を示す。
【0004】
図6および図7は、従来の半導体装置の製造方法を示す製造工程のフローチャートと各工程に対応する工程説明図である。以下工程順序に従って説明する。まず第1の半導体素子は、図6(a)第1半導体素子形成工程でSiウエハ1上所定位置に複数個の第1半導体素子とその電極パッド3を形成し、(b)第1半導体素子ウエハの裏面研削工程で、第1半導体素子ウエハ1の裏面を研削砥石4で所定の厚み、例えばt1=675μmのウエハをt3=250μmに研削し、(c)第1半導体素子個片化工程で、第1半導体素子ウエハ1をダイシングテープ6に貼り付けダイシングブレード5で切断し、第1半導体素子1aをそれぞれ個々に切り分けること、により形成される。同様に第2の半導体素子は、(d)第2半導体素子形成工程でSiウエハ上所定位置に複数個の第1半導体素子とその電極パッド3を形成し、(e)第2半導体素子ウェハの裏面研削工程で、第2半導体素子ウェハ2の裏面を研削砥石4で所定の厚み、例えばt1=675μmのウエハをt3=250μmに研削し、(f)第2半導体素子個片化工程で、第2半導体素子ウェハ2をダイシングテープ6に貼り付けダイシングブレード5で切断し、第2半導体素子をそれぞれ個々に切り分けること、によりで形成される。
【0005】
次ぎに、図7(a)第1半導体素子バンプ形成工程で、電極パッド3上に高さ50μmのAuボールバンプ7を形成する。次ぎに、(b)第1半導体素子フリップチップ工程で、複数の第1半導体素子1aの電極パッド3上に形成したAuボールバンプ7にのみ転写法により導電性接着剤を転写し、配線基板8の第1接続端子9に位置合わせを行い搭載する。その後導電性接着剤を熱硬化し、第1半導体素子1aと厚さ300μmの配線基板8の間隙に第1封止樹脂10を注入する。その後第1封止樹脂10を熱硬化して、フリップチップ接続を完了する。次ぎに、(c)第2半導体素子接着、搭載工程で、複数の第1半導体素子1aの上に同数の第2半導体素子2aを接着し、搭載する。次ぎに、(d)第2半導体素子ワイヤーボンド工程で、第2半導体素子2aの電極パッド3と第2接続端子11をボンディングワイヤ12で接続する。次ぎに、(e)半導体素子樹脂封止工程で、接続の完了した第1半導体素子と第2半導体素子を保護する目的で第2封止樹脂13で覆う。このとき、ボンディングワイヤを覆うために、第2半導体素子2a上に250μmの第2封止樹脂の厚みが必要となる。次ぎに、(f)半導体装置個片化工程で、複数の半導体装置を分割する。上記した図6および図7の工程を経て、半導体装置の製造工程は終了する。以上の工程で、厚さ1.1mmの半導体素子積層型半導体装置が完成する。
【0006】
【発明が解決しようとする課題】
以上従来の技術で述べた様に、半導体素子積層型半導体装置には以下の課題がある。
【0007】
図8は半導体素子積層型半導体装置の構造断面図である。配線基板8上にフリップチップ接続した第1半導体素子1aの上面に第2半導体素子2aを接着、搭載し、ボンディングワイヤ12で接続をしており、第2封止樹脂13で半導体素子1a、1bを覆った構造であり、本半導体装置の薄型化のためには、半導体装置内の半導体素子の薄型化が必須である。
【0008】
フリップチップ接合にアンダーフィル樹脂を用いる場合、アンダーフィル注入後樹脂の硬化によって半導体素子表面には応力が発生する。半導体素子に十分な厚さがあれば、剛体として半導体素子は応力に耐えることは出来るが、薄化したチップの場合硬化の際に発生する応力が問題となる。以下に、図を用いて説明する。
図9は、従来の半導体装置のフリップチップ工程での接続部の構造を示した断面図であるが、薄型化のために、ウェハの段階で裏面研削を行った後、第1半導体素子1aを個片化し第1半導体素子をフリップチップ接続で配線基板8に搭載を行うが、第1半導体素子1aを歪ませ反りを発生させ、そのため端部と中央部の接続状態が異なり中央部の接続の信頼性が低下するという問題点がある。
【0009】
また、薄化された半導体素子はハンドリングが難しくフリップチップ工程内で破損する危険性も高い。
【0010】
したがって、本発明の目的は、第1半導体素子のフリップチップ接続の接続信頼性を低下することなく目的の厚みに薄型化が可能な半導体装置の製造方法を提供することである。
【0011】
【課題を解決するための手段】
本発明は上記した従来の課題および今後の半導体装置の動向に対応できる半導体装置を提供するものである。
【0012】
請求項1記載の半導体装置の製造方法は、半導体素子を配線基板にフリップチップ実装する第1の工程と、フリップチップ実装された半導体素子を薄化する第2の工程とを含むものである。
【0013】
請求項1記載の半導体装置の製造方法によれば、フリップチップした後に、半導体素子の厚みを薄くすることにより半導体素子の接続信頼性の向上が実現できるばかりでなく、フリップチップ工程内での半導体素子の破損を防止することが可能である。したがって、接続信頼性に優れかつ薄型の半導体装置を実現可能である。
【0014】
請求項2記載の半導体装置の製造方法は、フリップチップした複数の半導体装置用の配線がパターニングされた配線基板に複数の半導体素子をフリップチップ実装する第1の工程と、フリップチップ実装された半導体素子を一括薄化する第2の工程とを含むものである。
【0015】
請求項2記載の半導体装置の製造方法によれば、請求項1と同様な効果のほか、半導体装置の製造が能率化できる。
【0016】
請求項3記載の半導体装置の製造方法は、第1の半導体素子を配線基板にフリップチップ実装する第1の工程と、フリップチップ実装された第1の半導体素子を薄化する第2の工程と、薄化された第1の半導体素子の裏面上に第2の半導体素子を搭載する第3の工程とを含むものである。
【0017】
請求項3記載の半導体装置の製造方法によれば、半導体素子積層型半導体装置の製造方法について請求項1と同様な効果がある。
【0018】
請求項4記載の半導体装置の製造方法は、請求項1において、半導体装置を薄化する第2の工程は、薄化をグラインディングによっておこなうものである。
【0019】
請求項4記載の半導体装置の製造方法によれば、請求項1と同様な効果がある。
【0020】
請求項5記載の半導体装置の製造方法は、請求項1、請求項2、請求項3または請求項4において、半導体素子を配線基板にフリップチップ実装する方法が、半導体素子の電極パッドにバンプを形成する工程と、半導体素子の電極パッドに形成したバンプにのみ転写法により導電性接着剤を転写する工程と、半導体素子の電極パッドと配線基板の接続端子とを導電性接着剤を介して接合し、導電性接着剤を熱硬化する工程と、半導体素子と配線基板との隙間に封止樹脂を注入し、熱硬化させて樹脂封止を行う工程とを有するものである。
【0021】
請求項5記載の半導体装置の製造方法によれば、請求項1、請求項2、請求項3または請求項4と同様な効果がある。
【0022】
請求項6記載の半導体装置の製造方法は、請求項1、請求項2、請求項3、請求項4または請求項5において、半導体素子の裏面を一括薄化する工程は、半導体素子の厚さを50〜250μmに研削するものである。
【0023】
請求項6記載の半導体装置の製造方法によれば、請求項1、請求項2、請求項3、請求項4または請求項5と同様な効果がある。
【0024】
【発明の実施の形態】
本発明における第1の実施形態を図1および図2により説明する。
【0025】
図1は第1の実施形態における半導体装置の製造方法を示すフロー図である。以下工程順序に従って説明する。第1の半導体素子は、(a)第1半導体素子形成工程でSiウエハ1上の所定位置に複数個の第1半導体素子とその電極パッド3を形成し、(b)第1半導体素子個片化工程で、第1半導体素子ウエハ1をダイシングテープ6に貼り付けダイシングブレード5で切断し、第1半導体素子1aをそれぞれ個々に切り分けること、により形成される。この工程までの半導体素子1aの厚さはハンドリング等を考え250μm以上が望ましい。次ぎに、(c)第1半導体素子バンプ形成工程で、半導体素子1aの電極パッド3上に高さ15〜50μm程度のAuボールバンプ7を形成する。例えば、Auボールバンプ7はワイヤーボンディング法を用いておこなう。この方法は、Auワイヤー先端に形成したボールを半導体素子1aの電極パッド3に超音波併用熱圧着することにより、Auボール下部を形成し、さらにキャピラリーを移動させAuワイヤーを切り形成する。しかし、Auボールの形成はこの方法を採る必要性はなく、めっき法、印刷法等用いてもよい。
【0026】
次ぎに、図2(a)第1半導体素子フリップチップ工程で、複数の第1半導体素子1aの電極パッド3上に形成したAuボールバンプ7にのみ転写法により導電性接着剤を転写し、複数の半導体装置用の配線がパターニングされた厚さ300μmの配線基板8の第1接続端子9に位置合わせを行い搭載する。その後導電性接着剤を熱硬化し、第1半導体素子1aと配線基板8の間隙に第1封止樹脂10を注入する。その後第1封止樹脂10を熱硬化して、フリップチップ接続を完了する。導電性接着剤は、Auペーストや、Agペースト等のバインダとして樹脂材を用いたものでもよいし、In系ハンダ等の金属系のものでもよい。次ぎに、(b)第1半導体素子裏面研削工程で、上記接続の完了した第1半導体素子1aの裏面を研削砥石4で所定の厚み、例えば、t3=150μm未満に研削(グラインディング)する。次ぎに、(c)半導体装置個片化工程で、複数の半導体装置を分割する。上記した図1および図2の各(a)〜(c)の工程を経て、半導体装置の製造工程は終了する。なお、図2(a)の第1半導体素子フリップチップ工程に至るまでの第1の半導体素子1aの厚さは、250μm以上あることが望ましい。
【0027】
図3に示す様に、薄化した半導体素子1aをフリップチップ接合した場合、250μm以上の半導体素子1aをフリップチップ接合した場合は樹脂応力による反りは認められないが、200μm以下になると応力による影響が大きく半導体素子1aの反りが増大している。しかし、250μmの半導体素子1aをフリップチップ接合した後に、研削したものは、反りの変化が認められなく、本発明の効果を示している。
【0028】
また、本実施の形態においては、複数の半導体装置用の配線がパターニングされた配線基板上に複数の半導体素子1aをフリップチップ接合した後に、研削をおこないその後、個々の半導体装置に分割したが、個々の半導体装置に分割された配線基板8に半導体素子1aをフリップチップ接合し、研削をおこなうフローをとってもよい。以上の工程により、厚さ0.5mm以下の半導体装置が完成する。
【0029】
本発明の第2の実施形態を図4および図5により説明する。
【0030】
図4は第2の実施形態における半導体装置の製造方法を示すフロー図である。以下工程順序に従って説明する。第1の半導体素子は、(a)第1半導体素子形成工程でSiウエハ1上の所定位置に複数個の第1半導体素子とその電極パッド3を形成し、(b)第1半導体素子個片化工程で、第1半導体素子ウエハ1をダイシングテープ6に貼り付けダイシングブレード5で切断し、第1半導体素子1aをそれぞれ個々に切り分けることにより形成される。この工程までの第1の半導体素子1aの厚さはハンドリング等を考え250μm以上が望ましい。次ぎに、第2の半導体素子は、(c)第2半導体素子形成工程でSiウエハ2上 の所定位置に複数個の第2半導体素子とその電極パッド3を形成し、(d)第2半導体素子個片化工程で、第2半導体素子ウエハ2をダイシングテープ6に貼り付けダイシングブレード5で切断し、第2半導体素子をそれぞれ個々に切り分けることにより形成される。この工程までの第2の半導体素子2aの厚さはハンドリング等を考え250μm以上が望ましい。
【0031】
次ぎに、(e)第1半導体素子バンプ形成工程で、電極パッド3上に高さ15〜50μm程度のAuボールバンプ7を形成する。例えば、Auボールバンプ7はワイヤボンディング法を用いておこなう。この方法は、Auワイヤの先端に形成したボールを半導体素子1aの電極パッド3に超音波併用熱圧着することにより、Auボール下部を形成し、さらにキャピラリーを移動させAuワイヤを切り形成する。しかし、Auボールの形成はこの方法を採る必要性はなく、めっき法、印刷法等用いてもよい、次ぎに、(f)第1半導体素子フリップチップ工程で、複数の第1半導体素子1aの電極パッド3上に形成したAuボールバンプ7にのみ転写法により導電性接着剤を転写し、配線基板8の第1接続端子9に位置合わせを行い搭載する。その後導電性接着剤を熱硬化し、第1半導体素子1aと厚さ300μmの配線基板8の間隙に第1封止樹脂10を注入する。その後第1封止樹脂10を熱硬化して、フリップチップ接続を完了する。導電性接着剤は、Auペーストや、Agペースト等のバインダとして樹脂材を用いたものでもよいし、In系ハンダ等の金属系のものでもよい。
【0032】
次ぎに、図5(a)は、第1半導体素子裏面研削工程で、接続の完了した第1半導体素子1aの裏面を研削砥石4で所定の厚み、例えば、t3=100μm未満に研削(グラインディング)する。次ぎに、(b)は、第2半導体素子2aの接着、搭載工程で、複数の第1半導体素子1aの上に同数の第2半導体素子2aを接着し、搭載する。(c)は、第2半導体素子ワイヤーボンド工程で、第2半導体素子2aの電極パッド3と第2接続端子11をボンディングワイヤ12で接続する。(d)は、半導体素子樹脂封止工程で、接続の完了した第1半導体素子1aと第2半導体素子2aを保護する目的で第2の半導体素子2a上250μmの高さまで第2封止樹脂13で覆う。次ぎに、(e)半導体装置個片化工程で、複数の半導体装置を分割する。上記した図4および図5の工程を経て、半導体装置の製造工程は終了する。なお、第1の実施の形態と同様に図4(f)第1半導体素子フリップチップ工程に至るまでの第1の半導体素子1aの厚さは、250μm以上あることが望ましい。
【0033】
また、本実施の形態においては、複数の半導体装置用の配線がパターニングされた配線基板を用い最後に、個々の半導体装置に分割したが、個々の半導体装置に分割された配線基板を最初から用いるフローをとってもよい。以上の工程により0.95mmと1mmを切る薄型の積層型半導体装置が完成する。
【0034】
上記した様に第1半導体素子を、フリップチップ工程まで、歪みが小さく反りの発生が少なく、且つ、ウェハとしての取り扱い(ハンドリング)が容易な厚みを用いることにより、第1半導体素子フリップチップ工程で安定した接続が可能となり、且つ接続信頼性を向上することが出来る。また、第1半導体素子裏面研削工程で、接続が完了した第1半導体素子裏面を任意の厚みに研削することができ、半導体装置の薄型化が可能となる。したがって、例えば図8および図9について説明する発明の課題を解決することができる。
【0035】
なお、上記各実施の形態では半導体素子を一括薄化したが、個別に薄化してもよい。
【0036】
また、半導体素子の厚さが300μm以下では半導体チップが反る等して安定したチップ形状が得られなくなる。
【0037】
半導体素子の裏面を薄化する工程は、半導体素子の厚さを50〜250μmまたは250μm未満に研削するのが好ましい。
【0038】
【発明の効果】
請求項1記載の半導体装置の製造方法によれば、フリップチップした後に、半導体素子の厚みを薄くすることにより半導体素子の接続信頼性の向上が実現できるばかりでなく、フリップチップ工程内での半導体素子の破損を防止することが可能である。したがって、接続信頼性に優れかつ薄型の半導体装置を実現可能である。
【0039】
請求項2記載の半導体装置の製造方法によれば、請求項1と同様な効果のほか、半導体装置の製造が能率化できる。
【0040】
請求項3記載の半導体装置の製造方法によれば、半導体素子積層型半導体装置の製造方法について請求項1と同様な効果がある。
【0041】
請求項4記載の半導体装置の製造方法によれば、請求項1と同様な効果がある。
【0042】
請求項5記載の半導体装置の製造方法によれば、請求項1、請求項2、請求項3または請求項4と同様な効果がある。
【0043】
請求項6記載の半導体装置の製造方法によれば、請求項1、請求項2、請求項3、請求項4または請求項5と同様な効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係わる半導体装置の製造方法を示す製造工程のフローチャートと各工程に対する工程説明図である。
【図2】図1に続くフローチャートと各工程に対する工程説明図である。
【図3】研削工程と反りの関係を示し、横軸は半導体素子厚、縦軸は半導体素子の反り(μm)の関係図である。
【図4】本発明の第2の実施形態に係わる半導体装置の製造方法を示す製造工程のフローチャートと各工程に対する工程説明図である。
【図5】図4に続くフローチャートと各工程に対する工程説明図である。
【図6】従来の半導体装置の製造方法を示す製造工程のフローチャートと各工程に対する工程説明図である。
【図7】図6に続くフローチャートと各工程に対する工程説明図である。
【図8】半導体素子積層型半導体装置の構造断面図である。
【図9】従来の半導体装置のフリップチップ工程での接続部の構造を拡大して示す断面図である。
【符号の説明】
1 第1半導体素子ウエハ
1a 第1半導体素子
2 第2半導体素子ウエハ
2a 第2半導体素子
3 電極パッド
4 研削砥石
5 ダイシングブレード
6 ダイシングテープ
7 Auボールバンプ
8 配線基板
9 第1接続端子
10 第1封止樹脂
11 第2接続端子
12 ボンディングワイヤー
13 第2封止樹脂[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device used for a semiconductor device bonded by a flip-chip method.
[0002]
[Prior art]
2. Description of the Related Art As portable information devices become smaller and lighter, higher density, smaller size and thinner semiconductor device packages are required. To meet these demands, a semiconductor device in which semiconductor elements are stacked and mounted in multiple stages has been developed. In such a device, it is necessary to grind the semiconductor element thinly in order to reduce the thickness.
[0003]
Conventionally, in order to reduce the thickness of chips, the back surface has been ground at the wafer stage. An example is shown below.
[0004]
6 and 7 are a flowchart of a manufacturing process showing a conventional method for manufacturing a semiconductor device and a process explanatory diagram corresponding to each process. Hereinafter, description will be made in accordance with the process order. First, in the first semiconductor element, a plurality of first semiconductor elements and their
[0005]
Next, an
[0006]
[Problems to be solved by the invention]
As described above in the prior art, the semiconductor element stacked semiconductor device has the following problems.
[0007]
FIG. 8 is a structural cross-sectional view of a semiconductor element stacked type semiconductor device. The second semiconductor element 2a is bonded and mounted on the upper surface of the first semiconductor element 1a which is flip-chip connected on the wiring board 8 and connected by the bonding wire 12, and the semiconductor elements 1a and 1b are connected by the
[0008]
When an underfill resin is used for flip chip bonding, a stress is generated on the surface of the semiconductor element due to curing of the resin after the underfill is injected. If the semiconductor element has a sufficient thickness, the semiconductor element can withstand stress as a rigid body. However, in the case of a thin chip, the stress generated at the time of curing becomes a problem. This will be described below with reference to the drawings.
FIG. 9 is a cross-sectional view showing a structure of a connection portion in a flip chip process of a conventional semiconductor device. In order to reduce the thickness, the first semiconductor element 1a is ground after the back surface is ground at the wafer stage. The first semiconductor element is mounted on the wiring substrate 8 by flip-chip connection, but the first semiconductor element 1a is distorted and warped, so that the connection state between the end portion and the central portion is different, and the connection at the central portion is different. There is a problem that reliability is reduced.
[0009]
Further, the thinned semiconductor element is difficult to handle and has a high risk of being broken in a flip chip process.
[0010]
Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device that can be thinned to a desired thickness without deteriorating the connection reliability of flip-chip connection of a first semiconductor element.
[0011]
[Means for Solving the Problems]
An object of the present invention is to provide a semiconductor device which can cope with the above-mentioned conventional problems and future trends of the semiconductor device.
[0012]
The method of manufacturing a semiconductor device according to
[0013]
According to the method of manufacturing a semiconductor device according to the first aspect, after the flip chip is formed, the connection reliability of the semiconductor element can be improved by reducing the thickness of the semiconductor element, and the semiconductor in the flip chip process can be realized. It is possible to prevent the element from being damaged. Therefore, a thin semiconductor device having excellent connection reliability can be realized.
[0014]
3. The method of manufacturing a semiconductor device according to
[0015]
According to the method of manufacturing a semiconductor device of the second aspect, in addition to the same effects as those of the first aspect, the efficiency of manufacturing the semiconductor device can be increased.
[0016]
A method of manufacturing a semiconductor device according to
[0017]
According to the method of manufacturing a semiconductor device according to the third aspect, the same effect as that of the first aspect is obtained in the method of manufacturing a semiconductor element stacked semiconductor device.
[0018]
According to a fourth aspect of the present invention, in the semiconductor device manufacturing method according to the first aspect, the second step of thinning the semiconductor device is performed by grinding.
[0019]
According to the method of manufacturing a semiconductor device of the fourth aspect, the same effect as that of the first aspect is obtained.
[0020]
According to a fifth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the first, second, third, or fourth aspect, wherein the method of flip-chip mounting a semiconductor element on a wiring board includes forming bumps on electrode pads of the semiconductor element. Forming, transferring a conductive adhesive only to the bumps formed on the electrode pads of the semiconductor element by a transfer method, and joining the electrode pads of the semiconductor element and the connection terminals of the wiring board via the conductive adhesive Then, a step of thermally curing the conductive adhesive and a step of injecting a sealing resin into a gap between the semiconductor element and the wiring board and thermally curing the resin to perform resin sealing.
[0021]
According to the method of manufacturing a semiconductor device according to the fifth aspect, the same effects as those of the first, second, third, or fourth aspects are obtained.
[0022]
According to a sixth aspect of the present invention, in the method for manufacturing a semiconductor device according to any one of the first, second, third, fourth, and fifth aspects, the step of collectively thinning the back surface of the semiconductor element includes the step of reducing the thickness of the semiconductor element. Is ground to 50 to 250 μm.
[0023]
According to the method of manufacturing a semiconductor device according to the sixth aspect, the same effects as those of the first, second, third, fourth, or fifth aspects are obtained.
[0024]
BEST MODE FOR CARRYING OUT THE INVENTION
A first embodiment of the present invention will be described with reference to FIGS.
[0025]
FIG. 1 is a flowchart illustrating a method for manufacturing a semiconductor device according to the first embodiment. Hereinafter, description will be made in accordance with the process order. In the first semiconductor element, (a) a plurality of first semiconductor elements and their
[0026]
Next, in FIG. 2A, in a first semiconductor element flip chip process, a conductive adhesive is transferred only to the Au ball bumps 7 formed on the
[0027]
As shown in FIG. 3, when the thinned semiconductor element 1a is flip-chip bonded, when the semiconductor element 1a having a thickness of 250 μm or more is flip-chip bonded, no warping due to resin stress is observed. And the warpage of the semiconductor element 1a increases. However, when the 250 μm semiconductor element 1a was flip-chip bonded and then ground, no change in warpage was observed, indicating the effect of the present invention.
[0028]
Further, in the present embodiment, after a plurality of semiconductor elements 1a are flip-chip bonded on a wiring substrate on which a plurality of wirings for semiconductor devices are patterned, grinding is performed, and then the semiconductor elements 1a are divided into individual semiconductor devices. The semiconductor element 1a may be flip-chip bonded to the wiring substrate 8 divided into individual semiconductor devices, and a flow of grinding may be performed. Through the above steps, a semiconductor device having a thickness of 0.5 mm or less is completed.
[0029]
A second embodiment of the present invention will be described with reference to FIGS.
[0030]
FIG. 4 is a flowchart illustrating a method for manufacturing a semiconductor device according to the second embodiment. Hereinafter, description will be made in accordance with the process order. In the first semiconductor element, (a) a plurality of first semiconductor elements and their
[0031]
Next, (e) Au ball bumps 7 having a height of about 15 to 50 μm are formed on the
[0032]
Next, FIG. 5A shows the first semiconductor element back surface grinding step, in which the back surface of the connected first semiconductor element 1a is ground with a grinding wheel 4 to a predetermined thickness, for example, t3 = less than 100 μm (grinding). ). Next, (b) shows a bonding and mounting step of the second semiconductor element 2a, in which the same number of second semiconductor elements 2a are bonded and mounted on the plurality of first semiconductor elements 1a. 2C, in a second semiconductor element wire bonding step, the
[0033]
Further, in the present embodiment, a wiring substrate in which wiring for a plurality of semiconductor devices is patterned is used, and finally, the wiring substrate is divided into individual semiconductor devices. However, the wiring substrate divided into individual semiconductor devices is used from the beginning. You may take a flow. Through the above steps, a thin stacked semiconductor device of less than 0.95 mm and 1 mm is completed.
[0034]
As described above, the first semiconductor element is used in the first semiconductor element flip-chip process by using a thickness that is small in distortion and less warped and easy to handle as a wafer (handling) until the flip-chip process. Stable connection is possible, and connection reliability can be improved. Further, in the first semiconductor element back surface grinding step, the back surface of the first semiconductor element to which connection has been completed can be ground to an arbitrary thickness, and the thickness of the semiconductor device can be reduced. Therefore, for example, the problem of the invention described with reference to FIGS. 8 and 9 can be solved.
[0035]
In each of the above embodiments, the semiconductor elements are collectively thinned, but may be individually thinned.
[0036]
If the thickness of the semiconductor element is less than 300 μm, a stable chip shape cannot be obtained due to warpage of the semiconductor chip.
[0037]
In the step of thinning the back surface of the semiconductor element, the thickness of the semiconductor element is preferably ground to 50 to 250 μm or less than 250 μm.
[0038]
【The invention's effect】
According to the method of manufacturing a semiconductor device according to the first aspect, after the flip chip is formed, the connection reliability of the semiconductor element can be improved by reducing the thickness of the semiconductor element, and the semiconductor in the flip chip process can be realized. It is possible to prevent the element from being damaged. Therefore, a thin semiconductor device having excellent connection reliability can be realized.
[0039]
According to the method of manufacturing a semiconductor device of the second aspect, in addition to the same effects as those of the first aspect, the efficiency of manufacturing the semiconductor device can be increased.
[0040]
According to the method of manufacturing a semiconductor device according to the third aspect, the same effect as that of the first aspect is obtained in the method of manufacturing a semiconductor element stacked semiconductor device.
[0041]
According to the method of manufacturing a semiconductor device of the fourth aspect, the same effect as that of the first aspect is obtained.
[0042]
According to the method of manufacturing a semiconductor device according to the fifth aspect, the same effects as those of the first, second, third, or fourth aspects are obtained.
[0043]
According to the method of manufacturing a semiconductor device according to the sixth aspect, the same effects as those of the first, second, third, fourth, or fifth aspects are obtained.
[Brief description of the drawings]
FIGS. 1A and 1B are a flowchart of a manufacturing process showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention, and a process explanatory diagram for each process.
FIG. 2 is a flowchart following FIG. 1 and a process explanatory diagram for each process.
FIG. 3 shows the relationship between the grinding step and the warpage, wherein the horizontal axis represents the thickness of the semiconductor element and the vertical axis represents the relation between the warpage (μm) of the semiconductor element.
FIGS. 4A and 4B are a flowchart of a manufacturing process showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention and a process explanatory diagram for each process.
FIG. 5 is a flowchart following FIG. 4 and a process explanatory diagram for each process.
FIG. 6 is a flowchart of a manufacturing process showing a conventional method for manufacturing a semiconductor device and a process explanatory diagram for each process.
FIG. 7 is a flowchart following FIG. 6 and a process explanatory diagram for each process.
FIG. 8 is a structural sectional view of a semiconductor element stacked type semiconductor device.
FIG. 9 is an enlarged cross-sectional view showing a structure of a connection part in a flip chip process of a conventional semiconductor device.
[Explanation of symbols]
Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002215935A JP2004063515A (en) | 2002-07-25 | 2002-07-25 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002215935A JP2004063515A (en) | 2002-07-25 | 2002-07-25 | Method of manufacturing semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004063515A true JP2004063515A (en) | 2004-02-26 |
Family
ID=31937821
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002215935A Pending JP2004063515A (en) | 2002-07-25 | 2002-07-25 | Method of manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004063515A (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007026392A1 (en) * | 2005-08-30 | 2007-03-08 | Spansion Llc | Semiconductor device and method for manufacturing same |
US7317254B2 (en) | 2004-09-03 | 2008-01-08 | Nec Electronics Corporation | Semiconductor device mounting structure for reducing thermal stress and warpage |
JP2008305833A (en) * | 2007-06-05 | 2008-12-18 | Disco Abrasive Syst Ltd | Wafer processing method |
CN103021988A (en) * | 2012-12-12 | 2013-04-03 | 华天科技(西安)有限公司 | Single-chip packaging piece with adhesive film replacing bottom fillers and manufacture process thereof |
CN103050465A (en) * | 2012-12-12 | 2013-04-17 | 华天科技(西安)有限公司 | Wafer-thinning single-chip encapsulation piece with copper pillars and manufacturing technology thereof |
CN103094236A (en) * | 2012-12-28 | 2013-05-08 | 华天科技(西安)有限公司 | Single-chip package part with wafer thinned after bottom fillers cures and manufacture process thereof |
-
2002
- 2002-07-25 JP JP2002215935A patent/JP2004063515A/en active Pending
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7317254B2 (en) | 2004-09-03 | 2008-01-08 | Nec Electronics Corporation | Semiconductor device mounting structure for reducing thermal stress and warpage |
WO2007026392A1 (en) * | 2005-08-30 | 2007-03-08 | Spansion Llc | Semiconductor device and method for manufacturing same |
US8330263B2 (en) | 2005-08-30 | 2012-12-11 | Spansion Llc | Semiconductor device |
US8329562B2 (en) | 2005-08-30 | 2012-12-11 | Spansion Llc | Methods of making a semiconductor device |
US9041177B2 (en) | 2005-08-30 | 2015-05-26 | Valley Device Management | Semiconductor device with sealing resin |
US9472540B2 (en) | 2005-08-30 | 2016-10-18 | Valley Device Management | Methods for making semiconductor device with sealing resin |
US9837397B2 (en) | 2005-08-30 | 2017-12-05 | Valley Device Management | Non-volatile memory and devices that use the same |
US10347618B2 (en) | 2005-08-30 | 2019-07-09 | Valley Device Management | Non-volatile memory with stacked semiconductor chips |
JP2008305833A (en) * | 2007-06-05 | 2008-12-18 | Disco Abrasive Syst Ltd | Wafer processing method |
CN103021988A (en) * | 2012-12-12 | 2013-04-03 | 华天科技(西安)有限公司 | Single-chip packaging piece with adhesive film replacing bottom fillers and manufacture process thereof |
CN103050465A (en) * | 2012-12-12 | 2013-04-17 | 华天科技(西安)有限公司 | Wafer-thinning single-chip encapsulation piece with copper pillars and manufacturing technology thereof |
CN103094236A (en) * | 2012-12-28 | 2013-05-08 | 华天科技(西安)有限公司 | Single-chip package part with wafer thinned after bottom fillers cures and manufacture process thereof |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7413925B2 (en) | Method for fabricating semiconductor package | |
TWI277187B (en) | Semiconductor device and manufacturing method for the same | |
JP4659660B2 (en) | Manufacturing method of semiconductor device | |
JP3839323B2 (en) | Manufacturing method of semiconductor device | |
JP4757398B2 (en) | Manufacturing method of semiconductor device | |
JP5280014B2 (en) | Semiconductor device and manufacturing method thereof | |
JP3622435B2 (en) | Semiconductor device and manufacturing method thereof | |
TWI387014B (en) | A chip rearrangement structure with a dummy substrate and the package method | |
JP2001320013A (en) | Semiconductor device and its manufacturing method | |
US7888179B2 (en) | Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof | |
JP4595265B2 (en) | Manufacturing method of semiconductor device | |
JP2004031607A (en) | Semiconductor device and method of manufacturing the same | |
JP2003273317A (en) | Semiconductor device and its manufacturing method | |
WO2001015223A1 (en) | Semiconductor device and method of manufacture thereof | |
TW200428627A (en) | Semiconductor package having conductive bumps on chip and method for fabricating the same | |
KR20060101385A (en) | A semiconductor device and a manufacturing method of the same | |
JP2015008210A (en) | Method of manufacturing semiconductor device | |
JP2002110718A (en) | Manufacturing method of semiconductor device | |
JP2001338932A (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP2004063515A (en) | Method of manufacturing semiconductor device | |
JP2001267470A (en) | Semiconductor device and its manufacturing method | |
JP3892359B2 (en) | Mounting method of semiconductor chip | |
JP2002110856A (en) | Manufacturing method of semiconductor device | |
JP2009038266A (en) | Semiconductor device and its manufacturing method | |
JP2007150346A (en) | Semiconductor device and method of manufacturing same, circuit board, and electronic apparatus |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050127 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060831 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070403 |