JP2004047702A - Semiconductor device laminated module - Google Patents

Semiconductor device laminated module Download PDF

Info

Publication number
JP2004047702A
JP2004047702A JP2002202551A JP2002202551A JP2004047702A JP 2004047702 A JP2004047702 A JP 2004047702A JP 2002202551 A JP2002202551 A JP 2002202551A JP 2002202551 A JP2002202551 A JP 2002202551A JP 2004047702 A JP2004047702 A JP 2004047702A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
semiconductor device
connection
stud bumps
characterized
provided
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002202551A
Other languages
Japanese (ja)
Inventor
Kazuhiro Iizuka
Mitsunari Takano
Atsushi Yoshimura
芳村 淳
飯塚 和宏
高野 晃成
Original Assignee
Toshiba Corp
株式会社東芝
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Abstract

<P>PROBLEM TO BE SOLVED: To provide an inexpensive semiconductor device laminated module with favorable productivity. <P>SOLUTION: In the semiconductor device laminated module 1, a plurality of semiconductor devices 2a to 2d are laminated on a mother board 3. In each semiconductor device, a semiconductor element 4 is arranged on the upper face of a wiring board 5 and it is fixed to a wiring conductor layer 6 through a bump 7. Connection lands 10 and 11 are disposed at both faces of the peripheral edge of the wiring board 5. The connection land 10 is connected to the connection land 11 by a conductive member 13 in a via hole 12 and to the semiconductor element 4 through the wiring conductor layer 6. A columnar stud bump 14 formed of a bonding wire is fixed to the connection land 10. The mother board has connection lands 15 and 16 on both faces at a peripheral edge. The connection land 16 is connected to the connection land 15 and a solder bump 20 by the conductive member 18 in the via hole 17. The connection of the semiconductor devices and that with the mother board are performed by connecting the stud bump 14 with the connection land 11 or the connection land 16. <P>COPYRIGHT: (C)2004,JPO

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、複数の半導体装置を3次元的に積層した半導体装置積層モジュールに関するものである。 The present invention relates to a semiconductor device stack module by stacking a plurality of semiconductor devices in three dimensions.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
半導体装置積層モジュールにおいては、高密度化、小型化を実現するため、複数の半導体装置を3次元的にマザー基板上に積層する実装方法が盛んに開発されている。 In the semiconductor device stacked modules, high density, in order to realize miniaturization, mounting method for stacking a plurality of semiconductor devices in three dimensions the mother substrate are being actively developed. 従来、この種の半導体装置積層モジュールは、図18のような構造になっている。 Conventionally, semiconductor devices stacked modules of this kind has a structure as shown in Figure 18. 図18は、従来の半導体装置積層モジュールの断面図である。 Figure 18 is a cross-sectional view of a conventional semiconductor device stack module.
【0003】 [0003]
図18に示すように、半導体装置積層モジュール100は、複数の半導体装置101a乃至101dがマザー基板102上に積層されている。 As shown in FIG. 18, the semiconductor device stack module 100, a plurality of semiconductor devices 101a to 101d are stacked on the mother substrate 102. 各半導体装置101a乃至101dは、半導体素子103が配線基板104に対してフェースダウンして配置され、配線基板104上の配線導体層105上にバンプ106により固着され、半導体素子103と配線基板104との間の間隙に封止樹脂107が充填され、さらに半導体素子103上面に柔軟性を有する緩衝用樹脂108が設けられてなる。 Each semiconductor device 101a to 101d, the semiconductor element 103 is disposed face-down on the wiring board 104 is secured by a bump 106 on the wiring conductor layer 105 on the wiring substrate 104, the semiconductor element 103 and the wiring board 104 the sealing resin 107 in a gap between is filled, further buffering resin 108 having flexibility is provided in the semiconductor element 103 upper surface.
【0004】 [0004]
また、配線基板104の周辺部の両主面には、他の半導体装置と接続するための接続ランド109、110が、それぞれ設けられている。 Further, on both main surfaces of the peripheral portion of the wiring board 104, the connection lands 109 and 110 for connection with other semiconductor devices, are provided. 配線基板104の上面の接続ランド109と下面の接続ランド110とは、ビア111内に充填された導電部材112で接続されている。 And the upper surface of the connection land 109 and the lower surface of the connection land 110 of the wiring substrate 104 are connected by the conductive member 112 filled in the via 111. さらに、接続ランド109は、半導体素子103と配線導体層105により、電気的に接続されている。 The connection lands 109, the semiconductor element 103 and the wiring conductor layer 105 are electrically connected.
【0005】 [0005]
また、接続ランド109上には、半導体装置相互を接続するためのメッキによる積層用バンプ113が半導体素子103の上面の緩衝用樹脂108の表面位置より高くなるように設けられている。 The connection on the lands 109 is provided so as stacked bump 113 by plating for connecting the semiconductor device mutual is higher than the surface position of the upper surface of the buffer for the resin 108 of the semiconductor device 103.
【0006】 [0006]
一方、マザー基板102の周辺部の両主面には、半導体装置101の積層用バンプ113の配列位置に対応して、接続ランド114、115がそれぞれ設けられている。 On the other hand, on both main surfaces of the peripheral portion of the mother substrate 102, corresponding to the sequence positions of the stacked bumps 113 of the semiconductor device 101, the connection lands 114 and 115, respectively. このマザー基板102の上面の接続ランド115と下面の接続ランド114とは、ビア116内に充填された導電部材117で、電気的に接続され、接続ランド114は、配線導体層118によりマザー基板102の下面に設けたハンダボール119の接続部と電気的に接続されている。 The upper surface of the connection land 115 and the lower surface of the connection land 114 of the mother board 102, a conductive member 117 which is filled in the via 116, are electrically connected, the connection lands 114, the mother substrate 102 by the wiring conductor layer 118 are connecting portion electrically connected to the solder balls 119 provided on the lower surface.
【0007】 [0007]
そして、複数の半導体装置101a乃至101dは、マザー基板102上に半導体素子103を下向きにして順次積層され、第1層目の半導体装置101aの積層用バンプ113が、マザー基板102の接続ランド115に固着され、第2層目の半導体装置101bの積層用バンプ113が、第1層目の半導体装置101aの接続ランド110に固着され、以下同様に、第4層目の半導体装置101dの積層用バンプ113が、第3層の半導体装置101cの接続ランド110に固着されている。 Then, a plurality of semiconductor devices 101a to 101d are sequentially stacked in the downward semiconductor device 103 on the mother substrate 102, stacked bumps 113 of the first layer of the semiconductor device 101a is a connection land 115 of the motherboard 102 is fixed, stacked bumps 113 of the second layer of the semiconductor device 101b is fixed to the connection land 110 of the first layer of the semiconductor device 101a, Similarly, stacked bumps of the fourth layer of the semiconductor device 101d 113 is affixed to the connection lands 110 of the semiconductor device 101c of the third layer.
【0008】 [0008]
また、積層された半導体装置101a乃至101dの各空間部に、封止樹脂120が注入されて、硬化され、半導体装置積層モジュールが構成されている。 Further, each space of the stacked semiconductor device 101a to 101d, and the sealing resin 120 is injected, cured, the semiconductor device stack module is configured.
【0009】 [0009]
このような、従来の半導体装置積層モジュールにおいては、積層用バンプ113は、メッキによって構成されている。 Such, in the conventional semiconductor device stacked modules, stacked bumps 113 is formed by plating. しかも、積層用バンプ113は、半導体装置101同士を電気的に確実に接続するために、配線基板104上面から半導体素子103上の緩衝用樹脂108の上面までの高さより、高く設ける必要がある。 Moreover, laminated bumps 113, in order to reliably electrically connect the semiconductor device 101 to each other, than the height of the wiring substrate 104 top surface to the upper surface of the buffer for the resin 108 on the semiconductor device 103, it is necessary to provide high.
【0010】 [0010]
しかしながら、メッキの場合、1回のメッキ工程では、一定の高さの積層用バンプしか得られず、所望の高さの積層用バンプを得るためには複数回のメッキ工程が必要となり、半導体装置積層モジュールの生産性が低く、高価になる問題があった。 However, in the case of plating, the single plating process, a laminating bumps constant height obtained only, requires multiple plating process in order to obtain a laminated bump of desired height, the semiconductor device low productivity of laminated module, there is a problem to be expensive.
【0011】 [0011]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
上述した従来の半導体装置積層モジュールは、生産性が低く、高価である問題があった。 Conventional semiconductor device stack module described above, productivity is low, there is a problem is expensive.
【0012】 [0012]
本発明は、上記問題を解決するためになされたもので、生産性が良く、安価な半導体装置積層モジュールを提供することを目的とする。 The present invention has been made to solve the above problems, the productivity is good, and an object thereof is to provide an inexpensive semiconductor device stack module.
【0013】 [0013]
【課題を解決するための手段】 In order to solve the problems]
上記目的を達成するために、本発明の半導体装置積層モジュールは、第1および第2主面を有する配線基板と、前記配線基板の第1主面上に実装された半導体素子と、前記配線基板の第1および第2主面にいずれか一方の主面上に設けられて前記半導体素子と電気的接続されたボンディングワイヤからなる柱状のスタッドバンプと、前記第1および第2主面の少なくとも一方の主面に設けられ、前記半導体素子と電気的接続された接続ランドとを有する複数の半導体装置が積層され、各半導体装置のスタッドバンプが隣接配置の半導体装置の接続ランドに固着されていることを特徴とする。 To achieve the above object, a semiconductor device layered module of the present invention includes a wiring board having first and second major surfaces, a semiconductor element mounted on a first main surface of the wiring substrate, the wiring substrate a columnar stud bumps on the first and second major surface provided on one of the main surface made of the semiconductor element and electrically connected to bonding wire, at least one of said first and second main surface provided the main surface, said semiconductor device and a plurality of semiconductor devices having electrically connected connection lands are stacked, the stud bumps of the semiconductor device is fixed to the connection lands of the semiconductor device disposed adjacent the features.
【0014】 [0014]
また、上記目的を達成するために、本発明の半導体装置積層モジュールは、第1および第2主面を有する配線基板と、前記配線基板の第1主面上に実装された半導体素子と、前記第1および第2主面の少なくとも一方の主面上に設けられ、前記半導体素子と電気的接続された第1接続ランドと、前記第1接続ランドが設けられた配線基板部分に穿設されたビアと、前記第1接続ランド上に固着されたボンディングワイヤからなる柱状のスタッドバンプとを有する複数の半導体装置が積層され、各半導体装置のスタッドバンプが隣接配置の半導体装置のビアを介して第1接続ランドに固着されていることを特徴とする。 In order to achieve the above object, a semiconductor device layered module of the present invention includes a wiring board having first and second major surfaces, a semiconductor element mounted on a first main surface of the wiring board, wherein provided on at least one major surface of the first and second major surface, a first connection land that the is semiconductor element and the electrical connection, the first connection land is formed in the wiring board portion provided a via, said plurality of semiconductor devices having a columnar stud bump made of anchored bonding wire on the first connection land is stacked, the stud bumps of the semiconductor device through a via of the semiconductor device disposed adjacent characterized in that it is fixed to the first connecting land.
【0015】 [0015]
また、上記目的を達成するために、本発明の半導体装置積層モジュールは、第1および第2主面を有する配線基板と、前記配線基板の第1主面上に実装された半導体素子と、前記第1および第2主面の少なくとも一方の主面上に設けられ、前記半導体素子と電気的接続された第1接続ランドと、前記第1接続ランドが設けられた配線基板部分に穿設されたビアと、前記ビアの穿設部分を避けて前記第1および第2主面のいずれか一方の主面上に設けられ、前記第1接続ランドと電気的接続された第2接続ランドと、前記第2接続ランド上に固着されたボンディングワイヤからなる柱状のスタッドバンプとを有する複数の半導体装置が積層され、各半導体装置のスタッドバンプが隣接配置の半導体装置のビアを介して第1接続ランドに固着され In order to achieve the above object, a semiconductor device layered module of the present invention includes a wiring board having first and second major surfaces, a semiconductor element mounted on a first main surface of the wiring board, wherein provided on at least one major surface of the first and second major surface, a first connection land that the is semiconductor element and the electrical connection, the first connection land is formed in the wiring board portion provided and vias, to avoid the bored portion of the via is provided on one of the main surfaces of the first and second main surfaces, said first connection land electrically connected to the second connection land, wherein a plurality of semiconductor devices having a columnar stud bump formed of a bonding wire which is fixed on the second connection land are stacked, the first connection land stud bumps of the semiconductor device through a via of the semiconductor device disposed adjacent It is fixed いることを特徴とする。 And said that you are.
【0016】 [0016]
このように構成された本発明の半導体装置積層モジュールによれば、半導体装置間の接続のための積層用バンプとしてのスタッドバンプは、ボンディングワイヤで構成されており、生産性が良く、且つ安価な半導体装置積層モジュールを実現できる。 According to the semiconductor device stacking module of the present invention configured as described above, the stud bumps of a stacked bump for connection between the semiconductor device is constituted by a bonding wire, good productivity, and inexpensive it is possible to realize a semiconductor device stack module.
【0017】 [0017]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、図面を参照して本発明の実施の形態を説明する。 Hereinafter, with reference to the drawings illustrating the embodiments of the present invention.
【0018】 [0018]
(第1の実施の形態) (First Embodiment)
本発明の第1の実施の形態に係る半導体装置積層モジュールを図1乃至図3を参照して説明する。 The semiconductor device stacking module according to the first embodiment of the present invention with reference to FIGS. 1 to 3 will be described. 図1は半導体装置積層モジュールの断面図、図2は半導体装置の要部を示す平面図、図3は図2のA−A線に沿って切断した半導体装置の断面図である。 Figure 1 is a sectional view of a semiconductor device stack module, FIG. 2 is a plan view showing a main part of a semiconductor device, FIG. 3 is a sectional view of the semiconductor device taken along the line A-A of FIG.
【0019】 [0019]
図1に示すように、本実施の形態の半導体装置積層モジュール1は、複数の半導体装置2a乃至2dが、マザー基板3上に積層されている。 As shown in FIG. 1, a semiconductor device stack module 1 of this embodiment, a plurality of semiconductor devices 2a to 2d is laminated on the mother board 3.
【0020】 [0020]
各半導体装置2a乃至2dは、図2および図3に示すように、半導体素子4がガラスエポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂などの絶縁部材からなる配線基板5に対してフェースダウンして配置され、配線基板5上の配線導体層6上にAuバンプ7により固着され、半導体素子4と配線基板5との間の間隙に封止樹脂8が充填され、さらに半導体素子4上面に柔軟性を有する緩衝用樹脂9が設けられている。 Each semiconductor device 2a-2d, as shown in FIGS. 2 and 3, the semiconductor element 4 glass epoxy resin, is placed the polyester resin, and face-down with respect to the wiring substrate 5 made of an insulating member such as a polyimide resin, is fixed by Au bumps 7 on the wiring conductor layer 6 on the wiring board 5, the sealing resin 8 is filled into the gap between the semiconductor element 4 and the wiring board 5, further buffer having flexibility to the semiconductor element 4 top use resin 9 is provided.
【0021】 [0021]
また、配線基板5の周辺部の両主面には、他の半導体装置と接続するための接続ランド10、11が、それぞれ設けられている。 Further, on both main surfaces of the peripheral portion of the wiring substrate 5, the connection lands 10, 11 for connection with other semiconductor devices, are provided. 配線基板5の上面の接続ランド10と下面の接続ランド11とは、ビア12内に充填された導電部材13で接続されている。 And the upper surface of the connection land 10 and the lower surface of the connection lands 11 of the wiring board 5 are connected by the conductive member 13 filled in the via 12. さらに、接続ランド10は、半導体素子4と配線導体層6により、電気的に接続されている。 Furthermore, the connection lands 10, the semiconductor element 4 by the wiring conductor layer 6 are electrically connected.
【0022】 [0022]
また、接続ランド10上には、半導体装置相互およびマザー基板と接続するための積層用バンプとしてのAuなどのボンディングワイヤからなる柱状のスタッドバンプ14が、配線基板5上面から半導体素子4上面の緩衝用樹脂9上面までの高さより、僅か、高くなるように設けられている。 In addition, over the connection land 10, the columnar stud bump 14 made of a bonding wire such as Au as a stacked bump for connection with a semiconductor device other and the mother substrate, a buffer from the wiring board 5 the upper surface of the semiconductor element 4 top than the height of up to use resin 9 top, it is provided so as slightly higher.
【0023】 [0023]
スタッドバンプ14の高さは、半導体装置2を積層した際、隣接配置の半導体装置2の接続ランド11、または後述のマザー基板3の接続ランド16に固着できる高さに設けることが必要である。 The height of the stud bump 14, when stacking the semiconductor device 2, it is necessary to provide a height that can be fixed to the connection land 11 and below the connection lands 16 of the mother board 3, the semiconductor device 2 of the adjacently arranged.
【0024】 [0024]
接続ランド10、11は、図中の破線に示すように同一直線上に配列され、これに伴ってビア12およびスタッドバンプ14も、同一直線上に配列される。 Connecting lands 10 and 11 are arranged on the same line as indicated by a broken line in the drawing, the via 12 and the stud bumps 14 along with this are also arranged on the same straight line.
【0025】 [0025]
一方、ガラスエポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂などの絶縁部材からなるマザー基板3の周辺部の両主面には、半導体装置2のスタッドバンプ14の配列位置に対応して、接続ランド15、16がそれぞれ設けられている。 Meanwhile, glass epoxy resin, polyester resin, on both major surfaces of the peripheral portion of the mother substrate 3 made of an insulating member such as polyimide resin, corresponding to the sequence positions of the stud bumps 14 of the semiconductor device 2, the connection lands 15 and 16 There has been provided, respectively. このマザー基板3の上面の接続ランド16と下面の接続ランド15とは、ビア17内に充填された導電部材18で、電気的に接続され、接続ランド15は、配線導体層19によりマザー基板3の下面に設けたハンダボール20の接続部と電気的に接続されている。 The upper surface of the connection land 16 and the lower surface of the connection land 15 of the mother board 3, a conductive member 18 filled in the via 17 are electrically connected, the connection lands 15, the mother board 3 by a wiring conductor layer 19 connected portion electrically connected to the solder balls 20 provided on the lower surface of the.
【0026】 [0026]
なお、本実施の形態では、配線導体層6、19、接続ランド10,11、16は、例えばCuからなり、その表面には、酸化防止とともに、Auバンプ7、スタッドバンプ14等の固着が確実に行われるように、Sn−Agハンダメッキが施されている。 In this embodiment, the wiring conductor layer 6, 19, the connection lands 10,11,16 is made of, for example, Cu, and on the surface thereof, with antioxidants, Au bump 7, ensures fixing of such stud bumps 14 as it is done in, Sn-Ag solder plating. 但し、接続ランド10のスタッドバンプがボンデリングされる領域は、Sn−Agハンダメッキは施されない。 However, the region where the stud bump connection land 10 is Bonde ring, Sn-Ag solder plating is not applied.
【0027】 [0027]
また、導電部材13、18は、例えばCuをメッキによってビア内に充填している。 Further, the conductive member 13 and 18 is filled in the via by plating, for example, Cu.
【0028】 [0028]
そして、複数の半導体装置2a乃至2dは、マザー基板3上に半導体素子4を下向きにして順次積層され、第1層目の半導体装置2aのスタッドバンプ14が、隣接配置のマザー基板3の接続ランド16に固着され、第2層目の半導体装置2bのスタッドバンプ14が、隣接配置の第1層目の半導体装置2aの接続ランド11に固着され、以下同様に、第4層目の半導体装置2dのスタッドバンプ14が隣接配置の第3層の半導体装置2cの接続ランド11に固着されている。 Then, a plurality of semiconductor devices 2a to 2d are sequentially stacked in the downward semiconductor element 4 on the mother board 3, the stud bumps 14 of the first layer of the semiconductor device 2a is, the mother board 3 disposed adjacent the connection land is fixed to 16, the stud bumps 14 of the second layer of the semiconductor device 2b is fixed to the connection land 11 of the first layer of the semiconductor device 2a of the adjacent arrangement, Similarly, the fourth layer of the semiconductor device 2d the stud bump 14 is fixed to the connection land 11 of the semiconductor device 2c of the third layer of adjacently disposed.
【0029】 [0029]
また、積層された半導体装置2a乃至2dの各空間部に、封止樹脂21が注入されて、硬化され、半導体装置積層モジュールが構成されている。 Further, each space of the stacked semiconductor device 2a to 2d, and the sealing resin 21 is injected and cured, the semiconductor device stack module is configured.
【0030】 [0030]
次に、上記スタッドバンプ14の具体的な作り方を図4および図5を用いて説明する。 It will now be described with reference to FIGS. 4 and 5 the specific recipe of the stud bump 14. なお、図4、および図5は、周知のワイヤボンディグ法により、Auなどのボンディングワイヤを用いてスタッドバンプを形成する工程を簡略に示した図面である。 Incidentally, FIG. 4, and 5, by a known wire bonding grayed method, a diagram simply showing the step of forming the stud bumps using a bonding wire such as Au.
【0031】 [0031]
図4に示すように、周知のワイヤボンディグ工程で、トーチ電極25の放電によりAuボンディングワイヤ(以下、Auワイヤという)26の先端部をボール状に溶融させた後に、上部に移動させたトーチ電極25によりAuワイヤ26の中間部26bへの放電を1回以上行い、ワイヤ中間部26bならびにワイヤ先端部のボール部26aの蓄熱量を増加させる。 As shown in FIG. 4, in a known wire a bonding step, Au bonding wires (hereinafter, Au referred wires) by discharge of the torch electrode 25 a front end portion of 26 was melted into a ball shape, the torch is moved to the upper was discharged to the intermediate portion 26b of the Au wire 26 one or more times by the electrode 25, increase the heat storage amount of the ball portion 26a of the wire intermediate portion 26b and the wire tip.
【0032】 [0032]
その後、キャピラリ27が下降して配線基板5の接続ランド10に、ボール部26aを超音波熱圧着することで接続ランド10とAuワイヤ26が固着され、その後、図5に示すようにキャピラリ27を上方に引き上げると、ボール部26aから中間部26bに至るAuワイヤ26は、冷却されて再結晶化する。 Thereafter, the connection lands 10 of the wiring board 5 capillary 27 is lowered, the connection lands 10 and the Au wire 26 is fixed by ultrasonic thermocompression bonding the ball portion 26a, then the capillary 27 as shown in FIG. 5 pulling upwards, Au wires 26 extending from the ball portion 26a to the intermediate portion 26b is recrystallized been cooled.
【0033】 [0033]
Auワイヤ26は、キャピラリ27が上方への引き上げられる時に、Auワイヤ26に加わる張力によりAuワイヤ26の再結晶化領域と、加熱が十分でなくAuワイヤ26が当初の非晶質状態となっている領域の境界で切断され、所望の高さの柱状のスタッドバンプ14が形成される。 Au wires 26, when the capillary 27 is pulled upward, so the recrystallized region of Au wire 26 by the tension applied to the Au wire 26, Au wire 26 heating is not sufficient and the initial amorphous state is cut at the boundary of the region are, stud bumps 14 of columnar desired thickness is formed. このスタッドバンプは、接続ランド10との固着部が径大で、且つこの径大部から上方に直立する柱状部を有する構造となっている。 The stud bumps is a fixing portion of the connection land 10 is large diameter, has and a structure having a columnar portion upstanding from the large diameter portion upward.
【0034】 [0034]
このような第1の実施の形態の半導体装置積層モジュールによれば、各半導体装置2の柱状のスタッドバンプ14は、接続ランド10上面に、ボンディングワイヤを熱圧着した後、ワイヤを所定長さに上方に引き上げて切断することにより、半導体素子4上の緩衝用樹脂9の表面より高くなるように設けられる。 According to the first embodiment the semiconductor device stack modules, columnar stud bumps 14 of the semiconductor device 2, the connection lands 10 a top surface, a bonding wire after the thermocompression bonding, the wire to a predetermined length by cutting it pulled upward, is provided so as to be higher than the surface of the buffer for the resin 9 on the semiconductor element 4.
【0035】 [0035]
従って、生産性が良く、且つ安価な半導体装置積層モジュールが実現できる。 Thus, good productivity, and inexpensive semiconductor device stack module can be realized.
【0036】 [0036]
また、スタッドバンプが、すべての半導体装置やマザー基板において同一位置に設けられ、且つ縦(垂直)方向において直線状に連なっているため、実装時の加圧による応力が吸収され、半導体素子に加わる応力を小さくすることができ、半導体素子の破損を防止することができる。 Further, the stud bumps are provided at the same position in all the semiconductor devices and the mother board, and since the continuous straight in the longitudinal (vertical) direction, stress due to pressurization during mounting is absorbed, it applied to the semiconductor element stress can be reduced, it is possible to prevent damage to the semiconductor element.
【0037】 [0037]
(第2の実施の形態) (Second Embodiment)
本発明の第2の実施の形態に係る半導体装置積層モジュールを図6乃至図8を参照して説明する。 The semiconductor device stacking module according to a second embodiment of the present invention with reference to FIGS explained. 図6は半導体装置積層モジュールの断面図、図7は半導体装置の要部を示す平面図、図8は図7のB−B線に沿って切断した半導体装置の断面図である。 Figure 6 is a sectional view of a semiconductor device stack module, FIG. 7 is a sectional view of a plan view, FIG. 8 is a semiconductor device taken along the line B-B of FIG. 7 showing a main part of a semiconductor device. この第2の実施の形態においては、上記第1の実施の形態に係る半導体装置積層モジュールと同一部分には同一符号を付し、詳細な説明を省略する。 In this second embodiment, in the above first semiconductor device stacked modules the same parts of the embodiment of the same reference numerals, and detailed description thereof will be omitted.
【0038】 [0038]
この実施の形態の半導体装置積層モジュール31が、第1の実施の形態の半導体装置積層モジュール1と異なる点は、半導体装置32の上面に半導体素子4を囲むようにスペーサ40を配置し、そのスペーサ40をスタッドバンプ14の高さより低く形成していることにある。 The semiconductor device stacking module 31 of this embodiment is the first embodiment of a semiconductor device stack module is different from the first, the spacer 40 is disposed so as to surround the semiconductor element 4 on the upper surface of the semiconductor device 32, the spacer It is 40 that is formed lower than the height of the stud bump 14. また、そのスペーサ40は、半導体素子4上の緩衝用樹脂9の上面より、僅かに、高くなるように設けることが、より好ましい。 Further, the spacer 40, the upper surface of the buffer for the resin 9 on the semiconductor element 4, slightly, be provided so as to be higher, and more preferably. スペーサ40は、マザー基板3や配線基板5を構成するガラスエポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂などの同じ絶縁性部材により形成される。 Spacer 40, a glass epoxy resin constituting the mother board 3 and the wiring board 5, a polyester resin, formed by the same insulating member such as polyimide resin.
【0039】 [0039]
そして、スペーサ40を設けた複数の半導体装置32a乃至32dが、マザー基板3上に、半導体素子4を下向きにして順次、積層され実装されてなる。 Then, a plurality of semiconductor devices 32a to 32d provided with the spacer 40, on the mother board 3, sequentially to the semiconductor element 4 downwards, is stacked and mounted.
【0040】 [0040]
このような第2の実施の形態の半導体装置積層モジュールにおいても、上記第1の実施の形態と同様に、Auなどのボンディングワイヤからなる柱状のスタッドバンプが、周知のワイヤボンディングによって構成されているため、生産性が良く、安価な半導体装置積層モジュールが実現できる。 Also in the second embodiment semiconductor device stacked modules, as in the first embodiment, the columnar stud bump formed of a bonding wire such as Au is constituted by a known wire bonding Therefore, good productivity, inexpensive semiconductor device stack module can be realized.
【0041】 [0041]
また、この第2の実施の形態の半導体装置積層モジュールによれば、各半導体装置間にスペーサ40がそれぞれ介在しているため、半導体装置32相互の間隔を一定に維持でき、半導体素子4に過剰な応力が加わらないため、半導体素子の破損を防ぐことができるとともに、半導体素子の破損を防ぐためのダミーのスタッドバンプを設ける必要がなく、スタッドバンプを半導体装置間の電気的接続に必要な本数まで減らすことができる。 Further, according to the semiconductor device stacking module according to the second embodiment, since the interposed spacer 40 between each of the semiconductor devices, respectively, the semiconductor device 32 can be maintained mutual spacing constant over the semiconductor element 4 since such stress is not applied, it is possible to prevent damage to the semiconductor device, it is not necessary to provide a dummy of the stud bumps to prevent damage to the semiconductor element, a necessary number of stud bumps on the electrical connection between the semiconductor device it can be reduced to.
【0042】 [0042]
(第3の実施の形態) (Third Embodiment)
本発明の第3の実施の形態に係る半導体装置積層モジュールを図9を参照して説明する。 The semiconductor device stacking module according to a third embodiment of the present invention will be described with reference to FIG. 図9は半導体装置積層モジュールの断面図である。 Figure 9 is a cross-sectional view of a semiconductor device stack module. この第3の実施の形態においては、上記第1の実施の形態に係る半導体装置積層モジュールと同一構成部分には同一符号を付し、詳細な説明を省略する。 In the third embodiment, in the above first semiconductor device stacked modules the same components of the embodiment of the same reference numerals, and detailed description thereof will be omitted.
【0043】 [0043]
この実施の形態の半導体装置積層モジュール41が、第1の実施の形態の半導体装置積層モジュールと異なる点は、半導体装置42の片面、すなわち上面のみ接続ランド10を設け、下面には接続ランドを設けない。 The semiconductor device stacking module 41 of this embodiment is different from the first embodiment the semiconductor device stacking module of one side of the semiconductor device 42, i.e., it provided only connection land 10 the top surface, the lower surface provided with a connecting land Absent. そして、ビア12は導電部材を充填せずに空白状態にしている。 The vias 12 are blank state without filling a conductive member. また、マザー基板3も、同様に、片面、すなわち下面にのみ接続ランド15を設け、また、ビア17は、導電部材を充填せずに空白状態にしている。 Further, the mother board 3 is similarly one-sided, i.e. provided only connection land 15 on the lower surface, The via 17 is in the null state without filling a conductive member. そして、ビア12および17内における接続ランド10および15の、露出表面には、Sn−Agハンダメッキが施され、接続ランド10上の柱状のスタッドバンプ44が、配線基板5の上面から半導体素子4上の緩衝用樹脂9上面までの高さに配線基板5またはマザー基板3の厚み分を加えた高さとなるように構成していることにある。 The connection land 10 and 15 in the vias 12 and the 17, the exposed surface, Sn-Ag solder is plated, columnar stud bumps 44 on the connection lands 10, the semiconductor element 4 from the top surface of the wiring board 5 in that it is configured such that the height plus the thickness of the wiring substrate 5 or the mother board 3 to a height of up to buffering resin 9 the upper surface of the upper.
【0044】 [0044]
そして、複数の半導体装置42a乃至42dが、マザー基板3上に、半導体素子4を下向きにして順次、積層されて、第1層目の半導体装置42aのスタッドバンプ44が隣接配置のマザー基板3のビア17を貫通して接続ランド15に固着され、第2層目の半導体装置42bのスタッドバンプ44が隣接配置の第1層目の半導体装置42aの配線基板5のビア12を貫通して接続ランド10に固着され、以下、同様に、第4層目の半導体装置42dのスタッドバンプ44が隣接配置の第3層目の半導体装置42cの配線基板5のビア12を貫通して接続ランド10に固着されて、半導体装置積層モジュールが構成される。 Then, a plurality of semiconductor devices 42a 42d to have, on the mother board 3, sequentially to the semiconductor element 4 downward, are stacked stud bumps 44 of the first layer of the semiconductor device 42a is disposed adjacent the mother board 3 is fixed to the connection land 15 through the vias 17, connected stud bumps 44 of the second layer of the semiconductor device 42b penetrates the via 12 of the wiring board 5 of the first layer of the semiconductor device 42a of the adjacent placement land is fixed to 10, below, similarly, affixed to the connecting lands 10 through the via 12 of the wiring board 5 of the fourth layer of the semiconductor device stud bumps 44 42d is disposed adjacent the third layer of the semiconductor device 42c It is, is constituted semiconductor device stack module.
【0045】 [0045]
このような第3の実施の形態の半導体装置積層モジュールにおいても、上記第1の実施の形態と同様に、柱状のスタッドバンプ44が、ボンディングワイヤによって構成されている。 In such third embodiment the semiconductor device stacking module of the embodiment of, as in the first embodiment, the columnar stud bump 44 is constituted by a bonding wire. しかも、この第3の実施の形態によれば、半導体装置の配線基板およびマザー基板において、片面に対する接続ランド形成とビア内への導電部材の充填が不要である。 Moreover, according to the third embodiment, the wiring board and a mother board of the semiconductor device, the filling of the conductive member to the connection to the one surface land formed and the via is not required. また、半導体装置の積層時に、スタッドバンプをビア内に挿入することにより、スタッドバンプと接続ランドの位置合わせが自動的に行われる。 Also, during lamination of the semiconductor device, by inserting the stud bumps in the vias, alignment of the stud bump and the connection lands is performed automatically.
【0046】 [0046]
従って、第1の実施の形態に比べて、生産性がよく、且つ安価な半導体装置積層モジュールが実現できる。 Therefore, in comparison with the first embodiment, the productivity is good, is inexpensive semiconductor device stacked module can be realized.
【0047】 [0047]
(第4の実施の形態) (Fourth Embodiment)
本発明の第4の実施の形態に係る半導体装置積層モジュールを図10を参照して説明する。 The semiconductor device stacking module according to the fourth embodiment of the present invention will be described with reference to FIG. 10. 図10は半導体装置積層モジュールの断面図である。 Figure 10 is a cross-sectional view of a semiconductor device stack module. この第4の実施の形態においては、上記第1の実施の形態に係る半導体装置積層モジュールと同一構成部分には同一符号を付し、詳細な説明を省略する。 In the fourth embodiment, in the above first semiconductor device stacked modules the same components of the embodiment of the same reference numerals, and detailed description thereof will be omitted.
【0048】 [0048]
この実施の形態の半導体装置積層モジュール51が、第1の実施の形態の半導体装置積層モジュール1と異なる点は、半導体装置52における配線基板5の片面、すなわち上面のみに接続ランド10を設け、下面には接続ランドを設けない。 The semiconductor device stacking module 51 of this embodiment is the first embodiment of a semiconductor device stack module differs from the first one surface of the wiring substrate 5 in the semiconductor device 52, i.e., the connection lands 10 only on the upper surface is provided, the lower surface It is not provided with a connection land. そして、マザー基板3も同様に、片面、すなわち下面のみに接続ランド15を設ける。 Then, the mother board 3 is similarly one-sided, i.e. providing a connection land 15 only on the lower surface. なお、配線基板5のビア12およびマザー基板3のビア17内に導電部材13および18をそれぞれ充填している。 Note that filling each conductive member 13 and 18 in the via 17 of the via 12 and the mother board 3 of the wiring substrate 5. この導電部材13および18は、ビア12および17内に、少なくとも一部、充填されていれば良く、完全にビア内を満たす必要はない。 The conductive members 13 and 18, the vias 12 and the 17, at least a part, need only be filled, is not necessary to fully meet the the via.
【0049】 [0049]
また、接続ランド10上のスタッドバンプ54は、配線基板5上面から半導体素子4上の緩衝用樹脂9上面までの高さにさらに配線基板5またはマザー基板3の厚み分を加えた高さとなるように構成していることにある。 Further, the stud bump 54 on the connection lands 10, so that the height plus the thickness of the wiring board 5 further wiring board to a height from the upper surface to the shock-absorbing resin 9 the upper surface of the semiconductor element 4 5 or mother board 3 It lies in that it is configured.
【0050】 [0050]
そして、複数の半導体装置52a乃至52dが、マザー基板3上に、半導体素子4を下向きにして順次、積層されて、第1層目の半導体装置52aのスタッドバンプ54が、隣接配置のマザー基板3のビア17内の導電部材18を貫通して接続ランド15に固着され、第2層目の半導体装置52bのスタッドバンプ54が隣接配置の第1層目の半導体装置52aにおける配線基板5のビア12内の導電部材13を貫通して接続ランド10に固着され、以下、同様に、第4層目の半導体装置52dのスタッドバンプ54が隣接配置の第3層目の半導体装置52cにおける配線基板5のビア12内の導電部材13を貫通して接続ランド10に固着されて、半導体装置積層モジュールが構成される。 Then, a plurality of semiconductor devices 52a through 52d is, on the mother board 3, sequentially to the semiconductor element 4 downwards, are laminated, the stud bumps 54 of the first layer of the semiconductor device 52a is adjacent arrangement mother board 3 are conductive members 18 in the via 17 through to fixed to the connection land 15, the via 12 of the wiring board 5 stud bump 54 of the second layer of the semiconductor device 52b is in the first layer of the semiconductor device 52a adjacent arrangement the conductive member 13 of the penetrating fixed to the connection land 10, hereinafter, similarly, the stud bumps 54 of the fourth layer of the semiconductor device 52d is the wiring board 5 in the third layer of the semiconductor device 52c of the adjacent placement the conductive member 13 via 12 is fixed to the connection land 10 through, constitute the semiconductor device stack module.
【0051】 [0051]
このような第4の実施の形態の半導体装置積層モジュールにおいても、上記第1の実施の形態と同様に、柱状のスタッドバンプ54が、ボンディングワイヤによって構成されている。 In such fourth embodiment semiconductor device stacking module of the embodiment of, as in the first embodiment, the columnar stud bump 54 is constituted by a bonding wire. しかも、この第4の実施の形態によれば、半導体装置の配線基板およびマザー基板において、片面に対する接続ランド形成が不要となり、またビア内における接続ランド表面のSn−Agハンダメッキを省略することができる。 Moreover, according to the fourth embodiment, the wiring board and a mother board of the semiconductor device, that connection to the single-sided land formation is not required, also omit the Sn-Ag solder plating connection land surface in the via it can. また、スタッドバンプをビア内に挿入することにより、スタッドバンプと接続ランドとの位置合わせが自動的におこなわれる。 Further, by inserting the stud bumps in the vias, alignment of the stud bump and the connection lands is performed automatically.
【0052】 [0052]
従って、第1の実施の形態に比べて、生産性が良く、且つ安価な半導体装置積層モジュールが実現できる。 Therefore, in comparison with the first embodiment, good productivity, and inexpensive semiconductor device stack module can be realized.
【0053】 [0053]
また、スタッドバンプは、配線基板、またはマザー基板のビアおよびビア内の導電部材を貫通して接続ランドと電気的接続されている。 Further, the stud bumps, the wiring board or is connected lands electrically connected through the conductive members vias and vias of the motherboard. そのため、スタッドバンプの高さに、多少のばらつきがあっても、各半導体装置のスタッドバンプと配線基板並びにマザー基板の接続ランドとの電気的接続が確実におこなわれる。 Therefore, the height of the stud bumps, even if there is some variation, the electrical connection between the semiconductor device of the stud bump and the wiring board and a mother board connection land is ensured.
【0054】 [0054]
(第5の実施の形態) (Fifth Embodiment)
本発明の第5の実施の形態に係る半導体装置積層モジュールを図11を参照して説明する。 The semiconductor device stacking module according to a fifth embodiment of the present invention will be described with reference to FIG. 11. 図11は半導体装置積層モジュールの断面図である。 Figure 11 is a cross-sectional view of a semiconductor device stack module. この第5の実施の形態においては、上記第1の実施の形態に係る半導体装置積層モジュールと同一構成部分には同一符号を付し、詳細な説明を省略する。 In this fifth embodiment, in the above first semiconductor device stacked modules the same components of the embodiment of the same reference numerals, and detailed description thereof will be omitted.
【0055】 [0055]
この実施の形態の半導体装置積層モジュール61が、第1の実施の形態の半導体装置積層モジュール1と異なる点は、半導体装置62におけるスタッドバンプ64が、接続ランド65のビア12の穿設部分を避けた配線基板5部分に固着されていることにある。 The semiconductor device stacking module 61 of this embodiment is the first embodiment of a semiconductor device stack module differs from the first stud bump 64 of the semiconductor device 62, avoiding the bored portion of the via 12 of the connection land 65 and in that it is fixed to the wiring board 5 parts. すなわち接続ランド65のスタッドバンプ64が固着する個所の直下には、ビア12が設けられていないことである。 That is, just below the point where the stud bumps 64 connecting land 65 is fixed, is that via 12 is not provided.
【0056】 [0056]
ここでは、スタッドバンプ64は、ビア12上に設けた接続ランド65上に固着しているが、この接続ランド65と別に設けた接続ランドに設けてもよい。 Here, the stud bump 64, although fixed on the connection lands 65 provided on the via 12 may be provided separately provided connecting land this connection land 65.
【0057】 [0057]
そして、複数の半導体装置62a乃至62dが、マザー基板3上に、半導体素子4を下向きにして順次、積層されて、第1層目の半導体装置62aのスタッドバンプ64が、隣接配置のマザー基板3の接続ランド68に固着され、第2層目の半導体装置62bのスタッドバンプ64が隣接配置の第1層目の半導体装置62aにおける配線基板5の接続ランド66に固着され、以下、同様に、第4層目の半導体装置62dのスタッドバンプ64が隣接配置の第3層目の半導体装置62cにおける配線基板5の接続ランド66に固着されて、半導体装置積層モジュールが構成される。 Then, a plurality of semiconductor devices 62a through 62d is, on the mother board 3, sequentially to the semiconductor element 4 downward, are stacked stud bumps 64 of the first layer of the semiconductor device 62a is adjacent arrangement mother board 3 is secured in the connection land 68, the stud bumps 64 of the second layer of the semiconductor device 62b is fixed to the connection land 66 of the wiring board 5 in the first layer of the semiconductor device 62a of adjacently arranged, hereinafter, similarly, the stud bumps 64 of the fourth layer of the semiconductor device 62d is fixed to the connection land 66 of the wiring board 5 in the third layer of the semiconductor device 62c of adjacently disposed, is constructed semiconductor device stack module.
【0058】 [0058]
このような第5の実施の形態の半導体装置積層モジュールにおいても、上記第1の実施の形態と同様に、柱状のスタッドバンプ64が、ボンディングワイヤによって構成されている。 In such a fifth embodiment the semiconductor device stacking module of the embodiment of, as in the first embodiment, the columnar stud bump 64 is constituted by a bonding wire.
【0059】 [0059]
しかも、この第5の実施の形態によれば、スタッドバンプ64が固着される接続ランド65の直下には、配線基板が存在している。 Moreover, according to the fifth embodiment, directly under the connection land 65 stud bump 64 is fixed, the wiring board is present. そのため、ビアが直下に存在する接続ランドにワイヤボンディングする場合に比べて、接続ランドに対して超音波振動が十分に与えられ、スタッドバンプと接続ランドとの固着が極めて強固におこなわれる。 Therefore, compared with the case of wire bonding to the connection lands vias are present immediately below, the ultrasonic vibration is applied sufficiently to the connecting lands, adhesion between the stud bump and the connection land is made very firmly.
【0060】 [0060]
従って、第1の実施の形態に比べて、スタッドバンプの固着が強固で、信頼性が高く、生産性が良く、且つ安価な半導体装置積層モジュールが実現できる。 Therefore, in comparison with the first embodiment, the fixation of the stud bumps is robust, reliable, good productivity, and inexpensive semiconductor device stack module can be realized.
【0061】 [0061]
(変形例1) (Modification 1)
上記第1乃至第4の実施の形態に係る半導体装置積層モジュールの第1の変形例を図12を参照して説明する。 A first modification of the semiconductor device stacking module according to the first to fourth embodiments will be described with reference to FIG. 12. 図12は半導体装置の断面図である。 Figure 12 is a cross-sectional view of a semiconductor device. なお、図中、上記第1乃至第4の実施の形態と同一構成部分には、同一符号を付す。 In the figure, the above-mentioned first to form the same constituent portions of the fourth embodiment, the same reference numerals.
【0062】 [0062]
図12に示すように、この変形例では、各半導体装置72のスタッドバンプ74が、配線基板5下面の接続ランド11上に設けられている。 As shown in FIG. 12, in this modification, the stud bumps 74 of the semiconductor device 72 is provided on the wiring board 5 the lower surface of the connection land 11. そして、各半導体装置は、スタッドパンプを下向き、すなわち半導体素子を上向きにして順次積層され、最上層の半導体装置の半導体素子を覆うように封止樹脂が形成されること以外は、上記第1乃至第4の実施の形態と同一構成である。 Each semiconductor device, downwards stud bump, that is, sequentially laminated to a semiconductor device in upward, except that the sealing resin so as to cover the semiconductor element of the uppermost semiconductor device is formed, the first to fourth is the embodiment and the same structure of.
【0063】 [0063]
このような第1の変形例の半導体装置積層モジュールおいても、スタッドバンプがボンディングワイヤにより構成されるため、上記第1乃至第4の実施の形態と同様に生産性がよく、且つ安価な半導体装置積層モジュールが実現できる。 Be previously semiconductor device stacked module of such first modified example, since the stud bumps are formed by bonding wires, in the same manner as described above productivity and first to fourth embodiments is better and inexpensive semiconductor device stack module can be realized.
【0064】 [0064]
(変形例2) (Modification 2)
上記第5の実施の形態に係る半導体装置積層モジュールの第2の変形例を図13を参照して説明する。 A second modification of the semiconductor device stacking module according to the fifth embodiment will be described with reference to FIG. 13. 図13は半導体装置の断面図である。 Figure 13 is a cross-sectional view of a semiconductor device. なお、図中、上記第5の実施の形態と同一構成部分には、同一符号を付す。 In the figure, the embodiment the same components of the embodiment of the fifth, the same reference numerals.
【0065】 [0065]
図13に示すように、この変形例では、各半導体装置75のスタッドバンプ76が、配線基板5下面の接続ランド78上に設けられている。 As shown in FIG. 13, in this modification, the stud bumps 76 of the semiconductor device 75 is provided on the wiring board 5 the lower surface of the connection land 78. そして、各半導体装置は、スタッドバンプを下向き、すなわち半導体素子を上向きにして順次積層され、最上層の半導体装置の半導体素子を覆うように封止樹脂が形成されること以外は、上記第5の実施の形態と同一構成である。 Each semiconductor device, down stud bumps, that is, sequentially laminated to a semiconductor device in upward, except that the sealing resin so as to cover the semiconductor element of the uppermost semiconductor device is formed, the fifth the same configuration as that of the embodiment.
【0066】 [0066]
このような第2の変形例の半導体装置積層モジュールにおいても、スタッドバンプがボンディグワイヤにより構成されるため、上記第5の実施の形態と同様に生産性がよく、且つ安価な半導体装置積層モジュールが実現できる。 Such In the semiconductor device stacking module of the second modification, the stud bumps are formed by a bonding wire, the well productivity as in the fifth embodiment, and inexpensive semiconductor device stack module There can be realized.
【0067】 [0067]
(変形例3) (Modification 3)
上記第1乃至第5の実施の形態に係る半導体装置積層モジュールの第3の変形例を図14を参照して説明する。 A third modification of the semiconductor device stacking module according to the first to fifth embodiments with reference to FIG. 14 will be described. 図14は半導体装置の要部を示す平面図である。 Figure 14 is a plan view showing a main part of a semiconductor device. なお、図中、上記第1乃至第5の実施の形態と同一構成部分には、同一符号を付す。 In the figure, the above-mentioned first to fifth embodiments and the same components of the embodiment of, the same reference numerals.
【0068】 [0068]
図14に示すように、この変形例では、各半導体装置82における配線基板5上面の接続ランド10および下面の接続ランド11が、千鳥に配置され、これに伴って、上下の接続ランド10、11間に形成されるビア、および接続ランド10上に形成されるスタッドバンプ14も千鳥に配置される。 As shown in FIG. 14, in this modification, the connection lands 10 and the lower surface of the connection lands 11 of the wiring board 5 the upper surface in the semiconductor device 82 is disposed in a staggered, along with this, the upper and lower connection lands 10, 11 stud bumps 14 formed in the via, and connection lands 10 on formed between are also arranged in a zigzag.
【0069】 [0069]
また、図示しないがマザー基板においても、接続ランドおよびビアは、半導体装置82におけるスタッドバンプ14と対応関係に配列されることから、千鳥に配列されることになる。 Also in not shown mother board, the connection lands and vias, since it is arranged in correspondence with the stud bumps 14 of the semiconductor device 82, it will be staggered.
【0070】 [0070]
なお、上記接続ランド、ビアおよびスタッドパンプの配列以外は、上記第1乃至第5の実施の形態と同一構成である。 Incidentally, the connection land, except the sequence of vias and stud bump, the same configuration as the embodiment of the first to fifth.
【0071】 [0071]
このような第3の変形例の半導体装置積層モジュールによれば、上記第1乃至第5の実施の形態の効果の他に、接続ランド、スタッドバンプおよびビアを千鳥に配列するため、小型化が図れる。 According to the third semiconductor device stack module of a modification of, in addition to the effects of the embodiment of the first to fifth, for sequence connection lands, the stud bump and via staggered, miniaturization achieved. また、より多数の入出力信号端子を有する半導体素子の実装が可能となる。 Further, it is possible to implement a semiconductor device having a larger number of input and output signal terminals.
【0072】 [0072]
(変形例4) (Modification 4)
上記第1乃至第5の実施の形態に係る半導体装置積層モジュールの第4の変形例を図15を参照して説明する。 A fourth modification of the semiconductor device stacking module according to the first to fifth embodiments with reference to FIG. 15 will be described. 図15は半導体装置の要部のスタッドバンプ部分を示す拡大断面図である。 Figure 15 is an enlarged sectional view showing a stud bump portion of a main portion of a semiconductor device. なお、図中、上記第1乃至第5の実施の形態と同一構成部分には、同一符号を付す。 In the figure, the above-mentioned first to fifth embodiments and the same components of the embodiment of, the same reference numerals.
【0073】 [0073]
図15に示すように、この変形例では、各半導体装置91におけるスタッドバンプ92は、スタッドバンプ92a乃至92cを複数段、例えば3段、直立状に積重ねた構造を有する。 As shown in FIG. 15, in this modification, the stud bump 92 in each semiconductor device 91 has a plurality of stages of the stud bump 92a to 92c, for example three stages, the stacked structure upright.
【0074】 [0074]
すなわち、このスタッドバンプ92は、まず、接続ランド10上にAuワイヤをボンディングにより超音波熱圧着して1段目のスタッドバンプ92aを形成した後、この1段目のスタッドバンプ92a上に、再度、Auワイヤをボンディングにより超音波熱圧着して2段目のスタッドバンプ92bを形成し、さらに、この第2段目のスタッドバンプ92b上にAuワイヤをボンディングにより熱圧着して3段目のスタッドバンプ92cを形成することにより構成する。 That is, the stud bump 92, first, after Crimp ultrasonic heat to form a first stage of the stud bumps 92a by bonding an Au wire on the connection lands 10, on the first stage of the stud bump 92a, again , Au by a bonding wire and pressed ultrasonic heat to form a second stage of the stud bump 92b, further, the second stage of the thermocompression bonding to the third stage of the stud by bonding an Au wire on the stud bump 92b forming by forming a bump 92c. なお、このスタッドパンプ92以外は、上記第1乃至第5の実施の形態と同一構成である。 Incidentally, other than the stud bump 92 has the same configuration as that of the embodiment of the first to fifth.
【0075】 [0075]
このような第4の変形例の半導体装置積層モジュールによれば、上記第1乃至第5の実施の形態の効果の他に、スタッドバンプが、複数段のスタッドバンプの積重ねのため、1段のスタッドバンプに比べて柱状部分の直径が太くなり、スタッドバンプの抵抗値を低くすることが可能となる。 According to the fourth semiconductor device stacking module of a modification of, in addition to the effect of the embodiment of the first to fifth, stud bumps, for stacking a plurality of stages of stud bumps, the 1-stage thickens the diameter of the columnar portion as compared with the stud bumps, it is possible to lower the resistance of the stud bumps.
【0076】 [0076]
また、上記実施の形態のように1段のスタッドバンプの場合、機械的強度が大きく、且つ所望の高さの柱状部分を形成するために、トーチ電極の移動と放電の時間間隔の制御により柱状部分を再結晶領域する必要があるが、この変形例の場合、各段のスタッドバンプの柱状部分は短くて良く、スタッドバンプを簡単な製造装置で、且つ容易に形成でき、生産性が良く、且つ安価な半導体装置積層モジュールが実現できる。 In addition, in the case of one-stage stud bumps as in the above embodiment, mechanical strength is large, and in order to form a columnar portion of the desired height, columnar by controlling the time interval of the discharge with the movement of the torch electrode it is necessary to recrystallize area portion, in this modification, well columnar portion is short of the stud bumps of each stage, with a simple manufacturing apparatus stud bump, and can be easily formed, good productivity, and inexpensive semiconductor device stack module can be realized.
【0077】 [0077]
(変形例5) (Modification 5)
上記第1乃至第5の実施の形態に係る半導体装置積層モジュールの第5の変形例を図16を参照して説明する。 A fifth modification of the semiconductor device stacking module according to the first to fifth embodiments with reference to FIG. 16 will be described. 図16は半導体装置の要部のスタッドバンプ部分を示す平面図である。 Figure 16 is a plan view showing a stud bump portion of a main portion of a semiconductor device. なお、図中、上記第1乃至第5の実施の形態と同一構成部分には、同一符号を付す。 In the figure, the above-mentioned first to fifth embodiments and the same components of the embodiment of, the same reference numerals.
【0078】 [0078]
図16に示すように、この変形例では、各半導体装置93における接続ランド94に、複数のスタッドバンプ95a乃至95cを固着した構造を有する。 As shown in FIG. 16, in this modification, the connection lands 94 of each semiconductor device 93 has a structure which is fixed a plurality of stud bumps 95a to 95c. なお、このスタッドパンプ以外は、上記第1乃至第5の実施の形態と同一構成である。 Incidentally, other than the stud bump has the same configuration as that of the embodiment of the first to fifth.
【0079】 [0079]
このような第5の変形例の半導体装置積層モジュールによれば、上記第1乃至第5の実施の形態の効果の他に、半導体装置間を接続するスタッドバンプが、一つの接続ランドに対して複数のスタッドバンプにより構成されるため、1本のスタッドバンプに比べて、機械的強度が大きくなるとともに、接続ランド間のスタッドバンプ部の抵抗値を低くすることが可能となる。 According to the semiconductor device stacking module of such fifth modification, in addition to the effect of the embodiment of the first to fifth, stud bumps for connecting semiconductor devices, for one connection land because it is composed of a plurality of stud bumps, as compared to a single stud bumps, the mechanical strength is increased, it is possible to lower the resistance of the stud bump portion between the connection lands.
【0080】 [0080]
また、この変形例の場合、スタッドバンプが複数本あるため、実効的なスタッドバンプの接続面積が増加して、半導体装置を順次重ね合わせる時に、接続ランドとスタッドバンプの重ね合わせ精度を緩めることが可能となり、簡単な重ね合わせの製造装置で、且つ容易に形成でき、生産性が良く、且つ安価な半導体装置積層モジュールが実現できる。 Also, in this modification, the stud bumps is plural, been an increase in the connection area of ​​the effective stud bump, when sequential superposing semiconductor device, can loosen the overlay accuracy of the connection lands and the stud bumps possible and will, in the manufacturing apparatus of a simple superposition, and can be easily formed, good productivity, is inexpensive semiconductor device stacked module can be realized.
【0081】 [0081]
(変形例6) (Modification 6)
上記第5の実施の形態に係る半導体装置積層モジュールの第6の変形例を図17を参照して説明する。 A sixth modification of the semiconductor device stacking module according to the fifth embodiment will be described with reference to FIG. 17. 図17は半導体装置のビア部分を示す拡大断面図である。 Figure 17 is an enlarged sectional view showing a via portion of the semiconductor device. なお、図中、上記第5の実施の形態と同一構成部分には、同一符号を付す。 In the figure, the embodiment the same components of the embodiment of the fifth, the same reference numerals.
【0082】 [0082]
図17に示すように、この変形例では、ビア12内壁にメッキ導電層28を設けて配線導体層6と接続ランド98とを電気的接続した構造としたものである。 As shown in FIG. 17, in this modification, in which the electric connection structure and a connection land 98 with the wiring conductor layer 6 a plated conductive layer 28 provided on the via 12 inner wall. なお、このビア内壁のメッキ導電層以外は、上記第5の実施の形態と同一構成である。 Incidentally, other than the plated conductive layers of the via inner wall, the same configuration as the fifth embodiment.
【0083】 [0083]
このような第6の変形例の半導体積層モジュールによれば、上記第5の実施の形態の効果の他に、ビア内壁面のメッキ導電層によって、配線基板の両面の接続ランドを含む配線導体層の電気的接続が得られ、ビア内に導電部材を充填する工程を無くすことができ、生産性が良く、且つ安価な半導体装置積層モジュールが実現できる。 According to the sixth semiconductor stacked module of a modification of, in addition to the effects of the fifth embodiment, by plating conductive layer via the inner wall surface, a wiring conductor layer including both sides of the connection lands of the wiring board electrical connection can be obtained, it is possible to eliminate the step of filling the conductive members in the vias, good productivity, is inexpensive semiconductor device stacked module can be realized.
【0084】 [0084]
本発明は、上記実施の形態、および変形例に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々変形し、実施できることは勿論である。 The present invention is not limited by the above-mentioned embodiments, and variations, without departing from the scope of the invention, and various modifications can of course be implemented.
【0085】 [0085]
例えば、スタッドバンプは、パラジュームを含むAuワイヤで構成してもよく、この場合は、キャビラリを上方に移動させた時にAuワイヤの結晶領域と非晶質領域の境界での切断が容易になる。 For example, the stud bumps may be composed of a Au wire containing palladium, in this case, the cutting at the boundary of the crystal region and the amorphous region of the Au wire is facilitated when moving the Kyabirari upwards.
【0086】 [0086]
また、スタッドパンプは、Cuワイヤで構成してもよく、この場合は、半導体装置積層モジュールが、高温状態で使用されても、カーケンタルボイドの発生がなくスタッドバンプ部の信頼性が高くなる。 Further, the stud bumps may be composed of Cu wire, in this case, the semiconductor device stacked modules, be used at a high temperature, the reliability of the stud bump portion does not generate a car Ken barrel voids increases .
【0087】 [0087]
また、導電部材としては、Cuメッキに限らず、ハンダ等の低融点金属をメッキ、スクリーン印刷やソルダーインジェクションやスーパーソルダー法で形成してもよい。 As the conductive member is not limited to the Cu plating, the low melting point metal such as solder plating may be formed by screen printing or solder injection and super solder method. また導電ペーストを充填することにより形成してもよい。 Or it may be formed by filling a conductive paste. これらによれば、モジュールの生産性が向上する。 According to these, the module productivity is improved.
【0088】 [0088]
また、配線導体層および接続ランド等の表面には、Sn−Agハンダメッキに限らず、低融点金属をメッキやスクリーン印刷やソルダーインジェクションやスーパーソルダー法で形成したり、あるいはAuメッキでもよく、Auメッキの場合は、スタッドバンプとの固着面での結合が強固になる。 Further, the surface of such a wiring conductor layer and the connection lands is not limited to the Sn-Ag solder plating, or to form a low melting point metal by plating or screen printing or solder injection and super solder method or may be a Au plating, Au for plating, it becomes strong bond with anchoring surface between the stud bump.
【0089】 [0089]
【発明の効果】 【Effect of the invention】
本発明によれば、生産性が良く、且つ安価な半導体装置積層モジュールを実現できる。 According to the present invention, good productivity can be realized and inexpensive semiconductor device stack module.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の第1の実施形態に係る半導体装置積層モジュールの断面図。 Sectional view of a semiconductor device stack module according to a first embodiment of the present invention; FIG.
【図2】本発明の第1の実施形態に係る半導体装置の要部の平面図。 Plan view of an essential portion of a semiconductor device according to a first embodiment of the present invention; FIG.
【図3】図2のA−A線に沿って切断した半導体装置の断面図。 3 is a cross-sectional view of a semiconductor device taken along the line A-A of FIG.
【図4】本発明のスタッドバンプの製造工程の簡略図。 Simplified illustration of a manufacturing process of the stud bumps of the present invention; FIG.
【図5】本発明のスタッドバンプの製造工程の簡略図。 Figure 5 is a simplified diagram of a manufacturing process of a stud bump of the present invention.
【図6】本発明の第2の実施形態に係る半導体装置積層モジュールの断面図。 6 is a cross-sectional view of a semiconductor device stack module according to a second embodiment of the present invention.
【図7】本発明の第2の実施形態に係る半導体装置の要部の平面図。 Figure 7 is a plan view of a main part of a semiconductor device according to a second embodiment of the present invention.
【図8】図7のB−B線に沿って切断した半導体装置の断面図。 FIG. 8 is a cross-sectional view of the semiconductor device taken along the line B-B in FIG.
【図9】本発明の第3の実施形態に係る半導体装置積層モジュールの断面図。 Sectional view of a semiconductor device stack module according to a third embodiment of the present invention; FIG.
【図10】本発明の第4の実施形態に係る半導体装置積層モジュールの断面図。 Sectional view of a semiconductor device stack module according to a fourth embodiment of the present invention; FIG.
【図11】本発明の第5の実施形態に係る半導体装置積層モジュールの断面図。 Figure 11 is a cross-sectional view of a semiconductor device stack module according to a fifth embodiment of the present invention.
【図12】本発明の第1乃至第4の実施の形態に係る半導体装置積層モジュールの第1の変形例を示す半導体装置の断面図。 Sectional view of a semiconductor device showing a first modification of the first to the semiconductor device stacking module according to the fourth embodiment of the present invention; FIG.
【図13】本発明の第5の実施の形態に係る半導体装置積層モジュールの第2の変形例を示す半導体装置の断面図。 Figure 13 is a cross-sectional view of a semiconductor device showing a second modification of the semiconductor device stacking module according to a fifth embodiment of the present invention.
【図14】本発明の第1乃至第5の実施の形態に係る半導体装置積層モジュールの第3の変形例を示す半導体装置の平面図。 Figure 14 is a plan view of a semiconductor device showing a third modification of the first to the semiconductor device stacking module according to a fifth embodiment of the present invention.
【図15】本発明の第1乃至第5の実施の形態に係る半導体装置積層モジュールの第4の変形例を示す半導体装置のスタッドバンプ部分の拡大断面図。 Figure 15 is an enlarged sectional view of the stud bumps of the semiconductor device showing a fourth modification of the first to the semiconductor device stacking module according to a fifth embodiment of the present invention.
【図16】本発明の第1乃至第5の実施の形態に係る半導体装置積層モジュールの第5の変形例を示す半導体装置のスタッドバンプ部分の平面図。 Plan view of the stud bumps of the semiconductor device showing a fifth modification of the first to the semiconductor device stacking module according to the fifth embodiment of Figure 16 the present invention.
【図17】本発明の第5の実施の形態に係る半導体装置積層モジュールの第6の変形例を示す半導体装置のビア部分の拡大断面図。 Figure 17 is an enlarged sectional view of a via portion of the semiconductor device showing a sixth modification of the semiconductor device stacking module according to a fifth embodiment of the present invention.
【図18】従来の半導体装置積層モジュールの構造を示す断面図。 Figure 18 is a sectional view showing a structure of a conventional semiconductor device stack module.
【符号の説明】 DESCRIPTION OF SYMBOLS
1、31、41、51、61、100 半導体装置積層モジュール2、32、42、52、62、72、76、82、91、93、96、101 半導体装置3、102 マザー基板4、103 半導体素子5、104 配線基板6、19、105、118 配線導体層7、106 バンプ8、21、107、120 封止樹脂9、108 緩衝用樹脂10、11、15、16、65、66、67、68、77、78、94、97、98、109、110、114、115 接続ランド12、17、111、116 ビア13、18、112、117 導電部材14、44、54、64、74、76、92、95 スタッドバンプ20、119 ハンダボール25 トーチ電極26 ワイヤ27 キャピラリ28 メッキ導電層40 スペーサ113 積層用バンプ 1,31,41,51,61,100 semiconductor device stacked module 2,32,42,52,62,72,76,82,91,93,96,101 semiconductor device 3,102 motherboard 4,103 semiconductor element 5,104 wiring board 6,19,105,118 wiring conductor layer 7,106 bumps 8,21,107,120 sealing resin 9,108 buffering resin 10,11,15,16,65,66,67,68 , 77,78,94,97,98,109,110,114,115 connection land 12,17,111,116 via 13,18,112,117 conductive member 14,44,54,64,74,76,92 , 95 stud bump 20,119 solder balls 25 torch electrode 26 wire 27 capillary 28 plated conductive layer 40 a spacer 113 stacked bumps

Claims (18)

  1. 第1および第2主面を有する配線基板と、 A wiring board having first and second main surfaces,
    前記配線基板の第1主面上に実装された半導体素子と、 A semiconductor element mounted on a first main surface of the wiring substrate,
    前記配線基板の第1および第2主面のいずれか一方の主面上に設けられて前記半導体素子と電気的接続されたボンディングワイヤからなる柱状のスタッドバンプと、 A columnar stud bump formed of the first and second main surfaces one of said semiconductor element is provided on the main surface and electrically connected to bonding wire of the wiring substrate,
    前記第1および第2主面の少なくとも一方の主面に設けられ、前記半導体素子と電気的接続された接続ランドとを有する複数の半導体装置が積層され、各半導体装置のスタッドバンプが隣接配置の半導体装置の接続ランドに固着されていることを特徴とする半導体装置積層モジュール。 Provided on at least one major surface of said first and second main surfaces, said plurality of semiconductor devices having a semiconductor element and electrically connected to the connection lands are stacked stud bumps of the semiconductor device is disposed adjacent the semiconductor device stacking module, characterized by being fixed to the connection lands of the semiconductor device.
  2. 前記スタッドバンプは、前記配線基板の第1主面上に設けられていることを特徴とする請求項1に記載の半導体装置積層モジュール。 The stud bumps, the semiconductor device stack module according to claim 1, characterized in that provided on the first main surface of the wiring board.
  3. 前記スタッドバンプは、前記配線基板の第2主面上に設けられていることを特徴とする請求項1に記載の半導体装置積層モジュール。 The stud bumps, the semiconductor device stack module according to claim 1, characterized in that provided on the second main surface of the wiring board.
  4. 第1および第2主面を有する配線基板と、 A wiring board having first and second main surfaces,
    前記配線基板の第1主面上に実装された半導体素子と、 A semiconductor element mounted on a first main surface of the wiring substrate,
    前記第1および第2主面の少なくとも一方の主面上に設けられ、前記半導体素子と電気的接続された第1接続ランドと、 Provided on at least one major surface of said first and second major surface, a first connection land that the is semiconductor device electrically connected,
    前記第1接続ランドが設けられた配線基板部分に穿設されたビアと、 A via the first connection land is formed in the wiring board portion provided,
    前記第1接続ランド上に固着されたボンディングワイヤからなる柱状のスタッドバンプとを有する複数の半導体装置が積層され、各半導体装置のスタッドバンプが隣接配置の半導体装置のビアを介して第1接続ランドに固着されていることを特徴とする半導体装置積層モジュール。 Wherein the first plurality of semiconductor devices having a columnar stud bump made of anchored bonding wires on the connection lands are stacked, the first connection land stud bumps of the semiconductor device through a via of the semiconductor device disposed adjacent the semiconductor device stacking module, characterized in that it is secured to.
  5. 第1および第2主面を有する配線基板と、 A wiring board having first and second main surfaces,
    前記配線基板の第1主面上に実装された半導体素子と、 A semiconductor element mounted on a first main surface of the wiring substrate,
    前記第1および第2主面の少なくとも一方の主面上に設けられ、前記半導体素子と電気的接続された第1接続ランドと、 Provided on at least one major surface of said first and second major surface, a first connection land that the is semiconductor device electrically connected,
    前記第1接続ランドが設けられた配線基板部分に穿設されたビアと、 A via the first connection land is formed in the wiring board portion provided,
    前記ビアの穿設部分を避けて前記第1および第2主面のいずれか一方の主面上に設けられ、前記第1接続ランドと電気的接続された第2接続ランドと、 Provided on one main surface of the first and second main surfaces so as to avoid the bored portion of the via, and the first connection land and the second connection land that is electrically connected,
    前記第2接続ランド上に固着されたボンディングワイヤからなる柱状のスタッドバンプとを有する複数の半導体装置が積層され、各半導体装置のスタッドバンプが隣接配置の半導体装置のビアを介して第1接続ランドに固着されていることを特徴とする半導体装置積層モジュール。 It said second plurality of semiconductor devices having a columnar stud bump made of anchored bonding wires on the connection lands are stacked, the first connection land stud bumps of the semiconductor device through a via of the semiconductor device disposed adjacent the semiconductor device stacking module, characterized in that it is secured to.
  6. 前記第1接続ランドは、前記配線基板の第1および第2主面に互に対向配置し、前記接続ランド間のビア内には導電性部材が充填されていることを特徴とする請求項4または5に記載の半導体装置積層モジュール。 The first connection land claim wherein mutually opposite disposed first and second main surface of the wiring board, the conductive member in the via between the connection lands is characterized in that it is filled 4 or a semiconductor device stack module according to 5.
  7. 前記第1接続ランドは、前記配線基板の第1および第2主面の一方の主面上に設けられ、前記ビア内は、少なくとも一部が空白状態にされ、前記半導体装置のスタッドバンプが前記ビアを貫通して前記第1接続ランドに固着されていることを特徴とする請求項4または5に記載の半導体装置積層モジュール。 The first connection land is provided on one main surface of the first and second main surface of the wiring board, in the via is at least partially is blank state, the stud bumps of the semiconductor device is the the semiconductor device stacking module according to claim 4 or 5, characterized in that it is fixed to the first connecting land through the vias.
  8. 前記第1接続ランドは、前記配線基板の第1および第2主面の一方の主面上に設けられ、前記ビア内は、少なくとも一部に導電部材が充填され、前記半導体装置のスタッドバンプが前記ビアおよび前記導電部材を貫通して前記第1接続ランドに固着されていることを特徴とする請求項4または5に記載の半導体装置積層モジュール。 The first connection land is provided on one main surface of the first and second main surface of the wiring board, in the vias, the conductive member is filled in at least a portion, the stud bumps of the semiconductor device the semiconductor device stacking module according to claim 4 or 5, characterized in that through said via and said conductive member is fixed to the first connecting land.
  9. 前記複数の前記半導体装置は、前記半導体素子を囲むように配置され、且つ前記スタッドバンプの高さ未満の厚さを有するスペーサを介して積層配置していることを特徴とする請求項4乃至8のいずれか1項に記載の半導体装置積層モジュール。 Wherein the plurality of the semiconductor device, the are arranged so as to surround the semiconductor element, according to claim 4 to 8, characterized in that it is stacked via a spacer and having a thickness less than the height of the stud bumps the semiconductor device stacking module according to any one of.
  10. 前記第1または第2接続ランド上に複数のスタッドバンプが設けられていることを特徴とする請求項4乃至9のいずれか1項に記載の半導体装置積層モジュール。 The semiconductor device stacking module according to any one of claims 4 to 9, characterized in that the first or more stud bumps on the second connection land is provided.
  11. 前記スタッドバンプは、AuまたはCuボンディングワイヤ、パラジュームを添加したAuボンディングワイヤのうちから選択された1つのボンディングワイヤからなることを特徴とする請求項1乃至10のいずれか1項に記載の半導体装置積層モジュール。 The stud bumps, Au or Cu bonding wire, semiconductor device according to any one of claims 1 to 10, characterized in that it consists of a single bonding wire is selected from the group consisting of Au bonding wire was added palladium laminated module.
  12. 前記スタッドバンプは、前記複数の半導体装置において同一位置に設けられることを特徴とする請求項1乃至11のいずれか1項に記載の半導体装置積層モジュール。 The stud bumps, the semiconductor device stacking module according to any one of claims 1 to 11, characterized in that provided at the same position in the plurality of semiconductor devices.
  13. 前記スタッドバンプは、同一直線上に配列されていることを特徴とする請求項1乃至12のいずれか1項に記載の半導体装置積層モジュール。 The stud bumps, the semiconductor device stacking module according to any one of claims 1 to 12, characterized in that it is arranged on the same straight line.
  14. 前記スタッドバンプは、千鳥状に配置されていることを特徴とする請求項1乃至12のいずれか1項に記載の半導体装置積層モジュール。 The stud bumps, the semiconductor device stacking module according to any one of claims 1 to 12, characterized in that it is arranged in a staggered manner.
  15. 前記スタッドバンプは、前記接続ランドに固着された径大部とこの径大部に直立の柱状部分を有する構造であることを特徴とする請求項1乃至14のいずれか1項に記載の半導体装置積層モジュール。 The stud bumps, the semiconductor device according to any one of claims 1 to 14, characterized in that said a structure having fixed to the connection land a and the large diameter portion of the post portion of the upright to the large-diameter portion laminated module.
  16. 前記スタッドバンプは、径大部とこの径大部に直立の柱状部分とが、交互に設けられた構造を有することを特徴とする請求項1乃至15のいずれか1項に記載の半導体装置積層モジュール。 The stud bump includes a post portion of the upright to the large diameter portion and the large diameter portion, the semiconductor device stack according to any one of claims 1 to 15, characterized in that it has a structure provided alternately module.
  17. 更に、前記スタッドバンプの配列に対応して第1主面に接続ランドが設けられたマザー基板を備え、前記複数の半導体装置とマザー基板とが前記マザー基板を最外側にして積層され、前記最外側の半導体装置のスタッドバンプが、前記マザー基板のビアを介して接続ランドに接続されていることを特徴とする半導体装置積層モジュール。 Further comprising a mother board connection lands on the first main surface is provided corresponding to the arrangement of the stud bumps, wherein a plurality of semiconductor devices and the mother substrate are laminated with the mother board the outermost, the outermost stud bumps outside the semiconductor device, the semiconductor device stacked module, characterized in that connected to the connection lands through vias of the mother board.
  18. 前記半導体装置のスタッドバンプおよび前記マザー基板の接続ランドは、同一配列であることを特徴とする請求項17に記載の半導体装置積層モジュール。 Stud bump and the connection lands of the mother board of the semiconductor device, the semiconductor device stacked module of claim 17, wherein the at least one sequence.
JP2002202551A 2002-07-11 2002-07-11 Semiconductor device laminated module Pending JP2004047702A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002202551A JP2004047702A (en) 2002-07-11 2002-07-11 Semiconductor device laminated module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002202551A JP2004047702A (en) 2002-07-11 2002-07-11 Semiconductor device laminated module

Publications (1)

Publication Number Publication Date
JP2004047702A true true JP2004047702A (en) 2004-02-12

Family

ID=31708704

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002202551A Pending JP2004047702A (en) 2002-07-11 2002-07-11 Semiconductor device laminated module

Country Status (1)

Country Link
JP (1) JP2004047702A (en)

Cited By (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100730255B1 (en) * 2004-10-13 2007-06-20 가부시끼가이샤 도시바 Semiconductor device and method of assembling semiconductor device
JP2008108846A (en) * 2006-10-24 2008-05-08 Lintec Corp Spacer sheet for composite semiconductor device, manufacturing method of semiconductor package and composite semiconductor device employing it, and composite semiconductor device
JP2009528706A (en) * 2006-02-28 2009-08-06 マイクロン テクノロジー, インク. Microelectronic device manufacturing method of a multilayer microelectronic device, and such devices
JP2013033989A (en) * 2008-03-07 2013-02-14 Sk Hynix Inc Semiconductor package
WO2013035715A1 (en) * 2011-09-07 2013-03-14 株式会社村田製作所 Module manufacturing method and module
WO2014208010A1 (en) * 2013-06-25 2014-12-31 パナソニックIpマネジメント株式会社 Microwave circuit
JPWO2013035714A1 (en) * 2011-09-07 2015-03-23 株式会社村田製作所 Module manufacturing method and a terminal assembly of
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US9530749B2 (en) 2015-04-28 2016-12-27 Invensas Corporation Coupling of side surface contacts to a circuit platform
US9553076B2 (en) 2010-07-19 2017-01-24 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US9570416B2 (en) 2004-11-03 2017-02-14 Tessera, Inc. Stacked packaging improvements
US9570382B2 (en) 2010-07-19 2017-02-14 Tessera, Inc. Stackable molded microelectronic packages
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9601454B2 (en) 2013-02-01 2017-03-21 Invensas Corporation Method of forming a component having wire bonds and a stiffening layer
US9615456B2 (en) 2012-12-20 2017-04-04 Invensas Corporation Microelectronic assembly for microelectronic packaging with bond elements to encapsulation surface
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US9691679B2 (en) 2012-02-24 2017-06-27 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9691731B2 (en) 2011-05-03 2017-06-27 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US9728527B2 (en) 2013-11-22 2017-08-08 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9761558B2 (en) 2011-10-17 2017-09-12 Invensas Corporation Package-on-package assembly with wire bond vias
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9842745B2 (en) 2012-02-17 2017-12-12 Invensas Corporation Heat spreading substrate with embedded interconnects
US9852969B2 (en) 2013-11-22 2017-12-26 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9893033B2 (en) 2013-11-12 2018-02-13 Invensas Corporation Off substrate kinking of bond wire
US9917073B2 (en) 2012-07-31 2018-03-13 Invensas Corporation Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package
US9953914B2 (en) 2012-05-22 2018-04-24 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9984901B2 (en) 2005-12-23 2018-05-29 Tessera, Inc. Method for making a microelectronic assembly having conductive elements
US10008477B2 (en) 2013-09-16 2018-06-26 Invensas Corporation Microelectronic element with bond elements to encapsulation surface

Cited By (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7276784B2 (en) 2004-10-13 2007-10-02 Kabushiki Kaisha Toshiba Semiconductor device and a method of assembling a semiconductor device
KR100730255B1 (en) * 2004-10-13 2007-06-20 가부시끼가이샤 도시바 Semiconductor device and method of assembling semiconductor device
US9570416B2 (en) 2004-11-03 2017-02-14 Tessera, Inc. Stacked packaging improvements
US9984901B2 (en) 2005-12-23 2018-05-29 Tessera, Inc. Method for making a microelectronic assembly having conductive elements
US9362141B2 (en) 2006-02-28 2016-06-07 Micron Technology, Inc. Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
JP2009528706A (en) * 2006-02-28 2009-08-06 マイクロン テクノロジー, インク. Microelectronic device manufacturing method of a multilayer microelectronic device, and such devices
US8450839B2 (en) 2006-02-28 2013-05-28 Micron Technology, Inc. Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US9768121B2 (en) 2006-02-28 2017-09-19 Micron Technology, Inc. Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
JP2008108846A (en) * 2006-10-24 2008-05-08 Lintec Corp Spacer sheet for composite semiconductor device, manufacturing method of semiconductor package and composite semiconductor device employing it, and composite semiconductor device
JP2013033989A (en) * 2008-03-07 2013-02-14 Sk Hynix Inc Semiconductor package
US9553076B2 (en) 2010-07-19 2017-01-24 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US9570382B2 (en) 2010-07-19 2017-02-14 Tessera, Inc. Stackable molded microelectronic packages
US10062661B2 (en) 2011-05-03 2018-08-28 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US9691731B2 (en) 2011-05-03 2017-06-27 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
JPWO2013035715A1 (en) * 2011-09-07 2015-03-23 株式会社村田製作所 Module manufacturing method and modules
US9491846B2 (en) 2011-09-07 2016-11-08 Murata Manufacturing Co., Ltd. Method of manufacturing module
CN103828043A (en) * 2011-09-07 2014-05-28 株式会社村田制作所 Module manufacturing method and module
US9538649B2 (en) 2011-09-07 2017-01-03 Murata Manufacturing Co., Ltd. Method of manufacturing module
WO2013035715A1 (en) * 2011-09-07 2013-03-14 株式会社村田製作所 Module manufacturing method and module
JPWO2013035714A1 (en) * 2011-09-07 2015-03-23 株式会社村田製作所 Module manufacturing method and a terminal assembly of
US9761558B2 (en) 2011-10-17 2017-09-12 Invensas Corporation Package-on-package assembly with wire bond vias
US9842745B2 (en) 2012-02-17 2017-12-12 Invensas Corporation Heat spreading substrate with embedded interconnects
US9691679B2 (en) 2012-02-24 2017-06-27 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9953914B2 (en) 2012-05-22 2018-04-24 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9917073B2 (en) 2012-07-31 2018-03-13 Invensas Corporation Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package
US9615456B2 (en) 2012-12-20 2017-04-04 Invensas Corporation Microelectronic assembly for microelectronic packaging with bond elements to encapsulation surface
US9601454B2 (en) 2013-02-01 2017-03-21 Invensas Corporation Method of forming a component having wire bonds and a stiffening layer
US9601818B2 (en) 2013-06-25 2017-03-21 Panasonic Intellectual Property Management Co., Ltd. Microwave circuit
WO2014208010A1 (en) * 2013-06-25 2014-12-31 パナソニックIpマネジメント株式会社 Microwave circuit
JPWO2014208010A1 (en) * 2013-06-25 2017-02-23 パナソニックIpマネジメント株式会社 Microwave circuit
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US10008477B2 (en) 2013-09-16 2018-06-26 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9893033B2 (en) 2013-11-12 2018-02-13 Invensas Corporation Off substrate kinking of bond wire
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US10026717B2 (en) 2013-11-22 2018-07-17 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9852969B2 (en) 2013-11-22 2017-12-26 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9728527B2 (en) 2013-11-22 2017-08-08 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9837330B2 (en) 2014-01-17 2017-12-05 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US10032647B2 (en) 2014-05-29 2018-07-24 Invensas Corporation Low CTE component with wire bond interconnects
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9530749B2 (en) 2015-04-28 2016-12-27 Invensas Corporation Coupling of side surface contacts to a circuit platform
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US10008469B2 (en) 2015-04-30 2018-06-26 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9666513B2 (en) 2015-07-17 2017-05-30 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US9812402B2 (en) 2015-10-12 2017-11-07 Invensas Corporation Wire bond wires for interference shielding
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9859257B2 (en) 2015-12-16 2018-01-02 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board

Similar Documents

Publication Publication Date Title
US8008125B2 (en) System and method for stacked die embedded chip build-up
US7989707B2 (en) Chip embedded substrate and method of producing the same
US6215182B1 (en) Semiconductor device and method for producing the same
US6465877B1 (en) Semiconductor package including flex circuit, interconnects and dense array external contacts
US6911355B2 (en) Semiconductor package having flex circuit with external contacts
US20070023202A1 (en) Circuit board and circuit apparatus using the same
US20090246909A1 (en) Semiconductor device and method of manufacturing the same
US6628527B2 (en) Mounting structure for electronic parts and manufacturing method thereof
US6316838B1 (en) Semiconductor device
US6037665A (en) Mounting assembly of integrated circuit device and method for production thereof
US20090218671A1 (en) Semiconductor device and method of fabricating the same
JP2004327856A (en) Method for manufacturing wiring circuit board and method for manufacturing semiconductor integrated circuit device using the wiring circuit board
US9153562B2 (en) Stacked packaging improvements
JP2003163324A (en) Unit semiconductor device and manufacturing method thereof, and three-dimensional laminated semiconductor device
US20100246144A1 (en) Electronic device package, module, and electronic device
US6335076B1 (en) Multi-layer wiring board and method for manufacturing the same
JPH11265975A (en) Multi-layer integrated circuit device
JP2008166439A (en) Semiconductor device and manufacturing method thereof
JP2001339011A (en) Semiconductor device and its manufacturing method
JP2008171938A (en) Semiconductor device and its manufacturing method
JP2000311982A (en) Semiconductor device, semiconductor module and method of manufacturing them
JP2007073803A (en) Semiconductor device and its manufacturing method
JP2004311574A (en) Interposer, manufacturing method thereof, and electronic device
JPH11204720A (en) Semiconductor device and its manufacture
US20080128865A1 (en) Carrier structure embedded with semiconductor chip and method for fabricating thereof

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050415

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050606

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050707

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070612

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071012