JP2004047702A - Semiconductor device laminated module - Google Patents

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Mitsunari Takano
高野　晃成
Kazuhiro Iizuka
飯塚　和宏
Atsushi Yoshimura
芳村　淳
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an inexpensive semiconductor device laminated module with favorable productivity. <P>SOLUTION: In the semiconductor device laminated module 1, a plurality of semiconductor devices 2a to 2d are laminated on a mother board 3. In each semiconductor device, a semiconductor element 4 is arranged on the upper face of a wiring board 5 and it is fixed to a wiring conductor layer 6 through a bump 7. Connection lands 10 and 11 are disposed at both faces of the peripheral edge of the wiring board 5. The connection land 10 is connected to the connection land 11 by a conductive member 13 in a via hole 12 and to the semiconductor element 4 through the wiring conductor layer 6. A columnar stud bump 14 formed of a bonding wire is fixed to the connection land 10. The mother board has connection lands 15 and 16 on both faces at a peripheral edge. The connection land 16 is connected to the connection land 15 and a solder bump 20 by the conductive member 18 in the via hole 17. The connection of the semiconductor devices and that with the mother board are performed by connecting the stud bump 14 with the connection land 11 or the connection land 16. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の半導体装置を３次元的に積層した半導体装置積層モジュールに関するものである。
【０００２】
【従来の技術】
半導体装置積層モジュールにおいては、高密度化、小型化を実現するため、複数の半導体装置を３次元的にマザー基板上に積層する実装方法が盛んに開発されている。従来、この種の半導体装置積層モジュールは、図１８のような構造になっている。図１８は、従来の半導体装置積層モジュールの断面図である。
【０００３】
図１８に示すように、半導体装置積層モジュール１００は、複数の半導体装置１０１ａ乃至１０１ｄがマザー基板１０２上に積層されている。各半導体装置１０１ａ乃至１０１ｄは、半導体素子１０３が配線基板１０４に対してフェースダウンして配置され、配線基板１０４上の配線導体層１０５上にバンプ１０６により固着され、半導体素子１０３と配線基板１０４との間の間隙に封止樹脂１０７が充填され、さらに半導体素子１０３上面に柔軟性を有する緩衝用樹脂１０８が設けられてなる。
【０００４】
また、配線基板１０４の周辺部の両主面には、他の半導体装置と接続するための接続ランド１０９、１１０が、それぞれ設けられている。配線基板１０４の上面の接続ランド１０９と下面の接続ランド１１０とは、ビア１１１内に充填された導電部材１１２で接続されている。さらに、接続ランド１０９は、半導体素子１０３と配線導体層１０５により、電気的に接続されている。
【０００５】
また、接続ランド１０９上には、半導体装置相互を接続するためのメッキによる積層用バンプ１１３が半導体素子１０３の上面の緩衝用樹脂１０８の表面位置より高くなるように設けられている。
【０００６】
一方、マザー基板１０２の周辺部の両主面には、半導体装置１０１の積層用バンプ１１３の配列位置に対応して、接続ランド１１４、１１５がそれぞれ設けられている。このマザー基板１０２の上面の接続ランド１１５と下面の接続ランド１１４とは、ビア１１６内に充填された導電部材１１７で、電気的に接続され、接続ランド１１４は、配線導体層１１８によりマザー基板１０２の下面に設けたハンダボール１１９の接続部と電気的に接続されている。
【０００７】
そして、複数の半導体装置１０１ａ乃至１０１ｄは、マザー基板１０２上に半導体素子１０３を下向きにして順次積層され、第１層目の半導体装置１０１ａの積層用バンプ１１３が、マザー基板１０２の接続ランド１１５に固着され、第２層目の半導体装置１０１ｂの積層用バンプ１１３が、第１層目の半導体装置１０１ａの接続ランド１１０に固着され、以下同様に、第４層目の半導体装置１０１ｄの積層用バンプ１１３が、第３層の半導体装置１０１ｃの接続ランド１１０に固着されている。
【０００８】
また、積層された半導体装置１０１ａ乃至１０１ｄの各空間部に、封止樹脂１２０が注入されて、硬化され、半導体装置積層モジュールが構成されている。
【０００９】
このような、従来の半導体装置積層モジュールにおいては、積層用バンプ１１３は、メッキによって構成されている。しかも、積層用バンプ１１３は、半導体装置１０１同士を電気的に確実に接続するために、配線基板１０４上面から半導体素子１０３上の緩衝用樹脂１０８の上面までの高さより、高く設ける必要がある。
【００１０】
しかしながら、メッキの場合、１回のメッキ工程では、一定の高さの積層用バンプしか得られず、所望の高さの積層用バンプを得るためには複数回のメッキ工程が必要となり、半導体装置積層モジュールの生産性が低く、高価になる問題があった。
【００１１】
【発明が解決しようとする課題】
上述した従来の半導体装置積層モジュールは、生産性が低く、高価である問題があった。
【００１２】
本発明は、上記問題を解決するためになされたもので、生産性が良く、安価な半導体装置積層モジュールを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置積層モジュールは、第１および第２主面を有する配線基板と、前記配線基板の第１主面上に実装された半導体素子と、前記配線基板の第１および第２主面にいずれか一方の主面上に設けられて前記半導体素子と電気的接続されたボンディングワイヤからなる柱状のスタッドバンプと、前記第１および第２主面の少なくとも一方の主面に設けられ、前記半導体素子と電気的接続された接続ランドとを有する複数の半導体装置が積層され、各半導体装置のスタッドバンプが隣接配置の半導体装置の接続ランドに固着されていることを特徴とする。
【００１４】
また、上記目的を達成するために、本発明の半導体装置積層モジュールは、第１および第２主面を有する配線基板と、前記配線基板の第１主面上に実装された半導体素子と、前記第１および第２主面の少なくとも一方の主面上に設けられ、前記半導体素子と電気的接続された第１接続ランドと、前記第１接続ランドが設けられた配線基板部分に穿設されたビアと、前記第１接続ランド上に固着されたボンディングワイヤからなる柱状のスタッドバンプとを有する複数の半導体装置が積層され、各半導体装置のスタッドバンプが隣接配置の半導体装置のビアを介して第１接続ランドに固着されていることを特徴とする。
【００１５】
また、上記目的を達成するために、本発明の半導体装置積層モジュールは、第１および第２主面を有する配線基板と、前記配線基板の第１主面上に実装された半導体素子と、前記第１および第２主面の少なくとも一方の主面上に設けられ、前記半導体素子と電気的接続された第１接続ランドと、前記第１接続ランドが設けられた配線基板部分に穿設されたビアと、前記ビアの穿設部分を避けて前記第１および第２主面のいずれか一方の主面上に設けられ、前記第１接続ランドと電気的接続された第２接続ランドと、前記第２接続ランド上に固着されたボンディングワイヤからなる柱状のスタッドバンプとを有する複数の半導体装置が積層され、各半導体装置のスタッドバンプが隣接配置の半導体装置のビアを介して第１接続ランドに固着されていることを特徴とする。
【００１６】
このように構成された本発明の半導体装置積層モジュールによれば、半導体装置間の接続のための積層用バンプとしてのスタッドバンプは、ボンディングワイヤで構成されており、生産性が良く、且つ安価な半導体装置積層モジュールを実現できる。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００１８】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置積層モジュールを図１乃至図３を参照して説明する。図１は半導体装置積層モジュールの断面図、図２は半導体装置の要部を示す平面図、図３は図２のＡ−Ａ線に沿って切断した半導体装置の断面図である。
【００１９】
図１に示すように、本実施の形態の半導体装置積層モジュール１は、複数の半導体装置２ａ乃至２ｄが、マザー基板３上に積層されている。
【００２０】
各半導体装置２ａ乃至２ｄは、図２および図３に示すように、半導体素子４がガラスエポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂などの絶縁部材からなる配線基板５に対してフェースダウンして配置され、配線基板５上の配線導体層６上にＡｕバンプ７により固着され、半導体素子４と配線基板５との間の間隙に封止樹脂８が充填され、さらに半導体素子４上面に柔軟性を有する緩衝用樹脂９が設けられている。
【００２１】
また、配線基板５の周辺部の両主面には、他の半導体装置と接続するための接続ランド１０、１１が、それぞれ設けられている。配線基板５の上面の接続ランド１０と下面の接続ランド１１とは、ビア１２内に充填された導電部材１３で接続されている。さらに、接続ランド１０は、半導体素子４と配線導体層６により、電気的に接続されている。
【００２２】
また、接続ランド１０上には、半導体装置相互およびマザー基板と接続するための積層用バンプとしてのＡｕなどのボンディングワイヤからなる柱状のスタッドバンプ１４が、配線基板５上面から半導体素子４上面の緩衝用樹脂９上面までの高さより、僅か、高くなるように設けられている。
【００２３】
スタッドバンプ１４の高さは、半導体装置２を積層した際、隣接配置の半導体装置２の接続ランド１１、または後述のマザー基板３の接続ランド１６に固着できる高さに設けることが必要である。
【００２４】
接続ランド１０、１１は、図中の破線に示すように同一直線上に配列され、これに伴ってビア１２およびスタッドバンプ１４も、同一直線上に配列される。
【００２５】
一方、ガラスエポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂などの絶縁部材からなるマザー基板３の周辺部の両主面には、半導体装置２のスタッドバンプ１４の配列位置に対応して、接続ランド１５、１６がそれぞれ設けられている。このマザー基板３の上面の接続ランド１６と下面の接続ランド１５とは、ビア１７内に充填された導電部材１８で、電気的に接続され、接続ランド１５は、配線導体層１９によりマザー基板３の下面に設けたハンダボール２０の接続部と電気的に接続されている。
【００２６】
なお、本実施の形態では、配線導体層６、１９、接続ランド１０，１１、１６は、例えばＣｕからなり、その表面には、酸化防止とともに、Ａｕバンプ７、スタッドバンプ１４等の固着が確実に行われるように、Ｓｎ−Ａｇハンダメッキが施されている。但し、接続ランド１０のスタッドバンプがボンデリングされる領域は、Ｓｎ−Ａｇハンダメッキは施されない。
【００２７】
また、導電部材１３、１８は、例えばＣｕをメッキによってビア内に充填している。
【００２８】
そして、複数の半導体装置２ａ乃至２ｄは、マザー基板３上に半導体素子４を下向きにして順次積層され、第１層目の半導体装置２ａのスタッドバンプ１４が、隣接配置のマザー基板３の接続ランド１６に固着され、第２層目の半導体装置２ｂのスタッドバンプ１４が、隣接配置の第１層目の半導体装置２ａの接続ランド１１に固着され、以下同様に、第４層目の半導体装置２ｄのスタッドバンプ１４が隣接配置の第３層の半導体装置２ｃの接続ランド１１に固着されている。
【００２９】
また、積層された半導体装置２ａ乃至２ｄの各空間部に、封止樹脂２１が注入されて、硬化され、半導体装置積層モジュールが構成されている。
【００３０】
次に、上記スタッドバンプ１４の具体的な作り方を図４および図５を用いて説明する。なお、図４、および図５は、周知のワイヤボンディグ法により、Ａｕなどのボンディングワイヤを用いてスタッドバンプを形成する工程を簡略に示した図面である。
【００３１】
図４に示すように、周知のワイヤボンディグ工程で、トーチ電極２５の放電によりＡｕボンディングワイヤ（以下、Ａｕワイヤという）２６の先端部をボール状に溶融させた後に、上部に移動させたトーチ電極２５によりＡｕワイヤ２６の中間部２６ｂへの放電を１回以上行い、ワイヤ中間部２６ｂならびにワイヤ先端部のボール部２６ａの蓄熱量を増加させる。
【００３２】
その後、キャピラリ２７が下降して配線基板５の接続ランド１０に、ボール部２６ａを超音波熱圧着することで接続ランド１０とＡｕワイヤ２６が固着され、その後、図５に示すようにキャピラリ２７を上方に引き上げると、ボール部２６ａから中間部２６ｂに至るＡｕワイヤ２６は、冷却されて再結晶化する。
【００３３】
Ａｕワイヤ２６は、キャピラリ２７が上方への引き上げられる時に、Ａｕワイヤ２６に加わる張力によりＡｕワイヤ２６の再結晶化領域と、加熱が十分でなくＡｕワイヤ２６が当初の非晶質状態となっている領域の境界で切断され、所望の高さの柱状のスタッドバンプ１４が形成される。このスタッドバンプは、接続ランド１０との固着部が径大で、且つこの径大部から上方に直立する柱状部を有する構造となっている。
【００３４】
このような第１の実施の形態の半導体装置積層モジュールによれば、各半導体装置２の柱状のスタッドバンプ１４は、接続ランド１０上面に、ボンディングワイヤを熱圧着した後、ワイヤを所定長さに上方に引き上げて切断することにより、半導体素子４上の緩衝用樹脂９の表面より高くなるように設けられる。
【００３５】
従って、生産性が良く、且つ安価な半導体装置積層モジュールが実現できる。
【００３６】
また、スタッドバンプが、すべての半導体装置やマザー基板において同一位置に設けられ、且つ縦（垂直）方向において直線状に連なっているため、実装時の加圧による応力が吸収され、半導体素子に加わる応力を小さくすることができ、半導体素子の破損を防止することができる。
【００３７】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置積層モジュールを図６乃至図８を参照して説明する。図６は半導体装置積層モジュールの断面図、図７は半導体装置の要部を示す平面図、図８は図７のＢ−Ｂ線に沿って切断した半導体装置の断面図である。この第２の実施の形態においては、上記第１の実施の形態に係る半導体装置積層モジュールと同一部分には同一符号を付し、詳細な説明を省略する。
【００３８】
この実施の形態の半導体装置積層モジュール３１が、第１の実施の形態の半導体装置積層モジュール１と異なる点は、半導体装置３２の上面に半導体素子４を囲むようにスペーサ４０を配置し、そのスペーサ４０をスタッドバンプ１４の高さより低く形成していることにある。また、そのスペーサ４０は、半導体素子４上の緩衝用樹脂９の上面より、僅かに、高くなるように設けることが、より好ましい。スペーサ４０は、マザー基板３や配線基板５を構成するガラスエポキシ樹脂、ポリエステル樹脂、ポリイミド樹脂などの同じ絶縁性部材により形成される。
【００３９】
そして、スペーサ４０を設けた複数の半導体装置３２ａ乃至３２ｄが、マザー基板３上に、半導体素子４を下向きにして順次、積層され実装されてなる。
【００４０】
このような第２の実施の形態の半導体装置積層モジュールにおいても、上記第１の実施の形態と同様に、Ａｕなどのボンディングワイヤからなる柱状のスタッドバンプが、周知のワイヤボンディングによって構成されているため、生産性が良く、安価な半導体装置積層モジュールが実現できる。
【００４１】
また、この第２の実施の形態の半導体装置積層モジュールによれば、各半導体装置間にスペーサ４０がそれぞれ介在しているため、半導体装置３２相互の間隔を一定に維持でき、半導体素子４に過剰な応力が加わらないため、半導体素子の破損を防ぐことができるとともに、半導体素子の破損を防ぐためのダミーのスタッドバンプを設ける必要がなく、スタッドバンプを半導体装置間の電気的接続に必要な本数まで減らすことができる。
【００４２】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置積層モジュールを図９を参照して説明する。図９は半導体装置積層モジュールの断面図である。この第３の実施の形態においては、上記第１の実施の形態に係る半導体装置積層モジュールと同一構成部分には同一符号を付し、詳細な説明を省略する。
【００４３】
この実施の形態の半導体装置積層モジュール４１が、第１の実施の形態の半導体装置積層モジュールと異なる点は、半導体装置４２の片面、すなわち上面のみ接続ランド１０を設け、下面には接続ランドを設けない。そして、ビア１２は導電部材を充填せずに空白状態にしている。また、マザー基板３も、同様に、片面、すなわち下面にのみ接続ランド１５を設け、また、ビア１７は、導電部材を充填せずに空白状態にしている。そして、ビア１２および１７内における接続ランド１０および１５の、露出表面には、Ｓｎ−Ａｇハンダメッキが施され、接続ランド１０上の柱状のスタッドバンプ４４が、配線基板５の上面から半導体素子４上の緩衝用樹脂９上面までの高さに配線基板５またはマザー基板３の厚み分を加えた高さとなるように構成していることにある。
【００４４】
そして、複数の半導体装置４２ａ乃至４２ｄが、マザー基板３上に、半導体素子４を下向きにして順次、積層されて、第１層目の半導体装置４２ａのスタッドバンプ４４が隣接配置のマザー基板３のビア１７を貫通して接続ランド１５に固着され、第２層目の半導体装置４２ｂのスタッドバンプ４４が隣接配置の第１層目の半導体装置４２ａの配線基板５のビア１２を貫通して接続ランド１０に固着され、以下、同様に、第４層目の半導体装置４２ｄのスタッドバンプ４４が隣接配置の第３層目の半導体装置４２ｃの配線基板５のビア１２を貫通して接続ランド１０に固着されて、半導体装置積層モジュールが構成される。
【００４５】
このような第３の実施の形態の半導体装置積層モジュールにおいても、上記第１の実施の形態と同様に、柱状のスタッドバンプ４４が、ボンディングワイヤによって構成されている。しかも、この第３の実施の形態によれば、半導体装置の配線基板およびマザー基板において、片面に対する接続ランド形成とビア内への導電部材の充填が不要である。また、半導体装置の積層時に、スタッドバンプをビア内に挿入することにより、スタッドバンプと接続ランドの位置合わせが自動的に行われる。
【００４６】
従って、第１の実施の形態に比べて、生産性がよく、且つ安価な半導体装置積層モジュールが実現できる。
【００４７】
（第４の実施の形態）
本発明の第４の実施の形態に係る半導体装置積層モジュールを図１０を参照して説明する。図１０は半導体装置積層モジュールの断面図である。この第４の実施の形態においては、上記第１の実施の形態に係る半導体装置積層モジュールと同一構成部分には同一符号を付し、詳細な説明を省略する。
【００４８】
この実施の形態の半導体装置積層モジュール５１が、第１の実施の形態の半導体装置積層モジュール１と異なる点は、半導体装置５２における配線基板５の片面、すなわち上面のみに接続ランド１０を設け、下面には接続ランドを設けない。そして、マザー基板３も同様に、片面、すなわち下面のみに接続ランド１５を設ける。なお、配線基板５のビア１２およびマザー基板３のビア１７内に導電部材１３および１８をそれぞれ充填している。この導電部材１３および１８は、ビア１２および１７内に、少なくとも一部、充填されていれば良く、完全にビア内を満たす必要はない。
【００４９】
また、接続ランド１０上のスタッドバンプ５４は、配線基板５上面から半導体素子４上の緩衝用樹脂９上面までの高さにさらに配線基板５またはマザー基板３の厚み分を加えた高さとなるように構成していることにある。
【００５０】
そして、複数の半導体装置５２ａ乃至５２ｄが、マザー基板３上に、半導体素子４を下向きにして順次、積層されて、第１層目の半導体装置５２ａのスタッドバンプ５４が、隣接配置のマザー基板３のビア１７内の導電部材１８を貫通して接続ランド１５に固着され、第２層目の半導体装置５２ｂのスタッドバンプ５４が隣接配置の第１層目の半導体装置５２ａにおける配線基板５のビア１２内の導電部材１３を貫通して接続ランド１０に固着され、以下、同様に、第４層目の半導体装置５２ｄのスタッドバンプ５４が隣接配置の第３層目の半導体装置５２ｃにおける配線基板５のビア１２内の導電部材１３を貫通して接続ランド１０に固着されて、半導体装置積層モジュールが構成される。
【００５１】
このような第４の実施の形態の半導体装置積層モジュールにおいても、上記第１の実施の形態と同様に、柱状のスタッドバンプ５４が、ボンディングワイヤによって構成されている。しかも、この第４の実施の形態によれば、半導体装置の配線基板およびマザー基板において、片面に対する接続ランド形成が不要となり、またビア内における接続ランド表面のＳｎ−Ａｇハンダメッキを省略することができる。また、スタッドバンプをビア内に挿入することにより、スタッドバンプと接続ランドとの位置合わせが自動的におこなわれる。
【００５２】
従って、第１の実施の形態に比べて、生産性が良く、且つ安価な半導体装置積層モジュールが実現できる。
【００５３】
また、スタッドバンプは、配線基板、またはマザー基板のビアおよびビア内の導電部材を貫通して接続ランドと電気的接続されている。そのため、スタッドバンプの高さに、多少のばらつきがあっても、各半導体装置のスタッドバンプと配線基板並びにマザー基板の接続ランドとの電気的接続が確実におこなわれる。
【００５４】
（第５の実施の形態）
本発明の第５の実施の形態に係る半導体装置積層モジュールを図１１を参照して説明する。図１１は半導体装置積層モジュールの断面図である。この第５の実施の形態においては、上記第１の実施の形態に係る半導体装置積層モジュールと同一構成部分には同一符号を付し、詳細な説明を省略する。
【００５５】
この実施の形態の半導体装置積層モジュール６１が、第１の実施の形態の半導体装置積層モジュール１と異なる点は、半導体装置６２におけるスタッドバンプ６４が、接続ランド６５のビア１２の穿設部分を避けた配線基板５部分に固着されていることにある。すなわち接続ランド６５のスタッドバンプ６４が固着する個所の直下には、ビア１２が設けられていないことである。
【００５６】
ここでは、スタッドバンプ６４は、ビア１２上に設けた接続ランド６５上に固着しているが、この接続ランド６５と別に設けた接続ランドに設けてもよい。
【００５７】
そして、複数の半導体装置６２ａ乃至６２ｄが、マザー基板３上に、半導体素子４を下向きにして順次、積層されて、第１層目の半導体装置６２ａのスタッドバンプ６４が、隣接配置のマザー基板３の接続ランド６８に固着され、第２層目の半導体装置６２ｂのスタッドバンプ６４が隣接配置の第１層目の半導体装置６２ａにおける配線基板５の接続ランド６６に固着され、以下、同様に、第４層目の半導体装置６２ｄのスタッドバンプ６４が隣接配置の第３層目の半導体装置６２ｃにおける配線基板５の接続ランド６６に固着されて、半導体装置積層モジュールが構成される。
【００５８】
このような第５の実施の形態の半導体装置積層モジュールにおいても、上記第１の実施の形態と同様に、柱状のスタッドバンプ６４が、ボンディングワイヤによって構成されている。
【００５９】
しかも、この第５の実施の形態によれば、スタッドバンプ６４が固着される接続ランド６５の直下には、配線基板が存在している。そのため、ビアが直下に存在する接続ランドにワイヤボンディングする場合に比べて、接続ランドに対して超音波振動が十分に与えられ、スタッドバンプと接続ランドとの固着が極めて強固におこなわれる。
【００６０】
従って、第１の実施の形態に比べて、スタッドバンプの固着が強固で、信頼性が高く、生産性が良く、且つ安価な半導体装置積層モジュールが実現できる。
【００６１】
（変形例１）
上記第１乃至第４の実施の形態に係る半導体装置積層モジュールの第１の変形例を図１２を参照して説明する。図１２は半導体装置の断面図である。なお、図中、上記第１乃至第４の実施の形態と同一構成部分には、同一符号を付す。
【００６２】
図１２に示すように、この変形例では、各半導体装置７２のスタッドバンプ７４が、配線基板５下面の接続ランド１１上に設けられている。そして、各半導体装置は、スタッドパンプを下向き、すなわち半導体素子を上向きにして順次積層され、最上層の半導体装置の半導体素子を覆うように封止樹脂が形成されること以外は、上記第１乃至第４の実施の形態と同一構成である。
【００６３】
このような第１の変形例の半導体装置積層モジュールおいても、スタッドバンプがボンディングワイヤにより構成されるため、上記第１乃至第４の実施の形態と同様に生産性がよく、且つ安価な半導体装置積層モジュールが実現できる。
【００６４】
（変形例２）
上記第５の実施の形態に係る半導体装置積層モジュールの第２の変形例を図１３を参照して説明する。図１３は半導体装置の断面図である。なお、図中、上記第５の実施の形態と同一構成部分には、同一符号を付す。
【００６５】
図１３に示すように、この変形例では、各半導体装置７５のスタッドバンプ７６が、配線基板５下面の接続ランド７８上に設けられている。そして、各半導体装置は、スタッドバンプを下向き、すなわち半導体素子を上向きにして順次積層され、最上層の半導体装置の半導体素子を覆うように封止樹脂が形成されること以外は、上記第５の実施の形態と同一構成である。
【００６６】
このような第２の変形例の半導体装置積層モジュールにおいても、スタッドバンプがボンディグワイヤにより構成されるため、上記第５の実施の形態と同様に生産性がよく、且つ安価な半導体装置積層モジュールが実現できる。
【００６７】
（変形例３）
上記第１乃至第５の実施の形態に係る半導体装置積層モジュールの第３の変形例を図１４を参照して説明する。図１４は半導体装置の要部を示す平面図である。なお、図中、上記第１乃至第５の実施の形態と同一構成部分には、同一符号を付す。
【００６８】
図１４に示すように、この変形例では、各半導体装置８２における配線基板５上面の接続ランド１０および下面の接続ランド１１が、千鳥に配置され、これに伴って、上下の接続ランド１０、１１間に形成されるビア、および接続ランド１０上に形成されるスタッドバンプ１４も千鳥に配置される。
【００６９】
また、図示しないがマザー基板においても、接続ランドおよびビアは、半導体装置８２におけるスタッドバンプ１４と対応関係に配列されることから、千鳥に配列されることになる。
【００７０】
なお、上記接続ランド、ビアおよびスタッドパンプの配列以外は、上記第１乃至第５の実施の形態と同一構成である。
【００７１】
このような第３の変形例の半導体装置積層モジュールによれば、上記第１乃至第５の実施の形態の効果の他に、接続ランド、スタッドバンプおよびビアを千鳥に配列するため、小型化が図れる。また、より多数の入出力信号端子を有する半導体素子の実装が可能となる。
【００７２】
（変形例４）
上記第１乃至第５の実施の形態に係る半導体装置積層モジュールの第４の変形例を図１５を参照して説明する。図１５は半導体装置の要部のスタッドバンプ部分を示す拡大断面図である。なお、図中、上記第１乃至第５の実施の形態と同一構成部分には、同一符号を付す。
【００７３】
図１５に示すように、この変形例では、各半導体装置９１におけるスタッドバンプ９２は、スタッドバンプ９２ａ乃至９２ｃを複数段、例えば３段、直立状に積重ねた構造を有する。
【００７４】
すなわち、このスタッドバンプ９２は、まず、接続ランド１０上にＡｕワイヤをボンディングにより超音波熱圧着して１段目のスタッドバンプ９２ａを形成した後、この１段目のスタッドバンプ９２ａ上に、再度、Ａｕワイヤをボンディングにより超音波熱圧着して２段目のスタッドバンプ９２ｂを形成し、さらに、この第２段目のスタッドバンプ９２ｂ上にＡｕワイヤをボンディングにより熱圧着して３段目のスタッドバンプ９２ｃを形成することにより構成する。なお、このスタッドパンプ９２以外は、上記第１乃至第５の実施の形態と同一構成である。
【００７５】
このような第４の変形例の半導体装置積層モジュールによれば、上記第１乃至第５の実施の形態の効果の他に、スタッドバンプが、複数段のスタッドバンプの積重ねのため、１段のスタッドバンプに比べて柱状部分の直径が太くなり、スタッドバンプの抵抗値を低くすることが可能となる。
【００７６】
また、上記実施の形態のように１段のスタッドバンプの場合、機械的強度が大きく、且つ所望の高さの柱状部分を形成するために、トーチ電極の移動と放電の時間間隔の制御により柱状部分を再結晶領域する必要があるが、この変形例の場合、各段のスタッドバンプの柱状部分は短くて良く、スタッドバンプを簡単な製造装置で、且つ容易に形成でき、生産性が良く、且つ安価な半導体装置積層モジュールが実現できる。
【００７７】
（変形例５）
上記第１乃至第５の実施の形態に係る半導体装置積層モジュールの第５の変形例を図１６を参照して説明する。図１６は半導体装置の要部のスタッドバンプ部分を示す平面図である。なお、図中、上記第１乃至第５の実施の形態と同一構成部分には、同一符号を付す。
【００７８】
図１６に示すように、この変形例では、各半導体装置９３における接続ランド９４に、複数のスタッドバンプ９５ａ乃至９５ｃを固着した構造を有する。なお、このスタッドパンプ以外は、上記第１乃至第５の実施の形態と同一構成である。
【００７９】
このような第５の変形例の半導体装置積層モジュールによれば、上記第１乃至第５の実施の形態の効果の他に、半導体装置間を接続するスタッドバンプが、一つの接続ランドに対して複数のスタッドバンプにより構成されるため、１本のスタッドバンプに比べて、機械的強度が大きくなるとともに、接続ランド間のスタッドバンプ部の抵抗値を低くすることが可能となる。
【００８０】
また、この変形例の場合、スタッドバンプが複数本あるため、実効的なスタッドバンプの接続面積が増加して、半導体装置を順次重ね合わせる時に、接続ランドとスタッドバンプの重ね合わせ精度を緩めることが可能となり、簡単な重ね合わせの製造装置で、且つ容易に形成でき、生産性が良く、且つ安価な半導体装置積層モジュールが実現できる。
【００８１】
（変形例６）
上記第５の実施の形態に係る半導体装置積層モジュールの第６の変形例を図１７を参照して説明する。図１７は半導体装置のビア部分を示す拡大断面図である。なお、図中、上記第５の実施の形態と同一構成部分には、同一符号を付す。
【００８２】
図１７に示すように、この変形例では、ビア１２内壁にメッキ導電層２８を設けて配線導体層６と接続ランド９８とを電気的接続した構造としたものである。なお、このビア内壁のメッキ導電層以外は、上記第５の実施の形態と同一構成である。
【００８３】
このような第６の変形例の半導体積層モジュールによれば、上記第５の実施の形態の効果の他に、ビア内壁面のメッキ導電層によって、配線基板の両面の接続ランドを含む配線導体層の電気的接続が得られ、ビア内に導電部材を充填する工程を無くすことができ、生産性が良く、且つ安価な半導体装置積層モジュールが実現できる。
【００８４】
本発明は、上記実施の形態、および変形例に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々変形し、実施できることは勿論である。
【００８５】
例えば、スタッドバンプは、パラジュームを含むＡｕワイヤで構成してもよく、この場合は、キャビラリを上方に移動させた時にＡｕワイヤの結晶領域と非晶質領域の境界での切断が容易になる。
【００８６】
また、スタッドパンプは、Ｃｕワイヤで構成してもよく、この場合は、半導体装置積層モジュールが、高温状態で使用されても、カーケンタルボイドの発生がなくスタッドバンプ部の信頼性が高くなる。
【００８７】
また、導電部材としては、Ｃｕメッキに限らず、ハンダ等の低融点金属をメッキ、スクリーン印刷やソルダーインジェクションやスーパーソルダー法で形成してもよい。また導電ペーストを充填することにより形成してもよい。これらによれば、モジュールの生産性が向上する。
【００８８】
また、配線導体層および接続ランド等の表面には、Ｓｎ−Ａｇハンダメッキに限らず、低融点金属をメッキやスクリーン印刷やソルダーインジェクションやスーパーソルダー法で形成したり、あるいはＡｕメッキでもよく、Ａｕメッキの場合は、スタッドバンプとの固着面での結合が強固になる。
【００８９】
【発明の効果】
本発明によれば、生産性が良く、且つ安価な半導体装置積層モジュールを実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置積層モジュールの断面図。
【図２】本発明の第１の実施形態に係る半導体装置の要部の平面図。
【図３】図２のＡ−Ａ線に沿って切断した半導体装置の断面図。
【図４】本発明のスタッドバンプの製造工程の簡略図。
【図５】本発明のスタッドバンプの製造工程の簡略図。
【図６】本発明の第２の実施形態に係る半導体装置積層モジュールの断面図。
【図７】本発明の第２の実施形態に係る半導体装置の要部の平面図。
【図８】図７のＢ−Ｂ線に沿って切断した半導体装置の断面図。
【図９】本発明の第３の実施形態に係る半導体装置積層モジュールの断面図。
【図１０】本発明の第４の実施形態に係る半導体装置積層モジュールの断面図。
【図１１】本発明の第５の実施形態に係る半導体装置積層モジュールの断面図。
【図１２】本発明の第１乃至第４の実施の形態に係る半導体装置積層モジュールの第１の変形例を示す半導体装置の断面図。
【図１３】本発明の第５の実施の形態に係る半導体装置積層モジュールの第２の変形例を示す半導体装置の断面図。
【図１４】本発明の第１乃至第５の実施の形態に係る半導体装置積層モジュールの第３の変形例を示す半導体装置の平面図。
【図１５】本発明の第１乃至第５の実施の形態に係る半導体装置積層モジュールの第４の変形例を示す半導体装置のスタッドバンプ部分の拡大断面図。
【図１６】本発明の第１乃至第５の実施の形態に係る半導体装置積層モジュールの第５の変形例を示す半導体装置のスタッドバンプ部分の平面図。
【図１７】本発明の第５の実施の形態に係る半導体装置積層モジュールの第６の変形例を示す半導体装置のビア部分の拡大断面図。
【図１８】従来の半導体装置積層モジュールの構造を示す断面図。
【符号の説明】
１、３１、４１、５１、６１、１００　半導体装置積層モジュール
２、３２、４２、５２、６２、７２、７６、８２、９１、９３、９６、１０１　半導体装置
３、１０２　マザー基板
４、１０３　半導体素子
５、１０４　配線基板
６、１９、１０５、１１８　配線導体層
７、１０６　バンプ
８、２１、１０７、１２０　封止樹脂
９、１０８　緩衝用樹脂
１０、１１、１５、１６、６５、６６、６７、６８、７７、７８、９４、９７、９８、１０９、１１０、１１４、１１５　接続ランド
１２、１７、１１１、１１６　ビア
１３、１８、１１２、１１７　導電部材
１４、４４、５４、６４、７４、７６、９２、９５　スタッドバンプ
２０、１１９　ハンダボール
２５　トーチ電極
２６　ワイヤ
２７　キャピラリ
２８　メッキ導電層
４０　スペーサ
１１３　積層用バンプ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device stacked module in which a plurality of semiconductor devices are stacked three-dimensionally.
[0002]
[Prior art]
In the semiconductor device stacking module, a mounting method for three-dimensionally stacking a plurality of semiconductor devices on a mother substrate has been actively developed in order to achieve high density and downsizing. Conventionally, this type of semiconductor device laminated module has a structure as shown in FIG. FIG. 18 is a cross-sectional view of a conventional semiconductor device stacked module.
[0003]
As shown in FIG. 18, the semiconductor device stacked module 100 includes a plurality of semiconductor devices 101 a to 101 d stacked on a mother substrate 102. In each of the semiconductor devices 101 a to 101 d, the semiconductor element 103 is arranged face down with respect to the wiring substrate 104, and is fixed to the wiring conductor layer 105 on the wiring substrate 104 by bumps 106. A gap between them is filled with a sealing resin 107, and a flexible buffer resin 108 is provided on the upper surface of the semiconductor element 103.
[0004]
In addition, connection lands 109 and 110 for connecting to other semiconductor devices are provided on both main surfaces of the peripheral portion of the wiring substrate 104, respectively. The connection land 109 on the upper surface of the wiring board 104 and the connection land 110 on the lower surface are connected by a conductive member 112 filled in the via 111. Further, the connection land 109 is electrically connected by the semiconductor element 103 and the wiring conductor layer 105.
[0005]
On the connection land 109, a lamination bump 113 by plating for connecting semiconductor devices to each other is provided so as to be higher than the surface position of the buffer resin 108 on the upper surface of the semiconductor element 103.
[0006]
On the other hand, connection lands 114 and 115 are provided on both main surfaces of the peripheral portion of the mother substrate 102 corresponding to the arrangement positions of the lamination bumps 113 of the semiconductor device 101, respectively. The connection land 115 on the upper surface of the mother substrate 102 and the connection land 114 on the lower surface are electrically connected by a conductive member 117 filled in the via 116, and the connection land 114 is connected to the mother substrate 102 by the wiring conductor layer 118. Is electrically connected to a connection portion of a solder ball 119 provided on the lower surface of the solder ball.
[0007]
The plurality of semiconductor devices 101 a to 101 d are sequentially stacked on the mother substrate 102 with the semiconductor element 103 facing downward, and the stacking bumps 113 of the first-layer semiconductor device 101 a are connected to the connection lands 115 of the mother substrate 102. The stacked bumps 113 of the second layer semiconductor device 101b are fixed to the connection lands 110 of the first layer semiconductor device 101a. Similarly, the stacked bumps of the fourth layer semiconductor device 101d are stacked. 113 is fixed to the connection land 110 of the semiconductor device 101c of the third layer.
[0008]
Further, the sealing resin 120 is injected into each space of the stacked semiconductor devices 101a to 101d and cured to constitute a semiconductor device stacked module.
[0009]
In such a conventional semiconductor device laminated module, the lamination bump 113 is formed by plating. In addition, the lamination bump 113 needs to be provided higher than the height from the upper surface of the wiring substrate 104 to the upper surface of the buffer resin 108 on the semiconductor element 103 in order to electrically connect the semiconductor devices 101 to each other.
[0010]
However, in the case of plating, in a single plating process, only a lamination bump having a certain height can be obtained, and in order to obtain a lamination bump having a desired height, a plurality of plating processes are required. There is a problem that the productivity of the laminated module is low and expensive.
[0011]
[Problems to be solved by the invention]
The conventional semiconductor device laminated module described above has a problem of low productivity and high cost.
[0012]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device laminated module that has good productivity and is inexpensive.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor device stacked module of the present invention includes a wiring board having first and second main surfaces, a semiconductor element mounted on the first main surface of the wiring board, and the wiring board. A columnar stud bump formed of a bonding wire provided on one of the first and second main surfaces and electrically connected to the semiconductor element; and at least one of the first and second main surfaces A plurality of semiconductor devices having a connection land electrically connected to the semiconductor element are stacked, and stud bumps of each semiconductor device are fixed to connection lands of adjacent semiconductor devices. It is characterized by.
[0014]
In order to achieve the above object, a semiconductor device stacked module of the present invention includes a wiring board having first and second main surfaces, a semiconductor element mounted on the first main surface of the wiring board, A first connection land provided on at least one main surface of the first and second main surfaces and electrically connected to the semiconductor element, and formed in a wiring board portion provided with the first connection land. A plurality of semiconductor devices having vias and columnar stud bumps made of bonding wires fixed on the first connection lands are stacked, and the stud bumps of each semiconductor device are connected via the vias of adjacent semiconductor devices. It is fixed to one connection land.
[0015]
In order to achieve the above object, a semiconductor device stacked module of the present invention includes a wiring board having first and second main surfaces, a semiconductor element mounted on the first main surface of the wiring board, A first connection land provided on at least one main surface of the first and second main surfaces and electrically connected to the semiconductor element, and formed in a wiring board portion provided with the first connection land. A via, and a second connection land provided on one of the first and second main surfaces while avoiding a drilled portion of the via, and electrically connected to the first connection land; A plurality of semiconductor devices having columnar stud bumps made of bonding wires fixed on the second connection lands are stacked, and the stud bumps of each semiconductor device are connected to the first connection lands via vias of adjacent semiconductor devices. Fixed And said that you are.
[0016]
According to the semiconductor device lamination module of the present invention configured as described above, the stud bump as the lamination bump for connection between the semiconductor devices is constituted by the bonding wire, and the productivity is high and the cost is low. A semiconductor device stacked module can be realized.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0018]
(First embodiment)
A semiconductor device stacked module according to a first embodiment of the present invention will be described with reference to FIGS. 1 is a cross-sectional view of a semiconductor device stacked module, FIG. 2 is a plan view showing the main part of the semiconductor device, and FIG. 3 is a cross-sectional view of the semiconductor device cut along the line AA in FIG.
[0019]
As shown in FIG. 1, in the semiconductor device stacked module 1 of the present embodiment, a plurality of semiconductor devices 2 a to 2 d are stacked on a mother substrate 3.
[0020]
As shown in FIGS. 2 and 3, each of the semiconductor devices 2 a to 2 d is arranged with the semiconductor element 4 facing down with respect to the wiring substrate 5 made of an insulating member such as glass epoxy resin, polyester resin, polyimide resin, An Au bump 7 is fixed on the wiring conductor layer 6 on the wiring board 5, a gap between the semiconductor element 4 and the wiring board 5 is filled with a sealing resin 8, and a flexible buffer is provided on the upper surface of the semiconductor element 4. Resin 9 is provided.
[0021]
In addition, connection lands 10 and 11 for connecting to other semiconductor devices are provided on both main surfaces of the peripheral portion of the wiring board 5, respectively. The connection land 10 on the upper surface of the wiring board 5 and the connection land 11 on the lower surface are connected by a conductive member 13 filled in the via 12. Further, the connection land 10 is electrically connected by the semiconductor element 4 and the wiring conductor layer 6.
[0022]
Also, on the connection land 10, columnar stud bumps 14 made of bonding wires such as Au as lamination bumps for connecting the semiconductor devices to each other and the mother substrate are buffered from the upper surface of the wiring substrate 5 to the upper surface of the semiconductor element 4. It is provided to be slightly higher than the height to the upper surface of the resin 9 for use.
[0023]
The height of the stud bump 14 is required to be fixed to the connection land 11 of the adjacent semiconductor device 2 or the connection land 16 of the mother substrate 3 to be described later when the semiconductor devices 2 are stacked.
[0024]
The connection lands 10 and 11 are arranged on the same straight line as shown by the broken lines in the figure, and accordingly, the vias 12 and the stud bumps 14 are also arranged on the same straight line.
[0025]
On the other hand, on both main surfaces of the peripheral portion of the mother substrate 3 made of an insulating member such as glass epoxy resin, polyester resin, polyimide resin, etc., connection lands 15, 16 correspond to the arrangement positions of the stud bumps 14 of the semiconductor device 2. Are provided. The connection land 16 on the upper surface of the mother substrate 3 and the connection land 15 on the lower surface are electrically connected by a conductive member 18 filled in the via 17. The connection land 15 is connected to the mother substrate 3 by the wiring conductor layer 19. Are electrically connected to the connecting portion of the solder ball 20 provided on the lower surface of the solder ball.
[0026]
In the present embodiment, the wiring conductor layers 6 and 19 and the connection lands 10, 11 and 16 are made of Cu, for example, and the surface thereof is reliably prevented from being oxidized and the Au bumps 7 and stud bumps 14 are firmly fixed. In this case, Sn-Ag solder plating is applied. However, Sn-Ag solder plating is not performed in the region where the stud bump of the connection land 10 is bonded.
[0027]
The conductive members 13 and 18 fill the vias by plating with Cu, for example.
[0028]
The plurality of semiconductor devices 2 a to 2 d are sequentially stacked on the mother substrate 3 with the semiconductor elements 4 facing downward, and the stud bumps 14 of the first-layer semiconductor device 2 a are connected to the connection land of the adjacent mother substrate 3. 16, the stud bump 14 of the second layer semiconductor device 2b is fixed to the connection land 11 of the adjacent first layer semiconductor device 2a. Similarly, the fourth layer semiconductor device 2d. The stud bumps 14 are fixed to the connection lands 11 of the third layer semiconductor device 2c arranged adjacent to each other.
[0029]
Further, the sealing resin 21 is injected into each space portion of the stacked semiconductor devices 2a to 2d and cured to constitute a semiconductor device stacked module.
[0030]
Next, a specific method for making the stud bump 14 will be described with reference to FIGS. 4 and 5 are diagrams schematically showing a process of forming stud bumps using a bonding wire such as Au by a well-known wire bonding method.
[0031]
As shown in FIG. 4, the tip of an Au bonding wire (hereinafter referred to as “Au wire”) 26 is melted into a ball shape by discharging the torch electrode 25 and then moved to the upper part in a well-known wire bonding process. The electrode 25 discharges the Au wire 26 to the intermediate portion 26b one or more times to increase the heat storage amount of the wire intermediate portion 26b and the ball portion 26a at the tip of the wire.
[0032]
After that, the capillary 27 descends and the ball land 26a is ultrasonically thermocompression bonded to the connection land 10 of the wiring board 5 to fix the connection land 10 and the Au wire 26. Thereafter, as shown in FIG. When pulled upward, the Au wire 26 from the ball portion 26a to the intermediate portion 26b is cooled and recrystallized.
[0033]
When the capillary 27 is pulled upward, the Au wire 26 is not sufficiently heated due to the tension applied to the Au wire 26 and the Au wire 26 is in an initial amorphous state due to insufficient heating. A columnar stud bump 14 having a desired height is formed by cutting at the boundary of the region. The stud bump has a structure in which a portion fixed to the connection land 10 has a large diameter and has a columnar portion that stands upright from the large diameter portion.
[0034]
According to the semiconductor device laminated module of the first embodiment as described above, the columnar stud bumps 14 of each semiconductor device 2 are bonded to the upper surface of the connection land 10 by thermocompression bonding, and then the wires are set to a predetermined length. By being pulled up and cut, it is provided so as to be higher than the surface of the buffer resin 9 on the semiconductor element 4.
[0035]
Therefore, it is possible to realize a semiconductor device laminated module with good productivity and low cost.
[0036]
In addition, since stud bumps are provided at the same position in all semiconductor devices and mother substrates and are connected in a straight line in the vertical (vertical) direction, stress due to pressure during mounting is absorbed and applied to the semiconductor element. The stress can be reduced and damage to the semiconductor element can be prevented.
[0037]
(Second Embodiment)
A semiconductor device stacked module according to a second embodiment of the present invention will be described with reference to FIGS. 6 is a cross-sectional view of the semiconductor device laminated module, FIG. 7 is a plan view showing the main part of the semiconductor device, and FIG. 8 is a cross-sectional view of the semiconductor device cut along the line BB in FIG. In the second embodiment, the same parts as those in the semiconductor device stacked module according to the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
[0038]
The semiconductor device stacked module 31 of this embodiment is different from the semiconductor device stacked module 1 of the first embodiment in that a spacer 40 is disposed on the upper surface of the semiconductor device 32 so as to surround the semiconductor element 4, and the spacer 40 is formed lower than the height of the stud bump 14. Further, it is more preferable that the spacer 40 is provided so as to be slightly higher than the upper surface of the buffering resin 9 on the semiconductor element 4. The spacer 40 is formed of the same insulating member such as a glass epoxy resin, a polyester resin, or a polyimide resin that constitutes the mother substrate 3 or the wiring substrate 5.
[0039]
A plurality of semiconductor devices 32 a to 32 d provided with the spacers 40 are sequentially stacked and mounted on the mother substrate 3 with the semiconductor elements 4 facing downward.
[0040]
Also in the semiconductor device laminated module of the second embodiment, a columnar stud bump made of a bonding wire such as Au is formed by well-known wire bonding as in the first embodiment. Therefore, it is possible to realize an inexpensive semiconductor device laminated module with high productivity.
[0041]
Further, according to the semiconductor device stacked module of the second embodiment, since the spacers 40 are interposed between the semiconductor devices, the distance between the semiconductor devices 32 can be maintained constant, and the semiconductor element 4 is excessively increased. Since no excessive stress is applied, it is possible to prevent damage to the semiconductor elements, and it is not necessary to provide dummy stud bumps to prevent damage to the semiconductor elements. The number of stud bumps necessary for electrical connection between the semiconductor devices Can be reduced to.
[0042]
(Third embodiment)
A semiconductor device stacked module according to a third embodiment of the present invention will be described with reference to FIG. FIG. 9 is a cross-sectional view of the semiconductor device laminated module. In the third embodiment, the same components as those in the semiconductor device stacked module according to the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
[0043]
The semiconductor device stacked module 41 of this embodiment is different from the semiconductor device stacked module of the first embodiment in that the connection land 10 is provided only on one surface, that is, the upper surface of the semiconductor device 42, and the connection land is provided on the lower surface. Absent. The via 12 is left blank without being filled with a conductive member. Similarly, the mother substrate 3 is provided with the connection lands 15 only on one side, that is, the lower surface, and the via 17 is left blank without being filled with a conductive member. Then, Sn—Ag solder plating is applied to the exposed surfaces of the connection lands 10 and 15 in the vias 12 and 17, and the columnar stud bumps 44 on the connection lands 10 are formed from the upper surface of the wiring substrate 5 to the semiconductor element 4. The present invention is configured to be a height obtained by adding the thickness of the wiring substrate 5 or the mother substrate 3 to the height of the upper surface of the buffer resin 9.
[0044]
A plurality of semiconductor devices 42 a to 42 d are sequentially stacked on the mother substrate 3 with the semiconductor elements 4 facing downward, and the stud bumps 44 of the first-layer semiconductor device 42 a are adjacent to the mother substrate 3. The stud bump 44 of the second layer semiconductor device 42b penetrates the via 12 of the wiring substrate 5 of the adjacent first layer semiconductor device 42a through the via 17 and is fixed to the connection land 15. Thereafter, similarly, the stud bump 44 of the fourth layer semiconductor device 42d is fixed to the connection land 10 through the via 12 of the wiring substrate 5 of the adjacent third layer semiconductor device 42c. Thus, a semiconductor device stacked module is configured.
[0045]
Also in the semiconductor device laminated module of the third embodiment as described above, the columnar stud bumps 44 are constituted by bonding wires, as in the first embodiment. In addition, according to the third embodiment, it is not necessary to form connection lands on one side and fill the vias with conductive members in the wiring board and mother board of the semiconductor device. Further, when the semiconductor device is stacked, the stud bump and the connection land are automatically aligned by inserting the stud bump into the via.
[0046]
Therefore, it is possible to realize a semiconductor device stacked module that is more productive and cheaper than the first embodiment.
[0047]
(Fourth embodiment)
A semiconductor device stacked module according to a fourth embodiment of the present invention will be described with reference to FIG. FIG. 10 is a cross-sectional view of the semiconductor device stacked module. In the fourth embodiment, the same components as those in the semiconductor device stacked module according to the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
[0048]
The semiconductor device laminated module 51 of this embodiment is different from the semiconductor device laminated module 1 of the first embodiment in that the connection land 10 is provided only on one side, that is, the upper surface of the wiring substrate 5 in the semiconductor device 52, and the lower surface. Does not have a connection land. Similarly, the mother substrate 3 is provided with the connection lands 15 only on one surface, that is, the lower surface. Conductive members 13 and 18 are filled in the vias 12 of the wiring board 5 and the vias 17 of the mother board 3, respectively. The conductive members 13 and 18 are only required to be filled at least partially in the vias 12 and 17 and do not need to be completely filled in the vias.
[0049]
Further, the stud bump 54 on the connection land 10 has a height obtained by adding the thickness of the wiring substrate 5 or the mother substrate 3 to the height from the upper surface of the wiring substrate 5 to the upper surface of the buffer resin 9 on the semiconductor element 4. It is in the configuration.
[0050]
A plurality of semiconductor devices 52 a to 52 d are sequentially stacked on the mother substrate 3 with the semiconductor elements 4 facing downward, and the stud bumps 54 of the first-layer semiconductor device 52 a are adjacent to the mother substrate 3. The stud bump 54 of the second layer semiconductor device 52b penetrates the conductive member 18 in the via 17 and is fixed to the connection land 15, and the via 12 of the wiring substrate 5 in the adjacent first layer semiconductor device 52a. In the same manner, the stud bump 54 of the fourth layer semiconductor device 52d is fixed to the connection land 10 through the conductive member 13 of the wiring layer 5 in the adjacent third layer semiconductor device 52c. A semiconductor device stacked module is formed by passing through the conductive member 13 in the via 12 and being fixed to the connection land 10.
[0051]
Also in the semiconductor device laminated module of the fourth embodiment as described above, the columnar stud bumps 54 are formed of bonding wires, as in the first embodiment. Moreover, according to the fourth embodiment, it is not necessary to form a connection land on one side of the wiring board and mother board of the semiconductor device, and Sn-Ag solder plating on the surface of the connection land in the via can be omitted. it can. Further, the stud bump and the connection land are automatically aligned by inserting the stud bump into the via.
[0052]
Therefore, it is possible to realize a semiconductor device stacked module that is more productive and inexpensive than the first embodiment.
[0053]
The stud bumps are electrically connected to the connection lands through the vias of the wiring board or the mother board and the conductive members in the vias. Therefore, even if there is some variation in the height of the stud bump, the electrical connection between the stud bump of each semiconductor device and the connection land of the wiring substrate and the mother substrate is reliably performed.
[0054]
(Fifth embodiment)
A semiconductor device stacked module according to the fifth embodiment of the present invention will be described with reference to FIG. FIG. 11 is a cross-sectional view of the semiconductor device stacked module. In the fifth embodiment, the same components as those in the semiconductor device stacked module according to the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
[0055]
The semiconductor device laminated module 61 of this embodiment is different from the semiconductor device laminated module 1 of the first embodiment in that the stud bump 64 in the semiconductor device 62 avoids the portion where the via 12 of the connection land 65 is formed. The wiring board 5 is fixed to the portion. That is, the via 12 is not provided immediately below the portion of the connection land 65 where the stud bump 64 is fixed.
[0056]
Here, the stud bump 64 is fixed on the connection land 65 provided on the via 12, but may be provided on a connection land provided separately from the connection land 65.
[0057]
A plurality of semiconductor devices 62a to 62d are sequentially stacked on the mother substrate 3 with the semiconductor elements 4 facing downward, and the stud bumps 64 of the first-layer semiconductor device 62a are disposed adjacent to the mother substrate 3. The stud bumps 64 of the second-layer semiconductor device 62b are fixed to the connection lands 66 of the wiring substrate 5 in the adjacent first-layer semiconductor device 62a. The stud bump 64 of the fourth layer semiconductor device 62d is fixed to the connection land 66 of the wiring substrate 5 in the adjacent third layer semiconductor device 62c to constitute a semiconductor device stacked module.
[0058]
Also in such a semiconductor device laminated module of the fifth embodiment, the columnar stud bumps 64 are constituted by bonding wires, as in the first embodiment.
[0059]
Moreover, according to the fifth embodiment, the wiring board exists immediately below the connection land 65 to which the stud bump 64 is fixed. Therefore, compared with the case where wire bonding is performed on a connection land having a via directly below, ultrasonic vibration is sufficiently applied to the connection land, and the stud bump and the connection land are firmly fixed.
[0060]
Therefore, as compared with the first embodiment, the stud bump is firmly fixed, the reliability is high, the productivity is high, and the semiconductor device laminated module that is inexpensive can be realized.
[0061]
(Modification 1)
A first modification of the semiconductor device stacked module according to the first to fourth embodiments will be described with reference to FIG. FIG. 12 is a cross-sectional view of the semiconductor device. In the figure, the same components as those in the first to fourth embodiments are denoted by the same reference numerals.
[0062]
As shown in FIG. 12, in this modification, the stud bump 74 of each semiconductor device 72 is provided on the connection land 11 on the lower surface of the wiring board 5. Each semiconductor device is sequentially stacked with the stud bumps facing downward, that is, the semiconductor elements facing upward, and the sealing resin is formed so as to cover the semiconductor elements of the uppermost semiconductor device. The configuration is the same as that of the fourth embodiment.
[0063]
In the semiconductor device laminated module of the first modified example as described above, since the stud bump is constituted by a bonding wire, a semiconductor that is high in productivity and inexpensive as in the first to fourth embodiments. A device stacking module can be realized.
[0064]
(Modification 2)
A second modification of the semiconductor device stacked module according to the fifth embodiment will be described with reference to FIG. FIG. 13 is a cross-sectional view of the semiconductor device. In the figure, the same components as those in the fifth embodiment are denoted by the same reference numerals.
[0065]
As shown in FIG. 13, in this modification, the stud bumps 76 of the respective semiconductor devices 75 are provided on the connection lands 78 on the lower surface of the wiring board 5. Each semiconductor device is sequentially stacked with the stud bump facing down, that is, the semiconductor element facing upward, and the sealing resin is formed so as to cover the semiconductor element of the uppermost semiconductor device. The configuration is the same as that of the embodiment.
[0066]
Also in the semiconductor device laminated module of the second modified example, since the stud bump is composed of a bonding wire, the semiconductor device laminated module is good in productivity and inexpensive as in the fifth embodiment. Can be realized.
[0067]
(Modification 3)
A third modification of the semiconductor device stacked module according to the first to fifth embodiments will be described with reference to FIG. FIG. 14 is a plan view showing the main part of the semiconductor device. In the figure, the same components as those in the first to fifth embodiments are denoted by the same reference numerals.
[0068]
As shown in FIG. 14, in this modification, the connection lands 10 on the upper surface of the wiring board 5 and the connection lands 11 on the lower surface of each semiconductor device 82 are arranged in a staggered manner, and accordingly, the upper and lower connection lands 10, 11 are arranged. The vias formed between them and the stud bumps 14 formed on the connection lands 10 are also arranged in a staggered manner.
[0069]
Although not shown, the connection lands and vias are also arranged in a staggered manner in the mother board because the connection lands and vias are arranged in correspondence with the stud bumps 14 in the semiconductor device 82.
[0070]
The arrangement is the same as that of the first to fifth embodiments except for the arrangement of the connection lands, vias, and stud pumps.
[0071]
According to the semiconductor device stacked module of the third modified example, in addition to the effects of the first to fifth embodiments, the connection lands, stud bumps, and vias are arranged in a staggered manner, so that the size can be reduced. I can plan. In addition, a semiconductor element having a larger number of input / output signal terminals can be mounted.
[0072]
(Modification 4)
A fourth modification of the semiconductor device stacked module according to the first to fifth embodiments will be described with reference to FIG. FIG. 15 is an enlarged cross-sectional view showing a stud bump portion of a main part of the semiconductor device. In the figure, the same components as those in the first to fifth embodiments are denoted by the same reference numerals.
[0073]
As shown in FIG. 15, in this modification, the stud bump 92 in each semiconductor device 91 has a structure in which stud bumps 92a to 92c are stacked in a plurality of stages, for example, three stages, upright.
[0074]
That is, the stud bump 92 is first formed on the connection land 10 by ultrasonic thermocompression bonding of an Au wire to form a first-stage stud bump 92a, and then again on the first-stage stud bump 92a. , Au wire by bonding Ultrasound A second-stage stud bump 92b is formed by thermocompression bonding, and a third-stage stud bump 92c is formed by thermocompression bonding of an Au wire on the second-stage stud bump 92b by bonding. To do. The configuration other than the stud pump 92 is the same as that of the first to fifth embodiments.
[0075]
According to the semiconductor device stacked module of the fourth modified example as described above, in addition to the effects of the first to fifth embodiments, the stud bump has one stage for stacking a plurality of stages of stud bumps. Compared with the stud bump, the diameter of the columnar portion is increased, and the resistance value of the stud bump can be lowered.
[0076]
Further, in the case of a single-stage stud bump as in the above embodiment, in order to form a columnar portion having a high mechanical strength and a desired height, the columnar shape is controlled by controlling the time interval between the movement of the torch electrode and the discharge. It is necessary to recrystallize the part, but in the case of this modification, the columnar part of the stud bump of each step may be short, the stud bump can be easily formed with a simple manufacturing apparatus, and the productivity is good. In addition, an inexpensive semiconductor device stacked module can be realized.
[0077]
(Modification 5)
A fifth modification of the semiconductor device stacked module according to the first to fifth embodiments will be described with reference to FIG. FIG. 16 is a plan view showing a stud bump portion of a main part of the semiconductor device. In the figure, the same components as those in the first to fifth embodiments are denoted by the same reference numerals.
[0078]
As shown in FIG. 16, this modification has a structure in which a plurality of stud bumps 95 a to 95 c are fixed to connection lands 94 in each semiconductor device 93. The configuration other than the stud pump is the same as that of the first to fifth embodiments.
[0079]
According to the semiconductor device stacked module of the fifth modification example, in addition to the effects of the first to fifth embodiments, the stud bumps connecting the semiconductor devices are connected to one connection land. Since it is composed of a plurality of stud bumps, the mechanical strength is increased as compared with one stud bump, and the resistance value of the stud bump portion between the connection lands can be lowered.
[0080]
In addition, in the case of this modified example, since there are a plurality of stud bumps, the effective connection area of the stud bumps increases, and when the semiconductor devices are sequentially stacked, the overlay accuracy of the connection lands and stud bumps can be loosened. Therefore, it is possible to realize a semiconductor device stacking module that can be easily formed with a simple overlay manufacturing apparatus, has high productivity, and is inexpensive.
[0081]
(Modification 6)
A sixth modification of the semiconductor device stacked module according to the fifth embodiment will be described with reference to FIG. FIG. 17 is an enlarged cross-sectional view showing a via portion of the semiconductor device. In the figure, the same components as those in the fifth embodiment are denoted by the same reference numerals.
[0082]
As shown in FIG. 17, in this modification, a plated conductive layer 28 is provided on the inner wall of the via 12 to electrically connect the wiring conductor layer 6 and the connection land 98. The configuration other than the plated conductive layer on the inner wall of the via is the same as that of the fifth embodiment.
[0083]
According to the semiconductor multilayer module of the sixth modified example, in addition to the effect of the fifth embodiment, the wiring conductor layer including the connection lands on both sides of the wiring board is provided by the plated conductive layer on the inner wall surface of the via. Thus, it is possible to eliminate the step of filling the vias with the conductive member, and to realize a semiconductor device stacked module with good productivity and low cost.
[0084]
The present invention is not limited to the above-described embodiments and modifications, and it goes without saying that various modifications can be made without departing from the spirit of the invention.
[0085]
For example, the stud bump may be composed of an Au wire including palladium. In this case, when the cavity is moved upward, cutting at the boundary between the crystalline region and the amorphous region of the Au wire is facilitated.
[0086]
Further, the stud bump may be made of Cu wire. In this case, even when the semiconductor device laminated module is used at a high temperature, there is no generation of a carousel void and the reliability of the stud bump portion is increased. .
[0087]
Further, the conductive member is not limited to Cu plating, but may be formed by plating a low melting point metal such as solder, screen printing, solder injection, or super soldering. Alternatively, the conductive paste may be filled. According to these, module productivity is improved.
[0088]
Further, the surface of the wiring conductor layer and the connecting land is not limited to Sn-Ag solder plating, but a low melting point metal may be formed by plating, screen printing, solder injection, super solder method, or Au plating. In the case of plating, the bonding at the fixing surface with the stud bump becomes strong.
[0089]
【The invention's effect】
According to the present invention, it is possible to realize a semiconductor device stacked module with good productivity and low cost.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device stacked module according to a first embodiment of the present invention.
FIG. 2 is a plan view of a main part of the semiconductor device according to the first embodiment of the present invention.
3 is a cross-sectional view of the semiconductor device taken along the line AA in FIG. 2;
FIG. 4 is a simplified diagram of the stud bump manufacturing process of the present invention.
FIG. 5 is a simplified diagram of the stud bump manufacturing process of the present invention.
FIG. 6 is a cross-sectional view of a semiconductor device stacked module according to a second embodiment of the present invention.
FIG. 7 is a plan view of a main part of a semiconductor device according to a second embodiment of the present invention.
8 is a cross-sectional view of the semiconductor device cut along the line BB in FIG. 7;
FIG. 9 is a cross-sectional view of a semiconductor device stacked module according to a third embodiment of the present invention.
FIG. 10 is a cross-sectional view of a semiconductor device stacked module according to a fourth embodiment of the present invention.
FIG. 11 is a cross-sectional view of a semiconductor device stacked module according to a fifth embodiment of the present invention.
FIG. 12 is a cross-sectional view of a semiconductor device showing a first modification of the semiconductor device stacked module according to the first to fourth embodiments of the present invention.
FIG. 13 is a cross-sectional view of a semiconductor device showing a second modification of the semiconductor device laminated module according to the fifth embodiment of the invention.
FIG. 14 is a plan view of a semiconductor device showing a third modification of the semiconductor device stacked module according to the first to fifth embodiments of the present invention;
FIG. 15 is an enlarged cross-sectional view of a stud bump portion of a semiconductor device showing a fourth modification of the semiconductor device laminated module according to the first to fifth embodiments of the present invention.
FIG. 16 is a plan view of a stud bump portion of a semiconductor device showing a fifth modification of the semiconductor device stacked module according to the first to fifth embodiments of the present invention;
FIG. 17 is an enlarged cross-sectional view of a via portion of a semiconductor device showing a sixth modification of the semiconductor device stacked module according to the fifth embodiment of the present invention.
FIG. 18 is a cross-sectional view showing the structure of a conventional semiconductor device laminated module.
[Explanation of symbols]
1, 31, 41, 51, 61, 100 Semiconductor device stacked module
2, 32, 42, 52, 62, 72, 76, 82, 91, 93, 96, 101 Semiconductor device
3,102 Mother board
4,103 Semiconductor device
5, 104 Wiring board
6, 19, 105, 118 Wiring conductor layer
7, 106 Bump
8, 21, 107, 120 Sealing resin
9, 108 Buffer resin
10, 11, 15, 16, 65, 66, 67, 68, 77, 78, 94, 97, 98, 109, 110, 114, 115 Connection land
12, 17, 111, 116 vias
13, 18, 112, 117 Conductive member
14, 44, 54, 64, 74, 76, 92, 95 Stud bump
20, 119 Solder ball
25 Torch electrode
26 wires
27 Capillary
28 Plating conductive layer
40 Spacer
113 Bump for stacking

Claims (18)

第１および第２主面を有する配線基板と、
前記配線基板の第１主面上に実装された半導体素子と、
前記配線基板の第１および第２主面のいずれか一方の主面上に設けられて前記半導体素子と電気的接続されたボンディングワイヤからなる柱状のスタッドバンプと、
前記第１および第２主面の少なくとも一方の主面に設けられ、前記半導体素子と電気的接続された接続ランドと
を有する複数の半導体装置が積層され、各半導体装置のスタッドバンプが隣接配置の半導体装置の接続ランドに固着されていることを特徴とする半導体装置積層モジュール。A wiring board having first and second main surfaces;
A semiconductor element mounted on the first main surface of the wiring board;
A columnar stud bump made of a bonding wire provided on one of the first and second main surfaces of the wiring board and electrically connected to the semiconductor element;
A plurality of semiconductor devices provided on at least one main surface of the first and second main surfaces and having connection lands electrically connected to the semiconductor elements are stacked, and stud bumps of the respective semiconductor devices are arranged adjacent to each other. A semiconductor device laminated module, which is fixed to a connection land of a semiconductor device. 前記スタッドバンプは、前記配線基板の第１主面上に設けられていることを特徴とする請求項１に記載の半導体装置積層モジュール。The semiconductor device stacking module according to claim 1, wherein the stud bump is provided on a first main surface of the wiring board. 前記スタッドバンプは、前記配線基板の第２主面上に設けられていることを特徴とする請求項１に記載の半導体装置積層モジュール。The semiconductor device stacked module according to claim 1, wherein the stud bump is provided on a second main surface of the wiring board. 第１および第２主面を有する配線基板と、
前記配線基板の第１主面上に実装された半導体素子と、
前記第１および第２主面の少なくとも一方の主面上に設けられ、前記半導体素子と電気的接続された第１接続ランドと、
前記第１接続ランドが設けられた配線基板部分に穿設されたビアと、
前記第１接続ランド上に固着されたボンディングワイヤからなる柱状のスタッドバンプと
を有する複数の半導体装置が積層され、各半導体装置のスタッドバンプが隣接配置の半導体装置のビアを介して第１接続ランドに固着されていることを特徴とする半導体装置積層モジュール。A wiring board having first and second main surfaces;
A semiconductor element mounted on the first main surface of the wiring board;
A first connection land provided on at least one main surface of the first and second main surfaces and electrically connected to the semiconductor element;
Vias drilled in the wiring board portion provided with the first connection lands;
A plurality of semiconductor devices having a columnar stud bump made of a bonding wire fixed on the first connection land are stacked, and the stud bump of each semiconductor device is connected to the first connection land through a via of the adjacent semiconductor device. A semiconductor device laminated module, which is fixed to the semiconductor device. 第１および第２主面を有する配線基板と、
前記配線基板の第１主面上に実装された半導体素子と、
前記第１および第２主面の少なくとも一方の主面上に設けられ、前記半導体素子と電気的接続された第１接続ランドと、
前記第１接続ランドが設けられた配線基板部分に穿設されたビアと、
前記ビアの穿設部分を避けて前記第１および第２主面のいずれか一方の主面上に設けられ、前記第１接続ランドと電気的接続された第２接続ランドと、
前記第２接続ランド上に固着されたボンディングワイヤからなる柱状のスタッドバンプと
を有する複数の半導体装置が積層され、各半導体装置のスタッドバンプが隣接配置の半導体装置のビアを介して第１接続ランドに固着されていることを特徴とする半導体装置積層モジュール。A wiring board having first and second main surfaces;
A semiconductor element mounted on the first main surface of the wiring board;
A first connection land provided on at least one main surface of the first and second main surfaces and electrically connected to the semiconductor element;
Vias drilled in the wiring board portion provided with the first connection lands;
A second connection land provided on one main surface of the first and second main surfaces while avoiding the drilled portion of the via, and electrically connected to the first connection land;
A plurality of semiconductor devices having a columnar stud bump made of a bonding wire fixed on the second connection land are stacked, and the stud bump of each semiconductor device is connected to the first connection land via a via of the adjacent semiconductor device. A semiconductor device laminated module, which is fixed to the semiconductor device. 前記第１接続ランドは、前記配線基板の第１および第２主面に互に対向配置し、前記接続ランド間のビア内には導電性部材が充填されていることを特徴とする請求項４または５に記載の半導体装置積層モジュール。5. The first connection land is disposed opposite to the first and second main surfaces of the wiring board, and a conductive member is filled in a via between the connection lands. Or a semiconductor device stacked module according to 5; 前記第１接続ランドは、前記配線基板の第１および第２主面の一方の主面上に設けられ、前記ビア内は、少なくとも一部が空白状態にされ、前記半導体装置のスタッドバンプが前記ビアを貫通して前記第１接続ランドに固着されていることを特徴とする請求項４または５に記載の半導体装置積層モジュール。The first connection land is provided on one main surface of the first and second main surfaces of the wiring board, and at least a part of the via is left blank, and the stud bump of the semiconductor device is 6. The semiconductor device stacked module according to claim 4, wherein the semiconductor device stacked module is fixed to the first connection land through a via. 前記第１接続ランドは、前記配線基板の第１および第２主面の一方の主面上に設けられ、前記ビア内は、少なくとも一部に導電部材が充填され、前記半導体装置のスタッドバンプが前記ビアおよび前記導電部材を貫通して前記第１接続ランドに固着されていることを特徴とする請求項４または５に記載の半導体装置積層モジュール。The first connection land is provided on one main surface of the first and second main surfaces of the wiring board, and the via is at least partially filled with a conductive member, and stud bumps of the semiconductor device are formed. 6. The semiconductor device stacked module according to claim 4, wherein the semiconductor device stacked module penetrates the via and the conductive member and is fixed to the first connection land. 前記複数の前記半導体装置は、前記半導体素子を囲むように配置され、且つ前記スタッドバンプの高さ未満の厚さを有するスペーサを介して積層配置していることを特徴とする請求項４乃至８のいずれか１項に記載の半導体装置積層モジュール。The plurality of the semiconductor devices are arranged so as to surround the semiconductor element, and are stacked and arranged via a spacer having a thickness less than the height of the stud bump. The semiconductor device laminated module according to any one of the above. 前記第１または第２接続ランド上に複数のスタッドバンプが設けられていることを特徴とする請求項４乃至９のいずれか１項に記載の半導体装置積層モジュール。10. The semiconductor device laminated module according to claim 4, wherein a plurality of stud bumps are provided on the first or second connection land. 11. 前記スタッドバンプは、ＡｕまたはＣｕボンディングワイヤ、パラジュームを添加したＡｕボンディングワイヤのうちから選択された１つのボンディングワイヤからなることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置積層モジュール。11. The semiconductor device according to claim 1, wherein the stud bump is made of one bonding wire selected from Au or Cu bonding wire and Au bonding wire to which palladium is added. Laminated module. 前記スタッドバンプは、前記複数の半導体装置において同一位置に設けられることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置積層モジュール。The semiconductor device stacked module according to claim 1, wherein the stud bump is provided at the same position in the plurality of semiconductor devices. 前記スタッドバンプは、同一直線上に配列されていることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置積層モジュール。The semiconductor device stacked module according to claim 1, wherein the stud bumps are arranged on the same straight line. 前記スタッドバンプは、千鳥状に配置されていることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置積層モジュール。The semiconductor device stacked module according to claim 1, wherein the stud bumps are arranged in a staggered pattern. 前記スタッドバンプは、前記接続ランドに固着された径大部とこの径大部に直立の柱状部分を有する構造であることを特徴とする請求項１乃至１４のいずれか１項に記載の半導体装置積層モジュール。15. The semiconductor device according to claim 1, wherein the stud bump has a structure having a large-diameter portion fixed to the connection land and an upright columnar portion in the large-diameter portion. Laminated module. 前記スタッドバンプは、径大部とこの径大部に直立の柱状部分とが、交互に設けられた構造を有することを特徴とする請求項１乃至１５のいずれか１項に記載の半導体装置積層モジュール。16. The semiconductor device stack according to claim 1, wherein the stud bump has a structure in which a large-diameter portion and an upright columnar portion are provided alternately in the large-diameter portion. module. 更に、前記スタッドバンプの配列に対応して第１主面に接続ランドが設けられたマザー基板を備え、前記複数の半導体装置とマザー基板とが前記マザー基板を最外側にして積層され、前記最外側の半導体装置のスタッドバンプが、前記マザー基板のビアを介して接続ランドに接続されていることを特徴とする半導体装置積層モジュール。Furthermore, a mother board having connection lands provided on a first main surface corresponding to the arrangement of the stud bumps is provided, and the plurality of semiconductor devices and the mother board are stacked with the mother board as an outermost side, and the outermost board is laminated. A semiconductor device stacked module, wherein a stud bump of an outer semiconductor device is connected to a connection land through a via of the mother substrate. 前記半導体装置のスタッドバンプおよび前記マザー基板の接続ランドは、同一配列であることを特徴とする請求項１７に記載の半導体装置積層モジュール。The semiconductor device stacked module according to claim 17, wherein the stud bumps of the semiconductor device and the connection lands of the mother substrate are in the same arrangement.
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