JP2004047697A

JP2004047697A - 半導体装置

Info

Publication number: JP2004047697A
Application number: JP2002202506A
Authority: JP
Inventors: Hiroyasu Komori; 小森　啓安; Toru Shimizu; 清水　亨
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2002-07-11
Filing date: 2002-07-11
Publication date: 2004-02-12

Abstract

【課題】ＥＳＤ保護素子のトリガーとなるＮＭＯＳオフトランジスタの表面ブレークダウン電圧はゲート酸化膜厚やドレイン不純物濃度で決定され、新たに工程を増やさずには自由にトリガーを設定できない。また、深いドレイン拡散を形成すると縦方向の寄生ＮＰＮバイポーラ素子がブレークダウンし、ＥＳＤ保護素子の動作時の保持電圧が低下する。
【解決手段】ＥＳＤ保護素子をＮ型基板上にＰ−層とＮ−層が隣接して存在し、前記Ｐ−層と前記Ｎ−層の境目上にＮ型チャネルストップ層が存在し、前記Ｎ型チャネルストップ層は前記Ｎ−層内でＶｄｄ電源端子に接続されたＮ＋層と隣接し、前記Ｎ型チャネルストップ層は前記Ｐ−層内ではＰ型チャネルストップ層と隣接しダイオードを形成し、前記Ｐ−層内に入出力端子またはＶｓｓ電源端子に接続されているＮ＋層とＰ＋層が設けられた構造とした。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明はＮ型基板上のＣＭＯＳ半導体装置を静電気破壊から守る静電気放電（ＥＳＤ）保護素子に関する。
【０００２】
【従来の技術】
ＣＭＯＳ半導体装置では、ＥＳＤ保護素子として寄生的に構造化されているＰＮダイオード素子や、ＮＰＮバイポーラ素子、ＮＰＮＰサイリスタ素子等が用いられる。ＣＭＯＳ半導体装置の最大動作電圧以上でかつＥＳＤ破壊電圧には至らない電圧範囲にてＥＳＤ保護素子にスイッチングを引き起こさせ、大電荷を放出させる構造となっている。
【０００３】
ＰＮダイオードの場合、ダイオードそのものの逆方向ブレークダウンを利用し、そのまま大電流を放出している。電流増加に伴い電圧も上昇し、すべての電荷を放出し終わった後、電流および電圧が下がり、定常状態に復帰する。
【０００４】
ＮＰＮバイポーラおよびＮＰＮＰサイリスタの場合、ベース領域もしくはゲート領域内に何らかのトリガー電流を発生させることにより、スナップバック動作を引き起こさせ、大電流を放出させている。このスナップバック動作によりＥＳＤ保護素子間にかかる電圧は急激に下がる。すべての電荷を放出し終わった後、定常状態に復帰するためにこの降下電圧はＣＭＯＳ半導体装置の最大動作電圧以上に設定する必要がある。
【０００５】
以上まとめるとＥＳＤ保護素子の条件としては、本回路の動作電圧以下では全く機能せず、本回路が破壊に至る電圧以下で動作が開始し、かつ、一度開始した動作も電圧が本回路の動作電圧以内に復帰した時は動作が終了する素子でなくてはならない。
【０００６】
一般的なＥＳＤ保護素子の一つとして、ＮＭＯＳオフトランジスタが使用される。図４は従来のＮ型シリコン基板１（Ｎ−層３）を用いたＳＤ保護素子（ＮＭＯＳオフトランジスタ）の一例を示す断面図である。ＮＭＯＳオフトランジスタはＮ型シリコン基板１の表面に、パターニングされたフィールド酸化膜６により素子分離されている。フィールド酸化膜６の下には、チャネルストップのためのＮ型チャネルストップ層４又はＰ型チャネルストップ層５が形成されている。そして、ポリシリコン膜のゲート電極９はＮ型シリコン基板１のＰウェル２であるＰ−層の表面に図示されていないゲート絶縁膜を介して形成されている。ゲート電極９とソース領域７Ｂ（Ｎ＋層）のソース電極とＰ＋層８のサブ電極はＶｓｓ電位に落とされ、ドレイン電極７Ａ（Ｎ＋層）のドレイン電極は入出力端子へ結線される。
【０００７】
ドレイン領域７Ａに入ってくる＋電荷はＮＭＯＳオフトランジスタの表面ブレークダウンを引き起し、Ｐウェル２（Ｐ−層）内に流れた電流をトリガーとしてソース−サブ−ドレインのＮＰＮバイポーラ動作をオンさせる。そして、それはＶｓｓ配線へ電荷をすばやく逃がすことができる構造になっている。ＮＭＯＳトランジスタのＬ長を調節することにより、ＮＰＮバイポーラ動作時の保持電圧を半導体装置の最大動作電圧以上に容易に設定することが可能であり、すべての電荷を放出し終わった後、定常状態に復帰することができる。
【０００８】
ＮＭＯＳオフトランジスタのブレークダウン時に最も熱が発生されるドレイン領域７Ａ（Ｎ＋層）側の構造は、ＥＳＤ保護素子の電流（熱）耐性を決める重要な因子であり、発熱を分散させる構造、すなわちより深く均一な濃度プロファイルが得られるリンがＮ＋拡散層の不純物として一般的に用いられる。これに対して通常のトランジスタのドレイン拡散層では微細に適したより浅い拡散が得られる砒素が不純物として一般的に用いられており、ＬＤＤ構造のような二重拡散構造が一般に用いられる傾向にある。そのため、ＣＭＯＳ標準工程にない工程追加し、リンのＮ＋層７Ａを形成する必要がある。さらに電流（熱）耐性を上げるために、Ｎ＋層７Ａの下により薄く深いＮ型拡散層を形成させる構造もよく用いられる。
【０００９】
【発明が解決しようとする課題】
しかし、このような構造においては、ＥＳＤ保護素子のトリガーとなるＮＭＯＳオフトランジスタの表面ブレークダウン電圧はゲート酸化膜厚やドレイン領域７Ａの不純物濃度で決定されるため、新たに工程を増やさずには自由にトリガーを設定できない。また、ＥＳＤ保護素子の電流（熱）耐性を上げるためにより深いドレイン拡散を形成していくと縦方向に出来る寄生ＮＰＮバイポーラ素子がブレークダウンしてしまい、ＥＳＤ保護素子の動作時の保持電圧が低下してしまう、さらに、リンの拡散層を形成する工程をＣＭＯＳプロセスに追加することにより製造コストが高くなってしまうといった問題点があった。
【００１０】
【課題を解決するための手段】
上記問題点を解決するために、本発明はＮＭＯＳオフトランジスタのＥＳＤ保護素子を以下のように構成した。　Ｎ型基板上にＰ−層とＮ−層が隣接して存在し、前記Ｐ−層と前記Ｎ−層の境目上にＮ型チャネルストップ層が存在し、前記Ｎ型チャネルストップ層は前記Ｎ−層内でＶｄｄ電源端子に接続されたＮ＋層と隣接し　、前記Ｎ型チャネルストップ層は前記Ｐ−層内ではＰ型チャネルストップ層と隣接しダイオードを形成し、前記Ｐ−層内に入出力端子またはＶｓｓ電源端子に接続されているＮ＋層とＰ＋層が設けられた構造の静電気保護回路を特徴とした半導体装置とした。
【００１１】
Ｎ型基板ＣＭＯＳプロセスで使用されるウエル層をＰ−層、Ｎ−層とし、ＰＭＯＳソースドレイン領域をＰ＋拡散層、および、ＮＭＯＳソースドレイン領域をＮ＋拡散層としてＣＭＯＳプロセスで形成される静電気保護回路を特徴とする半導体装置とした。
【００１２】
Ｎ−層をＮ型基板にした構造の静電気保護回路を特徴とする半導体装置とした。
ＣＭＯＳ素子分離におけるＰ型ウエル層に対するチャンネルストップ層のオーバーラップ距離が異なる距離となるＰ−層とチャンネルストップ層の位置関係をもつ静電気保護回路を特徴とする半導体装置とした。
【００１３】
【発明の実施の形態】
以下、本発明を図面を用いて説明する。図１は本発明のＥＳＤ保護素子の第一の実施例を示す断面図である。
【００１４】
Ｎ型シリコン基板１上に、Ｐウェル２（Ｐ−層）と基板１であるＮ−層３が隣接して存在している。Ｐウェル２（Ｐ−層）とＮ−層３の上層には、フィールド酸化膜６とＮ−層３内でフィールド素子分離を行うためのＮ型チャネルストップ層４が形成されている。
【００１５】
Ｎ型チャネルストップ層４は、Ｎ−層３側でＮ＋層７Ａと接しており、Ｎ＋層７ＡはＶｄｄ配線に接続され、Ｎ型シリコン基板１とＮ−層３およびＮ型チャネルストップ層４の電位をＶｄｄに持ち上げている。Ｎ型チャネルストップ層４のＰ−層２側では、Ｐ−層２内でフィールド分離を行うためのＰ型チャネルストップ層５と接して接合ダイオードが形成されている。Ｐウェル２（Ｐ−層）内では、Ｎ＋層７ＢとＰ＋層８とが存在し、入出力端子に接続され、Ｐウェル２（Ｐ−層）とＰ型チャネルストップ層５の電位を入出力端子の電位に落としている。
【００１６】
今ここで、入出力端子に−電荷が入ってきた場合、Ｎ型チャネルストップ層４とＰ型チャネルストップ層５の接合ダイオードが最初にブレークダウンしＰ−層２内に電流が流れ、　Ｎ＋層７Ｂ〜Ｐウェル２（Ｐ−層）〜Ｎ型領域（チャネルストップ層４、Ｎ型基板１、Ｎ−層３）のＮＰＮバイポーラ動作をオンさせ、Ｖｄｄ配線およびＮ型シリコン基板１へ電荷をすばやく逃がすことができる構造になっている。Ｎ型シリコン基板１へ逃げた電荷は、そのままＶｄｄ端子から外部に抜けたり、Ｖｓｓ端子や他の端子に設けられた同じ構造のＥＳＤ保護素子を介してＶｓｓ端子や他の端子から外部に抜ける。
【００１７】
Ｐウェル２（Ｐ−層）上にあるＮ型チャネルストップ層４とＰ型チャネルストップ層５の接合ダイオードの耐圧は、　Ｎ型チャネルストップ層４とＰ型チャネルストップ層５の濃度や位置関係を変更することによって、使用される半導体装置の最大定格以上に容易に設定ができる。
【００１８】
Ｎ型チャネルストップ層４とＰ型チャネルストップ層５の濃度を薄くすると耐圧が上がり、濃くすることにより耐圧が下がる。
【００１９】
また、Ｎ型チャネルストップ層４とＰ型チャネルストップ層５の接合位置とＮ−層３とＰウェル２（Ｐ−層）の接合位置のオーバーラップ量を大きく配置することにより耐圧は下がり、小さく配置することにより耐圧を上げることも可能である。また、このオーバーラップ量を小さくすることで、動作後のＮ型チャネルストップ層４内への電流の集中をＮ−層３へ分散させ、保護素子の電流（熱）耐性を上げることができる。したがって、耐圧と電流（熱）耐性のトレードオフを考えてオーバーラップ量を設定する必要がある。
【００２０】
さらに、Ｎ型チャネルストップ層４とＰ型チャネルストップ層５の接合位置とＮ＋層７Ｂの距離を調節することにより、ＥＳＤ保護素子の動作している時の保持電圧を自由に設定することが可能であり、半導体装置の最大動作電圧以上に設定することで、すべての電荷を放出し終わった後、定常状態に復帰する条件を満足させることができる。
【００２１】
本発明のＥＳＤ保護素子はＮ型チャネルストップ層４とＰ型チャネルストップ層５の接合、および、Ｐウェル２（Ｐ−層）とＮ−層３の接合、および、Ｎ＋層７Ｂの位置関係により、電圧電流特性および電流（熱）耐性を容易に調整できる構造になっている。
【００２２】
本発明の実施例では、Ｎ型チャネルストップ層４とＰ型チャネルストップ層５の接合位置とＮ−層３とＰウェル２（Ｐ−層）の接合位置のオーバーラップ量において、ＣＭＯＳ分離のオーバーラップ量よりもＥＳＤ保護素子内のオーバーラップ量を大きく設定している。たとえ通常ＣＭＯＳ分離におけるＮ型チャネルストップ層とＰ型チャネルストップ層と同じ濃度でＮ型チャネルストップ層４とＰ型チャネルストップ層５を形成しても、ＣＭＯＳ分離のオーバーラップ量よりもＥＳＤ保護素子内のオーバーラップ量を大きく設定することにより、保護素子内の接合ダイオードで最初にブレークダウンを引き起こさせることができる。したがって、　Ｎ型チャネルストップ層４とＰ型チャネルストップ層５は、通常のＣＭＯＳ分離で用いるＮ型チャネルストップ層とＰ型チャネルストップ層と同時に形成できることになる。
【００２３】
Ｐウェル２（Ｐ−層）はＣＭＯＳプロセスで用いられるＰウエル層で構成でき、Ｎ−層３もＮウエル層で構成できる。Ｎ＋層７Ａ，７ＢおよびＰ＋層８もＣＭＯＳプロセスのソースおよびドレインで用いられる拡散層を利用できるため、本発明のＥＳＤ保護素子は必要最小限のＮ基板ＣＭＯＳプロセス工程で作成可能である。Ｎ＋層７Ａの不純物が砒素であったり、ＬＤＤ構造のプロセスであっても、Ｎ−層３の存在により、Ｎ＋層７Ａへの電流集中は避けられ電流（熱）耐性が保たれる構造である。
【００２４】
Ｎ−層３の替わりにＮ型基板１を用いても、本発明のＥＳＤ保護素子は構成可能である。この場合、必要最小限のＮ基板片ＰウエルＣＭＯＳプロセス工程で同様に作成可能である
図２は本発明のＥＳＤ保護素子の第二実施例を示す断面図である。Ｎ型チャネルストップ層４とＰ型チャネルストップ層５上のフィールド酸化膜６の上にポリシリコン膜９を形成した。ポリシリコン膜９は従来のＣＭＯＳプロセスでのゲート電極作成工程で作成することができるため、前記第一の実施例と同様に必要最小限のＮ基板ＣＭＯＳプロセス工程で作成可能である。
【００２５】
ポリシリコン膜９は、Ｐ＋層８、およびＮ＋層７Ｂと結線し、Ｐ−層と同電位になるようにした。ポリシリコン膜９をＰ−層と同電位にしておくことで、Ｎ型チャネルストップ層４とＰ型チャネルストップ層５の接合部にかかる電界は一定に保たれることになる。　Ｎ型チャネルストップ層４とＰ型チャネルストップ層５の接合ダイオードでブレイクダウンが起こった場合には、接合部の電界が安定した状態になるので、接合部におけるブレイクダウン電圧を径時的に安定させる効果がある。
【００２６】
Ｐ型チャネルストップ層の幅を大きくすると、ブレイクダウンを起こすＰ型チャネルストップ層とＮ型チャネルストップ層の接合部と、電子の最終到達点であるＰ＋層の距離が伸びることになるので、トリガー電圧とその時の電流値が大きくなる。
【００２７】
図３は本発明のＥＳＤ保護素子の第三の実施例を示す断面図である。前記第二の実施例において、Ｐ型チャネルストップ層５とＮ＋層７Ｂの間をゲート酸化膜１０上ポリシリコン膜９で分離した形状とした。動作時にエミッタとして働くＮ＋層７Ｂと比較的濃度高いＰ型チャネルストップ層５を離すことにより、トリガー電流を下げることができる。よって、前記第二の実施例よりも多くの電流を処理することができる。
【００２８】
Ｐ型チャネルストップ層とＮ＋層の距離が長くなる、つまりゲート酸化膜を長くすることによりトリガー電流が大きくなる構造となっている。
【００２９】
【発明の効果】
以上説明したように、本発明は、Ｎ型基板上に、コストをかけずに自由度が高いＥＳＤ保護素子を供給することができる。
【図面の簡単な説明】
【図１】本発明のＮ型基板上のＣＭＯＳ半導体装置で使用されるＥＳＤ保護素子の第一の実施例を示す断面図である。
【図２】本発明のＥＳＤ保護素子の第ニの実施例を示す断面図である。
【図３】本発明のＥＳＤ保護素子の第三の実施例を示す断面図である。
【図４】従来のＥＳＤ保護素子の一例を示す断面図である
【符号の説明】
１　　Ｎ型シリコン基板
２　　Ｐウェル（Ｐ−層）
３　　Ｎ−層
４　　Ｎ型チャネルストップ層
５　　Ｐ型チャネルストップ層
６　　フィールド酸化膜
７Ａ　　Ｎ＋層（ドレイン領域）
７Ｂ　　Ｎ＋層（ソース領域）
８　　Ｐ＋層
９　　ポリシリコン膜（ゲート電極）
１０　ゲート酸化膜

Claims

Ｎ型基板上にＰ−層とＮ−層が隣接して存在し、前記Ｐ−層と前記Ｎ−層の境目上にＮ型チャネルストップ層が存在し、前記Ｎ型チャネルストップ層は前記Ｎ−層内でＶｄｄ電源端子に接続されたＮ＋層と隣接し　、前記Ｎ型チャネルストップ層は前記Ｐ−層内ではＰ型チャネルストップ層と隣接しダイオードを形成し、前記Ｐ−層内に入出力端子またはＶｓｓ電源端子に接続されているＮ＋層とＰ＋層が設けられた構造の静電気保護回路を特徴とする半導体装置。
Ｎ型基板ＣＭＯＳプロセスで使用されるＰウエル層を前記Ｐ−層、Ｎウエル層を前記Ｎ−層とし、ＰＭＯＳソースドレイン領域を前記Ｐ＋拡散層、および、ＮＭＯＳソースドレイン領域を前記Ｎ＋拡散層としてＣＭＯＳプロセスで形成される請求項１記載の半導体装置。
請求項１および請求項２記載の半導体装置において、Ｎ−層をＮ型基板にした構造の静電気保護回路を特徴とする半導体装置。
ＣＭＯＳ素子分離におけるＰ型ウエル層に対するチャンネルストップ層のオーバーラップ距離と、前記Ｐ−層と前記チャンネルストップ層のオーバーラップ距離が異なることを特徴とする請求項１、２、又は３記載の半導体装置。