JP2004046639A

JP2004046639A - インタフェース回路及び半導体集積回路

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Publication number: JP2004046639A
Application number: JP2002204634A
Authority: JP
Inventors: Kazukuni Kitagaki; 北　垣　和　邦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-07-12
Filing date: 2002-07-12
Publication date: 2004-02-12

Abstract

【課題】シリアルデータバスとパラレルデータバスとの間の送受信に用いられるＦＩＦＯにおいて語数に無駄が生じるのを防止し、コスト低減に寄与する。
【解決手段】一つのＦＩＦＯメモリ１を送信ＦＩＦＯ２と受信ＦＩＦＯ３のそれぞれの語数をシステムの仕様に応じて割り振る。送信ＦＩＦＯ２の語数はレジスタ１７、１８に格納された上限アドレス、下限アドレスにより設定され、受信ＦＩＦＯ３の語数はレジスタ１９、２０に格納された上限アドレス、下限アドレスにより設定される。これにより、外部のシステムとの間の送受信の転送レートに相違がある場合にも、送信ＦＩＦＯ２と受信ＦＩＦＯ３のそれぞれの語数に無駄が生じることが無く、使用効率が向上する。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、インタフェース回路、またインタフェース回路を含む半導体集積回路に関する。
【０００２】
【従来の技術】
ＭＰＵ（Ｍｉｃｒｏｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）を内蔵するチップに設けられた周辺回路において、ＭＰＵに接続された内部のパラレルデータバスと、外部のシステムに接続されたシリアルデータバスとを接続する部分に、インタフェース回路が設けられている。このインタフェース回路における内部バスと送受信ポートとの間には、外部のシリアルデータバスのデータ転送レートと内部バスのパラレルデータバスのデータ転送レートの相違を吸収するため、ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）が配置されている。
【０００３】
ここで、ＦＩＦＯの語数は、外部シリアルデータバスの瞬間的な最大データ転送レート及び平均的なデータ転送レートと、内部データバスの瞬間的な最大データ転送レート及び平均的なデータ転送レートとの関係から適当な値に設定される。
【０００４】
従来のインタフェース回路の構成を、図７に示す。このインタフェース回路２０６は、ＭＰＵ２０８に接続された内部バス２０７と、外部のシステムへデータをシリアルに送信する送信ポート２０３及び外部のシステムからデータをシリアルに受信する受信ポート２０４との間に配置されており、内部バスインタフェース部２０５と、送信ＦＩＦＯ２０１、受信ＦＩＦＯ２０２とを備えている。
【０００５】
このように、従来のインタフェース回路２０６は、送信データ用と受信データ用とで独立した２個のＦＩＦＯ２０１、２０２を有していた。ここで、それぞれのＦＩＦＯの語数は、送信ＦＩＦＯ２０１と受信ＦＩＦＯ２０２とで独立に設定される。
【０００６】
【発明が解決しようとする課題】
しかし、従来のインタフェース回路では、送信ポート２０３に接続された外部シリアルデータバスのデータ転送レートと、受信ポート２０４に接続された外部シリアルデータバスのデータ転送レートとが異なる場合、送信ＦＩＦＯ２０１、受信ＦＩＦＯ２０２のうち、データ転送レートの遅い側のＦＩＦＯに空き領域が生じてハードウェアの無駄となっていた。即ち、各システムの仕様に応じて送信側のＦＩＦＯと受信側のＦＩＦＯとで最適な語数に設定することができず、使用効率が低くコストの増加を招いていた。
【０００７】
本発明は上記事情に鑑み、シリアルデータバスとパラレルデータバスとの間の送受信に用いられるＦＩＦＯにおいてシステムの仕様に応じて語数を最適に設定しハードウェアに無駄が生じるのを防止し、コスト低減に寄与することが可能なインタフェース回路、及びインタフェース回路を含む半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明のインタフェース回路は、外部シリアルバスと内部パラレルバスとの間に設けられ、前記内部パラレルバスから与えられ前記外部シリアルバスへ送信するデータを格納するための送信データ用メモリ領域と、前記外部シリアルバスから与えられ前記内部パラレルバスへ受信するデータを格納するための受信データ用メモリ領域とを有するＦＩＦＯメモリと、前記ＦＩＦＯメモリにおける前記送信データ用メモリ領域の語数と前記受信データ用メモリ領域の語数とを設定するレジスタとを備え、前記ＦＩＦＯメモリにおける前記送信データ用メモリ領域の語数と前記受信データ用メモリ領域の語数とが可変であることを特徴とする。
【０００９】
本発明の半導体集積回路は、前記外部シリアルバスに接続された前記インタフェース回路と、前記インタフェース回路と前記内部パラレルバスを介して接続された処理装置とを備えることを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１１】
（１）第１の実施の形態
図１に、本発明の第１の実施の形態によるインタフェース回路１３０の構成を示す。このインタフェース回路１３０は、同一半導体集積回路に内蔵されたＭＰＵ１２１と、パラレルにデータを転送する内部バス１２２と、外部のシステムからデータをシリアルに受信する受信ポート８、また外部のシステムへデータをシリアルに送信する送信ポート９との間に設けられている。
【００１２】
そして、このインタフェース回路１３０は、先ずＦＩＦＯを構成するものとして送信データ、受信データを格納するＦＩＦＯメモリ１、送信ＦＩＦＯ書き込みポインタを格納するレジスタ４、送信ＦＩＦＯ読み出しポインタを格納するレジスタ５、受信ＦＩＦＯ書き込みポインタを格納するレジスタ６、受信ＦＩＦＯ読み出しポインタを格納するレジスタ７を有している。
【００１３】
さらにインタフェース回路１３０は、受信ポート８に接続され、送られてきたシリアルデータをパラレルデータに変換するシリアル／パラレル変換器１０、送信ポート９に接続され、送信すべきパラレルデータをシリアルデータに変換するパラレル／シリアル変換器１１、送信データレジスタから出力されたデータとシリアル／パラレル変換器１０から出力されたデータとを選択して出力するセレクタ１２、受信ＦＩＦＯ３から出力された受信データを格納する受信データレジスタ１３、ＭＰＵ１２１から出力され内部バス１２２、内部バスインタフェース部２１を介して与えられた送信データを格納する送信データレジスタ１４、さらに後述する比較制御回路１５及び１６、送信ＦＩＦＯ２の上限アドレスを格納するレジスタ１７、送信ＦＩＦＯ２の下限アドレスを格納するレジスタ１８、受信ＦＩＦＯ３の上限アドレスを格納するレジスタ１９、受信ＦＩＦＯ３の下限アドレスを格納するレジスタ２０とを備えている。
【００１４】
本実施の形態では、一つのＦＩＦＯメモリ１が、送信ＦＩＦＯ２及び受信ＦＩＦＯ３とに分割して用いられる。それぞれの語数（メモリ領域）の割り振りは、予めＭＰＵ１２１が設定してレジスタ１７〜２０にそれぞれ格納させた送信ＦＩＦＯの上限アドレス及び下限アドレス、受信ＦＩＦＯの上限アドレス及び下限アドレスにより設定される。
【００１５】
一般にＦＩＦＯは、メモリと、書き込み時のアドレスを示す書き込みポインタを格納するレジスタ及び読み出し時のアドレスを示す読み出しポインタを格納するレジスタとを有する。
【００１６】
本実施例は上述のように、一つのＦＩＦＯメモリ１を送信ＦＩＦＯ２と受信ＦＩＦＯ３とに振り分けて使用するために、送信ＦＩＦＯ２の書き込みポインタを格納するレジスタ４及び読み出しポインタを格納するレジスタ５、受信ＦＩＦＯ３の書き込みポインタを格納するレジスタ６及び読み出しポインタを格納するレジスタ７に加えて、送信ＦＩＦＯ４の上限アドレス、下限アドレスを格納するレジスタ１７、１８、受信ＦＩＦＯ３の上限アドレス、下限アドレスを格納するレジスタ１９、２０、さらに送信ＦＩＦＯ２の書き込みポインタ及び読み出しポインタの制御を行う比較制御回路１５、受信ＦＩＦＯ３の書き込みポインタ及び読み出しポインタの制御を行う比較制御回路１６を有している。
【００１７】
送信ＦＩＦＯ２、受信ＦＩＦＯ３におけるそれぞれの書き込みポインタ４、６、読み出しポインタ５、７は、対応する送信ＦＩＦＯ２又は受信ＦＩＦＯ３へのアクセスが発生するたびに「１」の値が加算されていく。
【００１８】
比較制御回路１５は、レジスタ４の送信ＦＩＦＯ書き込みポインタ、レジスタ５の送信ＦＩＦＯ読み出しポインタとレジスタ１７の上限アドレスとを比較し、上限アドレスに達するとレジスタ１８の下限アドレスにリセットする。同様に、比較制御回路１６は、レジスタ６の送信ＦＩＦＯ書き込みポインタ、レジスタ７の送信ＦＩＦＯ読み出しポインタとレジスタ１９の上限アドレスとを比較し、上限アドレスに達するとレジスタ２０の下限アドレスにリセットする。
【００１９】
外部のシステムからシリアルにデータを受信する場合の動作について述べる。外部から受信ポート８にシリアルに受信されたデータは、シリアル／パラレル変換器１０でパラレルデータに変換され、セレクタ１２を介してＦＩＦＯメモリ１においてレジスタ６び受信ＦＩＦＯ用書き込みポインタの示すアドレスに書かれ、受信ＦＩＦＯ用書き込みポインタは「１」加算される。
【００２０】
予め設定された語数のデータが受信ＦＩＦＯ３に格納されると、ＭＰＵ１２１に読み出し要求が出される。ＭＰＵ１２１から受信データの読み出し要求が出力されると、ＦＩＦＯメモリ１においてレジスタ７の受信ＦＩＦＯ用読み出しポインタの示すアドレスから受信データが読み出されて受信データレジスタ１３に一旦格納され、読み出しポインタが「１」加算される。送信データレジスタ１３に格納されたデータは、内部バスインタフェース部２１、内部バス１２２を介してＭＰＵ１２１にパラレルに転送される。
【００２１】
内部から外部のシステムへデータを送信する場合の動作は以下のようである。ＭＰＵ１２１から出力されたデータが、内部バス１２２、内部バスインタフェース部２１を介して送信データレジスタ１４に与えられ、送信データが一旦書き込まれる。送信データレジスタ１４に書かれたデータは、ＦＩＦＯメモリ１における、レジスタ４の送信ＦＩＦＯ用書き込みポインタの指すアドレスに格納され、書き込みポインタが「１」加算される。
【００２２】
そして、予め設定された語数のデータが送信ＦＩＦＯ２に格納されると、レジスタ５の送信ＦＩＦＯ用読み出しポインタの指すアドレスから送信データが読み出され、読み出しポインタが「１」加算される。
【００２３】
ＦＩＦＯメモリ１から読み出された送信データは、パラレル／シリアル変換器１１でシリアルデータに変換された後、送信ポート９から外部へシリアルに出力される。
【００２４】
ここで、外部からの受信データの受信ＦＩＦＯ３への書きこみと、内部からの送信データの送信ＦＩＦＯ２への書きこみとが重複した場合には、外部から送られてきたデータが消失しないように受信データの受信ＦＩＦＯ３への書きこみが優先されるように動作する。同様に、送信データの送信ＦＩＦＯ２からの読み出しと受信データの受信ＦＩＦＯ３からの読み出しとが重複した場合には、外部から与えられた受信データの受信ＦＩＦＯ３からの読み出しが優先されるように動作する。
【００２５】
上述のように、本実施の形態では一つのＦＩＦＯメモリ１を送信ＦＩＦＯ２と受信ＦＩＦＯ３とで分割して使用し、それぞれの語数は送信ＦＩＦＯ２がレジスタ１７、１８における上限アドレス、下限アドレスで設定され、受信ＦＩＦＯ３がレジスタ１９、２０における上限アドレス、下限アドレスで設定される。これらの上限アドレスと下限アドレスは、システムの仕様に応じて最適な割り振りとなるように、予め内部バスインタフェース部２１を経由してＭＰＵ１２１が設定し、レジスタ１７〜２０に記憶させる。
【００２６】
従って、本実施の形態によれば、ＦＩＦＯメモリ１を送信ＦＩＦＯ２と受信ＦＩＦＯ３とで共用し、その構成語数をシステムの仕様に応じて可変とすることで、受信ポート８から受信されるデータ転送レートと送信ポート９から送信されるデータ転送レートとが不均衡な場合にも、ＦＩＦＯメモリの領域の無駄をなくすことができ、コスト低減に寄与することが可能である。
【００２７】
（２）第２の実施の形態
本発明の第２の実施の形態によるインタフェース回路について、図２を用いて説明する。本実施の形態は、送信ＦＩＦＯ２の語数と受信ＦＩＦＯ３の語数とを、送信ＦＩＦＯ２へのアクセス回数と受信ＦＩＦＯ３へのアクセス回数の相対的な差に従って動的に変化させるため、上記第１の実施の形態における構成に加えて、アップダウンカウンタ１０１及びデコーダ１０４をさらに備えている。このような構成により、送信ＦＩＦＯ２に書き込むためアクセスした回数の総和と、受信ＦＩＦＯ３に書き込むためアクセスした回数の総和との差に従って、それぞれのＦＩＦＯメモリ１の語数を動的に制御する。以下、本実施の形態における動作を詳述する。
【００２８】
アップダウンカウンタ１０１が、送信ＦＩＦＯ２への書き込みを指示する送信ＦＩＦＯ書き込み信号１０２と受信ＦＩＦＯへの書き込みを指示する受信ＦＩＦＯ書き込み信号１０３とを与えられ、一方を与えられたときはカウントアップ、他方を与えられたときはカウントダウンを行う。ここで、送信ＦＩＦＯ書き込み信号１０２は送信データレジスタ１４にデータが書き込まれると出力され、受信ＦＩＦＯ書き込み信号１０３は外部のシステム側から出力される。アップダウンカウンタ１０１のカウンタ値は、予め設定された最大値（上限アドレス）と最小値（下限アドレス）との範囲内で変動する。
【００２９】
デコーダ１０４は、このアップダウンカウンタ１０１のカウンタ値に基づいて、送信ＦＩＦＯ２の上限アドレス及び下限アドレス、受信ＦＩＦＯ３の上限アドレス及び下限アドレスをデコードし、対応するレジスタ１７〜２０に与えて保持させる。
【００３０】
外部から受信ポート８を介してシリアルデータを受信し、受信ＦＩＦＯ３に書き込み動作が行われるたびに、受信ＦＩＦＯ書き込み信号１０３がアップダウンカウンタ１０１に与えられ、例えばカウンタ値がカウントアップされる。逆に、ＭＰＵ１２１がデータを外部へ送信しようとして、送信ＦＩＦＯ２にデータの書き込み動作が行われるたびに、送信ＦＩＦＯ書き込み信号１０２がアップダウンカウンタ１０１に与えられ、カウンタ値がカウントダウンされる。これにより、アップダウンカウンタ１０１には送信のアクセス数の総和と受信のアクセス数の総和との差が記憶されることになる。デコーダ１０４がこのアップダウンカウンタのカウンタ値をデコードすることにより、送信ＦＩＦＯ２と受信ＦＩＦＯ３のそれぞれの上限アドレス、下限アドレスを決定する。
【００３１】
ここで、デコーダ１０４がカウンタ値をデコードして上限アドレス、下限アドレスを設定する一例を図３に示す。上述したように、カウンタ値が上限値「１１１１　１１１１」に達すると、受信ＦＩＦＯ３に書き込みが発生してもカウンタ値はこれ以上増加しない。逆に、カウンタ値が下限値「００００　００００」まで降下すると、送信ＦＩＦＯ２に書き込みが発生してもカウンタ値はこれより低くならない。
【００３２】
カウンタ値が「１１１１　１１１１〜００００　００００」の範囲内において、相対的に「１１１１　１１１１」に近い大きい値であるときは、受信ＦＩＦＯ３への書き込み数の方が送信ＦＩＦＯ２への書き込み数よりも多いので、相対的に受信ＦＩＦＯ３の語数をより大きく設定する。逆に、相対的に「００００　００００」に近い小さい値であるときは、受信ＦＩＦＯ３への書き込み数よりも送信ＦＩＦＯ２への書き込み数の方が多いので、相対的に送信ＦＩＦＯ２の語数をより大きく設定する。カウンタ値がほぼ中間の範囲「１００１　１１１１」にあるときは、アクセス数がほぼ同程度であるので送信ＦＩＦＯ２と受信ＦＩＦＯ３との語数を同じ値に設定する。
【００３３】
本実施の形態によれば、上記第１の実施の形態と同様に、送信データ用ＦＩＦＯと受信データＦＩＦＯとで一つのＦＩＦＯメモリ１を共用して構成語数を可変とすることで、受信の回数と送信の回数とが不均衡な場合にＦＩＦＯメモリ１の語数の無駄をなくすことができると共に、アクセスの状況に応じて動的に変化させることができるので、よりＦＩＦＯメモリの使用効率を向上させることができ、コストを低減させることが可能である。
【００３４】
（３）第３の実施の形態
本発明の第３の実施の形態について、図４を参照して説明する。
【００３５】
本実施の形態は、上記第１の実施の形態と第２の実施の形態とを併用したものに相当する。上記第１及び第２の実施の形態の構成に加えて、セレクタ１４１〜１４４を備えている。これらのセレクタ１４１〜１４４は、デコーダ１０４の出力側とレジスタ１７〜２０の入力側との間にそれぞれ設けられ、ＭＰＵ１２１からの制御信号に応じて切替動作が制御される。
【００３６】
上記第１の実施の形態と同様に動作するモードでは、セレクタ１４１〜１４４はデコーダ１０４とレジスタ１７〜２０との接続を分離し、システムに応じてＭＰＵ１２１が予め設定した上限アドレス及び下限アドレスが対応するレジスタ１７〜２０に与えられ保持される。以下の動作は、上述した第１の実施の形態におけるものと同様である。
【００３７】
上記第２の実施の形態と同様に動作するモードでは、セレクタ１４１〜１４４はデコーダ１０４とレジスタ１７〜２０とが接続される。そして、デコーダ１０４から出力された上限アドレス及び下限アドレスが対応するレジスタ１７〜２０に与えられ保持される。以下の動作は、上記第２の実施の形態におけるものと同様である。
【００３８】
このように、本実施の形態によれば、送信ＦＩＦＯ２と受信ＦＩＦＯ３のそれぞれの語数を予め設定する動作モードと、それぞれの語数をアクセス状況に応じて動的に変化させる動作モードとを選択することが可能であり、よりシステムの仕様に応じて柔軟に対処しＦＩＦＯメモリの使用効率を向上させることができる。
【００３９】
（４）第４の実施の形態
本発明の第４の実施の形態による半導体集積回路について、図５を用いて説明する。本実施の形態は、上記第１乃至第３の実施の形態によるインタフェース回路を内蔵した半導体集積回路に相当する。
【００４０】
この半導体集積回路３００は、ＭＰＵ３０１と、ユーザの仕様に応じて設計されるユーザロジック回路３０２とを備えている。ユーザロジック回路３０２には、内部パラレルバス３０６を介してＭＰＵ３０１に接続されたシリアルインタフェース回路３０３、パラレルインタフェース回路３０４、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｃｏｎｎｅｃｔ）インタフェース回路３０５が含まれている。
【００４１】
ここで、シリアルインタフェース回路３０３が、上記第１乃至第３の実施の形態によるインタフェース回路の構成を備えている。これにより、外部のシステムからこの半導体集積回路へのデータの送受信のアクセス頻度に応じて、シリアルインタフェース回路３０３が有するＦＩＦＯメモリの使用効率を向上させることができる。
【００４２】
（５）第５の実施の形態
本発明の第５の実施の形態による半導体集積回路について、図６を用いて説明する。本実施の形態は、上記第１乃至第３の実施の形態によるインタフェース回路を内蔵した半導体集積回路に相当する。
【００４３】
このデジタルテレビ用半導体集積回路４００は、ＭＰＵ４０１、ＭＰＵ４０１に内部パラレルバス４０７を介して接続されたグラフィック回路４０２、シリアルインタフェース回路４０３、パラレルインタフェース回路４０４、ＰＣＩインタフェース回路４０５、ＡＶデコーダ４０６を備えている。そして、シリアルインタフェース回路３０３が、上記第１乃至第３の実施の形態によるインタフェース回路の構成を有している。これにより、外部からのデータ送受信のアクセス頻度に応じて、シリアルインタフェース回路４０３に含まれるＦＩＦＯメモリの使用効率を向上させることが可能である。
【００４４】
上述した実施の形態は一例であり、本発明を限定するものではない。例えば、上記第２の実施の形態においてアクセス状況に応じて送信ＦＩＦＯと受信ＦＩＦＯの語数を動的に変化させる場合の図５に示されたデコード動作は一例であり、これに限らず任意に設定することができる。
【００４５】
また、上記実施の形態におけるＦＩＦＯメモリは、例えばフリップフロップ、あるいはＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等で構成してもよい。
【００４６】
【発明の効果】
以上説明したように、本発明のインタフェース回路及び半導体集積回路は、ＦＩＦＯメモリを送信データ用メモリ領域と受信データ用メモリ領域とに分割し、それぞれの語数をレジスタに設定することで、送受信の状況に適合するようにそれぞれの語数を可変とすることができるため、メモリ領域の使用効率を向上させコスト低減に寄与することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるインタフェース回路の構成を示すブロック。
【図２】本発明の第２の実施の形態によるインタフェース回路の構成を示すブロック図。
【図３】同インタフェース回路において、送受信の回数に基づいて送信ＦＩＦＯと受信ＦＩＦＯとの語数の設定の一例を示した説明図。図。
【図４】本発明の第３の実施の形態によるインタフェース回路の構成を示すブロック図。
【図５】上記第１乃至第３の実施の形態によるインタフェース回路を内蔵する本発明の第４の実施の形態による半導体集積回路の構成の一例を示すレイアウト図。
【図６】上記第１乃至第３の実施の形態によるインタフェース回路を内蔵する本発明の第５の実施の形態によるデジタルテレビ用半導体集積回路の構成の一例を示すレイアウト図。
【図７】従来のインタフェース回路の構成を示すブロック図。
【符号の説明】
１　ＦＩＦＯメモリ
２　送信ＦＩＦＯ
３　受信ＦＩＦＯ
４　送信ＦＩＦＯ書き込みポインタ用レジスタ
５　送信ＦＩＦＯ読み出しポインタ用レジスタ
６　受信ＦＩＦＯ書き込みポインタ用レジスタ
７　受信ＦＩＦＯ読み出しポインタ用レジスタ
８　受信ポート
９　送信ポート
１０　シリアル−パラレル変換回路
１１　パラレル−シリアル変換回路
１２　セレクタ
１３　受信データレジスタ
１４　送信データレジスタ
１５、１６　比較制御回路
１７　送信ＦＩＦＯの上限アドレス用レジスタ
１８　送信ＦＩＦＯの下限アドレス用レジスタ
１９　受信ＦＩＦＯの上限アドレス用レジスタ
２０　受信ＦＩＦＯの下限アドレス用レジスタ
２１　内部バスインタフェース部
１０１　アップダウンカウンタ
１０２　送信ＦＩＦＯ書き込み信号
１０３　受信ＦＩＦＯ書き込み信号
１０４　デコーダ
１２１、３０１、４０１　ＭＰＵ
１２２　内部バス
１４１〜１４４　セレクタ
１３０　インタフェース回路
３００、４００　半導体集積回路
３０２　ユーザロジック回路
３０３、４０３　シリアルインタフェース
３０４、４０４　パラレルインタフェース
３０５、４０５　ＰＣＩインタフェース
４０２　グラフィック回路
４０６　ＡＶデコーダ

Claims

外部シリアルバスと内部パラレルバスとの間に設けられたインタフェース回路において、
前記内部パラレルバスから与えられ前記外部シリアルバスへ送信するデータを格納するための送信データ用メモリ領域と、前記外部シリアルバスから与えられ前記内部パラレルバスへ受信するデータを格納するための受信データ用メモリ領域とを有するＦＩＦＯメモリと、
前記ＦＩＦＯメモリにおける前記送信データ用メモリ領域の語数と前記受信データ用メモリ領域の語数とを設定するレジスタと、
を備え、
前記ＦＩＦＯメモリにおける前記送信データ用メモリ領域の語数と前記受信データ用メモリ領域の語数とが可変であることを特徴とするインタフェース回路。
前記レジスタに格納された前記送信データ用メモリ領域の語数と前記受信データ用メモリ領域の語数とに基づいて、前記送信データ用メモリ領域に書き込みを行う時のアドレスを示す第１の書き込みポインタと、前記送信データ用メモリ領域から読み出しを行う時のアドレスを示す第１の読み出しポインタと、前記受信データ用メモリ領域に書き込みを行う時のアドレスを示す第２の書き込みポインタと、前記受信データ用メモリ領域から読み出しを行う時のアドレスを示す第２の読み出しポインタとを制御するポインタ制御部をさらに備えることを特徴とする請求項１記載のインタフェース回路。
前記第１の書き込みポインタを格納する第１のポインタレジスタと、前記第１の読み込みポインタを格納する第２のポインタレジスタと、前記第２の書き込みポインタを格納する第３のポインタレジスタと、前記第２の読み込みポインタを格納する第４のポインタレジスタとをさらに備え、
前記レジスタには、前記送信データ用メモリ領域の上限アドレスを格納する第１のアドレスレジスタと、前記送信データ用メモリ領域の下限アドレスを格納する第２のアドレスレジスタと、前記受信データ用メモリ領域の上限アドレスを格納する第３のアドレスレジスタと、前記受信データ用メモリ領域の下限アドレスを格納する第４のアドレスレジスタとが含まれ、
前記ポインタ制御部には、前記第１のポインタレジスタに格納された前記第１の書き込みポインタが前記第１のアドレスレジスタに格納された上限アドレスに到達すると、前記第２のアドレスレジスタに格納された下限アドレスにリセットし、前記第２のポインタレジスタに格納された前記第１の読み込みポインタが前記第１のアドレスレジスタに格納された上限アドレスに到達すると、前記第２のアドレスレジスタに格納された下限アドレスにリセットする第１の制御回路と、前記第３のポインタレジスタに格納された前記第２の書き込みポインタが前記第３のアドレスレジスタに格納された上限アドレスに到達すると、前記第４のアドレスレジスタに格納された下限アドレスにリセットし、前記第４のポインタレジスタに格納された前記第２の読み出しポインタが前記第３のアドレスレジスタに格納された上限アドレスに到達すると、前記第４のアドレスレジスタに格納された下限アドレスにリセットする第２の制御回路とが含まれることを特徴とする請求項２記載のインタフェース回路。
前記送信データ用メモリ領域への書き込み回数と、前記受信データ用メモリ領域への書き込み回数とを相対的に比較し、前記レジスタに設定される前記送信データ用メモリ領域の語数と前記受信データ用メモリ領域の語数とを動的に変化させる語数制御部をさらに備えることを特徴とする請求項１乃至３のいずれかに記載のインタフェース回路。
前記語数制御部には、
前記送信データ用メモリ領域への書き込み回数と前記受信データ用メモリ領域への書き込み回数とをカウントするカウンタと、
前記カウンタのカウンタ値に基づいて、前記レジスタに設定される前記送信データ用メモリ領域の語数と前記受信データ用メモリ領域の語数とを設定するデコーダと、
を含むことを特徴とする請求項４記載のインタフェース回路。
前記外部シリアルバスに接続された、請求項１乃至５のいずれかに記載の前記インタフェース回路と、
前記インタフェース回路と前記内部パラレルバスを介して接続された処理装置と、
を備えることを特徴とする半導体集積回路。
前記インタフェース回路は、前記デコーダの出力端子と前記レジスタの入力端子との間に設けられ、前記処理装置の制御によりオン／オフを制御されるセレクタをさらに備え、
前記処理装置が前記レジスタに前記送信データ用メモリ領域の語数と前記受信データ用メモリ領域の語数とを予め設定し、前記処理装置が前記セレクタをオフして前記デコーダと前記レジスタとを分離する第１の動作モードと、
前記処理装置が前記セレクタをオンして前記デコーダと前記レジスタとを接続し、前記デコーダが前記カウンタのカウンタ値に基づいて、前記レジスタに設定される前記送信データ用メモリ領域の語数と前記受信データ用メモリ領域の語数とを設定する第２の動作モードのいずれかを選択可能なことを特徴とする請求項６記載の半導体集積回路。