JP2004040942A - スイッチング電源装置 - Google Patents
スイッチング電源装置 Download PDFInfo
- Publication number
- JP2004040942A JP2004040942A JP2002196773A JP2002196773A JP2004040942A JP 2004040942 A JP2004040942 A JP 2004040942A JP 2002196773 A JP2002196773 A JP 2002196773A JP 2002196773 A JP2002196773 A JP 2002196773A JP 2004040942 A JP2004040942 A JP 2004040942A
- Authority
- JP
- Japan
- Prior art keywords
- switching
- switching element
- voltage
- transformer
- connection point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Dc-Dc Converters (AREA)
Abstract
【課題】デッドタイム生成用の回路を必要とせずに、常にゼロ電圧スイッチングを実現する。
【解決手段】可飽和トランスＳＴ１，ＳＴ２の飽和に伴ない、スイッチング素子ＦＥＴ１，ＦＥＴ２の制御端子（ゲート）に存在する駆動回路４の寄生容量を急速に放電させる。また、各スイッチング素子ＦＥＴ１，ＦＥＴ２のドレイン・ソース間の寄生容量Ｃｓ１，Ｃｓ２も充放電する。これにより、電力損失を極めて小さくできる。また、各可飽和トランスのリセット時にのみ、制御抵抗Ｒｃに励磁電流が流れる。そのため、各スイッチング素子ＦＥＴ１，ＦＥＴ２の制御に際しては、この制御抵抗Ｒｃを調整するだけでよく、回路構成を簡単にできる。
【選択図】 図１
【解決手段】可飽和トランスＳＴ１，ＳＴ２の飽和に伴ない、スイッチング素子ＦＥＴ１，ＦＥＴ２の制御端子（ゲート）に存在する駆動回路４の寄生容量を急速に放電させる。また、各スイッチング素子ＦＥＴ１，ＦＥＴ２のドレイン・ソース間の寄生容量Ｃｓ１，Ｃｓ２も充放電する。これにより、電力損失を極めて小さくできる。また、各可飽和トランスのリセット時にのみ、制御抵抗Ｒｃに励磁電流が流れる。そのため、各スイッチング素子ＦＥＴ１，ＦＥＴ２の制御に際しては、この制御抵抗Ｒｃを調整するだけでよく、回路構成を簡単にできる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチング素子のゼロ電圧スイッチングを実現するスイッチング電源装置に関する。
【０００２】
【発明が解決しようとする課題】
一般に、電源システムにおける共通の技術的課題とは、システムの小型化，高効率化，低ノイズ化，低コスト化、高信頼性化である。とりわけ、スイッチング電源装置の小型化のためには、スイッチング周波数を高くしてトランス，インダクタ，コンデンサなどの回路部品を小型化する必要がある。しかし、スイッチング周波数の増加に伴いスイッチングロスが増加すると共に、駆動回路の寄生容量の充放電に伴うスイッチングロスも増加する。そこでスイッチングロスを低減し、周波数を高周波化して装置を小型化、高効率化する技術手段としてスイッチング周波数を基本波とする共振回路を用いたスイッチング電源が数多く提案されている。
【０００３】
しかし、従来の電圧共振型スイッチング電源では、共振による電圧ストレスの増加に起因し、スイッチ素子の耐圧増加によるコストアップおよび高耐圧素子の内部抵抗増加によるオンロスの増加などが問題となる。また、電流共振型スイッチング電源では、ゼロ電流スイッチングによりスイッチングノイズが低減されるが、完全な電流共振状態では、スイッチ素子の寄生容量の充放電がハードスイッチングとなるため、周波数の高周波化に伴いスイッチングロスおよびスイッチングノイズが増加する。さらに、これらの電圧共振型および電流共振型スイッチング電源では、出力電圧の安定化を図るためにスイッチング素子を周波数制御する場合が多い。
【０００４】
一方、２個のＦＥＴスイッチング素子を交互にオンオフし、負荷を誘導性負荷にし、スイッチング素子の寄生容量を充放電する期間に、双方のスイッチング素子がオフになるデッドタイムを設けると、次にオンになるＦＥＴのボディダイオードにオン期間の始まる時点で回生電流が流れ、この期間のスイッチング素子の両端電圧をゼロにする。そして、この期間にゲート電圧をオンにすれば、ゼロ電圧スイッチングが実現されるスイッチング電源装置も提案されている。この方法では電圧波形は矩形波となり、スイッチング素子のパルス導通幅（ＰＷＭ）制御が可能となる。
【０００５】
しかし、ゼロ電圧スイッチングを実現するためには、常にオン期間の始まる時点でＦＥＴのボディーダイオードに回生電流が流れる程度に、トランスまたはフィルタのインダクタンスを小さくする必要があり、その結果、回路には大きな無効電流が流れ、スイッチング素子およびコンデンサのコンダクションロスが増加する。こうした回路の無効電流を少なくするために、新たに転流用のインダクタと半導体の補助スイッチを回路に追加し、次の主スイッチング素子がオンする前に補助スイッチをオンにすれば、主スイッチング素子はゼロ電圧スイッチングの状態でオンできるが、補助スイッチまではゼロ電圧スイッチングにすることはできず、結局は新たなノイズを発生する原因ともなる。また、補助スイッチのタイミング回路および駆動回路も必要となり、コスト的に問題となる。
【０００６】
本発明は、上記の課題に着目して成されたものであって、その目的は、デッドタイム生成用の回路を必要とせずに、常にゼロ電圧スイッチングを実現できるスイッチング電源装置を得ることにある。
【０００７】
【課題を解決するための手段】
本発明の請求項１のスイッチング電源装置は、直列接続された一対の電圧源と、 この一対の電圧源の両端間に直列接続される第１および第２のスイッチング素子と、前記第１および第２のスイッチング素子の駆動回路とからなり、前記一対の電圧源の接続点と、前記第１および第２のスイッチング素子の接続点との間に負荷が接続されると共に、前記駆動回路は、第１の可飽和トランスの一次巻線および第１のダイオードからなる直列回路と、第２の可飽和トランスの一次巻線および第２のダイオードからなる直列回路とを、前記一対の電圧源の接続点と前記第１および第２のスイッチング素子の接続点との間にそれぞれ接続し、前記第１の可飽和トランスの一次巻線および前記第１のダイオードの接続点と、前記第２の可飽和トランスの一次巻線および前記第２のダイオードの接続点との間に、制御抵抗を接続し、前記第１および第２の可飽和トランスの二次巻線を、それぞれ駆動巻線として前記第１および第２のスイッチング素子の制御端子に接続して構成され、前記第１の可飽和トランスは、飽和するまでは二次巻線から発生する電圧により前記第１のスイッチング素子のオン状態を保持し、飽和するとその飽和インダクタンスを利用して、前記第１のスイッチング素子の制御端子に蓄積される電荷を放電し、かつ前記第１および第２のスイッチング素子に存在する寄生容量を充放電させ、飽和が開放すると前記制御抵抗に励磁電流を流し、前記第２の可飽和トランスは、飽和するまでは二次巻線から発生する電圧により前記第２のスイッチング素子のオン状態を保持し、飽和するとその飽和インダクタンスを利用して、前記第２のスイッチング素子の制御端子に蓄積される電荷を放電し、かつ前記第１および第２のスイッチング素子に存在する寄生容量を充放電させ、飽和が開放すると前記制御抵抗に励磁電流を流すように構成したものである。
【０００８】
この場合、一方の電圧源から第１の飽和トランスの一次巻線に電圧が印加されると、第１の飽和トランスの磁心が飽和するまで第１のスイッチング素子をオンするに十分な電圧が二次巻線に発生する。やがて、第１の飽和トランスの磁心が飽和すると、第１の飽和トランスの飽和インダクタンスと第１のスイッチング素子の制御端子容量が共振して、第１のスイッチング素子の制御端子に蓄積した電荷が急速に放電し、この第１のスイッチング素子はターンオフする。さらには、可飽和トランスの飽和インダクタンスと第１および第２のスイッチング素子の寄生容量との間でも共振が生じ、第２のスイッチング素子はその両端間電圧がゼロの状態でターンオンできる。これは第２の飽和トランスについても同様で、第１のスイッチング素子はその両端間電圧がゼロの状態でターンオンできる。そして、これらの各スイッチング素子のオン・オフ動作に伴ない、各電圧源から負荷に交番電圧が供給される。
【０００９】
このように、各スイッチング素子の寄生容量を充放電するだけでなく、スイッチング素子の制御端子に存在する駆動回路の寄生容量も、可飽和トランスの飽和に伴ない急速に放電させることができるので、電力損失を極めて小さくできる。しかも、各可飽和トランスのリセット時にのみ、制御抵抗に励磁電流が流れるので、各スイッチング素子の制御に際しては、この制御抵抗を調整するだけでよく、回路構成を簡単にできる。したがって、デッドタイム生成用の回路を必要とせずに、常にゼロ電圧スイッチングを実現できる。
【００１０】
また本発明の請求項２におけるスイッチング電源装置は、前記制御抵抗を可変可能に構成したことを特徴とする。
【００１１】
制御抵抗を可変すると、各可飽和トランスのリセット磁束が変化し、各スイッチング素子のパルス幅を制御できる。したがって、例えば負荷電力に応じて制御抵抗を可変するフィードバック回路を設けると、負荷に安定した電力を供給できる。
【００１２】
また本発明の請求項３におけるスイッチング電源装置は、前記一対の電圧源の接続点と、前記第１および第２のスイッチング素子の接続点との間に主トランスの一次巻線を接続し、この主トランスの二次巻線に誘起される電圧を整流器で整流して前記負荷に供給する構成としたものである。
【００１３】
このようにすると、直流動作の負荷に対して高効率で所望の電力を供給することができる。
【００１４】
また本発明の請求項４におけるスイッチング電源装置は、前記主トランスの二次巻線と二次側コンデンサとの直列共振回路を接続して構成される。
【００１５】
この場合、負荷への出力電流が増加しても、トランスの二次巻線と二次側コンデンサとによる直列共振回路により、力率は改善され効率は低下しない。
【００１６】
【発明の実施形態】
以下、本発明におけるスイッチング電源装置の好ましい実施態様について、添付図面を参照しながら詳細に説明する。
【００１７】
図１〜図１３は、本発明の第１実施例を示す基本回路図で、１，２は入力電源（図示せず）からの直流入力電圧Ｅｉを印加する入力端子であって、この入力端子１，２間には、いずれもＭＯＳ型ＦＥＴからなる第１のスイッチング素子ＦＥＴ１と第２のスイッチング素子ＦＥＴ２の直列回路と、直流入力電圧Ｅｉの半分すなわち電圧Ｅｉ／２をその両端間に生成する同一特性のコンデンサＣ１，Ｃ２の直列回路がそれぞれ接続される。また、３はスイッチング素子ＦＥＴ１の発振起動用に接続された起動回路で、これは入力端子１，２間に接続される抵抗ＲｂとコンデンサＣｂとの直列回路と、アノードを抵抗ＲｂとコンデンサＣｂとの接続点に接続し、カソードをスイッチング素子ＦＥＴ１，ＦＥＴ２の接続点に接続したダイオードＤｂとにより構成される。図１では回路構成として明示していないが、スイッチング素子ＦＥＴ１，ＦＥＴ２のドレイン・ソース間には、ソースからドレインに向けて導通するボディダイオードＤｓ１，Ｄｓ２と、寄生容量Ｃｓ１，Ｃｓ２が、それぞれスイッチング素子ＦＥＴ１，ＦＥＴ２の特性として存在する。
【００１８】
４は、２個の可飽和トランスＳＴ１，ＳＴ２を備えたスイッチング素子ＦＥＴ１，ＦＥＴ２の駆動回路である。この駆動回路４は、カソードをスイッチング素子ＦＥＴ１，ＦＥＴ２の接続点に接続したダイオードＤ１と、アノードをスイッチング素子ＦＥＴ１，ＦＥＴ２の接続点に接続したダイオードＤ２と、ダイオードＤ１とアノードとダイオードＤ２のカソードとの間に接続した制御抵抗Ｒｃと、ダイオードＤ１と抵抗Ｒｃとの接続点に一次巻線Ｎｐ１のドット側端子を接続し、コンデンサＣ１，Ｃ２の接続点に一次巻線Ｎｐ１の非ドット側端子を接続した第１の可飽和トランスＳＴ１と、ダイオードＤ２と抵抗Ｒｃとの接続点にドット側端子を接続し、コンデンサＣ１，Ｃ２の接続点に非ドット側端子を接続した第２の可飽和トランスＳＴ２とにより構成される。そして、第１の可飽和トランスＳＴ１の二次巻線は、前記第１のスイッチング素子ＦＥＴ１のゲート駆動巻線Ｎｇ１として、非ドット側端子がスイッチング素子ＦＥＴ１のゲートに接続され、ドット側端子が起動回路３を構成する抵抗ＲｂとコンデンサＣｂとの接続点に接続される。また、第２の可飽和トランスＳＴ２の二次巻線は、前記第２のスイッチング素子ＦＥＴ２のゲート駆動巻線Ｎｇ２として、ドット側端子がスイッチング素子ＦＥＴ２のゲートに接続され、非ドット側端子がスイッチング素子ＦＥＴ２のソースに接続される。さらに負荷５は、スイッチング素子ＦＥＴ１，ＦＥＴ２の接続点と、コンデンサＣ１，Ｃ２の接続点との間に接続される。
【００１９】
図２は、可飽和トランスＳＴ１，ＳＴ２の磁束密度Ｂ（Ｂ１，Ｂ２）と磁界の強さＨ（Ｈ１，Ｈ２）との関係を示すグラフである。可飽和トランスＳＴ１，ＳＴ２は同一特性を有し、図２に示すように、ヒステリシス面積ができる限り小さい理想ヒステリシスループで表わされるものと仮定して使用する。Ｌｓ１，Ｌｓ２は可飽和トランスＳＴ１，ＳＴ２の飽和インダクタンスであって、この値を調整するのに、外付けの線形インダクタンス素子を直列に追加してもよい。図１に示す回路では、可飽和トランスＳＴ１，ＳＴ２の磁束がマイナーループＭＬで動作するようになっている。また、可飽和トランスＳＴ１，ＳＴ２が飽和していない状態のインダクタンスＬｍ１，Ｌｍ２は無限大になる。
【００２０】
前記第１の可飽和トランスＳＴ１は、直列に接続されたダイオードＤ１を通して駆動され、別のダイオードＤ２および抵抗Ｒｃを通してリセットされる。同様に、第２の可飽和トランスＳＴ２は、直列に接続されたダイオードＤ２を通して駆動され、別のダイオードＤ１および抵抗Ｒｃを通してリセットされる。その際、リセット期間のみ抵抗Ｒｃを通して励磁電流が流れるために、一次巻線Ｎｐ１，Ｎｐ２に加わる電圧は、駆動期間よりリセット期間の方が励磁電流と抵抗Ｒｃとの積による電圧降下分だけ低くなり、各可飽和トランスＳＴ１，ＳＴ２の磁束は駆動期間に移動する側に偏磁し、それぞれ駆動期間の後半に飽和する。つまり、各可飽和トランスＳＴ１，ＳＴ２における磁束のリセット量の制御は、抵抗Ｒｃを可変して簡単に行えるように構成されている。
【００２１】
次に、図３〜図６に示す各状態毎の等価回路と、図７に示す可飽和トランスＳＴ１，ＳＴ２のヒステリシスループとを参照しながら、上記構成における動作を説明する。
【００２２】
先ず電源が投入され、入力端子１，２間に所定の直流入力電圧Ｅｉが印加されると、起動回路３の抵抗Ｒｂを通してコンデンサＣｂが充電される。コンデンサＣｂの充電電圧は、可飽和トランスＳＴ１のゲート駆動巻線Ｎｇ１を経由してスイッチング素子ＦＥＴ１のゲートに加わり、スイッチング素子ＦＥＴ１のゲート閾値電圧に達すると、スイッチング素子ＦＥＴ１に電流が流れ、コンデンサＣ１の電圧、即ち、直流入力電圧Ｅｉの半分の電圧Ｅｉ／２が可飽和トランスＳＴ１の一次巻線Ｎｐ１に加わる。こうなると、磁気的に結合された一次巻線Ｎｐ１からゲート駆動巻線Ｎｇ１への正帰還により、スイッチング素子ＦＥＴ１のゲート電圧は更に上昇して、このスイッチング素子ＦＥＴ１は急速にターンオンし、可飽和トランスＳＴ１が飽和するまでスイッチング素子ＦＥＴ１のオン状態が保持される。 スイッチング素子ＦＥＴ１がオンで、可飽和トランスＳＴ１が飽和するまでの状態は、図３の状態１にて等価的に表わせる。この状態１では、コンデンサＣ１の端子電圧Ｅｉ／２が負荷５に印加され、負荷５の一方向に電流が流れる。また、そのときの各可飽和トランスＳＴ１，ＳＴ２は、図７に示すヒステリシスループの「１」に相当する部分で、それぞれの磁束密度Ｂ１，Ｂ２が変化している。
【００２３】
その後、可飽和トランスＳＴ１が飽和すると、ゲート駆動巻線Ｎｇ１のインピーダンスが極めて小さくなり、スイッチング素子ＦＥＴ１のゲート・ソース間容量とゲート駆動巻線Ｎｇ１の飽和インダクタンスＬｓ１が共振する。この共振によって、スイッチング素子ＦＥＴ１のゲート・ソース間容量の電荷が急速に放電され、スイッチング素子ＦＥＴ１のゲート・ソース間電圧が閾値電圧以下になり、スイッチング素子ＦＥＴ１はターンオフする。可飽和トランスＳＴ１の磁心が飽和してスイッチング素子ＦＥＴ１がターンオフする期間、飽和インダクタンスＬｓ１の電流は増加する。
【００２４】
スイッチング素子ＦＥＴ１がターンオフすると、別のスイッチング素子ＦＥＴ２はオフ状態にあるために、可飽和トランスＳＴ１を構成する一次巻線Ｎｐ１の飽和インダクタンスＬｓ１とスイッチング素子ＦＥＴ１，ＦＥＴ２が共振して、スイッチング素子ＦＥＴ１のドレイン・ソース間の寄生容量Ｃｓ１は充電される一方で、スイッチング素子ＦＥＴ２のドレイン・ソース間の寄生容量Ｃｓ２は放電される。こうなると、スイッチング素子ＦＥＴ１のドレイン・ソース間の電圧ＶＦＥＴ１はゼロから上昇してＥｉに達し、スイッチング素子ＦＥＴ２のドレイン・ソース間の電圧ＶＦＥＴ２はＥｉから下降してゼロになる。この後、可飽和トランスＳＴ１に残留するエネルギーはスイッチング素子ＦＥＴ２のボディダイオードＤｓ２を通して入力電源側に回生される。
【００２５】
可飽和トランスＳＴ１が飽和した状態は、図４の状態２にて等価的に表わせる。このときの各可飽和トランスＳＴ１，ＳＴ２は、図７に示すヒステリシスループの「２」に相当する部分で、それぞれの磁束密度Ｂ１，Ｂ２が変化している。この状態２は、詳しくはさらにスイッチング素子ＦＥＴ１のゲート・ソース間容量とゲート駆動巻線Ｎｇ１の飽和インダクタンスＬｓ１とによる共振期間と、一次巻線Ｎｐ１の飽和インダクタンスＬｓ１とスイッチング素子ＦＥＴ１，ＦＥＴ２の各寄生容量Ｃｓ１，Ｃｓ２とによる共振期間と、可飽和トランスＳＴ１の残留エネルギーの回生期間が存在する。
【００２６】
寄生容量Ｃｓ１，Ｃｓ２の充放電に伴ない、可飽和トランスＳＴ２の電圧極性が反転すると、ダイオードＤ１はオフする一方で、別のダイオードＤ２はオンする。可飽和トランスＳＴ１が飽和から開放された時点の状態は、図５の状態３にて等価的に表わせる。このときの各可飽和トランスＳＴ１，ＳＴ２は、図７に示すヒステリシスループの「３」に相当する部分に、その磁束密度Ｂ１，Ｂ２が位置している。
【００２７】
こうなると、可飽和トランスＳＴ２の一次巻線Ｎｐ２からゲート駆動巻線Ｎｇ２への正帰還により、スイッチング素子ＦＥＴ２のゲート・ソース間に正の電圧が加わって、スイッチング素子ＦＥＴ２がターンオンする。この時点では、既にスイッチング素子ＦＥＴ２のドレイン・ソース間電圧は寄生容量Ｃｓ２が放電していてゼロとなっているので、デッドタイム生成用の特別な回路を必要とせずに、常に自動的にゼロ電圧スイッチングが実現される。そして、スイッチング素子ＦＥＴ２のオン状態は、可飽和トランスＳＴ２が飽和するまで保持される。
【００２８】
このスイッチング素子ＦＥＴ２がオンで、可飽和トランスＳＴ２が飽和していない状態は、図６の状態４にて等価的に表わせる。この状態４では、コンデンサＣ２の端子電圧Ｅｉ／２が負荷５に印加され、状態１とは逆方向に負荷５への電流が流れる。
【００２９】
その後、可飽和トランスＳＴ２が飽和すると、ゲート駆動巻線Ｎｇ２のインピーダンスが極めて小さくなり、スイッチング素子ＦＥＴ２のゲート・ソース間容量とゲート駆動巻線Ｎｇ２の飽和インダクタンスＬｓ２との間で共振が生じる。この共振によって、スイッチング素子ＦＥＴ２のゲート・ソース間容量の電荷が急速に放電され、スイッチング素子ＦＥＴ２のゲート・ソース間電圧が閾値電圧以下になって、スイッチング素子ＦＥＴ２はターンオフする。可飽和トランスＳＴ２の磁心が飽和してスイッチング素子ＦＥＴ２がターンオフする期間、飽和インダクタンスＬｓ２の電流は増加する。
【００３０】
スイッチング素子ＦＥＴ２がターンオフすると、スイッチング素子ＦＥＴ１はオフ状態にあるため、一次巻線Ｎｐ２の飽和インダクタンスＬｓ２とスイッチング素子ＦＥＴ１，ＦＥＴ２が共振して、スイッチング素子ＦＥＴ２のドレイン・ソース間の寄生容量Ｃｓ２は充電される一方で、スイッチング素子ＦＥＴ１のドレイン・ソース間の寄生容量Ｃｓ１は放電される。すなわち、スイッチング素子ＦＥＴ２のドレイン・ソース間の電圧ＶＦＥＴ２はゼロから上昇してＥｉに達し、スイッチング素子ＦＥＴ１のドレイン・ソース間の電圧ＶＦＥＴ１はＥｉから下降してゼロになる。
【００３１】
この後、可飽和トランスＳＴ２に残留するエネルギーはスイッチング素子ＦＥＴ１のボディダイオードＤｓ１を通して入力電源側に回生される。寄生容量Ｃｓ１，Ｃｓ２の充放電に伴ない、可飽和トランスＳＴ１の電圧極性が反転すると、ダイオードＤ２はオフする一方で、別のダイオードＤ１はオンする。こうなると、可飽和トランスＳＴ２の一次巻線Ｎｐ２からゲート駆動巻線Ｎｇ２への正帰還により、スイッチング素子ＦＥＴ１のゲート・ソース間に正の電圧が加わって、スイッチング素子ＦＥＴ２がターンオンする。この時点では、既にスイッチング素子ＦＥＴ１のドレイン・ソース間電圧は寄生容量Ｃｓ１が放電していてゼロとなっている。その後は、上記一連の動作が繰り返されることになる。
【００３２】
次に、上記回路構成に基づく実験結果を図８以下で示す。図８は各部の波形で、トレース１はスイッチング素子ＦＥＴ１のドレイン・ソース間電圧（２００Ｖ／１ｄｉｖ），トレース２は可飽和トランスＳＴ１の一次巻線Ｎｐ１を流れる電流（５００ｍＡ／１ｄｉｖ），トレース３は可飽和トランスＳＴ１のゲート駆動巻線Ｎｇ１の電圧（２０Ｖ／１ｄｉｖ），トレース４は可飽和トランスＳＴ１のゲート駆動巻線Ｎｇ１を流れる電流（１Ａ／１ｄｉｖ）を表わしていて、横軸の時間は１μｓ／１ｄｉｖである。また、これらの波形で細点線は各々ゼロ点を表している。
【００３３】
ｔ１〜ｔ６は動作のタイミングを表しており、ｔ１からｔ２までは可飽和トランスＳＴ１が飽和していない駆動期間、すなわち前述の状態１を表わしている。この期間ｔ１〜ｔ２において、スイッチング素子ＦＥＴ１のゲート・ソース間には、図８のトレース３に示すように、コンデンサＣ１にて生成される電源電圧Ｅｉ／２のＮｇ１／Ｎｐ１倍の電圧が加わりオン状態が保持される。この時、可飽和トランスＳＴ１にはトレース２に示すように、数ｍＡ程度の励磁電流が流れるのみである。
【００３４】
ｔ２の時点で可飽和トランスＳＴ１が飽和すると、可飽和トランスＳＴ１のゲート駆動巻線Ｎｇ１の飽和インダクタンスＬｓ１と、スイッチング素子ＦＥＴ１のゲート・ソース間容量による共振が生じ、ｔ２からｔ３にかけてトレース４に示す様なスイッチング素子ＦＥＴ１のゲート・ソース間容量を放電する逆向きの電流が流れる。このためトレース３に示すように、スイッチング素子ＦＥＴ１のゲート・ソース電圧は急速に減少し、スイッチング素子ＦＥＴ１はカットオフするが、スイッチング素子ＦＥＴ１のドレイン・ソース間容量により、その時点ではスイッチング素子ＦＥＴ１のドレイン・ソース間電圧はゼロに保たれるので、ゼロ電圧ターンオフが実現される。
【００３５】
その後、一次巻線Ｎｐ１の飽和インダクタンスＬｓ１と、スイッチング素子ＦＥＴ１のドレイン・ソース間の寄生容量Ｃｓ１との共振により、スイッチング素子ＦＥＴ１のドレイン・ソース間の寄生容量Ｃｓ１を充電する電流と、スイッチング素子ＦＥＴ２のドレイン・ソース間の寄生容量Ｃｓ２を放電する電流が、トレース３に示すように、可飽和トランスＳＴ１の一次巻線Ｎｐ１を通して流れる。このため、スイッチング素子ＦＥＴ１のドレイン・ソース間電圧は穏やかに上昇し、ｔ４において電圧Ｅｉに達する。一方、この時点で別のスイッチング素子ＦＥＴ２のドレイン・ソース間電圧はゼロまで減少し、その後、可飽和トランスＳＴ１に残存する磁気エネルギーはスイッチング素子ＦＥＴ２のボディダイオードＤｓ２を通して電源側へ回生される。ｔ４において、スイッチング素子ＦＥＴ２のゲート駆動巻線Ｎｇ２の電圧波形のオンタイミングは、ゲート駆動巻線Ｎｇ１のｔ１に相当するが、この時点はボディダイオードＤｓ２を通して電源へ回生される期間になるので、スイッチング素子ＦＥＴ２のゼロ電圧ターンオンが実現される。
【００３６】
本実施例における回路の制御特性について説明すると、各スイッチング素子ＦＥＴ１，ＦＥＴ２のオン期間は、半サイクル前における可飽和トランスＳＴ１，ＳＴ２の磁心のリセット量で決定される。したがって、専用のパルス発生用の回路を使用しなくても、各可飽和トランスＳＴ１，ＳＴ２の磁心のリセット量を制御するだけで、各スイッチング素子ＦＥＴ１，ＦＥＴ２に対するパルス周波数制御（ＰＦＭ）やパルス導通幅制御（ＰＷＭ）が可能である。
【００３７】
ここでは、上記リセット量の制御の一例として、制御抵抗Ｒｃを変化させてＰＦＭ制御を行う場合を示す。各スイッチング素子ＦＥＴ１，ＦＥＴ２の駆動時において、例えば一方の可飽和トランスＳＴ１の一次巻線Ｎｐ１には、コンデンサＣ１の両端に発生する電源電圧Ｅｉ／２がダイオードＤ１を通して加えられる。これに対し、可飽和トランスＳＴ１の磁心のリセット時において、その一次巻線Ｎｐ１には、ダイオードＤ２および制御抵抗Ｒｃを通して電圧が加えられる。ここで、可飽和トランスＳＴ１の磁心が飽和していない時点では、一次巻線Ｎｐ１に数ｍＡ程度の励磁電流が流れる。このため、可飽和トランスＳＴ１の駆動期間に比べリセット期間では励磁電流と制御抵抗Ｒｃの積で求まる電圧降下の分だけ、一次巻線Ｎｐ１に加わる電圧が低くなるので、制御抵抗Ｒｃを可変にすればリセット磁束が変化し、したがって、各スイッチング素子ＦＥＴ１，ＦＥＴ２のパルス幅を制御できる。図９は、制御抵抗Ｒｃに対するスイッチング素子ＦＥＴ１，ＦＥＴ２の発振周波数の関係を示す。各スイッチング素子ＦＥＴ１，ＦＥＴ２のゲートに与えられる電圧波形は、５０％の矩形波となる。
【００３８】
次に、本回路におけるパワーロスとノイズの関係について考察する。図１０は、外部駆動によるハードスイッチングの場合の、無負荷時におけるスイッチング素子のドレイン・ソース間電圧（上段：１００Ｖ／１ｄｉｖ）と、ドレイン・ソース間電流（下段：２Ａ／１ｄｉｖ）の各波形を示している。なお、横軸の時間は２μｓ／１ｄｉｖである。
【００３９】
この図１０に示すように、十分なデッドタイムを設けても、スイッチング素子がターンオンする時の寄生容量の充放電のために、２０Ａ程度のサージ電流が流れ、無負荷時に制御駆動電力を含めて４０Ｗ程度のパワーロスが生じる。
【００４０】
図１１は、線形インダクタを負荷側に接続した時の、スイッチング素子のドレイン・ソース間電圧（上段）と、ドレイン・ソース間電流（下段）の各波形を示している。なお、横軸の時間は２μｓ／１ｄｉｖである。
【００４１】
この場合、無効電流によりソフトスイッチングが実現され、制御駆動電力を含めたパワーロスを１６Ｗ程度まで減少させることができる。さらに、本実施例におけるインパルス転流回路を使用した場合、転流時のみのパルス状の無効電流によりソフトスイッチングが実現されるために、制御駆動電力を含めたパワーロスを１．５Ｗ程度まで減少できる。
【００４２】
図１２は、図１の回路を直列共振コンバータ回路に応用させた変形例を示す回路図である。なお、同図において起動回路３は省略されている。ここでは負荷５に直流電圧を供給するために、スイッチング素子ＦＥＴ１，ＦＥＴ２の接続点と、コンデンサＣ１，Ｃ２の接続点との間に主トランスＴ１の一次巻線を接続し、この主トランスＴ１の二次巻線に誘起された電圧を整流器であるブリッジダイオードＤ１１〜Ｄ１４により整流する構成を有している。
【００４３】
この図１２の回路では、主トランスＴ１のギャップをなくして理想トランスに近い状態で使用することができる。但し、負荷５への出力電流が増加すると、主トランスＴ１の漏インダクタンスにより出力電圧が低下し、力率が悪くなり効率も低下する。この問題は、図１２に示すように、トランスＴ１の二次巻線と二次側コンデンサＣ１１との直列共振回路と併用することにより解決される。その場合の各部の波形図を図１３に示す。同図において、上段はトランスＴ１の一次巻線の電圧波形（１００Ｖ／１ｄｉｖ）、中段はトランスＴ１の一次巻線の電流波形（５Ａ／１ｄｉｖ）、下段はトランスＴ１の二次巻線の電流波形（５Ａ／１ｄｉｖ）を示す。この図からも明らかなように、トランスＴ１の一次巻線および二次巻線の電流波形は、略正弦波状である。この回路では、主トランスＴ１に対しＡＣ２００Ｖ入力，出力ＤＣ５０Ｖ，２ｋＷで、９５％以上の効率を得ることができる。
【００４４】
このように、本実施例においては、例えば通信システム用バッテリー充電ユニットの高効率化，小型化，低コスト化を図る目的で、飽和インダクタ（可飽和トランスＳＴ１，ＳＴ２）を用いたインパルス共振ソフトスイッチングによる新しい自励型コンバータ回路を提案した。とりわけこの提案回路では、メインスイッチ（スイッチング素子ＦＥＴ１，ＦＥＴ２）の寄生容量Ｃｓ１，Ｃｓ２のみならず、メインスイッチのゲート・ソース間に存在する駆動回路４の寄生容量も、飽和インダクタと駆動回路４の寄生容量とのインパルス共振により充放電されるため、電力損失が極めて小さい。また、メインスイッチへの制御，絶縁駆動，デッドタイム制御が、可飽和トランスＳＴ１，ＳＴ２のみで行われるため回路構成が簡単である。さらに、図１２に示すような簡単に各種コンバータ回路に応用できる。なお、そうした応用は、図１２に示す回路構成に限定されない。
【００４５】
本実施例のスイッチング電源装置は、コンデンサＣ１，Ｃ２により構成される直列接続された一対の電圧源と、この一対のコンデンサＣ１，Ｃ２の両端間に直列接続される第１および第２のスイッチング素子ＦＥＴ１，ＦＥＴ２と、第１および第２のスイッチング素子ＦＥＴ１，ＦＥＴ２の駆動回路４とにより構成され、コンデンサＣ１，Ｃ２の接続点と、第１および第２のスイッチング素子ＦＥＴ１，ＦＥＴ２の接続点との間に負荷５が接続される。また駆動回路４は、第１の可飽和トランスＳＴ１の一次巻線Ｎｐ１および第１のダイオードＤ１からなる直列回路と、第２の可飽和トランスＳＴ２の一次巻線Ｎｐ２および第２のダイオードＤ２からなる直列回路とを、コンデンサＣ１，Ｃ２の接続点と第１および第２のスイッチング素子ＦＥＴ１，ＦＥＴ２の接続点との間にそれぞれ接続し、第１の可飽和トランスＳＴ１の一次巻線および第１のダイオードＤ１の接続点と、第２の可飽和トランスＳＴ２の一次巻線および第２のダイオードＤ２の接続点との間に制御抵抗Ｒｃを接続し、第１および第２の可飽和トランスＳＴ１，ＳＴ２の二次巻線を、それぞれ駆動巻線Ｎｇ１，Ｎｇ２として第１および第２のスイッチング素子ＦＥＴ１，ＦＥＴ２の制御端子であるゲートに接続して構成される。そして、第１の可飽和トランスＳＴ１は、飽和するまでは駆動巻線Ｎｇ１から発生する電圧により第１のスイッチング素子ＦＥＴ１のオン状態を保持し、飽和するとその飽和インダクタンスＬｓ１を利用して、第１のスイッチング素子ＦＥＴ１のゲートに蓄積される電荷を放電し、かつ第１および第２のスイッチング素子ＦＥＴ１，ＦＥＴ２に存在する寄生容量Ｃｓ１，Ｃｓ２を充放電させ、飽和が開放すると制御抵抗Ｒｃに励磁電流を流し、同様に第２の可飽和トランスＳＴ２は、飽和するまでは駆動巻線Ｎｇ２から発生する電圧により第２のスイッチング素子ＦＥＴ２のオン状態を保持し、飽和するとその飽和インダクタンスＬｓ２を利用して、第２のスイッチング素子ＦＥＴ２のゲートに蓄積される電荷を放電し、かつ第１および第２のスイッチング素子ＦＥＴ１，ＦＥＴ２に存在する寄生容量Ｃｓ１，Ｃｓ２を充放電させ、飽和が開放すると制御抵抗Ｒｃに励磁電流を流すように構成される。
【００４６】
この場合、一方の電圧源から第１の飽和トランスＳＴ１の一次巻線Ｎｐ１に電圧が印加されると、第１の飽和トランスＳＴ１の磁心が飽和するまで第１のスイッチング素子ＦＥＴ１をオンするに十分な電圧が二次巻線である駆動巻線Ｎｇ１に発生する。やがて、第１の飽和トランスＳＴ１の磁心が飽和すると、第１の飽和トランスＳＴ１の飽和インダクタンスＬｓ１と第１のスイッチング素子ＦＥＴ１のゲート容量が共振して、第１のスイッチング素子ＦＥＴ１のゲートに蓄積した電荷が急速に放電し、この第１のスイッチング素子ＦＥＴ１はターンオフする。さらには、可飽和トランスＳＴ１の飽和インダクタンスＬｓ１と第１および第２のスイッチング素子ＦＥＴ１，ＦＥＴ２の寄生容量Ｃｓ１，Ｃｓ２との間でも共振が生じ、第２のスイッチング素子ＦＥＴ２はその両端間電圧がゼロの状態でターンオンできる。これは第２の飽和トランスＦＥＴ２についても同様で、第１のスイッチング素子ＦＥＴ１はその両端間電圧がゼロの状態でターンオンできる。そして、これらの各スイッチング素子ＦＥＴ１，ＦＥＴ２のオン・オフ動作に伴ない、各コンデンサＣ１，Ｃ２から負荷５に交番電圧が供給される。
【００４７】
このように、各スイッチング素子ＦＥＴ１，ＦＥＴ２のドレイン・ソース間の寄生容量Ｃｓ１，Ｃｓ２を充放電するだけでなく、スイッチング素子ＦＥＴ１，ＦＥＴ２の制御端子（ゲート）に存在する駆動回路４の寄生容量も、可飽和トランスＳＴ１，ＳＴ２の飽和に伴ない急速に放電させることができるので、電力損失を極めて小さくできる。しかも、各可飽和トランスＳＴ１，ＳＴ２のリセット時にのみ、制御抵抗Ｒｃに励磁電流が流れるので、各スイッチング素子ＦＥＴ１，ＦＥＴ２の制御に際しては、この制御抵抗Ｒｃを調整するだけでよく、回路構成を簡単にできる。したがって、デッドタイム生成用の回路を必要とせずに、常にゼロ電圧スイッチングを実現できる。
【００４８】
またその場合は、制御抵抗Ｒｃを可変可能に構成するのが好ましい。制御抵抗Ｒｃを可変すると、各可飽和トランスＳＴ１，ＳＴ２のリセット磁束が変化し、各スイッチング素子ＦＥＴ１，ＦＥＴ２のパルス幅を制御できる。したがって、例えば負荷電力に応じて制御抵抗Ｒｃを可変するフィードバック回路を設けると、負荷５に安定した電力を供給できる。
【００４９】
また本実施例では、図１２の回路図に示すように、一対のコンデンサＣ１，Ｃ２の接続点と、第１および第２のスイッチング素子ＦＥＴ１，ＦＥＴ２の接続点との間に、主トランスＴ１の一次巻線を接続し、この主トランスＴ１の二次巻線に誘起される電圧を整流器であるブリッジダイオードＤ１１〜Ｄ１４で整流して、負荷５に供給する構成を採用している。このようにすると、直流動作の負荷５に対して高効率で所望の電力を供給することができる。
【００５０】
そしてこの場合は、主トランスＴ１の二次巻線と二次側コンデンサＣ１１との直列共振回路を接続して構成するのが好ましい。こうすれば、負荷５への出力電流が増加しても、主トランスＴ１の二次巻線と二次側コンデンサＣ１１とによる直列共振回路により、力率は改善され、ＤＣ／ＤＣコンバータ回路としての効率は低下しない。
【００５１】
なお、本発明は上記実施例に限定されるものではなく、種々の変形が可能である。例えば第１および第２のスイッチング素子は、実施例のようなＭＯＳ型ＦＥＴに限定されるものではない。また、コンデンサＣ１，Ｃ２を直流電源に置換えてもよい。
【００５２】
【発明の効果】
本発明の請求項１では、デッドタイム生成用の回路を必要とせずに、常にゼロ電圧スイッチングを実現できるスイッチング電源装置を提供できる。
【００５３】
本発明の請求項２のスイッチング電源装置では、制御抵抗を可変することで、各スイッチング素子のパルス幅を制御できる。
【００５４】
本発明の請求項３のスイッチング電源装置では、特に直流動作の負荷に対して高効率で所望の電力を供給できる。
【００５５】
本発明の請求項４のスイッチング電源装置では、負荷への出力電流が増加しても、力率を改善して効率の低下を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すスイッチング電源装置のブロック構成図である。
【図２】同上各可飽和トランスの磁束密度と磁界の強さとの関係を示すグラフである。
【図３】同上状態１の等価回路を示す回路図である。
【図４】同上状態２の等価回路を示す回路図である。
【図５】同上状態３の等価回路を示す回路図である。
【図６】同上状態４の等価回路を示す回路図である。
【図７】同上第１および第２の可飽和トランスのヒステリシスループ上での変化を示すグラフである。
【図８】同上図１における各部の波形図である。
【図９】同上制御抵抗と発振周波数との関係を示すグラフである。
【図１０】外部駆動によるハードスイッチングの場合の、無負荷時におけるスイッチング素子のドレイン・ソース間電圧およびドレイン・ソース間電流を示す波形図である。
【図１１】同上線形インダクタを負荷側に接続した時の、スイッチング素子のドレイン・ソース間電圧およびドレイン・ソース間電流を示す波形図である。
【図１２】同上図１の回路を直列共振コンバータ回路に応用させた変形例を示す回路図である。
【図１３】同上図１２の直列共振コンバータ回路における各部の波形図である。
【符号の説明】
４ 駆動回路
５ 負荷
Ｃ１１ 二次側コンデンサ
Ｃ１，Ｃ２ コンデンサ（電圧源）
Ｄ１１〜Ｄ１４ ブリッジダイオード（整流器）
Ｄ１ 第１のダイオード
Ｄ２ 第２のダイオード
ＦＥＴ１ 第１のスイッチング素子
ＦＥＴ２ 第２のスイッチング素子
ＳＴ１ 第１の可飽和トランス
ＳＴ２ 第２の可飽和トランス
Ｔ１ 主トランス
【発明の属する技術分野】
本発明は、スイッチング素子のゼロ電圧スイッチングを実現するスイッチング電源装置に関する。
【０００２】
【発明が解決しようとする課題】
一般に、電源システムにおける共通の技術的課題とは、システムの小型化，高効率化，低ノイズ化，低コスト化、高信頼性化である。とりわけ、スイッチング電源装置の小型化のためには、スイッチング周波数を高くしてトランス，インダクタ，コンデンサなどの回路部品を小型化する必要がある。しかし、スイッチング周波数の増加に伴いスイッチングロスが増加すると共に、駆動回路の寄生容量の充放電に伴うスイッチングロスも増加する。そこでスイッチングロスを低減し、周波数を高周波化して装置を小型化、高効率化する技術手段としてスイッチング周波数を基本波とする共振回路を用いたスイッチング電源が数多く提案されている。
【０００３】
しかし、従来の電圧共振型スイッチング電源では、共振による電圧ストレスの増加に起因し、スイッチ素子の耐圧増加によるコストアップおよび高耐圧素子の内部抵抗増加によるオンロスの増加などが問題となる。また、電流共振型スイッチング電源では、ゼロ電流スイッチングによりスイッチングノイズが低減されるが、完全な電流共振状態では、スイッチ素子の寄生容量の充放電がハードスイッチングとなるため、周波数の高周波化に伴いスイッチングロスおよびスイッチングノイズが増加する。さらに、これらの電圧共振型および電流共振型スイッチング電源では、出力電圧の安定化を図るためにスイッチング素子を周波数制御する場合が多い。
【０００４】
一方、２個のＦＥＴスイッチング素子を交互にオンオフし、負荷を誘導性負荷にし、スイッチング素子の寄生容量を充放電する期間に、双方のスイッチング素子がオフになるデッドタイムを設けると、次にオンになるＦＥＴのボディダイオードにオン期間の始まる時点で回生電流が流れ、この期間のスイッチング素子の両端電圧をゼロにする。そして、この期間にゲート電圧をオンにすれば、ゼロ電圧スイッチングが実現されるスイッチング電源装置も提案されている。この方法では電圧波形は矩形波となり、スイッチング素子のパルス導通幅（ＰＷＭ）制御が可能となる。
【０００５】
しかし、ゼロ電圧スイッチングを実現するためには、常にオン期間の始まる時点でＦＥＴのボディーダイオードに回生電流が流れる程度に、トランスまたはフィルタのインダクタンスを小さくする必要があり、その結果、回路には大きな無効電流が流れ、スイッチング素子およびコンデンサのコンダクションロスが増加する。こうした回路の無効電流を少なくするために、新たに転流用のインダクタと半導体の補助スイッチを回路に追加し、次の主スイッチング素子がオンする前に補助スイッチをオンにすれば、主スイッチング素子はゼロ電圧スイッチングの状態でオンできるが、補助スイッチまではゼロ電圧スイッチングにすることはできず、結局は新たなノイズを発生する原因ともなる。また、補助スイッチのタイミング回路および駆動回路も必要となり、コスト的に問題となる。
【０００６】
本発明は、上記の課題に着目して成されたものであって、その目的は、デッドタイム生成用の回路を必要とせずに、常にゼロ電圧スイッチングを実現できるスイッチング電源装置を得ることにある。
【０００７】
【課題を解決するための手段】
本発明の請求項１のスイッチング電源装置は、直列接続された一対の電圧源と、 この一対の電圧源の両端間に直列接続される第１および第２のスイッチング素子と、前記第１および第２のスイッチング素子の駆動回路とからなり、前記一対の電圧源の接続点と、前記第１および第２のスイッチング素子の接続点との間に負荷が接続されると共に、前記駆動回路は、第１の可飽和トランスの一次巻線および第１のダイオードからなる直列回路と、第２の可飽和トランスの一次巻線および第２のダイオードからなる直列回路とを、前記一対の電圧源の接続点と前記第１および第２のスイッチング素子の接続点との間にそれぞれ接続し、前記第１の可飽和トランスの一次巻線および前記第１のダイオードの接続点と、前記第２の可飽和トランスの一次巻線および前記第２のダイオードの接続点との間に、制御抵抗を接続し、前記第１および第２の可飽和トランスの二次巻線を、それぞれ駆動巻線として前記第１および第２のスイッチング素子の制御端子に接続して構成され、前記第１の可飽和トランスは、飽和するまでは二次巻線から発生する電圧により前記第１のスイッチング素子のオン状態を保持し、飽和するとその飽和インダクタンスを利用して、前記第１のスイッチング素子の制御端子に蓄積される電荷を放電し、かつ前記第１および第２のスイッチング素子に存在する寄生容量を充放電させ、飽和が開放すると前記制御抵抗に励磁電流を流し、前記第２の可飽和トランスは、飽和するまでは二次巻線から発生する電圧により前記第２のスイッチング素子のオン状態を保持し、飽和するとその飽和インダクタンスを利用して、前記第２のスイッチング素子の制御端子に蓄積される電荷を放電し、かつ前記第１および第２のスイッチング素子に存在する寄生容量を充放電させ、飽和が開放すると前記制御抵抗に励磁電流を流すように構成したものである。
【０００８】
この場合、一方の電圧源から第１の飽和トランスの一次巻線に電圧が印加されると、第１の飽和トランスの磁心が飽和するまで第１のスイッチング素子をオンするに十分な電圧が二次巻線に発生する。やがて、第１の飽和トランスの磁心が飽和すると、第１の飽和トランスの飽和インダクタンスと第１のスイッチング素子の制御端子容量が共振して、第１のスイッチング素子の制御端子に蓄積した電荷が急速に放電し、この第１のスイッチング素子はターンオフする。さらには、可飽和トランスの飽和インダクタンスと第１および第２のスイッチング素子の寄生容量との間でも共振が生じ、第２のスイッチング素子はその両端間電圧がゼロの状態でターンオンできる。これは第２の飽和トランスについても同様で、第１のスイッチング素子はその両端間電圧がゼロの状態でターンオンできる。そして、これらの各スイッチング素子のオン・オフ動作に伴ない、各電圧源から負荷に交番電圧が供給される。
【０００９】
このように、各スイッチング素子の寄生容量を充放電するだけでなく、スイッチング素子の制御端子に存在する駆動回路の寄生容量も、可飽和トランスの飽和に伴ない急速に放電させることができるので、電力損失を極めて小さくできる。しかも、各可飽和トランスのリセット時にのみ、制御抵抗に励磁電流が流れるので、各スイッチング素子の制御に際しては、この制御抵抗を調整するだけでよく、回路構成を簡単にできる。したがって、デッドタイム生成用の回路を必要とせずに、常にゼロ電圧スイッチングを実現できる。
【００１０】
また本発明の請求項２におけるスイッチング電源装置は、前記制御抵抗を可変可能に構成したことを特徴とする。
【００１１】
制御抵抗を可変すると、各可飽和トランスのリセット磁束が変化し、各スイッチング素子のパルス幅を制御できる。したがって、例えば負荷電力に応じて制御抵抗を可変するフィードバック回路を設けると、負荷に安定した電力を供給できる。
【００１２】
また本発明の請求項３におけるスイッチング電源装置は、前記一対の電圧源の接続点と、前記第１および第２のスイッチング素子の接続点との間に主トランスの一次巻線を接続し、この主トランスの二次巻線に誘起される電圧を整流器で整流して前記負荷に供給する構成としたものである。
【００１３】
このようにすると、直流動作の負荷に対して高効率で所望の電力を供給することができる。
【００１４】
また本発明の請求項４におけるスイッチング電源装置は、前記主トランスの二次巻線と二次側コンデンサとの直列共振回路を接続して構成される。
【００１５】
この場合、負荷への出力電流が増加しても、トランスの二次巻線と二次側コンデンサとによる直列共振回路により、力率は改善され効率は低下しない。
【００１６】
【発明の実施形態】
以下、本発明におけるスイッチング電源装置の好ましい実施態様について、添付図面を参照しながら詳細に説明する。
【００１７】
図１〜図１３は、本発明の第１実施例を示す基本回路図で、１，２は入力電源（図示せず）からの直流入力電圧Ｅｉを印加する入力端子であって、この入力端子１，２間には、いずれもＭＯＳ型ＦＥＴからなる第１のスイッチング素子ＦＥＴ１と第２のスイッチング素子ＦＥＴ２の直列回路と、直流入力電圧Ｅｉの半分すなわち電圧Ｅｉ／２をその両端間に生成する同一特性のコンデンサＣ１，Ｃ２の直列回路がそれぞれ接続される。また、３はスイッチング素子ＦＥＴ１の発振起動用に接続された起動回路で、これは入力端子１，２間に接続される抵抗ＲｂとコンデンサＣｂとの直列回路と、アノードを抵抗ＲｂとコンデンサＣｂとの接続点に接続し、カソードをスイッチング素子ＦＥＴ１，ＦＥＴ２の接続点に接続したダイオードＤｂとにより構成される。図１では回路構成として明示していないが、スイッチング素子ＦＥＴ１，ＦＥＴ２のドレイン・ソース間には、ソースからドレインに向けて導通するボディダイオードＤｓ１，Ｄｓ２と、寄生容量Ｃｓ１，Ｃｓ２が、それぞれスイッチング素子ＦＥＴ１，ＦＥＴ２の特性として存在する。
【００１８】
４は、２個の可飽和トランスＳＴ１，ＳＴ２を備えたスイッチング素子ＦＥＴ１，ＦＥＴ２の駆動回路である。この駆動回路４は、カソードをスイッチング素子ＦＥＴ１，ＦＥＴ２の接続点に接続したダイオードＤ１と、アノードをスイッチング素子ＦＥＴ１，ＦＥＴ２の接続点に接続したダイオードＤ２と、ダイオードＤ１とアノードとダイオードＤ２のカソードとの間に接続した制御抵抗Ｒｃと、ダイオードＤ１と抵抗Ｒｃとの接続点に一次巻線Ｎｐ１のドット側端子を接続し、コンデンサＣ１，Ｃ２の接続点に一次巻線Ｎｐ１の非ドット側端子を接続した第１の可飽和トランスＳＴ１と、ダイオードＤ２と抵抗Ｒｃとの接続点にドット側端子を接続し、コンデンサＣ１，Ｃ２の接続点に非ドット側端子を接続した第２の可飽和トランスＳＴ２とにより構成される。そして、第１の可飽和トランスＳＴ１の二次巻線は、前記第１のスイッチング素子ＦＥＴ１のゲート駆動巻線Ｎｇ１として、非ドット側端子がスイッチング素子ＦＥＴ１のゲートに接続され、ドット側端子が起動回路３を構成する抵抗ＲｂとコンデンサＣｂとの接続点に接続される。また、第２の可飽和トランスＳＴ２の二次巻線は、前記第２のスイッチング素子ＦＥＴ２のゲート駆動巻線Ｎｇ２として、ドット側端子がスイッチング素子ＦＥＴ２のゲートに接続され、非ドット側端子がスイッチング素子ＦＥＴ２のソースに接続される。さらに負荷５は、スイッチング素子ＦＥＴ１，ＦＥＴ２の接続点と、コンデンサＣ１，Ｃ２の接続点との間に接続される。
【００１９】
図２は、可飽和トランスＳＴ１，ＳＴ２の磁束密度Ｂ（Ｂ１，Ｂ２）と磁界の強さＨ（Ｈ１，Ｈ２）との関係を示すグラフである。可飽和トランスＳＴ１，ＳＴ２は同一特性を有し、図２に示すように、ヒステリシス面積ができる限り小さい理想ヒステリシスループで表わされるものと仮定して使用する。Ｌｓ１，Ｌｓ２は可飽和トランスＳＴ１，ＳＴ２の飽和インダクタンスであって、この値を調整するのに、外付けの線形インダクタンス素子を直列に追加してもよい。図１に示す回路では、可飽和トランスＳＴ１，ＳＴ２の磁束がマイナーループＭＬで動作するようになっている。また、可飽和トランスＳＴ１，ＳＴ２が飽和していない状態のインダクタンスＬｍ１，Ｌｍ２は無限大になる。
【００２０】
前記第１の可飽和トランスＳＴ１は、直列に接続されたダイオードＤ１を通して駆動され、別のダイオードＤ２および抵抗Ｒｃを通してリセットされる。同様に、第２の可飽和トランスＳＴ２は、直列に接続されたダイオードＤ２を通して駆動され、別のダイオードＤ１および抵抗Ｒｃを通してリセットされる。その際、リセット期間のみ抵抗Ｒｃを通して励磁電流が流れるために、一次巻線Ｎｐ１，Ｎｐ２に加わる電圧は、駆動期間よりリセット期間の方が励磁電流と抵抗Ｒｃとの積による電圧降下分だけ低くなり、各可飽和トランスＳＴ１，ＳＴ２の磁束は駆動期間に移動する側に偏磁し、それぞれ駆動期間の後半に飽和する。つまり、各可飽和トランスＳＴ１，ＳＴ２における磁束のリセット量の制御は、抵抗Ｒｃを可変して簡単に行えるように構成されている。
【００２１】
次に、図３〜図６に示す各状態毎の等価回路と、図７に示す可飽和トランスＳＴ１，ＳＴ２のヒステリシスループとを参照しながら、上記構成における動作を説明する。
【００２２】
先ず電源が投入され、入力端子１，２間に所定の直流入力電圧Ｅｉが印加されると、起動回路３の抵抗Ｒｂを通してコンデンサＣｂが充電される。コンデンサＣｂの充電電圧は、可飽和トランスＳＴ１のゲート駆動巻線Ｎｇ１を経由してスイッチング素子ＦＥＴ１のゲートに加わり、スイッチング素子ＦＥＴ１のゲート閾値電圧に達すると、スイッチング素子ＦＥＴ１に電流が流れ、コンデンサＣ１の電圧、即ち、直流入力電圧Ｅｉの半分の電圧Ｅｉ／２が可飽和トランスＳＴ１の一次巻線Ｎｐ１に加わる。こうなると、磁気的に結合された一次巻線Ｎｐ１からゲート駆動巻線Ｎｇ１への正帰還により、スイッチング素子ＦＥＴ１のゲート電圧は更に上昇して、このスイッチング素子ＦＥＴ１は急速にターンオンし、可飽和トランスＳＴ１が飽和するまでスイッチング素子ＦＥＴ１のオン状態が保持される。 スイッチング素子ＦＥＴ１がオンで、可飽和トランスＳＴ１が飽和するまでの状態は、図３の状態１にて等価的に表わせる。この状態１では、コンデンサＣ１の端子電圧Ｅｉ／２が負荷５に印加され、負荷５の一方向に電流が流れる。また、そのときの各可飽和トランスＳＴ１，ＳＴ２は、図７に示すヒステリシスループの「１」に相当する部分で、それぞれの磁束密度Ｂ１，Ｂ２が変化している。
【００２３】
その後、可飽和トランスＳＴ１が飽和すると、ゲート駆動巻線Ｎｇ１のインピーダンスが極めて小さくなり、スイッチング素子ＦＥＴ１のゲート・ソース間容量とゲート駆動巻線Ｎｇ１の飽和インダクタンスＬｓ１が共振する。この共振によって、スイッチング素子ＦＥＴ１のゲート・ソース間容量の電荷が急速に放電され、スイッチング素子ＦＥＴ１のゲート・ソース間電圧が閾値電圧以下になり、スイッチング素子ＦＥＴ１はターンオフする。可飽和トランスＳＴ１の磁心が飽和してスイッチング素子ＦＥＴ１がターンオフする期間、飽和インダクタンスＬｓ１の電流は増加する。
【００２４】
スイッチング素子ＦＥＴ１がターンオフすると、別のスイッチング素子ＦＥＴ２はオフ状態にあるために、可飽和トランスＳＴ１を構成する一次巻線Ｎｐ１の飽和インダクタンスＬｓ１とスイッチング素子ＦＥＴ１，ＦＥＴ２が共振して、スイッチング素子ＦＥＴ１のドレイン・ソース間の寄生容量Ｃｓ１は充電される一方で、スイッチング素子ＦＥＴ２のドレイン・ソース間の寄生容量Ｃｓ２は放電される。こうなると、スイッチング素子ＦＥＴ１のドレイン・ソース間の電圧ＶＦＥＴ１はゼロから上昇してＥｉに達し、スイッチング素子ＦＥＴ２のドレイン・ソース間の電圧ＶＦＥＴ２はＥｉから下降してゼロになる。この後、可飽和トランスＳＴ１に残留するエネルギーはスイッチング素子ＦＥＴ２のボディダイオードＤｓ２を通して入力電源側に回生される。
【００２５】
可飽和トランスＳＴ１が飽和した状態は、図４の状態２にて等価的に表わせる。このときの各可飽和トランスＳＴ１，ＳＴ２は、図７に示すヒステリシスループの「２」に相当する部分で、それぞれの磁束密度Ｂ１，Ｂ２が変化している。この状態２は、詳しくはさらにスイッチング素子ＦＥＴ１のゲート・ソース間容量とゲート駆動巻線Ｎｇ１の飽和インダクタンスＬｓ１とによる共振期間と、一次巻線Ｎｐ１の飽和インダクタンスＬｓ１とスイッチング素子ＦＥＴ１，ＦＥＴ２の各寄生容量Ｃｓ１，Ｃｓ２とによる共振期間と、可飽和トランスＳＴ１の残留エネルギーの回生期間が存在する。
【００２６】
寄生容量Ｃｓ１，Ｃｓ２の充放電に伴ない、可飽和トランスＳＴ２の電圧極性が反転すると、ダイオードＤ１はオフする一方で、別のダイオードＤ２はオンする。可飽和トランスＳＴ１が飽和から開放された時点の状態は、図５の状態３にて等価的に表わせる。このときの各可飽和トランスＳＴ１，ＳＴ２は、図７に示すヒステリシスループの「３」に相当する部分に、その磁束密度Ｂ１，Ｂ２が位置している。
【００２７】
こうなると、可飽和トランスＳＴ２の一次巻線Ｎｐ２からゲート駆動巻線Ｎｇ２への正帰還により、スイッチング素子ＦＥＴ２のゲート・ソース間に正の電圧が加わって、スイッチング素子ＦＥＴ２がターンオンする。この時点では、既にスイッチング素子ＦＥＴ２のドレイン・ソース間電圧は寄生容量Ｃｓ２が放電していてゼロとなっているので、デッドタイム生成用の特別な回路を必要とせずに、常に自動的にゼロ電圧スイッチングが実現される。そして、スイッチング素子ＦＥＴ２のオン状態は、可飽和トランスＳＴ２が飽和するまで保持される。
【００２８】
このスイッチング素子ＦＥＴ２がオンで、可飽和トランスＳＴ２が飽和していない状態は、図６の状態４にて等価的に表わせる。この状態４では、コンデンサＣ２の端子電圧Ｅｉ／２が負荷５に印加され、状態１とは逆方向に負荷５への電流が流れる。
【００２９】
その後、可飽和トランスＳＴ２が飽和すると、ゲート駆動巻線Ｎｇ２のインピーダンスが極めて小さくなり、スイッチング素子ＦＥＴ２のゲート・ソース間容量とゲート駆動巻線Ｎｇ２の飽和インダクタンスＬｓ２との間で共振が生じる。この共振によって、スイッチング素子ＦＥＴ２のゲート・ソース間容量の電荷が急速に放電され、スイッチング素子ＦＥＴ２のゲート・ソース間電圧が閾値電圧以下になって、スイッチング素子ＦＥＴ２はターンオフする。可飽和トランスＳＴ２の磁心が飽和してスイッチング素子ＦＥＴ２がターンオフする期間、飽和インダクタンスＬｓ２の電流は増加する。
【００３０】
スイッチング素子ＦＥＴ２がターンオフすると、スイッチング素子ＦＥＴ１はオフ状態にあるため、一次巻線Ｎｐ２の飽和インダクタンスＬｓ２とスイッチング素子ＦＥＴ１，ＦＥＴ２が共振して、スイッチング素子ＦＥＴ２のドレイン・ソース間の寄生容量Ｃｓ２は充電される一方で、スイッチング素子ＦＥＴ１のドレイン・ソース間の寄生容量Ｃｓ１は放電される。すなわち、スイッチング素子ＦＥＴ２のドレイン・ソース間の電圧ＶＦＥＴ２はゼロから上昇してＥｉに達し、スイッチング素子ＦＥＴ１のドレイン・ソース間の電圧ＶＦＥＴ１はＥｉから下降してゼロになる。
【００３１】
この後、可飽和トランスＳＴ２に残留するエネルギーはスイッチング素子ＦＥＴ１のボディダイオードＤｓ１を通して入力電源側に回生される。寄生容量Ｃｓ１，Ｃｓ２の充放電に伴ない、可飽和トランスＳＴ１の電圧極性が反転すると、ダイオードＤ２はオフする一方で、別のダイオードＤ１はオンする。こうなると、可飽和トランスＳＴ２の一次巻線Ｎｐ２からゲート駆動巻線Ｎｇ２への正帰還により、スイッチング素子ＦＥＴ１のゲート・ソース間に正の電圧が加わって、スイッチング素子ＦＥＴ２がターンオンする。この時点では、既にスイッチング素子ＦＥＴ１のドレイン・ソース間電圧は寄生容量Ｃｓ１が放電していてゼロとなっている。その後は、上記一連の動作が繰り返されることになる。
【００３２】
次に、上記回路構成に基づく実験結果を図８以下で示す。図８は各部の波形で、トレース１はスイッチング素子ＦＥＴ１のドレイン・ソース間電圧（２００Ｖ／１ｄｉｖ），トレース２は可飽和トランスＳＴ１の一次巻線Ｎｐ１を流れる電流（５００ｍＡ／１ｄｉｖ），トレース３は可飽和トランスＳＴ１のゲート駆動巻線Ｎｇ１の電圧（２０Ｖ／１ｄｉｖ），トレース４は可飽和トランスＳＴ１のゲート駆動巻線Ｎｇ１を流れる電流（１Ａ／１ｄｉｖ）を表わしていて、横軸の時間は１μｓ／１ｄｉｖである。また、これらの波形で細点線は各々ゼロ点を表している。
【００３３】
ｔ１〜ｔ６は動作のタイミングを表しており、ｔ１からｔ２までは可飽和トランスＳＴ１が飽和していない駆動期間、すなわち前述の状態１を表わしている。この期間ｔ１〜ｔ２において、スイッチング素子ＦＥＴ１のゲート・ソース間には、図８のトレース３に示すように、コンデンサＣ１にて生成される電源電圧Ｅｉ／２のＮｇ１／Ｎｐ１倍の電圧が加わりオン状態が保持される。この時、可飽和トランスＳＴ１にはトレース２に示すように、数ｍＡ程度の励磁電流が流れるのみである。
【００３４】
ｔ２の時点で可飽和トランスＳＴ１が飽和すると、可飽和トランスＳＴ１のゲート駆動巻線Ｎｇ１の飽和インダクタンスＬｓ１と、スイッチング素子ＦＥＴ１のゲート・ソース間容量による共振が生じ、ｔ２からｔ３にかけてトレース４に示す様なスイッチング素子ＦＥＴ１のゲート・ソース間容量を放電する逆向きの電流が流れる。このためトレース３に示すように、スイッチング素子ＦＥＴ１のゲート・ソース電圧は急速に減少し、スイッチング素子ＦＥＴ１はカットオフするが、スイッチング素子ＦＥＴ１のドレイン・ソース間容量により、その時点ではスイッチング素子ＦＥＴ１のドレイン・ソース間電圧はゼロに保たれるので、ゼロ電圧ターンオフが実現される。
【００３５】
その後、一次巻線Ｎｐ１の飽和インダクタンスＬｓ１と、スイッチング素子ＦＥＴ１のドレイン・ソース間の寄生容量Ｃｓ１との共振により、スイッチング素子ＦＥＴ１のドレイン・ソース間の寄生容量Ｃｓ１を充電する電流と、スイッチング素子ＦＥＴ２のドレイン・ソース間の寄生容量Ｃｓ２を放電する電流が、トレース３に示すように、可飽和トランスＳＴ１の一次巻線Ｎｐ１を通して流れる。このため、スイッチング素子ＦＥＴ１のドレイン・ソース間電圧は穏やかに上昇し、ｔ４において電圧Ｅｉに達する。一方、この時点で別のスイッチング素子ＦＥＴ２のドレイン・ソース間電圧はゼロまで減少し、その後、可飽和トランスＳＴ１に残存する磁気エネルギーはスイッチング素子ＦＥＴ２のボディダイオードＤｓ２を通して電源側へ回生される。ｔ４において、スイッチング素子ＦＥＴ２のゲート駆動巻線Ｎｇ２の電圧波形のオンタイミングは、ゲート駆動巻線Ｎｇ１のｔ１に相当するが、この時点はボディダイオードＤｓ２を通して電源へ回生される期間になるので、スイッチング素子ＦＥＴ２のゼロ電圧ターンオンが実現される。
【００３６】
本実施例における回路の制御特性について説明すると、各スイッチング素子ＦＥＴ１，ＦＥＴ２のオン期間は、半サイクル前における可飽和トランスＳＴ１，ＳＴ２の磁心のリセット量で決定される。したがって、専用のパルス発生用の回路を使用しなくても、各可飽和トランスＳＴ１，ＳＴ２の磁心のリセット量を制御するだけで、各スイッチング素子ＦＥＴ１，ＦＥＴ２に対するパルス周波数制御（ＰＦＭ）やパルス導通幅制御（ＰＷＭ）が可能である。
【００３７】
ここでは、上記リセット量の制御の一例として、制御抵抗Ｒｃを変化させてＰＦＭ制御を行う場合を示す。各スイッチング素子ＦＥＴ１，ＦＥＴ２の駆動時において、例えば一方の可飽和トランスＳＴ１の一次巻線Ｎｐ１には、コンデンサＣ１の両端に発生する電源電圧Ｅｉ／２がダイオードＤ１を通して加えられる。これに対し、可飽和トランスＳＴ１の磁心のリセット時において、その一次巻線Ｎｐ１には、ダイオードＤ２および制御抵抗Ｒｃを通して電圧が加えられる。ここで、可飽和トランスＳＴ１の磁心が飽和していない時点では、一次巻線Ｎｐ１に数ｍＡ程度の励磁電流が流れる。このため、可飽和トランスＳＴ１の駆動期間に比べリセット期間では励磁電流と制御抵抗Ｒｃの積で求まる電圧降下の分だけ、一次巻線Ｎｐ１に加わる電圧が低くなるので、制御抵抗Ｒｃを可変にすればリセット磁束が変化し、したがって、各スイッチング素子ＦＥＴ１，ＦＥＴ２のパルス幅を制御できる。図９は、制御抵抗Ｒｃに対するスイッチング素子ＦＥＴ１，ＦＥＴ２の発振周波数の関係を示す。各スイッチング素子ＦＥＴ１，ＦＥＴ２のゲートに与えられる電圧波形は、５０％の矩形波となる。
【００３８】
次に、本回路におけるパワーロスとノイズの関係について考察する。図１０は、外部駆動によるハードスイッチングの場合の、無負荷時におけるスイッチング素子のドレイン・ソース間電圧（上段：１００Ｖ／１ｄｉｖ）と、ドレイン・ソース間電流（下段：２Ａ／１ｄｉｖ）の各波形を示している。なお、横軸の時間は２μｓ／１ｄｉｖである。
【００３９】
この図１０に示すように、十分なデッドタイムを設けても、スイッチング素子がターンオンする時の寄生容量の充放電のために、２０Ａ程度のサージ電流が流れ、無負荷時に制御駆動電力を含めて４０Ｗ程度のパワーロスが生じる。
【００４０】
図１１は、線形インダクタを負荷側に接続した時の、スイッチング素子のドレイン・ソース間電圧（上段）と、ドレイン・ソース間電流（下段）の各波形を示している。なお、横軸の時間は２μｓ／１ｄｉｖである。
【００４１】
この場合、無効電流によりソフトスイッチングが実現され、制御駆動電力を含めたパワーロスを１６Ｗ程度まで減少させることができる。さらに、本実施例におけるインパルス転流回路を使用した場合、転流時のみのパルス状の無効電流によりソフトスイッチングが実現されるために、制御駆動電力を含めたパワーロスを１．５Ｗ程度まで減少できる。
【００４２】
図１２は、図１の回路を直列共振コンバータ回路に応用させた変形例を示す回路図である。なお、同図において起動回路３は省略されている。ここでは負荷５に直流電圧を供給するために、スイッチング素子ＦＥＴ１，ＦＥＴ２の接続点と、コンデンサＣ１，Ｃ２の接続点との間に主トランスＴ１の一次巻線を接続し、この主トランスＴ１の二次巻線に誘起された電圧を整流器であるブリッジダイオードＤ１１〜Ｄ１４により整流する構成を有している。
【００４３】
この図１２の回路では、主トランスＴ１のギャップをなくして理想トランスに近い状態で使用することができる。但し、負荷５への出力電流が増加すると、主トランスＴ１の漏インダクタンスにより出力電圧が低下し、力率が悪くなり効率も低下する。この問題は、図１２に示すように、トランスＴ１の二次巻線と二次側コンデンサＣ１１との直列共振回路と併用することにより解決される。その場合の各部の波形図を図１３に示す。同図において、上段はトランスＴ１の一次巻線の電圧波形（１００Ｖ／１ｄｉｖ）、中段はトランスＴ１の一次巻線の電流波形（５Ａ／１ｄｉｖ）、下段はトランスＴ１の二次巻線の電流波形（５Ａ／１ｄｉｖ）を示す。この図からも明らかなように、トランスＴ１の一次巻線および二次巻線の電流波形は、略正弦波状である。この回路では、主トランスＴ１に対しＡＣ２００Ｖ入力，出力ＤＣ５０Ｖ，２ｋＷで、９５％以上の効率を得ることができる。
【００４４】
このように、本実施例においては、例えば通信システム用バッテリー充電ユニットの高効率化，小型化，低コスト化を図る目的で、飽和インダクタ（可飽和トランスＳＴ１，ＳＴ２）を用いたインパルス共振ソフトスイッチングによる新しい自励型コンバータ回路を提案した。とりわけこの提案回路では、メインスイッチ（スイッチング素子ＦＥＴ１，ＦＥＴ２）の寄生容量Ｃｓ１，Ｃｓ２のみならず、メインスイッチのゲート・ソース間に存在する駆動回路４の寄生容量も、飽和インダクタと駆動回路４の寄生容量とのインパルス共振により充放電されるため、電力損失が極めて小さい。また、メインスイッチへの制御，絶縁駆動，デッドタイム制御が、可飽和トランスＳＴ１，ＳＴ２のみで行われるため回路構成が簡単である。さらに、図１２に示すような簡単に各種コンバータ回路に応用できる。なお、そうした応用は、図１２に示す回路構成に限定されない。
【００４５】
本実施例のスイッチング電源装置は、コンデンサＣ１，Ｃ２により構成される直列接続された一対の電圧源と、この一対のコンデンサＣ１，Ｃ２の両端間に直列接続される第１および第２のスイッチング素子ＦＥＴ１，ＦＥＴ２と、第１および第２のスイッチング素子ＦＥＴ１，ＦＥＴ２の駆動回路４とにより構成され、コンデンサＣ１，Ｃ２の接続点と、第１および第２のスイッチング素子ＦＥＴ１，ＦＥＴ２の接続点との間に負荷５が接続される。また駆動回路４は、第１の可飽和トランスＳＴ１の一次巻線Ｎｐ１および第１のダイオードＤ１からなる直列回路と、第２の可飽和トランスＳＴ２の一次巻線Ｎｐ２および第２のダイオードＤ２からなる直列回路とを、コンデンサＣ１，Ｃ２の接続点と第１および第２のスイッチング素子ＦＥＴ１，ＦＥＴ２の接続点との間にそれぞれ接続し、第１の可飽和トランスＳＴ１の一次巻線および第１のダイオードＤ１の接続点と、第２の可飽和トランスＳＴ２の一次巻線および第２のダイオードＤ２の接続点との間に制御抵抗Ｒｃを接続し、第１および第２の可飽和トランスＳＴ１，ＳＴ２の二次巻線を、それぞれ駆動巻線Ｎｇ１，Ｎｇ２として第１および第２のスイッチング素子ＦＥＴ１，ＦＥＴ２の制御端子であるゲートに接続して構成される。そして、第１の可飽和トランスＳＴ１は、飽和するまでは駆動巻線Ｎｇ１から発生する電圧により第１のスイッチング素子ＦＥＴ１のオン状態を保持し、飽和するとその飽和インダクタンスＬｓ１を利用して、第１のスイッチング素子ＦＥＴ１のゲートに蓄積される電荷を放電し、かつ第１および第２のスイッチング素子ＦＥＴ１，ＦＥＴ２に存在する寄生容量Ｃｓ１，Ｃｓ２を充放電させ、飽和が開放すると制御抵抗Ｒｃに励磁電流を流し、同様に第２の可飽和トランスＳＴ２は、飽和するまでは駆動巻線Ｎｇ２から発生する電圧により第２のスイッチング素子ＦＥＴ２のオン状態を保持し、飽和するとその飽和インダクタンスＬｓ２を利用して、第２のスイッチング素子ＦＥＴ２のゲートに蓄積される電荷を放電し、かつ第１および第２のスイッチング素子ＦＥＴ１，ＦＥＴ２に存在する寄生容量Ｃｓ１，Ｃｓ２を充放電させ、飽和が開放すると制御抵抗Ｒｃに励磁電流を流すように構成される。
【００４６】
この場合、一方の電圧源から第１の飽和トランスＳＴ１の一次巻線Ｎｐ１に電圧が印加されると、第１の飽和トランスＳＴ１の磁心が飽和するまで第１のスイッチング素子ＦＥＴ１をオンするに十分な電圧が二次巻線である駆動巻線Ｎｇ１に発生する。やがて、第１の飽和トランスＳＴ１の磁心が飽和すると、第１の飽和トランスＳＴ１の飽和インダクタンスＬｓ１と第１のスイッチング素子ＦＥＴ１のゲート容量が共振して、第１のスイッチング素子ＦＥＴ１のゲートに蓄積した電荷が急速に放電し、この第１のスイッチング素子ＦＥＴ１はターンオフする。さらには、可飽和トランスＳＴ１の飽和インダクタンスＬｓ１と第１および第２のスイッチング素子ＦＥＴ１，ＦＥＴ２の寄生容量Ｃｓ１，Ｃｓ２との間でも共振が生じ、第２のスイッチング素子ＦＥＴ２はその両端間電圧がゼロの状態でターンオンできる。これは第２の飽和トランスＦＥＴ２についても同様で、第１のスイッチング素子ＦＥＴ１はその両端間電圧がゼロの状態でターンオンできる。そして、これらの各スイッチング素子ＦＥＴ１，ＦＥＴ２のオン・オフ動作に伴ない、各コンデンサＣ１，Ｃ２から負荷５に交番電圧が供給される。
【００４７】
このように、各スイッチング素子ＦＥＴ１，ＦＥＴ２のドレイン・ソース間の寄生容量Ｃｓ１，Ｃｓ２を充放電するだけでなく、スイッチング素子ＦＥＴ１，ＦＥＴ２の制御端子（ゲート）に存在する駆動回路４の寄生容量も、可飽和トランスＳＴ１，ＳＴ２の飽和に伴ない急速に放電させることができるので、電力損失を極めて小さくできる。しかも、各可飽和トランスＳＴ１，ＳＴ２のリセット時にのみ、制御抵抗Ｒｃに励磁電流が流れるので、各スイッチング素子ＦＥＴ１，ＦＥＴ２の制御に際しては、この制御抵抗Ｒｃを調整するだけでよく、回路構成を簡単にできる。したがって、デッドタイム生成用の回路を必要とせずに、常にゼロ電圧スイッチングを実現できる。
【００４８】
またその場合は、制御抵抗Ｒｃを可変可能に構成するのが好ましい。制御抵抗Ｒｃを可変すると、各可飽和トランスＳＴ１，ＳＴ２のリセット磁束が変化し、各スイッチング素子ＦＥＴ１，ＦＥＴ２のパルス幅を制御できる。したがって、例えば負荷電力に応じて制御抵抗Ｒｃを可変するフィードバック回路を設けると、負荷５に安定した電力を供給できる。
【００４９】
また本実施例では、図１２の回路図に示すように、一対のコンデンサＣ１，Ｃ２の接続点と、第１および第２のスイッチング素子ＦＥＴ１，ＦＥＴ２の接続点との間に、主トランスＴ１の一次巻線を接続し、この主トランスＴ１の二次巻線に誘起される電圧を整流器であるブリッジダイオードＤ１１〜Ｄ１４で整流して、負荷５に供給する構成を採用している。このようにすると、直流動作の負荷５に対して高効率で所望の電力を供給することができる。
【００５０】
そしてこの場合は、主トランスＴ１の二次巻線と二次側コンデンサＣ１１との直列共振回路を接続して構成するのが好ましい。こうすれば、負荷５への出力電流が増加しても、主トランスＴ１の二次巻線と二次側コンデンサＣ１１とによる直列共振回路により、力率は改善され、ＤＣ／ＤＣコンバータ回路としての効率は低下しない。
【００５１】
なお、本発明は上記実施例に限定されるものではなく、種々の変形が可能である。例えば第１および第２のスイッチング素子は、実施例のようなＭＯＳ型ＦＥＴに限定されるものではない。また、コンデンサＣ１，Ｃ２を直流電源に置換えてもよい。
【００５２】
【発明の効果】
本発明の請求項１では、デッドタイム生成用の回路を必要とせずに、常にゼロ電圧スイッチングを実現できるスイッチング電源装置を提供できる。
【００５３】
本発明の請求項２のスイッチング電源装置では、制御抵抗を可変することで、各スイッチング素子のパルス幅を制御できる。
【００５４】
本発明の請求項３のスイッチング電源装置では、特に直流動作の負荷に対して高効率で所望の電力を供給できる。
【００５５】
本発明の請求項４のスイッチング電源装置では、負荷への出力電流が増加しても、力率を改善して効率の低下を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すスイッチング電源装置のブロック構成図である。
【図２】同上各可飽和トランスの磁束密度と磁界の強さとの関係を示すグラフである。
【図３】同上状態１の等価回路を示す回路図である。
【図４】同上状態２の等価回路を示す回路図である。
【図５】同上状態３の等価回路を示す回路図である。
【図６】同上状態４の等価回路を示す回路図である。
【図７】同上第１および第２の可飽和トランスのヒステリシスループ上での変化を示すグラフである。
【図８】同上図１における各部の波形図である。
【図９】同上制御抵抗と発振周波数との関係を示すグラフである。
【図１０】外部駆動によるハードスイッチングの場合の、無負荷時におけるスイッチング素子のドレイン・ソース間電圧およびドレイン・ソース間電流を示す波形図である。
【図１１】同上線形インダクタを負荷側に接続した時の、スイッチング素子のドレイン・ソース間電圧およびドレイン・ソース間電流を示す波形図である。
【図１２】同上図１の回路を直列共振コンバータ回路に応用させた変形例を示す回路図である。
【図１３】同上図１２の直列共振コンバータ回路における各部の波形図である。
【符号の説明】
４ 駆動回路
５ 負荷
Ｃ１１ 二次側コンデンサ
Ｃ１，Ｃ２ コンデンサ（電圧源）
Ｄ１１〜Ｄ１４ ブリッジダイオード（整流器）
Ｄ１ 第１のダイオード
Ｄ２ 第２のダイオード
ＦＥＴ１ 第１のスイッチング素子
ＦＥＴ２ 第２のスイッチング素子
ＳＴ１ 第１の可飽和トランス
ＳＴ２ 第２の可飽和トランス
Ｔ１ 主トランス
Claims (4)
- 直列接続された一対の電圧源と、
この一対の電圧源の両端間に直列接続される第１および第２のスイッチング素子と、
前記第１および第２のスイッチング素子の駆動回路とからなり、
前記一対の電圧源の接続点と、前記第１および第２のスイッチング素子の接続点との間に負荷が接続されると共に、
前記駆動回路は、第１の可飽和トランスの一次巻線および第１のダイオードからなる直列回路と、第２の可飽和トランスの一次巻線および第２のダイオードからなる直列回路とを、前記一対の電圧源の接続点と前記第１および第２のスイッチング素子の接続点との間にそれぞれ接続し、
前記第１の可飽和トランスの一次巻線および前記第１のダイオードの接続点と、前記第２の可飽和トランスの一次巻線および前記第２のダイオードの接続点との間に、制御抵抗を接続し、
前記第１および第２の可飽和トランスの二次巻線を、それぞれ駆動巻線として前記第１および第２のスイッチング素子の制御端子に接続して構成され、
前記第１の可飽和トランスは、飽和するまでは二次巻線から発生する電圧により前記第１のスイッチング素子のオン状態を保持し、飽和するとその飽和インダクタンスを利用して、前記第１のスイッチング素子の制御端子に蓄積される電荷を放電し、かつ前記第１および第２のスイッチング素子に存在する寄生容量を充放電させ、飽和が開放すると前記制御抵抗に励磁電流を流し、
前記第２の可飽和トランスは、飽和するまでは二次巻線から発生する電圧により前記第２のスイッチング素子のオン状態を保持し、飽和するとその飽和インダクタンスを利用して、前記第２のスイッチング素子の制御端子に蓄積される電荷を放電し、かつ前記第１および第２のスイッチング素子に存在する寄生容量を充放電させ、飽和が開放すると前記制御抵抗に励磁電流を流すように構成したことを特徴とするスイッチング電源装置。 - 前記制御抵抗を可変可能に構成したことを特徴とする請求項１記載のスイッチング電源装置。
- 前記一対の電圧源の接続点と、前記第１および第２のスイッチング素子の接続点との間に主トランスの一次巻線を接続し、この主トランスの二次巻線に誘起される電圧を整流器で整流して前記負荷に供給する構成としたことを特徴とする請求項１または２記載のスイッチング電源装置。
- 前記主トランスの二次巻線と二次側コンデンサとの直列共振回路を接続したことを特徴とする請求項３記載のスイッチング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002196773A JP4123508B2 (ja) | 2002-07-05 | 2002-07-05 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002196773A JP4123508B2 (ja) | 2002-07-05 | 2002-07-05 | スイッチング電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004040942A true JP2004040942A (ja) | 2004-02-05 |
| JP4123508B2 JP4123508B2 (ja) | 2008-07-23 |
Family
ID=31704715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002196773A Expired - Fee Related JP4123508B2 (ja) | 2002-07-05 | 2002-07-05 | スイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4123508B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017060366A (ja) * | 2015-09-18 | 2017-03-23 | 東芝テック株式会社 | 電力変換装置 |
| CN113612370A (zh) * | 2021-08-20 | 2021-11-05 | 苏州浪潮智能科技有限公司 | 一种降压型电源切换损失的电路、方法及装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102483302B1 (ko) | 2015-09-18 | 2022-12-30 | 삼성전자주식회사 | 무선 전력 송신기, 무선 전력 수신기 및 차동 신호 보정 회로 |
-
2002
- 2002-07-05 JP JP2002196773A patent/JP4123508B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017060366A (ja) * | 2015-09-18 | 2017-03-23 | 東芝テック株式会社 | 電力変換装置 |
| CN113612370A (zh) * | 2021-08-20 | 2021-11-05 | 苏州浪潮智能科技有限公司 | 一种降压型电源切换损失的电路、方法及装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4123508B2 (ja) | 2008-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6771518B2 (en) | DC converters | |
| US5132889A (en) | Resonant-transition DC-to-DC converter | |
| US6198260B1 (en) | Zero voltage switching active reset power converters | |
| EP1159781B1 (en) | General self-driven synchronous rectification scheme for synchronous rectifiers having a floating gate | |
| US5448467A (en) | Electrical power converter circuit | |
| EP1055280B1 (en) | Self-drive synchronous rectification scheme | |
| US5959438A (en) | Soft-switched boost converter with isolated active snubber | |
| US7016203B2 (en) | Self-driven circuit for synchronous rectifier DC/DC converter | |
| JPH10500834A (ja) | 連続フライバック電力変換器 | |
| JPH01276819A (ja) | 全ブリッジ・電力変換回路 | |
| JPH05276751A (ja) | リプル電流成分歪みを減少させ、かつゼロ電圧スイッチング能を有するパルス幅変調型直流‐直流変換器 | |
| WO1998004028A1 (en) | Single ended forward dc-to-dc converter providing enhanced resetting for synchronous rectification | |
| WO2010009760A1 (en) | Multiphase soft-switched dc-dc converter | |
| EP3509203B1 (en) | Converter with zvs | |
| Jovanovic et al. | A new, soft-switched boost converter with isolated active snubber | |
| US5063488A (en) | Switching power source means | |
| KR100732612B1 (ko) | 하이브리드 자동차용 고효율 강압형 직류-직류 컨버터 | |
| CN115868105A (zh) | 软开关脉冲宽度调制dc-dc功率转换器 | |
| US20230307928A1 (en) | Charging system, charging method, and vehicle | |
| JP2001224172A (ja) | 電力変換装置 | |
| JP2513381B2 (ja) | 電源回路 | |
| US20080278971A1 (en) | Forward-forward converter | |
| JP4123508B2 (ja) | スイッチング電源装置 | |
| Len et al. | Analysis and design for asymmetrical half-bridge forward mode converters | |
| JPH1118426A (ja) | スイッチング電源回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050525 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080414 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080427 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140516 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |