JP2004037931A - Capacitive load driving circuit and display device - Google Patents

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JP2004037931A
JP2004037931A JP2002196224A JP2002196224A JP2004037931A JP 2004037931 A JP2004037931 A JP 2004037931A JP 2002196224 A JP2002196224 A JP 2002196224A JP 2002196224 A JP2002196224 A JP 2002196224A JP 2004037931 A JP2004037931 A JP 2004037931A
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Makoto Onozawa
小野澤　誠
Eiji Ito
伊藤　英司
Hideaki Oki
黄木　英明
Masaki Kamata
鎌田　雅樹
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Hitachi Plasma Display Ltd
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Fujitsu Hitachi Plasma Display Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a capacitive load driving circuit which can reduce electric power consumption in switching. <P>SOLUTION: A first switch is connected between a power source voltage terminal and a first voltage terminal; a second switch is connected between a first voltage terminal and a grounding terminal, and a third switch is connected between a second voltage terminal and the grounding terminal. A first capacitor is connected between the first voltage terminal and the second voltage terminal. A fourth switch is connected between the output voltage terminal and the first voltage terminal. A fifth switch is connected between the output voltage terminal and the second voltage terminal. A second capacitor is connected at its one end to the second voltage terminal. A series circuit of a sixth switch and an impedance element is connected between the output voltage terminal and the other end of the second capacitor. A control circuit performs control in such a manner that the sixth switch is made conducting when the first or the second switch turns on. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、容量性負荷駆動回路、及び、それを用いた表示装置に関する。
【０００２】
【従来の技術】
プラズマディスプレイ装置の回路コストを低減するための公知例として、ＳＩＤ　０１　ＤＩＧＥＳＴ　１２３６頁から１２３９頁の表題「Ａ　Ｎｅｗ　Ｄｒｉｖｉｎｇ　Ｔｅｃｈｎｏｌｏｇｙ　ｆｏｒ　ＰＤＰｓ　ｗｉｔｈ　Ｃｏｓｔ　Ｅｆｆｅｃｔｉｖｅ　Ｓｕｓｔａｉｎ　Ｃｉｒｃｕｉｔ」に記載された方法がある。この方法は、特許３，２０１，６０３号公報にも記載されている。
【０００３】
図１３は、上記ＳＩＤ　０１　ＤＩＧＥＳＴ　１２３７頁のＦｉｇ．２に示された回路を示す。以下、図１３を参照して、プラズマディスプレイ装置の駆動回路の基本動作を説明する。まず、スイッチＳＷＡとＳＷＣがオンし、コンデンサＣを電圧Ｖｓ／２に充電する。この結果、ＬｉｎｅＡの電圧はＶｓ／２、ＬｉｎｅＢの電圧はＧＮＤ（０Ｖ）となる。次に、スイッチＳＷＤがオンし、容量性負荷Ｃｐ（プラズマディスプレイパネル容量）の第１の端子に、電圧Ｖｓ／２が印加される。
【０００４】
一方、上記動作とほぼ同期して、まず、スイッチＳＷＢ’がオンし、スイッチＳＷＣ’がオフ状態となる。この結果、ＬｉｎｅＡ’の電圧はＧＮＤ、ＬｉｎｅＢ’は電圧−Ｖｓ／２となる。次に、スイッチＳＷＥ’がオンし、容量性負荷Ｃｐの第２の端子に、電圧−Ｖｓ／２が印加される。
【０００５】
上記動作の結果、容量性負荷Ｃｐには電圧Ｖｓが印加され、プラズマディスプレイパネルの放電維持動作が行われる。上記ＳＩＤ　０１　ＤＩＧＥＳＴ　１２３７頁のＦｉｇ．１に動作波形が示されている。
【０００６】
【発明が解決しようとする課題】
図１３の回路では、上記の動作によって、スイッチＳＷＤ，ＳＷＥ，ＳＷＤ’，ＳＷＥ’に必要とされる電圧定格を従来の半分にすることができる。この結果、上記スイッチに使用する素子として電圧定格が小さくオン抵抗が低い素子を適用することができる。よって、従来回路で用いていた素子の並列数を減らすことが可能となる。
【０００７】
図１４は、特開２００１−２８２１８１号公報の図３に示された回路図であり、プラズマディスプレイ装置の消費電力を低減する方法を示す。図１４では、スイッチ３７、及び、スイッチ４０を設けて、コイル３５，４３を介して電流を流すことにより、スイッチ３１、スイッチ３３の電力低減をはかっている。具体的には、スイッチ３１をオンする直前にスイッチ４０をオンさせ、スイッチ３３をオンする直前にスイッチ３７をオンさせている。この結果、スイッチ３１、及び、スイッチ３３がオンする直前にパネル容量Ｃｐとコイル３５，４３との間に共振電流が流れ、スイッチ３１、及び、スイッチ４０がオンした際に流れる突入電流を低減することができる。よって、スイッチ３１、スイッチ３３での消費電力の低減をはかることができる。同様の方法は、特開平７−１６０２１９号公報及び特開平９−３２５７３５号公報にも記載されている。
【０００８】
図１４に示した回路を、図１３に示した回路に応用する場合、ＬｉｎｅＡとＬｉｎｅＢ間にコンデンサＣ１とコンデンサＣ２の直列回路を設け、このコンデンサＣ１，Ｃ２の接続点とパネル容量Ｃｐとの間に、コイルＬＰとスイッチＬＳＷとの直列回路を設ける方法が考えられる。この際、スイッチＬＳＷは双方向のスイッチであり、図１４におけるスイッチ３７，４０の両者の機能を備えている。図１３の回路において、上記スイッチＬＳＷをスイッチＳＷＤ、及び、スイッチＳＷＥがオンする直前にオンさせることによって、上記スイッチＳＷＤ、及び、スイッチＳＷＥの消費電力を低減することができる。
【０００９】
しかしながら、この場合、上記スイッチＳＷＤ、及び、スイッチＳＷＥの消費電力を低減することは可能となるが、図１３の回路におけるスイッチＳＷＡ、スイッチＳＷＢ、スイッチＳＷＣの消費電力を低減することは難しい。
【００１０】
本発明の目的は、スイッチングの際の消費電力を低減することができる容量性負荷駆動回路及び表示装置を提供することである。
本発明の他の目的は、スイッチングの周期を短縮することができる容量性負荷駆動回路及び表示装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明の一観点によれば、電源電圧を入力するための電源電圧端子と、グランド端子と、第１の電圧端子と、第２の電圧端子と、容量性負荷に出力電圧を出力するための出力電圧端子とを有する容量性負荷駆動回路が提供される。第１のスイッチは、電源電圧端子及び第１の電圧端子間に接続される。第２のスイッチは、第１の電圧端子及びグランド端子間に接続される。第３のスイッチは、第２の電圧端子及びグランド端子間に接続される。第１のコンデンサは、第１の電圧端子及び第２の電圧端子間に接続される。第４のスイッチは、出力電圧端子及び第１の電圧端子間に接続される。第５のスイッチは、出力電圧端子及び第２の電圧端子間に接続される。第２のコンデンサは、第１の電圧端子又は第２の電圧端子にその一端が接続される。出力電圧端子及び第２のコンデンサの他端間には、第６のスイッチ及びインピーダンス素子の直列回路が接続される。制御回路は、第１又は第２のスイッチがオンする際に第６のスイッチが導通状態になるように制御する。
【００１２】
第１〜第５のスイッチのスイッチングの際の消費電力を低減することができる。また、出力電圧端子から出力される出力電圧の周期を短縮し、出力電圧の周波数を高めることができる。
【００１３】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態による容量性負荷駆動回路の原理図を示している。図１において、第１のスイッチＨＶ、第２のスイッチＦＶ、第３のスイッチＢＤ、第４のスイッチＣＵ、第５のスイッチＣＤは、図１３の回路におけるスイッチＳＷＡ，ＳＷＢ，ＳＷＣ，ＳＷＤ，ＳＷＥに相当する。
【００１４】
容量性負荷駆動回路は、正の電源電圧（例えば１００Ｖ）を入力するための電源電圧端子Ｖｓと、グランド端子ＧＮＤと、第１の電圧端子ＣＰＨと、第２の電圧端子ＣＰＬと、第３の電圧端子ＣＵＯと、第４の電圧端子ＣＤＯとを有し、さらに以下の構成を有する。第１〜第６の制御信号端子ＨＶＩ，ＦＶＩ，ＢＤＩ，ＣＵＩ，ＣＤＩ，ＬＩは、それぞれ第１〜第６のスイッチＨＶ，ＦＶ，ＢＤ，ＣＵ，ＣＤ，ＬＳＷを制御するための制御信号を入力する。第１、第４、第５及び第６の信号レベル変換回路１０１ａ，１０１ｄ，１０１ｅ，１０１ｆは、第１、第４、第５及び第６の制御信号端子ＨＶＩ，ＣＵＩ，ＣＤＩ，ＬＩから入力される制御信号のレベルを変換する。この信号レベル変換回路１０１ａ，１０１ｄ，１０１ｅ，１０１ｆの詳細は、後に図２を参照しながら説明する。第１、第４、第５及び第６のプリドライブ回路１０２ａ，１０２ｄ，１０２ｅ，１０２ｆは、それぞれ、信号レベル変換回路１０１ａ，１０１ｄ，１０１ｅ，１０１ｆから入力される制御信号を増幅するための増幅回路である。第２及び第３のプリドライブ回路１０２ｂ，１０２ｃは、制御信号端子ＦＶＩ，ＢＤＩを介して入力される制御信号を増幅するための増幅回路である。第１〜第６のスイッチＨＶ，ＦＶ，ＢＤ，ＣＵ，ＣＤ，ＬＳＷは、それぞれ、第１〜第６の増幅回路１０２ａ〜１０２ｆが出力する制御信号に応じて開閉が制御される。
【００１５】
第１のスイッチＨＶは、電源電圧端子Ｖｓ及び第１の電圧端子ＣＰＨ間に接続される。第２のスイッチＦＶは、第１の電圧端子ＣＰＨ及びグランド端子ＧＮＤ間に接続される。第３のスイッチＢＤは、第２の電圧端子ＣＰＬ及びグランド端子ＧＮＤ間に接続される。第４のスイッチＣＵは、第１の電圧端子ＣＰＨ及び第３の電圧端子ＣＵＯ間に接続される。第５のスイッチＣＤは、第２の電圧端子ＣＰＬ及び第４の電圧端子ＣＤＯ間に接続される。出力電圧端子１１２は、容量性負荷ＣＬに出力電圧を出力するための端子であり、第３の電圧端子ＣＵＯ及び第４の電圧端子ＣＤＯに接続される。容量性負荷ＣＬは、出力電圧端子１１２及びグランド間に接続される。
【００１６】
電源電圧端子Ｖｓには正の電源電位が供給され、グランド端子ＧＮＤにはグランド電位が供給される。コンデンサＣｓは、電源電圧端子Ｖｓ及びグランド端子ＧＮＤ間に接続される。コンデンサＣＰＳは、第１の電圧端子ＣＰＨ及び第２の電圧端子ＣＰＬ間に接続される。コンデンサＣ１及びコンデンサＣ２は、第１の電圧端子ＣＰＨ及び第２の電圧端子ＣＰＬ間に直列接続される。接続点１１１は、コンデンサＣ１及びＣ２の相互接続点である。コンデンサＣ１及びＣ２は、同じ容量である。第６のスイッチＬＳＷ及びコイルＬＰの直列回路は、出力電圧端子１１２及び接続点１１１間に接続される。
【００１７】
図２は、図１に示した容量性負荷駆動回路の具体例を示す。スイッチＨＶは、ＮチャンネルパワーＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ電界効果トランジスタ）２１１ａ、寄生ダイオード２１２ａ及びダイオード２１３ａを有する。ＦＥＴ２１１ａは、ゲートがプリドライブ回路１０２ａの出力に接続され、ドレインが電源端子Ｖｓに接続される。寄生ダイオード２１２ａは、アノードがＦＥＴ２１１ａのソースに接続され、カソードがＦＥＴ２１１ａのドレインに接続される。ダイオード２１３ａは、アノードがＦＥＴ２１１ａのソースに接続され、カソードが電圧端子ＣＰＨに接続される。
【００１８】
なお、ＦＥＴ２１１ａのソースに接続される端子ＣＰＨは、後に説明する図３のように、電源電圧（Ｖｓ）又はグランドに変化する。ＦＥＴ２１１ａは、ソースの基準電位が変化するので、それに応じてゲートのレベルも変える必要がある。信号レベル変換回路１０１ａは、そのゲートのレベルを変えるための回路である。
【００１９】
スイッチＦＶは、ＮチャンネルパワーＭＯＳＦＥＴ２１１ｂ及び寄生ダイオード２１２ｂを有する。ＦＥＴ２１１ｂは、ゲートがプリドライブ回路１０２ｂの出力に接続され、ソースがグランド端子ＧＮＤに接続され、ドレインが電圧端子ＣＰＨに接続される。寄生ダイオード２１２ｂは、アノードがＦＥＴ２１１ｂのソースに接続され、カソードがＦＥＴ２１１ｂのドレインに接続される。
【００２０】
スイッチＢＤ１及びＢＤ２は、図１のスイッチＢＤに相当する。スイッチＢＤは、ＰチャンネルパワーＭＯＳＦＥＴ２１２ｃａを含むスイッチＢＤ１とＮチャンネルパワーＭＯＳＦＥＴ２１２ｃｂを含むスイッチＢＤ２の両者を用いて双方向スイッチを形成している。
【００２１】
プリドライブ回路１０２ｃａ及び１０２ｃｂは、図１のプリドライブ回路１０２ｃに相当する。制御信号端子ＢＤ１Ｉ及びＢＤ２Ｉは、図１の制御信号端子ＢＤＩに相当する。プリドライブ回路１０２ｃａ及び１０２ｃｂは、それぞれ、制御信号端子ＢＤ１Ｉ及びＢＤ２Ｉを介して入力される制御信号を増幅する増幅回路である。
【００２２】
スイッチＢＤ１は、ＰチャンネルパワーＭＯＳＦＥＴ２１１ｃａ、寄生ダイオード２１２ｃａ及びダイオード２１３ｃａを有する。ＦＥＴ２１１ｃａは、ゲートがプリドライブ回路１０２ｃａの出力に接続され、ソースがグランド端子ＧＮＤに接続される。寄生ダイオード２１２ｃａは、アノードがＦＥＴ２１１ｃａのドレインに接続され、カソードがＦＥＴ２１１ｃａのソースに接続される。ダイオード２１３ｃａは、アノードがＦＥＴ２１１ｃａのドレインに接続され、カソードが電圧端子ＣＰＬに接続される。
【００２３】
スイッチＢＤ２は、ＮチャンネルパワーＭＯＳＦＥＴ２１１ｃｂ、寄生ダイオード２１２ｃｂ及びダイオード２１３ｃｂを有する。ＦＥＴ２１１ｃｂは、ゲートがプリドライブ回路１０２ｃｂの出力に接続され、ソースがグランド端子ＧＮＤに接続される。寄生ダイオード２１２ｃｂは、アノードがＦＥＴ２１１ｃｂのソースに接続され、カソードがＦＥＴ２１１ｃｂのドレインに接続される。ダイオード２１３ｃｂは、アノードが電圧端子ＣＰＬに接続され、カソードがＦＥＴ２１１ｃｂのドレインに接続される。
【００２４】
スイッチＣＵは、ＮチャンネルパワーＭＯＳＦＥＴ２１１ｄ及び寄生ダイオード２１２ｄを有する。ＦＥＴ２１１ｄは、ゲートがプリドライブ回路１０２ｄの出力に接続され、ソースが電圧端子ＣＵＯに接続され、ドレインが電圧端子ＣＰＨに接続される。寄生ダイオード２１２ｄは、アノードがＦＥＴ２１１ｄのソースに接続され、カソードがＦＥＴ２１１ｄのドレインに接続される。
【００２５】
なお、ＦＥＴ２１１ｄのソースに接続される端子ＣＵＯは、後に説明する図３のように、正の電源電圧（Ｖｓ）、グランド又は負の電源電圧（−Ｖｓ）に変化する。ＦＥＴ２１１ｄは、ソースの基準電位が変化するので、それに応じてゲートのレベルも変える必要がある。信号レベル変換回路１０１ｄは、そのゲートのレベルを変えるための回路である。
【００２６】
スイッチＣＤは、ＮチャンネルパワーＭＯＳＦＥＴ２１１ｅ及び寄生ダイオード２１２ｅを有する。ＦＥＴ２１１ｅは、ゲートがプリドライブ回路１０２ｅの出力に接続され、ソースが電圧端子ＣＰＬに接続され、ドレインが電圧端子ＣＤＯに接続される。寄生ダイオード２１２ｅは、アノードがＦＥＴ２１１ｅのソースに接続され、カソードがＦＥＴ２１１ｅのドレインに接続される。出力電圧端子１１２において、電圧端子ＣＵＯ及びＣＤＯが接続される。
【００２７】
なお、ＦＥＴ２１１ｅのソースに接続される端子ＣＰＬは、後に説明する図３のように、負の電源電圧（−Ｖｓ）又はグランドに変化する。ＦＥＴ２１１ｅは、ソースの基準電位が変化するので、それに応じてゲートのレベルも変える必要がある。信号レベル変換回路１０１ｅは、そのゲートのレベルを変えるための回路である。
【００２８】
スイッチＬＤ及びＬＵは、図１のスイッチＬＳＷに相当する。スイッチＬＳＷは、一方向性スイッチＬＤと一方向性スイッチＬＵの両者を用いて双方向スイッチを形成している。スイッチＬＤは、出力電圧端子１１２から接続点１１１（コンデンサＣ１，Ｃ２）へ電流ＩＬＤを流すための一方向性スイッチである。スイッチＬＵは、接続点１１１（コンデンサＣ１，Ｃ２）から出力電圧端子１１２へ電流ＩＬＵを流すための一方向性スイッチである。コイルＬＰＤ及びＬＰＵは、図１のコイルＬＰに相当する。スイッチＬＤ及びコイルＬＰＤの直列回路は、出力電圧端子１１２及び接続点１１１間に接続される。スイッチＬＵ及びコイルＬＰＵの直列回路は、出力電圧端子１１２及び接続点１１１間に接続される。
【００２９】
信号レベル変換回路１０１ｇ及び１０１ｈは、図１の信号レベル変換回路１０１ｆに相当する。プリドライブ回路１０２ｇ及び１０２ｈは、図１のプリドライブ回路１０２ｆに相当する。制御信号端子ＬＤＩ及びＬＵＩは、図１の制御信号端子ＬＩに相当する。プリドライブ回路１０２ｇ及び１０２ｈは、それぞれ、信号レベル変換回路１０１ｇ及び１０１ｈを介して、制御信号端子ＬＤＩ及びＬＵＩから入力される制御信号を増幅する増幅回路である。
【００３０】
スイッチＬＤは、ＮチャンネルパワーＭＯＳＦＥＴ２１１ｇ、寄生ダイオード２１２ｇ及びダイオードＤＰＤを有する。ＦＥＴ２１１ｇは、ゲートがプリドライブ回路１０２ｇの出力に接続され、ソースが接続点１１１に接続される。寄生ダイオード２１２ｇは、アノードがＦＥＴ２１１ｇのソースに接続され、カソードがＦＥＴ２１１ｇのドレインに接続される。ダイオードＤＰＤは、アノードがコイルＬＰＤを介して出力電圧端子１１２に接続され、カソードがＦＥＴ２１１ｇのドレインに接続される。
【００３１】
スイッチＬＵは、ＮチャンネルパワーＭＯＳＦＥＴ２１１ｈ、寄生ダイオード２１２ｈ及びダイオードＤＰＵを有する。ＦＥＴ２１１ｈは、ゲートがプリドライブ回路１０２ｈの出力に接続され、ドレインが接続点１１１に接続される。寄生ダイオード２１２ｈは、アノードがＦＥＴ２１１ｈのソースに接続され、カソードがＦＥＴ２１１ｈのドレインに接続される。ダイオードＤＰＵは、アノードがＦＥＴ２１１ｈのソースに接続され、カソードがコイルＬＰＵを介して出力電圧端子１１２に接続される。
【００３２】
なお、上記のパワーＭＯＳＦＥＴの代わりに、ＩＧＢＴ（ｉｎｓｕｌａｔｅｄ　ｇａｔｅ　ｂｉｐｏｌａｒ　ｔｒａｎｓｉｓｔｏｒ）を用いてもよい。
【００３３】
図３は、図２に示した容量性負荷駆動回路の動作の参考例を示す波形図である。ここで、制御信号線Ｓａ，Ｓｂ，Ｓｃａ，Ｓｃｂ，Ｓｄ，Ｓｅ，Ｓｇ，Ｓｈは、それぞれ、図２のスイッチＨＶ，ＦＶ，ＢＤ１，ＢＤ２，ＣＵ，ＣＤ，ＬＤ，ＬＵの制御信号線（ゲート線）である。
【００３４】
この動作において、スイッチＢＤ２は常時オン状態である。スイッチＢＤ１はＰチャンネルパワーＭＯＳＦＥＴ２１１ｃａであるため、ローレベルで導通状態となる。他のスイッチは、ＮチャンネルパワーＭＯＳＦＥＴであるため、ハイレベルで導通状態となる。以下、正の電源電圧をＶｓ［Ｖ］、負の電源電圧を−Ｖｓ［Ｖ］として表す。また、出力電圧端子１１２を出力電圧端子ＣＵＯ／ＣＤＯとして表す。
【００３５】
（１）時刻ｔ１において、スイッチＬＵがオンになる。この際、スイッチＨＶ，ＢＤ１，ＣＵ，ＬＤ，ＣＤがオフであり、スイッチＦＶ，ＢＤ２がオンである。この結果、端子ＣＰＨはグランド（０Ｖ）であり、端子ＣＰＬは−Ｖｓである。接続点１１１の電位は、端子ＣＰＨ及びＣＰＬの中間電位であり、−Ｖｓ／２になる。スイッチＬＵがオンになると、電流ＩＬＵが流れ、出力電圧端子ＣＵＯ／ＣＤＯは、ＬＣ共振により、−Ｖｓから−Ｖｓ／２付近まで上昇する。コンデンサＣ１，Ｃ２の放電を利用することにより、消費電力を減少させることができる。
【００３６】
（２）時刻ｔ２では、スイッチＣＵがオンになる。その結果、出力電圧端子ＣＵＯ／ＣＤＯは、端子ＣＰＨに接続され、グランドに上昇する。その後、スイッチＬＵはオフになる。
【００３７】
（３）時刻ｔ３では、スイッチＦＶ，ＣＵがオフとなり、その後、スイッチＨＶ，ＢＤ１がオンとなる。この結果、端子ＣＰＨはＶｓになり、端子ＣＰＬはグランドになる。コンデンサＣＰＳはＶｓに充電される。接続点１１１の電位は、端子ＣＰＨ及びＣＰＬの中間電位であり、Ｖｓ／２になる。
【００３８】
（４）時刻ｔ４では、スイッチＬＵがオンになり、電流ＩＬＵが流れる。出力電圧端子ＣＵＯ／ＣＤＯは、ＬＣ共振により、Ｖｓ／２付近まで上昇する。コンデンサＣ１，Ｃ２の放電を利用することにより、消費電力を減少させることができる。
【００３９】
（５）時刻ｔ５では、スイッチＣＵがオンする。出力電圧端子ＣＵＯ／ＣＤＯは、端子ＣＰＨと同じく、Ｖｓになる。その後、スイッチＬＵがオフする。
【００４０】
（６）時刻ｔ６では、スイッチＣＵがオフして、スイッチＬＤがオンし、電流ＩＬＤが流れる。容量性負荷ＣＬの電荷は、ＬＣ共振により、接続点１１１（コンデンサＣ１，Ｃ２）に放電される。出力電圧端子ＣＵＯ／ＣＤＯは、Ｖｓ／２付近まで下降する。コンデンサＣ１，Ｃ２の充電を利用することにより、消費電力を減少させることができる。
【００４１】
（７）時刻ｔ７では、スイッチＣＤがオンする。この時、出力端子ＣＤＯからスイッチＣＤ，ＢＤ２を介してシンク電流が流れ、出力電圧端子ＣＵＯ／ＣＤＯはグランドにクランプされる。その後、スイッチＬＤがオフする。
【００４２】
（８）時刻ｔ８では、スイッチＨＶ，ＢＤ１がオフし、その次にスイッチＦＶがオンする。この結果、端子ＣＰＨはグランドになり、コンデンサＣＰＳの他端の電圧端子ＣＰＬは−Ｖｓになる。この際、スイッチＣＤをオフにすることにより、出力電圧端子ＣＵＯ／ＣＤＯはグランドを維持する。接続点１１１は、端子ＣＰＨ及びＣＰＬの中間電位−Ｖｓ／２になる。
【００４３】
（９）時刻ｔ９では、スイッチＬＤがオンし、電流ＩＬＤが流れる。容量性負荷ＣＬの電荷は、ＬＣ共振により、接続点１１１（コンデンサＣ１，Ｃ２）に放電される。出力電圧端子ＣＵＯ／ＣＤＯは、−Ｖｓ／２付近まで下降する。コンデンサＣ１，Ｃ２の充電を利用することにより、消費電力を減少させることができる。
【００４４】
（１０）時刻ｔ１０では、スイッチＣＤをオンする。この結果、出力電圧端子ＣＵＯ／ＣＤＯは−Ｖｓにクランプされる。その後、スイッチＬＤがオフする。
以上が一周期の処理であり、以後、同じ処理を繰り返す。
【００４５】
図４は、本実施形態による図２の容量性負荷駆動回路の動作を示す波形図である。図４の波形は、図３の波形に比べて、スイッチＬＤ及びＬＵの制御方法のみが異なる。以後、図３の説明と異なる点のみを説明する。その他の点は、図３の説明と同じである。
【００４６】
時刻ｔ１において、スイッチＬＵがオンになり、電流ＩＬＵが流れる。出力電圧端子ＣＵＯ／ＣＤＯは、ＬＣ共振により、−Ｖｓから−Ｖｓ／２付近まで上昇する。コンデンサＣ１，Ｃ２の放電を利用することにより、消費電力を減少させることができる。スイッチＬＵは、時刻ｔ５経過後までオンを維持し、その後オフになる。
【００４７】
時刻ｔ３では、スイッチＬＵが導通状態である。この際、接続点１１１は中間電位Ｖｓ／２に上昇する。これにより、出力電圧端子ＣＵＯ／ＣＤＯも、ＬＣ共振により、Ｖｓ／２付近まで上昇する。図４では、時刻ｔ３〜ｔ５の長時間において、ＬＣ共振回路（電力回収回路）により、出力電圧端子ＣＵＯ／ＣＤＯを上昇させることができる。一方、図３では、時刻ｔ４〜ｔ５の短時間において、ＬＣ共振回路により、出力電圧端子ＣＵＯ／ＣＤＯを上昇させることができるのみである。図４の制御方法は、図３の制御方法に比べ、消費電力を減少させることができる。
【００４８】
次に、時刻ｔ６において、スイッチＬＤがオンになり、電流ＩＬＤが流れる。容量性負荷ＣＬの電荷は、ＬＣ共振により、接続点１１１（コンデンサＣ１，Ｃ２）に放電される。出力電圧端子ＣＵＯ／ＣＤＯは、Ｖｓ／２付近まで下降する。コンデンサＣ１，Ｃ２の充電を利用することにより、消費電力を減少させることができる。スイッチＬＤは、時刻ｔ１０経過後までオンを維持し、その後オフになる。
【００４９】
時刻ｔ８では、スイッチＬＤが導通状態である。この際、接続点１１１は中間電位−Ｖｓ／２に下降する。これにより、出力電圧端子ＣＵＯ／ＣＤＯも、ＬＣ共振により、−Ｖｓ／２付近まで下降する。図４では、時刻ｔ８〜ｔ１０の長時間において、ＬＣ共振回路（電力回収回路）により、出力電圧端子ＣＵＯ／ＣＤＯを下降させることができる。一方、図３では、時刻ｔ９〜ｔ１０の短時間において、ＬＣ共振回路により、出力電圧端子ＣＵＯ／ＣＤＯを下降させることができるのみである。図４の制御方法は、図３の制御方法に比べ、消費電力を減少させることができる。
【００５０】
以上のように、図３では、時刻ｔ２，ｔ５にスイッチＣＵがオンする直前の時刻ｔ１，ｔ４にスイッチＬＵをオンするパルスを発生させ、時刻ｔ２，ｔ５経過後にスイッチＬＵをオフする。また、時刻ｔ７，ｔ１０にスイッチＣＤがオンする直前の時刻ｔ６，ｔ９にスイッチＬＤをオンするパルスを発生させ、時刻ｔ７，ｔ１０経過後にスイッチＬＤをオフする。これにより、時刻ｔ１〜ｔ２、ｔ４〜ｔ５、ｔ６〜ｔ７、ｔ９〜ｔ１０において、コイルＬＰＤ，ＬＰＵと容量性負荷ＣＬとの間で共振電流を発生させている。この共振電流によって、容量性負荷ＣＬを駆動することにより、スイッチＣＵ、ＣＤでのスイッチング電力損失を低減している。しかし、この場合、スイッチＨＶ，ＦＶ，ＢＤのオン時に発生するスイッチング電力損失を低減することは難しい。
【００５１】
これに対し、図４では、時刻ｔ３にスイッチＨＶ，ＢＤ１がオンする際に、スイッチＬＵを導通状態にしている。また時刻ｔ８にスイッチＦＶがオンする際に、スイッチＬＤを導通状態にしている。この結果、時刻３及びｔ８にスイッチＨＶ，ＦＶ，ＢＤ１がオンすると同時に、コイルＬＰＵ，ＬＰＤを介して共振電流を流し、容量性負荷ＣＬを充電している。
【００５２】
一般に、容量性負荷ＣＬに電圧Ｖｓを印加する場合、消費電力Ｐｓ＝（１／２）×ＣＬ×Ｖｓ×Ｖｓと表すことができる。これに対し、前述したように共振現象が発生した場合、エネルギーは容量性負荷ＣＬとコイルＬＰＵ，ＬＰＤ（ＬＰ）との間を交互に移動する形となる。すなわち、容量性負荷ＣＬに蓄えられるエネルギーＰＶ＝（１／２）×ＣＬ×Ｖｓ×Ｖｓと、コイルＬＰに蓄えられるエネルギーＰＩ＝（１／２）×ＬＰ×Ｉｐ×Ｉｐとのエネルギー移動が繰り返される。ここで、ＩｐはコイルＬＰに流れる電流ＩＬＵ，ＩＬＤである。この結果、共振電流による電荷移動時の消費電力は理想的には０Ｗにできる。ただし、実際は、各部品での内部抵抗や、各スイッチの動作タイミングにより、ある程度の電力は消費する。この時、コイルＬＰに蓄えられたエネルギーＰＩ＝（１／２）×ＬＰ×Ｉｐ×Ｉｐは、一旦、コンデンサＣ１、及び、Ｃ２に蓄えられ、再び、コイルＬＰを介して、容量性負荷ＣＬへ供給される。
【００５３】
図３及び図４の動作の違いをより具体的に説明する。図３では、時刻ｔ２にスイッチＣＵがオンする直前の時刻ｔ１にスイッチＬＵをオンさせ、その後、時刻ｔ２にスイッチＣＵをオンさせる。そして、時刻ｔ３にスイッチＨＶがオンする直前に、スイッチＣＵ，ＬＵをオフさせる。時刻ｔ３にスイッチＨＶがオンした後に、再び、時刻ｔ４にスイッチＬＵをオンし、時刻ｔ５にスイッチＣＵをオンする。このため、時刻ｔ３にスイッチＨＶがオンする瞬間、スイッチＬＵはオフとなっている。また、時刻ｔ７にスイッチＣＤがオンする直前の時刻ｔ６にスイッチＬＤをオンさせ、その後、スイッチＣＤをオンさせる。時刻ｔ８にスイッチＦＶがオンする直前に、スイッチＣＤ、スイッチＬＤをオフさせる。時刻ｔ８にスイッチＦＶがオンした後に、再び、時刻ｔ９にスイッチＬＤをオンし、時刻ｔ１０にスイッチＣＤをオンする。なお、スイッチＢＤ１は、スイッチＨＶと同時にオン、オフを繰り返している。この動作の場合、スイッチＣＵ，ＣＤのスイッチング電力損失は低減できるものの、スイッチＨＶ，ＦＶ，ＢＤ１のスイッチング電力損失は低減できない。
【００５４】
図４では、スイッチＨＶ，ＦＶ，ＢＤ１がオンする瞬間も、スイッチＬＵ，ＬＤは導通状態（オン状態）である。具体的には、時刻ｔ３にスイッチＨＶがオンする瞬間（この時、スイッチＢＤ１もオンする）、スイッチＬＵのゲートパルスＳｈをハイレベルにしてスイッチＬＵの導通状態を継続させ、スイッチＨＶがオンした際にコイルＬＰＵを介して、負荷容量ＣＬに共振電流ＩＬＵを流している。この際、スイッチＣＵは非導通状態である。
【００５５】
また、時刻ｔ８にスイッチＦＶがオンする瞬間、スイッチＬＤのゲートパルスＳｇをハイレベルにしてスイッチＬＤの導通状態を継続させ、スイッチＦＶがオンした際にコイルＬＰＤを介して、負荷容量ＣＬに共振電流ＩＬＤを流している。この際、スイッチＣＤは非導通状態である。
【００５６】
この結果、上記スイッチＨＶ，ＦＶ，ＢＤ１でのスイッチング電力損失を低減することができる。また、上記共振電流を流すことにより、スイッチＨＶ，ＦＶ，ＢＤ１にかかる電圧の立ち上り波形、立ち下り波形の傾きを緩やかにすることができる。この結果、上記スイッチＨＶ，ＦＶ，ＢＤ１がスイッチングする場合に発生するノイズを低減する効果もある。
【００５７】
なお、図１、図２に示した回路において、コイルＬＰ（ＬＰＵ，ＬＰＤ）の代りに抵抗を用いてもよい。その場合、共振現象を利用した電力低減効果は少なくなるが、上記ノイズ低減効果は維持される。
【００５８】
上記では消費電力を減少させる効果を説明したが、その他に出力電圧端子ＣＵＯ／ＣＤＯの出力電圧波形の周期を短くすることもできる。すなわち、スイッチＨＶがオンしてから、スイッチＣＵがオンするまでの時間（時刻ｔ３〜ｔ５）、及び、スイッチＦＶがオンしてから、スイッチＣＤがオンするまでの時間（時刻ｔ８〜ｔ１０）を短縮できる。よって、出力電圧パルスの周期を短縮し、出力電圧パルスの周波数を高めることができる。この容量性負荷駆動回路を、後に説明するプラズマディスプレイ装置に適用すれば、明るさを向上させることができる。
【００５９】
図５は、図２に示した容量性負荷駆動回路の変形例を示す。図５の回路は、図２の回路においてコンデンサＣ１を削除したものである。すなわち、コンデンサＣ２は、端子ＣＰＬ及び端子１１１間に接続される。図５の回路は、図２の回路と同様の動作及び効果を得ることができる。また、同様に、図２の回路において、コンデンサＣ１を残し、コンデンサＣ２を削除してもよい。すなわち、少なくともコンデンサＣ１及びＣ２のいずれか片方があればよい。その場合、コンデンサは、その一端が端子ＣＰＨ又はＣＰＬに接続され、その他端が端子１１１に接続されることになる。
【００６０】
図６は、本実施形態による容量性負荷駆動回路を用いたプログレッシブ方式のプラズマディスプレイ装置（表示装置）を示す。このプラズマディスプレイ装置では、図１に示した容量性負荷駆動回路を、サステイン回路８０４ｘ，８０４ｙとして２個用いる。駆動制御回路８０１は、サステイン回路８０４ｘ，８０４ｙの制御信号端子ＨＶＩ，ＦＶＩ，ＢＤＩ，ＣＵＩ，ＣＤＩ，ＬＩに制御信号を出力し、図３に示す信号を生成する。さらに、駆動制御回路８０１は、アドレスドライブ回路８０２、スキャン回路８０８及びリセット回路８０６に制御信号を出力する。
【００６１】
サステイン回路８０４ｘは、Ｘ電極Ｘ１，Ｘ２等を駆動するためのＸドライブ回路である。サステイン回路８０４ｘの出力端子ＣＵＯ／ＣＤＯは、Ｘ電極Ｘ１，Ｘ２等に共通接続される。Ｙドライブ回路８０５は、サステイン回路８０４ｙ、リセット回路８０６、加算器８０７及びスキャン回路８０８を有する。加算器８０７は、サステイン回路８０４ｙの出力端子ＣＵＯ／ＣＤＯの信号及びリセット回路８０６の出力信号を加算し、スキャン回路８０８に出力する。スキャン回路８０８は、その加算信号を基に、制御信号に応じてＹ電極Ｙ１，Ｙ２等に信号を出力する。アドレスドライブ回路８０２は、制御信号に応じて、アドレス電極Ａ１，Ａ２等に信号を出力する。
【００６２】
表示パネル（プラズマディスプレイパネル：ＰＤＰ）８０３は、Ｘ電極Ｘ１，Ｘ２等とＹ電極Ｙ１，Ｙ２等とが交互に配置され、それらに対してアドレス電極Ａ１，Ａ２等が垂直方向に交差して２次元マトリクスを形成する。各表示セル（画素）ＣＬｉｊは、１つのＸ電極、１つのＹ電極及び１つのアドレス電極で構成される。
【００６３】
図７（Ａ）は、図６の表示セルＣＬｉｊの断面構成を示す図である。Ｘ電極Ｘｉ及びＹ電極Ｙｉは、前面ガラス基板９１１上に形成されている。その上には、放電空間９１７に対し絶縁するための誘電体層９１２が被着されるとともに、更にその上にＭｇＯ（酸化マグネシウム）保護膜９１３が被着されている。
【００６４】
一方、アドレス電極Ａｊは、前面ガラス基板９１１と対向して配置された背面ガラス基板９１４上に形成され、その上には誘電体層９１５が被着され、更にその上に蛍光体が被着されている。ＭｇＯ保護膜９１３と誘電体層９１５との間の放電空間９１７には、Ｎｅ＋Ｘｅペニングガス等が封入されている。
【００６５】
図７（Ｂ）は、交流駆動型プラズマディスプレイの容量ＣＬを説明するための図である。容量Ｃａは、Ｘ電極ＸｉとＹ電極Ｙｉとの間の放電空間９１７の容量である。容量Ｃｂは、Ｘ電極ＸｉとＹ電極Ｙｉとの間の誘電体層９１２の容量である。容量Ｃｃは、Ｘ電極ＸｉとＹ電極Ｙｉとの間の前面ガラス基板９１１の容量である。これらの容量Ｃａ，Ｃｂ，Ｃｃの合計によって、電極Ｘｉ及びＹｉ間の容量ＣＬが決まる。
【００６６】
図７（Ｃ）は、交流駆動型プラズマディスプレイの発光を説明するための図である。リブ９１６の内面には、赤、緑、青色の蛍光体９１８がストライプ状に各色毎に配列、塗付されており、Ｘ電極Ｘｉ及びＹ電極Ｙｉの間の放電によって蛍光体９１８を励起して光９２１が生成されるようになっている。
【００６７】
図８は、図６のプログレッシブ方式のプラズマディスプレイパネル８０３の断面図である。ガラス基板１００１上には、Ｘ電極Ｘｎ−１及びＹ電極Ｙｎ−１の表示セル、Ｘ電極Ｘｎ及びＹ電極Ｙｎの表示セル、Ｘ電極Ｘｎ＋１及びＹ電極Ｙｎ＋１の表示セルが形成される。各表示セルの間には、遮光体１００３が設けられる。絶縁層１００２は、遮光体１００３及び電極Ｘｉ，Ｙｉを覆うように設けられる。
【００６８】
アドレス電極１００７の下には、絶縁層１００６及び蛍光体１００５が設けられる。放電空間１００４は、絶縁層１００２及び蛍光体１００５の間に設けられ、Ｎｅ＋Ｘｅペニングガス等が封入されている。表示セルでの放電光は、蛍光体１００５に反射してガラス基板１００１を透過して表示される。
【００６９】
プログレッシブ方式では、表示セルを構成する対となる電極Ｘｎ−１，Ｙｎ−１の間の間隔、電極Ｘｎ，Ｙｎの間の間隔、電極Ｘｎ＋１，Ｙｎ＋１の間の間隔が狭く、放電が可能である。そして、異なる表示セルにまたがる電極Ｙｎ−１，Ｘｎの間の間隔、電極Ｙｎ，Ｘｎ＋１の間の間隔が広く、放電を行わない。すなわち、プログレッシブ方式では、各電極は片側に隣接する電極との間でのみ放電が可能である。
【００７０】
図９は、図６のプラズマディスプレイ装置の動作波形図である。
Ｘドライブ回路のサステイン回路８０４ｘは、Ｘ電極Ｘ１等に、サステイン期間Ｔｓに発生するＸサステインパルス１１０４，１１０６等を出力する（図４参照）。Ｙドライブ回路８０５におけるサステイン回路８０４ｙは、Ｙ電極Ｙ１等に、サステイン期間Ｔｓに発生するＹサステインパルス１１０５，１１０７等を出力する（図４参照）。Ｙドライブ回路８０５におけるリセット回路８０６は、Ｙ電極Ｙ１等に、リセット期間Ｔｒに発生するリセットパルス１１０１を出力する。Ｙドライブ回路８０５におけるスキャン回路８０８は、Ｙ電極Ｙ１等に、アドレス期間Ｔａに発生するスキャンパルス１１０３を出力する。アドレスドライブ回路８０２は、アドレス電極Ａ１等に、アドレス期間Ｔａに発生するアドレスパルス１１０２を出力する。
【００７１】
リセット期間Ｔｒでは、Ｙ電極Ｙｉにリセットパルス１１０１を印加して電荷の全面書き込み及び全面消去を行い、前回の表示内容を消去して所定の壁電荷を形成する。
【００７２】
次に、アドレス期間Ｔａでは、アドレス電極Ａｊに正電位パルス１１０２を印加し、所望のＹ電極Ｙｉに順次スキャンで負電位パルス１１０３を印加する。これにより、アドレス電極ＡｊとＹ電極Ｙｉとの間でアドレス放電が行われ、表示セルのアドレス指定がなされる。
【００７３】
次に、サステイン期間（維持放電期間）Ｔｓでは、各Ｘ電極Ｘｉと各Ｙ電極Ｙｉとの間に逆相の電圧１１０４，１１０５及び１１０６，１１０７を印加することにより、アドレス期間Ｔａでアドレス指定した表示セルに対応するＸ電極ＸｉとＹ電極Ｙｉとの間で維持放電を行い、発光する。このサステイン期間Ｔｓの波形が、図４の波形に相当する。
【００７４】
本実施形態のプラズマディスプレイ装置を用いることにより、スイッチＣＵ，ＣＤのみならず、スイッチＨＶ，ＦＶ，ＢＤ１のスイッチング電力損失も低減することができる。また、上記共振電流を流すことにより、スイッチＨＶ，ＦＶ，ＢＤ１にかかる電圧の立ち上り波形、立ち下り波形の傾きを緩やかにすることができ、スイッチングノイズを低減することができる。また、サステイン期間Ｔｓにおける出力電圧パルスの周期を短縮し、出力電圧パルスの周波数を高めることができるので、プラズマディスプレイ装置の明るさを向上させることができる。
【００７５】
（第２の実施形態）
図１０は、本発明の第２の実施形態による容量性負荷駆動回路を示す。容量性負荷駆動回路は、図１に示した容量性負荷駆動回路を２チャンネル分内蔵している点が特徴である。すなわち、容量性負荷駆動回路は、上半分の第１チャンネルの容量性負荷駆動回路及び下半分の第２チャンネルの容量性負荷駆動回路を有する。各チャンネルの容量性負荷駆動回路が図１の容量性負荷駆動回路の回路構成を有し、容量性負荷ＣＬ１と容量性負荷ＣＬ２を交互に駆動する。
【００７６】
また、この容量性負荷駆動回路では、入出力端子を上下対称に設けている。この結果、容量性負荷駆動回路を適用した基板の入出力部の配線も上下対称に設けることができる。よって、チャンネル間の配線パターンが有するインピーダンスの違いによって生じる電圧降下（放電電流と配線インピーダンスによって生じる電圧変動）の違いを低減することができる。従って、プラズマディスプレイ装置において上記電圧降下の違いによって生じる画質劣化を低減することができる。
【００７７】
図１１は、図１０の容量性負荷駆動回路を適用したＡＬＩＳ（Ａｌｔｅｒｎａｔｅ　Ｌｉｇｈｔｉｎｇ　ｏｆ　Ｓｕｒｆａｃｅｓ）方式のプラズマディスプレイ装置を示す。このプラズマディスプレイ装置では、図１０に示した容量性負荷駆動回路を、サステイン回路１４０４ｘ，１４０４ｙとして２個用いる。駆動制御回路１４０１は、サステイン回路１４０４ｘ，１４０４ｙの制御信号端子ＨＶＩ１，ＦＶＩ１，ＢＤＩ１，ＣＵＩ１，ＣＤＩ１，ＬＩ１等に制御信号を出力する。さらに、駆動制御回路１４０１は、アドレスドライブ回路１４０２、スキャン回路１４０９及びリセット回路１４０６に制御信号を出力する。
【００７８】
サステイン回路１４０４ｘは、Ｘ電極Ｘ１，Ｘ２等を駆動するためのＸドライブ回路である。サステイン回路１４０４ｘの第１チャンネル出力端子ＣＵＯ１／ＣＤＯ１は、奇数番目のＸ電極Ｘ１等に共通接続され、第２チャンネル出力端子ＣＵＯ２／ＣＤＯ２は、偶数番目のＸ電極Ｘ２等に共通接続される。Ｙドライブ回路１４０５は、サステイン回路１４０４ｙ、リセット回路１４０６、加算器１４０７，１４０８及びスキャン回路１４０９を有する。加算器１４０７は、サステイン回路１４０４ｙの第１チャンネル出力端子ＣＵＯ１／ＣＤＯ１の信号ＹＳ１及びリセット回路１４０６の出力信号を加算し、スキャン回路１４０９に出力する。加算器１４０８は、サステイン回路１４０４ｙの第２チャンネル出力端子ＣＵＯ２／ＣＤＯ２の信号ＹＳ２及びリセット回路１４０６の出力信号を加算し、スキャン回路１４０９に出力する。スキャン回路１４０９は、それらの加算信号を基に、制御信号に応じてＹ電極Ｙ１，Ｙ２等に信号を出力する。アドレスドライブ回路１４０２は、制御信号に応じて、アドレス電極Ａ１，Ａ２等に信号を出力する。
【００７９】
ＰＤＰ１４０３は、Ｘ電極Ｘ１，Ｘ２等とＹ電極Ｙ１，Ｙ２等とが交互に配置され、それらに対してアドレス電極Ａ１，Ａ２等が垂直方向に交差して２次元マトリクスを形成する。各表示セルＣＬｉｊは、１つのＸ電極、１つのＹ電極及び１つのアドレス電極で構成される。
【００８０】
図１２は、図１１のＡＬＩＳ方式のプラズマディスプレイパネル１４０３の断面図である。この構成は、図８のプログレッシブ方式のプラズマディスプレイパネルの構成と基本的に同じである。ただし、ＡＬＩＳ方式では、すべての電極Ｘｎ−１，Ｙｎ−１，Ｘｎ，Ｙｎ，Ｘｎ＋１，Ｙｎ＋１の間の間隔が同じであり、遮光体１００３が存在しない。電極Ｘｎ−１とＹｎ−１の間、電極ＸｎとＹｎの間及び電極Ｘｎ＋１とＹｎ＋１の間をそれぞれ第１のスリットとし、電極Ｙｎ−１とＸｎの間及び電極ＹｎとＸｎ＋１の間を第２のスリットとする。ＡＬＩＳ方式では、第１回目のフレーム期間で第１のスリットでの維持放電を行い、それに続く第２回目のフレーム期間で第２のスリットでの維持放電を行う。すなわち、ＡＬＩＳ方式では、各電極は両側に隣接する電極との間で放電が可能である。ＡＬＩＳ方式は、プログレッシブ方式に比べ、表示ライン（行）数が２倍になり、高精細化を実現できる。
【００８１】
なお、プログレッシブ方式では、図９のサステイン期間Ｔｓにおいて奇数番目のＸ電極と偶数番目のＸ電極の信号が同相であり、奇数番目のＹ電極と偶数番目のＹ電極の信号が同相である。
【００８２】
ＡＬＩＳ方式では、サステイン期間Ｔｓにおいて奇数番目のＸ電極と偶数番目のＸ電極の信号が逆相であり、奇数番目のＹ電極と偶数番目のＹ電極の信号が逆相である。図１４において、ＡＬＩＳ方式のプラズマディスプレイ装置では、奇数番目のＸ電極Ｘ１等と偶数番目のＸ電極Ｘ２等に各々異なる電圧を印可する構成としている。例えば、特願平８−１９４３２０号公報にＡＬＩＳ方式の詳細が記載（ｉｎｃｏｒｐｏｒａｔｅｄ　ｂｙ　ｒｅｆｅｒｅｎｃｅ）されている。
【００８３】
図１１のサステイン回路１４０４ｘ，１４０４ｙには、奇数番目の電極を駆動する第１チャンネルの容量性負荷駆動回路と偶数番目の電極を駆動するための第２チャンネルの容量性負荷駆動回路が内蔵されている。奇数番目電極のための第１チャンネルの容量性負荷駆動回路では、駆動制御回路１４０１から供給される駆動制御信号に基づき、Ｘ電極及びＹ電極の奇数番目電極へ供給するサステインパルスを形成している。また、偶数番目電極のための第２チャンネルの容量性負荷駆動回路では、駆動制御回路１４０１から供給される駆動制御信号に基づき、Ｘ電極及びＹ電極の偶数番目電極へ供給するサステインパルスを形成している。
【００８４】
図１１に示したプラズマディスプレイ装置では、図６に示したプラズマディスプレイ装置における効果に加え、奇数番目電極と偶数番目電極を各々独立に駆動する場合（２チャンネル以上の出力を要する場合）における信頼性を高めることができる。
【００８５】
第１及び第２の実施形態によれば、スイッチＣＵ，ＣＤのみならず、スイッチＨＶ，ＦＶ，ＢＤ１のスイッチングの際の消費電力を低減することができる。また、上記共振電流を流すことにより、スイッチＨＶ，ＦＶ，ＢＤ１にかかる電圧の立ち上り波形、立ち下り波形の傾きを緩やかにすることができ、スイッチングノイズを低減することができる。また、サステイン期間Ｔｓにおける出力電圧パルスの周期を短縮し、出力電圧パルスの周波数を高めることができるので、プラズマディスプレイ装置の明るさを向上させることができる。
【００８６】
なお、上記の容量性負荷駆動回路は、プラズマディスプレイ装置以外の表示装置に適用することもできる。上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００８７】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
（付記１）電源電圧を入力するための電源電圧端子と、
グランド端子と、
第１の電圧端子と、
第２の電圧端子と、
容量性負荷に出力電圧を出力するための出力電圧端子と、
前記電源電圧端子及び前記第１の電圧端子間に接続される第１のスイッチと、
前記第１の電圧端子及び前記グランド端子間に接続される第２のスイッチと、
前記第２の電圧端子及び前記グランド端子間に接続される第３のスイッチと、
前記第１の電圧端子及び前記第２の電圧端子間に接続される第１のコンデンサと、
前記出力電圧端子及び前記第１の電圧端子間に接続される第４のスイッチと、
前記出力電圧端子及び前記第２の電圧端子間に接続される第５のスイッチと、
前記第１の電圧端子又は前記第２の電圧端子にその一端が接続される第２のコンデンサと、
前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第６のスイッチ及びインピーダンス素子の直列回路と、
前記第１のスイッチがオンする際、前記第６のスイッチが導通状態になるように制御する制御回路と
を有する容量性負荷駆動回路。
（付記２）前記制御回路は、前記第１のスイッチ及び前記第２のスイッチがオンする際、前記第６のスイッチが導通状態になるように制御する付記１記載の容量性負荷駆動回路。
（付記３）前記制御回路は、前記第１のスイッチがオンする際、前記第６のスイッチが導通状態、前記第４のスイッチが非導通状態になるように制御する付記１記載の容量性負荷駆動回路。
（付記４）前記制御回路は、前記第２のスイッチがオンする際、前記第６のスイッチが導通状態、前記第５のスイッチが非導通状態になるように制御する付記３記載の容量性負荷駆動回路。
（付記５）さらに、第３のコンデンサを有し、
前記第２のコンデンサ及び前記第３のコンデンサは、前記第１の電圧端子及び前記第２の電圧端子間に接続され、前記第２のコンデンサ及び前記第３のコンデンサの相互接続点は前記直列回路に接続される付記１記載の容量性負荷駆動回路。
（付記６）前記インピーダンス素子はコイルである付記１記載の容量性負荷駆動回路。
（付記７）前記インピーダンス素子は抵抗である付記１記載の容量性負荷駆動回路。
（付記８）電源電圧を入力するための電源電圧端子と、
グランド端子と、
第１の電圧端子と、
第２の電圧端子と、
容量性負荷に出力電圧を出力するための出力電圧端子と、
前記電源電圧端子及び前記第１の電圧端子間に接続される第１のスイッチと、
前記第１の電圧端子及び前記グランド端子間に接続される第２のスイッチと、
前記第２の電圧端子及び前記グランド端子間に接続される第３のスイッチと、
前記第１の電圧端子及び前記第２の電圧端子間に接続される第１のコンデンサと、
前記出力電圧端子及び前記第１の電圧端子間に接続される第４のスイッチと、
前記出力電圧端子及び前記第２の電圧端子間に接続される第５のスイッチと、
前記第１の電圧端子又は前記第２の電圧端子にその一端が接続される第２のコンデンサと、
前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第６のスイッチ及びインピーダンス素子の直列回路と、
前記第２のスイッチがオンする際、前記第６のスイッチが導通状態になるように制御する制御回路と
を有する容量性負荷駆動回路。
（付記９）前記制御回路は、前記第２のスイッチがオンする際、前記第６のスイッチが導通状態、前記第５のスイッチが非導通状態になるように制御する付記８記載の容量性負荷駆動回路。
（付記１０）さらに、第３のコンデンサを有し、
前記第２のコンデンサ及び前記第３のコンデンサは、前記第１の電圧端子及び前記第２の電圧端子間に接続され、前記第２のコンデンサ及び前記第３のコンデンサの相互接続点は前記直列回路に接続される付記８記載の容量性負荷駆動回路。
（付記１１）前記インピーダンス素子はコイルである付記８記載の容量性負荷駆動回路。
（付記１２）前記インピーダンス素子は抵抗である付記８記載の容量性負荷駆動回路。
（付記１３）電源電圧を入力するための電源電圧端子と、
グランド端子と、
第１の電圧端子と、
第２の電圧端子と、
容量性負荷に出力電圧を出力するための出力電圧端子と、
前記電源電圧端子及び前記第１の電圧端子間に接続される第１のスイッチと、
前記第１の電圧端子及び前記グランド端子間に接続される第２のスイッチと、
前記第２の電圧端子及び前記グランド端子間に接続される第３のスイッチと、
前記第１の電圧端子及び前記第２の電圧端子間に接続される第１のコンデンサと、
前記出力電圧端子及び前記第１の電圧端子間に接続される第４のスイッチと、
前記出力電圧端子及び前記第２の電圧端子間に接続される第５のスイッチと、
前記第１の電圧端子又は前記第２の電圧端子にその一端が接続される第２のコンデンサと、
前記第２のコンデンサから前記出力電圧端子へ電流を流すために前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第６の一方向性スイッチ及び第１のインピーダンス素子の第１の直列回路と、
前記出力電圧端子から前記第２のコンデンサへ電流を流すために前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第７の一方向性スイッチ及び第２のインピーダンス素子の第２の直列回路と、
前記第１のスイッチがオンする際、前記第６のスイッチが導通状態になるように制御する制御回路と
を有する容量性負荷駆動回路。
（付記１４）電源電圧を入力するための電源電圧端子と、
グランド端子と、
第１の電圧端子と、
第２の電圧端子と、
容量性負荷に出力電圧を出力するための出力電圧端子と、
前記電源電圧端子及び前記第１の電圧端子間に接続される第１のスイッチと、
前記第１の電圧端子及び前記グランド端子間に接続される第２のスイッチと、
前記第２の電圧端子及び前記グランド端子間に接続される第３のスイッチと、
前記第１の電圧端子及び前記第２の電圧端子間に接続される第１のコンデンサと、
前記出力電圧端子及び前記第１の電圧端子間に接続される第４のスイッチと、
前記出力電圧端子及び前記第２の電圧端子間に接続される第５のスイッチと、
前記第１の電圧端子又は前記第２の電圧端子にその一端が接続される第２のコンデンサと、
前記第２のコンデンサから前記出力電圧端子へ電流を流すために前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第６の一方向性スイッチ及び第１のインピーダンス素子の第１の直列回路と、
前記出力電圧端子から前記第２のコンデンサへ電流を流すために前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第７の一方向性スイッチ及び第２のインピーダンス素子の第２の直列回路と、
前記第２のスイッチがオンする際、前記第７のスイッチが導通状態になるように制御する制御回路と
を有する容量性負荷駆動回路。
（付記１５）付記１記載の一又は複数の容量性負荷駆動回路と、
前記容量性負荷駆動回路の前記出力電圧端子に接続される表示パネルと
を有する表示装置。
（付記１６）付記８記載の一又は複数の容量性負荷駆動回路と、
前記容量性負荷駆動回路の前記出力電圧端子に接続される表示パネルと
を有する表示装置。
（付記１７）付記１３記載の一又は複数の容量性負荷駆動回路と、
前記容量性負荷駆動回路の前記出力電圧端子に接続される表示パネルと
を有する表示装置。
（付記１８）付記１４記載の一又は複数の容量性負荷駆動回路と、
前記容量性負荷駆動回路の前記出力電圧端子に接続される表示パネルと
を有する表示装置。
（付記１９）付記１記載の一又は複数の容量性負荷駆動回路と、
前記容量性負荷駆動回路の前記出力電圧端子に接続されるプラズマディスプレイパネルと
を有するプラズマディスプレイ装置。
（付記２０）前記プラズマディスプレイパネルは、放電を行うための複数の電極を有し、各電極は片側に隣接する電極との間でのみ放電が可能であるプログレッシブ方式のプラズマディスプレイパネルである付記１９記載のプラズマディスプレイ装置。
（付記２１）前記プラズマディスプレイパネルは、放電を行うための複数の電極を有し、各電極は両側に隣接する電極との間で放電が可能であるＡＬＩＳ方式のプラズマディスプレイパネルである付記１９記載のプラズマディスプレイ装置。
（付記２２）前記プラズマディスプレイパネルは、放電を行うために交互に配置される第１及び第２の電極を有し、前記容量性負荷駆動回路は第１及び第２の容量性負荷駆動回路を含み、前記第１の容量性負荷駆動回路は前記第１の電極を駆動するための回路であり、前記第２の容量性負荷駆動回路は前記第２の電極を駆動するための回路である付記１９記載のプラズマディスプレイ装置。
（付記２３）前記第１及び第２の容量性負荷駆動回路は、前記第１の電極及び前記第２の電極間の維持放電を行うための回路である付記２２記載のプラズマディスプレイ装置。
（付記２４）付記８記載の一又は複数の容量性負荷駆動回路と、
前記容量性負荷駆動回路の前記出力電圧端子に接続されるプラズマディスプレイパネルと
を有するプラズマディスプレイ装置。
（付記２５）付記１３記載の一又は複数の容量性負荷駆動回路と、
前記容量性負荷駆動回路の前記出力電圧端子に接続されるプラズマディスプレイパネルと
を有するプラズマディスプレイ装置。
（付記２６）付記１４記載の一又は複数の容量性負荷駆動回路と、
前記容量性負荷駆動回路の前記出力電圧端子に接続されるプラズマディスプレイパネルと
を有するプラズマディスプレイ装置。
【００８８】
【発明の効果】
以上説明したように、第１〜第５のスイッチのスイッチングの際の消費電力を低減することができる。また、出力電圧端子から出力される出力電圧の周期を短縮し、出力電圧の周波数を高めることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による容量性負荷駆動回路を示す図である。
【図２】図１の容量性負荷駆動回路の具体例を示す図である。
【図３】図２に示した回路の参考動作例の波形図である。
【図４】本実施形態による容量性駆動回路の動作例の波形図である。
【図５】図２の容量性負荷駆動回路の変形例を示す図である。
【図６】第１の実施形態によるプラズマディスプレイ装置を示す図である。
【図７】図７（Ａ）〜（Ｃ）は表示セルを示す図である。
【図８】プログレッシブ方式のプラズマディスプレイパネルの断面図である。
【図９】プラズマディスプレイ装置における動作波形を示す図である。
【図１０】本発明の第２の実施形態による容量性負荷駆動回路を示す図である。
【図１１】図１０の容量性負荷駆動回路を用いたプラズマディスプレイ装置を示す図である。
【図１２】ＡＬＩＳ方式のプラズマディスプレイパネルの断面図である。
【図１３】従来技術による駆動回路を示す図である。
【図１４】従来技術による他の駆動回路を示す図である。
【符号の説明】
１０１ａ，１０１ｄ，１０１ｅ，１０１ｆ　信号レベル変換回路
１０２ａ〜１０２ｆ　プリドライブ回路
８０１　駆動制御回路
８０２　アドレスドライブ回路
８０３　プラズマディスプレイパネル
８０４ｘ，８０４ｙ　サステイン回路
８０５　Ｙドライブ回路
８０６　リセット回路
８０７　加算器
８０８　スキャン回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a capacitive load driving circuit and a display device using the same.
[0002]
[Prior art]
As a known example for reducing the circuit cost of the plasma display device, there is a method described in SID 01 DIGEST, pp. 1236 to 1239, entitled "A New Driving Technology for PDPs with Cost Effective Circuit". This method is also described in Japanese Patent No. 3,201,603.
[0003]
FIG. 13 shows the SID 01 DIGEST page 1237 FIG. 2 shows the circuit shown in FIG. Hereinafter, the basic operation of the driving circuit of the plasma display device will be described with reference to FIG. First, the switches SWA and SWC are turned on, and the capacitor C is charged to the voltage Vs / 2. As a result, the voltage of Line A becomes Vs / 2, and the voltage of Line B becomes GND (0 V). Next, the switch SWD is turned on, and the voltage Vs / 2 is applied to the first terminal of the capacitive load Cp (plasma display panel capacitance).
[0004]
On the other hand, substantially in synchronization with the above operation, first, the switch SWB 'is turned on, and the switch SWC' is turned off. As a result, the voltage of Line A 'is GND, and the voltage of Line B' is -Vs / 2. Next, the switch SWE ′ is turned on, and the voltage −Vs / 2 is applied to the second terminal of the capacitive load Cp.
[0005]
As a result of the above operation, the voltage Vs is applied to the capacitive load Cp, and the discharge maintaining operation of the plasma display panel is performed. The above SID 01 DIGEST page 1237 FIG. 1 shows an operation waveform.
[0006]
[Problems to be solved by the invention]
In the circuit of FIG. 13, the voltage rating required for the switches SWD, SWE, SWD ', and SWE' can be reduced to half that of the conventional circuit by the above operation. As a result, an element having a low voltage rating and a low on-resistance can be used as an element used for the switch. Therefore, the number of parallel elements used in the conventional circuit can be reduced.
[0007]
FIG. 14 is a circuit diagram shown in FIG. 3 of Japanese Patent Application Laid-Open No. 2001-282181, and shows a method for reducing power consumption of a plasma display device. In FIG. 14, the switches 37 and 40 are provided, and current is passed through the coils 35 and 43 to reduce the power of the switches 31 and 33. Specifically, the switch 40 is turned on immediately before the switch 31 is turned on, and the switch 37 is turned on immediately before the switch 33 is turned on. As a result, a resonance current flows between the panel capacitance Cp and the coils 35 and 43 immediately before the switches 31 and 33 are turned on, and the inrush current flowing when the switches 31 and 40 are turned on is reduced. be able to. Therefore, the power consumption of the switches 31 and 33 can be reduced. A similar method is described in JP-A-7-160219 and JP-A-9-325735.
[0008]
When the circuit shown in FIG. 14 is applied to the circuit shown in FIG. 13, a series circuit of a capacitor C1 and a capacitor C2 is provided between Line A and Line B, and a connection point between the connection point between the capacitors C1 and C2 and the panel capacitance Cp is provided. Then, a method of providing a series circuit of the coil LP and the switch LSW can be considered. At this time, the switch LSW is a bidirectional switch, and has both functions of the switches 37 and 40 in FIG. In the circuit of FIG. 13, by turning on the switch LSW immediately before the switch SWD and the switch SWE are turned on, the power consumption of the switch SWD and the switch SWE can be reduced.
[0009]
However, in this case, it is possible to reduce the power consumption of the switches SWD and SWE, but it is difficult to reduce the power consumption of the switches SWA, SWB, and SWC in the circuit of FIG.
[0010]
An object of the present invention is to provide a capacitive load drive circuit and a display device that can reduce power consumption during switching.
Another object of the present invention is to provide a capacitive load drive circuit and a display device that can shorten the switching cycle.
[0011]
[Means for Solving the Problems]
According to one aspect of the present invention, a power supply voltage terminal for inputting a power supply voltage, a ground terminal, a first voltage terminal, a second voltage terminal, and a device for outputting an output voltage to a capacitive load. A capacitive load drive circuit having an output voltage terminal. The first switch is connected between the power supply voltage terminal and the first voltage terminal. The second switch is connected between the first voltage terminal and the ground terminal. The third switch is connected between the second voltage terminal and the ground terminal. The first capacitor is connected between the first voltage terminal and the second voltage terminal. The fourth switch is connected between the output voltage terminal and the first voltage terminal. The fifth switch is connected between the output voltage terminal and the second voltage terminal. The second capacitor has one end connected to the first voltage terminal or the second voltage terminal. A series circuit of a sixth switch and an impedance element is connected between the output voltage terminal and the other end of the second capacitor. The control circuit controls the sixth switch to be conductive when the first or second switch is turned on.
[0012]
Power consumption at the time of switching of the first to fifth switches can be reduced. Further, the cycle of the output voltage output from the output voltage terminal can be shortened, and the frequency of the output voltage can be increased.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
FIG. 1 shows a principle diagram of a capacitive load driving circuit according to a first embodiment of the present invention. In FIG. 1, the first switch HV, the second switch FV, the third switch BD, the fourth switch CU, and the fifth switch CD are the switches SWA, SWB, SWC, SWD, and SWE in the circuit of FIG. Is equivalent to
[0014]
The capacitive load driving circuit includes a power supply voltage terminal Vs for inputting a positive power supply voltage (for example, 100 V), a ground terminal GND, a first voltage terminal CPH, a second voltage terminal CPL, and a third It has a voltage terminal CUO and a fourth voltage terminal CDO, and has the following configuration. The first to sixth control signal terminals HVI, FVI, BDI, CUI, CDI, and LI input control signals for controlling the first to sixth switches HV, FV, BD, CU, CD, and LSW, respectively. I do. The first, fourth, fifth and sixth signal level conversion circuits 101a, 101d, 101e and 101f are input from the first, fourth, fifth and sixth control signal terminals HVI, CUI, CDI and LI. To convert the level of the control signal. Details of the signal level conversion circuits 101a, 101d, 101e, and 101f will be described later with reference to FIG. The first, fourth, fifth, and sixth predrive circuits 102a, 102d, 102e, and 102f are amplifier circuits for amplifying control signals input from the signal level conversion circuits 101a, 101d, 101e, and 101f, respectively. It is. The second and third pre-drive circuits 102b and 102c are amplification circuits for amplifying a control signal input via the control signal terminals FVI and BDI. Opening and closing of the first to sixth switches HV, FV, BD, CU, CD, and LSW are controlled in accordance with control signals output from the first to sixth amplifier circuits 102a to 102f, respectively.
[0015]
The first switch HV is connected between the power supply voltage terminal Vs and the first voltage terminal CPH. The second switch FV is connected between the first voltage terminal CPH and the ground terminal GND. The third switch BD is connected between the second voltage terminal CPL and the ground terminal GND. The fourth switch CU is connected between the first voltage terminal CPH and the third voltage terminal CUO. The fifth switch CD is connected between the second voltage terminal CPL and the fourth voltage terminal CDO. The output voltage terminal 112 is a terminal for outputting an output voltage to the capacitive load CL, and is connected to the third voltage terminal CUO and the fourth voltage terminal CDO. The capacitive load CL is connected between the output voltage terminal 112 and the ground.
[0016]
A positive power supply potential is supplied to the power supply voltage terminal Vs, and a ground potential is supplied to the ground terminal GND. The capacitor Cs is connected between the power supply voltage terminal Vs and the ground terminal GND. The capacitor CPS is connected between the first voltage terminal CPH and the second voltage terminal CPL. The capacitor C1 and the capacitor C2 are connected in series between the first voltage terminal CPH and the second voltage terminal CPL. The connection point 111 is an interconnection point between the capacitors C1 and C2. The capacitors C1 and C2 have the same capacitance. The series circuit of the sixth switch LSW and the coil LP is connected between the output voltage terminal 112 and the connection point 111.
[0017]
FIG. 2 shows a specific example of the capacitive load drive circuit shown in FIG. The switch HV has an N-channel power MOSFET (metal-oxide-semiconductor field effect transistor) 211a, a parasitic diode 212a, and a diode 213a. The FET 211a has a gate connected to the output of the predrive circuit 102a and a drain connected to the power supply terminal Vs. The parasitic diode 212a has an anode connected to the source of the FET 211a and a cathode connected to the drain of the FET 211a. The diode 213a has an anode connected to the source of the FET 211a and a cathode connected to the voltage terminal CPH.
[0018]
The terminal CPH connected to the source of the FET 211a changes to the power supply voltage (Vs) or the ground as shown in FIG. Since the reference potential of the source of the FET 211a changes, the level of the gate also needs to be changed accordingly. The signal level conversion circuit 101a is a circuit for changing the level of the gate.
[0019]
The switch FV has an N-channel power MOSFET 211b and a parasitic diode 212b. The FET 211b has a gate connected to the output of the pre-drive circuit 102b, a source connected to the ground terminal GND, and a drain connected to the voltage terminal CPH. The parasitic diode 212b has an anode connected to the source of the FET 211b and a cathode connected to the drain of the FET 211b.
[0020]
The switches BD1 and BD2 correspond to the switch BD in FIG. The switch BD forms a bidirectional switch using both the switch BD1 including the P-channel power MOSFET 212ca and the switch BD2 including the N-channel power MOSFET 212cb.
[0021]
The pre-drive circuits 102ca and 102cb correspond to the pre-drive circuit 102c in FIG. The control signal terminals BD1I and BD2I correspond to the control signal terminal BDI in FIG. The pre-drive circuits 102ca and 102cb are amplification circuits that amplify control signals input via the control signal terminals BD1I and BD2I, respectively.
[0022]
The switch BD1 has a P-channel power MOSFET 211ca, a parasitic diode 212ca, and a diode 213ca. The FET 211ca has a gate connected to the output of the pre-drive circuit 102ca, and a source connected to the ground terminal GND. The parasitic diode 212ca has an anode connected to the drain of the FET 211ca and a cathode connected to the source of the FET 211ca. The diode 213ca has an anode connected to the drain of the FET 211ca and a cathode connected to the voltage terminal CPL.
[0023]
The switch BD2 has an N-channel power MOSFET 211cb, a parasitic diode 212cb, and a diode 213cb. The FET 211cb has a gate connected to the output of the pre-drive circuit 102cb, and a source connected to the ground terminal GND. The parasitic diode 212cb has an anode connected to the source of the FET 211cb and a cathode connected to the drain of the FET 211cb. The diode 213cb has an anode connected to the voltage terminal CPL and a cathode connected to the drain of the FET 211cb.
[0024]
The switch CU has an N-channel power MOSFET 211d and a parasitic diode 212d. The FET 211d has a gate connected to the output of the predrive circuit 102d, a source connected to the voltage terminal CUO, and a drain connected to the voltage terminal CPH. The parasitic diode 212d has an anode connected to the source of the FET 211d and a cathode connected to the drain of the FET 211d.
[0025]
Note that the terminal CUO connected to the source of the FET 211d changes to a positive power supply voltage (Vs), a ground, or a negative power supply voltage (-Vs) as described later with reference to FIG. Since the reference potential of the source of the FET 211d changes, it is necessary to change the level of the gate accordingly. The signal level conversion circuit 101d is a circuit for changing the level of the gate.
[0026]
The switch CD has an N-channel power MOSFET 211e and a parasitic diode 212e. The FET 211e has a gate connected to the output of the predrive circuit 102e, a source connected to the voltage terminal CPL, and a drain connected to the voltage terminal CDO. The parasitic diode 212e has an anode connected to the source of the FET 211e and a cathode connected to the drain of the FET 211e. At output voltage terminal 112, voltage terminals CUO and CDO are connected.
[0027]
Note that the terminal CPL connected to the source of the FET 211e changes to a negative power supply voltage (−Vs) or ground as shown in FIG. 3 described later. Since the reference potential of the source of the FET 211e changes, it is necessary to change the level of the gate accordingly. The signal level conversion circuit 101e is a circuit for changing the level of the gate.
[0028]
The switches LD and LU correspond to the switch LSW in FIG. The switch LSW forms a bidirectional switch using both the one-way switch LD and the one-way switch LU. The switch LD is a one-way switch for flowing the current ILD from the output voltage terminal 112 to the connection point 111 (the capacitors C1 and C2). Switch LU is a one-way switch for flowing current ILU from connection point 111 (capacitors C1 and C2) to output voltage terminal 112. The coils LPD and LPU correspond to the coil LP in FIG. The series circuit of the switch LD and the coil LPD is connected between the output voltage terminal 112 and the connection point 111. The series circuit of the switch LU and the coil LPU is connected between the output voltage terminal 112 and the connection point 111.
[0029]
The signal level conversion circuits 101g and 101h correspond to the signal level conversion circuit 101f in FIG. The pre-drive circuits 102g and 102h correspond to the pre-drive circuit 102f in FIG. The control signal terminals LDI and LUI correspond to the control signal terminal LI in FIG. The pre-drive circuits 102g and 102h are amplification circuits that amplify control signals input from the control signal terminals LDI and LUI via the signal level conversion circuits 101g and 101h, respectively.
[0030]
The switch LD has an N-channel power MOSFET 211g, a parasitic diode 212g, and a diode DPD. The FET 211g has a gate connected to the output of the predrive circuit 102g, and a source connected to the connection point 111. The parasitic diode 212g has an anode connected to the source of the FET 211g and a cathode connected to the drain of the FET 211g. The diode DPD has an anode connected to the output voltage terminal 112 via the coil LPD, and a cathode connected to the drain of the FET 211g.
[0031]
The switch LU has an N-channel power MOSFET 211h, a parasitic diode 212h, and a diode DPU. The FET 211h has a gate connected to the output of the predrive circuit 102h and a drain connected to the connection point 111. The parasitic diode 212h has an anode connected to the source of the FET 211h and a cathode connected to the drain of the FET 211h. The diode DPU has an anode connected to the source of the FET 211h, and a cathode connected to the output voltage terminal 112 via the coil LPU.
[0032]
Note that an IGBT (insulated gate bipolar transistor) may be used instead of the above power MOSFET.
[0033]
FIG. 3 is a waveform diagram showing a reference example of the operation of the capacitive load drive circuit shown in FIG. Here, the control signal lines Sa, Sb, Sca, Scb, Sd, Se, Sg, Sh are the control signal lines (gates) of the switches HV, FV, BD1, BD2, CU, CD, LD, LU in FIG. Line).
[0034]
In this operation, the switch BD2 is always on. Since the switch BD1 is the P-channel power MOSFET 211ca, the switch BD1 becomes conductive at a low level. Since the other switches are N-channel power MOSFETs, they are conductive at a high level. Hereinafter, a positive power supply voltage is represented as Vs [V], and a negative power supply voltage is represented as -Vs [V]. Further, the output voltage terminal 112 is represented as an output voltage terminal CUO / CDO.
[0035]
(1) At time t1, the switch LU is turned on. At this time, the switches HV, BD1, CU, LD, and CD are off, and the switches FV and BD2 are on. As a result, the terminal CPH is at ground (0 V), and the terminal CPL is at -Vs. The potential of the connection point 111 is an intermediate potential between the terminals CPH and CPL, and becomes -Vs / 2. When the switch LU is turned on, the current ILU flows, and the output voltage terminals CUO / CDO rise from -Vs to around -Vs / 2 due to LC resonance. Power consumption can be reduced by utilizing the discharge of the capacitors C1 and C2.
[0036]
(2) At time t2, the switch CU is turned on. As a result, the output voltage terminals CUO / CDO are connected to the terminal CPH and rise to the ground. Thereafter, the switch LU is turned off.
[0037]
(3) At time t3, the switches FV and CU are turned off, and then the switches HV and BD1 are turned on. As a result, the terminal CPH becomes Vs, and the terminal CPL becomes ground. The capacitor CPS is charged to Vs. The potential of the connection point 111 is an intermediate potential between the terminals CPH and CPL and becomes Vs / 2.
[0038]
(4) At time t4, the switch LU is turned on, and the current ILU flows. The output voltage terminals CUO / CDO rise to around Vs / 2 due to LC resonance. Power consumption can be reduced by utilizing the discharge of the capacitors C1 and C2.
[0039]
(5) At time t5, the switch CU is turned on. The output voltage terminal CUO / CDO becomes Vs, similarly to the terminal CPH. Thereafter, the switch LU turns off.
[0040]
(6) At time t6, the switch CU is turned off, the switch LD is turned on, and the current ILD flows. The charge of the capacitive load CL is discharged to the connection point 111 (the capacitors C1 and C2) by LC resonance. The output voltage terminal CUO / CDO falls to around Vs / 2. Power consumption can be reduced by utilizing the charging of the capacitors C1 and C2.
[0041]
(7) At time t7, the switch CD is turned on. At this time, a sink current flows from the output terminal CDO via the switches CD and BD2, and the output voltage terminal CUO / CDO is clamped to the ground. Thereafter, the switch LD is turned off.
[0042]
(8) At time t8, the switches HV and BD1 turn off, and then the switch FV turns on. As a result, the terminal CPH becomes ground, and the voltage terminal CPL at the other end of the capacitor CPS becomes -Vs. At this time, by turning off the switch CD, the output voltage terminal CUO / CDO is maintained at the ground. The connection point 111 is at the intermediate potential -Vs / 2 between the terminals CPH and CPL.
[0043]
(9) At time t9, the switch LD is turned on, and the current ILD flows. The charge of the capacitive load CL is discharged to the connection point 111 (the capacitors C1 and C2) by LC resonance. The output voltage terminal CUO / CDO falls to near -Vs / 2. Power consumption can be reduced by utilizing the charging of the capacitors C1 and C2.
[0044]
(10) At time t10, the switch CD is turned on. As a result, the output voltage terminals CUO / CDO are clamped at -Vs. Thereafter, the switch LD is turned off.
The above is one cycle of processing, and thereafter, the same processing is repeated.
[0045]
FIG. 4 is a waveform chart showing the operation of the capacitive load driving circuit of FIG. 2 according to the present embodiment. The waveform of FIG. 4 differs from the waveform of FIG. 3 only in the control method of the switches LD and LU. Hereinafter, only differences from the description of FIG. 3 will be described. Other points are the same as the description of FIG.
[0046]
At time t1, the switch LU is turned on, and the current ILU flows. The output voltage terminals CUO / CDO rise from -Vs to around -Vs / 2 due to LC resonance. Power consumption can be reduced by utilizing the discharge of the capacitors C1 and C2. The switch LU remains on until after the time t5 has elapsed, and then turns off.
[0047]
At time t3, the switch LU is conducting. At this time, the connection point 111 rises to the intermediate potential Vs / 2. As a result, the output voltage terminals CUO / CDO also rise to around Vs / 2 due to LC resonance. In FIG. 4, the output voltage terminals CUO / CDO can be raised by the LC resonance circuit (power recovery circuit) for a long time from time t3 to t5. On the other hand, in FIG. 3, the output voltage terminals CUO / CDO can only be raised by the LC resonance circuit in a short time from time t4 to t5. The control method of FIG. 4 can reduce power consumption as compared with the control method of FIG.
[0048]
Next, at time t6, the switch LD is turned on, and the current ILD flows. The charge of the capacitive load CL is discharged to the connection point 111 (the capacitors C1 and C2) by LC resonance. The output voltage terminal CUO / CDO falls to around Vs / 2. Power consumption can be reduced by utilizing the charging of the capacitors C1 and C2. The switch LD is kept on until after the elapse of time t10, and then is turned off.
[0049]
At time t8, the switch LD is conducting. At this time, the connection point 111 drops to the intermediate potential -Vs / 2. As a result, the output voltage terminals CUO / CDO also drop to around -Vs / 2 due to LC resonance. In FIG. 4, the output voltage terminals CUO / CDO can be lowered by the LC resonance circuit (power recovery circuit) for a long time from time t8 to t10. On the other hand, in FIG. 3, the output voltage terminals CUO / CDO can only be lowered by the LC resonance circuit in a short time from time t9 to t10. The control method of FIG. 4 can reduce power consumption as compared with the control method of FIG.
[0050]
As described above, in FIG. 3, a pulse for turning on the switch LU is generated at times t1 and t4 immediately before the switch CU is turned on at times t2 and t5, and the switch LU is turned off after the lapse of times t2 and t5. Further, a pulse for turning on the switch LD is generated at times t6 and t9 immediately before the switch CD is turned on at times t7 and t10, and the switch LD is turned off after the time t7 and t10. As a result, at times t1 to t2, t4 to t5, t6 to t7, and t9 to t10, a resonance current is generated between the coils LPD and LPU and the capacitive load CL. By driving the capacitive load CL with this resonance current, the switching power loss in the switches CU and CD is reduced. However, in this case, it is difficult to reduce the switching power loss that occurs when the switches HV, FV, and BD are turned on.
[0051]
In contrast, in FIG. 4, when the switches HV and BD1 are turned on at time t3, the switch LU is turned on. When the switch FV is turned on at time t8, the switch LD is turned on. As a result, at time 3 and t8, the switches HV, FV, and BD1 are turned on, and at the same time, the resonance current flows through the coils LPU and LPD to charge the capacitive load CL.
[0052]
In general, when the voltage Vs is applied to the capacitive load CL, the power consumption can be expressed as Ps = (（) × CL × Vs × Vs. On the other hand, when the resonance phenomenon occurs as described above, the energy moves alternately between the capacitive load CL and the coils LPU and LPD (LP). That is, the energy transfer between the energy PV stored in the capacitive load CL = (１ ／) × CL × Vs × Vs and the energy PI stored in the coil LP = (１ ／) × LP × Ip × Ip is repeated. It is. Here, Ip is current ILU, ILD flowing through coil LP. As a result, power consumption during charge transfer due to the resonance current can be ideally set to 0W. However, actually, a certain amount of power is consumed depending on the internal resistance of each component and the operation timing of each switch. At this time, the energy PI = (１ ／) × LP × Ip × Ip stored in the coil LP is temporarily stored in the capacitors C1 and C2, and is again transferred to the capacitive load CL via the coil LP. Supplied.
[0053]
The difference between the operations shown in FIGS. 3 and 4 will be described more specifically. In FIG. 3, the switch LU is turned on at time t1 immediately before the switch CU is turned on at time t2, and thereafter, the switch CU is turned on at time t2. Then, immediately before the switch HV is turned on at the time t3, the switches CU and LU are turned off. After the switch HV is turned on at time t3, the switch LU is turned on again at time t4, and the switch CU is turned on at time t5. Therefore, at the moment when the switch HV is turned on at the time t3, the switch LU is turned off. The switch LD is turned on at time t6 immediately before the switch CD is turned on at time t7, and then the switch CD is turned on. Immediately before the switch FV is turned on at time t8, the switch CD and the switch LD are turned off. After the switch FV is turned on at time t8, the switch LD is turned on again at time t9, and the switch CD is turned on at time t10. The switch BD1 is repeatedly turned on and off simultaneously with the switch HV. In the case of this operation, although the switching power loss of the switches CU and CD can be reduced, the switching power loss of the switches HV, FV and BD1 cannot be reduced.
[0054]
In FIG. 4, at the moment when the switches HV, FV, BD1 are turned on, the switches LU, LD are also in the conductive state (on state). Specifically, at the moment when the switch HV is turned on at the time t3 (the switch BD1 is also turned on at this time), the gate pulse Sh of the switch LU is set to the high level, the conduction state of the switch LU is continued, and the switch HV is turned on. At this time, the resonance current ILU flows to the load capacitance CL via the coil LPU. At this time, the switch CU is off.
[0055]
Further, at the moment when the switch FV is turned on at the time t8, the gate pulse Sg of the switch LD is set to the high level to keep the switch LD conductive, and when the switch FV is turned on, resonance occurs in the load capacitance CL via the coil LPD. The current ILD is flowing. At this time, the switch CD is off.
[0056]
As a result, the switching power loss at the switches HV, FV, BD1 can be reduced. Further, by flowing the resonance current, the rising and falling waveforms of the voltage applied to the switches HV, FV and BD1 can be made gentler. As a result, there is also an effect of reducing noise generated when the switches HV, FV, BD1 are switched.
[0057]
In the circuits shown in FIGS. 1 and 2, a resistor may be used instead of the coil LP (LPU, LPD). In this case, the power reduction effect using the resonance phenomenon is reduced, but the noise reduction effect is maintained.
[0058]
Although the effect of reducing power consumption has been described above, the cycle of the output voltage waveform at the output voltage terminals CUO / CDO can be shortened. That is, the time from when the switch HV is turned on until the switch CU is turned on (time t3 to t5), and the time from when the switch FV is turned on until the switch CD is turned on (time t8 to t10). Can be shortened. Therefore, the cycle of the output voltage pulse can be shortened, and the frequency of the output voltage pulse can be increased. If this capacitive load drive circuit is applied to a plasma display device described later, the brightness can be improved.
[0059]
FIG. 5 shows a modification of the capacitive load drive circuit shown in FIG. The circuit of FIG. 5 is obtained by removing the capacitor C1 from the circuit of FIG. That is, the capacitor C2 is connected between the terminal CPL and the terminal 111. The circuit of FIG. 5 can obtain the same operation and effect as the circuit of FIG. Similarly, in the circuit of FIG. 2, the capacitor C1 may be left and the capacitor C2 may be deleted. That is, it is sufficient that at least one of the capacitors C1 and C2 is provided. In this case, one end of the capacitor is connected to the terminal CPH or CPL, and the other end is connected to the terminal 111.
[0060]
FIG. 6 shows a progressive-type plasma display device (display device) using the capacitive load drive circuit according to the present embodiment. In this plasma display device, two capacitive load driving circuits shown in FIG. 1 are used as sustain circuits 804x and 804y. The drive control circuit 801 outputs control signals to the control signal terminals HVI, FVI, BDI, CUI, CDI, and LI of the sustain circuits 804x and 804y, and generates the signals shown in FIG. Further, the drive control circuit 801 outputs a control signal to the address drive circuit 802, the scan circuit 808, and the reset circuit 806.
[0061]
The sustain circuit 804x is an X drive circuit for driving the X electrodes X1, X2, and the like. The output terminals CUO / CDO of the sustain circuit 804x are commonly connected to the X electrodes X1, X2 and the like. The Y drive circuit 805 includes a sustain circuit 804y, a reset circuit 806, an adder 807, and a scan circuit 808. The adder 807 adds the signal of the output terminal CUO / CDO of the sustain circuit 804y and the output signal of the reset circuit 806, and outputs the result to the scan circuit 808. The scan circuit 808 outputs a signal to the Y electrodes Y1, Y2, etc. according to the control signal based on the added signal. The address drive circuit 802 outputs a signal to the address electrodes A1, A2 and the like according to the control signal.
[0062]
In a display panel (plasma display panel: PDP) 803, X electrodes X1, X2 and the like and Y electrodes Y1, Y2 and the like are alternately arranged, and address electrodes A1, A2 and the like intersect in a vertical direction. Form a dimensional matrix. Each display cell (pixel) CLij is composed of one X electrode, one Y electrode, and one address electrode.
[0063]
FIG. 7A is a diagram showing a cross-sectional configuration of the display cell CLij of FIG. The X electrode Xi and the Y electrode Yi are formed on a front glass substrate 911. A dielectric layer 912 for insulating the discharge space 917 is provided thereon, and a MgO (magnesium oxide) protective film 913 is further provided thereon.
[0064]
On the other hand, the address electrodes Aj are formed on a rear glass substrate 914 arranged to face the front glass substrate 911, on which a dielectric layer 915 is adhered, and on which a phosphor is adhered. ing. The discharge space 917 between the MgO protective film 913 and the dielectric layer 915 is filled with Ne + Xe Penning gas or the like.
[0065]
FIG. 7B is a diagram for explaining the capacitance CL of the AC-driven plasma display. The capacity Ca is the capacity of the discharge space 917 between the X electrode Xi and the Y electrode Yi. The capacitance Cb is the capacitance of the dielectric layer 912 between the X electrode Xi and the Y electrode Yi. The capacitance Cc is the capacitance of the front glass substrate 911 between the X electrode Xi and the Y electrode Yi. The capacitance CL between the electrodes Xi and Yi is determined by the sum of these capacitances Ca, Cb and Cc.
[0066]
FIG. 7C is a diagram illustrating light emission of the AC-driven plasma display. On the inner surface of the rib 916, red, green, and blue phosphors 918 are arranged and applied in stripes for each color, and the phosphors 918 are excited by discharge between the X electrode Xi and the Y electrode Yi. Light 921 is generated.
[0067]
FIG. 8 is a cross-sectional view of the progressive plasma display panel 803 of FIG. On the glass substrate 1001, a display cell of the X electrode Xn-1 and the Y electrode Yn-1, a display cell of the X electrode Xn and the Y electrode Yn, and a display cell of the X electrode Xn + 1 and the Y electrode Yn + 1 are formed. A light shield 1003 is provided between each display cell. The insulating layer 1002 is provided so as to cover the light shield 1003 and the electrodes Xi and Yi.
[0068]
Under the address electrode 1007, an insulating layer 1006 and a phosphor 1005 are provided. The discharge space 1004 is provided between the insulating layer 1002 and the phosphor 1005, and is filled with a Ne + Xe Penning gas or the like. The discharge light in the display cell is reflected on the phosphor 1005 and transmitted through the glass substrate 1001 to be displayed.
[0069]
In the progressive system, the interval between the electrodes Xn−1 and Yn−1, the interval between the electrodes Xn and Yn, and the interval between the electrodes Xn + 1 and Yn + 1, which constitute a display cell, are narrow, and discharge is possible. . Further, the interval between the electrodes Yn-1 and Xn and the interval between the electrodes Yn and Xn + 1 over different display cells are wide, and no discharge is performed. That is, in the progressive system, each electrode can discharge only between the adjacent electrodes on one side.
[0070]
FIG. 9 is an operation waveform diagram of the plasma display device of FIG.
The sustain circuit 804x of the X drive circuit outputs the X sustain pulses 1104 and 1106 generated in the sustain period Ts to the X electrode X1 and the like (see FIG. 4). The sustain circuit 804y in the Y drive circuit 805 outputs the Y sustain pulses 1105 and 1107 generated in the sustain period Ts to the Y electrode Y1 and the like (see FIG. 4). The reset circuit 806 in the Y drive circuit 805 outputs a reset pulse 1101 generated in the reset period Tr to the Y electrode Y1 and the like. The scan circuit 808 in the Y drive circuit 805 outputs a scan pulse 1103 generated in the address period Ta to the Y electrode Y1 and the like. The address drive circuit 802 outputs an address pulse 1102 generated in the address period Ta to the address electrode A1 or the like.
[0071]
In the reset period Tr, the reset pulse 1101 is applied to the Y electrode Yi to perform the entire writing and erasing of electric charges, and erase the previous display contents to form predetermined wall charges.
[0072]
Next, in the address period Ta, a positive potential pulse 1102 is applied to the address electrode Aj, and a negative potential pulse 1103 is sequentially applied to desired Y electrodes Yi by scanning. Thus, an address discharge is performed between the address electrode Aj and the Y electrode Yi, and the address of the display cell is specified.
[0073]
Next, in the sustain period (sustain discharge period) Ts, addressing was performed in the address period Ta by applying opposite-phase voltages 1104, 1105 and 1106, 1107 between each X electrode Xi and each Y electrode Yi. Sustain discharge is performed between the X electrode Xi and the Y electrode Yi corresponding to the display cell to emit light. The waveform in the sustain period Ts corresponds to the waveform in FIG.
[0074]
By using the plasma display device of the present embodiment, it is possible to reduce not only the switches CU and CD but also the switching power loss of the switches HV, FV and BD1. Further, by flowing the resonance current, the rising and falling waveforms of the voltage applied to the switches HV, FV, and BD1 can be made gentler, and the switching noise can be reduced. Further, since the cycle of the output voltage pulse in the sustain period Ts can be shortened and the frequency of the output voltage pulse can be increased, the brightness of the plasma display device can be improved.
[0075]
(Second embodiment)
FIG. 10 shows a capacitive load driving circuit according to a second embodiment of the present invention. The capacitive load drive circuit is characterized in that the capacitive load drive circuit shown in FIG. 1 is built in for two channels. That is, the capacitive load drive circuit has an upper half first channel capacitive load drive circuit and a lower half second channel capacitive load drive circuit. The capacitive load drive circuit of each channel has the circuit configuration of the capacitive load drive circuit of FIG. 1, and alternately drives the capacitive load CL1 and the capacitive load CL2.
[0076]
In this capacitive load drive circuit, the input / output terminals are provided vertically symmetrically. As a result, the wiring of the input / output unit of the substrate to which the capacitive load drive circuit is applied can be provided vertically symmetrically. Therefore, it is possible to reduce a difference in a voltage drop (a voltage variation caused by a discharge current and a wiring impedance) caused by a difference in impedance of a wiring pattern between channels. Therefore, it is possible to reduce image quality degradation caused by the difference in voltage drop in the plasma display device.
[0077]
FIG. 11 shows an ALIS (Alternate Lighting of Surfaces) type plasma display device to which the capacitive load driving circuit of FIG. 10 is applied. In this plasma display device, two capacitive load driving circuits shown in FIG. 10 are used as sustain circuits 1404x and 1404y. The drive control circuit 1401 outputs control signals to control signal terminals HVI1, FVI1, BDI1, CUI1, CDI1, and LI1 of the sustain circuits 1404x and 1404y. Further, the drive control circuit 1401 outputs a control signal to the address drive circuit 1402, the scan circuit 1409, and the reset circuit 1406.
[0078]
The sustain circuit 1404x is an X drive circuit for driving the X electrodes X1, X2, and the like. The first channel output terminals CUO1 / CDO1 of the sustain circuit 1404x are commonly connected to odd-numbered X electrodes X1 and the like, and the second channel output terminals CUO2 / CDO2 are commonly connected to even-numbered X electrodes X2 and the like. The Y drive circuit 1405 has a sustain circuit 1404y, a reset circuit 1406, adders 1407 and 1408, and a scan circuit 1409. The adder 1407 adds the signal YS1 of the first channel output terminal CUO1 / CDO1 of the sustain circuit 1404y and the output signal of the reset circuit 1406, and outputs the result to the scan circuit 1409. The adder 1408 adds the signal YS2 of the second channel output terminal CUO2 / CDO2 of the sustain circuit 1404y and the output signal of the reset circuit 1406, and outputs the result to the scan circuit 1409. The scan circuit 1409 outputs a signal to the Y electrodes Y1, Y2, etc. according to the control signal based on the added signal. The address drive circuit 1402 outputs a signal to the address electrodes A1, A2, etc. according to the control signal.
[0079]
In the PDP 1403, X electrodes X1, X2, etc., and Y electrodes Y1, Y2, etc. are alternately arranged, and address electrodes A1, A2, etc. intersect in the vertical direction to form a two-dimensional matrix. Each display cell CLij includes one X electrode, one Y electrode, and one address electrode.
[0080]
FIG. 12 is a cross-sectional view of the ALIS type plasma display panel 1403 of FIG. This configuration is basically the same as the configuration of the progressive plasma display panel of FIG. However, in the ALIS system, the intervals between all the electrodes Xn-1, Yn-1, Xn, Yn, Xn + 1, Yn + 1 are the same, and the light shield 1003 does not exist. The first slit is formed between the electrodes Xn-1 and Yn-1, the electrode Xn and Yn, and the electrode Xn + 1 and Yn + 1, and the second slit is formed between the electrodes Yn-1 and Xn and between the electrodes Yn and Xn + 1. Slit. In the ALIS method, sustain discharge is performed in the first slit in the first frame period, and sustain discharge is performed in the second slit in the subsequent second frame period. That is, in the ALIS method, each electrode can discharge between adjacent electrodes on both sides. The ALIS method has twice as many display lines (rows) as the progressive method, and can achieve higher definition.
[0081]
In the progressive system, the signals of the odd-numbered X electrodes and the even-numbered X electrodes are in phase during the sustain period Ts in FIG. 9, and the signals of the odd-numbered Y electrodes and the even-numbered Y electrodes are in phase.
[0082]
In the ALIS method, in the sustain period Ts, the signals of the odd-numbered X electrodes and the even-numbered X electrodes are in opposite phases, and the signals of the odd-numbered Y electrodes and the even-numbered Y electrodes are in opposite phases. In FIG. 14, the ALIS-type plasma display device is configured to apply different voltages to odd-numbered X electrodes X1 and the like and even-numbered X electrodes X2 and the like. For example, Japanese Patent Application No. 8-194320 discloses details of the ALIS method (incorporated by reference).
[0083]
The sustain circuits 1404x and 1404y of FIG. 11 include a first-channel capacitive load drive circuit for driving odd-numbered electrodes and a second-channel capacitive load drive circuit for driving even-numbered electrodes. I have. In the capacitive load drive circuit of the first channel for the odd-numbered electrodes, a sustain pulse to be supplied to the odd-numbered electrodes of the X electrode and the Y electrode is formed based on the drive control signal supplied from the drive control circuit 1401. . Further, in the capacitive load driving circuit of the second channel for the even-numbered electrodes, based on the drive control signal supplied from the drive control circuit 1401, a sustain pulse to be supplied to the even-numbered electrodes of the X electrode and the Y electrode is formed. ing.
[0084]
In the plasma display device shown in FIG. 11, in addition to the effects of the plasma display device shown in FIG. 6, the reliability in the case where the odd-numbered electrode and the even-numbered electrode are driven independently (when two or more channels of output are required). Can be increased.
[0085]
According to the first and second embodiments, it is possible to reduce power consumption when switching not only the switches CU and CD, but also the switches HV, FV and BD1. Further, by flowing the resonance current, the rising and falling waveforms of the voltage applied to the switches HV, FV, and BD1 can be made gentler, and the switching noise can be reduced. Further, since the cycle of the output voltage pulse in the sustain period Ts can be shortened and the frequency of the output voltage pulse can be increased, the brightness of the plasma display device can be improved.
[0086]
The above-described capacitive load driving circuit can be applied to a display device other than the plasma display device. Each of the above-described embodiments is merely an example of a specific embodiment for carrying out the present invention, and the technical scope of the present invention should not be interpreted in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features.
[0087]
Various embodiments can be applied to the embodiment of the present invention, for example, as follows.
(Supplementary Note 1) A power supply voltage terminal for inputting a power supply voltage,
A ground terminal,
A first voltage terminal;
A second voltage terminal;
An output voltage terminal for outputting an output voltage to the capacitive load;
A first switch connected between the power supply voltage terminal and the first voltage terminal;
A second switch connected between the first voltage terminal and the ground terminal;
A third switch connected between the second voltage terminal and the ground terminal;
A first capacitor connected between the first voltage terminal and the second voltage terminal;
A fourth switch connected between the output voltage terminal and the first voltage terminal;
A fifth switch connected between the output voltage terminal and the second voltage terminal;
A second capacitor having one end connected to the first voltage terminal or the second voltage terminal;
A series circuit of a sixth switch and an impedance element connected between the output voltage terminal and the other end of the second capacitor;
A control circuit for controlling the sixth switch to be in a conductive state when the first switch is turned on;
A capacitive load drive circuit having:
(Supplementary note 2) The capacitive load drive circuit according to supplementary note 1, wherein the control circuit controls the sixth switch to be in a conductive state when the first switch and the second switch are turned on.
(Supplementary note 3) The capacitive load according to supplementary note 1, wherein the control circuit controls the sixth switch to be in a conductive state and the fourth switch to be in a non-conductive state when the first switch is turned on. Drive circuit.
(Supplementary note 4) The capacitive load according to supplementary note 3, wherein the control circuit controls the sixth switch to be in a conductive state and the fifth switch to be in a non-conductive state when the second switch is turned on. Drive circuit.
(Supplementary Note 5) Further, a third capacitor is provided,
The second capacitor and the third capacitor are connected between the first voltage terminal and the second voltage terminal, and an interconnection point of the second capacitor and the third capacitor is connected to the series circuit. 2. The capacitive load drive circuit according to claim 1, further comprising:
(Supplementary note 6) The capacitive load drive circuit according to supplementary note 1, wherein the impedance element is a coil.
(Supplementary note 7) The capacitive load drive circuit according to supplementary note 1, wherein the impedance element is a resistor.
(Supplementary Note 8) A power supply voltage terminal for inputting a power supply voltage,
A ground terminal,
A first voltage terminal;
A second voltage terminal;
An output voltage terminal for outputting an output voltage to the capacitive load;
A first switch connected between the power supply voltage terminal and the first voltage terminal;
A second switch connected between the first voltage terminal and the ground terminal;
A third switch connected between the second voltage terminal and the ground terminal;
A first capacitor connected between the first voltage terminal and the second voltage terminal;
A fourth switch connected between the output voltage terminal and the first voltage terminal;
A fifth switch connected between the output voltage terminal and the second voltage terminal;
A second capacitor having one end connected to the first voltage terminal or the second voltage terminal;
A series circuit of a sixth switch and an impedance element connected between the output voltage terminal and the other end of the second capacitor;
A control circuit that controls the sixth switch to be in a conductive state when the second switch is turned on;
A capacitive load drive circuit having:
(Supplementary note 9) The capacitive load according to supplementary note 8, wherein the control circuit controls the sixth switch to be in a conductive state and the fifth switch to be in a non-conductive state when the second switch is turned on. Drive circuit.
(Supplementary Note 10) Further, a third capacitor is provided,
The second capacitor and the third capacitor are connected between the first voltage terminal and the second voltage terminal, and an interconnection point between the second capacitor and the third capacitor is connected to the series circuit. 9. The capacitive load drive circuit according to claim 8, which is connected to:
(Supplementary note 11) The capacitive load drive circuit according to supplementary note 8, wherein the impedance element is a coil.
(Supplementary Note 12) The capacitive load drive circuit according to supplementary note 8, wherein the impedance element is a resistor.
(Supplementary Note 13) A power supply voltage terminal for inputting a power supply voltage,
A ground terminal,
A first voltage terminal;
A second voltage terminal;
An output voltage terminal for outputting an output voltage to the capacitive load;
A first switch connected between the power supply voltage terminal and the first voltage terminal;
A second switch connected between the first voltage terminal and the ground terminal;
A third switch connected between the second voltage terminal and the ground terminal;
A first capacitor connected between the first voltage terminal and the second voltage terminal;
A fourth switch connected between the output voltage terminal and the first voltage terminal;
A fifth switch connected between the output voltage terminal and the second voltage terminal;
A second capacitor having one end connected to the first voltage terminal or the second voltage terminal;
A sixth one-way switch connected between the output voltage terminal and the other end of the second capacitor and a first impedance element of the first impedance element for flowing a current from the second capacitor to the output voltage terminal. And a series circuit of
A seventh one-way switch connected between the output voltage terminal and the other end of the second capacitor to allow a current to flow from the output voltage terminal to the second capacitor; And a series circuit of
A control circuit for controlling the sixth switch to be in a conductive state when the first switch is turned on;
A capacitive load drive circuit having:
(Supplementary Note 14) A power supply voltage terminal for inputting a power supply voltage,
A ground terminal,
A first voltage terminal;
A second voltage terminal;
An output voltage terminal for outputting an output voltage to the capacitive load;
A first switch connected between the power supply voltage terminal and the first voltage terminal;
A second switch connected between the first voltage terminal and the ground terminal;
A third switch connected between the second voltage terminal and the ground terminal;
A first capacitor connected between the first voltage terminal and the second voltage terminal;
A fourth switch connected between the output voltage terminal and the first voltage terminal;
A fifth switch connected between the output voltage terminal and the second voltage terminal;
A second capacitor having one end connected to the first voltage terminal or the second voltage terminal;
A sixth one-way switch connected between the output voltage terminal and the other end of the second capacitor and a first impedance element of the first impedance element for flowing a current from the second capacitor to the output voltage terminal. And a series circuit of
A seventh one-way switch connected between the output voltage terminal and the other end of the second capacitor to allow a current to flow from the output voltage terminal to the second capacitor; And a series circuit of
A control circuit for controlling the seventh switch to be in a conductive state when the second switch is turned on;
A capacitive load drive circuit having:
(Supplementary Note 15) One or more capacitive load driving circuits according to Supplementary Note 1,
A display panel connected to the output voltage terminal of the capacitive load drive circuit;
A display device having:
(Supplementary Note 16) One or more capacitive load driving circuits according to Supplementary Note 8,
A display panel connected to the output voltage terminal of the capacitive load drive circuit;
A display device having:
(Supplementary Note 17) One or more capacitive load driving circuits according to supplementary note 13,
A display panel connected to the output voltage terminal of the capacitive load drive circuit;
A display device having:
(Supplementary Note 18) One or more capacitive load driving circuits according to Supplementary Note 14,
A display panel connected to the output voltage terminal of the capacitive load drive circuit;
A display device having:
(Supplementary Note 19) One or more capacitive load driving circuits according to Supplementary Note 1,
A plasma display panel connected to the output voltage terminal of the capacitive load drive circuit;
Plasma display device having:
(Supplementary Note 20) The plasma display panel is a progressive-type plasma display panel that has a plurality of electrodes for performing discharge, and each electrode is capable of discharging only between adjacent electrodes on one side. The plasma display device according to the above.
(Supplementary note 21) The plasma display panel according to Supplementary note 19, wherein the plasma display panel has a plurality of electrodes for performing discharge, and each of the electrodes is an ALIS-type plasma display panel capable of discharging between adjacent electrodes on both sides. Plasma display device.
(Supplementary Note 22) The plasma display panel includes first and second electrodes that are alternately arranged to perform discharge, and the capacitive load driving circuit includes first and second capacitive load driving circuits. Wherein the first capacitive load drive circuit is a circuit for driving the first electrode, and the second capacitive load drive circuit is a circuit for driving the second electrode. 20. The plasma display device according to 19.
(Supplementary note 23) The plasma display device according to supplementary note 22, wherein the first and second capacitive load driving circuits are circuits for performing sustain discharge between the first electrode and the second electrode.
(Supplementary Note 24) One or more capacitive load driving circuits according to supplementary note 8,
A plasma display panel connected to the output voltage terminal of the capacitive load drive circuit;
Plasma display device having:
(Supplementary Note 25) One or more capacitive load driving circuits according to supplementary note 13,
A plasma display panel connected to the output voltage terminal of the capacitive load drive circuit;
Plasma display device having:
(Supplementary Note 26) One or more capacitive load driving circuits according to supplementary note 14,
A plasma display panel connected to the output voltage terminal of the capacitive load drive circuit;
Plasma display device having:
[0088]
【The invention's effect】
As described above, power consumption at the time of switching of the first to fifth switches can be reduced. Further, the cycle of the output voltage output from the output voltage terminal can be shortened, and the frequency of the output voltage can be increased.
[Brief description of the drawings]
FIG. 1 is a diagram showing a capacitive load driving circuit according to a first embodiment of the present invention.
FIG. 2 is a diagram illustrating a specific example of the capacitive load driving circuit of FIG. 1;
FIG. 3 is a waveform chart of a reference operation example of the circuit shown in FIG. 2;
FIG. 4 is a waveform chart of an operation example of the capacitive drive circuit according to the present embodiment.
FIG. 5 is a diagram showing a modification of the capacitive load driving circuit of FIG. 2;
FIG. 6 is a diagram showing a plasma display device according to the first embodiment.
FIGS. 7A to 7C are diagrams showing display cells.
FIG. 8 is a sectional view of a progressive type plasma display panel.
FIG. 9 is a diagram showing operation waveforms in the plasma display device.
FIG. 10 is a diagram illustrating a capacitive load driving circuit according to a second embodiment of the present invention.
11 is a diagram showing a plasma display device using the capacitive load driving circuit of FIG.
FIG. 12 is a cross-sectional view of an ALIS type plasma display panel.
FIG. 13 is a diagram showing a driving circuit according to a conventional technique.
FIG. 14 is a diagram showing another driving circuit according to the related art.
[Explanation of symbols]
101a, 101d, 101e, 101f Signal level conversion circuit
102a-102f pre-drive circuit
801 Drive control circuit
802 address drive circuit
803 Plasma display panel
804x, 804y sustain circuit
805 Y drive circuit
806 Reset circuit
807 adder
808 scan circuit

Claims (5)

電源電圧を入力するための電源電圧端子と、
グランド端子と、
第１の電圧端子と、
第２の電圧端子と、
容量性負荷に出力電圧を出力するための出力電圧端子と、
前記電源電圧端子及び前記第１の電圧端子間に接続される第１のスイッチと、
前記第１の電圧端子及び前記グランド端子間に接続される第２のスイッチと、
前記第２の電圧端子及び前記グランド端子間に接続される第３のスイッチと、
前記第１の電圧端子及び前記第２の電圧端子間に接続される第１のコンデンサと、
前記出力電圧端子及び前記第１の電圧端子間に接続される第４のスイッチと、
前記出力電圧端子及び前記第２の電圧端子間に接続される第５のスイッチと、
前記第１の電圧端子又は前記第２の電圧端子にその一端が接続される第２のコンデンサと、
前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第６のスイッチ及びインピーダンス素子の直列回路と、
前記第１のスイッチがオンする際、前記第６のスイッチが導通状態になるように制御する制御回路と
を有する容量性負荷駆動回路。A power supply voltage terminal for inputting a power supply voltage;
A ground terminal,
A first voltage terminal;
A second voltage terminal;
An output voltage terminal for outputting an output voltage to the capacitive load;
A first switch connected between the power supply voltage terminal and the first voltage terminal;
A second switch connected between the first voltage terminal and the ground terminal;
A third switch connected between the second voltage terminal and the ground terminal;
A first capacitor connected between the first voltage terminal and the second voltage terminal;
A fourth switch connected between the output voltage terminal and the first voltage terminal;
A fifth switch connected between the output voltage terminal and the second voltage terminal;
A second capacitor having one end connected to the first voltage terminal or the second voltage terminal;
A series circuit of a sixth switch and an impedance element connected between the output voltage terminal and the other end of the second capacitor;
A control circuit for controlling the sixth switch to be in a conductive state when the first switch is turned on. 電源電圧を入力するための電源電圧端子と、
グランド端子と、
第１の電圧端子と、
第２の電圧端子と、
容量性負荷に出力電圧を出力するための出力電圧端子と、
前記電源電圧端子及び前記第１の電圧端子間に接続される第１のスイッチと、
前記第１の電圧端子及び前記グランド端子間に接続される第２のスイッチと、
前記第２の電圧端子及び前記グランド端子間に接続される第３のスイッチと、
前記第１の電圧端子及び前記第２の電圧端子間に接続される第１のコンデンサと、
前記出力電圧端子及び前記第１の電圧端子間に接続される第４のスイッチと、
前記出力電圧端子及び前記第２の電圧端子間に接続される第５のスイッチと、
前記第１の電圧端子又は前記第２の電圧端子にその一端が接続される第２のコンデンサと、
前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第６のスイッチ及びインピーダンス素子の直列回路と、
前記第２のスイッチがオンする際、前記第６のスイッチが導通状態になるように制御する制御回路と
を有する容量性負荷駆動回路。A power supply voltage terminal for inputting a power supply voltage;
A ground terminal,
A first voltage terminal;
A second voltage terminal;
An output voltage terminal for outputting an output voltage to the capacitive load;
A first switch connected between the power supply voltage terminal and the first voltage terminal;
A second switch connected between the first voltage terminal and the ground terminal;
A third switch connected between the second voltage terminal and the ground terminal;
A first capacitor connected between the first voltage terminal and the second voltage terminal;
A fourth switch connected between the output voltage terminal and the first voltage terminal;
A fifth switch connected between the output voltage terminal and the second voltage terminal;
A second capacitor having one end connected to the first voltage terminal or the second voltage terminal;
A series circuit of a sixth switch and an impedance element connected between the output voltage terminal and the other end of the second capacitor;
A control circuit that controls the sixth switch to be in a conductive state when the second switch is turned on. 電源電圧を入力するための電源電圧端子と、
グランド端子と、
第１の電圧端子と、
第２の電圧端子と、
容量性負荷に出力電圧を出力するための出力電圧端子と、
前記電源電圧端子及び前記第１の電圧端子間に接続される第１のスイッチと、
前記第１の電圧端子及び前記グランド端子間に接続される第２のスイッチと、
前記第２の電圧端子及び前記グランド端子間に接続される第３のスイッチと、
前記第１の電圧端子及び前記第２の電圧端子間に接続される第１のコンデンサと、
前記出力電圧端子及び前記第１の電圧端子間に接続される第４のスイッチと、
前記出力電圧端子及び前記第２の電圧端子間に接続される第５のスイッチと、
前記第１の電圧端子又は前記第２の電圧端子にその一端が接続される第２のコンデンサと、
前記第２のコンデンサから前記出力電圧端子へ電流を流すために前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第６の一方向性スイッチ及び第１のインピーダンス素子の第１の直列回路と、
前記出力電圧端子から前記第２のコンデンサへ電流を流すために前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第７の一方向性スイッチ及び第２のインピーダンス素子の第２の直列回路と、
前記第１のスイッチがオンする際、前記第６のスイッチが導通状態になるように制御する制御回路と
を有する容量性負荷駆動回路。A power supply voltage terminal for inputting a power supply voltage;
A ground terminal,
A first voltage terminal;
A second voltage terminal;
An output voltage terminal for outputting an output voltage to the capacitive load;
A first switch connected between the power supply voltage terminal and the first voltage terminal;
A second switch connected between the first voltage terminal and the ground terminal;
A third switch connected between the second voltage terminal and the ground terminal;
A first capacitor connected between the first voltage terminal and the second voltage terminal;
A fourth switch connected between the output voltage terminal and the first voltage terminal;
A fifth switch connected between the output voltage terminal and the second voltage terminal;
A second capacitor having one end connected to the first voltage terminal or the second voltage terminal;
A sixth one-way switch connected between the output voltage terminal and the other end of the second capacitor and a first impedance element of the first impedance element for flowing a current from the second capacitor to the output voltage terminal. And a series circuit of
A seventh one-way switch connected between the output voltage terminal and the other end of the second capacitor to allow a current to flow from the output voltage terminal to the second capacitor; And a series circuit of
A control circuit for controlling the sixth switch to be in a conductive state when the first switch is turned on. 電源電圧を入力するための電源電圧端子と、
グランド端子と、
第１の電圧端子と、
第２の電圧端子と、
容量性負荷に出力電圧を出力するための出力電圧端子と、
前記電源電圧端子及び前記第１の電圧端子間に接続される第１のスイッチと、
前記第１の電圧端子及び前記グランド端子間に接続される第２のスイッチと、
前記第２の電圧端子及び前記グランド端子間に接続される第３のスイッチと、
前記第１の電圧端子及び前記第２の電圧端子間に接続される第１のコンデンサと、
前記出力電圧端子及び前記第１の電圧端子間に接続される第４のスイッチと、
前記出力電圧端子及び前記第２の電圧端子間に接続される第５のスイッチと、
前記第１の電圧端子又は前記第２の電圧端子にその一端が接続される第２のコンデンサと、
前記第２のコンデンサから前記出力電圧端子へ電流を流すために前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第６の一方向性スイッチ及び第１のインピーダンス素子の第１の直列回路と、
前記出力電圧端子から前記第２のコンデンサへ電流を流すために前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第７の一方向性スイッチ及び第２のインピーダンス素子の第２の直列回路と、
前記第２のスイッチがオンする際、前記第７のスイッチが導通状態になるように制御する制御回路と
を有する容量性負荷駆動回路。A power supply voltage terminal for inputting a power supply voltage;
A ground terminal,
A first voltage terminal;
A second voltage terminal;
An output voltage terminal for outputting an output voltage to the capacitive load;
A first switch connected between the power supply voltage terminal and the first voltage terminal;
A second switch connected between the first voltage terminal and the ground terminal;
A third switch connected between the second voltage terminal and the ground terminal;
A first capacitor connected between the first voltage terminal and the second voltage terminal;
A fourth switch connected between the output voltage terminal and the first voltage terminal;
A fifth switch connected between the output voltage terminal and the second voltage terminal;
A second capacitor having one end connected to the first voltage terminal or the second voltage terminal;
A sixth one-way switch connected between the output voltage terminal and the other end of the second capacitor and a first impedance element of the first impedance element for flowing a current from the second capacitor to the output voltage terminal. And a series circuit of
A seventh one-way switch connected between the output voltage terminal and the other end of the second capacitor to allow a current to flow from the output voltage terminal to the second capacitor; And a series circuit of
A control circuit that controls the seventh switch to be in a conductive state when the second switch is turned on. 請求項１記載の一又は複数の容量性負荷駆動回路と、
前記容量性負荷駆動回路の前記出力電圧端子に接続される表示パネルと
を有する表示装置。One or more capacitive load drive circuits according to claim 1,
A display panel connected to the output voltage terminal of the capacitive load drive circuit.
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