JP2004032980A

JP2004032980A - Overcharge-preventing method, circuit for charging, and electronic equipment and time-piece

Info

Publication number: JP2004032980A
Application number: JP2002381956A
Authority: JP
Inventors: Teruhiko Fujisawa; 藤沢　照彦
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1998-05-18
Filing date: 2002-12-27
Publication date: 2004-01-29

Abstract

<P>PROBLEM TO BE SOLVED: To provide a overcharge-preventing method or the like preventing short circuit of an accumulator element according to preventing of the overcharge, while preventing overcharging. <P>SOLUTION: A bridge rectifier circuit comprises a first switch part, connected between one input terminal with AC voltage supplied and a first power source line, a second switch part connected between the other input terminal with AC voltage supplied and the first power source line, a third switch part connected between the one input terminal and the second power source line, and a fourth switch part connected between the other input terminal and the second power source line. In the overcharge-preventing method, relating to the accumulator element connected to the bridge rectifier circuit, the first/second switch parts or the third/fourth switch parts are set simultaneously in on-state. A closed loop route is formed via the one input terminal and the other input terminal. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、過充電を防止するのに好適な過充電防止方法、充電回路および過充電防止方法および充電回路を用いた電子機器および時計に関する。
【０００２】
【従来の技術】
一般に、発電機によって発電された交流電圧を大容量コンデンサ、二次電池等の蓄電器に充電する充電回路においては、交流電圧を全波整流するための整流回路として、ダイオードブリッジ回路が用いられる。しかしながら、ダイオードブリッジ回路では、ダイオード２個分の電圧降下による損失が発生する。
従って、腕時計のように、小型、携帯型の電子機器で、小振幅の交流電圧を発電する発電機を用いるような場合には、ダイオードブリッジ回路による損失の影響が大きく、ダイオードブリッジ回路を整流回路として用いることは適さないこととなる。そこで、ダイオードに代えてトランジスタを用いた同期整流回路が提案されている。
【０００３】
図２３は、従来の同期整流回路を用いた充電回路の一構成例を示す回路図である。
図２３において、充電回路は、コンパレータＣＯＭ１Ａ，ＣＯＭ１Ｂ、コンパレータＣＯＭ２Ａ，ＣＯＭ２Ｂ、ＰチャンネルＦＥＴＭＰ１，ＭＰ２、ＮチャンネルＦＥＴＭＮ１，ＭＮ２および充電電流を蓄電する大容量コンデンサＣ（充電素子）を備えて構成されている。
コンパレータＣＯＭ１Ａは、発電機ＡＧに接続された入力端子ＡＧ１の出力電圧Ｖ１と電源Ｖｄｄの電圧とを比較する。また、コンパレータＣＯＭ１Ｂは、発電機ＡＧに接続された入力端子ＡＧ２の出力電圧Ｖ２と電源Ｖｄｄの電圧とを比較する。
コンパレータＣＯＭ２Ａは、入力端子ＡＧ１の出力電圧Ｖ１と電源Ｖｓｓの電圧とを比較する。また、コンパレータＣＯＭ２Ｂは、入力端子ＡＧ２の出力電圧Ｖ２と電源Ｖｓｓの電圧とを比較する。
ＰチャンネルＦＥＴＭＰ１は、コンパレータＣＯＭ１Ａによってオン／オフ制御され、ＰチャンネルＦＥＴＭＰ２は、コンパレータＣＯＭ１Ｂによってオン／オフ制御される。
ＮチャンネルＦＥＴＭＮ１は、コンパレータＣＯＭ２Ａによってオン／オフ制御され、ＮチャンネルＦＥＴＭＮ２は、コンパレータＣＯＭ２Ｂによってオン／オフ制御される。
また、Ｄ１〜Ｄ４は、各ＭＯＳＦＥＴの寄生ダイオードである。
【０００４】
次に、図２４は、上述した充電回路の動作を説明するためのタイミングチャートである。
発電機ＡＧは、入力端子ＡＧ１，ＡＧ２に、互いに１８０°の位相差がある出力電圧Ｖ１，Ｖ２を出力する。ＰチャネルＦＥＴＭＰ１は、発電機ＡＧの出力電圧Ｖ１が電源電圧Ｖｄｄ以上となると、コンパレータＣＯＭ１Ａによってオン状態となる。
これに対して、ＮチャネルＦＥＴＭＮ２は、発電機ＡＧの出力電圧Ｖ２が電源電圧Ｖｓｓ以下となると、コンパレータＣＯＭ２Ｂによってオン状態となる。同様に、ＰチャネルＦＥＴＭＰ２は、発電機ＡＧの出力電圧Ｖ２が電源電圧Ｖｄｄ以上となると、コンパレータＣＯＭ１Ｂによってオン状態となり、ＮチャネルＦＥＴＭＮ１は、発電機ＡＧの出力電圧Ｖ１が電源電圧Ｖｓｓ以下となると、コンパレータＣＯＭ２Ａによってオン状態となる。
したがって、ＰチャネルＦＥＴＭＰ１とＮチャネルＦＥＴＭＮ２とがオン状態とになった場合と、ＰチャネルＦＥＴＭＰ２とＮチャネルＦＥＴＭＮ１とがオン状態になった場合とにおいて、発電機ＡＧからの充電電流ｉが矢印の経路で大容量コンデンサＣに流れ、充電されることになる。このように、トランジスタを用いた同期整流回路においても、全波整流されることが分かる。
【０００５】
【発明が解決しようとする課題】
ところで、このような充電回路にあっては、大容量コンデンサＣの充電電圧が所定電圧を越えると、過充電の状態となり、劣化して充電効率が落ちてしまうという問題があった。
【０００６】
本発明は上述した事情に鑑みてなされたものであり、過充電を防止することができるとともに、過充電防止に伴う蓄電素子の短絡を防止することができる過充電防止方法、充電回路、電子機器および時計を提供することを目的としている。
【０００７】
【課題を解決するための手段】
本発明の第１の態様は、交流電圧が給電される一方の入力端子と第１の電源ラインとの間に接続された第１のスイッチ部と、交流電圧が給電される他方の入力端子と前記第１の電源ラインとの間に接続された第２のスイッチ部と、前記一方の入力端子と前記第２の電源ラインとの間に接続された第３のスイッチ部と、前記他方の入力端子と前記第２の電源ラインとの間に接続された第４のスイッチ部とからなるブリッジ整流回路に接続された蓄電素子に対する過充電防止方法において、前記第１および第２のスイッチ部または前記第３および第４のスイッチ部を同時にオン状態とし、前記一方の入力端子および前記他方の入力端子を介して閉ループ経路を形成することを特徴としている。
さらに、本発明は、前記第１および第２のスイッチ部は、ＰチャネルＭＯＳＦＥＴであり、前記第３および第４のスイッチ部は、ＮチャネルＭＯＳＦＥＴであることを特徴としている。
【０００８】
また、本発明は、交流電圧が給電される各入力端子の一方の端子電圧と第１の電源ラインの出力電圧とを比較する第１の比較部と、前記第１の電源ラインと前記一方の入力端子との間に接続され、前記第１の比較部によりオン／オフ制御される第１のスイッチ部と、前記各入力端子の他方の端子電圧と第１の電源ラインの出力電圧とを比較する第２の比較部と、前記第１の電源ラインと前記他方の入力端子との間に接続され、前記第２の比較部によりオン／オフ制御される第２のスイッチ部と、前記一方の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第３の比較部と、前記第２の電源ラインと前記一方の入力端子との間に接続され、前記第３の比較部によりオン／オフ制御される第３のスイッチ部と、前記他方の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第４の比較部と、前記第２の電源ラインと前記他方の入力端子との間に接続され、前記第４の比較部によりオン／オフ制御される第４のスイッチ部と、前記第１および第２の電源ライン間に接続される蓄電素子とを備え、前記入力端子に供給される交流電圧を整流して前記蓄電素子に電力を充電する充電回路に用いられる過充電防止方法であって、前記蓄電素子の充電電圧を検出するステップと、検出された充電電圧が予め定めた所定の電圧を超えたか否かを判別するステップと、前記充電電圧が前記所定の電圧を越えた場合には、前記第１および第２のスイッチ部、または前記第３および第４のスイッチ部をオフ状態にするステップと、前記第１および第２のスイッチ部、または前記第３および第４のスイッチ部を同時にオン状態とし、前記一方の入力端子と前記他方の入力端子との間に閉ループ経路を形成するステップと、を有することを特徴としている。さらに本発明は、前記検出された充電電圧が予め定めた所定の電圧を超えたか否かを判別するステップは、前記所定の電圧を予め定められた基準電圧とし、前記充電電圧を前記基準電圧と比較するステップを備えたことを特徴としている。さらに本発明は、前記閉ループ経路を形成するステップにおいて、前記第１および第２のスイッチ部をオン状態とすることを特徴としている。
【０００９】
さらに前記閉ループ経路を形成するステップにおいて、前記第３および第４のスイッチ部をオフ状態にした後、前記第１および第２のスイッチ部をオン状態とすることを特徴としている。
さらに本発明は、前記第１ないし第４のスイッチ部を通常の充電動作に復帰させる際、前記第１および第２のスイッチ部を復帰させた後、前記第３および第４のスイッチ部を復帰させるステップを有することを特徴としている。
さらにまた、本発明は、前記閉ループ経路を形成するステップにおいて、前記第３および第４のスイッチ部がオフ状態であることを契機に、前記第１および第２のスイッチ部をオン状態とすることを特徴としている。
さらに本発明は、前記閉ループ経路を形成するステップにおいて、前記第３および第４のスイッチ部をオン状態とすることを特徴としている。
さらに本発明は、前記閉ループ経路を形成するステップにおいて、前記第１および第２のスイッチ部をオフ状態にした後、前記第３および第４のスイッチ部をオン状態とすることを特徴としている。
さらにまた本発明は、前記第１ないし第４のスイッチ部を通常の充電動作に復帰させる際、前記第３および第４のスイッチ部を復帰させた後、前記第１および第２のスイッチ部を復帰させるステップを有することを特徴とする。
さらにまた本発明は、前記閉ループ経路を形成するステップにおいて、前記第１および第２のスイッチ部がオフ状態であることを契機に、前記第３および第４のスイッチ部をオン状態とすることを特徴としている。
さらにまた本発明は、前記蓄電素子の充電電圧を検出するステップにおいては、前記充電電圧の検出を所定のサンプリング間隔毎に間欠的に行うことを特徴としている。
【００１０】
また、本発明の第２の態様は、交流電圧が給電される一方の入力端子と第１の電源ラインとの間に接続された第１のスイッチ手段と、交流電圧が給電される他方の入力端子と前記第１の電源ラインとの間に接続された第２のスイッチ手段と、前記一方の入力端子と前記第２の電源ラインとの間に接続された第３のスイッチ手段と、前記他方の入力端子と前記第２の電源ラインとの間に接続された第４のスイッチ手段と、前記第１のスイッチ手段、前記第２のスイッチ手段、前記第３のスイッチ手段および前記第４のスイッチ手段により形成されるブリッジ整流回路に接続された蓄電素子と、前記第１のスイッチ手段および第２のスイッチ手段または前記第３のスイッチ手段および第４のスイッチ手段を同時にオン状態とし、前記一方の入力端子および前記他方の入力端子を介して閉ループ経路を形成する閉ループ形成手段と、を備えたことを特徴としている。
さらに本発明の前記閉ループ形成手段は、前記第３のスイッチ手段および前記第４のスイッチ手段をオフ状態とした後に前記第１のスイッチ手段および前記第２のスイッチ手段を同時にオン状態とし、あるいは、前記第１のスイッチ手段および前記第２のスイッチ手段をオフ状態とした後に前記第３のスイッチ手段および前記第４のスイッチ手段を同時にオン状態とすることを特徴としている。
【００１１】
また、第１および第２の入力端子に給電される交流電圧を整流して第１および第２の電源ラインの間に設けられた蓄電素子に電荷を充電する充電回路において、前記第１の入力端子へ供給される端子電圧と第１の電源ラインの出力電圧とを比較する第１の比較手段と、前記第１の電源ラインと前記第１の入力端子との間に接続され、前記第１の比較手段によりオン／オフ制御される第１のスイッチ手段と、前記第２の入力端子へ供給される端子電圧と第１の電源ラインの出力電圧とを比較する第２の比較手段と、前記第１の電源ラインと前記第２の入力端子との間に接続され、前記第２の比較手段によりオン／オフ制御される第２のスイッチ手段と、前記第１の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第３の比較手段と、前記第２の電源ラインと前記第１の入力端子との間に接続され、前記第３の比較手段によりオン／オフ制御される第３のスイッチ手段と、前記第２の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第４の比較手段と、前記第２の電源ラインと前記第２の入力端子との間に接続され、前記第４の比較手段によりオン／オフ制御される第４のスイッチ手段と、前記第１および第２の電源ライン間に接続され、前記第１ないし第４のスイッチ手段によって整流された充電電流により蓄電する蓄電素子と、
前記蓄電素子の充電電圧を検出し、検出された充電電圧が予め定めた所定の電圧を超えたか否かを検出する所定電圧比較手段と、前記所定電圧比較手段の検出結果に基づいて、前記第３および第４のスイッチ手段をオフ状態にするとともに、前記第１および第２のスイッチ手段をオン状態とし、前記第１の入力端子と前記第２の入力端子との間に閉ループ経路を形成する閉ループ形成手段と、を備えたことを特徴としている。
【００１２】
さらに本発明は、前記所定電圧比較手段は、前記所定の電圧を予め定められた基準電圧とし、前記充電電圧が前記基準電圧を超えたか否かを検出することを特徴としている。
さらに本発明の前記閉ループ形成手段は、前記所定電圧比較手段において前記充電電圧が前記所定の電圧を越えたと検出された場合に、前記第１および第２のスイッチ手段をオン状態にする第１の制御信号を生成する第１の制御信号生成手段と、前記第１および第２のスイッチ手段がオン状態になる前に、前記第３および第４のスイッチ手段をオフ状態にする第２の制御信号を生成する第２の制御信号生成手段と、前記第１の比較手段と前記第１のスイッチ手段との間に接続され、前記第１の制御信号により前記第１のスイッチ手段をオン状態にする第１のゲート手段と、　前記第２の比較手段と前記第２のスイッチ手段との間に接続され、前記第１の制御信号により前記第２のスイッチ手段をオン状態にする第２のゲート手段と、　前記第３の比較手段と前記第３のスイッチ手段との間に接続され、前記第２の制御信号により前記第３のスイッチ手段をオフ状態にする第３のゲート手段と、　前記第４の比較手段と前記第４のスイッチ手段との間に接続され、前記第２の制御信号により前記第４のスイッチ手段をオフ状態にする第４のゲート手段と、を具備することを特徴としている。
【００１３】
さらに本発明の前記閉ループ形成手段は、前記所定電圧比較手段において前記充電電圧が前記所定の電圧を超えたと検出された場合に、前記第１および第２のスイッチ手段をオン状態とし、前記第３および第４のスイッチ手段をオフ状態にする制御信号を生成する制御信号生成手段と、前記第１の比較手段と前記第１のスイッチ手段との間に接続され、前記制御信号により前記第１のスイッチ手段をオン状態にする第１のゲート手段と、前記第２の比較手段と前記第２のスイッチ手段との間に接続され、前記制御信号により前記第２のスイッチ手段をオン状態にする第２のゲート手段と、前記第３の比較手段と前記第３のスイッチ手段との間に接続され、前記制御信号により前記第３のスイッチ手段をオフ状態にする第３のゲート手段と、前記第４の比較手段と前記第４のスイッチ手段との間に接続され、前記制御信号により前記第４のスイッチ手段をオフ状態にする第４のゲート手段と、前記第３のスイッチ手段がオフ状態であるときに、前記制御信号を前記第１のゲート手段に供給する第５のゲート手段と、前記第４のスイッチ手段がオフ状態であるときに、前記制御信号を前記第２のゲート手段に供給する第６のゲート手段と、を具備することを特徴としている。
さらに本発明の前記スイッチ手段は、トランジスタであることを特徴としている。
さらにまた本発明は、前記トランジスタと並列に寄生ダイオードが接続されていることを特徴としている。
さらに本発明の前記入力端子に給電される交流電力は、旋回運動を行う回転錘と、前記回転錘の回転運動により起電力を発生する発電素子とを有する発電装置によって発電されることを特徴としている。
さらに本発明の前記入力端子に給電される交流電力は、変形力が加えられる弾性部材と、前記弾性部材の元の形状に戻ろうとする復元力により回転運動を行う回転手段と、前記回転手段の回転運動により起電力を発生する発電素子とを有する発電装置によって発電されることを特徴としている。
さらに本発明の前記入力端子に給電される交流電力は、変位が加えられると、圧電効果により起電力を発生する圧電素子を有する発電装置によって発電されることを特徴としている。
さらに本発明の前記所定電圧比較手段は、前記蓄電素子の充電電圧の検出を所定のサンプリング間隔で間欠的に行うことを特徴としている。
【００１４】
また、本発明の第３の態様は、交流電力を発電する発電装置と、前記第１の入力端子へ供給される端子電圧と第１の電源ラインの出力電圧とを比較する第１の比較手段と、前記第１の電源ラインと前記第１の入力端子との間に接続され、前記第１の比較手段によりオン／オフ制御される第１のスイッチ手段と、前記第２の入力端子へ供給される端子電圧と第１の電源ラインの出力電圧とを比較する第２の比較手段と、前記第１の電源ラインと前記第２の入力端子との間に接続され、前記第２の比較手段によりオン／オフ制御される第２のスイッチ手段と、前記第１の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第３の比較手段と、前記第２の電源ラインと前記第１の入力端子との間に接続され、前記第３の比較手段によりオン／オフ制御される第３のスイッチ手段と、前記第２の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第４の比較手段と、前記第２の電源ラインと前記第２の入力端子との間に接続され、前記第４の比較手段によりオン／オフ制御される第４のスイッチ手段と、前記第１および第２の電源ライン間に接続され、前記第１ないし第４のスイッチ手段によって整流された充電電流により蓄電する蓄電素子と、前記蓄電素子の充電電圧を検出し、検出された充電電圧が予め定めた所定の電圧を越えたか否かを検出する所定電圧比較手段と、前記所定電圧比較手段の検出結果に基づいて、前記第３および第４のスイッチ手段をオフ状態にするとともに、前記第１および第２のスイッチ手段をオン状態とし、前記第１の入力端子と前記第２の入力端子との間に閉ループ経路を形成する閉ループ形成手段とからなる充電回路と、前記蓄電素子から給電される電力によって動作する処理回路と、を具備することを特徴としている。
【００１５】
さらに本発明の前記所定電圧比較手段は、前記所定の電圧を予め定められた基準電圧とし、前記充電電圧が前記基準電圧を超えたか否かを検出することを特徴としている。
さらに本発明の前記所定電圧比較手段は、前記蓄電素子の充電電圧の検出を所定のサンプリング間隔で間欠的に行うことを特徴としている。
【００１６】
また、本発明の第４の態様は、交流電力を発電する発電装置と、前記第１の入力端子へ供給される端子電圧と第１の電源ラインの出力電圧とを比較する第１の比較手段と、前記第１の電源ラインと前記第１の入力端子との間に接続され、前記第１の比較手段によりオン／オフ制御される第１のスイッチ手段と、前記第２の入力端子へ供給される端子電圧と第１の電源ラインの出力電圧とを比較する第２の比較手段と、前記第１の電源ラインと前記第２の入力端子との間に接続され、前記第２の比較手段によりオン／オフ制御される第２のスイッチ手段と、前記第１の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第３の比較手段と、前記第２の電源ラインと前記第１の入力端子との間に接続され、前記第３の比較手段によりオン／オフ制御される第３のスイッチ手段と、前記第２の入力端子へ供給される端子電圧と第２の電源ラインの出力電圧とを比較する第４の比較手段と、前記第２の電源ラインと前記第２の入力端子との間に接続され、前記第４の比較手段によりオン／オフ制御される第４のスイッチ手段と、前記第１および第２の電源ライン間に接続され、前記第１ないし第４のスイッチ手段によって整流された充電電流により蓄電する蓄電素子と、前記蓄電素子の充電電圧を検出し、検出された充電電圧と予め定められた所定の電圧を超えたか否かを検出する所定電圧比較手段と、前記所定電圧比較手段の検出結果に基づいて、前記第３および第４のスイッチ手段をオフ状態にするとともに、前記第１および第２のスイッチ手段をオン状態とし、前記第１の入力端子と前記第２の入力端子との間に閉ループ経路を形成する閉ループ形成手段とからなる充電回路と、前記蓄電素子から給電される電力によって動作し、時刻を計時する計時回路と、を具備することを特徴としている。
さらに本発明の前記所定電圧比較手段は、前記所定の電圧を予め定められた基準電圧とし、前記充電電圧が前記基準電圧を超えたか否かを検出することを特徴としている。
さらに本発明の前記所定電圧比較手段は、前記蓄電素子の充電電圧の検出を所定のサンプリング間隔で間欠的に行うことを特徴としている。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００１８】
［１］　本発明の原理
図１は、本発明の過充電防止方法を説明するための充電回路の概要構成を示す回路図である。図２は、本発明による過充電防止方法の基本的な動作を説明するためのタイミングチャートである。
なお、図１では、一部構成要件（コンパレータ）を省略しているが、前述した図２３と同一の構成であり、対応する部分には同一の符号を付けて説明を省略する。
【００１９】
本発明による充電回路１００は、大容量コンデンサＣへの過充電を防止するために、大容量コンデンサＣへの充電電流ｉを所定の方法により遮断するリミッタ回路を備える。
すなわち、リミッタ回路は、大容量コンデンサＣの充電電圧が所定のしきい値に達すると、ＰチャンネルＦＥＴＭＰ１，ＭＰ２をオン状態とすることにより、通常の充電経路とは異なる閉ループ経路（図１を参照）を形成し、発電機ＡＧの交流電流を該矢印で示す閉ループ経路を流すことにより、大容量コンデンサＣへの過充電を防止する。
【００２０】
しかしながら、図１に示す構成において、リミッタ回路によりＰチャンネルＦＥＴＭＰ１，ＭＰ２をオン状態とさせた際に、図２に示すように、ＮチャンネルＦＥＴＭＮ１またはＭＮ２がオン状態にあると（斜線部）、大容量コンデンサＣが短絡し、該大容量コンデンサＣからの逆流電流（ショート電流）が発生するため、大容量コンデンサＣに蓄えられた電力が無駄に消費され、さらには大容量コンデンサＣ自体および回路部７にダメージを与えてしまう。
そこで、本発明では、ＰチャンネルＦＥＴＭＰ１またはＭＰ２のオン／オフ制御を行うことにより大容量コンデンサＣの過充電を防止し、さらに、ＮチャンネルＦＥＴＭＮ１，ＭＮ２をオン／オフ制御することにより、大容量コンデンサＣによるショート電流の発生を防止するのである。
【００２１】
［２］　第１実施形態
次に本発明の好適な第１実施形態について詳細に説明する。
［２．１］　第１実施形態の構成
図３は、第１実施形態による充電回路１００の構成を示す回路図である。なお、図２３に対応する部分には同一の符号を付けて説明を省略する。
図３において、検出回路１は、大容量コンデンサＣの充電電圧Ｖａを検出し、充電電圧Ｖａを図示しない所定の基準電圧と比較する。
そして、充電電圧Ｖａが基準電圧以上となると、過充電を防止するためのリミッタ信号ＳＬＩＭを制御回路２へ供給する。
【００２２】
制御回路２は、上記リミッタ信号ＳＬＩＭに対して、立ち上がりタイミングを遅延させた制御信号ＣＳ１と、立ち下がりタイミングを遅延させた制御信号ＣＳ２とを送出する。
ＡＮＤ回路３は、コンパレータＣＯＭＰ１ＡとＰチャンネルＦＥＴＭＰ１との間に介挿されており、反転入力端に供給される制御信号ＣＳ１によって、他方の入力端に供給されるコンパレータＣＯＭＰ１Ａの出力を無効とし、制御信号ＣＳ１が“Ｈ”レベルの間、“Ｌ”レベルの信号をＰチャンネルＦＥＴＭＰ１のゲートに供給する。
また、ＡＮＤ回路４は、コンパレータＣＯＭＰ１ＢとＰチャンネルＦＥＴＭＰ２との間に介挿されており、反転入力端に供給される制御信号ＣＳ１によって、他方の入力端に供給されるコンパレータＣＯＭＰ１Ｂの出力を無効とし、制御信号ＣＳ１が“Ｈ”レベルの間、“Ｌ”レベルの信号をＰチャンネルＦＥＴＭＰ２のゲートに供給する。
【００２３】
さらにまた、ＡＮＤ回路５は、コンパレータＣＯＭＰ２ＡとＮチャンネルＦＥＴＭＮ１との間に介挿されており、反転入力端に供給される制御信号ＣＳ２によって、他方の入力端に供給されるコンパレータＣＯＭＰ２Ａの出力を無効とし、少なくとも、制御信号ＣＳ２が“Ｈ”レベルの間、“Ｌ”レベルの信号をＮチャンネルＦＥＴＭＮ１のゲートに供給する。
また、ＡＮＤ回路６は、コンパレータＣＯＭＰ２ＢとＮチャンネルＦＥＴＭＮ２との間に介挿されており、反転入力端に供給される制御信号ＣＳ２によって、他方の入力端に供給されるコンパレータＣＯＭＰ２Ｂの出力を無効とし、少なくとも、制御信号ＣＳ２が“Ｈ”レベルの間、“Ｌ”レベルの信号をＮチャンネルＦＥＴＭＮ２のゲートに供給する。
【００２４】
このように、リミッタ信号ＳＬＩＭに対して、立ち上がりタイミングが遅延された制御信号ＣＳ１を、ＡＮＤ回路３，ＡＮＤ回路４の反転入力端に供給するとともに、立ち下がりタイミングを遅延した制御信号ＣＳ２を、ＡＮＤ回路５，ＡＮＤ回路６の反転入力端に供給することにより、ＮチャンネルＦＥＴＭＮ１およびＭＮ２のオフ時間を、ＰチャンネルＦＥＴＭＰ１およびＭＰ２のオン時間よりも長くなるように制御している。
より具体的には、リミッタ信号ＳＬＩＭが“Ｈ”レベルになると、まず、ＮチャンネルＦＥＴＭＮ１およびＭＮ２をオフ状態とした後、ＰチャンネルＦＥＴＭＰ１およびＭＰ２をオン状態とし、リミッタ信号ＳＬＩＭが“Ｌ”レベルになると、まず、ＰチャンネルＦＥＴＭＰ１およびＭＰ２を復帰させた後、ＮチャンネルＦＥＴＭＮ１およびＭＮ２を復帰させるようになっている。
【００２５】
次に、大容量コンデンサＣは、上述した同期整流回路により全波整流された、発電機ＡＧによる発生電力を充電し、並列に接続された回路部７へ駆動電力を供給する。該大容量コンデンサＣは、一定の耐圧を有し、仮に、耐圧を越えて充電を行うと、過充電の状態となり劣化して充電効率が低下するという特性を有している。なお、本実施形態では、大容量コンデンサＣを用いているが、これに限定されず、二次電池などを用いてもよい。
【００２６】
次に、図４は、上述した制御回路２の一構成例を示す回路ブロック図である。図４において、コンデンサ等を使用した遅延回路２ａは、検出回路１の出力であるリミッタ信号ＳＬＩＭを所定の時間だけ遅延し、リミッタ信号ＳＬＩＭ’としてＡＮＤ回路２ｂの一方の入力端、およびＯＲ回路２ｃの一方の入力端に供給する。ＡＮＤ回路２ｂは、その他方の入力端にリミッタ信号ＳＬＩＭが供給されており、上記遅延されたリミッタ信号ＳＬＩＭ’との論理積をとり、その結果を制御信号ＣＳ１として出力する。
すなわち、ＡＮＤ回路２ｂは、リミッタ信号ＳＬＩＭに対して、立ち上がりタイミングが所定時間だけ遅延された信号となる。なお、立ち下がりタイミングは、リミッタ信号ＳＬＩＭと同じである。
また、ＯＲ回路２ｃは、その他方の入力端にやはりリミッタ信号ＳＬＩＭが供給されており、上記遅延されたリミッタ信号ＳＬＩＭ’との論理和をとり、その結果を制御信号ＣＳ２として出力する。
すなわち、ＯＲ回路２ｃは、リミッタ信号ＳＬＩＭに対して、立ち下がりタイミングが所定時間だけ遅延された信号となる。なお、立ち上がりタイミングは、リミッタ信号ＳＬＩＭと同じである。
【００２７】
次に、本実施形態による充電回路が適用される一例について説明する。
図５は、充電回路が適用された（腕）時計の略構成を示す概念図である。図示のように、発電機ＡＧは、ロータ１４とステータ１５を備えており、２極磁化されたディスク状のロータ１４が回転するとステータ１５の出力用コイル１６に起電力が発生し、交流出力が取り出せるようになっている。
また、図５において、１３は腕時計本体ケース内で旋回運動を行う回転錘であり、１１は回転錘１３の回転運動を発電機ＡＧに伝達する輪列機構である。回転錘１３は腕時計を装着した人の腕の振りに応じて回転し、これに伴って発電機ＡＧから起電力が得られるようになっている。
【００２８】
発電機ＡＧから出力された交流電力は、充電回路１００によって全波整流され、大容量コンデンサＣに充電される。処理部９は、大容量コンデンサＣから供給される電力によって、時計装置８を駆動する。この時計装置８は、水晶発振器やカウンタ回路等で構成されており、水晶発振器で生成されるマスタクロック信号をカウンタ回路で分周し、この分周結果に基づいて時刻を計時し、ステッピングモータを駆動し、針を回動させている。
【００２９】
［２．２］　第１実施形態の動作
次に、第１実施形態に係わる充電回路１００の動作を、図面を参照して説明する。
ここで、図６は、第１実施形態に係わる充電回路１００の動作を説明するためのタイミングチャートである。なお、通常の充電動作については、前述した図２３に示すタイミングチャートと同じであるので説明を省略する。
充電電流ｉにより大容量コンデンサＣが充電される充電過程において、検出回路１によって、大容量コンデンサＣの充電電圧Ｖａが基準電圧以上となると、過充電を防止するためのリミッタ信号ＳＬＩＭが制御回路２へ供給される（図６（ａ））。制御回路２では、リミッタ信号ＳＬＩＭは、遅延回路２ａに供給されるとともに、そのままＡＮＤ回路２ｂの他方の入力端とＯＲ回路２ｃの他方の入力端とに供給される。
【００３０】
遅延回路２ａでは、上記リミッタ信号ＳＬＩＭが所定時間だけ遅延され、リミッタ信号ＳＬＩＭ’としてＡＮＤ回路２ｂの一方の入力端とＯＲ回路２ｃの一方の入力端とに供給される。
したがって、制御回路２からは、リミッタ信号ＳＬＩＭより所定時間だけ遅れて、“Ｈ”レベルとなる制御信号ＣＳ１が出力されるとともに、リミッタ信号ＳＬＩＭと同じタイミングで“Ｈ”レベルとなる制御信号ＣＳ２が出力される（図６（ａ）、（ｂ）、（ｃ）を参照）。
これにより、ＰチャンネルＦＥＴＭＰ１，ＭＰ２は、少なくとも、制御信号ＣＳ１が“Ｈ”レベルの間、オン状態となる（図６（ｅ）、（ｇ）を参照）。この結果、図３に示すように、通常の充電経路とは異なる閉ループ経路が形成される。
一方、ＮチャンネルＦＥＴＭＮ１，ＭＮ２は、少なくとも、制御信号ＣＳ２が“Ｈ”レベルの間、オフ状態となる（図６（ｉ）、（ｋ）を参照）。これにより、発電機ＡＧの交流電流は、矢印で示す閉ループ経路を流れることになり、大容量コンデンサＣへの充電電流ｉがカットされ、過充電が防止される（図６（ｌ）を参照）。
【００３１】
このとき、制御信号ＣＳ１が“Ｈ”レベルになっている期間Ｔ１と、制御信号ＣＳ２が“Ｈ”レベルになっている期間Ｔ２とを比べると、制御回路２で遅延されている分だけ、制御信号ＣＳ２が“Ｈ”レベルになっている期間Ｔ２の方が長くなる。
すなわち、リミッタ動作においては、まず、ＮチャンネルＦＥＴＭＮ１およびＭＮ２をオフ状態とした後、ＰチャンネルＦＥＴＭＰ１およびＭＰ２をオン状態とする。
また、リミッタ解除動作においては、リミッタ信号ＳＬＩＭが“Ｌ”レベルになると、まず、ＰチャンネルＦＥＴＭＰ１およびＭＰ２を復帰させた後、ＮチャンネルＦＥＴＭＮ１およびＭＮ２を復帰させる。
【００３２】
従って、ＰチャンネルＦＥＴＭＰ１，ＭＰ２がオン状態となっている間、ＮチャンネルＦＥＴＭＮ１，ＭＮ２は、必ずオフ状態になる。
この結果、大容量コンデンサＣが短絡されないので、ショート電流も発生せず、大容量コンデンサＣに蓄えられた電力が無駄に消費されずに、大容量コンデンサＣおよび回路部７にダメージを与えることがない。
また、上記ＰチャンネルＦＥＴＭＰ１，ＭＰ２による閉ループ経路を介して発電機ＡＧに短絡電流（リミッタ電流ＩＬＩＭ）が流れると、コイル１６およびロータ１４において電磁ノイズが発生し、回路部５が誤動作する可能性がある。しかしながら、その一方で、短絡電流（リミッタ電流ＩＬＩＭ）により、ロータ１４の回転に電磁ブレーキがかかるため、端子電圧Ｖ１，Ｖ２が低下し、短絡電流（リミッタ電流ＩＬＩＭ）が小さくなるという、自己制御特性を有している。この結果、ロータ１４における電磁ノイズの発生が低減されることになる。
【００３３】
ところで、過充電を防止する方法としては、大容量コンデンサＣへの充電経路を開放することも考えられる。
しかしながら、そのように構成すると、開放した瞬間に発電機ＡＧで発生する逆起電力が回路素子（ＰチャンネルＦＥＴＭＰ１，ＭＰ２、ＮチャンネルＦＥＴＭＮ１，ＭＮ２、コンパレータＣＭＰ１Ａ，ＣＭＰ１Ｂ，ＣＭＰ２Ａ，ＣＭＰ２Ｂ）に印加するため、これらの回路素子の耐圧を大きくしなければならなくなる。
ところが、腕時計のように小型携帯機器の充電回路では、小型化を図るべく、耐圧の小さい回路素子を用いてＩＣ化を行っているので、耐圧を大きくすることは困難である。
この点、本実施形態では充電電圧Ｖａが所定電圧を越えると、入力端子ＡＧ１，ＡＧ２を介して閉ループ経路を形成するように構成したので、回路素子として耐圧の低いものを使用することができ、容易にＩＣ化でき、小型化を図ることができるという利点がある。
【００３４】
［２．３］　第１実施形態の効果
以上、説明したように第１実施形態によれば、大容量コンデンサＣの充電電圧Ｖａが基準電圧を上回ると、まず、ＮチャンネルＦＥＴＭＮ１，ＭＮ２をオフ状態とした後、ＰチャンネルＦＥＴＭＰ１，ＭＰ２をオン状態とすることにより、充電経路とは異なる閉ループ経路を形成している。
従って、充電電圧Ｖａが大容量コンデンサＣの耐圧を越えることが無く、大容量コンデンサＣの過充電を防止できる。
さらに、大容量コンデンサＣが短絡されないので、ショート電流が発生せず、大容量コンデンサＣに蓄えられた電力が無駄に消費されずに、大容量コンデンサＣおよび回路部５にダメージを与えることがない。
また、第１実施形態によれば、充電経路とは異なる閉ループ経路を形成し、該閉ループ経路で発電電流を流すことにしている。
従って、大容量コンデンサＣの過充電を防止するようにしたので、耐圧の低い回路素子を使用でき、ＩＣ化が容易になる。
さらにまた、入力端子ＡＧ１，ＡＧ２を介して閉ループ経路を形成した場合には、ロータ１４の回転にショートブレーキが掛かるので、端子電圧Ｖ１，Ｖ２の振幅を自動的に下げることができ、コイル１６およびロータ１４における電磁ノイズの発生を低減することができる。
【００３５】
［３］　第２実施形態
上述した第１実施形態においては、充電経路とは異なる閉ループ経路を形成する際、ＰチャンネルＦＥＴＭＰ１，ＭＰ２をオン状態とする前に、まず、強制的にＮチャンネルＦＥＴＭＮ１，ＭＮ２をオフ状態とした後、ＰチャンネルＦＥＴＭＰ１，ＭＰ２をオン状態とする構成であった。
これに対して、第２実施形態では、ＮチャンネルＦＥＴＭＮ１，ＭＮ２がオフ状態となっているときに、ＰチャンネルＦＥＴＭＰ１，ＭＰ２をオン状態とし、閉ループ経路を形成するものである。
【００３６】
［３．１］　第２実施形態の構成
図７は、第２実施形態による充電回路１０１の構成を示す回路図である。なお、図３に対応する部分には同一の符号を付けて説明を省略する。
図７において、充電回路１０１は、第１実施形態による充電回路１００の制御回路２が除かれ、新たに、ＡＮＤ回路２０，２１が加えられている。
また、検出回路１の機能は第１実施形態と同じであるが、検出回路１が出力するリミッタ信号ＳＬＩＭは、ＡＮＤ回路２０の一方の入力端に供給されるとともに、ＡＮＤ回路５，６の反転入力端、およびＡＮＤ回路２１の一方の入力端へ供給される。
また、ＡＮＤ回路２０の反転入力端には、ＡＮＤ回路５の出力信号、すなわちＮチャンネルＦＥＴＭＮ１のゲートへ供給される信号が供給されている。
さらに、該ＡＮＤ回路２０は、ＮチャンネルＦＥＴＭＮ１のゲートへ供給される信号が“Ｌ”レベルの場合、すなわちＮチャンネルＦＥＴＭＮ１がオフ状態の場合に、検出回路１からのリミッタ信号ＳＬＩＭ（“Ｈ”レベル）をＡＮＤ回路３の反転入力端へ供給する。
【００３７】
すなわち、ＰチャンネルＦＥＴＭＰ１は、ＮチャンネルＦＥＴＭＮ１がオフ状態の場合にのみ、リミッタ信号ＳＬＩＭによりオン状態となる。
また、ＡＮＤ回路２１の反転入力端には、ＡＮＤ回路６の出力信号、すなわちＮチャンネルＦＥＴＭＮ２のゲートへ供給される信号が供給されている。
さらに、該ＡＮＤ回路２１は、ＮチャンネルＦＥＴＭＮ２のゲートへ供給される信号が“Ｌ”レベルの場合、すなわちＮチャンネルＦＥＴＭＮ２がオフ状態の場合に、検出回路１からのリミッタ信号ＳＬＩＭ（“Ｈ”レベル）をＡＮＤ回路４の反転入力端へ供給する。
すなわち、ＰチャンネルＦＥＴＭＰ２は、ＮチャンネルＦＥＴＭＮ２がオフ状態の場合にのみ、リミッタ信号ＳＬＩＭによりオン状態となる。
【００３８】
［３．２］　第２実施形態の動作
次に、第２実施形態に係わる充電回路１０１の動作を、図面を参照して説明する。ここで、図８は、第２実施形態に係わる充電回路１０１の動作を説明するためのタイミングチャートである。なお、通常の充電動作については、前述した図２３に示したタイミングチャートと同じであるので説明を省略する。
充電電流ｉにより大容量コンデンサＣが充電される充電過程において、検出回路１によって、大容量コンデンサＣの充電電圧Ｖａが基準電圧以上となると、過充電を防止するためのリミッタ信号ＳＬＩＭがＡＮＤ回路２０の一方の入力端に供給されるとともに、ＡＮＤ回路５，６の反転入力端、およびＡＮＤ回路２１の一方の入力端へ供給される（図８（ａ）を参照）。
ＡＮＤ回路２０に供給された、リミッタ信号ＳＬＩＭ（“Ｈ”レベル）は、ＮチャンネルＦＥＴＭＮ１がオフ状態になると（図８（ｈ）を参照）、ＡＮＤ回路３の反転入力端へ供給され、ＰチャンネルＦＥＴＭＰ１のゲートがオン（“Ｌ”レベル）となり（図８（ｃ）を参照）、ＰチャンネルＦＥＴＭＰ１がオン状態となる。
【００３９】
また、ＡＮＤ回路２１に供給された、リミッタ信号ＳＬＩＭ（“Ｈ”レベル）は、ＮチャンネルＦＥＴＭＮ２がオフ状態であれば（図８（ｊ）を参照）、ＡＮＤ回路４の反転入力端へ供給される。
従って、ＰチャンネルＦＥＴＭＮ２のゲートがオン（“Ｌ”レベル）となり（図８（ｅ）を参照）、ＰチャンネルＦＥＴＭＰ２がオン状態となる。これにより、ＰチャンネルＦＥＴＭＰ１，ＭＰ２は、少なくとも、ＮチャンネルＦＥＴＭＮ１，ＭＮ２がオフ状態の期間にオン状態となる。
この結果、通常の充電経路とは異なる閉ループ経路が形成され、発電機ＡＧの交流電流（リミッタ電流ＩＬＩＭ）は、矢印で示す閉ループ経路を流れることになり、大容量コンデンサＣへの充電電流がカットされ、過充電が防止される。このとき、ＮチャンネルＦＥＴＭＮ１，ＭＮ２は、必ずオフ状態であるので、大容量コンデンサＣによるショート電流も発生せず、大容量コンデンサＣおよび回路部７にダメージを与えることがない。
【００４０】
［４］　第３実施形態
次に本発明の好適な第３実施形態について詳細に説明する。
［４．１］　第３実施形態の構成
図９は、第３実施形態による充電回路１０２の構成を示す回路図である。なお、図９において、図３の第１実施形態に対応する部分には同一の符号を付けて説明を省略する。
第３実施形態の充電回路１０２の構成が、図３の第１実施形態の充電回路１００の構成と異なる点は、大容量コンデンサＣの出力電圧ＶＳＳ’を昇圧して昇圧駆動電圧ＶＳＳを生成する昇圧回路４９と、昇圧駆動電圧ＶＳＳにより蓄電される補助コンデンサＣＳとを備え、回路部７、検出回路１、制御回路２並びにコンパレータＣＭＰ１Ａ，ＣＭＰ１Ｂ，ＣＭＰ２Ａ，ＣＭＰ２ＢおよびＡＮＤ回路３，４，５，６により構成される整流制御回路に昇圧駆動電圧ＶＳＳを供給して駆動するように構成している点である。
【００４１】
昇圧回路４９は、図１０に示すように、高容量コンデンサＣの高電位側端子に一方の端子が接続されたスイッチＳＷ１と、スイッチＳＷ１の他方の端子に一方の端子が接続され、他方の端子が高容量２次電源４８の低電位側端子に接続されたスイッチＳＷ２と、スイッチＳＷ１とスイッチＳＷ２との接続点に一方の端子が接続されたコンデンサ４９ａと、コンデンサ４９ａの他方の端子に一方の端子が接続され、他方の端子が高容量２次電源４８の低電位側端子に接続されたスイッチＳＷ３と、一方の端子が補助コンデンサ８０の低電位側端子に接続され、他方の端子がコンデンサ４９ａとスイッチＳＷ３との接続点に接続されたスイッチＳＷ４と、高容量２次電源４８の高電位側端子と補助コンデンサ８０の高電位側端子との接続点に一方の端子が接続されたスイッチＳＷ１１と、スイッチＳＷ１１の他方の端子に一方の端子が接続され、他方の端子が高容量２次電源４８の低電位側端子に接続されたスイッチＳＷ１２と、スイッチＳＷ１１とスイッチＳＷ１２との接続点に一方の端子が接続されたコンデンサ４９ｂと、コンデンサ４９ｂの他方の端子に一方の端子が接続され、スイッチＳＷ１２と高容量２次電源４８の低電位側端子との接続点に他方の端子が接続されたスイッチＳＷ１３と、一方の端子がコンデンサ４９ｂとスイッチＳＷ１３との接続点に接続され、他方の端子が補助コンデンサの低電位側端子に接続されたスイッチＳＷ１４と、スイッチＳＷ１１とスイッチＳＷ１２との接続点に一方の端子が接続され、コンデンサ４９ａとスイッチＳＷ３との接続点に他方の端子が接続されたスイッチＳＷ２１と、を備えて構成されている。
【００４２】
［４．２］　第３実施形態の動作
［４．２．１］　昇圧回路の動作
本第３実施形態の動作は、動作電圧の違い（ＶＳＳ’とＶＳＳ）を除き、第１実施形態の動作と同様であるので、以下の説明においては、昇圧回路周辺の動作についてのみ説明する。
まず、昇圧回路４９の動作について、図１０ないし図１５を参照して、３倍昇圧時、２倍昇圧時、１．５倍昇圧時、１倍昇圧時（ショートモード）および１倍昇圧時（電荷転送モード）を例として説明する。
【００４３】
［４．２．１．１］　３倍昇圧時
昇圧回路４９は、外部より入力された昇圧クロックＣＫＵＤに基づいて動作しており、３倍昇圧時には、図１１に示すように、第１の昇圧クロックタイミング（パラレル接続タイミング）においては、スイッチＳＷ１をオン、スイッチＳＷ２をオフ、スイッチＳＷ３をオン、スイッチＳＷ４をオフ、スイッチＳＷ１１をオン、スイッチＳＷ１２をオフ、スイッチＳＷ１３をオン、スイッチＳＷ１４をオフ、スイッチＳＷ２１をオフとする。
この場合における昇圧回路４９の等価回路は、図１２（ａ）に示すようなものとなり、コンデンサ４９ａおよびコンデンサ４９ｂに大容量コンデンサＣから電源が供給され、コンデンサ４９ａおよびコンデンサ４９ｂの電圧が大容量コンデンサＣの電圧とほぼ等しくなるまで充電がなされる。
次に第２の昇圧クロックタイミング（シリアル接続タイミング）においては、スイッチＳＷ１をオフ、スイッチＳＷ２をオン、スイッチＳＷ３をオフ、スイッチＳＷ４をオフ、スイッチＳＷ１１をオフ、スイッチＳＷ１２をオフ、スイッチＳＷ１３をオフ、スイッチＳＷ１４をオン、スイッチＳＷ２１をオンとする。
この場合における昇圧回路４９の等価回路は、図１２（ｂ）に示すようなものとなり、大容量コンデンサＣ、コンデンサ４９ａおよびコンデンサ４９ｂはシリアルに接続されて、大容量コンデンサＣの電圧の３倍の電圧で補助コンデンサＣＳが充電され、３倍昇圧が実現されることとなる。
【００４４】
［４．２．１．２］　２倍昇圧時
昇圧回路４９は、外部より入力された昇圧クロックＣＫＵＤに基づいて動作しており、２倍昇圧時には、図１１に示すように、第１の昇圧クロックタイミング（パラレル接続タイミング）においては、スイッチＳＷ１をオン、スイッチＳＷ２をオフ、スイッチＳＷ３をオン、スイッチＳＷ４をオフ、スイッチＳＷ１１をオン、スイッチＳＷ１２をオフ、スイッチＳＷ１３をオン、スイッチＳＷ１４をオフ、スイッチＳＷ２１をオフとする。
この場合における昇圧回路４９の等価回路は、図１３（ａ）に示すようなものとなり、コンデンサ４９ａおよびコンデンサ４９ｂに大容量コンデンサＣから電源が供給され、コンデンサ４９ａおよびコンデンサ４９ｂの電圧が大容量コンデンサＣの電圧とほぼ等しくなるまで充電がなされる。
次に第２の昇圧クロックタイミング（シリアル接続タイミング）においては、スイッチＳＷ１をオフ、スイッチＳＷ２をオン、スイッチＳＷ３をオフ、スイッチＳＷ４をオン、スイッチＳＷ１１をオフ、スイッチＳＷ１２をオン、スイッチＳＷ１３をオフ、スイッチＳＷ１４をオン、スイッチＳＷ２１をオフとする。
この場合における昇圧回路４９の等価回路は、図１３（ｂ）に示すようなものとなり、並列に接続されたコンデンサ４９ａおよびコンデンサ４９ｂに対し、大容量コンデンサＣがシリアルに接続されて、大容量コンデンサＣの電圧の２倍の電圧で補助コンデンサＣＳが充電され、２倍昇圧が実現されることとなる。
【００４５】
［４．２．１．３］　１．５倍昇圧時
昇圧回路４９は、外部より入力された昇圧クロックＣＫＵＤに基づいて動作しており、１．５倍昇圧時には、図１１に示すように、第１の昇圧クロックタイミング（パラレル接続タイミング）においては、スイッチＳＷ１をオン、スイッチＳＷ２をオフ、スイッチＳＷ３をオフ、スイッチＳＷ４をオフ、スイッチＳＷ１１をオフ、スイッチＳＷ１２をオフ、スイッチＳＷ１３をオン、スイッチＳＷ１４をオフ、スイッチＳＷ２１をオンとする。
この場合における昇圧回路４９の等価回路は、図１４（ａ）に示すようなものとなり、コンデンサ４９ａおよびコンデンサ４９ｂに大容量コンデンサＣから電源が供給され、コンデンサ４９ａおよびコンデンサ４９ｂの電圧が大容量コンデンサＣの電圧の１／２の電圧とほぼ等しくなるまで充電がなされる。
次に第２の昇圧クロックタイミング（シリアル接続タイミング）においては、スイッチＳＷ１をオフ、スイッチＳＷ２をオン、スイッチＳＷ３をオフ、スイッチＳＷ４をオン、スイッチＳＷ１１をオフ、スイッチＳＷ１２をオン、スイッチＳＷ１３をオフ、スイッチＳＷ１４をオン、スイッチＳＷ２１をオフとする。
この場合における昇圧回路４９の等価回路は、図１４（ｂ）に示すようなものとなり、並列に接続されたコンデンサ４９ａおよびコンデンサ４９ｂに対し、大容量コンデンサＣがシリアルに接続されて、大容量コンデンサＣの電圧の１．５倍の電圧で補助コンデンサＣＳが充電され、１．５倍昇圧が実現されることとなる。
【００４６】
［４．２．１．４］　１倍昇圧時（非昇圧時；ショートモード）
昇圧回路４９は、１倍昇圧時には、図１１に示すように、常に、スイッチＳＷ１をオフ、スイッチＳＷ２をオン、スイッチＳＷ３をオン、スイッチＳＷ４をオン、スイッチＳＷ１１をオフ、スイッチＳＷ１２をオン、スイッチＳＷ１３をオン、スイッチＳＷ１４をオン、スイッチＳＷ２１をオフとする。
この場合における昇圧回路４９の接続状態は、図１５（ａ）に示すようなものとなり、その等価回路は図１５（ｂ）に示すようなものとなって、大容量コンデンサＣが補助コンデンサＣＳに直結された状態となる。
【００４７】
［４．２．２］　　第３実施形態の効果
以上の説明のように、本第３実施形態によれば、回路部７、検出回路１、制御回路２並びにコンパレータＣＭＰ１Ａ，ＣＭＰ１Ｂ，ＣＭＰ２Ａ，ＣＭＰ２ＢおよびＡＮＤ回路３，４，５，６により構成される整流制御回路に昇圧駆動電圧ＶＳＳを供給して駆動するように構成しているので、大容量コンデンサＣの電圧ＶＳＳ’が低い（本実施形態では、高電位側の電圧に相当）場合でも、常に安定して昇圧電圧ＶＳＳを供給することができるため、安定して回路部７を駆動することが可能となる。
さらに電源電圧ＶＳＳ’の昇圧を行わない場合には、大容量コンデンサＣの電圧ＶＳＳ’が低い場合に整流用のトランジスタであるＰチャンネルＦＥＴＭＰ１、ＭＰ２およびＮチャンネルＦＥＴＭＮ１、ＭＮ２のゲートに印加される制御電圧が低くなるため、充電効率が低下することとなるが、本第３実施形態においては、電源電圧ＶＳＳ’を昇圧して、昇圧電源電圧ＶＳＳでＰチャンネルＦＥＴＭＰ１、ＭＰ２およびＮチャンネルＦＥＴＭＮ１、ＭＮ２を駆動しているので、これらのトランジスタのオン抵抗を小さくすることができる。
すなわち、ドレイン電流Ｉｄｓは、次式により表され、ゲート電圧Ｖｇｓの２乗で増加するので、ゲートに印加する制御電圧を大きくすることで、トランジスタの駆動能力が増加してオン抵抗が小さくなるので、整流効率を向上させることができることとなる。
Ｉｄｓ＝（Ｗ／Ｌ）・β・（Ｖｇｓ−Ｖｔｈ）^２　／２
ここで、Ｌはチャネル長、Ｗはチャネル幅、βはゲイン定数である。
【００４８】
［５］　第４実施形態
次に本発明の好適な第４実施形態について詳細に説明する。
［５．１］　第４実施形態の構成
図１６は、第４実施形態による充電回路１０３の構成を示す回路図である。なお、図１６において、図３の第１実施形態に対応する部分には同一の符号を付けて説明を省略する。
第４実施形態の充電回路１０３の構成が、図３の第１実施形態の充電回路１００の構成と異なる点は、ＡＮＤ回路３とＰチャンネルＦＥＴＭＰ１との間に昇圧回路４９Ａを設け、ＡＮＤ回路４とＰチャンネルＦＥＴＭＰ２との間に昇圧回路４９Ａを設けた点である。
【００４９】
昇圧回路４９Ａが第３実施形態の昇圧回路４９と異なる点は、昇圧回路４９が昇圧電源電圧ＶＳＳがほぼ一定電圧範囲内に収まるように昇圧昇圧倍率を可変としていたのに対し、本第４実施形態は、昇圧倍率を固定（たとえば、２倍固定）とした点である。
従って、昇圧回路４９Ａの構成は、昇圧回路４９の構成のうち、たとえば、昇圧倍率２倍の場合、図２４に示した等価回路を実現可能な構成を備えている。
【００５０】
［５．２］　第４実施形態の動作
本第４実施形態の構成によれば、充電電流ｉにより大容量コンデンサＣが充電される充電過程において、検出回路１によって、大容量コンデンサＣの充電電圧｜Ｖａ｜が基準電圧以上となると、過充電を防止するためのリミッタ信号ＳＬＩＭが制御回路２へ供給される。
制御回路２では、リミッタ信号ＳＬＩＭは、遅延回路２ａ（図４参照）に供給されるとともに、そのままＡＮＤ回路２ｂの他方の入力端とＯＲ回路２ｃの他方の入力端とに供給される。
遅延回路２ａでは、上記リミッタ信号ＳＬＩＭが所定時間だけ遅延され、リミッタ信号ＳＬＩＭ’としてＡＮＤ回路２ｂの一方の入力端とＯＲ回路２ｃの一方の入力端とに供給される。
【００５１】
したがって、制御回路２からは、リミッタ信号ＳＬＩＭより所定時間だけ遅れて、“Ｈ”レベルとなる制御信号ＣＳ１が昇圧回路４９に出力されるとともに、リミッタ信号ＳＬＩＭと同じタイミングで“Ｈ”レベルとなる制御信号ＣＳ２がＮチャンネルＦＥＴＭＮ１、ＦＥＴＭＮ２出力される。
これにより、昇圧回路４９Ａは、固定昇圧倍率（たとえば、２倍）で制御信号ＣＳ２を昇圧し、ＰチャンネルＦＥＴＭＰ１，ＭＰ２のゲートに供給する。
この結果、ＰチャンネルＦＥＴＭＰ１，ＭＰ２は、少なくとも、制御信号ＣＳ１が“Ｈ”レベルの間、オン状態となる。この結果、図３に示すように、通常の充電経路とは異なる閉ループ経路が形成される。
一方、ＮチャンネルＦＥＴＭＮ１，ＭＮ２は、少なくとも、制御信号ＣＳ２が“Ｈ”レベルの間、オフ状態となる。
【００５２】
これにより、発電機ＡＧの交流電流は、矢印で示す閉ループ経路を流れることになり、大容量コンデンサＣへの充電電流ｉがカットされ、過充電が防止される）。
このとき、第３実施形態の昇圧回路４９Ａと異なり、昇圧回路４９Ａは、回路部７に供給する電圧に関わらず、一定の昇圧倍率で昇圧を行って整流用トランジスタであるＰチャンネルＦＥＴＭＰ１，ＭＰ２を駆動するため、第３実施形態と比較して、より整流効率が向上することとなる。
さらに制御信号ＣＳ１が“Ｈ”レベルになっている期間Ｔ１と、制御信号ＣＳ２が“Ｈ”レベルになっている期間Ｔ２とを比べると、制御回路２で遅延されている分だけ、制御信号ＣＳ２が“Ｈ”レベルになっている期間Ｔ２の方が長くなる。
【００５３】
すなわち、リミッタ動作においては、まず、ＮチャンネルＦＥＴＭＮ１およびＭＮ２をオフ状態とした後、ＰチャンネルＦＥＴＭＰ１およびＭＰ２をオン状態とする。
また、リミッタ解除動作においては、リミッタ信号ＳＬＩＭが“Ｌ”レベルになると、まず、ＰチャンネルＦＥＴＭＰ１およびＭＰ２を復帰させた後、ＮチャンネルＦＥＴＭＮ１およびＭＮ２を復帰させる。
従って、ＰチャンネルＦＥＴＭＰ１，ＭＰ２がオン状態となっている間、ＮチャンネルＦＥＴＭＮ１，ＭＮ２は、必ずオフ状態になる。
この結果、大容量コンデンサＣが短絡されないので、ショート電流も発生せず、大容量コンデンサＣに蓄えられた電力が無駄に消費されずに、大容量コンデンサＣおよび回路部７にダメージを与えることがない。
【００５４】
［５．３］　第４実施形態の効果
本第４実施形態によれば、第３実施形態の効果に加えて、整流効率が向上することとなる。
【００５５】
［６］　第５実施形態
本第５実施形態は、上記第１〜第４実施形態における検出回路１に代えて、サンプリング検出動作を行う検出回路１Ａを設けた場合の実施形態である。
［６．１］　第５実施形態の検出回路の構成
本第５実施形態の検出回路１Ａの構成を図１７に示す。
検出回路１Ａは、大容量コンデンサＣの電圧Ｖａを分圧して電圧Ｖａに比例する検出電圧Ｖａ’を生成する分圧回路５０と、基準電圧Ｖｒｅｆを生成する基準電圧発生回路５１と、検出電圧Ｖａ’と基準電圧Ｖｒｅｆとを比較して原リミッタ信号ＳＬＩＭ０を出力するコンパレータ５２と、原リミッタ信号ＳＬＩＭ０をサンプリング信号ＳＳ３に対応するタイミングでラッチして保持し、リミッタ信号ＳＬＩＭ１として出力するラッチ回路５３と、サンプリング信号ＳＳ１に基づいて基準電圧発生回路５１に電源を供給するスイッチＳＷ５１と、サンプリング信号ＳＳ２　に基づいてコンパレータ５２に電源を供給するスイッチＳＷ５２と、サンプリング信号ＳＳ３に基づいて分圧回路５０を大容量コンデンサＣに接続するスイッチＳＷ５３と、を備えて構成されている。
【００５６】
この場合において、サンプリング信号ＳＳ１、サンプリング信号ＳＳ２およびサンプリング信号ＳＳ３　が“Ｌ”レベルから“Ｈ”レベル、すなわち、スイッチＳＷ５１、スイッチＳＷ５２、スイッチＳＷ５３がオンになるタイミングは、
サンプリング信号ＳＳ１→サンプリング信号ＳＳ２→サンプリング信号ＳＳ３
の順番となっている。
従って、最も安定となるまでに時間がかかる基準電圧発生回路５１に電源が供給され、その後コンパレータ５２に電源が供給され、基準電圧Ｖｒｅｆおよびコンパレータ５２の動作が安定した後に、分圧回路５０が接続されて、ラッチ回路５３により原リミッタ信号ＳＬＩＭ０が取り込まれることとなる。
【００５７】
［６．２］　第５実施形態の動作
次に図１８の処理フローチャートおよび図１９のタイミングチャートを参照して本第５実施形態の主要部の動作を説明する。なお、実際には、サンプリング信号ＳＳ１→サンプリング信号ＳＳ２→サンプリング信号ＳＳ３の順番で遷移タイミングがずれているが、図１９においては、説明の簡略化のため、サンプリング信号ＳＳ１、ＳＳ２、ＳＳ３の遷移タイミングはほぼ同一タイミングであるものとしている。まず、前回のサンプリングタイミングからの経過時間Ｔがサンプリング期間Ｔｓｐ以上となったか否かを判別する（ステップＳ１）。
ステップＳ１の判別において、前回のサンプリングタイミングからの経過時間Ｔがサンプリング期間Ｔｓｐ未満の場合には（ステップＳ１；Ｎｏ）、待機状態となり、ステップＳ１の処理を繰り返す。
【００５８】
ステップＳ１の判別において、前回のサンプリングタイミングからの経過時間Ｔがサンプリング期間Ｔｓｐ以上の場合には（ステップＳ１；Ｙｅｓ）、図１９の時刻ｔ１、ｔ３、ｔ４　に示すように、サンプリング信号ＳＳ１、サンプリング信号ＳＳ２およびサンプリング信号ＳＳ３　を順次“Ｌ”レベルから“Ｈ”レベルに遷移させ、すなわち、スイッチＳＷ５１、スイッチＳＷ５２、スイッチＳＷ５３を順次オンとして、基準電圧発生回路５１に電源が供給され、その後コンパレータ５２に電源が供給され、基準電圧Ｖｒｅｆおよびコンパレータ５２の動作が安定した後に、分圧回路５０が接続されて、検出電圧Ｖａ’が基準電圧Ｖｒｅｆを超過しているか否かをコンパレータ５２により判別する（ステップＳ２）。
【００５９】
ステップＳ２の判別において、図１９の時刻ｔ２〜時刻ｔ５に示すように、検出電圧Ｖａ’が基準電圧Ｖｒｅｆを超過し、原リミッタ信号ＳＬＩＭ０が“Ｈ”レベルに遷移している場合には（ステップＳ２；Ｙｅｓ）、図１９の時刻ｔ３、ｔ４に示すように、ラッチ回路５３に“Ｈ”レベルの原リミッタ信号ＳＬＩＭ０が取り込まれ、リミッタ信号ＳＬＩＭ１＝“Ｈ”レベルとなる（ステップＳ３）。
これにより制御回路２は、ＮチャンネルＦＥＴＭＮ１およびＭＮ２をオフ状態とすべく制御信号ＣＳ１を出力し（ステップＳ４）、ＮチャンネルＦＥＴＭＮ１およびＭＮ２がオフ状態となったか否かを判別する（ステップＳ５）。
ステップＳ５の判別において、ＮチャンネルＦＥＴＭＮ１あるいはＭＮ２の少なくとも一方が、オン状態の場合には（ステップＳ５；Ｎｏ）再び処理をステップＳ４に移行して、ＮチャンネルＦＥＴＭＮ１およびＭＮ２をオフ状態とすべく制御信号ＣＳ１を出力する。
【００６０】
ステップＳ５の判別において、ＮチャンネルＦＥＴＭＮ１およびＭＮ２がオフ状態となった場合には（ステップＳ５；Ｙｅｓ）、ＰチャンネルＦＥＴＭＰ１およびＭＰ２オン状態として（ステップＳ６）、処理を再びステップＳ１に移行し、以後、同様の処理を繰り返すこととなる。
一方、ステップＳ２の判別において、図１９の時刻ｔ１　〜時刻ｔ２あるいは時刻ｔ５〜に示すように、検出電圧Ｖａ’が基準電圧Ｖｒｅｆ未満となり、原リミッタ信号ＳＬＩＭ０が“Ｌ”レベルに遷移している場合には（ステップＳ２；Ｎｏ）、図２０の時刻ｔ１　、ｔ６に示すように、ラッチ回路５３に“Ｌ”レベルの原リミッタ信号ＳＬＩＭ０が取り込まれ、リミッタ信号ＳＬＩＭ１＝“Ｌ”レベルとなり（ステップＳ７）、処理を再びステップＳ１に移行し、以後、同様の処理を繰り返すこととなる。
【００６１】
［６．３］　第５実施形態の効果
以上の説明のように、本第５実施形態によれば、検出回路１Ａの動作をサンプリング信号に基づいて間欠的に行っているため、検出に伴う消費電力をより低減することができる。
【００６２】
［７］　第６実施形態
［７．１］　第６実施形態の構成
図２０に第６実施形態の検出回路の構成図を示す。
検出回路１Ｂは、一端が電源ＶＤＤに接続された定電流源ＣＣＮＳＴと、定電流源ＣＣＮＳＴの他端にドレインＤ及びゲートＧが共通接続されたトランジスタＱ１と、トランジスタＱ１のソースＳにドレインＤ及びゲートＧが共通接続されたトランジスタＱ２と、一端が電源ＶＤＤに接続されたプルアップ抵抗ＲＰＵと、プルアップ抵抗ＲＰＵの他端に入力端子が接続され、リミッタ信号ＳＬＩＭを出力するインバータＩＮＶ１と、トランジスタＱ２のソースＳ及びプルアップ抵抗ＲＰＵの他端並びに電源ＶＳＳの間に接続されたカレントミラー回路ＣＭＣと、を備えて構成されている。
カレントミラー回路ＣＭＣは、トランジスタＱ２のソースＳにドレインＤ及びゲートＧが共通接続され、ソースＳが電源ＶＳＳに接続されたトランジスタＱＤと、プルアップ抵抗ＲＰＵの他端にドレインＤが接続され、トランジスタＱＤのゲートＧにゲートＧが接続され、ソースＳが電源ＶＳＳに接続されたトランジスタＱＣと、を備えて構成されている。
【００６３】
［７．２］　第６実施形態の動作
次に第６実施形態の検出回路１Ｂの動作を説明する。
電源電圧（ＶＳＳ’−ＶＤＤ）が低いうち、すなわち、図２０においては、トランジスタＱ１、トランジスタＱ２及びトランジスタＱＤのしきい値電圧の合計電圧未満の場合には、定電流源ＣＣＮＳＴから電流は流れず、カレントミラー回路ＣＭＣのトランジスタＱＤ及びトランジスタＱＣはオフ状態であり、第１インバータＩＮＶ１の入力端子には、電源ＶＤＤをプルアップ抵抗ＲＰＵによりプルアップした電圧Ｖ１（＝“Ｈ”レベル相当）が印加され、第１インバータＩＮＶ１は、“Ｌ”レベルのリミッタ信号ＳＬＩＭを出力するので、リミッタトランジスタ４０は、オフ状態を保持する。
【００６４】
一方、電源電圧（ＶＳＳ’−ＶＤＤ）が大きくなって、所定の電圧（図２０においては、トランジスタＱ１、トランジスタＱ２及びトランジスタＱＤのしきい値電圧の合計電圧）を超過すると、定電流源ＣＣＮＳＴからトランジスタＱ１、Ｑ２、ＱＤを介して電源ＶＳＳ’側に電流が流れ、トランジスタＱＤのドレインＤ−ソースＳ間の電流と同じ大きさの電流がトランジスタＱＣのドレインＤ−ソースＳ間を流れる。
ここで、トランジスタＱＣに流れる電流はプルアップ抵抗ＲＰＵに流れ得る電流よりも大きくなるように設定されており、この結果、電圧Ｖ１は“Ｌ”レベルに相当する電圧となる。
これにより、第１インバータＩＮＶ１は、“Ｈ”レベルの信号を出力するので、リミッタトランジスタ４０は、オン状態となり、リミッタ電流が流れることとなる。
このように本第６実施形態の電圧検出判別部１Ｂは、電源電圧が低い場合には、ほとんど電流を消費することがなく、電池駆動されている携帯用電子機器などにおいて、過電圧を防止する回路として好適となっている。
【００６５】
［８］　変形例
本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる各種の変形が可能である。
【００６６】
［８．１］　第１変形例
上述した各実施形態においては、充電回路１００，１０１を用いた電子機器の一例として腕時計を取り上げ説明したが、本発明はこれに限定されるものではなく、例えば、懐中時計、置き時計、電卓、携帯用パーソナルコンピュータ、電子手帳、携帯ラジオ、携帯型の血圧計、携帯電話機、ページャ、万歩計等に適用することができる。要は電力を消費する電子機器であればどのようなものに適用してもよい。このような電子機器においては、電池がなくてもそこに内蔵される電子回路や機構系を継続して動作させることができるので、何時でも電子機器を使用することができ、また、煩わしい電池の交換を不要にできる。さらには、電池の廃棄に伴う問題が生ずることもない。
なお、蓄電作用のない電池と充電回路１００，１０１，１０２，１０３とを兼用してもよく、この場合は、電子機器を長時間持ち歩かなっかった場合に、電池からの電力により即座に電子機器を動作させることができ、その後、使用者が電子機器を持ち歩くことによって、発電された電力によって電子機器を動作させることができる。
【００６７】
［８．２］　第２変形例
上述した各実施形態においては、ＰチャンネルＦＥＴＰ１，Ｐ２をオン状態とすることで、閉ループ経路を形成したが、これに限らず、ＮチャンネルＦＥＴＮ１，Ｎ２をオン状態とすることで、閉ループ経路を形成してもよい。
【００６８】
［８．３］　第３変形例
上述した各実施形態においては、スイッチ手段の一例として、ＰチャンネルＦＥＴＰ１，Ｐ２、ＮチャンネルＦＥＴＮ１，Ｎ２といったユニポーラトランジスタを例示したが、ＰチャンネルＦＥＴＰ１，Ｐ２の替わりにＰＮＰ型のトランジスタ、ＮチャンネルＦＥＴＮ１，Ｎ２の替わりにＮＰＮ型のバイポーラトランジスタを使用してもよい。ただし、これらのバイポーラトランジスタにあっては、エミッタ・コレクタ間の飽和電圧が０．３Ｖ程度あるのが通常であるから、発電機ＡＧの起電圧が小さい場合には、上述した実施形態のようにＦＥＴを使用することが望ましい。
【００６９】
［８．４］　第４変形例
上述した実施形態において、コンパレータＣＯＭ１Ａ，ＣＯＭ１Ｂ，ＣＯＭ２Ａ，ＣＯＭ２ＢをＦＥＴで構成し、充電回路１００、１０１，１０２，１０３全体を１チップのＩＣに内蔵するようにしてもよい。
なお、集積化したＰチャネルＦＥＴＰ１、ＰチャネルＦＥＴＰ２、ＮチャネルＦＥＴＮ１およびＮチャネルＦＥＴＮ２の各寄生ダイオードＤ１〜Ｄ４を利用すると、電源電圧が低下してコンパレータが動作不能となった場合でも整流動作を行わせることが出来る。
【００７０】
［８．５］　第５変形例
上述した実施形態では、発電機ＡＧとして、回転錘７の回転運動をロータ１０に伝達し、該ロータ１０の回転により出力用コイルに起電力を発生させる電磁発電装置を採用しているが、これに限定されることなく、例えば、ゼンマイの復元力により回転運動を生じさせ、該回転運動で起電力を発生させる発電装置や、外部あるいは自励による振動または変位を圧電体に加え、該圧電体の圧電効果によって電力を発生させる発電装置であってもよい。すなわち交流電力が供給される発電装置であればよい。
【００７１】
［８．６］　第６変形例
上述した各実施形態の充電回路に代えて、高電位側電源ラインＶＤＤと低電位側電源ラインＶＳＳ’を逆転させた充電回路を構成してもよい。
【００７２】
［８．７］　第７変形例
上述した各実施形態に係わる充電回路および変形例に係わる充電回路は、ゼンマイ式発電機を備えた電子制御機械時計に応用してもよい。
図２１は、電子制御機械時計の機械構造を示す斜視図である。
この腕時計において、ゼンマイ１１０はリューズ（図示せず）に連結されており、リューズを巻くことによって、ゼンマイ１１０に機械エネルギが蓄積されるようになっている。ゼンマイ１１０と発電機１３０のロータ１３１の間には、増速輪列１２０が設けられている。増速輪列１２０は、分針１２４が固定されている二番車１２１、三番車１２２、および秒針１２５が固定されている四番車１２３等から構成されている。そして、この増速輪列１２０によってゼンマイ１１０の運動が発電機１３０のロータ１３１に伝達され、発電が行われるようになっている。ここで、発電機１３０は電磁ブレーキとしても作用し、増速輪列１２０に固定された指針を定速で回転させている。この意味において、発電機１３０は調速機としても機能する。
【００７３】
次に、図２２は、第１実施形態の充電回路１００と同様の構成の充電回路１００Ａを適用した電子制御機械時計の電気的構成を示すブロック図である。
図２２において、充電回路１００Ａは、発電機１３０と整流部１３５とによって構成されている。
発振回路１６０は水晶振動子１６１を用いてクロック信号ＣＬＫを生成している。　調速回路１７０において、検出回路１０２が発電機１３０の発電周波数を検出すると、制御回路１０３は、この検出結果に基づいて、ロータ１３１の回転周期がクロック信号ＣＬＫの周期と合うように電磁ブレーキを調整してロータ１３１の回転速度を一定にするように閉ループ形成部１４０を制御している。
【００７４】
ここで、発電機１３０の回転制御は、交流発電機ＡＧのコイル両端を介して閉ループ経路を形成可能な閉ループ形成部１４０でオン／オフすることで行っている。このスイッチは、上述した実施形態におけるＰチャンネルトランジスタＭＰ１，ＭＰ２が相当する。このチョッパリングによって、スイッチをオンした時には、交流発電機ＡＧにショートブレーキが掛かり、かつ交流発電機ＡＧのコイルに電気エネルギが蓄積される。一方、スイッチをオフすると、交流発電機ＡＧが動作し、コイルに蓄積されていた電気エネルギが開放され起電圧が生じる。この時の起電圧には、スイッチをオフしていた時の電気エネルギが加わるので、その値を高めることができる。このため、交流発電機ＡＧをチョッパリングで制御すると、ブレーキ時の発電電力の低下をスイッチオフ時の起電圧の高まり分で補填でき、発電電力を一定以上に保ちながら、制動トルクを増加でき、持続時間の長い電子制御式機械時計を構成することができる。この場合、チョッパリングに用いるスイッチと過充電防止のために用いるＰチャンネルトランジスタＭＰ１，ＭＰ２とを兼用することができるので、構成を簡易にすることができる。
【００７５】
［８．８］　第８変形例
閉ループ回路の構成としては、短絡することにより構成するほか、直列に抵抗素子を挿入しても良く、この場合には、閉ループ回路に流れるループ電流を最適な電流値に調整することが出来る。
【００７６】
【発明の効果】
上述したように本発明によれば、充電電圧が所定の電圧を越えると、ブリッジ構成とした４つの整流用トランジスタのうち、所定のトランジスタ対をオン状態とすることで、発電電流を流すための閉ループ経路を形成するようにしたので、簡単な構成で蓄電素子の過充電を防止することができる。
また、閉ループ経路を形成する際に、他のトランジスタ対をオフ状態とするようにしたので、蓄電素子よるショート電流も発生せず、大容量コンデンサＣに蓄えられた電力が無駄に消費されずに、回路にダメージを与えることがない。
【００７７】
また、閉ループ経路を形成する際に、所定のトランジスタ対をオン状態にする前に、他のトランジスタ対をオフ状態にするようにしたので、確実に閉ループ経路を形成することができ、安全に蓄電素子の過充電を防止することができる。
また、閉ループ経路を形成する際に、他のトランジスタ対がオフ状態であることを契機に所定のトランジスタ対をオン状態にするようにしたので、より安全に蓄電素子の過充電を防止することができる。
また、整流用ブリッジ回路のＭＯＳＦＥＴと過充電防止回路のＭＯＳＦＥＴを兼用したので、省スペースの要求が厳しい腕時計等の電子機器のスペースを有効活用でき、また、製造コストも削減することができる。
【図面の簡単な説明】
【図１】本発明の過充電防止方法を説明するための充電回路の略構成を示す回路図である。
【図２】本発明による過充電防止方法の基本的な動作を説明するためのタイミングチャートである。
【図３】第１実施形態による充電回路１００の構成を示す回路図である。
【図４】制御回路２の一構成例を示す回路ブロック図である。
【図５】充電回路１００が適用された（腕）時計の略構成を示す概念図である。
【図６】第１実施形態に係わる充電回路１００の動作を説明するためのタイミングチャートである。
【図７】第２実施形態による充電回路１０１の構成を示す回路図である。
【図８】第２実施形態に係わる充電回路１００の動作を説明するためのタイミングチャートである。
【図９】第３実施形態による充電回路１０２の構成を示す回路図である。
【図１０】第３実施形態の昇圧回路の概要構成図である。
【図１１】第３実施形態の昇圧回路の動作説明図である。
【図１２】３倍昇圧時における昇圧回路の等価回路である。
【図１３】２倍昇圧時における昇圧回路の等価回路である。
【図１４】１．５倍昇圧時における昇圧回路の等価回路である。
【図１５】直結時（１倍昇圧時）における昇圧回路の等価回路である。
【図１６】第４実施形態による充電回路１０３の構成を示す回路図である。
【図１７】第５実施形態における検出回路１Ａの概要構成図である。
【図１８】第５実施形態の処理フローチャートである。
【図１９】第５実施形態のタイミングチャートである。
【図２０】第６実施形態における検出回路１Ｂの概要構成図である。
【図２１】第７変形例の電子制御機械時計の斜視図である。
【図２２】第７変形例の電気的構成を示すブロック図である。
【図２３】従来の同期整流回路を用いた充電回路の一構成例を示す回路図である。
【図２４】充電回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１・・・検出回路、２・・・制御回路、２ａ・・・遅延回路、２ｂ・・・ＡＮＤ回路、２ｃ・・・ＯＲ回路、３、４、５、６・・・ＡＮＤ回路、Ｃ・・・コンデンサ、ＡＧ・・・発電機、８・・・時計装置、９・・・処理部、１１・・・輪列機構、１３・・・回転錘、１４・・・ロータ、１５・・・ステータ、１６・・・出力用コイル、ＭＰ１、ＭＰ２・・・ＰチャンネルＦＥＴ、ＭＮ１、ＭＮ２・・・ＮチャンネルＦＥＴ、ＣＭＰ１Ａ、ＣＭＰ１Ｂ、ＣＭＰ２Ａ、ＣＭＰ２Ｂ・・・コンパレータ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an overcharge prevention method, a charging circuit, an overcharge prevention method, and an electronic device and a timepiece using the charging circuit that are suitable for preventing overcharge.
[0002]
[Prior art]
Generally, in a charging circuit for charging an AC voltage generated by a generator to a storage device such as a large-capacity capacitor or a secondary battery, a diode bridge circuit is used as a rectifier circuit for full-wave rectifying the AC voltage. However, in the diode bridge circuit, a loss occurs due to a voltage drop of two diodes.
Therefore, when a small and portable electronic device such as a wristwatch uses a generator that generates a small-amplitude AC voltage, the effect of the loss caused by the diode bridge circuit is large, and the diode bridge circuit is connected to a rectifier circuit. Would not be suitable for use. Therefore, a synchronous rectifier circuit using a transistor instead of a diode has been proposed.
[0003]
FIG. 23 is a circuit diagram showing a configuration example of a charging circuit using a conventional synchronous rectification circuit.
In FIG. 23, the charging circuit includes comparators COM1A and COM1B, comparators COM2A and COM2B, P-channel FETs MP1 and MP2, N-channel FETs MN1 and MN2, and a large-capacity capacitor C (charging element) for storing a charging current. .
The comparator COM1A compares the output voltage V1 of the input terminal AG1 connected to the generator AG with the voltage of the power supply Vdd. The comparator COM1B compares the output voltage V2 of the input terminal AG2 connected to the generator AG with the voltage of the power supply Vdd.
The comparator COM2A compares the output voltage V1 of the input terminal AG1 with the voltage of the power supply Vss. The comparator COM2B compares the output voltage V2 of the input terminal AG2 with the voltage of the power supply Vss.
The P-channel FET MP1 is on / off controlled by a comparator COM1A, and the P-channel FET MP2 is on / off controlled by a comparator COM1B.
The N-channel FET MN1 is on / off controlled by a comparator COM2A, and the N-channel FET MN2 is on / off controlled by a comparator COM2B.
D1 to D4 are parasitic diodes of each MOSFET.
[0004]
Next, FIG. 24 is a timing chart for explaining the operation of the above-described charging circuit.
Generator AG outputs output voltages V1 and V2 having a phase difference of 180 ° to input terminals AG1 and AG2. When the output voltage V1 of the generator AG becomes equal to or higher than the power supply voltage Vdd, the P-channel FET MP1 is turned on by the comparator COM1A.
On the other hand, when the output voltage V2 of the generator AG falls below the power supply voltage Vss, the N-channel FET MN2 is turned on by the comparator COM2B. Similarly, when the output voltage V2 of the generator AG becomes equal to or higher than the power supply voltage Vdd, the P-channel FET MP2 is turned on by the comparator COM1B. When the output voltage V1 of the generator AG becomes equal to or lower than the power supply voltage Vss, the N-channel FET MN1 operates. The comparator COM2A is turned on.
Therefore, when the P-channel FET MP1 and the N-channel FET MN2 are turned on, and when the P-channel FET MP2 and the N-channel FET MN1 are turned on, the charging current i from the generator AG is indicated by the arrow. Flows through the large-capacity capacitor C and is charged. Thus, it can be seen that full-wave rectification is also performed in a synchronous rectifier circuit using transistors.
[0005]
[Problems to be solved by the invention]
By the way, in such a charging circuit, when the charging voltage of the large-capacity capacitor C exceeds a predetermined voltage, there is a problem that the battery is overcharged, deteriorated and the charging efficiency is reduced.
[0006]
The present invention has been made in view of the above-described circumstances, and can prevent overcharge, and can prevent a short circuit of a power storage element due to overcharge prevention, an overcharge prevention method, a charging circuit, and an electronic device. And to provide watches.
[0007]
[Means for Solving the Problems]
According to a first aspect of the present invention, a first switch section connected between one input terminal to which an AC voltage is supplied and a first power supply line, and another input terminal to which an AC voltage is supplied are provided. A second switch connected between the first power supply line, a third switch connected between the one input terminal and the second power supply line, and the other input; In an overcharge prevention method for a storage element connected to a bridge rectifier circuit including a terminal and a fourth switch connected between the second power supply line, the first and second switch units or the The third and fourth switch units are simultaneously turned on to form a closed loop path via the one input terminal and the other input terminal.
Further, the present invention is characterized in that the first and second switch units are P-channel MOSFETs, and the third and fourth switch units are N-channel MOSFETs.
[0008]
Also, the present invention provides a first comparing section for comparing one terminal voltage of each input terminal to which an AC voltage is supplied with an output voltage of a first power supply line; A first switch unit connected between the input terminal and being on / off controlled by the first comparison unit, and comparing the other terminal voltage of each of the input terminals with the output voltage of the first power supply line; A second comparison unit, a second switch unit connected between the first power supply line and the other input terminal, and controlled to be on / off by the second comparison unit; A third comparison unit that compares a terminal voltage supplied to an input terminal with an output voltage of a second power supply line, the third comparison unit being connected between the second power supply line and the one input terminal; A third switch unit that is turned on / off by a comparison unit, and the other switch unit A fourth comparison unit that compares a terminal voltage supplied to an input terminal with an output voltage of a second power supply line, and is connected between the second power supply line and the other input terminal; And a storage element connected between the first and second power supply lines to rectify an AC voltage supplied to the input terminal. An overcharge prevention method used in a charging circuit that charges power to the power storage element, comprising: detecting a charging voltage of the power storage element; and determining whether the detected charging voltage has exceeded a predetermined voltage. Determining, when the charging voltage exceeds the predetermined voltage, turning off the first and second switch units or the third and fourth switch units; First and second switches And turning the switch portion or the third and fourth switch portions on simultaneously to form a closed loop path between the one input terminal and the other input terminal. . Further, in the present invention, the step of determining whether or not the detected charging voltage exceeds a predetermined voltage is performed by setting the predetermined voltage to a predetermined reference voltage, and setting the charging voltage to the reference voltage. The method is characterized by including a comparing step. Further, the present invention is characterized in that, in the step of forming the closed loop path, the first and second switch units are turned on.
[0009]
Further, in the step of forming the closed loop path, the third and fourth switch units are turned off, and then the first and second switch units are turned on.
Further, according to the present invention, when the first to fourth switch units are returned to the normal charging operation, the third and fourth switch units are returned after returning the first and second switch units. Characterized by a step of causing
Still further, according to the present invention, in the step of forming the closed loop path, the first and second switch units are turned on when the third and fourth switch units are turned off. It is characterized by.
Further, the present invention is characterized in that, in the step of forming the closed loop path, the third and fourth switch units are turned on.
Further, the present invention is characterized in that, in the step of forming the closed loop path, after the first and second switch units are turned off, the third and fourth switch units are turned on.
Still further, according to the present invention, when the first to fourth switch units are returned to a normal charging operation, the first and second switch units are returned after returning the third and fourth switch units. It is characterized by having a step of returning.
Furthermore, in the present invention, in the step of forming the closed loop path, the third and fourth switch sections are turned on when the first and second switch sections are turned off. Features.
Furthermore, in the present invention, in the step of detecting the charging voltage of the power storage element, the detection of the charging voltage is performed intermittently at predetermined sampling intervals.
[0010]
Further, a second aspect of the present invention provides a first switch means connected between one input terminal to which an AC voltage is supplied and a first power supply line, and the other input means to which the AC voltage is supplied. A second switch connected between a terminal and the first power supply line; a third switch connected between the one input terminal and the second power supply line; A fourth switch connected between the input terminal of the first power supply and the second power supply line, the first switch, the second switch, the third switch, and the fourth switch. The storage element connected to the bridge rectifier circuit formed by the first means and the first switch means and the second switch means or the third switch means and the fourth switch means are simultaneously turned on; Input end And it is characterized by comprising a closed loop forming means for forming a closed loop path through the other input terminal.
Further, the closed loop forming means of the present invention turns on the first switch means and the second switch means simultaneously after turning off the third switch means and the fourth switch means, or After the first switch means and the second switch means are turned off, the third switch means and the fourth switch means are simultaneously turned on.
[0011]
Further, in a charging circuit for rectifying an AC voltage supplied to first and second input terminals and charging a storage element provided between the first and second power supply lines, the first input is A first comparing means for comparing a terminal voltage supplied to a terminal to an output voltage of a first power supply line, the first comparing means being connected between the first power supply line and the first input terminal; A first switch means that is turned on / off by the comparison means, a second comparison means that compares a terminal voltage supplied to the second input terminal with an output voltage of a first power supply line, A second switch connected between a first power supply line and the second input terminal and controlled to be turned on / off by the second comparator; a terminal supplied to the first input terminal; A third comparing the voltage with the output voltage of the second power supply line; Comparing means, third switch means connected between the second power supply line and the first input terminal, and controlled to be on / off by the third comparing means, and second input terminal A fourth comparing means for comparing a terminal voltage supplied to the second power supply line with an output voltage of the second power supply line, the fourth comparison means being connected between the second power supply line and the second input terminal; A fourth switch which is turned on / off by the comparator, and a power storage element which is connected between the first and second power supply lines and stores power by the charging current rectified by the first to fourth switch. When,
A predetermined voltage comparing unit that detects a charging voltage of the power storage element and detects whether the detected charging voltage exceeds a predetermined voltage, based on a detection result of the predetermined voltage comparing unit, The third and fourth switch means are turned off, and the first and second switch means are turned on, forming a closed loop path between the first input terminal and the second input terminal. And a closed loop forming means.
[0012]
Further, the present invention is characterized in that the predetermined voltage comparing means sets the predetermined voltage as a predetermined reference voltage and detects whether the charging voltage has exceeded the reference voltage.
Further, the closed-loop forming means of the present invention may further comprise a first switching means for turning on the first and second switch means when the predetermined voltage comparing means detects that the charging voltage has exceeded the predetermined voltage. First control signal generating means for generating a control signal, and a second control signal for turning off the third and fourth switch means before the first and second switch means are turned on. Is connected between the first comparing means and the first switch means, and the first switch means is turned on by the first control signal. A second gate means connected between the first gate means, the second comparison means and the second switch means, for turning on the second switch means by the first control signal; And the third Third gate means connected between the comparison means and the third switch means, and turning off the third switch means by the second control signal; and And fourth gate means for connecting the fourth switch means to the OFF state in response to the second control signal.
[0013]
Further, when the predetermined voltage comparing means detects that the charging voltage exceeds the predetermined voltage, the closed loop forming means of the present invention turns on the first and second switch means, And a control signal generation means for generating a control signal for turning off the fourth switch means, and the first comparison means and the first switch means are connected between the first comparison means and the first switch means. A first gate means for turning on the switch means, a second gate means connected between the second comparing means and the second switch means, and the control signal for turning on the second switch means; A second gate means, a third gate means connected between the third comparing means and the third switch means for turning off the third switch means by the control signal; Fourth gate means connected between fourth comparing means and the fourth switch means for turning off the fourth switch means in accordance with the control signal, and wherein the third switch means is in an off state A fifth gate means for supplying the control signal to the first gate means, and the control signal is supplied to the second gate means when the fourth switch means is off. And a sixth gate means for supplying.
Further, the switch means of the present invention is characterized in that it is a transistor.
Furthermore, the present invention is characterized in that a parasitic diode is connected in parallel with the transistor.
Further, the AC power supplied to the input terminal of the present invention is generated by a power generator having a rotating weight performing a turning motion and a power generating element generating an electromotive force by the rotating motion of the rotating weight. I have.
Further, the AC power supplied to the input terminal of the present invention includes an elastic member to which a deforming force is applied, a rotating means for performing a rotating motion by a restoring force of the elastic member to return to its original shape, and It is characterized in that power is generated by a power generating device having a power generating element that generates an electromotive force by rotating motion.
Further, according to the present invention, the AC power supplied to the input terminal is generated by a power generator having a piezoelectric element that generates an electromotive force by a piezoelectric effect when a displacement is applied.
Further, the predetermined voltage comparing means of the present invention is characterized in that the detection of the charging voltage of the storage element is performed intermittently at predetermined sampling intervals.
[0014]
Also, a third aspect of the present invention is a power generator for generating AC power, and a first comparing means for comparing a terminal voltage supplied to the first input terminal with an output voltage of a first power supply line. A first switch connected between the first power supply line and the first input terminal and controlled to be turned on / off by the first comparing unit; and a power supply to the second input terminal. Second comparing means for comparing the terminal voltage to be output with the output voltage of the first power supply line, and the second comparing means connected between the first power supply line and the second input terminal. Second switch means that is controlled to be on / off by a second input terminal, third comparison means that compares a terminal voltage supplied to the first input terminal with an output voltage of a second power supply line, The third comparison terminal connected between a power supply line and the first input terminal; A third switch means that is on / off controlled by a stage, a fourth comparison means for comparing a terminal voltage supplied to the second input terminal with an output voltage of a second power supply line, And a fourth switch connected between the first and second power supply lines and connected between the first input terminal and the second input terminal, and connected between the first and second power supply lines. A power storage element for storing power by the charging current rectified by the first to fourth switch means, and detecting a charging voltage of the power storage element, and determining whether the detected charging voltage exceeds a predetermined voltage. A predetermined voltage comparing means for detecting the voltage, and turning off the third and fourth switch means and turning on the first and second switch means based on a detection result of the predetermined voltage comparing means. ,Previous A charging circuit comprising a closed loop forming means for forming a closed loop path between a first input terminal and the second input terminal; and a processing circuit operated by power supplied from the power storage element. It is characterized by.
[0015]
Further, the predetermined voltage comparing means of the present invention is characterized in that the predetermined voltage is set as a predetermined reference voltage, and detects whether or not the charging voltage has exceeded the reference voltage.
Further, the predetermined voltage comparing means of the present invention is characterized in that the detection of the charging voltage of the storage element is performed intermittently at predetermined sampling intervals.
[0016]
Also, a fourth aspect of the present invention is a power generator for generating AC power, and a first comparing means for comparing a terminal voltage supplied to the first input terminal with an output voltage of a first power supply line. A first switch connected between the first power supply line and the first input terminal and controlled to be turned on / off by the first comparing unit; and a power supply to the second input terminal. Second comparing means for comparing the terminal voltage to be output with the output voltage of the first power supply line, and the second comparing means connected between the first power supply line and the second input terminal. Second switch means that is controlled to be on / off by a second input terminal, third comparison means that compares a terminal voltage supplied to the first input terminal with an output voltage of a second power supply line, The third comparison terminal connected between a power supply line and the first input terminal; A third switch means that is on / off controlled by a stage, a fourth comparison means for comparing a terminal voltage supplied to the second input terminal with an output voltage of a second power supply line, And a fourth switch connected between the first and second power supply lines and connected between the first input terminal and the second input terminal, and connected between the first and second power supply lines. A power storage element for storing power by the charging current rectified by the first to fourth switch means, and detecting a charging voltage of the power storage element, and determining whether the detected charging voltage exceeds a predetermined voltage. Predetermined voltage comparison means for detecting whether the first and second switch means are in an off state and the first and second switch means are in an on state based on a detection result of the predetermined voltage comparison means. age A charging circuit including a closed-loop forming unit that forms a closed-loop path between the first input terminal and the second input terminal; and a timing circuit that operates by power supplied from the power storage element and measures time. And the following.
Further, the predetermined voltage comparing means of the present invention is characterized in that the predetermined voltage is set as a predetermined reference voltage, and detects whether or not the charging voltage has exceeded the reference voltage.
Further, the predetermined voltage comparing means of the present invention is characterized in that the detection of the charging voltage of the storage element is performed intermittently at predetermined sampling intervals.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described.
[0018]
[1] Principle of the present invention
FIG. 1 is a circuit diagram showing a schematic configuration of a charging circuit for explaining an overcharge prevention method of the present invention. FIG. 2 is a timing chart for explaining the basic operation of the overcharge prevention method according to the present invention.
Although some components (comparators) are omitted in FIG. 1, the components are the same as those in FIG. 23 described above, and corresponding portions are denoted by the same reference numerals and description thereof is omitted.
[0019]
The charging circuit 100 according to the present invention includes a limiter circuit that interrupts a charging current i to the large-capacity capacitor C by a predetermined method in order to prevent overcharging of the large-capacity capacitor C.
That is, when the charging voltage of the large-capacity capacitor C reaches a predetermined threshold value, the limiter circuit turns on the P-channel FETs MP1 and MP2, thereby setting a closed loop path different from a normal charging path (see FIG. 1). ) Is formed to allow the alternating current of the generator AG to flow through the closed loop path indicated by the arrow, thereby preventing overcharging of the large-capacity capacitor C.
[0020]
However, in the configuration shown in FIG. 1, when the P-channel FETs MP1 and MP2 are turned on by the limiter circuit and the N-channel FETs MN1 or MN2 are turned on as shown in FIG. Since the capacitor C is short-circuited and a reverse current (short current) from the large-capacity capacitor C is generated, the power stored in the large-capacity capacitor C is wasted, and the large-capacity capacitor C itself and the circuit unit 7 will be damaged.
Accordingly, in the present invention, overcharging of the large-capacity capacitor C is prevented by performing on / off control of the P-channel FET MP1 or MP2, and further, by controlling on / off of the N-channel FETs MN1 and MN2, This prevents the occurrence of a short-circuit current due to C.
[0021]
[2] First Embodiment
Next, a preferred first embodiment of the present invention will be described in detail.
[2.1] Configuration of First Embodiment
FIG. 3 is a circuit diagram illustrating a configuration of the charging circuit 100 according to the first embodiment. Parts corresponding to those in FIG. 23 are denoted by the same reference numerals, and description thereof is omitted.
3, the detection circuit 1 detects a charging voltage Va of the large-capacity capacitor C, and compares the charging voltage Va with a predetermined reference voltage (not shown).
Then, when the charging voltage Va becomes equal to or higher than the reference voltage, a limiter signal SLIM for preventing overcharging is supplied to the control circuit 2.
[0022]
The control circuit 2 sends out a control signal CS1 whose rising timing is delayed and a control signal CS2 whose falling timing is delayed with respect to the limiter signal SLIM.
The AND circuit 3 is interposed between the comparator COMP1A and the P-channel FET MP1. The AND circuit 3 invalidates the output of the comparator COMP1A supplied to the other input terminal by the control signal CS1 supplied to the inverting input terminal. While the signal CS1 is at the "H" level, a signal at the "L" level is supplied to the gate of the P-channel FET MP1.
The AND circuit 4 is interposed between the comparator COMP1B and the P-channel FET MP2, and invalidates the output of the comparator COMP1B supplied to the other input terminal by the control signal CS1 supplied to the inverting input terminal. , While the control signal CS1 is at the “H” level, the signal at the “L” level is supplied to the gate of the P-channel FET MP2.
[0023]
Further, the AND circuit 5 is interposed between the comparator COMP2A and the N-channel FET MN1, and the control signal CS2 supplied to the inverting input terminal invalidates the output of the comparator COMP2A supplied to the other input terminal. At least while the control signal CS2 is at the “H” level, a “L” level signal is supplied to the gate of the N-channel FET MN1.
Further, the AND circuit 6 is interposed between the comparator COMP2B and the N-channel FET MN2, and invalidates the output of the comparator COMP2B supplied to the other input terminal by the control signal CS2 supplied to the inverting input terminal. , At least while the control signal CS2 is at the “H” level, the signal of the “L” level is supplied to the gate of the N-channel FET MN2.
[0024]
As described above, the control signal CS1 whose rising timing is delayed with respect to the limiter signal SLIM is supplied to the inverting input terminals of the AND circuits 3 and 4, and the control signal CS2 whose falling timing is delayed is supplied to the AND gate. The off time of the N-channel FETs MN1 and MN2 is controlled to be longer than the on-time of the P-channel FETs MP1 and MP2 by supplying them to the inverting input terminals of the circuits 5 and the AND circuit 6.
More specifically, when the limiter signal SLIM goes to "H" level, first, the N-channel FETs MN1 and MN2 are turned off, then the P-channel FETs MP1 and MP2 are turned on, and the limiter signal SLIM goes to "L" level. Then, first, after the P-channel FETs MP1 and MP2 are restored, the N-channel FETs MN1 and MN2 are restored.
[0025]
Next, the large-capacity capacitor C charges the electric power generated by the generator AG, which has been full-wave rectified by the above-described synchronous rectification circuit, and supplies drive power to the circuit units 7 connected in parallel. The large-capacity capacitor C has a certain withstand voltage, and if it is charged beyond the withstand voltage, it becomes overcharged and deteriorates, and the charging efficiency is reduced. In the present embodiment, the large-capacity capacitor C is used. However, the present invention is not limited to this, and a secondary battery or the like may be used.
[0026]
Next, FIG. 4 is a circuit block diagram illustrating a configuration example of the control circuit 2 described above. In FIG. 4, a delay circuit 2a using a capacitor or the like delays a limiter signal SLIM, which is an output of the detection circuit 1, by a predetermined time, and as a limiter signal SLIM ', one input terminal of an AND circuit 2b and an OR circuit 2c. To one of the input terminals. The AND circuit 2b is supplied with the limiter signal SLIM at the other input terminal, performs an AND operation with the delayed limiter signal SLIM ', and outputs the result as a control signal CS1.
That is, the AND circuit 2b is a signal whose rising timing is delayed by a predetermined time with respect to the limiter signal SLIM. The fall timing is the same as the limiter signal SLIM.
The OR circuit 2c is also supplied with the limiter signal SLIM at the other input terminal, performs an OR operation with the delayed limiter signal SLIM ', and outputs the result as a control signal CS2.
That is, the OR circuit 2c is a signal whose fall timing is delayed by a predetermined time with respect to the limiter signal SLIM. The rising timing is the same as the limiter signal SLIM.
[0027]
Next, an example to which the charging circuit according to the present embodiment is applied will be described.
FIG. 5 is a conceptual diagram showing a schematic configuration of a (arm) watch to which a charging circuit is applied. As shown in the figure, the generator AG includes a rotor 14 and a stator 15, and when the bipolar magnetized disk-shaped rotor 14 rotates, an electromotive force is generated in an output coil 16 of the stator 15, and an AC output is generated. It can be taken out.
In FIG. 5, reference numeral 13 denotes a rotary weight that makes a turning motion in the wristwatch main body case, and 11 denotes a wheel train mechanism that transmits the rotary motion of the rotary weight 13 to the generator AG. The oscillating weight 13 rotates according to the swing of the arm of the person wearing the wristwatch, and accordingly, an electromotive force can be obtained from the generator AG.
[0028]
The AC power output from the generator AG is full-wave rectified by the charging circuit 100 and charged in the large-capacity capacitor C. The processing unit 9 drives the timepiece device 8 with the power supplied from the large-capacity capacitor C. The timepiece device 8 includes a crystal oscillator, a counter circuit, and the like. The master clock signal generated by the crystal oscillator is frequency-divided by the counter circuit, time is measured based on the frequency division result, and the stepping motor is operated. It drives and rotates the needle.
[0029]
[2.2] Operation of First Embodiment
Next, the operation of the charging circuit 100 according to the first embodiment will be described with reference to the drawings.
Here, FIG. 6 is a timing chart for explaining the operation of the charging circuit 100 according to the first embodiment. The normal charging operation is the same as the timing chart shown in FIG.
In the charging process in which the large-capacity capacitor C is charged by the charging current i, when the charging voltage Va of the large-capacity capacitor C becomes equal to or higher than the reference voltage by the detection circuit 1, a limiter signal SLIM for preventing overcharging is transmitted to the control circuit 2 (FIG. 6A). In the control circuit 2, the limiter signal SLIM is supplied to the delay circuit 2a and also supplied to the other input terminal of the AND circuit 2b and the other input terminal of the OR circuit 2c.
[0030]
In the delay circuit 2a, the limiter signal SLIM is delayed by a predetermined time, and is supplied as a limiter signal SLIM 'to one input terminal of the AND circuit 2b and one input terminal of the OR circuit 2c.
Therefore, the control circuit 2 outputs the control signal CS1 which goes to the “H” level at a predetermined time later than the limiter signal SLIM, and the control signal CS2 that goes to the “H” level at the same timing as the limiter signal SLIM. It is output (see FIGS. 6A, 6B and 6C).
Thus, the P-channel FETs MP1 and MP2 are turned on at least while the control signal CS1 is at the “H” level (see FIGS. 6E and 6G). As a result, as shown in FIG. 3, a closed loop path different from a normal charging path is formed.
On the other hand, the N-channel FETs MN1 and MN2 are turned off at least while the control signal CS2 is at the “H” level (see FIGS. 6 (i) and 6 (k)). As a result, the AC current of the generator AG flows through the closed loop path indicated by the arrow, the charging current i to the large-capacity capacitor C is cut, and overcharging is prevented (see FIG. 6 (l)). .
[0031]
At this time, when the period T1 in which the control signal CS1 is at the “H” level is compared with the period T2 in which the control signal CS2 is at the “H” level, the control circuit 2 delays the control signal by the amount delayed. The period T2 during which the signal CS2 is at the “H” level is longer.
That is, in the limiter operation, first, the N-channel FETs MN1 and MN2 are turned off, and then the P-channel FETs MP1 and MP2 are turned on.
In the limiter releasing operation, when the limiter signal SLIM becomes "L" level, first, the P-channel FETs MP1 and MP2 are restored, and then the N-channel FETs MN1 and MN2 are restored.
[0032]
Therefore, while the P-channel FETs MP1 and MP2 are on, the N-channel FETs MN1 and MN2 are always off.
As a result, since the large-capacity capacitor C is not short-circuited, no short-circuit current is generated, the power stored in the large-capacity capacitor C is not wasted, and the large-capacity capacitor C and the circuit unit 7 may be damaged. Absent.
Further, when a short-circuit current (limiter current ILIM) flows through the generator AG through the closed loop path formed by the P-channel FETs MP1 and MP2, electromagnetic noise is generated in the coil 16 and the rotor 14, and the circuit unit 5 may malfunction. is there. However, on the other hand, since the electromagnetic brake is applied to the rotation of the rotor 14 by the short-circuit current (limiter current ILIM), the terminal voltages V1 and V2 decrease, and the short-circuit current (limiter current ILIM) decreases. have. As a result, generation of electromagnetic noise in the rotor 14 is reduced.
[0033]
By the way, as a method of preventing overcharging, it is conceivable to open a charging path to the large-capacity capacitor C.
However, with such a configuration, the counter electromotive force generated in the generator AG at the moment of opening is applied to the circuit elements (P-channel FETs MP1, MP2, N-channel FETs MN1, MN2, comparators CMP1A, CMP1B, CMP2A, CMP2B). Therefore, the breakdown voltage of these circuit elements must be increased.
However, in a charging circuit for a small portable device such as a wristwatch, since an IC is formed using a circuit element having a small withstand voltage in order to achieve a reduction in size, it is difficult to increase the withstand voltage.
In this regard, in this embodiment, when the charging voltage Va exceeds a predetermined voltage, a closed loop path is formed via the input terminals AG1 and AG2, so that a circuit element having a low withstand voltage can be used. There is an advantage that the IC can be easily formed and the size can be reduced.
[0034]
[2.3] Effects of the first embodiment
As described above, according to the first embodiment, when the charging voltage Va of the large-capacity capacitor C exceeds the reference voltage, first, the N-channel FETs MN1 and MN2 are turned off, and then the P-channel FETs MP1 and MP2 are turned on. By setting the state, a closed loop path different from the charging path is formed.
Therefore, the charging voltage Va does not exceed the withstand voltage of the large-capacity capacitor C, and the overcharging of the large-capacity capacitor C can be prevented.
Further, since the large-capacity capacitor C is not short-circuited, no short-circuit current occurs, the power stored in the large-capacity capacitor C is not wasted, and the large-capacity capacitor C and the circuit unit 5 are not damaged. .
Further, according to the first embodiment, a closed loop path different from the charging path is formed, and the generated current flows through the closed loop path.
Accordingly, since the overcharge of the large-capacity capacitor C is prevented, a circuit element having a low withstand voltage can be used, and the IC can be easily formed.
Furthermore, when a closed loop path is formed via the input terminals AG1 and AG2, a short brake is applied to the rotation of the rotor 14, so that the amplitudes of the terminal voltages V1 and V2 can be automatically reduced. Generation of electromagnetic noise in the rotor 14 can be reduced.
[0035]
[3] Second embodiment
In the first embodiment described above, when a closed loop path different from the charging path is formed, first, the N-channel FETs MN1 and MN2 are forcibly turned off before the P-channel FETs MP1 and MP2 are turned on. , P-channel FETs MP1 and MP2 are turned on.
On the other hand, in the second embodiment, when the N-channel FETs MN1 and MN2 are off, the P-channel FETs MP1 and MP2 are turned on to form a closed loop path.
[0036]
[3.1] Configuration of Second Embodiment
FIG. 7 is a circuit diagram showing a configuration of the charging circuit 101 according to the second embodiment. Note that the same reference numerals are given to portions corresponding to FIG. 3 and description thereof is omitted.
7, the control circuit 2 of the charging circuit 100 according to the first embodiment is removed from the charging circuit 101, and AND circuits 20 and 21 are newly added.
The function of the detection circuit 1 is the same as that of the first embodiment, except that the limiter signal SLIM output from the detection circuit 1 is supplied to one input terminal of the AND circuit 20 and the inversion of the AND circuits 5 and 6 is performed. It is supplied to the input terminal and one input terminal of the AND circuit 21.
The output signal of the AND circuit 5, that is, the signal supplied to the gate of the N-channel FET MN1, is supplied to the inverting input terminal of the AND circuit 20.
Further, when the signal supplied to the gate of the N-channel FET MN1 is at the “L” level, that is, when the N-channel FET MN1 is in the off state, the AND circuit 20 outputs the limiter signal SLIM (“H” level) from the detection circuit 1. ) Is supplied to the inverting input terminal of the AND circuit 3.
[0037]
That is, the P-channel FET MP1 is turned on by the limiter signal SLIM only when the N-channel FET MN1 is off.
An output signal of the AND circuit 6, that is, a signal supplied to the gate of the N-channel FET MN2 is supplied to an inverting input terminal of the AND circuit 21.
Further, when the signal supplied to the gate of the N-channel FET MN2 is at the “L” level, that is, when the N-channel FET MN2 is in the off state, the AND circuit 21 outputs the limiter signal SLIM (“H” level) from the detection circuit 1. ) Is supplied to the inverting input terminal of the AND circuit 4.
That is, the P-channel FET MP2 is turned on by the limiter signal SLIM only when the N-channel FET MN2 is off.
[0038]
[3.2] Operation of Second Embodiment
Next, the operation of the charging circuit 101 according to the second embodiment will be described with reference to the drawings. Here, FIG. 8 is a timing chart for explaining the operation of the charging circuit 101 according to the second embodiment. Note that the normal charging operation is the same as the timing chart shown in FIG.
In the charging process in which the large-capacity capacitor C is charged by the charging current i, when the charging voltage Va of the large-capacity capacitor C becomes equal to or higher than the reference voltage by the detection circuit 1, the limiter signal SLIM for preventing overcharging is output to the AND circuit 20. Of the AND circuits 5 and 6 and one input terminal of the AND circuit 21 (see FIG. 8A).
The limiter signal SLIM (“H” level) supplied to the AND circuit 20 is supplied to the inverting input terminal of the AND circuit 3 when the N-channel FET MN1 is turned off (see FIG. 8 (h)). The gate of the FET MP1 is turned on (“L” level) (see FIG. 8C), and the P-channel FET MP1 is turned on.
[0039]
Also, the limiter signal SLIM (“H” level) supplied to the AND circuit 21 is supplied to the inverting input terminal of the AND circuit 4 when the N-channel FET MN2 is in the off state (see FIG. 8 (j)). You.
Accordingly, the gate of the P-channel FET MN2 is turned on (“L” level) (see FIG. 8E), and the P-channel FET MP2 is turned on. As a result, the P-channel FETs MP1 and MP2 are turned on at least while the N-channel FETs MN1 and MN2 are off.
As a result, a closed loop path different from the normal charging path is formed, and the AC current (limiter current ILIM) of the generator AG flows through the closed loop path indicated by the arrow, and the charging current to the large-capacity capacitor C is cut. Overcharge is prevented. At this time, since the N-channel FETs MN1 and MN2 are always in the OFF state, a short-circuit current due to the large-capacity capacitor C does not occur, and the large-capacity capacitor C and the circuit section 7 are not damaged.
[0040]
[4] Third Embodiment
Next, a third preferred embodiment of the present invention will be described in detail.
[4.1] Configuration of Third Embodiment
FIG. 9 is a circuit diagram showing a configuration of the charging circuit 102 according to the third embodiment. Note that, in FIG. 9, the portions corresponding to the first embodiment in FIG.
The configuration of the charging circuit 102 according to the third embodiment is different from the configuration of the charging circuit 100 according to the first embodiment in FIG. 3 in that the output voltage VSS ′ of the large-capacity capacitor C is boosted to generate the boosted drive voltage VSS. It includes a booster circuit 49 and an auxiliary capacitor CS stored by a booster drive voltage VSS, and includes a circuit section 7, a detection circuit 1, a control circuit 2, comparators CMP1A, CMP1B, CMP2A, CMP2B, and AND circuits 3, 4, 5, and 6. In that it is driven by supplying the boosted drive voltage VSS to the rectification control circuit constituted by.
[0041]
As shown in FIG. 10, the booster circuit 49 includes a switch SW1 in which one terminal is connected to the high-potential side terminal of the high-capacitance capacitor C, one terminal connected to the other terminal of the switch SW1, and the other terminal. Are connected to the low-potential side terminal of the high-capacity secondary power supply 48, a capacitor 49a having one terminal connected to a connection point between the switches SW1 and SW2, and one connected to the other terminal of the capacitor 49a. The switch SW3 is connected to the low-potential terminal of the high-capacity secondary power supply 48, the other terminal is connected to the low-potential terminal of the auxiliary capacitor 80, and the other terminal is connected to the capacitor 49a. A switch SW4 connected to a connection point between the switch SW3 and the high-potential terminal of the high-capacity secondary power supply 48 and a high-potential terminal of the auxiliary capacitor 80 A switch SW11 having a terminal connected thereto, a switch SW12 having one terminal connected to the other terminal of the switch SW11 and the other terminal connected to a low potential side terminal of the high capacity secondary power supply 48, and a switch SW11 and a switch SW11. One terminal is connected to a capacitor 49b having one terminal connected to a connection point with the switch SW12, and one terminal is connected to the other terminal of the capacitor 49b. A connection point between the switch SW12 and the low-potential side terminal of the high-capacity secondary power supply 48 is provided at the connection point. A switch SW13 having the other terminal connected thereto, a switch SW14 having one terminal connected to a connection point between the capacitor 49b and the switch SW13, and the other terminal connected to a low potential side terminal of the auxiliary capacitor; One terminal is connected to the connection point with the switch SW12, and the other terminal is connected to the connection point between the capacitor 49a and the switch SW3. Terminal is configured to include a switch SW21 connected.
[0042]
[4.2] Operation of Third Embodiment
[4.2.1] Operation of booster circuit
The operation of the third embodiment is the same as the operation of the first embodiment except for the difference in the operating voltage (VSS 'and VSS). Therefore, in the following description, only the operation around the booster circuit will be described.
First, with reference to FIGS. 10 to 15, the operation of the booster circuit 49 will be described with reference to FIGS. 10 to 15, triple boost, double boost, 1.5-fold boost, single boost (short mode), and single boost (short mode). (Charge transfer mode) will be described as an example.
[0043]
[4.2.1.1] During triple boosting
The booster circuit 49 operates based on a booster clock CKUD input from the outside, and at the time of triple boosting, as shown in FIG. 11, switches the switch SW1 at the first booster clock timing (parallel connection timing). On, switch SW2 is off, switch SW3 is on, switch SW4 is off, switch SW11 is on, switch SW12 is off, switch SW13 is on, switch SW14 is off, and switch SW21 is off.
The equivalent circuit of the booster circuit 49 in this case is as shown in FIG. 12A, and power is supplied to the capacitors 49a and 49b from the large-capacity capacitor C, and the voltages of the capacitors 49a and 49b are changed to the large-capacity capacitors. Charging is performed until the voltage becomes substantially equal to the voltage of C.
Next, at the second boost clock timing (serial connection timing), the switch SW1 is turned off, the switch SW2 is turned on, the switch SW3 is turned off, the switch SW4 is turned off, the switch SW11 is turned off, the switch SW12 is turned off, and the switch SW13 is turned off. , The switch SW14 is turned on, and the switch SW21 is turned on.
The equivalent circuit of the booster circuit 49 in this case is as shown in FIG. 12B. The large-capacity capacitor C, the capacitors 49a and 49b are connected in series, and are three times the voltage of the large-capacity capacitor C. The auxiliary capacitor CS is charged with the voltage, and the triple boosting is realized.
[0044]
[4.2.1.2] Double boosting
The booster circuit 49 operates on the basis of a booster clock CKUD input from the outside. In the case of double boosting, the switch SW1 is turned on at the first booster clock timing (parallel connection timing) as shown in FIG. On, switch SW2 is off, switch SW3 is on, switch SW4 is off, switch SW11 is on, switch SW12 is off, switch SW13 is on, switch SW14 is off, and switch SW21 is off.
The equivalent circuit of the booster circuit 49 in this case is as shown in FIG. 13A, in which power is supplied from the large-capacity capacitor C to the capacitors 49a and 49b, and the voltage of the capacitors 49a and 49b is changed to the large-capacity capacitor. Charging is performed until the voltage becomes substantially equal to the voltage of C.
Next, at the second boost clock timing (serial connection timing), the switch SW1 is turned off, the switch SW2 is turned on, the switch SW3 is turned off, the switch SW4 is turned on, the switch SW11 is turned off, the switch SW12 is turned on, and the switch SW13 is turned off. , The switch SW14 is turned on, and the switch SW21 is turned off.
An equivalent circuit of the booster circuit 49 in this case is as shown in FIG. 13B. A large-capacity capacitor C is serially connected to the capacitors 49a and 49b connected in parallel, The auxiliary capacitor CS is charged with twice the voltage of the voltage C, and double boosting is realized.
[0045]
[4.2.1.3] 1.5-fold boost
The boosting circuit 49 operates based on a boosting clock CKUD input from the outside, and at the time of 1.5-fold boosting, as shown in FIG. 11, a switch is provided at the first boosting clock timing (parallel connection timing). SW1 is turned on, switch SW2 is turned off, switch SW3 is turned off, switch SW4 is turned off, switch SW11 is turned off, switch SW12 is turned off, switch SW13 is turned on, switch SW14 is turned off, and switch SW21 is turned on.
In this case, the equivalent circuit of the booster circuit 49 is as shown in FIG. 14A. Power is supplied from the large-capacity capacitor C to the capacitors 49a and 49b, and the voltage of the capacitors 49a and 49b is changed to the large-capacity capacitor. Charging is performed until the voltage becomes substantially equal to half the voltage of C.
Next, at the second boost clock timing (serial connection timing), the switch SW1 is turned off, the switch SW2 is turned on, the switch SW3 is turned off, the switch SW4 is turned on, the switch SW11 is turned off, the switch SW12 is turned on, and the switch SW13 is turned off. , The switch SW14 is turned on, and the switch SW21 is turned off.
The equivalent circuit of the booster circuit 49 in this case is as shown in FIG. 14B. A large-capacity capacitor C is serially connected to the capacitors 49a and 49b connected in parallel, The auxiliary capacitor CS is charged with 1.5 times the voltage of C, and 1.5 times boosting is realized.
[0046]
[4.2.1.4] When boosting 1 time (when not boosting; short mode)
As shown in FIG. 11, the booster circuit 49 always turns off the switch SW1, turns on the switch SW2, turns on the switch SW3, turns on the switch SW4, turns on the switch SW11, turns off the switch SW11, turns on the switch SW12, and switches on as shown in FIG. The switch SW13 is turned on, the switch SW14 is turned on, and the switch SW21 is turned off.
The connection state of the booster circuit 49 in this case is as shown in FIG. 15A, and its equivalent circuit is as shown in FIG. 15B, and the large-capacity capacitor C is connected to the auxiliary capacitor CS. It will be directly connected.
[0047]
[4.2.2] Effect of Third Embodiment
As described above, according to the third embodiment, the circuit unit 7, the detection circuit 1, the control circuit 2, the comparators CMP1A, CMP1B, CMP2A, CMP2B, and the AND circuits 3, 4, 5, and 6 are provided. Since the configuration is such that the boost drive voltage VSS is supplied to the rectification control circuit for driving, even when the voltage VSS ′ of the large-capacity capacitor C is low (corresponding to the voltage on the high potential side in this embodiment), it is always Since the boosted voltage VSS can be supplied stably, the circuit section 7 can be driven stably.
If the power supply voltage VSS 'is not boosted, the control applied to the gates of the rectifying transistors P-channel FETs MP1 and MP2 and the N-channel FETs MN1 and MN2 when the voltage VSS' of the large capacity capacitor C is low. In the third embodiment, the power supply voltage VSS ′ is boosted and the P-channel FETs MP1 and MP2 and the N-channel FETs MN1 and MN2 are boosted by the boosted power supply voltage VSS. Since the transistors are driven, the on-resistance of these transistors can be reduced.
That is, the drain current Ids is expressed by the following equation, and increases with the square of the gate voltage Vgs. Therefore, by increasing the control voltage applied to the gate, the driving capability of the transistor increases and the on-resistance decreases. Thus, the rectification efficiency can be improved.
Ids = (W / L) · β · (Vgs−Vth) ² / 2
Here, L is a channel length, W is a channel width, and β is a gain constant.
[0048]
[5] Fourth embodiment
Next, a fourth preferred embodiment of the present invention will be described in detail.
[5.1] Configuration of Fourth Embodiment
FIG. 16 is a circuit diagram showing a configuration of the charging circuit 103 according to the fourth embodiment. Note that, in FIG. 16, the portions corresponding to the first embodiment in FIG.
The configuration of the charging circuit 103 of the fourth embodiment is different from the configuration of the charging circuit 100 of the first embodiment in FIG. 3 in that a booster circuit 49A is provided between the AND circuit 3 and the P-channel FET MP1, and the AND circuit 4 And a booster circuit 49A is provided between the P-channel FET MP2.
[0049]
The difference between the booster circuit 49A and the booster circuit 49 of the third embodiment is that the booster circuit 49 varies the booster boost ratio so that the boost power supply voltage VSS falls within a substantially constant voltage range. The form is that the boosting ratio is fixed (for example, fixed to 2 times).
Therefore, the configuration of the booster circuit 49A has a configuration capable of realizing the equivalent circuit shown in FIG.
[0050]
[5.2] Operation of Fourth Embodiment
According to the configuration of the fourth embodiment, in the charging process in which the large-capacity capacitor C is charged by the charging current i, if the charging voltage | Va | A limiter signal SLIM for preventing charging is supplied to the control circuit 2.
In the control circuit 2, the limiter signal SLIM is supplied to the delay circuit 2a (see FIG. 4) and is supplied to the other input terminal of the AND circuit 2b and the other input terminal of the OR circuit 2c as it is.
In the delay circuit 2a, the limiter signal SLIM is delayed by a predetermined time, and is supplied as a limiter signal SLIM 'to one input terminal of the AND circuit 2b and one input terminal of the OR circuit 2c.
[0051]
Therefore, the control circuit 2 outputs the control signal CS1 that goes to the “H” level with a predetermined time delay from the limiter signal SLIM to the booster circuit 49, and goes to the “H” level at the same timing as the limiter signal SLIM. The control signal CS2 is output from the N-channel FETs MN1 and MN2.
As a result, the booster circuit 49A boosts the control signal CS2 at a fixed boosting factor (for example, 2) and supplies the boosted control signal CS2 to the gates of the P-channel FETs MP1 and MP2.
As a result, the P-channel FETs MP1 and MP2 are turned on at least while the control signal CS1 is at the “H” level. As a result, as shown in FIG. 3, a closed loop path different from a normal charging path is formed.
On the other hand, the N-channel FETs MN1 and MN2 are turned off at least while the control signal CS2 is at the “H” level.
[0052]
As a result, the alternating current of the generator AG flows through the closed loop path indicated by the arrow, and the charging current i to the large-capacity capacitor C is cut, thereby preventing overcharging.
At this time, unlike the booster circuit 49A of the third embodiment, the booster circuit 49A boosts the voltage at a constant boosting factor and switches the P-channel FETs MP1 and MP2, which are rectifying transistors, regardless of the voltage supplied to the circuit section 7. Since the drive is performed, the rectification efficiency is further improved as compared with the third embodiment.
Furthermore, comparing the period T1 in which the control signal CS1 is at the “H” level with the period T2 in which the control signal CS2 is at the “H” level, the control signal CS2 is delayed by the control circuit 2 by the amount of delay. During the period T2 is at the "H" level.
[0053]
That is, in the limiter operation, first, the N-channel FETs MN1 and MN2 are turned off, and then the P-channel FETs MP1 and MP2 are turned on.
In the limiter releasing operation, when the limiter signal SLIM becomes "L" level, first, the P-channel FETs MP1 and MP2 are restored, and then the N-channel FETs MN1 and MN2 are restored.
Therefore, while the P-channel FETs MP1 and MP2 are on, the N-channel FETs MN1 and MN2 are always off.
As a result, since the large-capacity capacitor C is not short-circuited, no short-circuit current is generated, the power stored in the large-capacity capacitor C is not wasted, and the large-capacity capacitor C and the circuit unit 7 may be damaged. Absent.
[0054]
[5.3] Effect of Fourth Embodiment
According to the fourth embodiment, the rectification efficiency is improved in addition to the effect of the third embodiment.
[0055]
[6] Fifth Embodiment
The fifth embodiment is an embodiment in which a detection circuit 1A that performs a sampling detection operation is provided instead of the detection circuit 1 in the first to fourth embodiments.
[6.1] Configuration of Detection Circuit of Fifth Embodiment
FIG. 17 shows the configuration of the detection circuit 1A of the fifth embodiment.
The detection circuit 1A includes a voltage dividing circuit 50 that divides the voltage Va of the large-capacity capacitor C to generate a detection voltage Va ′ proportional to the voltage Va, a reference voltage generation circuit 51 that generates a reference voltage Vref, and a detection voltage Va. And a comparator 52 that compares the reference voltage Vref with the reference voltage Vref and outputs an original limiter signal SLIM0, a latch circuit 53 that latches and holds the original limiter signal SLIM0 at a timing corresponding to the sampling signal SS3, and outputs the same as a limiter signal SLIM1. A switch SW51 for supplying power to the reference voltage generation circuit 51 based on the sampling signal SS1, a switch SW52 for supplying power to the comparator 52 based on the sampling signal SS2, and a voltage dividing circuit 50 based on the sampling signal SS3. A switch SW53 connected to the capacitor C, Equipped and are configured.
[0056]
In this case, the timing when the sampling signal SS1, the sampling signal SS2, and the sampling signal SS3 are changed from the "L" level to the "H" level, that is, when the switches SW51, SW52, and SW53 are turned on,
Sampling signal SS1 → sampling signal SS2 → sampling signal SS3
It is the order of.
Therefore, the power is supplied to the reference voltage generation circuit 51 which takes a long time to become most stable, and then the power is supplied to the comparator 52. After the operation of the reference voltage Vref and the operation of the comparator 52 are stabilized, the voltage dividing circuit 50 is connected. Then, the original limiter signal SLIM0 is taken in by the latch circuit 53.
[0057]
[6.2] Operation of Fifth Embodiment
Next, the operation of the main part of the fifth embodiment will be described with reference to the processing flowchart of FIG. 18 and the timing chart of FIG. Although the transition timing is actually shifted in the order of the sampling signal SS1, the sampling signal SS2, and the sampling signal SS3, in FIG. 19, for simplification of the description, the transition timing of the sampling signals SS1, SS2, and SS3. Are almost the same timing. First, it is determined whether or not the elapsed time T from the previous sampling timing is equal to or longer than the sampling period Tsp (step S1).
If it is determined in step S1 that the elapsed time T from the previous sampling timing is shorter than the sampling period Tsp (step S1; No), a standby state is established, and the processing in step S1 is repeated.
[0058]
If it is determined in step S1 that the elapsed time T from the previous sampling timing is equal to or longer than the sampling period Tsp (step S1: Yes), the sampling signal SS1 and the sampling signal SS1 are output as shown at times t1, t3, and t4 in FIG. The signal SS2 and the sampling signal SS3 sequentially transition from the “L” level to the “H” level, that is, the switches SW51, SW52, and SW53 are sequentially turned on, and power is supplied to the reference voltage generation circuit 51. After the power is supplied to the reference voltage Vref and the operation of the comparator 52 is stabilized, the voltage dividing circuit 50 is connected, and the comparator 52 determines whether or not the detection voltage Va ′ exceeds the reference voltage Vref ( Step S2).
[0059]
In the determination in step S2, when the detection voltage Va ′ exceeds the reference voltage Vref and the original limiter signal SLIM0 has transitioned to the “H” level as shown from time t2 to time t5 in FIG. S2; Yes), as shown at times t3 and t4 in FIG. 19, the original limiter signal SLIM0 of "H" level is taken into the latch circuit 53, and the limiter signal SLIM1 becomes "H" level (step S3).
Thereby, the control circuit 2 outputs the control signal CS1 to turn off the N-channel FETs MN1 and MN2 (step S4), and determines whether or not the N-channel FETs MN1 and MN2 are turned off (step S5).
If it is determined in step S5 that at least one of the N-channel FETs MN1 and MN2 is on (step S5; No), the process returns to step S4 to control the N-channel FETs MN1 and MN2 to turn off. The signal CS1 is output.
[0060]
If it is determined in step S5 that the N-channel FETs MN1 and MN2 are turned off (step S5; Yes), the P-channel FETs MP1 and MP2 are turned on (step S6), and the process proceeds to step S1 again. , And the same processing is repeated.
On the other hand, in the determination in step S2, as shown at time t1 to time t2 or time t5 in FIG. 19, the detection voltage Va ′ becomes lower than the reference voltage Vref, and the original limiter signal SLIM0 has transitioned to the “L” level. In this case (Step S2; No), as shown at times t1 and t6 in FIG. 20, the original limiter signal SLIM0 of the "L" level is taken into the latch circuit 53, and the limiter signal SLIM1 = "L" level (Step S2). S7) The process returns to step S1, and the same process is repeated thereafter.
[0061]
[6.3] Effect of Fifth Embodiment
As described above, according to the fifth embodiment, the operation of the detection circuit 1A is intermittently performed based on the sampling signal, so that the power consumption accompanying the detection can be further reduced.
[0062]
[7] Sixth embodiment
[7.1] Configuration of Sixth Embodiment
FIG. 20 shows a configuration diagram of the detection circuit of the sixth embodiment.
The detection circuit 1B includes a constant current source CCNST having one end connected to the power supply VDD, a transistor Q1 having a drain D and a gate G commonly connected to the other end of the constant current source CCNST, and a drain D connected to a source S of the transistor Q1. A transistor Q2 to which a gate G is commonly connected; a pull-up resistor RPU having one end connected to the power supply VDD; an input terminal connected to the other end of the pull-up resistor RPU; an inverter INV1 for outputting a limiter signal SLIM; A current mirror circuit CMC connected between the source S of Q2, the other end of the pull-up resistor RPU, and the power supply VSS.
In the current mirror circuit CMC, the drain D and the gate G are commonly connected to the source S of the transistor Q2, the transistor QD having the source S connected to the power supply VSS, and the drain D is connected to the other end of the pull-up resistor RPU. A transistor QC having a gate G connected to the gate G of the QD and a source S connected to the power supply VSS.
[0063]
[7.2] Operation of Sixth Embodiment
Next, the operation of the detection circuit 1B of the sixth embodiment will be described.
While the power supply voltage (VSS'-VDD) is low, that is, in FIG. 20, when the voltage is less than the sum of the threshold voltages of the transistors Q1, Q2, and QD, no current flows from the constant current source CCNST. , The transistor QD and the transistor QC of the current mirror circuit CMC are off, and the voltage V1 (= “H” level) obtained by pulling up the power supply VDD by the pull-up resistor RPU is applied to the input terminal of the first inverter INV1. Then, the first inverter INV1 outputs the “L” level limiter signal SLIM, so that the limiter transistor 40 holds the off state.
[0064]
On the other hand, when the power supply voltage (VSS'-VDD) increases and exceeds a predetermined voltage (in FIG. 20, the total voltage of the threshold voltages of the transistors Q1, Q2, and QD), the constant current source CCNST A current flows to the power supply VSS 'via the transistors Q1, Q2, and QD, and a current having the same magnitude as the current between the drain D and the source S of the transistor QD flows between the drain D and the source S of the transistor QC.
Here, the current flowing through the transistor QC is set to be larger than the current that can flow through the pull-up resistor RPU. As a result, the voltage V1 becomes a voltage corresponding to the “L” level.
As a result, the first inverter INV1 outputs an “H” level signal, so that the limiter transistor 40 is turned on, and a limiter current flows.
As described above, the voltage detection / determination unit 1B of the sixth embodiment consumes little current when the power supply voltage is low, and prevents overvoltage in a battery-driven portable electronic device or the like. It is suitable as.
[0065]
[8] Modification
The present invention is not limited to the above-described embodiment, and for example, various modifications described below are possible.
[0066]
[8.1] First Modification
In each of the above-described embodiments, a wristwatch has been described as an example of the electronic device using the charging circuits 100 and 101. However, the present invention is not limited to this. For example, a pocket watch, a table clock, a calculator, a portable It can be applied to personal computers for personal computers, electronic organizers, portable radios, portable blood pressure monitors, portable telephones, pagers, pedometers and the like. In short, any electronic device that consumes power may be applied. In such an electronic device, the electronic circuit and the mechanical system built therein can be continuously operated without a battery, so that the electronic device can be used at any time, and a troublesome battery can be used. No need for replacement. Further, there is no problem associated with the disposal of the battery.
Note that a battery having no power storage function may also be used as the charging circuits 100, 101, 102, and 103. In this case, when the electronic device is not carried around for a long time, the electronic device is immediately powered by the power from the battery. Can be operated, and thereafter, the user can carry the electronic device, thereby operating the electronic device with the generated power.
[0067]
[8.2] Second Modified Example
In each of the embodiments described above, the closed-loop path is formed by turning on the P-channel FETs P1 and P2. However, the present invention is not limited to this, and the closed-loop path is formed by turning on the N-channel FETs N1 and N2. May be.
[0068]
[8.3] Third Modified Example
In each of the above-described embodiments, unipolar transistors such as P-channel FETs P1 and P2 and N-channel FETs N1 and N2 are illustrated as an example of the switch means, but a PNP-type transistor and an N-channel FET N1, An NPN-type bipolar transistor may be used instead of N2. However, in these bipolar transistors, since the saturation voltage between the emitter and the collector is usually about 0.3 V, when the electromotive voltage of the generator AG is small, as in the above-described embodiment, It is desirable to use FETs.
[0069]
[8.4] Fourth Modified Example
In the above-described embodiment, the comparators COM1A, COM1B, COM2A, and COM2B may be configured by FETs, and the entire charging circuits 100, 101, 102, and 103 may be built in a one-chip IC.
When the integrated parasitic diodes D1 to D4 of the P-channel FET P1, the P-channel FET P2, the N-channel FET N1, and the N-channel FET N2 are used, the rectification operation is performed even when the power supply voltage decreases and the comparator becomes inoperable. I can make it.
[0070]
[8.5] Fifth Modification
In the above-described embodiment, as the generator AG, an electromagnetic power generation device that transmits the rotational motion of the rotary weight 7 to the rotor 10 and generates an electromotive force in the output coil by the rotation of the rotor 10 is employed. Without limitation, for example, a rotating device is generated by a restoring force of a mainspring, and a generator or an external or self-excited vibration or displacement is applied to the piezoelectric body by generating an electromotive force by the rotating motion. Power generation device that generates electric power by the piezoelectric effect of the present invention. That is, any power generation device to which AC power is supplied may be used.
[0071]
[8.6] Sixth Modified Example
Instead of the charging circuit of each embodiment described above, a charging circuit in which the high-potential-side power supply line VDD and the low-potential-side power supply line VSS ′ are reversed may be configured.
[0072]
[8.7] Seventh Modified Example
The charging circuit according to each of the above-described embodiments and the charging circuit according to the modification may be applied to an electronically controlled mechanical timepiece including a mainspring generator.
FIG. 21 is a perspective view showing the mechanical structure of the electronically controlled mechanical timepiece.
In this wristwatch, the mainspring 110 is connected to a crown (not shown), and winding the crown stores mechanical energy in the mainspring 110. A speed increasing gear train 120 is provided between the mainspring 110 and the rotor 131 of the generator 130. The speed increasing gear train 120 includes a second wheel & pinion 121 to which the minute hand 124 is fixed, a third wheel & pinion 122, and a fourth wheel & pinion 123 to which the second hand 125 is fixed. Then, the movement of the mainspring 110 is transmitted to the rotor 131 of the generator 130 by the speed increasing train train 120, so that power generation is performed. Here, the generator 130 also functions as an electromagnetic brake, and rotates a pointer fixed to the speed increasing train 120 at a constant speed. In this sense, the generator 130 also functions as a governor.
[0073]
Next, FIG. 22 is a block diagram illustrating an electrical configuration of an electronically controlled mechanical timepiece to which a charging circuit 100A having a configuration similar to that of the charging circuit 100 of the first embodiment is applied.
In FIG. 22, the charging circuit 100A includes a generator 130 and a rectifier 135.
The oscillation circuit 160 generates the clock signal CLK using the crystal oscillator 161. In the speed control circuit 170, when the detection circuit 102 detects the power generation frequency of the generator 130, the control circuit 103 operates the electromagnetic brake based on the detection result so that the rotation cycle of the rotor 131 matches the cycle of the clock signal CLK. The closed-loop forming section 140 is controlled so that the rotation speed of the rotor 131 is adjusted to be constant.
[0074]
Here, the rotation control of the generator 130 is performed by turning on / off the closed loop forming unit 140 capable of forming a closed loop path through both ends of the coil of the AC generator AG. This switch corresponds to the P-channel transistors MP1 and MP2 in the above-described embodiment. When the switch is turned on by this chopper ring, a short brake is applied to the AC generator AG, and electric energy is accumulated in the coil of the AC generator AG. On the other hand, when the switch is turned off, the AC generator AG operates, and the electric energy stored in the coil is released to generate an electromotive voltage. At this time, the electric voltage at the time when the switch is turned off is added to the electromotive voltage, so that the value can be increased. For this reason, if the AC generator AG is controlled by choppering, a decrease in the generated power during braking can be compensated for by an increase in the electromotive voltage at the time of switch-off, and the braking torque can be increased while maintaining the generated power at or above a certain level. An electronically controlled mechanical clock with a long duration can be constructed. In this case, since the switch used for choppering and the P-channel transistors MP1 and MP2 used for preventing overcharge can be shared, the configuration can be simplified.
[0075]
[8.8] Eighth Modification
The closed loop circuit may be configured by short-circuiting, or a resistor may be inserted in series. In this case, the loop current flowing through the closed loop circuit can be adjusted to an optimum current value.
[0076]
【The invention's effect】
As described above, according to the present invention, when the charging voltage exceeds a predetermined voltage, a predetermined transistor pair of the four rectifying transistors in the bridge configuration is turned on, thereby allowing the generated current to flow. Since the closed loop path is formed, overcharging of the storage element can be prevented with a simple configuration.
Further, when the closed loop path is formed, the other transistor pairs are turned off, so that no short-circuit current is generated by the power storage element, and the power stored in the large-capacity capacitor C is not wasted. , Without damaging the circuit.
[0077]
Further, when forming a closed loop path, before turning on a predetermined transistor pair, the other transistor pair is turned off, so that a closed loop path can be formed with certainty, and power can be safely stored. Overcharge of the element can be prevented.
Further, when forming a closed loop path, a predetermined transistor pair is turned on when the other transistor pair is turned off, so that overcharging of the storage element can be prevented more safely. it can.
In addition, since the MOSFET of the rectifying bridge circuit and the MOSFET of the overcharge prevention circuit are also used, the space for electronic equipment such as a wristwatch, which requires strict space saving, can be effectively used, and the manufacturing cost can be reduced.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a schematic configuration of a charging circuit for explaining an overcharge prevention method of the present invention.
FIG. 2 is a timing chart for explaining a basic operation of the overcharge prevention method according to the present invention.
FIG. 3 is a circuit diagram showing a configuration of a charging circuit 100 according to the first embodiment.
FIG. 4 is a circuit block diagram illustrating a configuration example of a control circuit 2.
FIG. 5 is a conceptual diagram showing a schematic configuration of a (arm) watch to which the charging circuit 100 is applied.
FIG. 6 is a timing chart for explaining an operation of the charging circuit 100 according to the first embodiment.
FIG. 7 is a circuit diagram showing a configuration of a charging circuit 101 according to a second embodiment.
FIG. 8 is a timing chart for explaining an operation of the charging circuit 100 according to the second embodiment.
FIG. 9 is a circuit diagram showing a configuration of a charging circuit 102 according to a third embodiment.
FIG. 10 is a schematic configuration diagram of a booster circuit according to a third embodiment.
FIG. 11 is a diagram illustrating the operation of the booster circuit according to the third embodiment.
FIG. 12 is an equivalent circuit of a booster circuit at the time of triple boosting.
FIG. 13 is an equivalent circuit of a booster circuit at the time of double boosting.
FIG. 14 is an equivalent circuit of a booster circuit at the time of 1.5-fold boosting.
FIG. 15 is an equivalent circuit of a booster circuit at the time of direct connection (at the time of 1 × boosting).
FIG. 16 is a circuit diagram showing a configuration of a charging circuit 103 according to a fourth embodiment.
FIG. 17 is a schematic configuration diagram of a detection circuit 1A according to a fifth embodiment.
FIG. 18 is a processing flowchart of the fifth embodiment.
FIG. 19 is a timing chart of the fifth embodiment.
FIG. 20 is a schematic configuration diagram of a detection circuit 1B according to a sixth embodiment.
FIG. 21 is a perspective view of an electronically controlled mechanical timepiece according to a seventh modification.
FIG. 22 is a block diagram showing an electrical configuration of a seventh modification.
FIG. 23 is a circuit diagram showing a configuration example of a charging circuit using a conventional synchronous rectification circuit.
FIG. 24 is a timing chart for explaining the operation of the charging circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Detection circuit, 2 ... Control circuit, 2a ... Delay circuit, 2b ... AND circuit, 2c ... OR circuit, 3, 4, 5, 6 ... AND circuit, C ..Condenser, AG ... generator, 8 ... clock device, 9 ... processing unit, 11 ... wheel train mechanism, 13 ... rotor weight, 14 ... rotor, 15 ... Stator, 16 ... Output coil, MP1, MP2 ... P-channel FET, MN1, MN2 ... N-channel FET, CMP1A, CMP1B, CMP2A, CMP2B ... Comparator.

Claims

A first P-channel MOSFET connected between one input terminal supplied with an AC voltage and the first power supply line, and a second P-channel MOSFET connected between the other input terminal supplied with the AC voltage and the first power supply line; A second P-channel MOSFET connected therebetween, a first N-channel MOSFET connected between the one input terminal and the second power supply line, and a second P-channel MOSFET connected between the other input terminal and the second power supply line. An overcharge prevention method for a storage element connected to a bridge rectifier circuit including a second N-channel MOSFET connected to a power supply line,
The first P-channel MOSFET and the second P-channel MOSFET, or any one set of the first N-channel MOSFET and the second N-channel MOSFET are simultaneously turned on, and the one input terminal and the one An overcharge prevention method comprising forming a closed loop path via the other input terminal.

A first P-channel MOSFET connected between one input terminal to which an AC voltage is supplied and a first power supply line;
A second P-channel MOSFET connected between the other input terminal supplied with the AC voltage and the first power supply line;
A first N-channel MOSFET connected between the one input terminal and the second power supply line;
A second N-channel MOSFET connected between the other input terminal and the second power supply line;
A power storage element connected to a bridge rectifier circuit formed by the first P-channel MOSFET, the second P-channel MOSFET, the first N-channel MOSFET, and the second N-channel MOSFET;
The first P-channel MOSFET and the second P-channel MOSFET, or any one set of the first N-channel MOSFET and the second N-channel MOSFET are simultaneously turned on, and the one input terminal and the one Closed-loop forming means for forming a closed-loop path via the other input terminal;
A charging circuit comprising:

A power generating device for generating AC power,
First comparing means for comparing a terminal voltage supplied to the first input terminal with an output voltage of a first power supply line, and a connection between the first power supply line and the first input terminal; A first P-channel MOSFET whose on / off control is performed by the first comparing means, and a second voltage for comparing a terminal voltage supplied to the second input terminal with an output voltage of a first power supply line. A second P-channel MOSFET connected between the first power supply line and the second input terminal and controlled to be on / off by the second comparing means; A third comparing means for comparing a terminal voltage supplied to an input terminal with an output voltage of a second power supply line, the third comparison means being connected between the second power supply line and the first input terminal; The first N which is turned on / off by the comparing means of No. 3 A channel MOSFET, fourth comparing means for comparing a terminal voltage supplied to the second input terminal with an output voltage of a second power supply line, the second power supply line and the second input terminal, A second N-channel MOSFET connected between the first and second power supply lines, the first P-channel MOSFET being connected between the first and second power supply lines; A second P-channel MOSFET, a power storage element that stores power by a charging current rectified by the first N-channel MOSFET and the second N-channel MOSFET, and a charging voltage of the power storage element, and the detected charging voltage Predetermined voltage comparing means for detecting whether or not exceeds a predetermined voltage, and the first and second signals based on the detection result of the predetermined voltage comparing means. Closed-loop forming means for turning off the channel MOSFET, turning on the first and second P-channel MOSFETs, and forming a closed-loop path between the first input terminal and the second input terminal; A charging circuit consisting of:
An electronic device, comprising: a processing circuit that operates with power supplied from the power storage element.

A power generating device for generating AC power,
First comparing means for comparing a terminal voltage supplied to the first input terminal with an output voltage of a first power supply line, and a connection between the first power supply line and the first input terminal; A first P-channel MOSFET whose on / off control is performed by the first comparing means, and a second voltage for comparing a terminal voltage supplied to the second input terminal with an output voltage of a first power supply line. A second P-channel MOSFET connected between the first power supply line and the second input terminal and controlled to be on / off by the second comparing means; A third comparing means for comparing a terminal voltage supplied to an input terminal with an output voltage of a second power supply line, the third comparison means being connected between the second power supply line and the first input terminal; The first N which is turned on / off by the comparing means of No. 3 A channel MOSFET, fourth comparing means for comparing a terminal voltage supplied to the second input terminal with an output voltage of a second power supply line, the second power supply line and the second input terminal, A second N-channel MOSFET connected between the first and second power supply lines, the first P-channel MOSFET being connected between the first and second power supply lines; A second P-channel MOSFET, a power storage element that stores power by a charging current rectified by the first N-channel MOSFET and the second N-channel MOSFET, and a charging voltage of the power storage element, and the detected charging voltage Predetermined voltage comparing means for detecting whether or not a predetermined voltage exceeds a predetermined voltage, and the first and second signals based on detection results of the predetermined voltage comparing means. Forming a closed loop path between the first input terminal and the second input terminal while turning off the N-channel MOSFET and turning on the first and second P-channel MOSFETs. A charging circuit comprising:
A timepiece, comprising: a timepiece circuit that operates with power supplied from the power storage element and measures time.