JP2004030652A

JP2004030652A - Emulation probe board and debugging system

Info

Publication number: JP2004030652A
Application number: JP2003160559A
Authority: JP
Inventors: Tadayoshi Ono; 大野　忠良
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-06-05
Filing date: 2003-06-05
Publication date: 2004-01-29

Abstract

<P>PROBLEM TO BE SOLVED: To provide an on-chip debugging emulation probe board and a debugging system, for eliminating the need to mount an emulation memory on a target system. <P>SOLUTION: An emulation probe board for supporting development of a target system comprises a probe for connecting the emulation probe board to a first mounting means of the target system, a memory mounting means for mounting an emulation memory to emulate a memory used in the target system, and a microcomputer mounting means for mounting a microcomputer to access the emulation memory mounted on the memory mounting means. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、ターゲットシステムの開発支援のためのエミュレーションプローブボード（基板）、これを用いたデバッグシステムに関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年、家庭用のゲーム装置、カーナビゲーションシステム、プリンタ、携帯情報端末、携帯電話などの電子機器に組み込まれ、高度な情報処理を実現できるマイクロコンピュータに対する需要が高まっている。そして、このような組み込み型のマイクロコンピュータは、通常、ターゲットシステムと呼ばれるユーザボードに実装される。そして、このターゲットシステムの開発を支援するためにＩＣＥ（Ｉｎ−Ｃｉｒｃｕｉｔ　Ｅｍｕｌａｔｏｒ）と呼ばれる開発支援ツールが広く用いられている。
【０００３】
さて、このようなＩＣＥとしては、従来、図１（Ａ）に示すようなＣＰＵ置き換え型と呼ばれるＩＣＥが主流を占めていた。
【０００４】
このＣＰＵ置き換え型ＩＣＥでは、評価（デバッグ）時にターゲットシステム３００のソケットからマイクロコンピュータ３０２を取り外す。次に、そのソケットに、ＩＣＥ本体（デバッグツール）３０４から伸びるフラットケーブル３０８の先端に設けられたプローブ３０６を接続する。そして、このＩＣＥ本体３０４に、取り外したマイクロコンピュータ３０２の動作をエミュレートさせる。また、このＩＣＥ本体３０４に、デバッグのために必要な種々の処理を行わせる。
【０００５】
しかしながら、このＣＰＵ置き換え型ＩＣＥには、フラットケーブル３０８の存在等に起因して、高いクロック周波数でのエミュレーションが難しいという欠点がある（例えば３３ＭＨＺ程度が限界）。このため、プローブ３０６をターゲットシステム３００に接続してエミュレーションを行う評価時と、マイクロコンピュータ３０２をターゲットシステム３００に搭載して動作させる製品（実動作）時とで、システムの動作環境（信号のタイミング、負荷条件）が変化してしまう。従って、評価時には動作していたターゲットシステム３００が、製品時には動作しなくなるという問題が生じる。
【０００６】
またこのＣＰＵ置き換え型ＩＣＥには、マイクロコンピュータ３０２が異なれば、たとえそれが派生品であっても、新たにＩＣＥ本体３０４を設計し直さなければならないという問題点もあった。
【０００７】
一方、このようなＣＰＵ置き換え型ＩＣＥの欠点を解消するものとして、近年、オンチップデバッグ型と呼ばれるＩＣＥが脚光を浴びている。
【０００８】
このオンチップデバッグ型ＩＣＥでは、図１（Ｂ）に示すように、マイクロコンピュータ３１４にオンチップデバッグ回路３１８を内蔵させる。そして、このオンチップデバッグ回路３１８を用いて、ＩＣＥ本体３２４との間でデバッグ情報（ＣＰＵのステータス情報、プログラムカウンタ情報等）を高速にシリアル通信する。
【０００９】
このオンチップデバッグ型ＩＣＥによれば、マイクロコンピュータ３１４をターゲットシステム３１２に搭載した状態で、ターゲットシステム３１２の評価（デバッグ）作業を行える。従って、評価時と製品時とでターゲットシステム３１２の動作環境を同一にすることが可能となり、ＣＰＵ置き換え型ＩＣＥの欠点を解消できる。
【００１０】
しかしながら、従来のオンチップデバッグ型ＩＣＥには、エミュレーションメモリ３２０に関して、以下のような問題点があることが判明した。
【００１１】
エミュレーションメモリ３２０は、プログラムを適宜ダウンロードできない内部ＲＯＭ３１６や外部ＲＯＭ３２２の代行メモリとして、ターゲットシステム３１２の評価（プログラムデバッグ）時に必要になるメモリである。即ち評価時においては、ユーザは、ＲＡＭ等により構成されるエミュレーションメモリ３２０に、開発途中のプログラムを随時ダウンロードしながら、プログラム開発を行う。そして、プログラムが完成すると、完成後のプログラムやそれに使用するデータを、マスクＲＯＭ等で構成される内部ＲＯＭ３１６や外部ＲＯＭ３２２に記憶させる。このようにして、製品用のターゲットシステム３１２が完成する。
【００１２】
従って、エミュレーションメモリ３２０は、ターゲットシステム３１２の評価時には必要になるが、製品時には、内部ＲＯＭ３１６や外部ＲＯＭ３２２に記憶されるプログラムやデータが使用されるため、エミュレーションメモリ３２０は不要になる。
【００１３】
ところが、図１（Ｂ）に示すように従来のオンチップデバッグ型ＩＣＥでは、エミュレーションメモリ３２０は、ＩＣＥ本体３２４ではなくターゲットシステム３１２に搭載される。オンチップデバッグ型ＩＣＥでは、ターゲットシステム３１２とＩＣＥ本体３２４との間はシリアル通信となるため、エミュレーションメモリのアドレスやデータを通信することはできず、エミュレーションメモリ３２０をＩＣＥ本体３２４に内蔵できないからである。
【００１４】
そして、このようにエミュレーションメモリ３２０をターゲットシステム３１２に搭載すると、次のような問題点が生じる。
（１）ターゲットシステムへのエミュレーションメモリの実装や、エミュレーションメモリの制御回路の設計等を、ユーザ自身が行わなければなくなり、ユーザの手間が増える。これはターゲットシステムの開発期間の長期化等の問題を招く。特に、デバッグ方式が変更され、エミュレーションメモリへのアクセス方法等が変更された場合には、ターゲットシステムの配線パターンも変更しなければならなくなり、ユーザの負担が更に増える。
（２）製品用のターゲットシステムに、本来は不要であるはずのエミュレーションメモリを搭載しなければならなくなり、ターゲットシステムの高コスト化を招く。
（３）上記（２）の問題を回避するためには、ユーザは、エミュレーションメモリが搭載されている評価用のターゲットシステムとは別に、エミュレーションメモリが搭載されていない製品用のターゲットシステムを設計する必要がある。しかしながら、これは、ターゲットシステムの開発期間の長期化や製品コストの増加等の問題を招く。また、評価用のターゲットシステムと製品用のターゲットシステムとが別設計になるため、評価用のターゲットシステムは正常に動作していたのにもかかわらず、製品用のターゲットシステムは正常に動作しなくなる等の問題も生じる。
【００１５】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、オンチップデバッグ方式を採用しながらも、ターゲットシステムへのエミュレーションメモリの搭載を不要にし、ユーザの利便性を向上できるエミュレーションプローブボード及びこれを用いたデバッグシステムを提供することにある。
【００１６】
【課題を解決するための手段】
上記課題を解決するために本発明はオンチップデバッグ回路を有するマイクロコンピュータが組み込まれるターゲットシステムの開発支援のためのエミュレーションプローブボードであって、前記マイクロコンピュータを搭載するための搭載手段である前記ターゲットシステムの第１の搭載手段に接続するためのプローブと、前記マイクロコンピュータを搭載するための第２の搭載手段と、前記第２の搭載手段に搭載される前記マイクロコンピュータと外部との間で、前記オンチップデバッグ回路のためのデバッグ情報をシリアル通信するための第１のインターフェースと、前記ターゲットシステムで使用されるメモリをエミュレーションするためのエミュレーションメモリを搭載するための第３の搭載手段とを含むことを特徴とする。
【００１７】
本発明によれば、ターゲットシステム等の評価（デバッグ）時において、ターゲットシステムの第１の搭載手段（例えばソケット）にプローブが接続される。これにより、エミュレーションプローブボードに搭載されるマイクロコンピュータを用いて、ターゲットシステムを動作させることができるようになる。そして、この時、マイクロコンピュータが内蔵するオンチップデバッグ回路に使用されるデバッグ情報が、第１のインターフェースを用いて外部（例えばＩＣＥ本体、ホストシステム）との間でシリアル通信される。従って、ターゲットシステムにマイクロコンピュータが実質的に搭載されているとみなせる状態で、オンチップデバッグ方式による評価（デバッグ）作業を行うことができるようになる。
【００１８】
そして本発明によれば、エミュレーションメモリがエミュレーションプローブボードに搭載され、ターゲットシステムへのエミュレーションメモリの搭載が不要になる。従って、ユーザの負担を軽減できると共に、製品用のターゲットシステムとは別に、評価用のターゲットシステムを用意する必要性をなくせる。この結果、ターゲットシステムの開発期間の短縮化、低コスト化、信頼性の向上等を図れるようになる。
【００１９】
また本発明は、前記プローブと、前記マイクロコンピュータを搭載するための前記第２の搭載手段と、第１のコネクタとが少なくとも設けられるプローブ側ボードと、前記エミュレーションメモリを搭載するための前記第３の搭載手段と、前記第１のコネクタに接続される少なくとも１つの第２のコネクタとが少なくとも設けられるメモリ側ボードとに分離されていることを特徴とする。このようにすることで、マイクロコンピュータの機種が変更された場合等にも、プローブ側ボードのみを変更し、メモリ側ボードとして同一のものを使用できるようになる。なお、デバッグ情報を通信するための第１のインターフェースは、高速の通信を実現するために、マイクロコンピュータが搭載されるプローブ側ボードに設けることが望ましい。
【００２０】
また本発明は、前記プローブ側ボードの前記プローブの端子の形態がカスタマイズ可能であると共に、前記メモリ側ボードの前記第２のコネクタの端子の形態が標準化されていることを特徴とする。このようにすれば、マイクロコンピュータの機種が変更になり、プローブの端子の形態（端子数、端子配置、各端子へ割り当てられる信号等）が変更されても、メモリ側ボードとして同一のものを使用できる。従って、エミュレーションプローブボードの開発期間の短縮化、低コスト化を図れるようになる。
【００２１】
また本発明は、前記プローブ側ボードの前記第１のコネクタにダイレクトに接続するための第３のコネクタと、前記プローブ側ボードの前記第１のコネクタにケーブルを介して接続するための第４のコネクタとが、前記第２のコネクタとして前記メモリ側ボードに設けられていることを特徴とする。このようにすれば、スペースが無い等の理由により、エミュレーションプローブボードとの接続が困難なターゲットシステムに対しても、エミュレーションプローブボードを容易に接続できるようになる。
【００２２】
また本発明は、前記エミュレーションメモリが、前記マイクロコンピュータの内部メモリをエミュレーションするための内部メモリ用エミュレーションメモリと、前記マイクロコンピュータの外部メモリをエミュレーションするための外部メモリ用エミュレーションメモリとを含み、前記内部メモリ用エミュレーションメモリを搭載するための第４の搭載手段が、前記プローブ側ボードに設けられていることを特徴とする。このようにすれば、マイクロコンピュータによる内部メモリ用エミュレーションメモリへのアクセスを高速化できるようになる。これにより、例えば内部メモリ用エミュレーションメモリに命令（プログラム）を記憶させた場合に、マイクロコンピュータが、その命令のフェッチ及びデコードを１クロックサイクル内で完了できるようになる。これにより、製品時と同様の高いクロック周波数でマイクロコンピュータを動作させて、ターゲットシステムを評価できるようになる。
【００２３】
また本発明は、前記マイクロコンピュータと前記内部メモリ用エミュレーションメモリとを接続し前記内部メモリ用エミュレーションメモリを制御するための制御信号が伝達される第１の接続線と、前記第１の接続線と前記第１のコネクタとを接続し前記制御信号が伝達される第２の接続線と、前記第２の接続線による接続を切断するための第１の切断手段とが設けられていることを特徴とする。このようにすれば、第１の接続線に寄生する寄生容量を軽減でき、マイクロコンピュータによる内部メモリ用エミュレーションメモリへのアクセスを、更に高速化できるようになる。
【００２４】
また本発明は、前記内部メモリ用エミュレーションメモリが第１、第２の内部メモリ用エミュレーションメモリを含み、前記第１の内部メモリ用エミュレーションメモリを搭載するための第５の搭載手段が前記プローブ側ボードの第１の面に設けられ、前記第２の内部メモリ用エミュレーションメモリを搭載するための第６の搭載手段が前記プローブ側ボードの第２の面に設けられていることを特徴とする。このようにすれば、マイクロコンピュータ、第１の内部メモリ用エミュレーションメモリ間の配線パターン長と、マイクロコンピュータ、第２の内部メモリ用エミュレーションメモリ間の配線パターン長とを、同一或いはほぼ同一にすることが可能になる。これにより、内部メモリ用エミュレーションメモリへの高速アクセス時にも、内部メモリ用エミュレーションメモリを適正に動作させることが可能になる。
【００２５】
また本発明は、前記マイクロコンピュータと前記第１のインターフェースとを接続し前記デバッグ情報が伝達される第３の接続線と、前記第３の接続線と前記プローブとの間を接続する第４の接続線と、前記第４の接続線による接続を切断するための第２の切断手段とが設けられていることを特徴とする。このようにすることで、第３の接続線に寄生する寄生容量を軽減でき、第１のインターフェースを介したデバッグ情報の高速シリアル通信を実現できるようになる。
【００２６】
また本発明は、前記マイクロコンピュータからの第１の信号のうち前記エミュレーションメモリの動作に必要な信号を含む第２の信号が、前記マイクロコンピュータ、前記エミュレーションメモリ間で伝達されることを特徴とする。このようにすれば、第２の信号の形態（信号の数、信号の種類等）を標準化できるようになる。なお、エミュレーションプローブボードをプローブ側ボードとメモリ側ボードに分離する場合には、第２の信号は、プローブ側ボードの第１のコネクタ、メモリ側ボードの第２のコネクタを介して、プローブ側ボード（マイクロコンピュータ）、メモリ側ボード（エミュレーションメモリ）間で伝達されることになる。
【００２７】
また本発明は、前記第２の信号で動作可能なカスタムチップを搭載するため第７の搭載手段が設けられていることを特徴とする。このようにすれば、第２の信号を用いてマイクロコンピュータの制御下でカスタムチップを動作させることが可能になる。そしてユーザは、カスタムチップの評価終了後に、このカスタムチップの回路とマイクロコンピュータの回路を１チップ化し、ＡＳＩＣマイクロコンピュータを設計できるようになる。
【００２８】
また本発明は、前記カスタムチップと外部との間のインターフェースとなる第２のインターフェース、前記カスタムチップと前記ターゲットシステムとの間のインターフェースとなる第３のインターフェースの少なくとも一方が設けられていることを特徴とする。このようにすれば、カスタムチップを構成する回路のデータのダウンロードや、カスタムチップからの入出力信号を用いてターゲットシステムやターゲットシステムに搭載されるデバイスを動作させること等が可能になり、ユーザの利便性を向上できる。
【００２９】
また本発明は、前記エミュレーションメモリが、前記マイクロコンピュータの内部メモリをエミュレーションするための内部メモリ用エミュレーションメモリと、前記マイクロコンピュータの外部メモリをエミュレーションするための外部メモリ用エミュレーションメモリとを含み、前記マイクロコンピュータ、前記外部メモリ用エミュレーションメモリ間では所与のバッファを介して前記第２の信号が伝達され、前記マイクロコンピュータ、前記内部メモリ用エミュレーションメモリ間では前記バッファを介さずに前記第２の信号が伝達されることを特徴とする。このようにすることで、マイクロコンピュータによる内部メモリ用エミュレーションメモリへのアクセスを高速化できるようになる。
【００３０】
また本発明は、前記エミュレーションメモリが、前記マイクロコンピュータの内部メモリをエミュレーションするための内部メモリ用エミュレーションメモリと、前記マイクロコンピュータの外部メモリをエミュレーションするための外部メモリ用エミュレーションメモリとを含み、前記外部メモリ用エミュレーションメモリを制御するための第１の制御信号とは別系統の第２の制御信号が前記内部メモリ用エミュレーションメモリに与えられることを特徴とする。このようにすれば、外部メモリ用エミュレーションメモリを制御する第１の制御信号とは別系統の第２の制御信号で、内部メモリ用エミュレーションメモリを制御できるようになる。これにより、内部メモリ用エミュレーションメモリへの適正なアクセスを実現できるようになる。
【００３１】
また本発明は、前記第２の制御信号が含む第２のメモリリード信号が、前記第１の制御信号が含む第１のメモリリード信号よりも早いタイミングでアクティブになることを特徴とする。このようにすれば、例えば内部メモリ用エミュレーションメモリに記憶される命令をマイクロコンピュータが１クロックサイクルでフェッチしデコードしなければならない等の制約がある場合にも、このような制約に容易に対応できるようになる。
【００３２】
また本発明に係るデバッグシステムは、上記のいずれかのエミュレーションプローブボードと、前記エミュレーションプローブボードに搭載される前記マイクロコンピュータと、前記エミュレーションプローブボードに搭載される前記エミュレーションメモリと、前記第１のインターフェースを介してデバッグ情報が通信されるデバッグツールとを含むことを特徴とする。
【００３３】
本発明によれば、ユーザの利便性を向上できると共に、ターゲットシステムの開発期間の短縮化、低コスト化を図れるデバッグシステムをユーザに提供できるようになる。
【００３４】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００３５】
１．基本構成
図２に、本実施形態のエミュレーションプローブボード（エミュレーションＰＯＤ（Ｐｒｏｂｅ　Ｏｆ　Ｄｅｖｉｃｅ））の基本構成と、このエミュレーションプローブボードを用いたデバッグシステムの全体構成を示す。
【００３６】
エミュレーションプローブボード１０には、プローブ２０、高速のシリアルインターフェース（Ｉ／Ｆ）２４が設けられる共に、マイクロコンピュータ２２、エミュレーションメモリ３０が搭載可能になっている。即ち、マイクロコンピュータ２２、エミュレーションメモリ３０の搭載手段（特に限定されないが、ソケット、端子（ピン）穴、或いは端子から引き出される配線等により実現される手段）が設けられている。
【００３７】
ここで、プローブ２０は、ターゲットシステム５０のソケット５２に接続するためのものである。なお、ソケット（広義には搭載手段）５２は、ターゲットシステム５０の製品時にマイクロコンピュータ２２を搭載するためのものである。即ち、ターゲットシステム５０の評価時においては、エミュレーションプローブボード１０のプローブ２０がソケット５２に接続され、製品時においては、マイクロコンピュータ２２がソケット５２に搭載されることになる。
【００３８】
マイクロコンピュータ２２は、ＣＰＵやその周辺回路を含むものであり、本実施形態ではマイクロコンピュータ２２がオンチップデバッグ回路を内蔵する。これにより、オンチップデバッグ型ＩＣＥを実現できるようになる。
【００３９】
エミュレーションメモリ３０は、ターゲットシステム５０で使用される内部ＲＯＭ（広義には内部メモリ）や外部ＲＯＭ（広義には外部メモリ）をエミュレーション（代行）するためのものである。このエミュレーションメモリ３０としては、高速ＲＡＭ、通常のＲＡＭ、フラッシュメモリなどを用いることができる。
【００４０】
シリアルインターフェース（Ｉ／Ｆ）２４は、マイクロコンピュータ２２とＩＣＥ本体５４（広義にはデバッグツール）との間で、マイクロコンピュータ２２が内蔵するオンチップデバッグ回路のためのデバッグ情報を高速シリアル通信するためのインターフェース（高速シリアル通信インターフェース）である。このようなインターフェースとしては、いわゆるＪＴＡＧやＢＤＭ（Ｂａｃｋｇｒｏｕｎｄ　Ｄｅｂｕｇ　Ｍｏｄｅｌ）規格のインターフェースを採用してもよいし、ＪＴＡＧやＢＤＭに似た独自のインターフェースを採用してもよい。
【００４１】
図２に示すように本実施形態によれば、図１（Ｂ）の従来例と異なり、ターゲットシステムへのエミュレーションメモリの搭載が不要になる。従って、ターゲットシステムへのエミュレーションメモリの実装や、エミュレーションメモリの制御回路の設計等の手間を、ユーザが負わなくて済むようになる。またデバッグ方式が変更等されても、ターゲットシステムの設計変更は不要になる。また、製品用のターゲットシステムに対して、本来は不要であるはずのエミュレーションメモリを搭載する必要性がなくなる。また、評価用のターゲットシステムと製品用のターゲットシステムとを別個に設計する必要性も無くすことができる。従って本実施形態によれば、ターゲットシステムの開発期間の短縮化、低コスト化を図れ、ユーザの利便性を向上できるようになる。
【００４２】
しかも、本実施形態によれば、マイクロコンピュータ２２及びエミュレーションメモリ３０は、ＩＣＥ本体５４ではなく、プローブ２０が設けられる小面積のエミュレーションプローブボード１０上に集約して搭載される。このため、プローブ２０、マイクロコンピュータ２２間の配線パターン長や、プローブ２０、エミュレーションメモリ３０間の配線パターン長や、マイクロコンピュータ２２、エミュレーションメモリ３０間の配線パターン長を十分に短くできる。従って、マイクロコンピュータ２２を高いクロック周波数で動作させても、ターゲットシステム５０は問題なく正常に動作するようになる。この結果、評価時の動作環境と、製品時（実動作時）の動作環境とを同一にすることができ、デバッグシステム５０の信頼性を向上できる。
【００４３】
また、エミュレーションメモリ３０を内部ＲＯＭのエミュレーションのために用いる場合には、マイクロコンピュータ２２は１クロックサイクル内でエミュレーションメモリ３０からの命令をフェッチしデコードしなければならない。本実施形態によれば、マイクロコンピュータ２２、エミュレーションメモリ３０間の配線パターン長を十分に短くできるため、マイクロコンピュータ２２によるエミュレーションメモリ３０への高速アクセスが可能になる。従って、１クロックサイクル内で命令のフェッチ及びデコードを完了できるようになり、内部ＲＯＭのエミュレーションを適正に実現できるようになる。
【００４４】
また本実施形態によれば、エミュレーションプローブボード１０上に、デバッグ情報を通信するためのシリアルインターフェース２４が設けられる。従って、マイクロコンピュータ２２が内蔵するオンチップデバッグ回路を有効利用して、効率的なデバッグ作業を実現できるようになる。
【００４５】
即ち、図１（Ａ）に示すＣＰＵ置き換え型ＩＣＥでは、ターゲットシステムへのエミュレーションメモリの搭載は不要であるものの、オンチップデバッグ回路を利用した効率的なデバッグ作業を実現できない。
【００４６】
一方、図１（Ｂ）に示す従来のオンチップデバッグ型ＩＣＥでは、オンチップデバッグ回路を利用した効率的なデバッグ作業を実現できるものの、ターゲットシステムへのエミュレーションメモリの搭載が必要になり、ユーザの利便性を阻害する。
【００４７】
これに対して、本実施形態によれば、オンチップデバッグ回路を利用した効率的なデバッグ作業を実現できるのにもかかわらず、ターゲットシステムへのエミュレーションメモリの搭載を不要にでき、図１（Ａ）、（Ｂ）の組み合わせでは実現できない特有の効果を奏する。
【００４８】
２．プローブ側ボードとメモリ側ボードへの分離
図３に示すように、エミュレーションプローブボード１０は、プローブ側ボード１２とメモリ側ボード１４とに分離可能になっていることが望ましい。
【００４９】
ここでプローブ側ボード１２には、プローブ２０、マイクロコンピュータ２２、シリアルインターフェース２４、コネクタ２６が設けられている。一方、メモリ側ボード１４には、コネクタ２８、エミュレーションメモリ３０が設けられている。そして、コネクタ２６と２８をダイレクトに接続することで、プローブ側ボード１２、メモリ側ボード１４間で信号が伝達されることになる。
【００５０】
なお図３では、エミュレーションメモリ３０が、ＩＲＯＭエミュレーションメモリ３２（内部メモリ用エミュレーションメモリ）と、ＥＲＯＭエミュレーションメモリ３４（外部メモリ用エミュレーションメモリ）を含む。ＩＲＯＭエミュレーションメモリ３２は、マイクロコンピュータの内部ＲＯＭ（広義には内部メモリ）をエミュレーションするためのメモリであり、このようなメモリとしては、高速ＳＲＡＭなどを用いることができる。またＥＲＯＭエミュレーションメモリ３４は、マイクロコンピュータの外部ＲＯＭ（広義には外部メモリ）をエミュレーションするためのメモリであり、このようなメモリとしては、標準的な速度のＲＡＭ（ＳＲＡＭ、ＤＲＡＭ）、フラッシュメモリなどを用いることができる。
【００５１】
図３に示すように、エミュレーションプローブボード１０をプローブ側ボード１２とメモリ側ボード１４に分離することで、以下のような利点を得ることができる。
【００５２】
即ち、一般的に、マイクロコンピュータ２２の端子（ピン）の形態（端子数、端子配置、各端子へ割り当てられる信号等）は、種々様々である。このため、プローブ２０の端子の形態も種々様々になる。従って、ターゲットシステムで使用されるマイクロコンピュータ２２の機種が変更されると、それに合わせてエミュレーションプローブボードも違う機種のものを提供しなければならなくなる。
【００５３】
この場合に、エミュレーションプローブボード１０をプローブ側ボード１２とメモリ側ボード１４とに分離可能にしておけば、図４に示すように、プローブ側ボード１２のプローブ２０の端子の形態についてはカスタマイズできるようになると共に、メモリ側ボード１４のコネクタ２８（コネクタ２６）の端子の形態については標準化できるようになる。このため、使用するマイクロコンピュータ２２の機種が変更され、プローブ２０の端子の形態が変わっても、メモリ側ボード１４として同一（或いはほぼ同一）のものを使用できるようになる。従って、マイクロコンピュータ２２の機種が変更されても、プローブ側ボード１２だけを新たに作り直せばよく、メモリ側ボード１４については新たに作り直す必要性がなくなる。この結果、エミュレーションプローブボードの低コスト化、設計作業の効率化等を図れるようになる。
【００５４】
３．フラットケーブル用コネクタの併設
本実施形態のエミュレーションプローブボードにはマイクロコンピュータやエミュレーションメモリが搭載されるため、ＩＣＥにおける通常のプローブ（プローブボード）よりも、ボード面積が大きくなる。このため、ターゲットシステムの種類によっては、エミュレーションプローブボードの接続が困難になる場合が生じる。
【００５５】
そこで、このような問題を解決するために、図５に示すように、メモリ側ボード１４上に、ダイレクト接続用のコネクタ２８の他に、フラットケーブル２７用のコネクタ２９を併設することが望ましい。即ち、コネクタ２６とフラットケーブル２７を介して接続されるコネクタ２９をメモリ側ボード１４に設けるようにする。
【００５６】
このようにすることで、スペースが無い等の理由によりエミュレーションプローブボードを接続するのが困難なターゲットシステムであっても、エミュレーションプローブボードを容易に接続できるようになり、ユーザの利便性を向上できる。
【００５７】
また、本実施形態では、コネクタ２８を利用して、プローブ側ボード１２とメモリ側ボード１４とをダイレクトに接続することもできる。従って、フラットケーブル２７による信号遅延を望まないユーザの要望にも応えることができる。このように、図５の手法を用いれば、幅広い層のユーザの要望に応えることができるようになる。
【００５８】
４．プローブ側ボードへのＩＲＯＭエミュレーションメモリの搭載
前述のように、エミュレーションメモリとしては、内部ＲＯＭを代行するＩＲＯＭエミュレーションメモリと、外部ＲＯＭを代行するＥＲＯＭエミュレーションメモリとを考えることができる。そして、ＩＲＯＭエミュレーションメモリについては、ＩＲＯＭエミュレーションメモリから読み出された命令のフェッチ及びデコードを１クロックサイクル内で完了しなければならないため、ＩＲＯＭエミュレーションへのアクセスは、より高速であることが望まれる。特に、マイクロコンピュータのクロック周波数が高速である場合には、この要望は更に強いものとなる。
【００５９】
そこで、このような要望に応えるべく、図６に示すように、ＩＲＯＭエミュレーションメモリ３２についてはプローブ側ボード１２に設けるようにしてもよい。即ち、ＩＲＯＭエミュレーションメモリ３２の搭載手段をプローブ側ボード１２に設けるようにする。
【００６０】
このようにすることで、マイクロコンピュータ２２、ＩＲＯＭエミュレーションメモリ３２間の配線パターン長を短くすることができ、マイクロコンピュータ２２によるＩＲＯＭエミュレーションメモリ３２へのアクセスを高速化できるようになる。即ち、ＩＲＯＭエミュレーションメモリ３２をメモリ側ボード１４に設ける場合に比べて、メモリアクセスを格段に高速化できる。これにより、マイクロコンピュータ２２は、命令のフェッチ及びデコードを１クロックサイクル内で容易に完了できるようになる。この結果、評価時においても、製品時の場合と同様の高いクロック周波数でマイクロコンピュータ２２を動作させることができるようになり、評価時の動作環境と製品時の動作環境を同一にできるようになる。
【００６１】
さて、ＩＲＯＭエミュレーションメモリ３２へのアクセスの更なる高速化を図るためには、以下に説明するような２つの手法を採用することが更に望ましい。
【００６２】
例えば図７において、接続線６０、６１は、マイクロコンピュータ２２とＩＲＯＭエミュレーションメモリ３２との間の接続線であり、これらの接続線６０、６１により制御信号ＣＥ２、ＲＤ２がＩＲＯＭエミュレーションメモリ３２に伝達される。ここでＣＥ２、ＲＤ２は、各々、ＩＲＯＭエミュレーションメモリ３２用のチップイネーブル信号、メモリリード信号であり、これらは共に、ＩＲＯＭエミュレーションメモリ３２を制御するための信号である。
【００６３】
また、接続線６２、６３は、接続線６０、６１とコネクタ２６との間の接続線であり、これらの接続線６２、６３により制御信号ＣＥ２、ＲＤ２がコネクタ２６を介してメモリ側ボードに伝達される。即ち、本実施形態では図４にて説明したように、コネクタ２６、２８の端子の形態（端子数、端子配置、各端子へ割り当てられる信号等）が標準化される。従って、ＩＲＯＭエミュレーションメモリ３２がプローブ側ボードに搭載され、メモリ側ボードには搭載されない場合であっても、接続線６２、６３が存在することになる。メモリ側ボードにＩＲＯＭエミュレーションメモリ３２を設けた場合には、そのＩＲＯＭエミュレーションメモリ３２を動作させるために、接続線６２、６３が必要になるからである。
【００６４】
さて、ＩＲＯＭエミュレーションメモリ３２への高速アクセスを実現するためには、制御信号ＣＥ２、ＲＤ２の信号遅延を小さくする必要がある。そして、ＣＥ２、ＲＤ２の信号遅延は、ＣＥ２、ＲＤ２を出力するマイクロコンピュータ２２内のバッファ６８、６９の能力と、バッファ６８、６９の出力端子に寄生する寄生容量により決まる。
【００６５】
ところが、接続線６０、６１と接続線６２、６３が接続されると、バッファ６８、６９の出力端子に、接続線６０、６１の寄生容量のみならず接続線６２、６３の寄生容量も付加されることになるため、バッファ６８、６９の出力端子の寄生容量が大きくなってしまう。特に、接続線６２、６３は、コネクタ２６を介して、メモリ側ボードに接続されるため、接続線６２、６３の寄生容量は非常に大きい。
【００６６】
そこで図７では、接続線６０、６１と接続線６２、６３との間に、ジャンパ６４、６５（切断手段）を設けている。そして、ＩＲＯＭエミュレーションメモリ３２をプローブ側ボードに設ける場合には、ジャンパ６４、６５を切断状態にする。一方、ＩＲＯＭエミュレーションメモリ３２をメモリ側ボードに設ける場合には、ジャンパ６４、６５を導通状態にする。
【００６７】
このようにすれば、ＩＲＯＭエミュレーションメモリ３２がプローブ側ボードに設けられている場合には、接続線６０、６１と接続線６２、６３が切断されるため、バッファ６８、６９の出力端子の寄生容量は、接続線６０、６１の寄生容量だけになる。従って、制御信号ＣＥ２、ＲＤ２の信号遅延を最小化でき、ＩＲＯＭエミュレーションメモリ３２への高速アクセスを実現できる。
【００６８】
一方、ＩＲＯＭエミュレーションメモリ３２がメモリ側ボードに設けられている場合には、接続線６０、６１と接続線６２、６３は接続され、メモリ側ボードのＩＲＯＭエミュレーションメモリ３２に、制御信号ＣＥ２、ＲＤ２を適正に伝達できる。これは、ＩＲＯＭエミュレーションメモリ３２をプローブ側ボードに設けるかメモリ側ボードに設けるかに依らずに、コネクタ２６、２８を標準化できることを意味する。
【００６９】
なお、ジャンパ６４、６５が切断状態になった場合には、ジャンパ６６、６７を導通状態にする。このようにすることで、接続線６２、６３をＨレベルにプルアップすることができ、メモリ側ボードでのメモリの誤動作を防止できる。
【００７０】
また図８では、ＩＲＯＭエミュレーションメモリ３２が、下位８ビット（Ｄ０〜Ｄ７）用のＩＲＯＭエミュレーションメモリ３２−１と、上位８ビット（Ｄ８〜Ｄ１５）用のＩＲＯＭエミュレーションメモリ３２−２とに分かれている。高速アクセスを実現するためには、ＩＲＯＭエミュレーションメモリ３２として高速ＳＲＡＭを採用する必要があり、高速ＳＲＡＭの多くは８ビット製品だからである。
【００７１】
そして図８では、ＩＲＯＭエミュレーションメモリ３２−１については、プローブ側ボード１２の例えば表面に実装し、ＩＲＯＭエミュレーションメモリ３２−２については裏面（ＩＲＯＭエミュレーションメモリ３２−１が設けられている場所とほぼ同じ場所の裏面）に実装する。即ちＩＲＯＭエミュレーションメモリ３２−１の搭載手段をプローブ側ボード１２の表面に設けると共に、ＩＲＯＭエミュレーションメモリ３２−２の搭載手段を裏面に設ける。
【００７２】
即ち、ＩＲＯＭエミュレーションメモリ３２−１、３２−２を構成するＳＲＡＭは非常に高速であり、そのアクセスタイムは６ｎｓｅｃ程度となっている。従って、マイクロコンピュータ２２、ＩＲＯＭエミュレーションメモリ３２−１間の配線パターン長と、マイクロコンピュータ２２、ＩＲＯＭエミュレーションメモリ３２−２間の配線パターン長が異なり、これらの配線パターンに寄生する寄生容量が互いに異なると、信号遅延に差が生じてしまい、ＩＲＯＭエミュレーションメモリ３２−１、３２−２が誤動作するおそれがある。
【００７３】
そこで図８では、ＩＲＯＭエミュレーションメモリ３２−１、３２−２をサンドイッチ構造で両面実装し、マイクロコンピュータ２２、ＩＲＯＭエミュレーションメモリ３２−１間の配線パターン長と、マイクロコンピュータ２２、ＩＲＯＭエミュレーションメモリ３２−２間の配線パターン長とが同一（或いはほぼ同一）になるようにしている。これにより、これらの配線パターンに寄生する寄生容量も同一或いはほぼ同一にでき、ＩＲＯＭエミュレーションメモリ３２−１、３２−２として高速ＳＲＡＭを用いても、その誤動作を防止できるようになる。
【００７４】
５．高速シリアルインターフェース
図９に示すように本実施形態では、シリアルインターフェース２４を介してＩＣＥ本体（ホストシステムでもよい）との間で、ＤＳＴ２、ＤＳＴ１、ＤＳＴ０、ＤＰＣＯ、ＤＳＩＯ、ＤＣＬＫなどの信号（情報）がシリアル通信されている。
【００７５】
ここでＤＳＴ２〜０は、ＣＰＵ２２の命令実行のステータスを知らせるための３ビットの信号である。また、ＤＰＣＯは、分岐先のＰＣ（プログラムカウンタ）値を表す信号である。また、ＤＳＩＯは、デバッグのために実行する各種命令をＩＣＥ本体からマイクロコンピュータ２２に伝えたり、マイクロコンピュータ２２の応答をマイクロコンピュータ２２からＩＣＥ本体に伝えるための信号である。また、ＤＣＬＫはデバッグモード用のクロック信号である。
【００７６】
さて、マイクロコンピュータ２２がエミュレーションプローブボードに搭載されている場合には、図９に示すように、接続線７０〜７５及びシリアルインターフェース２４を介してマイクロコンピュータ２２とＩＣＥ本体との間でＤＳＴ２〜ＤＣＬＫが通信される。
【００７７】
また、マイクロコンピュータ２２がターゲットシステムに搭載された状態においても、ＤＳＴ２〜ＤＣＬＫをＩＣＥ本体との間で通信できることが望まれる。従って、図９に示すように、ターゲットシステム側にも、ＩＣＥ本体との間でＤＳＴ２〜ＤＣＬＫを通信するためのシリアルインターフェース２５を設けることが望ましい。従って、この場合には、ターゲットシステム側にも、マイクロコンピュータ２２、シリアルインターフェース２５間を接続する接続線７６〜８１が設けられることになる。この結果、エミュレーションプローブボード側の接続線７０〜７５は、接続線８８〜９３及びプローブ２０を介して、接続線７６〜８１に接続されることになる。
【００７８】
ところで、マイクロコンピュータ２２のクロック周波数が高い場合にも適正なデバッグ環境を実現するためには、ＤＳＴ２〜ＤＣＬＫの通信を、より高速化することが望まれる。このためには、接続線７０〜７５での信号遅延を最小限に抑える必要がある。そして、この信号遅延は、ＤＳＴ２〜ＤＣＬＫを出力するバッファ８２〜８７の能力と、接続線７０〜７５に寄生する寄生容量で決まる。
【００７９】
ところが、図９では接続線７０〜７５と接続線７６〜８１が接続される構造となっているため、接続線７０〜７５の寄生容量に接続線７６〜８１の寄生容量が付加されることになってしまう。このため、接続線７０〜７５での信号遅延が大きくなり、ＤＳＴ２〜ＤＣＬＫの通信の高速化の妨げとなる。
【００８０】
そこで図９では、接続線８８〜９３での接続を切断するためのジャンパ９４〜９９（切断手段）を設けている。
【００８１】
このようにすれば、ジャンパ９４〜９９を切断状態にすることで、接続線７０〜７５と接続線７６〜８１とが接続されないようになる。これにより、接続線７０〜７５の寄生容量に、接続線７６〜８１の寄生容量が付加されなくなり、バッファ８２〜８７の出力端子の寄生容量を大幅に軽減できる。これにより、ＤＳＴ２〜ＤＣＬＫの通信の高速化を図れ、マイクロコンピュータ２２が高いクロック周波数で動作している場合にも、適正なデバッグ環境を提供できるようになる。
【００８２】
６．第１の信号からの第２の信号の分離
さて、本実施形態では図１０に示すように、マイクロコンピュータ２２からの第１の信号のうち、エミュレーションメモリ３０の動作に必要な信号を含む第２の信号１０２が分離され、マイクロコンピュータ２２、エミュレーションメモリ３０間（プローブ側ボード１２、メモリ側ボード１４間）で伝達される。
【００８３】
即ち、マイクロコンピュータ２２から入出力される信号のほとんど全ては、第１の信号１００としてプローブ２０との間で伝達される。評価時においては図２に示すようにターゲットシステム５０のソケット５２にプローブ２０を接続し、エミュレーションプローブボード１０上のマイクロコンピュータ２２を用いて、ターゲットシステム５０を動作させなければならないからである。
【００８４】
しかしながら、マイクロコンピュータ２２からの第１の信号１００には種々様々な信号が含まれ、第１の信号の形態（信号数、信号の種類）はマイクロコンピュータ２２の機種に応じて異なったものになる。例えば第１の信号１００には、アドレス、データ、メモリの制御信号などの一般的な信号に加えて、タイマからの信号、入出力ポートからの信号、Ａ／Ｄ変換器からの信号などの種々の信号が含まれる。そして、例えばマイクロコンピュータ２２がＡ／Ｄ変換器を内蔵しない機種である場合には、第１の信号にはＡ／Ｄ変換器からの信号は含まれなくなる。このように第１の信号１００についてその信号の形態を標準化することは難しい。
【００８５】
そこで本実施形態では図１０に示すように、第１の信号１００から、エミュレーションメモリ３０の動作に必要な信号を含む第２の信号１０２を分離して、コネクタ２６、２８を介してメモリ側ボード１４に伝達している。即ち、アドレス、データ、メモリ等の制御のための制御信号など、エミュレーションメモリ３０の動作に必要な最低限の信号を第２の信号１０２に含ませてメモリ側ボード１４に伝達している。
【００８６】
このようにすれば、第２の信号１０２の形態（信号数、信号の種類）を、マイクロコンピュータ２２の機種に依存しない形態にすることができ、コネクタ２６、２８の端子の形態を標準化できるようになる。従って、図４にて説明したように、マイクロコンピュータ２２の機種が変更されても、メモリ側ボード１４として同一（或いはほぼ同一）のものを使用できるようになる。これにより、マイクロコンピュータ２２の機種が変更されても、プローブ側ボード１２だけを新たに作り直せばよく、エミュレーションプローブボードの低コスト化、設計期間の短縮化等を図れるようになる。
【００８７】
７．カスタムチップの搭載
さて、上述したように本実施形態では、エミュレーションメモリ３０の動作に必要な信号を含む第２の信号１０２を第１の信号１００から分離して、メモリ側ボード１４に伝達している。このような第２の信号１０２には、アドレス、データ、各種制御信号など、マイクロコンピュータ２２が入出力する基本的な信号が含まれることになる。従って、この第２の信号１０２を用いれば、エミュレーションメモリ３０以外にも、マイクロコンピュータ２２の制御下で動作可能な各種デバイスを動作させることができる。
【００８８】
そこで図１１（Ａ）では、第２の信号１０２で動作可能なカスタムチップ４０をメモリ側ボード１４に搭載している。即ち、カスタムチップ４０の搭載手段をメモリ側ボード１４に設けている。
【００８９】
即ち、近年、コアとなるマイクロコンピュータとユーザが自身で設計した回路とが組み込まれたＡＳＩＣマイクロコンピュータと呼ばれるものが脚光を浴びている。このようなＡＳＩＣマイクロコンピュータによれば、ユーザの用途に応じた最適なマイクロコンピュータをターゲットシステムに組み込むことが可能となり、ターゲットシステムの商品性の向上、コストの低下等を図れるようになる。
【００９０】
そして図１１（Ａ）のようにメモリ側ボード１４に、ユーザのカスタムチップ４０を搭載可能にすれば、ユーザは、自身が設計したカスタムチップ４０をマイクロコンピュータ２２の制御下で動作させて、その動作が正常か否かを評価できるようになる。そして、正常に動作することを確認したユーザは、図１１（Ｂ）に示すように、マイクロコンピュータ２２の回路１０５とカスタムチップ４０の回路１０６とから構成されるＡＳＩＣマイクロコンピュータ１０４をカスタム設計し、ユーザのターゲットシステムに組み込む。
【００９１】
図１１（Ａ）では、マイクロコンピュータ２２とカスタムチップ４０とが第２の信号１０２で接続されるため、マイクロコンピュータ２２とカスタムチップ４０とを連携させて動作させながら、その動作が正常か否かを評価できる。従って、この評価により正常動作が確認されたカスタムチップ４０の回路１０６を組み込んだＡＳＩＣマイクロコンピュータ１０４は、ユーザのターゲットシステムにおいても正常に動作することを期待できるようになる。これにより、ユーザは、短い開発期間でＡＳＩＣマイクロコンピュータ１０４をカスタム設計できるようになり、ターゲットシステムの開発期間の短縮化、コストの低下等を図れるようになる。
【００９２】
なおメモリ側ボード１４に搭載するカスタムチップ４０としては、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）などを採用できる。そして、カスタムチップ４０としてＦＰＧＡを用いる場合には、ＦＰＧＡ（カスタムチップ）４０にダウンロードするロジック回路のデータを記憶するコンフィグＲＯＭ４２についてもメモリ側ボード１４に搭載することが望ましい。このようなコンフィグＲＯＭ４２を搭載すれば、電源の立ち上げ時にＦＰＧＡ４０にロジック回路のデータをダウンロードする手間を省くことができる。
【００９３】
また図１１（Ａ）では、ＦＰＧＡ４０とＩＣＥ本体（或いはホストシステム）との間のインターフェース４４と、ＦＰＧＡ４０とターゲットシステムとの間のインターフェース４６がメモリ側ボード１４に設けられている。
【００９４】
ここで、インターフェース４４は、ＪＴＡＧなどに準拠した高速のシリアルインターフェースであり、ＦＰＧＡ４０にダウンロードするロジック回路のデータ等を通信するためのものである。このようなインターフェース４４を設ければ、ユーザは、自身が試したいロジック回路のデータを自由に書き換えることが可能になり、ユーザの利便性を向上できる。
【００９５】
また、インターフェース４６は、ＦＰＧＡ４０の入出力信号をターゲットシステムに伝達するためのものである。例えば、ターゲットシステムにＬＣＤが設けられており、ＦＰＧＡ４０の回路がこのＬＣＤの表示制御回路であった場合を考える。この場合には、ＬＣＤの表示制御信号がインターフェース４６を介してターゲットシステムに伝達されることになる。このようなインターフェース４６を設ければ、ＡＳＩＣマイクロコンピュータ１０４をターゲットシステムに組み込んだ場合のＡＳＩＣマイクロコンピュータ１０４と周辺のデバイスとの連係動作を、組み込み前に評価、検証できるようになる。これにより、ＡＳＩＣマイクロコンピュータ１０４の設計の効率化、設計期間の短縮化を図れるようになる。
【００９６】
８．ＩＲＯＭエミュレーションメモリへのアクセスの高速化
さて、前述したように、マイクロコンピュータの内部ＲＯＭをエミュレーションするＩＲＯＭエミュレーションメモリからの命令のフェッチ及びデコードは、１クロックサイクル内で完了しなければならない。このため、ＩＲＯＭエミュレーションメモリへのメモリアクセスを高速化する必要があるという課題がある。
【００９７】
そこで、このような課題を達成するために図１２では、マイクロコンピュータ２２、ＥＲＯＭエミュレーションメモリ３４間では、バッファ１０８、１０９を介してアドレス、データ（第２の信号）を伝達させる一方で、マイクロコンピュータ２２、ＩＲＯＭエミュレーションメモリ３２間では、バッファを介さずにダイレクトにアドレス、データを伝達させる。
【００９８】
このようにすることで、マイクロコンピュータ２２、ＩＲＯＭエミュレーションメモリ３２間の信号伝達では、バッファ１０８、１０９による信号遅延が生じなくなる。このため、ＩＲＯＭエミュレーションメモリ３２へのアクセスを高速化できるようになる。
【００９９】
なお、マイクロコンピュータ２２がＩＲＯＭエミュレーションメモリ３２にアクセスしている時には、制御信号ＣＮＴＢを用いてバッファ１０８、１０９を非導通状態にする。一方、マイクロコンピュータ２２がＥＲＯＭエミュレーションメモリ３４にアクセスしている時には、制御信号ＣＮＴＢを用いてバッファ１０８、１０９を導通状態にすると共に、制御信号ＣＮＴ２を用いてＩＲＯＭエミュレーションメモリ３２の動作を抑止する。
【０１００】
なお、図１２の手法は、図６に示すようにＩＲＯＭエミュレーションメモリ３２をプローブ側ボード１２に搭載した場合にも適用できる。
【０１０１】
９．マイクロコンピュータの構成
さて、マイクロコンピュータにおいては、通常、図１３（Ａ）に示すような量産用の製品チップ７００以外にも、図１３（Ｂ）に示すようなプログラムやシステム開発用の評価チップ７１０が作成される。そして、この評価チップ７１０では、外部メモリ７０６が接続される通常の外部アドレスバス７０２、外部データバス７０４以外にも、エミュレーションメモリ７１６に専用のアドレスバス７１２、データバス７１４が設けられる。
【０１０２】
しかしながら、このようにエミュレーションメモリ７１６に専用のアドレスバス７１２、データバス７１４を設けると、評価チップ７１０の端子（ピン）数は、製品チップ７００の端子数に比べて非常に多くなってしまう。このため、評価チップ７１０を実装できるパッケージの入手が困難になったり、製品チップ７００と評価チップ７１０との端子の整合性をとるのが煩雑になるという問題が生じる。また、評価チップ７１０では正常に動作していたプログラムが、製品チップ７００では動作しなくなるという問題も生じる。
【０１０３】
このような問題を解決するために、図１４のマイクロコンピュータ２２では、以下に説明するような工夫を施している。
【０１０４】
図１４のマイクロコンピュータ２２は、ＣＰＵ（広義にはプロセッサ）１１２、バス制御部（ＢＣＵ）１１４、内部ＲＯＭ（広義には内部メモリ）１１６、エミュレーション指示部１１８、メモリ制御部１２０を含む。また、マイクロコンピュータ２２の外部バス（外部バス端子）１２８には、ＥＲＯＭエミュレーションメモリ３４（製品時においては外部メモリ）や、ＩＲＯＭエミュレーションメモリ３２が接続可能になっている。なお、外部バス１２８に、ゲートアレイなどの他の外部デバイスを接続してもよい。
【０１０５】
ここで、ＣＰＵ１１２は、命令の実行処理を行うものであり、ＣＰＵ１１２のＣＰＵバス１２２はバス制御部１１４に接続される。またＣＰＵ１１２からのステータス信号ＳＴもバス制御部１１４に出力される。
【０１０６】
内部ＲＯＭ１１６は、プログラムやデータなどの情報を記憶するものであり、内部ＲＯＭ１１６の内部ＲＯＭバス１２６はバス制御部１１４に接続される。なお、評価時等においては、内部ＲＯＭ１１６をマイクロコンピュータ２２に内蔵させないようにしもよい。
【０１０７】
エミュレーション指示部１１８は、エミュレーションモードがオンの時に、エミュレーション指示信号ＥＭをアクティブにし、エミュレーションの指示をバス制御部１１４に対して行うものである。この場合、エミュレーションモードのオン、オフは、マイクロコンピュータ２２にモード選択端子を設け、このモード選択端子を制御することにより切り替えてもよいし、マイクロコンピュータ２２にモード選択レジスタを設け、このモード選択レジスタに記憶する情報を制御することにより切り替えてもよい。
【０１０８】
メモリ制御部１２０は、ＥＲＯＭエミュレーションメモリ３４、ＩＲＯＭエミュレーションメモリ３２、内部ＲＯＭ１１６を制御するための各種の制御信号（チップイネーブル信号、メモリリード信号等）ＣＮＴ１、ＣＮＴ２、ＣＮＴ３を出力する。特に、図１４では、同じ外部バス１２８に接続されるＥＲＯＭエミュレーションメモリ３４とＩＲＯＭエミュレーションメモリ３２に対して、互いに別系統の制御信号ＣＮＴ１、ＣＮＴ２を出力している点に特徴がある。
【０１０９】
バス制御部１１４は、ＣＰＵバス１２２、内部ＲＯＭバス１２６、外部バス１２８などの制御を行うためのものである。バス制御部１１４は、ＣＰＵ１１２からのアドレスやステータス信号ＳＴに基づいて、内部ＲＯＭ１１６の内部ＲＯＭバス１２６を、ＣＰＵバス１２２に接続したり、ＥＲＯＭエミュレーションメモリ３４、ＩＲＯＭエミュレーションメモリ３２が接続される外部バス１２８を、ＣＰＵバス１２２に接続したりする等のバス制御を行う。
【０１１０】
そして、バス制御部１１４は、エミュレーション指示部１１８からの信号ＥＭによりエミュレーションモード（内部ＲＯＭ１１６をＩＲＯＭエミュレーションメモリ３２でエミュレーションするモード）がオンであると指示された場合には、ＣＰＵ１１２の内部ＲＯＭ１１６へのアクセスを、外部バス１２８を介したＩＲＯＭエミュレーションメモリ３２へのアクセスに切り替える。即ち、ＣＰＵバス１２２を、内部ＲＯＭバス１２６ではなく、外部バス１２８に接続し、ＣＰＵバス１２２及び内部ＲＯＭバス１２６を介した内部ＲＯＭ１１６へのＣＰＵ１１２のアクセスを、ＣＰＵバス１２２及び外部バス１２８を介したＩＲＯＭエミュレーションメモリ３２へのアクセスに切り替える。
【０１１１】
このようにすることで、ＣＰＵ１１２は、内部ＲＯＭ１１６に格納されるプログラム（或いはデータ）ではなく、ＩＲＯＭエミュレーションメモリ３２に格納されるプログラムに基づいて動作するようになる。従って、ユーザは、プログラムが完成するまでは開発途中のプログラムをＩＲＯＭエミュレーションメモリ３２に随時ダウンロードしてプログラム開発を行うことができる。そして、開発が終了した後に完成したプログラムを内部ＲＯＭ１１６に記憶させて、最終的な製品チップとすることが可能になる。
【０１１２】
そして、図１４のマイクロコンピュータ２２では、製品時においては外部メモリへのアクセスに用いられる外部バス１２８を用いて（図１３（Ａ）参照）、ＩＲＯＭエミュレーションメモリ３２へアクセスしている。従って、図１３（Ｂ）に示すようなエミュレーションメモリ７１６に専用のアドレスバス７１２、データバス７１４を設ける必要がない。このため、製品チップと評価チップの端子（ピン）数を同一にできるようになる。従って、製品チップをそのまま評価チップとして使えるようになり、製品の低コスト化を図れるようになる。
【０１１３】
また図１４のマイクロコンピュータ２２によれば、評価チップ用の別パッケージを用意したり、製品チップと評価チップの端子の整合性をとる等の手間を省くことができる。
【０１１４】
また図１４のマイクロコンピュータ２２によれば、製品チップをそのまま評価チップとして使用できるため、実動作時と同じ環境、信号のタイミングでプログラム開発を行えるようになる。この結果、製品チップの信頼性を向上できると共に、開発期間の短縮化、製品コストの低減化を図れるようになる。
【０１１５】
なお、ＣＰＵ１１２の内部ＲＯＭ１１６へのアクセスを、ＩＲＯＭエミュレーションメモリ３２へのアクセスに切り替える場合、内部ＲＯＭ１１６へのアクセスは、内部ＲＯＭ１１６が割り当てられるメモリ空間のエリアへのアクセスであれば十分である。例えば評価時等において内部ＲＯＭ１１６をマイクロコンピュータ２２に内蔵させない場合を考える。この場合には、内部ＲＯＭ１１６は物理的には存在しないため、ＣＰＵ１１２が内部ＲＯＭ１１６へアクセスしても、そのアクセスは、内部ＲＯＭ１１６が割り当てられたメモリ空間のエリアへのアクセスにとどまることになる。
【０１１６】
さて、図１４のように、外部バス１２８を用いてＩＲＯＭエミュレーションメモリ３２にアクセスするようにすると、次のような問題が生じる。
【０１１７】
即ち、内部ＲＯＭ１１６に格納される命令（プログラム）のフェッチ及びデコードは、１クロックサイクル内で完了する必要がある。従って、エミュレーションモード時には、ＩＲＯＭエミュレーションメモリ３２の命令を１クロックサイクル内でフェッチ及びデコードしなければならなくなる。
【０１１８】
ところが、外部バス１２８は、図１３（Ｂ）と異なり、ＩＲＯＭエミュレーションメモリ３２に専用のバスではない。従って、外部メモリ（製品時）やＥＲＯＭエミュレーションメモリ３４（評価時）と全く同様にＩＲＯＭエミュレーションメモリ３２を制御しようとすると、１クロックサイクル内での命令のフェッチ及びデコードを実現できなくなる問題が生じる。特に、クロック周波数が高くなると、この問題は更に深刻になる。
【０１１９】
そこで図１４では、ＥＲＯＭエミュレーションメモリ３４を制御するための制御信号ＣＮＴ１とは別系統の制御信号ＣＮＴ２を用意し、このＣＮＴ２を用いてＩＲＯＭエミュレーションメモリ３２からの読み出し動作等を制御するようにしている。より具体的には、ＣＮＴ１に含まれるメモリリード信号よりも早いタイミングでＣＮＴ２に含まれるメモリリード信号がアクティブになるように信号を制御している。このようにすることで、外部バス１２８を用いてＩＲＯＭエミュレーションメモリ３２にアクセスするようにした場合にも、１クロックサイクル内で命令のフェッチ及びデコードを完了できるようになる。これにより、ＩＲＯＭエミュレーションメモリ３２を用いたプログラム開発を、実動作時のクロック周波数で行うことが容易になる。
【０１２０】
図１５に、マイクロコンピュータ２２の詳細な構成例を示す。
【０１２１】
ここではＣＰＵ１１２は、ハーバードアーキテクチャのバス構成を採用している。ＣＰＵ１１２の命令用アドレスバス１５０、データ用アドレスバス１５２は、マルチプレクサ１４０に入力される。マルチプレクサ１４０は、ＣＰＵ１１２からの命令／データ切り替え信号ＤＩＳ（ステータス信号の１つ）に基づいて、命令用アドレスバス１５０からのアドレスと、データ用アドレスバス１５２からのアドレスのいずれか選択して、外部アドレスバス１５４に出力する。
【０１２２】
ＣＰＵ１１２のデータ出力バス１５８は、入出力パッドセル１４８を介して外部データバス１５６に接続される。また、ＣＰＵ１１２のデータ入力バス１６０は、命令／データ切り替え部１４２、データバス１６２、入出力パッドセル１４８を介して、外部データバス１５６に接続される。
【０１２３】
ＣＰＵ１１２の命令フェッチ用バス１６４は、内部ＲＯＭ１１６に接続されると共に、命令／データ切り替え部１４２、データバス１６２、入出力パッドセル１４８を介して、外部データバス１５６に接続される。
【０１２４】
メモリ制御部２０は、第１のチップイネーブル信号ＣＥ１、第１のメモリリード信号ＲＤ１をＥＲＯＭエミュレーションメモリ３４に出力する。また、ＣＥ１、ＲＤ１とは別系統の第２のチップイネーブル信号ＣＥ２、第２のメモリリードＲＤ２をＩＲＯＭエミュレーションメモリ３２に出力する。また第３のチップイネーブル信号ＣＥ３、第３のメモリリード信号ＲＤ３を内部ＲＯＭ１１６に出力する。即ち、メモリ制御部１２０は、これらのＣＥ１、ＲＤ１、ＣＥ２、ＲＤ２、ＣＥ３、ＲＤ３を用いて、ＥＲＯＭエミュレーションメモリ３４、ＩＲＯＭエミュレーションメモリ３２、内部ＲＯＭ１１６からのリード動作等を制御することになる。
【０１２５】
モード選択端子ＭＴ、モード選択レジスタ１４４、ＯＲ回路１４６は、図１４のエミュレーション指示部１１８に相当するものである。即ち端子ＭＴがＨレベルになる、或いは、モード選択レジスタ１４４にＨレベルが記憶されると、エミュレーションモード指示信号ＥＭがＨレベルになり、エミュレーションモードのためのバス切り替え制御が行われるようになる。
【０１２６】
次に、図１５のマイクロコンピュータ２２の命令のフェッチ動作について簡単に説明する。
【０１２７】
命令フェッチの場合には、命令／データ切り替え信号ＤＩＳが命令を指示するようになり、マルチプレクサ１４０が命令用アドレスバス１５０を選択する。これにより、外部アドレスバス１５４及び内部ＲＯＭアドレスバス１５５には、命令用のアドレスが出力される。即ち、ＩＲＯＭエミュレーションメモリ３２、内部ＲＯＭ１１６には共に、命令用アドレスが入力されることになる。
【０１２８】
この時、モード選択レジスタ１４４にＬレベルが記憶され、且つ端子ＭＴもＬレベルに設定されていると、エミュレーションモードがオフになり、信号ＥＭがＬレベルになる。また命令フェッチであるため、ＣＰＵ１１２からの信号ＲＥＡＤ（ステータス信号の１つ）もアクティブになる。これにより、メモリ制御部１２０は、アドレスバス１５５からのアドレスをデコードし、内部ＲＯＭエリアのアドレスであれば、内部ＲＯＭ１１６への第３のチップイネーブル信号ＣＥ３、第３のメモリリード信号ＲＤ３をアクティブにする。これにより、内部ＲＯＭ１１６からの命令が、命令フェッチ用バス１６４を介してＣＰＵ１１２に読み出されるようになる。即ちＣＰＵ１１２は、内部ＲＯＭ１１６に記憶されている命令をフェッチして実行することになる。
【０１２９】
一方、モード選択レジスタ１４４にＨレベルが記憶される、或いは端子ＭＴがＨレベルに設定されると、エミュレーションモードがオンになり、信号ＥＭがＨレベルになる。すると、メモリ制御部１２０は、今度は、ＣＥ３、ＲＤ３ではなく、ＩＲＯＭエミュレーションメモリ３２への第２のチップイネーブル信号ＣＥ２、第２のメモリリード信号ＲＤ２をアクティブにする。また、命令フェッチであるため、信号ＤＩＳが命令を指示するようになると共に信号ＲＥＡＤがアクティブになり、命令／データ切り替え部１４２が、データ入力バス１６０ではなく、命令フェッチ用バス１６４を選択するようになる。以上により、ＩＲＯＭエミュレーションメモリ３２からの命令が、外部データバス１５６、入出力パッドセル１４８、データバス１６２、命令／データ切り替え部１４２、命令フェッチ用バス１６４を介して、ＣＰＵ１１２に読み出されるようになる。即ちＣＰＵ１１２は、内部ＲＯＭ１１６ではなくＩＲＯＭエミュレーションメモリ３２に記憶されている命令をフェッチして実行するようになる。
【０１３０】
なお、このようにＩＲＯＭエミュレーションメモリ３２の命令が読み出されている間は、内部ＲＯＭ１１６が内蔵するトライステートバッファ１１７の出力がトライステート状態になる。これにより、命令フェッチ用バス１６４でのデータの衝突が防止される。
【０１３１】
以上のように図１５のマイクロコンピュータ２２では、ＣＰＵ１１２の命令フェッチ時にエミュレーションモードがオフ（信号ＥＭがＬレベル）の場合には、通常通り、内部ＲＯＭ１１６からの命令が命令用フェッチバス１６４を介してＣＰＵ１１２にフェッチされて実行される。一方、ＣＰＵ１１２の命令フェッチ時にエミュレーションモードがオン（信号ＥＭがＨレベル）の場合には、内部ＲＯＭ１１６ではなくＩＲＯＭエミュレーションメモリ３２からの命令が外部データバス１５６を介してＣＰＵ１１２にフェッチされて実行されるようになる。
【０１３２】
従って、プログラムの完成前においてはユーザは、端子ＭＴ又はモード選択レジスタ１４４を用いてエミュレーションモードをオンにし、ＩＲＯＭエミュレーションメモリ３２に開発途中のプログラムを随時ダウンロードしながらプログラム開発を行う。そして、プログラムの開発が完了すると、ユーザは、完成後のプログラムを内部ＲＯＭ１１６に記憶させる（マスクパターンを作成する）。そして、端子ＭＴ又はモード選択レジスタ１４４を用いてエミュレーションモードをオフにする。これにより、内部ＲＯＭ１１６からの命令に基づいてＣＰＵ１１２が動作する製品チップが完成する。
【０１３３】
そして図１５のマイクロコンピュータ２２では、ＩＲＯＭエミュレーションメモリ３２に専用のアドレスバス、データバスは設けられない。従って、ＩＲＯＭエミュレーションメモリ３２からの命令（プログラム）でＣＰＵ１１２が動作する評価チップと、内部ＲＯＭ１１６からの命令でＣＰＵ１１２に動作する製品チップとが、端子数、パッドのレイアウト配置、信号線の引き回し等が異ならない同一チップとなる。このため、製品チップそのものを用いてプログラムを開発できるようになる。この結果、評価時と製品時（実動作時）とで動作環境、信号のタイミングが異なることに起因して、評価時には正常に動作していたが製品時には動作しなくなる等の問題を効果的に解決できるようになる。
【０１３４】
さて、以上のように外部アドレスバス１５４、外部データバス１５６を用いてＩＲＯＭエミュレーションメモリ３２にアクセスする手法を採用することで、製品チップと評価チップを同一チップにできる利点を得ることができる。しかしながら、その反面、この手法によると、ＩＲＯＭエミュレーションメモリ３２からの命令の読み出しが間に合わなくなるという問題が生じる。
【０１３５】
即ち、ＥＲＯＭエミュレーションメモリ３４（評価時）や外部メモリ（製品時）からの情報の読み出しについては、通常、時間的な余裕が十分にある。これに対して、ＣＰＵ１１２による命令のフェッチ及びデコードは１クロックサイクル内で完了する必要があるため、ＩＲＯＭエミュレーションメモリ３２からの命令の読み出しについては時間的な余裕がない。
【０１３６】
そこで図１５では、ＥＲＯＭエミュレーションメモリ３４用のＣＥ１、ＲＤ１とは別系統（或いは外部メモリ用のチップイネーブル信号、メモリリード信号とは別系統）のチップイネーブル信号ＣＥ２、メモリリード信号ＲＤ２をメモリ制御部１２０に出力させている。これにより、外部アドレスバス１５４、外部データバス１５６をＥＲＯＭエミュレーションメモリ３４とＩＲＯＭエミュレーションメモリ３２で共用しながらも、ＩＲＯＭエミュレーションメモリ３２からの命令のフェッチ及びデコードを、１クロックサイクル内で完了できるようになる。以上のことについて図１６の信号波形図を用いて詳細に説明する。
【０１３７】
図１６では、ＣＰＵ１１２が次のような命令を実行する。
・命令（１）　ｌｄ　　％ｒ２，０ｘ００
・命令（２）　ｌｄ　　％ｒ１，［％ｒ９］
・命令（３）　ａｄｄ　％ｒ４，％ｒ１
・命令（４）　ｓｕｂ　％ｒ５，％ｒ１
上記において、命令（１）は、ＣＰＵ１１２の汎用レジスタｒ２にデータ０ｘ００をロードするという命令である。命令（２）は、汎用レジスタｒ９に格納されているアドレスであるＥＲＯＭエミュレーションメモリ３４のアドレスからのデータを、汎用レジスタｒ１にロードする命令である。即ちＥＲＯＭエミュレーションメモリ３４からのデータを汎用レジスタｒ１にロードする命令である。命令（３）は、汎用レジスタｒ４のデータとｒ１のデータを加算する命令である。命令（４）は、汎用レジスタｒ５のデータからｒ１のデータを減算する命令である。
【０１３８】
これらの命令（１）、（２）、（３）、（４）は、図１６のＢ１に示すようにパイプライン処理により実行される。なおＢ１において、Ｆは命令のフェッチを、Ｄは命令のデコードを、Ｒはレジスタのリードを、Ａはアドレスの計算を、Ｅは命令の実行を、Ｗはレジスタへのライトを表す。
【０１３９】
図１６のＢ２に示すＢＣＬＫは、バスサイクルを決めるバスクロックであり、ここでは、ＢＣＬＫはＣＰＵ１１２の動作クロックにもなっている。
【０１４０】
図１６ではＢ３に示すように、まずＩＲＯＭエミュレーションメモリ３２からの命令の読み出しが行われ、次に、ＥＲＯＭエミュレーションメモリ３４からのデータの読み出しが行われ、次に、ＩＲＯＭエミュレーションメモリ３２からの命令の読み出しが行われる。
【０１４１】
即ち、図１６のＢ４、Ｂ５、Ｂ６に示すように、命令（１）、（２）、（３）をＩＲＯＭエミュレーションメモリ３２から読み出すためのアドレスが外部アドレスバス１５４に出力される。これらのアドレスは、ＣＰＵ１１２から命令用アドレスバス１５０、マルチプレクサ１４０を介して外部アドレスバス１５４に出力される。これにより、Ｂ７、Ｂ８、Ｂ９に示すように、各アドレスに対応する命令（命令データ）がＩＲＯＭエミュレーションメモリ３２から読み出され、外部データバス１５６に出力される。そして、これらの命令は、外部データバス１５６から入出力パッドセル１４８、データバス１６２、命令／データ切り替え部１４２、命令フェッチ用バス１６４を介して、ＣＰＵ１１２にフェッチされデコードされる。
【０１４２】
また、図１６のＢ１０では、ＥＲＯＭエミュレーションメモリ３４への読み出しアドレスが、ＣＰＵ１１２からデータ用アドレスバス１５２、マルチプレクサ１４０を介して外部アドレスバス１５４に出力される。このアドレスは、上記命令（２）により指定されるアドレス［％ｒ９］である。これにより、Ｂ１１に示すように、ＥＲＯＭエミュレーションメモリ３４からのデータが外部データバス１５６に出力され、入出力パッドセル１４８、データバス１６２、命令／データ切り替え部１４２、データ入力バス１６０を介してＣＰＵ１１２に読み出される。
【０１４３】
また、図１６のＢ１２では、命令（４）をＩＲＯＭエミュレーションメモリ３２から読み出すためのアドレスが外部アドレスバス１５４に出力される。これによりＢ１３に示すように、このアドレスに対応する命令がＩＲＯＭエミュレーションメモリ３２から外部データバス１５６に出力される。
【０１４４】
ＥＲＯＭエミュレーションメモリ３４からデータを読み出す場合には、図１６のＢ１４、Ｂ１５に示すように第１のチップイネーブル信号ＣＥ１、第１のメモリリード信号ＲＤ１をアクティブにする（Ｌレベルにする）。一方、ＩＲＯＭエミュレーションメモリ３２から命令を読み出す場合には、Ｂ１６〜Ｂ２１に示すように、第２のチップイネーブル信号ＣＥ２、第２のメモリリード信号ＲＤ２をアクティブにする。
【０１４５】
この時、Ｂ１５に示すように、ＲＤ１はＢＣＬＫの立ち下がりに同期してアクティブになる。一方、Ｂ１８〜Ｂ２１に示すように、ＲＤ２は、ＢＣＬＫの立ち上がりに同期してアクティブになる。より具体的には、ＢＣＬＫの立ち上がりから所与の遅延時間（遅延素子における遅延時間）ＴＤ経過後にアクティブになる。即ち、ＲＤ２は、ＲＤ１よりも早いタイミングでアクティブになるように制御される。
【０１４６】
このようにＲＤ２を早いタイミングアクティブにすることで、ＣＰＵ１１２による命令のフェッチ（Ｆ）及びデコード（Ｄ）を、１クロックサイクル内で完了できるようになる。
【０１４７】
即ち、ＥＲＯＭエミュレーションメモリ３４に使用するＲＤ１を用いてＩＲＯＭエミュレーションメモリ３２からの命令の読み出しを行うと、ＲＤ１はＢＣＬＫの立ち下がりに同期してアクティブになるため、ＣＰＵ１１２による命令のフェッチ及びデコードが１クロックサイクル内で完了できなくなる問題が生じる。特に、ＢＣＬＫのクロック周波数が高くなった場合には、この問題が生じる可能性は更に高まる。
【０１４８】
この場合、例えば、評価時、即ちＩＲＯＭエミュレーションメモリ３２からの命令の読み出し時においては、ＢＣＬＫのクロック周波数を低くするようにすれば、上記問題を解消できる。しかしながら、これでは、実動作時のクロック周波数とプログラム開発時のクロック周波数が異なることになってしまい、プログラム開発時には正常に動作していたプログラムが実動作時には正常に動作しなくなるという問題を招く。従って、製品チップと評価チップを同一チップにできるという利点が、実質的に失われてしまう。
【０１４９】
これに対して、図１６では、ＲＤ１と別系統のＲＤ２を用意し、Ｂ１８〜Ｂ２１に示すようにＲＤ２を早いタイミングでアクティブにしているため、ＩＲＯＭエミュレーションメモリ３２からの命令のフェッチ及びデコードを１クロックサイクル内で適正に完了できるようになる。従って、実動作時と同一のクロック周波数でプログラム開発をできるようになり、プログラム開発が終了し完成後のプログラムを内部ＲＯＭ１１６に記憶させた場合にも、問題なくプログラムが正常に動作するようになる。従って、外部アドレスバス１５４、外部データバス１５６の共用により製品チップと評価チップを同一チップにできるというマイクロコンピュータ２２の利点を、より生かせるようになる。
【０１５０】
なお、図１６のＢ２２では、ＥＲＯＭエミュレーションメモリ３４からのデータの読み出しにウェイトが挿入されているため、ＣＰＵ１１２のパイプライン処理がストールしている。即ち、外部アドレスバス１５４、外部データバス１５６には、読み出しや書き込みスピードが異なる種々のＥＲＯＭエミュレーションメモリ３４（ＲＡＭ、フラッシュメモリ等）が接続される可能性がある。従って、信号ＣＥ１、ＲＤ１がアクティブになる期間に対してはウェイトの挿入が可能になっており、読み出しや書き込みスピードが異なる種々のＥＲＯＭエミュレーションメモリ３４に対応できるようになっている。
【０１５１】
一方、信号ＣＥ２、ＲＤ２が出力されるＩＲＯＭエミュレーションメモリ３２については、上述したように１クロックサイクルで命令を読み出す必要がある。従って、ＣＥ２、ＲＤ２がアクティブになる期間に対しては、ＣＥ１、ＲＤ１とは異なり、ウェイトの挿入は行われないことになる。
【０１５２】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１５３】
例えば、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【０１５４】
また本発明では、図３に示すようにプローブ側ボードとメモリ側ボードとを分離可能な構成とすることが特に望ましいが、分離可能な構成にしないことも可能である。
【０１５５】
また、高速のシリアルインターフェースを介してデバッグツールとの間で通信されるデバッグ情報も、本実施形態で説明したものに限定されるものではない。
【０１５６】
またプローブ側ボードやメモリ側ボードに設けられるコネクタも、図５で説明したものが特に望ましいが、これに限定されるものではない。
【０１５７】
またプローブ側ボードに内部メモリ用エミュレーションメモリを設ける場合の実装手法や配線接続も本実施形態で説明したものが特に望ましいが、これに限定されるものではない。
【０１５８】
またメモリ側ボードに搭載されるカスタムチップとしてはＦＰＧＡが特に望ましいが、これに限定されるものではない。
【０１５９】
また、外部メモリ用エミュレーションメモリを制御するための第１の制御信号や、内部メモリ用エミュレーションメモリを制御するための第２の制御信号も、図１５、図１６で説明したような信号が特に望ましいが、これに限定されるものではない。
【図面の簡単な説明】
【図１】図１（Ａ）、（Ｂ）は、ＣＰＵ置き換え型ＩＣＥと、従来のオンチップデバッグ型ＩＣＥの問題点について説明するための図である。
【図２】本実施形態の基本構成について説明するための図である。
【図３】エミュレーションプローブボードをプローブ側ボードとメモリ側ボードとに分離可能にする手法について説明するための図である。
【図４】プローブ側ボードのプローブの端子の形態についてはカスタマイズ可能にすると共に、メモリ側ボードのコネクタの端子の形態を標準化する手法について説明するための図である。
【図５】フラットケーブルが接続可能なコネクタをメモリ側ボードに併設する手法について説明するための図である。
【図６】プローブ側ボードにＩＲＯＭエミュレーションメモリを設ける手法について説明するための図である。
【図７】ＩＲＯＭエミュレーションメモリの制御信号を伝達する接続線にジャンパを設ける手法について説明するための図である。
【図８】２つのＩＲＯＭエミュレーションメモリをサンドイッチ構造で両面実装する手法について説明するための図である。
【図９】シリアル通信されるデバッグ情報を伝達する接続線にジャンパを設ける手法について説明するための図である。
【図１０】マイクロコンピュータからの第１の信号のうち第２の信号を分離してメモリ側ボードに伝達する手法について説明するための図である。
【図１１】図１１（Ａ）、（Ｂ）は、メモリ側ボードにカスタムチップを搭載する手法について説明するための図である。
【図１２】アドレス、データをバッファを介さずにＩＲＯＭエミュレーションメモリに伝達する手法について説明するための図である。
【図１３】図１３（Ａ）、（Ｂ）は、製品チップと評価チップを別チップにする従来の手法について説明するための図である。
【図１４】マイクロコンピュータの構成例を示すブロック図である。
【図１５】マイクロコンピュータの更に詳細な構成例を示すブロック図である。
【図１６】マイクロコンピュータの動作を説明するための信号波形図である。
【符号の説明】
１０　エミュレーションプローブボード、１２　プローブ側ボード
１４　メモリ側ボード、２０　プローブ、２２　マイクロコンピュータ
２４　シリアルインターフェース、２６　コネクタ、２７　フラットケーブル
２８　コネクタ、２９　コネクタ、３０　エミュレーションメモリ
３２、３２−１、３２−２　　ＩＲＯＭエミュレーションメモリ
３４　ＥＲＯＭエミュレーションメモリ、４０　カスタムチップ（ＦＰＧＡ）
４２　コンフィグＲＯＭ、４４　インターフェース、４６　インターフェース
５０　ターゲットシステム、５２　ソケット、５４　ＩＣＥ本体
５６　ホストシステム、６０〜６３　接続線、６４〜６７　ジャンパ
６８、６９　バッファ、７０〜８１　接続線、８２〜８７　バッファ
８８〜９３　接続線、９４〜９９　ジャンパ、１００　第１の信号
１０２　第２の信号、１０４　ＡＳＩＣマイクロコンピュータ
１０５　マイクロコンピュータの回路、１０６　カスタムチップの回路
１０８、１０８　バッファ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an emulation probe board (substrate) for supporting development of a target system, and a debugging system using the same.
[0002]
BACKGROUND ART AND PROBLEMS TO BE SOLVED BY THE INVENTION
2. Description of the Related Art In recent years, there has been an increasing demand for microcomputers that are incorporated in electronic devices such as home game machines, car navigation systems, printers, portable information terminals, and mobile phones to realize advanced information processing. Such a built-in microcomputer is usually mounted on a user board called a target system. A development support tool called ICE (In-Circuit Emulator) is widely used to support the development of the target system.
[0003]
Conventionally, as such an ICE, an ICE called a CPU replacement type as shown in FIG.
[0004]
In this CPU replacement type ICE, the microcomputer 302 is removed from the socket of the target system 300 at the time of evaluation (debugging). Next, a probe 306 provided at the tip of a flat cable 308 extending from the ICE body (debug tool) 304 is connected to the socket. Then, the operation of the detached microcomputer 302 is emulated by the ICE main body 304. Also, the ICE main unit 304 performs various processes necessary for debugging.
[0005]
However, the CPU replacement type ICE has a drawback that emulation at a high clock frequency is difficult due to the existence of the flat cable 308 (for example, the limit is about 33 MHZ). For this reason, the system operating environment (signal timing) differs between an evaluation in which the probe 306 is connected to the target system 300 to perform emulation and a product in which the microcomputer 302 is mounted on the target system 300 and operated (actual operation). , Load conditions) will change. Therefore, there arises a problem that the target system 300 that has been operating at the time of evaluation stops operating at the time of production.
[0006]
Further, this CPU replacement type ICE has a problem that if the microcomputer 302 is different, even if it is a derivative, the ICE body 304 must be newly designed.
[0007]
On the other hand, an ICE called an on-chip debug type has been spotlighted in recent years to solve such a disadvantage of the CPU replacement type ICE.
[0008]
In the on-chip debug type ICE, an on-chip debug circuit 318 is built in a microcomputer 314 as shown in FIG. Then, using this on-chip debug circuit 318, debug information (CPU status information, program counter information, etc.) is serially communicated with the ICE body 324 at high speed.
[0009]
According to the on-chip debug type ICE, evaluation (debugging) of the target system 312 can be performed with the microcomputer 314 mounted on the target system 312. Therefore, it is possible to make the operating environment of the target system 312 the same at the time of evaluation and at the time of product, and it is possible to eliminate the drawback of the CPU replacement type ICE.
[0010]
However, it has been found that the conventional on-chip debug ICE has the following problems regarding the emulation memory 320.
[0011]
The emulation memory 320 is a memory required when evaluating the target system 312 (program debugging) as a substitute memory for the internal ROM 316 and the external ROM 322 from which a program cannot be downloaded as appropriate. That is, at the time of evaluation, the user develops a program while downloading the program under development to the emulation memory 320 including a RAM or the like as needed. When the program is completed, the completed program and data used for the program are stored in the internal ROM 316 or the external ROM 322 composed of a mask ROM or the like. Thus, the target system 312 for the product is completed.
[0012]
Therefore, the emulation memory 320 is required when the target system 312 is evaluated. However, the emulation memory 320 is unnecessary when a product is used because programs and data stored in the internal ROM 316 and the external ROM 322 are used.
[0013]
However, in the conventional on-chip debug type ICE, the emulation memory 320 is mounted on the target system 312 instead of the ICE main body 324 as shown in FIG. In the on-chip debug type ICE, since serial communication is performed between the target system 312 and the ICE main body 324, addresses and data of the emulation memory cannot be communicated, and the emulation memory 320 cannot be built in the ICE main body 324. is there.
[0014]
When the emulation memory 320 is mounted on the target system 312 as described above, the following problems occur.
(1) It is necessary for the user to mount the emulation memory in the target system, design a control circuit for the emulation memory, and the like, thereby increasing the user's labor. This causes a problem such as a prolonged development period of the target system. In particular, when the debugging method is changed and the access method to the emulation memory is changed, the wiring pattern of the target system must be changed, further increasing the burden on the user.
(2) An emulation memory, which should be unnecessary, must be mounted on a target system for a product, which leads to an increase in cost of the target system.
(3) In order to avoid the problem (2), the user designs a target system for a product that does not have an emulation memory, separately from an evaluation target system that has an emulation memory. There is a need. However, this causes problems such as a longer development period of the target system and an increase in product cost. In addition, since the target system for evaluation and the target system for product are designed separately, the target system for product does not operate normally even though the target system for evaluation operates normally. And other problems also occur.
[0015]
The present invention has been made in view of the above technical problems, and an object of the present invention is to use an on-chip debugging method and eliminate the need for emulation memory to be mounted on a target system. An object of the present invention is to provide an emulation probe board which can improve the convenience of the above and a debugging system using the same.
[0016]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides an emulation probe board for supporting development of a target system in which a microcomputer having an on-chip debug circuit is incorporated, wherein the target is a mounting means for mounting the microcomputer. A probe for connecting to a first mounting means of the system, a second mounting means for mounting the microcomputer, and a connection between the microcomputer mounted on the second mounting means and the outside, A first interface for serially communicating debug information for the on-chip debug circuit; and a third mounting means for mounting an emulation memory for emulating a memory used in the target system. It is characterized by the following.
[0017]
According to the present invention, at the time of evaluation (debugging) of the target system or the like, the probe is connected to the first mounting means (for example, a socket) of the target system. Thus, the target system can be operated using the microcomputer mounted on the emulation probe board. At this time, the debug information used for the on-chip debug circuit built in the microcomputer is serially communicated with the outside (for example, the ICE main unit, the host system) using the first interface. Therefore, the evaluation (debugging) work by the on-chip debugging method can be performed in a state where it can be considered that the microcomputer is substantially mounted on the target system.
[0018]
According to the present invention, the emulation memory is mounted on the emulation probe board, and it is not necessary to mount the emulation memory on the target system. Therefore, the burden on the user can be reduced, and the need to prepare a target system for evaluation separately from the target system for products can be eliminated. As a result, the development period of the target system can be shortened, the cost can be reduced, the reliability can be improved, and the like.
[0019]
The present invention also provides a probe-side board provided with at least the probe, the second mounting means for mounting the microcomputer, a first connector, and the third board for mounting the emulation memory. And a memory-side board provided with at least one second connector connected to the first connector. By doing so, even when the model of the microcomputer is changed, only the probe-side board can be changed and the same board can be used as the memory-side board. The first interface for communicating debug information is desirably provided on a probe-side board on which a microcomputer is mounted in order to realize high-speed communication.
[0020]
Further, the present invention is characterized in that the form of the terminals of the probe on the probe-side board can be customized, and the form of the terminals of the second connector on the memory-side board is standardized. In this way, even if the model of the microcomputer is changed and the form of the probe terminals (number of terminals, terminal arrangement, signals assigned to each terminal, etc.) is changed, the same memory-side board is used. it can. Therefore, the development period of the emulation probe board can be shortened and the cost can be reduced.
[0021]
The present invention also provides a third connector for directly connecting to the first connector of the probe-side board, and a fourth connector for connecting to the first connector of the probe-side board via a cable. A connector is provided on the memory-side board as the second connector. In this way, the emulation probe board can be easily connected to a target system that is difficult to connect to the emulation probe board because there is no space.
[0022]
Further, according to the present invention, the emulation memory includes an emulation memory for an internal memory for emulating an internal memory of the microcomputer, and an emulation memory for an external memory for emulating an external memory of the microcomputer. Fourth mounting means for mounting a memory emulation memory is provided on the probe-side board. This makes it possible to speed up access to the internal memory emulation memory by the microcomputer. Thus, for example, when an instruction (program) is stored in the internal memory emulation memory, the microcomputer can complete the fetch and decode of the instruction within one clock cycle. As a result, the microcomputer can be operated at the same high clock frequency as in the product, and the target system can be evaluated.
[0023]
The present invention also provides a first connection line connecting the microcomputer and the emulation memory for the internal memory and transmitting a control signal for controlling the emulation memory for the internal memory; A second connection line for connecting to the first connector and transmitting the control signal is provided, and first disconnection means for disconnecting the connection by the second connection line is provided. And With this configuration, the parasitic capacitance of the first connection line can be reduced, and the speed of access to the internal memory emulation memory by the microcomputer can be further increased.
[0024]
Further, in the present invention, the emulation memory for an internal memory includes first and second emulation memories for an internal memory, and fifth mounting means for mounting the first emulation memory for an internal memory may include a probe board. And a sixth mounting means for mounting the second internal memory emulation memory is provided on the second surface of the probe-side board. With this configuration, the wiring pattern length between the microcomputer and the first internal memory emulation memory and the wiring pattern length between the microcomputer and the second internal memory emulation memory are made the same or almost the same. Becomes possible. This allows the internal memory emulation memory to operate properly even during high-speed access to the internal memory emulation memory.
[0025]
Further, the present invention provides a third connection line connecting the microcomputer and the first interface and transmitting the debug information, and a fourth connection line connecting the third connection line and the probe. A connection line and a second disconnecting unit for disconnecting the connection by the fourth connection line are provided. By doing so, the parasitic capacitance parasitic on the third connection line can be reduced, and high-speed serial communication of debug information via the first interface can be realized.
[0026]
Further, according to the present invention, a second signal including a signal necessary for the operation of the emulation memory among the first signals from the microcomputer is transmitted between the microcomputer and the emulation memory. . This makes it possible to standardize the form of the second signal (the number of signals, the type of signal, etc.). When the emulation probe board is separated into the probe side board and the memory side board, the second signal is transmitted to the probe side board via the first connector of the probe side board and the second connector of the memory side board. (Microcomputer) and the memory side board (emulation memory).
[0027]
Further, the present invention is characterized in that a seventh mounting means is provided for mounting a custom chip operable by the second signal. This makes it possible to operate the custom chip under the control of the microcomputer using the second signal. Then, after the evaluation of the custom chip, the user can design the ASIC microcomputer by integrating the circuit of the custom chip and the circuit of the microcomputer into one chip.
[0028]
Further, in the present invention, at least one of a second interface serving as an interface between the custom chip and the outside and a third interface serving as an interface between the custom chip and the target system are provided. Features. By doing so, it becomes possible to download data of a circuit constituting the custom chip, operate the target system or a device mounted on the target system using input / output signals from the custom chip, and so on. Convenience can be improved.
[0029]
Further, according to the present invention, the emulation memory includes an emulation memory for an internal memory for emulating an internal memory of the microcomputer, and an emulation memory for an external memory for emulating an external memory of the microcomputer. The second signal is transmitted between the computer and the emulation memory for external memory via a given buffer, and the second signal is transmitted between the microcomputer and the emulation memory for internal memory without passing through the buffer. It is characterized by being transmitted. This makes it possible to speed up access to the internal memory emulation memory by the microcomputer.
[0030]
Further, according to the present invention, the emulation memory includes an emulation memory for an internal memory for emulating an internal memory of the microcomputer, and an emulation memory for an external memory for emulating an external memory of the microcomputer. A second control signal of a different system from the first control signal for controlling the memory emulation memory is provided to the internal memory emulation memory. This makes it possible to control the internal memory emulation memory with a second control signal of a different system from the first control signal for controlling the external memory emulation memory. This makes it possible to realize proper access to the emulation memory for the internal memory.
[0031]
Further, the present invention is characterized in that the second memory read signal included in the second control signal becomes active earlier than the first memory read signal included in the first control signal. This makes it possible to easily cope with such a restriction, for example, when there is a restriction that the microcomputer must fetch and decode the instruction stored in the internal memory emulation memory in one clock cycle. Become like
[0032]
Further, the debugging system according to the present invention includes any one of the above-described emulation probe boards, the microcomputer mounted on the emulation probe board, the emulation memory mounted on the emulation probe board, and the first interface. And a debug tool through which debug information is communicated.
[0033]
ADVANTAGE OF THE INVENTION According to this invention, while improving the user's convenience, it becomes possible to provide the user with the debugging system which can shorten the development period of a target system and can reduce cost.
[0034]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.
[0035]
1. Basic configuration
FIG. 2 shows a basic configuration of an emulation probe board (emulation POD (Probe Of Device)) of the present embodiment, and an overall configuration of a debugging system using the emulation probe board.
[0036]
The emulation probe board 10 is provided with a probe 20, a high-speed serial interface (I / F) 24, and a microcomputer 22 and an emulation memory 30. That is, a means for mounting the microcomputer 22 and the emulation memory 30 (a means realized by, but not limited to, a socket, a terminal (pin) hole, a wiring drawn from the terminal, or the like) is provided.
[0037]
Here, the probe 20 is for connecting to the socket 52 of the target system 50. The socket (mounting means in a broad sense) 52 is for mounting the microcomputer 22 when the target system 50 is manufactured. That is, the probe 20 of the emulation probe board 10 is connected to the socket 52 when the target system 50 is evaluated, and the microcomputer 22 is mounted on the socket 52 when the target system 50 is a product.
[0038]
The microcomputer 22 includes a CPU and its peripheral circuits. In the present embodiment, the microcomputer 22 includes an on-chip debug circuit. Thereby, an on-chip debug type ICE can be realized.
[0039]
The emulation memory 30 emulates (replaces) an internal ROM (an internal memory in a broad sense) or an external ROM (an external memory in a broad sense) used in the target system 50. As the emulation memory 30, a high-speed RAM, a normal RAM, a flash memory, or the like can be used.
[0040]
The serial interface (I / F) 24 is used for high-speed serial communication of debug information for the on-chip debug circuit built in the microcomputer 22 between the microcomputer 22 and the ICE main body 54 (a debugging tool in a broad sense). (High-speed serial communication interface). As such an interface, an interface based on the so-called JTAG or BDM (Background Debug Model) standard may be adopted, or a unique interface similar to JTAG or BDM may be adopted.
[0041]
As shown in FIG. 2, according to the present embodiment, unlike the conventional example of FIG. 1B, it is not necessary to mount an emulation memory in the target system. Therefore, the user does not have to take the trouble of mounting the emulation memory in the target system and designing the control circuit of the emulation memory. Further, even if the debugging method is changed, it is not necessary to change the design of the target system. In addition, there is no need to mount an emulation memory, which should not be necessary, in a target system for a product. Further, it is not necessary to separately design a target system for evaluation and a target system for products. Therefore, according to the present embodiment, the development period of the target system can be reduced, the cost can be reduced, and the convenience for the user can be improved.
[0042]
Moreover, according to the present embodiment, the microcomputer 22 and the emulation memory 30 are collectively mounted not on the ICE main body 54 but on the small-area emulation probe board 10 on which the probe 20 is provided. Therefore, the wiring pattern length between the probe 20 and the microcomputer 22, the wiring pattern length between the probe 20 and the emulation memory 30, and the wiring pattern length between the microcomputer 22 and the emulation memory 30 can be sufficiently reduced. Therefore, even if the microcomputer 22 is operated at a high clock frequency, the target system 50 operates normally without any problem. As a result, the operating environment at the time of evaluation and the operating environment at the time of a product (at the time of actual operation) can be made the same, and the reliability of the debug system 50 can be improved.
[0043]
When the emulation memory 30 is used for emulating the internal ROM, the microcomputer 22 must fetch and decode an instruction from the emulation memory 30 within one clock cycle. According to the present embodiment, since the wiring pattern length between the microcomputer 22 and the emulation memory 30 can be sufficiently reduced, the microcomputer 22 can access the emulation memory 30 at high speed. Therefore, the instruction fetch and decode can be completed within one clock cycle, and emulation of the internal ROM can be properly realized.
[0044]
Further, according to the present embodiment, the serial interface 24 for communicating debug information is provided on the emulation probe board 10. Therefore, an efficient debugging operation can be realized by effectively using the on-chip debug circuit built in the microcomputer 22.
[0045]
That is, in the CPU replacement type ICE shown in FIG. 1A, although emulation memory is not required to be mounted on the target system, efficient debugging using an on-chip debug circuit cannot be realized.
[0046]
On the other hand, in the conventional on-chip debug type ICE shown in FIG. 1B, although an efficient debugging operation using an on-chip debug circuit can be realized, emulation memory needs to be mounted on a target system, and the user needs to carry out emulation memory. Impairs convenience.
[0047]
On the other hand, according to the present embodiment, it is not necessary to mount an emulation memory in the target system, although efficient debugging using an on-chip debug circuit can be realized. ) And (B) have unique effects that cannot be realized.
[0048]
2. Separation into probe side board and memory side board
As shown in FIG. 3, it is desirable that the emulation probe board 10 be separable into a probe board 12 and a memory board 14.
[0049]
Here, a probe 20, a microcomputer 22, a serial interface 24, and a connector 26 are provided on the probe side board 12. On the other hand, a connector 28 and an emulation memory 30 are provided on the memory-side board 14. Then, by directly connecting the connectors 26 and 28, a signal is transmitted between the probe-side board 12 and the memory-side board 14.
[0050]
In FIG. 3, the emulation memory 30 includes an IROM emulation memory 32 (an internal memory emulation memory) and an EROM emulation memory 34 (an external memory emulation memory). The IROM emulation memory 32 is a memory for emulating an internal ROM (in a broad sense, an internal memory) of the microcomputer. As such a memory, a high-speed SRAM or the like can be used. The EROM emulation memory 34 is a memory for emulating an external ROM (external memory in a broad sense) of the microcomputer. Examples of such a memory include a standard-speed RAM (SRAM, DRAM), a flash memory, and the like. Can be used.
[0051]
As shown in FIG. 3, the following advantages can be obtained by separating the emulation probe board 10 into the probe-side board 12 and the memory-side board 14.
[0052]
That is, in general, the form of the terminals (pins) of the microcomputer 22 (the number of terminals, the arrangement of the terminals, the signals assigned to each terminal, etc.) is various and various. For this reason, the form of the terminal of the probe 20 also becomes various. Therefore, when the model of the microcomputer 22 used in the target system is changed, a different model of the emulation probe board must be provided accordingly.
[0053]
In this case, if the emulation probe board 10 can be separated into the probe-side board 12 and the memory-side board 14, as shown in FIG. 4, the form of the terminal of the probe 20 of the probe-side board 12 can be customized. At the same time, the terminal form of the connector 28 (connector 26) of the memory-side board 14 can be standardized. Therefore, even if the type of the microcomputer 22 to be used is changed and the form of the terminal of the probe 20 is changed, the same (or almost the same) memory board 14 can be used. Therefore, even if the type of the microcomputer 22 is changed, only the probe-side board 12 needs to be newly created, and the memory-side board 14 does not need to be newly created. As a result, the cost of the emulation probe board can be reduced, and the design work can be made more efficient.
[0054]
3. Attached flat cable connector
Since the microcomputer and the emulation memory are mounted on the emulation probe board of the present embodiment, the board area is larger than that of a normal probe (probe board) in ICE. Therefore, depending on the type of the target system, it may be difficult to connect the emulation probe board.
[0055]
Therefore, in order to solve such a problem, it is desirable to provide a connector 29 for the flat cable 27 on the memory-side board 14 in addition to the connector 28 for the direct connection, as shown in FIG. That is, the connector 29 connected to the connector 26 via the flat cable 27 is provided on the memory-side board 14.
[0056]
By doing so, the emulation probe board can be easily connected even to a target system in which it is difficult to connect the emulation probe board due to lack of space or the like, and user convenience can be improved. .
[0057]
In the present embodiment, the probe-side board 12 and the memory-side board 14 can be directly connected by using the connector 28. Therefore, it is possible to meet the demand of the user who does not want the signal delay by the flat cable 27. As described above, by using the method of FIG. 5, it is possible to meet the demands of a wide range of users.
[0058]
4. Equipped with IROM emulation memory on probe side board
As described above, as the emulation memory, an IROM emulation memory that substitutes for an internal ROM and an EROM emulation memory that substitutes for an external ROM can be considered. Since the IROM emulation memory must complete the fetch and decode of the instruction read from the IROM emulation memory within one clock cycle, it is desired that access to the IROM emulation be faster. In particular, if the clock frequency of the microcomputer is high, this demand becomes even stronger.
[0059]
In order to meet such a demand, the IROM emulation memory 32 may be provided on the probe side board 12 as shown in FIG. That is, means for mounting the IROM emulation memory 32 is provided on the probe-side board 12.
[0060]
By doing so, the wiring pattern length between the microcomputer 22 and the IROM emulation memory 32 can be shortened, and the speed of access to the IROM emulation memory 32 by the microcomputer 22 can be increased. That is, memory access can be remarkably speeded up as compared with the case where the IROM emulation memory 32 is provided on the memory side board 14. Thus, the microcomputer 22 can easily complete the instruction fetch and decode within one clock cycle. As a result, even at the time of evaluation, the microcomputer 22 can be operated at the same high clock frequency as that at the time of the product, and the operating environment at the time of evaluation and the operating environment at the time of product can be made the same. .
[0061]
By the way, in order to further speed up access to the IROM emulation memory 32, it is more desirable to employ the following two methods.
[0062]
For example, in FIG. 7, connection lines 60 and 61 are connection lines between the microcomputer 22 and the IROM emulation memory 32, and control signals CE2 and RD2 are transmitted to the IROM emulation memory 32 by these connection lines 60 and 61. You. Here, CE2 and RD2 are a chip enable signal and a memory read signal for the IROM emulation memory 32, respectively, and these are both signals for controlling the IROM emulation memory 32.
[0063]
The connection lines 62 and 63 are connection lines between the connection lines 60 and 61 and the connector 26, and control signals CE2 and RD2 are transmitted to the memory-side board through the connector 26 by these connection lines 62 and 63. Is done. That is, in the present embodiment, as described with reference to FIG. 4, the form of the terminals of the connectors 26 and 28 (number of terminals, terminal arrangement, signals assigned to each terminal, etc.) is standardized. Therefore, even when the IROM emulation memory 32 is mounted on the probe-side board and not mounted on the memory-side board, the connection lines 62 and 63 exist. This is because, when the IROM emulation memory 32 is provided on the memory side board, the connection lines 62 and 63 are required to operate the IROM emulation memory 32.
[0064]
Now, in order to realize high-speed access to the IROM emulation memory 32, it is necessary to reduce the signal delay of the control signals CE2 and RD2. The signal delay of CE2 and RD2 is determined by the capabilities of buffers 68 and 69 in microcomputer 22 that output CE2 and RD2, and the parasitic capacitance of the output terminals of buffers 68 and 69.
[0065]
However, when the connection lines 60 and 61 are connected to the connection lines 62 and 63, not only the parasitic capacitance of the connection lines 60 and 61 but also the parasitic capacitance of the connection lines 62 and 63 are added to the output terminals of the buffers 68 and 69. Therefore, the parasitic capacitance of the output terminals of the buffers 68 and 69 increases. In particular, since the connection lines 62 and 63 are connected to the memory-side board via the connector 26, the parasitic capacitance of the connection lines 62 and 63 is very large.
[0066]
Accordingly, in FIG. 7, jumpers 64 and 65 (cutting means) are provided between the connection lines 60 and 61 and the connection lines 62 and 63. When the IROM emulation memory 32 is provided on the probe-side board, the jumpers 64 and 65 are turned off. On the other hand, when the IROM emulation memory 32 is provided on the memory-side board, the jumpers 64 and 65 are made conductive.
[0067]
In this way, when the IROM emulation memory 32 is provided on the probe-side board, the connection lines 60 and 61 and the connection lines 62 and 63 are disconnected, so that the parasitic capacitance of the output terminals of the buffers 68 and 69 is reduced. Is only the parasitic capacitance of the connection lines 60 and 61. Therefore, the signal delay of the control signals CE2 and RD2 can be minimized, and high-speed access to the IROM emulation memory 32 can be realized.
[0068]
On the other hand, when the IROM emulation memory 32 is provided on the memory-side board, the connection lines 60 and 61 are connected to the connection lines 62 and 63, and the control signals CE2 and RD2 are transmitted to the IROM emulation memory 32 of the memory-side board. Can be transmitted properly. This means that the connectors 26 and 28 can be standardized regardless of whether the IROM emulation memory 32 is provided on the probe side board or the memory side board.
[0069]
When the jumpers 64 and 65 are cut off, the jumpers 66 and 67 are turned on. By doing so, the connection lines 62 and 63 can be pulled up to the H level, and malfunction of the memory on the memory-side board can be prevented.
[0070]
In FIG. 8, the IROM emulation memory 32 is divided into an IROM emulation memory 32-1 for lower 8 bits (D0 to D7) and an IROM emulation memory 32-2 for upper 8 bits (D8 to D15). . In order to realize high-speed access, it is necessary to employ a high-speed SRAM as the IROM emulation memory 32, since most of the high-speed SRAM are 8-bit products.
[0071]
In FIG. 8, the IROM emulation memory 32-1 is mounted on, for example, the front surface of the probe-side board 12, and the IROM emulation memory 32-2 is on the back surface (substantially the same as the place where the IROM emulation memory 32-1 is provided). On the back of the place). That is, mounting means for the IROM emulation memory 32-1 is provided on the front surface of the probe-side board 12, and mounting means for the IROM emulation memory 32-2 is provided on the back surface.
[0072]
That is, the SRAMs constituting the IROM emulation memories 32-1 and 32-2 are very fast, and their access time is about 6 nsec. Accordingly, if the wiring pattern length between the microcomputer 22 and the IROM emulation memory 32-1 is different from the wiring pattern length between the microcomputer 22 and the IROM emulation memory 32-2, and the parasitic capacitances parasitic on these wiring patterns are different from each other. Therefore, a difference may occur in signal delay, and the IROM emulation memories 32-1 and 32-2 may malfunction.
[0073]
In FIG. 8, the IROM emulation memories 32-1 and 32-2 are mounted on both sides in a sandwich structure, and the wiring pattern length between the microcomputer 22 and the IROM emulation memory 32-1 and the microcomputer 22, the IROM emulation memory 32-2 The length of the wiring pattern between them is the same (or almost the same). As a result, the parasitic capacitances of these wiring patterns can be made the same or almost the same, and even if high-speed SRAMs are used as the IROM emulation memories 32-1 and 32-2, malfunctions can be prevented.
[0074]
5. High-speed serial interface
As shown in FIG. 9, in the present embodiment, signals (information) such as DST2, DST1, DST0, DPCO, DSIO, and DCLK are serially communicated with the ICE body (or a host system) via the serial interface 24. Have been.
[0075]
Here, DST2 to DST0 are 3-bit signals for notifying the status of the instruction execution of the CPU 22. The DPCO is a signal indicating a PC (program counter) value at a branch destination. The DSIO is a signal for transmitting various instructions to be executed for debugging from the ICE main unit to the microcomputer 22 and transmitting a response of the microcomputer 22 from the microcomputer 22 to the ICE main unit. DCLK is a clock signal for a debug mode.
[0076]
Now, when the microcomputer 22 is mounted on the emulation probe board, as shown in FIG. 9, DST2 to DCLK between the microcomputer 22 and the ICE main body via the connection lines 70 to 75 and the serial interface 24. Is communicated.
[0077]
Also, it is desired that DST2 to DCLK can be communicated with the ICE main unit even when the microcomputer 22 is mounted on the target system. Therefore, as shown in FIG. 9, it is desirable to provide a serial interface 25 for communicating DST2 to DCLK with the ICE main body also on the target system side. Therefore, in this case, the connection lines 76 to 81 for connecting the microcomputer 22 and the serial interface 25 are provided also on the target system side. As a result, the connection lines 70 to 75 on the emulation probe board side are connected to the connection lines 76 to 81 via the connection lines 88 to 93 and the probe 20.
[0078]
By the way, in order to realize an appropriate debug environment even when the clock frequency of the microcomputer 22 is high, it is desired to further speed up communication of DST2 to DCLK. For this purpose, it is necessary to minimize the signal delay on the connection lines 70 to 75. The signal delay is determined by the capacity of the buffers 82 to 87 for outputting DST2 to DCLK and the parasitic capacitance of the connection lines 70 to 75.
[0079]
However, in FIG. 9, since the connection lines 70 to 75 and the connection lines 76 to 81 are connected, the parasitic capacitance of the connection lines 76 to 81 is added to the parasitic capacitance of the connection lines 70 to 75. turn into. For this reason, the signal delay on the connection lines 70 to 75 increases, which hinders speeding up the communication of DST2 to DCLK.
[0080]
Therefore, in FIG. 9, jumpers 94 to 99 (cutting means) for cutting the connection at the connection lines 88 to 93 are provided.
[0081]
By doing so, the connection lines 70 to 75 and the connection lines 76 to 81 are prevented from being connected by setting the jumpers 94 to 99 to the disconnected state. As a result, the parasitic capacitance of the connection lines 76 to 81 is not added to the parasitic capacitance of the connection lines 70 to 75, and the parasitic capacitance of the output terminals of the buffers 82 to 87 can be greatly reduced. As a result, the communication speed of DST2 to DCLK can be increased, and an appropriate debugging environment can be provided even when the microcomputer 22 operates at a high clock frequency.
[0082]
6. Separation of a second signal from a first signal
In the present embodiment, as shown in FIG. 10, a second signal 102 including a signal necessary for the operation of the emulation memory 30 is separated from the first signal from the microcomputer 22, and the microcomputer 22, the emulation It is transmitted between the memories 30 (between the probe-side board 12 and the memory-side board 14).
[0083]
That is, almost all of the signals input and output from the microcomputer 22 are transmitted as the first signal 100 to and from the probe 20. This is because, at the time of evaluation, the probe 20 must be connected to the socket 52 of the target system 50 as shown in FIG. 2, and the target system 50 must be operated using the microcomputer 22 on the emulation probe board 10.
[0084]
However, the first signal 100 from the microcomputer 22 includes various signals, and the form (the number of signals and the type of signal) of the first signal differs depending on the model of the microcomputer 22. . For example, the first signal 100 includes various signals such as a signal from a timer, a signal from an input / output port, a signal from an A / D converter, and the like in addition to general signals such as an address, data, and memory control signal. Is included. If the microcomputer 22 does not have an A / D converter, for example, the first signal does not include the signal from the A / D converter. Thus, it is difficult to standardize the form of the first signal 100.
[0085]
Therefore, in the present embodiment, as shown in FIG. 10, a second signal 102 including a signal necessary for the operation of the emulation memory 30 is separated from the first signal 100, and the memory side board is connected via the connectors 26 and 28. 14. That is, the minimum signal necessary for the operation of the emulation memory 30, such as a control signal for controlling the address, data, and memory, is included in the second signal 102 and transmitted to the memory-side board 14.
[0086]
With this configuration, the form (the number of signals and the type of signal) of the second signal 102 can be made independent of the model of the microcomputer 22 and the form of the terminals of the connectors 26 and 28 can be standardized. become. Accordingly, as described with reference to FIG. 4, even if the model of the microcomputer 22 is changed, the same (or almost the same) memory board 14 can be used. As a result, even if the type of the microcomputer 22 is changed, only the probe-side board 12 needs to be newly created, and the cost of the emulation probe board can be reduced, and the design period can be shortened.
[0087]
7. Mounting custom chips
As described above, in the present embodiment, the second signal 102 including the signal necessary for the operation of the emulation memory 30 is separated from the first signal 100 and transmitted to the memory-side board 14. Such a second signal 102 includes basic signals input and output by the microcomputer 22, such as an address, data, and various control signals. Therefore, by using the second signal 102, various devices operable under the control of the microcomputer 22 can be operated in addition to the emulation memory 30.
[0088]
Therefore, in FIG. 11A, the custom chip 40 operable by the second signal 102 is mounted on the memory-side board 14. That is, means for mounting the custom chip 40 is provided on the memory-side board 14.
[0089]
That is, in recent years, what is called an ASIC microcomputer in which a microcomputer serving as a core and a circuit designed by a user himself are incorporated has been spotlighted. According to such an ASIC microcomputer, it is possible to incorporate an optimum microcomputer according to the user's application into the target system, thereby improving the commerciality of the target system, reducing the cost, and the like.
[0090]
If the user's custom chip 40 can be mounted on the memory side board 14 as shown in FIG. 11A, the user operates the custom chip 40 designed by himself under the control of the microcomputer 22 and It is possible to evaluate whether the operation is normal. Then, as shown in FIG. 11B, the user who has confirmed that the normal operation is performed custom-designs the ASIC microcomputer 104 including the circuit 105 of the microcomputer 22 and the circuit 106 of the custom chip 40, Incorporate into the user's target system.
[0091]
In FIG. 11A, since the microcomputer 22 and the custom chip 40 are connected by the second signal 102, while the microcomputer 22 and the custom chip 40 are operated in cooperation with each other, whether the operation is normal or not is determined. Can be evaluated. Therefore, the ASIC microcomputer 104 incorporating the circuit 106 of the custom chip 40 whose normal operation has been confirmed by this evaluation can be expected to operate normally even in the user's target system. As a result, the user can custom design the ASIC microcomputer 104 in a short development period, so that the development period of the target system can be shortened, the cost can be reduced, and the like.
[0092]
In addition, as the custom chip 40 mounted on the memory-side board 14, an FPGA (Field Programmable Gate Array) or the like can be adopted. When an FPGA is used as the custom chip 40, it is desirable that the configuration ROM 42 that stores data of a logic circuit to be downloaded to the FPGA (custom chip) 40 be mounted on the memory-side board 14. If such a configuration ROM 42 is mounted, the trouble of downloading the data of the logic circuit to the FPGA 40 when the power is turned on can be omitted.
[0093]
In FIG. 11A, an interface 44 between the FPGA 40 and the ICE main unit (or host system) and an interface 46 between the FPGA 40 and the target system are provided on the memory-side board 14.
[0094]
Here, the interface 44 is a high-speed serial interface conforming to JTAG or the like, and is for communicating data of a logic circuit to be downloaded to the FPGA 40. By providing such an interface 44, the user can freely rewrite the data of the logic circuit that he / she wants to test, and the user's convenience can be improved.
[0095]
The interface 46 is for transmitting input / output signals of the FPGA 40 to the target system. For example, consider a case where an LCD is provided in the target system, and the circuit of the FPGA 40 is a display control circuit of the LCD. In this case, the display control signal of the LCD is transmitted to the target system via the interface 46. By providing such an interface 46, it becomes possible to evaluate and verify the cooperation operation between the ASIC microcomputer 104 and peripheral devices when the ASIC microcomputer 104 is incorporated in the target system before the integration. Thus, the design of the ASIC microcomputer 104 can be made more efficient and the design period can be shortened.
[0096]
8. Speed up access to IROM emulation memory
As described above, the fetch and decode of the instruction from the IROM emulation memory for emulating the internal ROM of the microcomputer must be completed within one clock cycle. Therefore, there is a problem that it is necessary to speed up memory access to the IROM emulation memory.
[0097]
Therefore, in order to achieve such a problem, in FIG. 12, the address and data (second signal) are transmitted between the microcomputer 22 and the EROM emulation memory 34 via the buffers 108 and 109 while the microcomputer 22, between the IROM emulation memory 32, the address and data are transmitted directly without passing through a buffer.
[0098]
By doing so, in the signal transmission between the microcomputer 22 and the IROM emulation memory 32, the signal delay by the buffers 108 and 109 does not occur. Therefore, access to the IROM emulation memory 32 can be speeded up.
[0099]
When the microcomputer 22 is accessing the IROM emulation memory 32, the buffers 108 and 109 are turned off using the control signal CNTB. On the other hand, when the microcomputer 22 is accessing the EROM emulation memory 34, the buffers 108 and 109 are turned on using the control signal CNTB, and the operation of the IROM emulation memory 32 is suppressed using the control signal CNT2.
[0100]
The method shown in FIG. 12 can be applied to a case where the IROM emulation memory 32 is mounted on the probe-side board 12 as shown in FIG.
[0101]
9. Microcomputer configuration
In a microcomputer, usually, an evaluation chip 710 for program and system development as shown in FIG. 13B is created in addition to the product chip 700 for mass production as shown in FIG. . In the evaluation chip 710, a dedicated address bus 712 and a data bus 714 are provided in the emulation memory 716 in addition to the normal external address bus 702 and the external data bus 704 to which the external memory 706 is connected.
[0102]
However, when the dedicated address bus 712 and the data bus 714 are provided in the emulation memory 716 in this way, the number of terminals (pins) of the evaluation chip 710 becomes much larger than the number of terminals of the product chip 700. For this reason, it becomes difficult to obtain a package on which the evaluation chip 710 can be mounted, and it becomes complicated to ensure the matching of the terminals of the product chip 700 and the evaluation chip 710. In addition, there is a problem that a program that normally operates on the evaluation chip 710 does not operate on the product chip 700.
[0103]
In order to solve such a problem, the microcomputer 22 shown in FIG. 14 is devised as described below.
[0104]
14 includes a CPU (processor in a broad sense) 112, a bus control unit (BCU) 114, an internal ROM (internal memory in a broad sense) 116, an emulation instruction unit 118, and a memory control unit 120. An external bus (external bus terminal) 128 of the microcomputer 22 can be connected to an EROM emulation memory 34 (external memory in the case of a product) and an IROM emulation memory 32. Note that another external device such as a gate array may be connected to the external bus 128.
[0105]
Here, the CPU 112 performs an instruction execution process, and the CPU bus 122 of the CPU 112 is connected to the bus control unit 114. The status signal ST from the CPU 112 is also output to the bus control unit 114.
[0106]
The internal ROM 116 stores information such as programs and data, and the internal ROM bus 126 of the internal ROM 116 is connected to the bus control unit 114. At the time of evaluation, the internal ROM 116 may not be built in the microcomputer 22.
[0107]
The emulation instructing unit 118 activates the emulation instructing signal EM when the emulation mode is on, and issues an emulation instruction to the bus control unit 114. In this case, the on / off of the emulation mode may be switched by providing a mode selection terminal in the microcomputer 22 and controlling the mode selection terminal, or by providing a mode selection register in the microcomputer 22. May be switched by controlling the information stored in the.
[0108]
The memory control unit 120 outputs various control signals (chip enable signal, memory read signal, etc.) CNT1, CNT2, and CNT3 for controlling the EROM emulation memory 34, the IROM emulation memory 32, and the internal ROM 116. In particular, FIG. 14 is characterized in that control signals CNT1 and CNT2 of different systems are output to the EROM emulation memory 34 and the IROM emulation memory 32 connected to the same external bus 128.
[0109]
The bus control unit 114 controls the CPU bus 122, the internal ROM bus 126, the external bus 128, and the like. The bus control unit 114 connects the internal ROM bus 126 of the internal ROM 116 to the CPU bus 122 based on the address and the status signal ST from the CPU 112, and connects the external ROM to which the EROM emulation memory 34 and the IROM emulation memory 32 are connected. A bus control such as connecting the CPU 128 to the CPU bus 122 is performed.
[0110]
When the emulation mode (mode in which the internal ROM 116 is emulated by the IROM emulation memory 32) is instructed by the signal EM from the emulation instructing unit 118, the bus control unit 114 transmits the signal to the internal ROM 116 of the CPU 112. The access is switched to the access to the IROM emulation memory 32 via the external bus 128. That is, the CPU bus 122 is connected to the external bus 128 instead of the internal ROM bus 126, and the CPU 112 accesses the internal ROM 116 via the CPU bus 122 and the internal ROM bus 126 via the CPU bus 122 and the external bus 128. The access is switched to the access to the IROM emulation memory 32.
[0111]
By doing so, the CPU 112 operates based on the program stored in the IROM emulation memory 32 instead of the program (or data) stored in the internal ROM 116. Therefore, the user can download the program under development to the IROM emulation memory 32 at any time until the program is completed to develop the program. Then, after the development is completed, the completed program is stored in the internal ROM 116, so that a final product chip can be obtained.
[0112]
In the microcomputer 22 shown in FIG. 14, the IROM emulation memory 32 is accessed by using an external bus 128 used for accessing an external memory (see FIG. 13A) at the time of a product. Therefore, there is no need to provide a dedicated address bus 712 and data bus 714 in the emulation memory 716 as shown in FIG. Therefore, the number of terminals (pins) of the product chip and the evaluation chip can be made equal. Therefore, the product chip can be used as it is as the evaluation chip, and the cost of the product can be reduced.
[0113]
Further, according to the microcomputer 22 of FIG. 14, it is possible to save trouble such as preparing a separate package for the evaluation chip and maintaining the consistency between the product chip and the terminals of the evaluation chip.
[0114]
Further, according to the microcomputer 22 of FIG. 14, since the product chip can be used as it is as the evaluation chip, the program can be developed in the same environment and signal timing as in the actual operation. As a result, the reliability of the product chip can be improved, the development period can be shortened, and the product cost can be reduced.
[0115]
When the access to the internal ROM 116 of the CPU 112 is switched to the access to the IROM emulation memory 32, the access to the internal ROM 116 is sufficient if the access to the area of the memory space to which the internal ROM 116 is allocated. For example, consider a case where the internal ROM 116 is not built in the microcomputer 22 at the time of evaluation or the like. In this case, since the internal ROM 116 does not physically exist, even if the CPU 112 accesses the internal ROM 116, the access is limited to an access to the area of the memory space to which the internal ROM 116 is allocated.
[0116]
When the IROM emulation memory 32 is accessed using the external bus 128 as shown in FIG. 14, the following problem occurs.
[0117]
That is, the fetch and decode of the instruction (program) stored in the internal ROM 116 must be completed within one clock cycle. Therefore, in the emulation mode, the instructions in the IROM emulation memory 32 must be fetched and decoded within one clock cycle.
[0118]
However, unlike FIG. 13B, the external bus 128 is not a bus dedicated to the IROM emulation memory 32. Therefore, if it is attempted to control the IROM emulation memory 32 in exactly the same way as the external memory (at the time of production) or the EROM emulation memory 34 (at the time of evaluation), there arises a problem that fetching and decoding of instructions within one clock cycle cannot be realized. In particular, this problem becomes more serious as the clock frequency increases.
[0119]
Therefore, in FIG. 14, a control signal CNT2 of a different system from the control signal CNT1 for controlling the EROM emulation memory 34 is prepared, and the reading operation from the IROM emulation memory 32 is controlled using the CNT2. . More specifically, the signal is controlled so that the memory read signal included in CNT2 becomes active at a timing earlier than the memory read signal included in CNT1. In this way, even when the IROM emulation memory 32 is accessed using the external bus 128, the fetch and decode of the instruction can be completed within one clock cycle. This facilitates program development using the IROM emulation memory 32 at the clock frequency during actual operation.
[0120]
FIG. 15 shows a detailed configuration example of the microcomputer 22.
[0121]
Here, the CPU 112 employs a Harvard architecture bus configuration. The instruction address bus 150 and the data address bus 152 of the CPU 112 are input to the multiplexer 140. The multiplexer 140 selects one of an address from the instruction address bus 150 and an address from the data address bus 152 based on an instruction / data switching signal DIS (one of status signals) from the CPU 112, and Output to the address bus 154.
[0122]
The data output bus 158 of the CPU 112 is connected to the external data bus 156 via the input / output pad cell 148. The data input bus 160 of the CPU 112 is connected to the external data bus 156 via the command / data switching unit 142, the data bus 162, and the input / output pad cell 148.
[0123]
The instruction fetch bus 164 of the CPU 112 is connected to the internal ROM 116 and to the external data bus 156 via the instruction / data switching unit 142, the data bus 162, and the input / output pad cell 148.
[0124]
The memory control unit 20 outputs a first chip enable signal CE1 and a first memory read signal RD1 to the EROM emulation memory 34. The second chip enable signal CE2 and the second memory read RD2 of a different system from the CE1 and RD1 are output to the IROM emulation memory 32. Further, it outputs the third chip enable signal CE3 and the third memory read signal RD3 to the internal ROM 116. That is, the memory control unit 120 controls the read operation from the EROM emulation memory 34, the IROM emulation memory 32, and the internal ROM 116 by using these CE1, RD1, CE2, RD2, CE3, and RD3.
[0125]
The mode selection terminal MT, the mode selection register 144, and the OR circuit 146 correspond to the emulation instruction unit 118 in FIG. That is, when the terminal MT becomes H level or the H level is stored in the mode selection register 144, the emulation mode instruction signal EM becomes H level, and the bus switching control for the emulation mode is performed.
[0126]
Next, an instruction fetch operation of the microcomputer 22 in FIG. 15 will be briefly described.
[0127]
In the case of an instruction fetch, the instruction / data switching signal DIS indicates an instruction, and the multiplexer 140 selects the instruction address bus 150. Thus, an instruction address is output to the external address bus 154 and the internal ROM address bus 155. That is, an instruction address is input to both the IROM emulation memory 32 and the internal ROM 116.
[0128]
At this time, if the L level is stored in the mode selection register 144 and the terminal MT is also set to the L level, the emulation mode is turned off and the signal EM goes to the L level. Since the instruction is an instruction fetch, the signal READ (one of the status signals) from the CPU 112 also becomes active. Thereby, the memory control unit 120 decodes the address from the address bus 155, and if the address is in the internal ROM area, activates the third chip enable signal CE3 and the third memory read signal RD3 to the internal ROM 116. I do. Thus, the instruction from the internal ROM 116 is read out to the CPU 112 via the instruction fetch bus 164. That is, the CPU 112 fetches and executes the instruction stored in the internal ROM 116.
[0129]
On the other hand, when the H level is stored in the mode selection register 144 or the terminal MT is set to the H level, the emulation mode is turned on and the signal EM goes to the H level. Then, the memory control unit 120 activates the second chip enable signal CE2 and the second memory read signal RD2 to the IROM emulation memory 32 instead of the CE3 and RD3. In addition, since the instruction is an instruction fetch, the signal DIS indicates the instruction and the signal READ becomes active, and the instruction / data switching unit 142 selects the instruction fetch bus 164 instead of the data input bus 160. become. As described above, the instruction from the IROM emulation memory 32 is read out to the CPU 112 via the external data bus 156, the input / output pad cell 148, the data bus 162, the instruction / data switching unit 142, and the instruction fetch bus 164. That is, the CPU 112 fetches and executes instructions stored in the IROM emulation memory 32 instead of the internal ROM 116.
[0130]
While the instruction of the IROM emulation memory 32 is being read, the output of the tri-state buffer 117 incorporated in the internal ROM 116 is in the tri-state state. This prevents data collision on the instruction fetch bus 164.
[0131]
As described above, in the microcomputer 22 shown in FIG. 15, when the emulation mode is off (the signal EM is at the L level) when the CPU 112 fetches an instruction, the instruction from the internal ROM 116 is transmitted via the instruction fetch bus 164 as usual. Fetched and executed by the CPU 112. On the other hand, when the emulation mode is ON (the signal EM is at the H level) when the CPU 112 fetches an instruction, an instruction from the IROM emulation memory 32 instead of the internal ROM 116 is fetched by the CPU 112 via the external data bus 156 and executed. Become like
[0132]
Therefore, before completion of the program, the user turns on the emulation mode using the terminal MT or the mode selection register 144, and develops the program while downloading the program under development to the IROM emulation memory 32 as needed. When the development of the program is completed, the user stores the completed program in the internal ROM 116 (creates a mask pattern). Then, the emulation mode is turned off using the terminal MT or the mode selection register 144. Thus, a product chip in which the CPU 112 operates based on the instruction from the internal ROM 116 is completed.
[0133]
In the microcomputer 22 shown in FIG. 15, the IROM emulation memory 32 is not provided with a dedicated address bus and data bus. Therefore, the evaluation chip in which the CPU 112 operates according to the instruction (program) from the IROM emulation memory 32 and the product chip operating in the CPU 112 according to the instruction from the internal ROM 116 have different numbers of terminals, pad layouts, signal lines, and the like. The same chip is not different. For this reason, a program can be developed using the product chip itself. As a result, due to the difference in the operating environment and signal timing between the time of evaluation and the time of product (actual operation), it is possible to effectively solve the problem that the device normally operates at the time of evaluation but does not operate at the time of product. Be able to solve.
[0134]
By employing the method of accessing the IROM emulation memory 32 using the external address bus 154 and the external data bus 156 as described above, an advantage that the product chip and the evaluation chip can be the same chip can be obtained. However, on the other hand, according to this method, there is a problem that reading of instructions from the IROM emulation memory 32 cannot be made in time.
[0135]
That is, there is usually enough time to read information from the EROM emulation memory 34 (for evaluation) or the external memory (for product). On the other hand, since the fetch and decode of the instruction by the CPU 112 must be completed within one clock cycle, there is not enough time for reading the instruction from the IROM emulation memory 32.
[0136]
Therefore, in FIG. 15, the chip enable signal CE2 and the memory read signal RD2 of a different system from the CE1 and RD1 for the EROM emulation memory 34 (or a system different from the chip enable signal for the external memory and the memory read signal) are transmitted to the memory controller. 120. Thus, while the external address bus 154 and the external data bus 156 are shared by the EROM emulation memory 34 and the IROM emulation memory 32, the fetch and decode of the instructions from the IROM emulation memory 32 can be completed within one clock cycle. Become. The above is described in detail with reference to the signal waveform diagram of FIG.
[0137]
In FIG. 16, the CPU 112 executes the following command.
-Instruction (1) ld% r2, 0x00
-Instruction (2) ld% r1, [% r9]
-Instruction (3) add% r4,% r1
-Instruction (4) sub% r5,% r1
In the above, the instruction (1) is an instruction to load data 0x00 into the general-purpose register r2 of the CPU 112. The instruction (2) is an instruction to load data from the address of the EROM emulation memory 34, which is the address stored in the general-purpose register r9, into the general-purpose register r1. That is, the instruction is to load data from the EROM emulation memory 34 into the general-purpose register r1. The instruction (3) is an instruction for adding the data of the general-purpose register r4 and the data of r1. The instruction (4) is an instruction for subtracting the data of r1 from the data of the general-purpose register r5.
[0138]
These instructions (1), (2), (3), and (4) are executed by pipeline processing as indicated by B1 in FIG. In B1, F indicates instruction fetch, D indicates instruction decode, R indicates register read, A indicates address calculation, E indicates instruction execution, and W indicates write to register.
[0139]
BCLK indicated by B2 in FIG. 16 is a bus clock that determines a bus cycle. Here, BCLK is also an operation clock of the CPU 112.
[0140]
In FIG. 16, as indicated by B3, an instruction is first read from the IROM emulation memory 32, then data is read from the EROM emulation memory 34, and then an instruction is read from the IROM emulation memory 32. Reading is performed.
[0141]
That is, as shown by B4, B5, and B6 in FIG. 16, an address for reading the instructions (1), (2), and (3) from the IROM emulation memory 32 is output to the external address bus 154. These addresses are output from the CPU 112 to the external address bus 154 via the instruction address bus 150 and the multiplexer 140. As a result, as shown in B7, B8, and B9, an instruction (instruction data) corresponding to each address is read from the IROM emulation memory 32 and output to the external data bus 156. These instructions are fetched and decoded by the CPU 112 from the external data bus 156 via the input / output pad cell 148, the data bus 162, the instruction / data switching unit 142, and the instruction fetch bus 164.
[0142]
In B10 in FIG. 16, the read address to the EROM emulation memory 34 is output from the CPU 112 to the external address bus 154 via the data address bus 152 and the multiplexer 140. This address is the address [% r9] specified by the instruction (2). As a result, as shown in B11, the data from the EROM emulation memory 34 is output to the external data bus 156 and sent to the CPU 112 via the input / output pad cell 148, the data bus 162, the command / data switching unit 142, and the data input bus 160. Is read.
[0143]
At B12 in FIG. 16, an address for reading the instruction (4) from the IROM emulation memory 32 is output to the external address bus 154. As a result, the instruction corresponding to this address is output from the IROM emulation memory 32 to the external data bus 156, as indicated by B13.
[0144]
When reading data from the EROM emulation memory 34, the first chip enable signal CE1 and the first memory read signal RD1 are activated (set to L level) as shown by B14 and B15 in FIG. On the other hand, when reading an instruction from the IROM emulation memory 32, the second chip enable signal CE2 and the second memory read signal RD2 are activated as indicated by B16 to B21.
[0145]
At this time, as shown in B15, RD1 becomes active in synchronization with the fall of BCLK. On the other hand, as shown in B18 to B21, RD2 becomes active in synchronization with the rise of BCLK. More specifically, it becomes active after a lapse of a given delay time (delay time in the delay element) TD from the rise of BCLK. That is, RD2 is controlled to become active earlier than RD1.
[0146]
By making RD2 active earlier in this way, the fetch (F) and decode (D) of the instruction by the CPU 112 can be completed within one clock cycle.
[0147]
That is, when an instruction is read from the IROM emulation memory 32 using the RD1 used for the EROM emulation memory 34, the RD1 becomes active in synchronization with the falling edge of BCLK. A problem arises in that it cannot be completed within a clock cycle. In particular, when the clock frequency of BCLK increases, the possibility that this problem will occur further increases.
[0148]
In this case, for example, at the time of evaluation, that is, at the time of reading an instruction from the IROM emulation memory 32, the above problem can be solved by lowering the clock frequency of BCLK. However, this causes a difference between the clock frequency at the time of actual operation and the clock frequency at the time of program development, and causes a problem that a program that normally operates at the time of program development does not operate normally at the time of actual operation. Therefore, the advantage that the product chip and the evaluation chip can be the same chip is substantially lost.
[0149]
On the other hand, in FIG. 16, since RD2 of a different system from RD1 is prepared and RD2 is activated at an early timing as shown in B18 to B21, fetching and decoding of an instruction from the IROM emulation memory 32 is performed by one. It can be completed properly within a clock cycle. Therefore, the program can be developed at the same clock frequency as that in the actual operation. Even when the program development is completed and the completed program is stored in the internal ROM 116, the program can operate normally without any problem. . Therefore, the advantage of the microcomputer 22 that the product chip and the evaluation chip can be made the same chip by sharing the external address bus 154 and the external data bus 156 can be further utilized.
[0150]
At B22 in FIG. 16, since a wait is inserted in reading data from the EROM emulation memory 34, the pipeline processing of the CPU 112 is stalled. That is, the external address bus 154 and the external data bus 156 may be connected to various EROM emulation memories 34 (RAM, flash memory, etc.) having different reading and writing speeds. Therefore, it is possible to insert a wait into the period in which the signals CE1 and RD1 are active, and it is possible to cope with various EROM emulation memories 34 having different reading and writing speeds.
[0151]
On the other hand, for the IROM emulation memory 32 to which the signals CE2 and RD2 are output, it is necessary to read the instruction in one clock cycle as described above. Therefore, unlike CE1 and RD1, no wait is inserted during the period when CE2 and RD2 are active.
[0152]
The present invention is not limited to the present embodiment, and various modifications can be made within the scope of the present invention.
[0153]
For example, in the invention according to the dependent claims, a part of the constituent elements of the dependent claim may be omitted. In addition, a main part of the invention according to one independent claim of the present invention can be made dependent on another independent claim.
[0154]
In the present invention, it is particularly preferable that the probe-side board and the memory-side board are configured to be separable as shown in FIG. 3, but it is also possible that the probe-side board and the memory-side board are not separable.
[0155]
Further, the debug information communicated with the debug tool via the high-speed serial interface is not limited to the information described in the present embodiment.
[0156]
Also, the connectors provided on the probe-side board and the memory-side board are particularly preferably those described with reference to FIG. 5, but are not limited thereto.
[0157]
The mounting method and wiring connection in the case where the emulation memory for the internal memory is provided on the probe side board are particularly desirable as described in the present embodiment, but are not limited thereto.
[0158]
As a custom chip mounted on the memory-side board, an FPGA is particularly desirable, but is not limited to this.
[0159]
Also, as the first control signal for controlling the emulation memory for the external memory and the second control signal for controlling the emulation memory for the internal memory, the signals described with reference to FIGS. 15 and 16 are particularly desirable. However, the present invention is not limited to this.
[Brief description of the drawings]
FIGS. 1A and 1B are diagrams for explaining problems of a CPU replacement type ICE and a conventional on-chip debug type ICE.
FIG. 2 is a diagram for describing a basic configuration of the present embodiment.
FIG. 3 is a diagram for describing a method of enabling an emulation probe board to be separated into a probe-side board and a memory-side board.
FIG. 4 is a diagram for explaining a method of standardizing the form of a terminal of a connector of a memory-side board while enabling customization of a form of a terminal of a probe on a probe-side board.
FIG. 5 is a diagram for explaining a method of attaching a connector connectable to a flat cable to a memory-side board;
FIG. 6 is a diagram for explaining a method of providing an IROM emulation memory on a probe-side board.
FIG. 7 is a diagram for explaining a method of providing a jumper on a connection line for transmitting a control signal of an IROM emulation memory.
FIG. 8 is a diagram for explaining a method of mounting two IROM emulation memories on both sides in a sandwich structure.
FIG. 9 is a diagram for explaining a method of providing a jumper on a connection line transmitting debug information serially communicated.
FIG. 10 is a diagram for explaining a technique of separating a second signal from among the first signals from the microcomputer and transmitting the separated second signal to the memory-side board;
FIGS. 11A and 11B are diagrams for explaining a method of mounting a custom chip on a memory-side board.
FIG. 12 is a diagram for describing a method of transmitting addresses and data to an IROM emulation memory without passing through a buffer.
FIGS. 13A and 13B are diagrams for explaining a conventional method in which a product chip and an evaluation chip are separated from each other.
FIG. 14 is a block diagram illustrating a configuration example of a microcomputer.
FIG. 15 is a block diagram illustrating a more detailed configuration example of a microcomputer.
FIG. 16 is a signal waveform diagram for explaining the operation of the microcomputer.
[Explanation of symbols]
10 emulation probe board, 12 probe side board
14 Memory side board, 20 probes, 22 microcomputer
24 serial interface, 26 connector, 27 flat cable
28 connectors, 29 connectors, 30 emulation memory
32, 32-1, 32-2 IROM emulation memory
34 EROM emulation memory, 40 custom chips (FPGA)
42 config ROM, 44 interface, 46 interface
50 target system, 52 socket, 54 ICE body
56 Host system, 60-63 connection line, 64-67 jumper
68, 69 buffers, 70-81 connection lines, 82-87 buffers
88-93 connection line, 94-99 jumper, 100 first signal
102 second signal, 104 ASIC microcomputer
105 microcomputer circuit, 106 custom chip circuit
108, 108 buffers

Claims

An emulation probe board for supporting the development of a target system,
A probe for connecting an emulation probe board to first mounting means of the target system,
Memory mounting means for mounting an emulation memory for emulating a memory used in the target system,
Microcomputer mounting means for mounting a microcomputer for accessing an emulation memory mounted on the memory mounting means,
An emulation probe board comprising:

In claim 1,
A probe-side board provided with at least the probe, the microcomputer mounting means, and a first connector;
An emulation probe board, wherein the memory mounting means is separated from a memory-side board provided with at least one second connector connected to the first connector.

In claim 2,
An emulation probe board, wherein a form of a terminal of the probe of the probe-side board is customizable, and a form of a terminal of the second connector of the memory-side board is standardized.

In claim 2 or 3,
A third connector for directly connecting to the first connector of the probe-side board, and a fourth connector for connecting to the first connector of the probe-side board via a cable, An emulation probe board provided as a second connector on the memory-side board.

In any one of claims 2 to 4,
The emulation memory includes an emulation memory for an internal memory for emulating an internal memory of a microcomputer incorporated in the target system, and an emulation memory for an external memory for emulating an external memory of the microcomputer incorporated in the target system. Including
An emulation probe board, wherein means for mounting the internal memory emulation memory is provided on the probe-side board.

In claim 5,
A first connection line for connecting a microcomputer mounted on the microcomputer mounting means to the emulation memory for the internal memory and transmitting a control signal for controlling the emulation memory for the internal memory; A second connection line for connecting the connection line to the first connector and transmitting the control signal is provided, and a first disconnection unit for disconnecting the connection by the second connection line is provided. An emulation probe board characterized in that:

In claim 5 or 6,
The internal memory emulation memory includes first and second internal memory emulation memories;
Means for mounting the first internal memory emulation memory is provided on a first surface of the probe-side board, and means for mounting the second internal memory emulation memory is provided on the probe-side board. An emulation probe board provided on a second surface.

In any one of claims 1 to 7,
And a means for communicating with a debug tool debug information for debugging the target system based on the emulation memory accessed by the microcomputer mounted on the microcomputer mounted means. Emulation probe board.

An emulation probe board according to claim 8,
The microcomputer mounted on the emulation probe board,
The emulation memory mounted on the emulation probe board,
A debug tool for communicating debug information with the emulation board.