JP2004030086A

JP2004030086A - Method for designing semiconductor integrated circuit

Info

Publication number: JP2004030086A
Application number: JP2002183756A
Authority: JP
Inventors: Hiroyuki Shinpo; 新保　宏幸
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-06-25
Filing date: 2002-06-25
Publication date: 2004-01-29

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for designing a semiconductor integrated circuit allowing to omit a skew readjustment process with respect to a clock buffer causing an operation fault derived from IR drop. <P>SOLUTION: When the fellow buffers of a CTS is the primary cause of the IR drop, the primary cause is restored by shifting a tree constituting a branched tree and by shifting the following buffer in the direction absorbing a variation in temperature. The method for designing the semiconductor integrated circuit comprises: a shift time calculation process (300) forming the maximum value of a total current amount observed when the peak time of a current consumption value is delayed by Tz to a desired current value; an NA calculation process (303) calculating initial stage wiring information (304) applied after layout modification based on the Tz and initial wiring information NAnRC0 (302) applied before layout modification having the resistance component data and capacity component data of a plurality of wiring NAn; and an NB calculation process (305) calculating next stage wiring information NBnRC (306) applied after the layout modification consisting of resistance component data and capacity component data NB2RC required for advancing the transfer dely of a signal transmitted across a zone as far as the output terminal of the element by Tz. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の設計において、クロックツリーのバッファの動作タイミングを、短い工数で修正する方法に関するものである。
【０００２】
【従来の技術】
従来の半導体集積回路の設計方法においては、クロックツリー（ＣＴＳ）は、バッファーバッファ間の負荷バランスが同じ枝同士で均一になるように設計される。これは、温度条件が変化しても、最終段のＦＦで生じるスキューが変動しないようにするためである。
【０００３】
ただ、この場合、同一段のクロックバッファは同期的に動作するため、クロックバッファがスイッチングする時刻には、このクロックバッファを含む回路は大きな電流を必要とする。この電流がＩＲドロップを誘発しやすいという問題がある。
【０００４】
この問題に対して、従来の半導体集積回路の設計方法においてはＩＲドロップ解析ツールを使用して、ＩＲドロップを誘発しているクロックバッファを特定し、電源配線強化やセル配置変更などのレイアウト修正を行い、その後に再度のタイミング修正を行っている。
【０００５】
【発明が解決しようとする課題】
しかしながら、この従来の修正方法では、レイアウト修正によりクロックバッファの移動や配線経路の変更を行ってしまうと、クロックツリーの枝ごとの負荷バランスが崩れてしまう。
【０００６】
負荷バランスが崩れることで、クロックポートから各フリップフロップに到るまでの、ゲート遅延量と配線遅延量の比率が、フリップフロップごとにばらつくことになる。
【０００７】
この状態だと、たとえタイミング調整を行っても、温度変化に伴うスキューの変化が発生してしまうので、レイアウト修正前と比較すると、最終的なスキューが悪化する。
【０００８】
このようなスキュー悪化によるタイミングマージンの低下は、チップの高速化に対する大きな障害となるため、再びスキューを調整し直さなければならず、それには大きな工数がかかるという問題がある。
【０００９】
本発明は上記問題を解決し、ＩＲドロップによる動作障害を引き起こしているクロックバッファに対して、ＩＲドロップ修正時のスキュー再調整工程を省くことができる半導体集積回路の設計方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の半導体集積回路の設計方法は、ＣＴＳのバッファ同士がＩＲドロップの主因になっているとき、枝分かれツリーを構成するツリーずらし、その後ろのバッファを温度ばらつきを吸収する方向でずらして修復するものである。
【００１１】
まず、ＩＲドロップにより動作障害をおこしているクロックバッファＡ１，Ａ２（以下、素子Ａ１，Ａ２と称す）と、そのバッファを含むバッファ群をドライブするクロックバッファＳを含むクロックツリーＣＴＳ＿αについて、クロックバッファＳ（以下、素子Ｓと称す）から素子Ａ１に到るまでの配線ＮＡ１の負荷を増やし、かつ、素子Ｓから素子Ａ２に到るまでの配線ＮＡ２の負荷を減らし、かつ、これらの変更量の総和が０になるようなＮＡｎの寄生成分に関する配線情報を出力する。
【００１２】
この配線条件を用いることで素子Ａ１と素子Ａ２のタイミングをずらすことができる。
そのずらす時間の量は、素子Ａ１および素子Ａ２の電流波形の半値幅の中から最大値が使用される。
【００１３】
ただし、このままでは、次の段以降の素子の動作タイミングがずれているので次の工程で修正する。
次に、Ａｎ［ｎ＝１，２］がドライブする素子Ｂｎに到るまでの配線ＮＢｎについて、Ａ１からＢ１に到るまでの配線負荷を減らし、かつ、Ａ２からＢ２に到るまでの配線負荷を増やし、かつ、ＳからＢｎに到るまでの信号の到達時間が、ＣＴＳ＿αにおける値が同じになるように、ＮＢｎの信号の伝達時間を調整した上で、その状態でのＮＢｎの寄生成分に関する配線情報を出力する。この調整を行った際の温度条件が最大値だったとする。
【００１４】
ただし、このとき、温度条件が別の最小値になったときには、ＳからＢｎに到るまでの信号の到達時間が、ＣＴＳ＿αにおける値が同じにならないので、次の工程で修正する。
【００１５】
次に、Ｂｎが配線ＮＣｎを介してドライブする素子Ｃｎおよび、Ｃｎが配線ＮＤｎを介してドライブする素子Ｄｎについて、温度条件が最大であるときに、ＳからＤｎに到るまでの信号到達時間が一致し、かつ温度条件が最小であるときに、ＳからＤｎに到るまでの信号到達時間が一致するための配線ＮＣｎの信号の伝達時間ＴＮＣｎおよび破線ＮＤｎの信号の伝達時間ＴＮＤｎを計算し、配線ＮＣｎにおいて、前の段の出力端子容量を変えずに、伝達時間がＴＮＣｎになるようなＮＣｎの配線抵抗ＲＮＣｎおよび配線ＮＤｎにおいて、前の段の出力端子容量を変えずに、伝達時間がＴＮＤｎになるようなＮＤｎの配線抵抗ＲＮＤｎを配線ＮＣｎの配線情報、および配線ＮＤｎの配線情報としてを出力する。
【００１６】
これらの配線情報を各配線の制約条件に反映させた上で、レイアウトＣＴＳ＿αをレイアウト修正することにより、ＩＲドロップによる動作障害を引き起こしているクロックバッファに対して、複数の温度条件について、スキューを変えることなくタイミングをずらし、ピーク電流を低減することにより、ＩＲドロップによる動作障害を取り除くことができる。これにより、ＩＲドロップ修正時のスキュー再調整工程を省くことができるので、工数を大幅に削減することが可能である。
【００１７】
【発明の実施の形態】
以下に本発明の実施の形態について、図を用いて説明する。
（実施の形態１）
図１は本発明の（実施の形態１）の半導体集積回路のレイアウトである。
【００１８】
１０１，１０３１，１０３２，１０４１，１０４２は素子、１０３１１，１０３２１，１０４１１，１０４２１は各素子の入力端子、１０１２，１０３１２，１０３２２，１０４１２，１０４２２は各素子の出力端子である。
【００１９】
１０７１，１０７２は配線で、それぞれ出力端子１０３１２と入力端子１０４１１および、出力端子１０３２２と入力端子１０４２１を接続している。
１０６１，１０６２は配線であり、それぞれノード１０４と入力端子１０３１１、およびノード１０４と入力端子１０３２１を接続している。また配線１０５は、出力端子１０１２とノード１０４を接続している。
【００２０】
この図１のレイアウトでは、ＩＲドロップを考慮せずにタイミング検証を行うと、タイミング違反がおきない状態であり、ＩＲドロップを考慮すると、素子１０３１，１０３２がスイッチングするときにＩＲドロップを生じ、タイミング違反が発生する状態になっている。
【００２１】
素子１０３１，１０３２の電流波形の模式図を図７（ａ）〜（ｃ）に示す。
図７（ａ）〜（ｃ）は、縦軸が電流、横軸が時間の電流波形図であり、７０１１が素子１０３１の電流波形、その半値幅が７０１２である。同様に７０２１が、素子１０３２の電流波形、その半値幅が７０２２である。素子１０３１と素子１０３２が消費する電流の総和の波形が７０３１である。
【００２２】
このように、素子１０３１，１０３２は、互いに同期的に動作しており、素子１０３１，１０３２を有する回路全体は、波形７０３１の波形ピークのタイミングで大量の電流を消費する。
【００２３】
図３は、図１に示した半導体集積回路の設計方法のフローチャートの模式図である。
ズレ時間計算工程３００では、以下の処理を行う。
【００２４】
前記素子Ａ１，Ａ２の総電流量の最大値が、希望電流量であるとき、ＩＲドロップによる前記Ａ１，Ａ２の動作障害が生じないような値を設計者が設定する。まず、希望電流量３０７を入力する。次に、素子Ａ２の動作タイミングが、素子Ａ１と比較し（２＊Ｔｚ）だけずれた状態における、素子Ａｎが消費する総消費電流量を計算したとき、その最大値が、希望電流量３０７になるようなＴｚを計算し、ズレ時間Ｔｚとして出力する。
【００２５】
以下に、具体的な例を示す。
図１３（ａ）（ｂ）は、ズレ時間計算工程３００を説明するための模式図である。
【００２６】
図１３（ａ）は初期状態での素子Ａ１，Ａ２の電流波形である。横軸が時刻であり、縦軸が電流量である。各電流波形は説明の簡略のため三角波であるとする。１３０２は素子Ａ１の電流波形、１３０３は素子Ａ２の電流波形であり、１３０２と１３０３は同一の形状の波形であるとする。１３０４は素子Ａ１，Ａ２の総電流量の波形であり、１３０２と１３０３を加算したものであり、最大値をＩｍａｘ０とする。１３０５は素子Ａ１，Ａ２の電流波形の半値幅Ｗ（単位は秒）である。
【００２７】
また、図１３（ｂ）は素子Ａ２の電流波形１３０３が、（２＊Ｔｚ）だけ右に移動したときの総電流量の波形である。
このとき、総電流量１３０４の最大値の、Ｔｚに関する関数　Ｉｍａｘ（２＊Ｔｚ）は、以下のように定義できる。
【００２８】
Ｉｍａｘ（２＊Ｔｚ）　＝　（（２＊Ｗ）−（２＊Ｔｚ））　／　Ｗ　＊　Ｉｍａｘ０
この式を用いることで、Ｉｍａｘ（２＊Ｔｚ）が、前記希望電流量になるようなＴｚを容易に計算することができる。このように、希望電流量３０７からズレ時間Ｔｚを計算することができる。
【００２９】
図３におけるＮＡ計算工程３０３では、以下の計算を行う。
配線１０６１，１０６２の抵抗成分データと容量成分のデータＣｓを有する、レイアウト修正前初段配線情報ＮＡｎＲＣ０である３０２を用意する。
【００３０】
まず、配線１０６１の抵抗成分Ｒ１と容量成分Ｃ１の積を（Ｒ１＊Ｃ１）と定義する。そして、素子１０３１がズレ時間Ｔｚだけ早く動作するためのＲ１＊Ｃ１を算出する（式３０１−１）を立てる。
【００３１】
具体的には、配線１０６１を伝達する信号の遅延は、その信号の傾きに依存する。また、その配線が接続している素子１０３１の動作遅延は、やはりその信号の傾きに依存する。
【００３２】
信号の傾きは、配線の時定数（Ｒ１＊Ｃ１）の関数で与えることができるので、遅延時間は、すべて（Ｒ１＊Ｃ１）の関数として与えることができる。
たとえば、ノード１０４に信号が伝達されるタイミングを時刻０とし、レイアウト変更前の、ノード１０４から出力端子１０３１２まで信号が伝達する伝達時間をＴ１ｏｌｄとすると、（式３０１−１）は、
Ｔ１ｏｌｄ　−　Ｆ１（Ｒ１＊Ｃ１）　＝　ズレ時間３０１　　　（式３０１−１）
で示される。ここでＦ１は、レイアウト変更後の、ノード１０４から素子の出力１０３１２まで信号が伝達する伝達時間についての関数である。次に、配線１０６２の抵抗成分Ｒ２と容量成分Ｃ２の積を（Ｒ２＊Ｃ２）と定義する。そして、素子１０３２が、ズレ時間Ｔｚだけ遅く動作するための、（Ｒ２＊Ｃ２）を算出するための（式３０１−２）を立てる。
【００３３】
たとえば、ノード１０４に信号が伝達されるタイミングを時刻０とし、レイアウト変更前の、ノード１０４から出力端子１０３２２まで信号が伝達する伝達時間をＴ２ｏｌｄとすると、（式３０１−２）は、
Ｆ２（Ｒ２＊Ｃ２）　−　Ｔ２ｏｌｄ　＝　ズレ時間３０１　　　（式３０１−２）
で示される。ここでＦ２は、レイアウト変更後の、ノード１０４から素子の出力１０３１２まで信号が伝達する伝達時間についての関数である。
【００３４】
そして、Ｃ１とＣ２の和と、レイアウト修正前初段配線情報３０２に含まれるＣ値の和が等しくなる条件式（式３０１−３）を立て、（式３０１−１）（式３０１−２）（式３０１−３）を連立して、それを満たすＲ１，Ｃ１，Ｒ２，Ｃ２を計算し、レイアウト修正後の配線１０６１および１０６２の寄生抵抗および寄生容量情報データを有するレイアウト修正後初段配線情報３０４として出力する。
【００３５】
Ｃ１　＋　Ｒ２　＝　Ｃｓ　　　　　　　　　　　　　　　　　（式３０１−３）
次に、ＮＢ計算工程３０５について説明する。
ＮＢ計算工程３０５では以下のような計算を行う。
【００３６】
まず、配線１０７１の抵抗成分Ｒ３と容量成分Ｃ３の積を、（Ｒ３＊Ｃ３）と定義する。
そして、素子１０４１がズレ時間３０１だけ遅く動作するための、（Ｒ３＊Ｃ３）を算出するための（式３０３−１）を立てる。
【００３７】
たとえば、レイアウト変更前の、出力端子１０３１２から、次の段の素子の出力端子１０４１２まで信号が伝達する伝達時間を、Ｔ３ｏｌｄとすると、（式３０３−１）は、
Ｆ３（Ｒ３＊Ｃ３）　−　Ｔ３ｏｌｄ　＝　ズレ時間３０１　　（式３０３−１）で示される。ここでＦ３は、レイアウト変更後の、出力端子１０３１２から、次の段の素子の出力端子１０４１２まで信号が伝達する伝達時間についての関数である。
【００３８】
次に、配線１０７２の抵抗成分Ｒ４と、容量成分Ｃ４の積を、（Ｒ４＊Ｃ４）と定義する。そして、素子１０４２がズレ時間３０１だけ遅く動作するための、（Ｒ４＊Ｃ４）を算出するための（式３０３−２）を立てる。
【００３９】
たとえば、レイアウト変更前の、出力端子１０３２２から、次の段の素子の出力端子１０４２２まで信号が伝達する伝達時間をＴ４ｏｌｄとすると、（式３０３−２）は、
Ｔ４ｏｌｄ　−　Ｆ４（Ｒ４＊Ｃ４）　＝　ズレ時間３０１　　（式３０３−２）
で示される。ここでＦ４は、レイアウト変更後の出力端子１０３２２から次の段の素子の出力端子１０４２２まで信号が伝達する伝達時間についての関数である。
【００４０】
そして、Ｃ３，Ｃ４は定数とした状態で、（式３０３−１）および（式３０３−２）を連立して、それを満たすＲ３，Ｒ４を計算し、ここで得られたＲ３，Ｃ３，Ｒ４，Ｃ４を、レイアウト修正後の配線１０７１，１０７２の寄生抵抗および寄生容量情報データを有するレイアウト修正後次段配線情報３０６として出力する。
【００４１】
図２は上記の設計方法により、レイアウト修正後初段配線情報３０４，レイアウト修正後次段配線情報３０６に記載の寄生容量情報および寄生抵抗情報を配線１０６１，１０６２，１０７１，１０７２に配線制約として反映し、レイアウト修正を行った半導体集積回路の模式図である。
【００４２】
図８（ａ）〜（ｃ）は、図２記載の素子１０３１および素子１０３２の電流波形と総電流波形の模式図である。縦軸が電流、横軸が時間の電流波形の図であり、８０１１が素子１０３１の電流波形、その半値幅が８０１２であり、同様に８０２１が素子１０３２の電流波形、その半値幅が８０２２である。
【００４３】
素子１０３１，１０３２のスイッチングのタイミングは図１の状態を示している図７（ｃ）と比較すると、図８（ｃ）ではずれ時間３０１だけ動作タイミングが前後にずれているため、電流の総和の波形の最大値が抑制されている。
【００４４】
このことにより、素子１０３１が動作する時刻、および素子１０３２が動作する時刻における電流消費量を低減して、これらの時刻でのＩＲドロップの発生を抑えることができる。
【００４５】
しかも、二段目のバッファの出力端子における出力信号の出力時刻は、レイアウト修正前と後ではかわらないので、図１の回路を含む配線に対してタイミング修正を行う必要は無く、工数を削減することができる。
【００４６】
（実施の形態２）
図６は、（実施の形態１）の半導体集積回路の設計方法を用いて回路修正を行う半導体集積回路の設計方法のフローの模式図である。
【００４７】
６０１はレイアウトデータである。このレイアウトデータの模式図を図４（ａ）に示す。
４０１１，４０１２は素子、４０１１１，４０１２１は入力端子、４０１１２，４０１２２は出力端子、配線４０１３は、入力端子４０１１１と図１に示した出力端子１０４１２を接続している。配線４０１４は、入力端子４０１２１と出力端子４０１１２を接続している。図１の出力端子１０４２２に接続されている配線、および素子については説明の簡略化のため省く。
【００４８】
６０２は、ＫＡＩＲＯ０遅延計算工程で、レイアウトデータ６０１を入力し、出力端子１０１２から出力端子１０４１２（素子１０４１の出力端子）までの信号の伝達時間ＴＡＢｎ０（ＴＥＭＰ）［ｎ＝１，２］、および出力端子１０４１２から出力端子４０１１２（素子４０１２の出力端子）までの信号の伝達時間ＴＢＤｎ０（ＴＥＭＰ）を求め、出力する。
【００４９】
なお、ＴＥＭＰは変数であり、値ＭＡＸ若しくは値ＭＩＮの何れかをとり、時間の計算を行う際には、引数ＴＥＭＰに記載された温度条件に沿って計算を行うものとする。
【００５０】
ＴＡＢｎ０（ＭＡＸ）およびＴＢＤｎ０（ＭＡＸ）を説明するための、時間に関する一次元グラフの模式図が、図５（ａ）の５０１１である。
５１１は、出力端子１０１２から入力端子１０３１１に到るまでの信号の伝達時間であり、５１２は、入力端子１０３１１から出力端子１０３１２に到るまでの信号の伝達時間であり、５１３は、出力端子１０３１２から入力端子１０４１１に到るまでの信号の伝達時間、５１５は、出力端子１０４１２から入力端子４０１１１に到るまでの信号の伝達時間、５１６は、入力端子４０１１１から出力端子４０１１２に到るまでの信号の伝達時間、５１７は、出力端子４０１１２から入力端子４０１２１に到るまでの信号の伝達時間、５１８は、入力端子４０１２１から出力端子４０１２２に到るまでの信号の伝達時間、５１１から５１８は、ＴＥＭＰ＝ＭＡＸの条件でレイアウトデータ６０１から計算された値であり、
ＴＡＢｎ０（ＭＡＸ）　　＝　５１１　＋　５１２　＋　５１３　＋　５１４
ＴＢＤｎ０（ＭＡＸ）　　＝　５１５　＋　５１６　＋　５１７　＋　５１８
で定義されるＴＡＢｎ０（ＭＡＸ）、ＴＢＤｎ０（ＭＡＸ）を出力する。
【００５１】
また、ＴＡＢｎ０（ＭＩＮ）およびＴＢＤｎ０（ＭＩＮ）を説明するための、時間に関する一次元グラフの模式図が図５（ｂ）の５０２１である。
５２１は出力端子１０１２から入力端子１０３１１に到るまでの信号の伝達時間、５２２は入力端子１０３１１から出力端子１０３１２に到るまでの信号の伝達時間、５２３は出力端子１０３１２から入力端子１０４１１に到るまでの信号の伝達時間、５２４は入力端子１０４１１から出力端子１０４１２に到るまでの信号の伝達時間、５２５は出力端子１０４１２から入力端子４０１１１に到るまでの信号の伝達時間、５２６は入力端子４０１１１から出力端子４０１１２に到るまでの信号の伝達時間、５２７は出力端子４０１１２から入力端子４０１２１に到るまでの信号の伝達時間、５２８は入力端子４０１２１から出力端子４０１２２に到るまでの信号の伝達時間、５２１から５２８はＴＥＭＰ＝ＭＩＮの条件で、レイアウトデータ６０１から計算された値であり、
ＴＡＢｎ０（ＭＩＮ）　＝　５２１　＋　５２２　＋　５２３　＋　５２４
ＴＢＤｎ０（ＭＩＮ）　＝　５２５　＋　５２６　＋　５２７　＋　５２８
で定義されるＴＡＢｎ０（ＭＩＮ）、ＴＢＤｎ０（ＭＩＮ）を出力する。
【００５２】
６０３はＫＡＩＲＯ１作成工程であり、レイアウトデータ６０１を入力し、（実施の１）の半導体設計装置の設計方法を実施し、出力されたレイアウト修正後初段配線情報３０４、およびレイアウト修正後次段配線情報３０６をレイアウトに配線制約として与えてレイアウト修正を行い、レイアウトデータ６０４として出力する工程である。６０３のＫＡＩＲＯ１作成工程で得られたレイアウトデータ６０４の模式図を図４の（ｂ）に示す。
【００５３】
６０５はＫＡＩＲＯ１遅延時間計算工程であり、レイアウトデータ６０４を入力し、出力端子１０１２から出力端子１０４１２（素子１０４１の出力端子）までの信号の伝達時間ＴＡＢｎ１（ＴＥＭＰ）を計算し出力する工程である。
【００５４】
ＴＡＢｎ１（ＭＡＸ）を説明するための、時間に関する一次元グラフの模式図が、図５（ａ）の５０１２である。
５１１１は、出力端子１０１２から入力端子１０３１１に到るまでの信号の伝達時間、５１２１は、入力端子１０３１１から出力端子１０３１２に到るまでの信号の伝達時間、５１３１は、出力端子１０３１２から入力端子１０４１１に到るまでの信号の伝達時間、５１４１は、入力端子１０４１１から出力端子１０４１２に到るまでの信号の伝達時間であり、伝達時間５１１１から伝達時間５１８１は、ＴＥＭＰ＝ＭＡＸの条件でレイアウトデータ６０４から計算された値であり、ＴＡＢｎ１（ＭＡＸ）は、
ＴＡＢｎ１（ＭＡＸ）　　＝　５１１１　＋　５１２１　＋　５１３１　＋　５１４１
である。
【００５５】
ＴＡＢｎ１（ＭＩＮ）を説明するための、時間に関する一次元グラフの模式図が、図５（ｂ）の５０２２である。
５２１１は、出力端子１０１２から入力端子１０３１１に到るまでの信号の伝達時間、５２２１は、入力端子１０３１１から出力端子１０３１２に到るまでの信号の伝達時間、５２３１は、出力端子１０３１２から入力端子１０４１１に到るまでの信号の伝達時間、５２４１は、入力端子１０４１１から出力端子１０４１２に到るまでの信号の伝達時間、５２１１から５２８１は、ＴＥＭＰ＝ＭＩＮの条件でレイアウトデータ６０４から計算された値であり、ＴＡＢｎ１（ＭＩＮ）は、
ＴＡＢｎ１（ＭＩＮ）　　＝　５２１１　＋　５２２１　＋　５２３１　＋　５２４１
である。６０６は、ＴＢＤｎ１計算工程であり、
ＴＡＢｎ０（ＴＥＭＰ）　＋　ＴＣＤｎ０（ＴＥＭＰ）　＝　ＴＡＢｎ１（ＴＥＭＰ）　＋　ＴＣＤｎ１（ＴＥＭＰ）
がすべての前記ＴＥＭＰで満たされるためのＴＢＤｎ１（ＴＥＭＰ）を計算し、ＴＢＤｎ＿ＴＡＲＧＥＴ（ＴＥＭＰ）として出力する工程である。
【００５６】
６０７は、ＴＮＣ＆ＴＮＤ計算工程である。このＴＮＣ＆ＴＮＤ計算工程６０７を説明するための、時間に関する一次元グラフの模式図が、図５（ａ）の５０１３および図５（ｂ）の５０２３である。
【００５７】
５１５１は出力端子１０４１２から入力端子４０１１１に到るまでの信号の伝達時間変数ＴＮＣｎ（ＭＡＸ）であり、５１６１は入力端子４０１１１から出力端子４０１１２に到るまでの信号の伝達時間関数であり、ＴＮＣｎ（ＭＡＸ）を変数として有する関数ＴＣｎ（ＭＡＸ、ＴＮＣｎ（ＭＡＸ））で定義される。
【００５８】
５１７１は、出力端子４０１１２から入力端子４０１２１に到るまでの信号の伝達時間変数ＴＮＤｎ（ＭＡＸ）であり、５１８１は、入力端子４０１２１から出力端子４０１２２に到るまでの信号の伝達時間関数であり、ＴＮＤｎ（ＭＡＸ）を変数として有する関数ＴＤｎ（ＭＡＸ、ＴＮＤｎ（ＭＡＸ））で定義される。
【００５９】
５２５１は、出力端子１０４１２から入力端子４０１１１に到るまでの信号の伝達時間変数ＴＮＣｎ（ＭＩＮ）であり、５２６１は、入力端子４０１１１から出力端子４０１１２に到るまでの信号の伝達時間関数であり、ＴＮＣｎ（ＭＩＮ）を変数として有する関数ＴＣｎ（ＭＩＮ、ＴＮＣｎ（ＭＩＮ））で定義される。
【００６０】
５２７１は、出力端子４０１１２から入力端子４０１２１に到るまでの信号の伝達時間変数ＴＮＤｎ（ＭＩＮ）であり、５２８１は、入力端子４０１２１から出力端子４０１２２に到るまでの信号の伝達時間関数であり、ＴＮＤｎ（ＭＩＮ）を変数として有する関数ＴＤｎ（ＭＩＮ、ＴＮＤｎ１（ＭＩＮ））で定義される。
【００６１】
まず、ＴＢＤｎ＿ＴＡＲＧＥＴ（ＴＥＭＰ）を入力する。次に、
ＴＢＤｎ＿ＴＡＲＧＥＴ（ＭＡＸ）＝　５１５１　＋　５１６１　＋　５１７１　＋　５１８１
ＴＢＤｎ＿ＴＡＲＧＥＴ（ＭＩＮ）＝　５２５１　＋　５２６１　＋　５２７１　＋　５２８１
を満たすＴＣｎ（ＴＥＭＰ）、およびＴＤｎ（ＴＥＭＰ）を計算し、
ＴＣｎ（ＴＥＭＰ）である６０７１と、ＴＤｎ（ＴＥＭＰ）である６０７２として出力する。
【００６２】
６０８はＲＮＣ＆ＲＮＤ計算工程である。
配線遅延は、波形の傾きをパラメータとする関数で記述され、波形の傾きは配線の寄生容量成分と寄生抵抗成分の積Ｒ＊Ｃの関数で示される。配線遅延は、Ｒ＊Ｃの関数で記述することができる。
【００６３】
従って、この関数を解くことで、ある配線遅延を実現するためのＲ＊Ｃを求めることができる。
本工程６０８では、寄生容量成分Ｃは一定とする。なぜなら、寄生容量成分を一定にすることで、その前の段の素子における出力端子容量を固定することができるため、前段の素子遅延を変化させることがないためである。
【００６４】
そこで、まず、前記配線ＮＣｎにおける寄生容量を変えずに、前記ＮＣｎにおける信号の伝達時間が、ＴＮＣｎ（ＴＥＭＰ）になるような抵抗値ＲＮＣｎ（ＴＥＭＰ）および前記配線ＮＤｎにおける寄生容量を変えずに、前記ＮＤｎにおける信号の伝達時間が、ＴＮＤｎ（ＴＥＭＰ）になるような抵抗値ＲＮＤｎ（ＴＥＭＰ）を計算し、次に、前記ＲＮＣｎ（ＴＥＭＰ）をレイアウト修正後ＮＣｎ配線情報６０８１として出力し、前記ＲＮＤｎ（ＴＥＭＰ）をレイアウト修正後ＮＤｎ配線情報６０８２として出力する。
【００６５】
なお、この図６では、説明の簡単のために、素子１０３１に対する修正方法に注目して説明を行ったが、素子１０３２についても同様の修正方法を実施する。
このように、（実施の形態２）の半導体集積回路の設計方法を用いることで、ＩＲドロップにより動作障害のある素子１０３１および１０３２を有する回路４０１に対して、素子１０３１，１０３２の動作タイミングをずらさない、かつ、ＴＥＭＰ＝ＭＡＸで最終段の素子の出力端子４０１２２までの動作タイミングをずらさない、かつ、ＴＥＭＰ＝ＭＩＮで最終段の素子の出力端子４０１２２までの動作タイミングをずらさない、という条件を満たすための、各配線の寄生抵抗成分および寄生容量成分の制約条件３０４，３０５，６０８１，６０８２が得られる。
【００６６】
なお、これらの制約条件をレイアウトに反映させれば、レイアウト修正を行う事ができる。その模式図が、図４（ｃ）である。
なお、これらの制約条件を実際の配線に反映させるには、たとえば、信号配線の周囲をシールド配線で取り囲み、抵抗値は信号配線の幅と長さで、容量値は信号配線とシールド配線との間隔で制御することで、制約を満たしてやればよい。
【００６７】
図１２は、信号配線をシールド配線で取り囲んだときの断面の様子を示した模式図である。
１２０１は信号配線であり、幅はＷ、高さはＨである。１２０２はシールド配線であり、信号配線１２０１と同じ配線層に層に作成されており、シールド配線１２０２と信号配線１２０１の間隔はｄ１である。１２０３はシールド配線であり、信号配線１２０１のある配線層の一つ上の層に作成されており、シールド配線１２０３と信号配線１２０１の間隔はｄ２である。
【００６８】
１２０４はシールド配線であり、信号配線１２０１のある配線層の一つ下の層に作成されており、シールド配線１２０４と信号配線１２０１の間隔はｄ２である。
【００６９】
このとき、信号配線１２０１の単位長さあたりの抵抗値Ｒ０と容量値Ｃ０は、以下の通りある。なお、ρは抵抗率、ε１，ε２は誘電率である。
Ｒ０　＝　ρ　／　（Ｗ＊Ｈ）　　　［Ω／ｍ］
Ｃ０　＝　２＊ε１（Ｈ／ｄ１）　＋　２＊ε２（Ｗ／ｄ２）　　　［Ｃ／ｍ］
Ｒ０を変えるにはＷを変化させればよい。Ｃ０を変えるにはｄ１を変化させればよい。このとき、Ｗ／ｄ２が充分小さければ、Ｗの項は無視してよい。
【００７０】
さらに、この配線構造を採用した配線の長さを増減させることで、配線全体の容量値及び抵抗値を変更することができる。
なお、ここまで説明してきた回路は、ファンアウトが２の回路であったが、ファンアウトが３以上であった場合も、適用可能である。
【００７１】
一例として、ファンアウトが４である場合を説明する。
図１１は、ファンアウトが４の半導体集積回路の模式図である。
１１０１，１１０２１〜１１０２４が素子であり、そのうち１１０２１〜１１０２４が、同期的に動作するためにＩＲドロップを生じてしまい、正常に動作しない素子である。
【００７２】
１１０４１〜１１０４３がノードであり、１１０３１〜１１０３４が配線であり、素子とノードを接続している。
このとき、１１０３１〜１１０３４を、ふたつのグループＧｒｏｕｐＡ１、ＧｒｏｕｐＡ２に分け、ＧｒｏｕｐＡ１に含まれている各配線を（実施の形態１）の配線ＮＡ１として取り扱い、ＧｒｏｕｐＡ２に含まれている各配線を、（実施の形態１）の配線ＮＡ２として取り扱うことで、（実施の形態２）の半導体集積回路の設計方法で得られる効果を、それぞれの配線および、その配線に繋がっている素子に対して与えることができる。
【００７３】
（実施の形態３）
（実施の形態３）は、（実施の形態２）前記ＴＮＣ＆ＴＮＤ計算工程６０７を示す。
【００７４】
図９に示すように、ＴＮＣ＆ＴＮＤ計算工程６０７は、
ＴＢＤｎ１（ＴＥＭＰ）　＝　ＴＢＤｎ＿ＴＡＲＧＥＴ（ＴＥＭＰ）
は、前記ＴＮＣｎ（ＭＡＸ）および前記ＴＮＤｎ（ＭＡＸ）とする複数の二次多項式で表現され、前記二次多項式を満たす前記ＴＣｎ（ＭＡＸ）および前記ＴＤｎ（ＭＡＸ）を計算し、解Ｃａｎｓｗｅｒおよび解Ｄａｎｓｗｅｒを出力する多項式計算工程９０１と、素子Ｃｎが正常に動作するＴＣｎ（ＭＡＸ）の範囲である範囲条件Ｃｃｏｎｄおよび素子Ｄｎが正常に動作するＴＤｎ（ＭＩＮ）の範囲である範囲条件Ｄｃｏｎｄを前記Ｃａｎｓｗｅｒおよび前記Ｄａｎｓｗｅｒが満たすか否かを判定し、満たさなければ処理を終了し、満たしていれば前記Ｃａｎｓｗｅｒを前記ＴＮＣｎ（ＴＥＭＰ）として出力し、前記Ｄａｎｓｗｅｒを前記ＴＮＤｎ（ＴＥＭＰ）として出力する判断工程９０４とを有している。
【００７５】
多項式計算工程９０１は、以下のような計算を行う。
まず、配線の信号伝達時間を以下のように定義しする。これによりＭＡＸ条件時の配線伝達時間で、ＭＩＮ条件時の伝達時間を記述できる。なお、Ｋｎｅｔは定数である。
【００７６】
ＴＮＣｎ（ＭＩＮ）　＝　Ｋｎｅｔ　＊　ＴＮＣｎ（ＭＡＸ）
ＴＮＤｎ（ＭＩＮ）　＝　Ｋｎｅｔ　＊　ＴＮＤｎ（ＭＡＸ）
次に、素子内部の信号伝達時間について、ＭＡＸ条件は以下のように定義する。
【００７７】
これにより、ＭＡＸ条件では、素子の信号伝達時間は、入力端子に接続されている配線の伝達時間の関数として記述することができる。なお、ａ，ｂ，ｃ，ｅ，ｆは定数である。なお、　ＴＮＣｎ（ＭＡＸ）＾２　は　　ＴＮＣｎ（ＭＡＸ）　　を二乗することを意味する。
【００７８】
ＴＣｎ（ＭＡＸ）　＝　ａ　＋　ｂ　＊　ＴＮＣｎ（ＭＡＸ）　＋　ｃ　＊　ＴＮＣｎ（ＭＡＸ）＾２
ＴＤｎ（ＭＡＸ）＝　ｄ　＋　ｅ　＊　ＴＮＤｎ（ＭＡＸ）　＋　ｆ　＊　ＴＮＤｎ（ＭＡＸ）＾２
また、ＭＩＮ条件は、以下のように定義する。これによりＭＡＸ条件時の素子内部の伝達時間で、ＭＩＮ条件時の素子の内部の伝達時間を記述できる。なお、Ｋｃｅｌｌは定数である。
【００７９】
ＴＣｎ（ＭＩＮ）　＝　Ｋｃｅｌｌ　＊　ＴＣｎ（ＭＡＸ）
ＴＤｎ（ＭＩＮ）　＝　Ｋｃｅｌｌ　＊　ＴＤｎ（ＭＡＸ）
以上のことから、ＴＢＤｎ１（ＴＥＭＰ）は、以下のように記述できる。このように、ＴＢＤｎ（ＴＥＭＰ）は、ＴＮＣｎ（ＭＡＸ）およびＴＮＤｎ（ＭＡＸ）の二次多項式として記述できる。
【００８０】

したがって、式１は、以下のように、二本の二次多項式として記述できる。
【００８１】
ＴＢＤｎ（ＭＡＸ）　＝　ＴＢＤｎ＿ＴＡＲＧＥＴ（ＭＡＸ）　　・・・（式９−１）
ＴＢＤｎ（ＭＩＮ）　＝　ＴＢＤｎ＿ＴＡＲＧＥＴ（ＭＩＮ）　　・・・（式９−２）
つぎに、この二本の二次多項式、（式９−１）と（式９−２）を満たすＴＮＣｎ（ＭＡＸ）、ＴＮＤｎ（ＭＡＸ）を計算する。この計算の過程に関する模式図が、図１０であり、Ｘ軸がＴＮＣｎ（ＭＡＸ）、Ｙ軸がＹＮＤｎ（ＭＡＸ）の二次元グラフである。
【００８２】
１００１は、（式９−１）を図示したものであり、１００２は（式９−２）を図示したものである。
１００５は、１００１と１００２の交点であり、この交点が、（式９−１）と（式９−２）の両方を満たすＴＮＣｎ（ＭＡＸ）、ＴＮＤｎ（ＭＡＸ）となる。
【００８３】
そして、この交点の座標を、多項式の解Ｃａｎｓｗｅｒである９０２、多項式の解Ｄａｎｓｗｅｒである９０３として出力する。
なお、この交点の座標に負の値が含まれている場合は、本工程で処理を中断する。
この場合、配線の負荷をコントロールしたたけでは、タイミング修正を収束させることができない。
【００８４】
９０４は判断工程であり、多項式計算工程９０１で得られた解がレイアウト上で作成可能であることを確認する工程である。
９０５はＮＣｎ制約条件Ｃｃｏｎｄであり、配線ＮＣｎ４０１３の信号伝達時間の上限値および下限値を有する。
【００８５】
上限値は、ライブラリ精度保証範囲、波形がなまることによる信号の対ノイズ耐性などにより決定される。下限値は、配線負荷が最も小さくなるように配線ＮＣｎをレイアウト上に敷設したときの、ＮＣｎの信号伝達時間である。
【００８６】
９０６はＮＤｎ制約条件Ｄｃｏｎｄであり、配線ＮＤｎ４０１４の配線伝達時間の上限値および下限値を有する。
上限値および下限値は、ＮＣｎ制約条件Ｃｃｏｎｄ９０５で、それを決定した方法を配線ＮＤｎに対して当てはめることで決定される。
【００８７】
まず、前記多項式計算工程９０１から出力された解Ｃａｎｓｗｅｒ９０２、Ｄａｎｓｗｅｒ９０３、ＮＣｎ制約条件Ｃｃｏｎｄ９０５、ＮＤｎ制約条件Ｄｃｏｎｄ９０６を入力する。
【００８８】
次に、「解Ｃａｎｓｗｅｒ９０２が、ＮＣｎ制約条件Ｃｃｏｎｄ９０５を満たし、かつ、解Ｄａｎｓｗｅｒ９０３が、ＮＤｎ制約条件Ｄｃｏｎｄ９０６を満たす」を判断し、偽であれば、処理を終了する。この場合、解は存在するが、現在のレイアウトでは実現することができない。
【００８９】
真であれば、ＣａｎｓｗｅｒをＴＮＣｎ（ＭＡＸ）６０７１として出力し、ＤａｎｓｗｅｒをＴＮＤｎ（ＭＡＸ）６０７２として出力する。
以上のように、（実施の形態２）の半導体集積回路の設計方法を用いることで、ＩＲドロップによる動作障害を引き起こしているクロックバッファに対して、複数の温度条件について、スキューを変えることなくタイミングをずらし、ピーク電流を低減することにより、ＩＲドロップによる動作障害を取り除くことができる。これにより、ＩＲドロップ修正時のスキュー再調整工程を省くことができるので、工数を大幅に削減することが可能である。
【００９０】
また以上のように、（実施の形態３）の半導体集積回路の設計方法を用いることで、実際にレイアウト修正を行う前に、（実施の形態２）の半導体集積回路の設計方法の実施可能性を吟味することができるので、実施不可能なレイアウト修正工程を実施して失敗することが無くなり、工数面で効率的な設計作業を行うことが可能である。
【００９１】
【発明の効果】
以上のように本発明によると、クロックツリーのバッファの動作タイミングを、修正の対象となるクロックバッファの動作タイミングをずらすことで、このクロックバッファがスイッチングするときの総消費電流量を抑制することでＩＲドロップによる回路誤動作を防ぎ、さらに、クロックツリー全体の負荷バランスの再調整を自動的に行うことで、ＩＲドロップ調整に伴うスキューの悪化を防ぎ、スキュー再調整の工数を省くことにより、工数を削減し、チップの動作速度を犠牲にすることなく、回路の完成度を向上させることができ、ＩＲドロップによる動作障害を引き起こしているクロックバッファに対して、複数の温度条件について、スキューを変えることなくタイミングをずらし、ピーク電流を低減することにより、ＩＲドロップによる動作障害を取り除くことができる。これにより、ＩＲドロップ修正時のスキュー再調整工程を省くことができるので、工数を大幅に削減することが可能である。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）における半導体集積回路のレイアウトの模式図
【図２】レイアウト修正を行った半導体集積回路の模式図
【図３】本発明の（実施の形態１）における半導体集積回路の設計方法のフローチャートの模式図
【図４】レイアウトデータの模式図
【図５】ＭＡＸ条件での時間に関する一次元グラフとＭＩＮ条件での時間に関する一次元グラフの模式図
【図６】本発明の（実施の形態２）における半導体集積回路の設計方法のフローの模式図
【図７】図１の素子１０３１および素子１０３２の電流波形の模式図
【図８】図２の素子１０３１および素子１０３２の電流波形の模式図
【図９】本発明の（実施の形態３）における半導体集積回路の設計方法のフローの模式図
【図１０】多項式計算工程での計算過程に関する模式図
【図１１】ファンアウトが４の半導体集積回路の模式図
【図１２】信号配線をシールド配線で取り囲んだときの断面の様子を示した模式図
【図１３】本発明の（実施の形態１）のズレ時間計算工程を説明するための模式図
【符号の説明】
１０１，１０３１，１０３２，１０４１，１０４２　　素子
１０４　　ノード
１０３１１，１０３２１，１０４１１，１０４２１　　入力端子
１０３１２，１０３２２，１０４１２，１０４２２，１０１２　　出力端子
１０５，１０６１，１０６２，１０７１，１０７２　　配線
３０１　　ズレ時間
３０２　　レイアウト修正前初段配線情報ＮＡｎＲＣ０
３０３　　ＮＡ計算工程
３０４　　レイアウト修正後初段配線情報
３０５　　ＮＢ計算工程
３０６　　レイアウト修正後次段配線情報
４０１１，４０１２　　素子
４０１１１，４０１２１　　入力端子
４０１１２，４０１２２　　出力端子
４０１３，４０１４　　配線
５０１１　　ＴＡＢｎ０（ＭＡＸ）およびＴＢＤｎ０（ＭＡＸ）を説明するための，時間に関する一次元グラフの模式図
５１１　　出力端子１０１２から入力端子１０３１１に到るまでの信号の伝達時間
５１２　　入力端子１０３１１から出力端子１０３１２に到るまでの信号の伝達時間
５１３　　出力端子１０３１２から入力端子１０４１１に到るまでの信号の伝達時間
５１４　　入力端子１０４１１から出力端子１０４１２に到るまでの信号の伝達時間
５１５　　出力端子１０４１２から入力端子４０１１１に到るまでの信号の伝達時間
５１６　　入力端子４０１１１から出力端子４０１１２に到るまでの信号の伝達時間
５１７　　出力端子４０１１２から入力端子４０１２１に到るまでの信号の伝達時間
５１８　　入力端子４０１２１から出力端子４０１２２に到るまでの信号の伝達時間
５０１２　　ＴＡＢｎ１（ＭＡＸ）を説明するための，時間に関する一次元グラフの模式図
５１１１　　出力端子１０１２から入力端子１０３１１に到るまでの信号の伝達時間
５１２１　　入力端子１０３１１から出力端子１０３１２に到るまでの信号の伝達時間
５１３１　　出力端子１０３１２から入力端子１０４１１に到るまでの信号の伝達時間
５１４１　　入力端子１０４１１から出力端子１０４１２に到るまでの信号の伝達時間
５０２２　　ＴＡＢｎ１（ＭＩＮ）を説明するための，時間に関する一次元グラフの模式図
５２１１　　出力端子１０１２から入力端子１０３１１に到るまでの信号の伝達時間
５２２１　　入力端子１０３１１から出力端子１０３１２に到るまでの信号の伝達時間
５２３１　　出力端子１０３１２から入力端子１０４１１に到るまでの信号の伝達時間
５２４１　　入力端子１０４１１から出力端子１０４１２に到るまでの信号の伝達時間
５０１３　　ＭＡＸ条件でのＴＮＣ＆ＴＮＤ計算工程を説明するための時間に関する一次元グラフの模式図
５１５１　出力端子１０４１２から入力端子４０１１１に到るまでの信号の伝達時間変数
５１６１　入力端子４０１１１から出力端子４０１１２に到るまでの信号の伝達時間関数
５１７１　出力端子４０１１２から入力端子４０１２１に到るまでの伝達時間変数
５１８１　入力端子４０１２１から出力端子４０１２２に到るまでの伝達時間関数
５０２３　ＭＩＮ条件でのＴＮＣ＆ＴＮＤ計算工程を説明するための時間に関する一次元グラフの模式図
５２５１　出力端子１０４１２から入力端子４０１１１に到るまでの伝達時間変数
５２６１　入力端子４０１１１から出力端子４０１１２に到るまでの伝達時間関数
５２７１　出力端子４０１１２から入力端子４０１２１に到るまでの伝達時間変数
５２８１　入力端子４０１２１から出力端子４０１２２に到るまでの伝達時間関数
５０２１　ＴＡＢｎ０（ＭＩＮ）およびＴＢＤｎ０（ＭＩＮ）を説明するための時間に関する一次元グラフの模式図
５２１　出力端子１０１２から入力端子１０３１１に到るまでの伝達時間
５２２　入力端子１０３１１から出力端子１０３１２に到るまでの伝達時間
５２３　出力端子１０３１２から入力端子１０４１１に到るまでの伝達時間
５２４　入力端子１０４１１から出力端子１０４１２に到るまでの伝達時間
５２５　出力端子１０４１２から入力端子４０１１１に到るまでの伝達時間
５２６　入力端子４０１１１から出力端子４０１１２に到るまでの伝達時間
５２７　出力端子４０１１２から入力端子４０１２１に到るまでの伝達時間
５２８　入力端子４０１２１から出力端子４０１２２に到るまでの伝達時間
６０１　レイアウトデータ
６０２　ＫＡＩＲＯ０遅延計算工程
６０３　ＫＡＩＲＯ１作成工程
６０４　レイアウトデータ
６０５　ＫＡＩＲＯ１遅延時間計算工程
６０６　ＴＢＤｎ１計算工程
６０７　ＴＮＣ＆ＴＮＤ計算工程
６０８　ＲＮＣ＆ＲＮＤ計算工程
７０１１　素子１０３１の電流波形図
７０１２　素子１０３１の電流波形の半値幅
７０２１　素子１０３２の電流波形図
７０２２　素子１０３２の電流波の半値幅
７０３１　素子１０３１と素子１０３２が消費する電流の総和の波形図
８０１１　素子１０３１の電流波形図
８０１２　素子１０３１の電流波形の半値幅
８０２１　素子１０３２の電流波形図
８０２２　素子１０３２の電流波形の半値幅
８０３１　素子１０３１と素子１０３２が消費する電流の総和の波形図
９０１　　多項式計算工程
９０２　　多項式の解Ｃａｎｓｗｅｒ
９０３　　多項式の解Ｄａｎｓｗｅｒ
９０４　　判断工程
９０５　　ＮＣｎ制約条件Ｃｃｏｎｄ
９０６　　ＮＤｎ制約条件Ｄｃｏｎｄ
１００１　（式９−１）を図示した図
１００２　（式９−２）を図示した図
１００５　１００１と１００２の交点
１１０１，１１０２１，１１０２２，１１０２３，１１０２４　素子
１１０４１，１１０４２，１１０４３　ノード
１１０３１，１１０３２，１１０３３，１１０３４　配線
１２０１　信号配線
１２０２，１２０３，１２０４　シールド配線
１３０２　素子Ａ１の電流波形図
１３０３　素子Ａ２の電流波形図
１３０４　素子Ａｎの総電流量の波形図
１３０５　素子Ａｎの電流波形の半値幅Ｗ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for correcting the operation timing of a buffer of a clock tree in a short man-hour in designing a semiconductor integrated circuit.
[0002]
[Prior art]
In a conventional method for designing a semiconductor integrated circuit, a clock tree (CTS) is designed so that the load balance between buffers is uniform between the same branches. This is to prevent the skew generated in the final stage FF from changing even when the temperature condition changes.
[0003]
However, in this case, since the clock buffers in the same stage operate synchronously, a circuit including this clock buffer requires a large current at the time when the clock buffer switches. There is a problem that this current easily induces an IR drop.
[0004]
To address this problem, the conventional semiconductor integrated circuit design method uses an IR drop analysis tool to identify the clock buffer that is causing the IR drop and to modify the layout such as strengthening the power supply wiring and changing the cell layout. After that, the timing is adjusted again.
[0005]
[Problems to be solved by the invention]
However, in this conventional correction method, if the clock buffer is moved or the wiring path is changed by layout correction, the load balance of each branch of the clock tree is lost.
[0006]
When the load balance is lost, the ratio of the gate delay amount to the wiring delay amount from the clock port to each flip-flop varies for each flip-flop.
[0007]
In this state, even if the timing is adjusted, a change in skew due to a change in temperature occurs, so that the final skew becomes worse as compared to before the layout correction.
[0008]
Such a decrease in the timing margin due to the deterioration of the skew is a great obstacle to speeding up the chip. Therefore, it is necessary to readjust the skew again, which requires a large number of steps.
[0009]
An object of the present invention is to solve the above problem and provide a method of designing a semiconductor integrated circuit which can omit a skew readjustment step at the time of IR drop correction for a clock buffer causing an operation failure due to IR drop. And
[0010]
[Means for Solving the Problems]
According to the method of designing a semiconductor integrated circuit of the present invention, when CTS buffers are the main causes of IR drop, a tree constituting a branched tree is shifted, and a buffer behind the tree is shifted in a direction to absorb temperature variations and repaired. Things.
[0011]
First, the clock buffers A1 and A2 (hereinafter, referred to as elements A1 and A2) causing an operation failure due to the IR drop and the clock tree CTS_α including the clock buffer S for driving a buffer group including the buffers are referred to as clock buffers S1 and A2. (Hereinafter referred to as the element S) to increase the load on the wiring NA1 from the element A1 to the element A1, reduce the load on the wiring NA2 from the element S to the element A2, and sum the amounts of these changes. Is output as the wiring information about the parasitic component of NAn such that is zero.
[0012]
By using this wiring condition, the timings of the element A1 and the element A2 can be shifted.
As the amount of the shift time, the maximum value among the half widths of the current waveforms of the elements A1 and A2 is used.
[0013]
However, in this state, since the operation timings of the elements in the next and subsequent stages are shifted, they are corrected in the next step.
Next, the wiring load from A1 to B1 is reduced, and the wiring load from A2 to B2 is reduced for the wiring NBn until An [n = 1, 2] reaches the element Bn to be driven. And the transmission time of the signal of NBn is adjusted so that the arrival time of the signal from S to Bn becomes the same value in CTS_α, and the parasitic component of NBn in that state is adjusted. Output wiring information. It is assumed that the temperature condition at the time of performing this adjustment is the maximum value.
[0014]
However, at this time, when the temperature condition reaches another minimum value, the arrival time of the signal from S to Bn does not become the same value in CTS_α, and is corrected in the next step.
[0015]
Next, for the element Cn in which Bn is driven via the wiring NCn and the element Dn in which Cn is driven via the wiring NDn, the signal arrival time from S to Dn when the temperature condition is maximum is obtained. When the temperature is the same and the temperature condition is the minimum, the signal transmission time TNCn of the wiring NCn and the signal transmission time TNDn of the broken line NDn for matching the signal arrival times from S to Dn are calculated, In the wiring NCn, the transmission time is TNDn without changing the output terminal capacitance of the previous stage in the wiring resistance RNCn and the wiring NDn of NCn such that the transmission time becomes TNCn without changing the output terminal capacitance of the previous stage. The wiring resistance RNDn of NDn is output as wiring information of wiring NCn and wiring information of wiring NDn.
[0016]
The skew is changed for a plurality of temperature conditions with respect to the clock buffer causing the operation failure due to the IR drop by modifying the layout CTS_α after reflecting the wiring information in the constraint condition of each wiring. By shifting the timing without reducing the peak current, it is possible to eliminate the operation failure due to the IR drop. As a result, the skew readjustment step at the time of IR drop correction can be omitted, so that the number of steps can be significantly reduced.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
FIG. 1 is a layout of a semiconductor integrated circuit according to the first embodiment of the present invention.
[0018]

Reference numerals

101, 1031, 1032, 1041, and 1042 denote elements, 10311, 10321, 10411, and 10421 denote input terminals of the elements, and 1012, 10312, 10322, 10412, and 10422 denote output terminals of the elements.
[0019]

Reference numerals

1071 and 1072 denote wirings, which connect the output terminal 10312 and the input terminal 10411 and the output terminal 10322 and the input terminal 10421, respectively.

Reference numerals

1061 and 1062 denote wirings, which connect the node 104 to the input terminal 10311 and the node 104 to the input terminal 10321, respectively. The wiring 105 connects the output terminal 1012 and the node 104.
[0020]
In the layout of FIG. 1, when timing verification is performed without considering the IR drop, a timing violation does not occur. When the IR drop is considered, an IR drop occurs when the

elements

1031 and 1032 switch, and A violation has occurred.
[0021]
FIGS. 7A to 7C are schematic diagrams of current waveforms of the

elements

1031 and 1032.
7A to 7C are current waveform diagrams in which the ordinate represents current and the abscissa represents time, where 7011 is the current waveform of the element 1031 and its half-value width is 7012. Similarly, reference numeral 7021 denotes a current waveform of the element 1032, and its half-value width is 7022. The waveform of the sum of the currents consumed by the

elements

1031 and 1032 is 7031.
[0022]
As described above, the

elements

1031 and 1032 operate synchronously with each other, and the entire circuit including the

elements

1031 and 1032 consumes a large amount of current at the timing of the peak of the waveform 7031.
[0023]
FIG. 3 is a schematic diagram of a flowchart of a method of designing the semiconductor integrated circuit shown in FIG.
In the shift time calculation step 300, the following processing is performed.
[0024]
When the maximum value of the total current amount of the elements A1 and A2 is the desired current amount, the designer sets a value that does not cause the operation failure of the A1 and A2 due to the IR drop. First, a desired current amount 307 is input. Next, when the total amount of current consumed by the element An in a state where the operation timing of the element A2 is shifted from the element A1 by (2 * Tz) is calculated, the maximum value becomes the desired current amount 307. The calculated Tz is calculated and output as the shift time Tz.
[0025]
The following is a specific example.
FIGS. 13A and 13B are schematic diagrams for explaining the shift time calculating step 300. FIG.
[0026]
FIG. 13A shows current waveforms of the elements A1 and A2 in the initial state. The horizontal axis represents time, and the vertical axis represents current. Each current waveform is assumed to be a triangular wave for simplicity of explanation. 1302 is a current waveform of the element A1, 1303 is a current waveform of the element A2, and 1302 and 1303 are waveforms having the same shape. Reference numeral 1304 denotes a waveform of the total current amount of the elements A1 and A2, which is obtained by adding 1302 and 1303, and the maximum value is set to Imax0. Reference numeral 1305 denotes a half width W (unit is seconds) of the current waveforms of the elements A1 and A2.
[0027]
FIG. 13B is a waveform of the total current amount when the current waveform 1303 of the element A2 moves rightward by (2 * Tz).
At this time, a function Imax (2 * Tz) related to Tz of the maximum value of the total current amount 1304 can be defined as follows.
[0028]
Imax (2 * Tz) = ((2 * W)-(2 * Tz)) / W * Imax0
By using this equation, Tz such that Imax (2 * Tz) becomes the desired current amount can be easily calculated. Thus, the shift time Tz can be calculated from the desired current amount 307.
[0029]
In the NA calculation step 303 in FIG. 3, the following calculation is performed.
A pre-layout correction initial-stage wiring information NAnRC0 302 having resistance component data and capacitance component data Cs of the

wirings

1061 and 1062 is prepared.
[0030]
First, the product of the resistance component R1 and the capacitance component C1 of the wiring 1061 is defined as (R1 * C1). Then, R1 * C1 for operating the element 1031 earlier by the shift time Tz is calculated (Equation 301-1).
[0031]
Specifically, the delay of a signal transmitted through the wiring 1061 depends on the slope of the signal. The operation delay of the element 1031 to which the wiring is connected also depends on the slope of the signal.
[0032]
Since the slope of the signal can be given as a function of the time constant (R1 * C1) of the wiring, all the delay times can be given as a function of (R1 * C1).
For example, if the timing at which a signal is transmitted to the node 104 is time 0 and the transmission time during which the signal is transmitted from the node 104 to the output terminal 10312 before the layout change is T1old, (Equation 301-1) becomes
T1old−F1 (R1 * C1) = shift time 301 (formula 301-1)
Indicated by Here, F1 is a function of a transmission time for a signal to be transmitted from the node 104 to the output 10312 of the element after the layout is changed. Next, the product of the resistance component R2 and the capacitance component C2 of the wiring 1062 is defined as (R2 * C2). Then, (Equation 301-2) for calculating (R2 * C2) for the element 1032 to operate late by the shift time Tz is set.
[0033]
For example, assuming that the timing at which a signal is transmitted to the node 104 is time 0 and the transmission time at which the signal is transmitted from the node 104 to the output terminal 10322 before the layout change is T2old, (Equation 301-2) becomes
F2 (R2 * C2) -T2old = shift time 301 (Equation 301-2)
Indicated by Here, F2 is a function of a transmission time for a signal to be transmitted from the node 104 to the output 10312 of the element after the layout is changed.
[0034]
Then, a conditional expression (Equation 301-3) is established in which the sum of C1 and C2 is equal to the sum of the C values included in the first-stage wiring information 302 before layout correction, and (Equation 301-1) (Equation 301-2) ( Equations 301-3) are simultaneously calculated, and R1, C1, R2, and C2 satisfying the equations are calculated, and the layout-corrected first-stage wiring information 304 including the parasitic resistance and parasitic capacitance information data of the

wirings

1061 and 1062 after the layout correction. Output.
[0035]
C1 + R2 = Cs (Equation 301-3)
Next, the NB calculation step 305 will be described.
In the NB calculation step 305, the following calculation is performed.
[0036]
First, the product of the resistance component R3 and the capacitance component C3 of the wiring 1071 is defined as (R3 * C3).
Then, an expression (303-1) for calculating (R3 * C3) for the element 1041 to operate late by the shift time 301 is set.
[0037]
For example, assuming that the transmission time for transmitting a signal from the output terminal 10312 before the layout change to the output terminal 10412 of the element at the next stage is T3old, (Equation 303-1) becomes
F3 (R3 * C3) -T3old = shift time 301 (Formula 303-1). Here, F3 is a function of a transmission time in which a signal is transmitted from the output terminal 10312 after the layout change to the output terminal 10412 of the next-stage element.
[0038]
Next, the product of the resistance component R4 of the wiring 1072 and the capacitance component C4 is defined as (R4 * C4). Then, an expression 303-2 for calculating (R4 * C4) for the element 1042 to operate late by the shift time 301 is set.
[0039]
For example, if the transmission time for transmitting a signal from the output terminal 10322 before the layout change to the output terminal 10422 of the element at the next stage is T4old, (Equation 303-2) becomes
T4old−F4 (R4 * C4) = shift time 301 (formula 303-2)
Indicated by Here, F4 is a function of a transmission time for transmitting a signal from the output terminal 10322 after the layout change to the output terminal 10422 of the next-stage element.
[0040]
Then, while C3 and C4 are constants, (Equation 303-1) and (Equation 303-2) are simultaneously established, and R3 and R4 satisfying the equations are calculated, and the obtained R3, C3 and R4 are obtained. , C4 are output as layout-corrected next-stage wiring information 306 having data on parasitic resistance and parasitic capacitance of the

wirings

1071 and 1072 after layout correction.
[0041]
FIG. 2 shows the parasitic capacitance information and the parasitic resistance information described in the layout-corrected first-stage wiring information 304 and the layout-corrected next-stage wiring information 306 as wiring restrictions by the above-described design method on the

wirings

1061, 1062, 1071, and 1072. FIG. 3 is a schematic diagram of a semiconductor integrated circuit whose layout has been corrected.
[0042]
8A to 8C are schematic diagrams of the current waveform and the total current waveform of the element 1031 and the element 1032 shown in FIG. The vertical axis is the current waveform, and the horizontal axis is the current waveform with time. 8011 is the current waveform of the element 1031 and its half-value width is 8012, and similarly, 8021 is the current waveform of the element 1032 and its half-value width is 8022. .
[0043]
The switching timing of the

elements

1031 and 1032 is compared with FIG. 7C showing the state of FIG. 1, and in FIG. The maximum value of the waveform is suppressed.
[0044]
Thus, the amount of current consumption at the time when the element 1031 operates and the time at which the element 1032 operates can be reduced, and occurrence of an IR drop at these times can be suppressed.
[0045]
Moreover, since the output time of the output signal at the output terminal of the buffer in the second stage does not change before and after the layout correction, there is no need to correct the timing of the wiring including the circuit of FIG. be able to.
[0046]
(Embodiment 2)
FIG. 6 is a schematic diagram of a flow of a method for designing a semiconductor integrated circuit in which a circuit is modified using the method for designing a semiconductor integrated circuit according to the first embodiment.
[0047]
Reference numeral 601 denotes layout data. FIG. 4A is a schematic diagram of the layout data.

Reference numerals

4011 and 4012 denote elements,

reference numerals

40111 and 40121 denote input terminals,

reference numerals

40112 and 40122 denote output terminals, and a wiring 4013 connects the input terminal 40111 to the output terminal 10412 shown in FIG. The wiring 4014 connects the input terminal 40121 and the output terminal 40112. Wirings and elements connected to the output terminal 10422 in FIG. 1 are omitted for simplification of description.
[0048]
Reference numeral 602 denotes a KAIRO0 delay calculation step in which the layout data 601 is input, the signal transmission time TABn0 (TEMP) [n = 1, 2] from the output terminal 1012 to the output terminal 10412 (the output terminal of the element 1041), and the output A transmission time TBDn0 (TEMP) of a signal from the terminal 10412 to the output terminal 40112 (the output terminal of the element 4012) is obtained and output.
[0049]
TEMP is a variable, and takes either the value MAX or the value MIN. When calculating the time, the calculation is performed according to the temperature condition described in the argument TEMP.
[0050]
A schematic diagram of a one-dimensional graph with respect to time for explaining TABn0 (MAX) and TBDn0 (MAX) is 5011 in FIG.
511 is the transmission time of the signal from the output terminal 1012 to the

input terminal

10311, 512 is the transmission time of the signal from the input terminal 10311 to the

output terminal

10312, and 513 is the output time of the output terminal 10312. 515 is a signal transmission time from the output terminal 10412 to the

input terminal

40111, and 516 is a signal transmission time from the output terminal 10412 to the input terminal 40111. Is the transmission time of the signal from the output terminal 40112 to the

input terminal

40121, 518 is the transmission time of the signal from the input terminal 40121 to the

output terminal

40122, and 511 to 518 are the TEMP = Value calculated from the layout data 601 under the condition MAX
TABn0 (MAX) = 511 + 512 + 513 + 514
TBDn0 (MAX) = 515 + 516 + 517 + 518
Are output as TABn0 (MAX) and TBDn0 (MAX).
[0051]
FIG. 5B is a schematic diagram of a one-dimensional graph related to time for explaining TABn0 (MIN) and TBDn0 (MIN).
521 is the transmission time of the signal from the output terminal 1012 to the

input terminal

10311, 522 is the transmission time of the signal from the input terminal 10311 to the

output terminal

10312, and 523 is the transmission time of the signal from the output terminal 10312 to the input terminal 10411. 524 is the transmission time of the signal from the input terminal 10411 to the

output terminal

10412, 525 is the transmission time of the signal from the output terminal 10412 to the

input terminal

40111, and 526 is the input terminal 40111 527 is a signal transmission time from the output terminal 40112 to the

input terminal

40121, and 528 is a signal transmission time from the input terminal 40121 to the output terminal 40122. Time, 521 to 528 are layout data under the condition of TEMP = MIN Is the calculated value from 01,
TABn0 (MIN) = 521 + 522 + 523 + 524
TBDn0 (MIN) = 525 + 526 + 527 + 528
Are output as TABn0 (MIN) and TBDn0 (MIN).
[0052]
Reference numeral 603 denotes a KAIRO1 creating process, in which layout data 601 is input, the design method of the semiconductor design apparatus of (Embodiment 1) is performed, and the output layout-corrected first-stage wiring information 304 and the layout-corrected next-stage wiring information output. This is a step of correcting the layout by giving 306 as a wiring constraint to the layout and outputting the layout data 604. FIG. 4B is a schematic diagram of the layout data 604 obtained in the KAIRO1 creation step 603.
[0053]
Reference numeral 605 denotes a KAIRO1 delay time calculation step in which the layout data 604 is input, and the transmission time TABn1 (TEMP) of the signal from the output terminal 1012 to the output terminal 10412 (the output terminal of the element 1041) is calculated and output.
[0054]
A schematic diagram of a one-dimensional graph relating to time for explaining TABn1 (MAX) is shown by 5012 in FIG.
5111 is a signal transmission time from the output terminal 1012 to the input terminal 10311, 5121 is a signal transmission time from the input terminal 10311 to the output terminal 10312, and 5131 is a signal transmission time from the output terminal 10312 to the input terminal 10411. Is the transmission time of the signal from the input terminal 10411 to the output terminal 10412, and the transmission time 5111 to the transmission time 5181 is the layout data 604 under the condition of TEMP = MAX. TABn1 (MAX) is a value calculated from
TABn1 (MAX) = 5111 + 5121 + 5131 + 5141
It is.
[0055]
A schematic diagram of a one-dimensional graph with respect to time for explaining TABn1 (MIN) is indicated by 5022 in FIG. 5B.
5211 is the transmission time of the signal from the output terminal 1012 to the input terminal 10311, 5221 is the transmission time of the signal from the input terminal 10311 to the output terminal 10312, and 5231 is the transmission time of the signal from the output terminal 10312 to the input terminal 10411. , 5241 is a signal transmission time from the input terminal 10411 to the output terminal 10412, and 5211 to 5281 are values calculated from the layout data 604 under the condition of TEMP = MIN. Yes, TABn1 (MIN) is
TABn1 (MIN) = 5211 + 5221 + 5231 + 5241
It is. 606 is a TBDn1 calculation step,
TABn0 (TEMP) + TCDn0 (TEMP) = TABn1 (TEMP) + TCDn1 (TEMP)
Is a step of calculating TBDn1 (TEMP) for satisfying all the TEMPs and outputting the result as TBDn_TARGET (TEMP).
[0056]
Reference numeral 607 denotes a TNC & TND calculation step. Schematic diagrams of a one-dimensional graph relating to time for explaining the TNC & TND calculation step 607 are 5013 in FIG. 5A and 5023 in FIG. 5B.
[0057]
Reference numeral 5151 denotes a transmission time variable TNCn (MAX) of a signal from the output terminal 10412 to the input terminal 40111, and reference numeral 5161 denotes a transmission time function of a signal from the input terminal 40111 to the output terminal 40112. MAX) is defined as a function TCn (MAX, TNCn (MAX)) having MAX as a variable.
[0058]
5171 is a transmission time variable TNDn (MAX) of the signal from the output terminal 40112 to the

input terminal

40121, 5181 is a transmission time function of the signal from the input terminal 40121 to the output terminal 40122, It is defined by a function TDn (MAX, TNDn (MAX)) having TNDn (MAX) as a variable.
[0059]
5251 is a transmission time variable TNCn (MIN) of a signal from the output terminal 10412 to the

input terminal

40111, and 5261 is a transmission time function of a signal from the input terminal 40111 to the output terminal 40112, It is defined by a function TCn (MIN, TNCn (MIN)) having TNCn (MIN) as a variable.
[0060]
5271 is a transmission time variable TNDn (MIN) of a signal from the output terminal 40112 to the

input terminal

40121, 5281 is a transmission time function of a signal from the input terminal 40121 to the output terminal 40122, It is defined by a function TDn (MIN, TNDn1 (MIN)) having TNDn (MIN) as a variable.
[0061]
First, TBDn_TARGET (TEMP) is input. next,
TBDn_TARGET (MAX) = 5151 + 5161 + 5171 + 5181
TBDn_TARGET (MIN) = 5251 + 5261 + 5271 + 5281
TCn (TEMP) and TDn (TEMP) satisfying
Output as 6071 which is TCn (TEMP) and 6072 which is TDn (TEMP).
[0062]
Reference numeral 608 denotes an RNC & RND calculation step.
The wiring delay is described by a function using the slope of the waveform as a parameter, and the slope of the waveform is represented by a function of a product R * C of a parasitic capacitance component and a parasitic resistance component of the wiring. The wiring delay can be described by a function of R * C.
[0063]
Therefore, by solving this function, R * C for realizing a certain wiring delay can be obtained.
In this step 608, the parasitic capacitance component C is fixed. This is because, by keeping the parasitic capacitance component constant, the output terminal capacitance of the element in the preceding stage can be fixed, so that the element delay in the preceding stage is not changed.
[0064]
Therefore, first, without changing the parasitic capacitance in the wiring NCn, without changing the resistance value RNCn (TEMP) and the parasitic capacitance in the wiring NDn so that the signal transmission time in the NCn becomes TNCn (TEMP). The resistance value RNDn (TEMP) is calculated so that the signal transmission time at the NDn becomes TNDn (TEMP). Next, the RNCn (TEMP) is output as the layout-corrected NCn wiring information 6081, and the RNDn (TEMP) is output. TEMP) is output as NDn wiring information 6082 after layout modification.
[0065]
In FIG. 6, for the sake of simplicity, the description is focused on the correction method for the element 1031. However, the same correction method is applied to the element 1032.
As described above, by using the method for designing a semiconductor integrated circuit according to (Embodiment 2), the operation timing of the

elements

1031 and 1032 is shifted with respect to the circuit 401 having the

elements

1031 and 1032 having the operation failure due to the IR drop. In addition, the following conditions are satisfied: TEMP = MAX, the operation timing to the output terminal 40122 of the last-stage element is not shifted, and TEMP = MIN, the operation timing to the output terminal 40122 of the last-stage element is not shifted. For this purpose,

constraint conditions

304, 305, 6081, and 6082 of the parasitic resistance component and the parasitic capacitance component of each wiring are obtained.
[0066]
If these constraints are reflected in the layout, the layout can be modified. FIG. 4C is a schematic diagram thereof.
To reflect these restrictions on the actual wiring, for example, surround the signal wiring with a shield wiring, the resistance value is the width and length of the signal wiring, and the capacitance value is the distance between the signal wiring and the shield wiring. The control may be performed at intervals to satisfy the constraint.
[0067]
FIG. 12 is a schematic diagram showing a state of a cross section when a signal wiring is surrounded by a shield wiring.
Reference numeral 1201 denotes a signal wiring, which has a width W and a height H. Reference numeral 1202 denotes a shield wiring, which is formed in the same wiring layer as the signal wiring 1201 and has a distance d1 between the shield wiring 1202 and the signal wiring 1201. Reference numeral 1203 denotes a shield wiring, which is formed in a layer immediately above the wiring layer having the signal wiring 1201, and the distance between the shield wiring 1203 and the signal wiring 1201 is d2.
[0068]
Reference numeral 1204 denotes a shield wiring, which is formed in a layer immediately below a wiring layer where the signal wiring 1201 is provided, and the distance between the shield wiring 1204 and the signal wiring 1201 is d2.
[0069]
At this time, the resistance value R0 and the capacitance value C0 per unit length of the signal wiring 1201 are as follows. Here, ρ is the resistivity, and ε1 and ε2 are the dielectric constants.
R0 = ρ / (W * H) [Ω / m]
C0 = 2 * ε1 (H / d1) + 2 * ε2 (W / d2) [C / m]
To change R0, W may be changed. To change C0, d1 may be changed. At this time, if W / d2 is sufficiently small, the term of W may be ignored.
[0070]
Further, by increasing or decreasing the length of the wiring employing this wiring structure, the capacitance value and the resistance value of the entire wiring can be changed.
Although the circuit described so far is a circuit having a fan-out of 2, it is also applicable when the fan-out is 3 or more.
[0071]
As an example, a case where the fanout is 4 will be described.
FIG. 11 is a schematic diagram of a semiconductor integrated circuit having a fan-out of 4.

Reference numerals

1101 and 11021 to 11024 denote elements. Of these, 11021 to 11024 are elements that do not operate normally because an IR drop occurs because they operate synchronously.
[0072]
11041 to 11043 are nodes, 11031 to 11034 are wirings, and connect elements and nodes.
At this time, 11031 to 11034 are divided into two groups, GroupA1 and GroupA2, and each wiring included in GroupA1 is treated as the wiring NA1 of (Embodiment 1), and each wiring included in GroupA2 is defined as By treating the wiring as the wiring NA2 of Embodiment 1), the effect obtained by the method of designing a semiconductor integrated circuit of Embodiment 2 can be given to each wiring and the element connected to the wiring. .
[0073]
(Embodiment 3)
(Embodiment 3) shows (Embodiment 2) the TNC & TND calculation step 607.
[0074]
As shown in FIG. 9, the TNC & TND calculation step 607
TBDn1 (TEMP) = TBDn_TARGET (TEMP)
Is expressed by a plurality of quadratic polynomials as the TNCn (MAX) and the TNDn (MAX), and calculates the TCn (MAX) and the TDn (MAX) satisfying the quadratic polynomial, and solves the solution and the solution Danswer. And a range condition Dcond which is a range of TCn (MAX) in which the element Cn operates normally and a range condition Dcond which is a range of TDn (MIN) in which the element Dn operates normally. A determination step 904 of determining whether the answer is satisfied, terminating the process if not satisfied, outputting the answer as the TNCn (TEMP) if the answer is satisfied, and outputting the answer as the TNDn (TEMP); have.
[0075]
The polynomial calculation step 901 performs the following calculation.
First, the signal transmission time of the wiring is defined as follows. Thus, the transmission time under the MIN condition can be described by the wiring transmission time under the MAX condition. Note that Knet is a constant.
[0076]
TNCn (MIN) = Knet * TNCn (MAX)
TNDn (MIN) = Knet * TNDn (MAX)
Next, regarding the signal transmission time inside the element, the MAX condition is defined as follows.
[0077]
Thus, under the MAX condition, the signal transmission time of the element can be described as a function of the transmission time of the wiring connected to the input terminal. Here, a, b, c, e, and f are constants. Note that TNCn (MAX) ＾ 2 means squaring TNCn (MAX).
[0078]
TCn (MAX) = a + b * TNCn (MAX) + c * TNCn (MAX) ＾ 2
TDn (MAX) = d + e * TNDn (MAX) + f * TNDn (MAX) ＾ 2
The MIN condition is defined as follows. Thus, the transmission time inside the element under the MIN condition can be described by the transmission time inside the element under the MAX condition. Note that Kcell is a constant.
[0079]
TCn (MIN) = Kcell * TCn (MAX)
TDn (MIN) = Kcell * TDn (MAX)
From the above, TBDn1 (TEMP) can be described as follows. In this way, TBDn (TEMP) can be described as a second-order polynomial of TNCn (MAX) and TNDn (MAX).
[0080]

Therefore, Equation 1 can be described as two second-order polynomials as follows:
[0081]
TBDn (MAX) = TBDn_TARGET (MAX) (Equation 9-1)
TBDn (MIN) = TBDn_TARGET (MIN) (Equation 9-2)
Next, TNCn (MAX) and TNDn (MAX) satisfying the two quadratic polynomials (Equations 9-1) and (Equation 9-2) are calculated. FIG. 10 is a schematic diagram relating to this calculation process, and is a two-dimensional graph in which the X axis is TNCn (MAX) and the Y axis is YNDn (MAX).
[0082]
1001 illustrates (Expression 9-1), and 1002 illustrates (Expression 9-2).
1005 is the intersection of 1001 and 1002, and this intersection is TNCn (MAX) and TNDn (MAX) that satisfy both (Equation 9-1) and (Equation 9-2).
[0083]
Then, the coordinates of the intersection are output as 902 which is a solution of the polynomial and 903 which is a solution of the polynomial.
If the coordinates of the intersection include a negative value, the process is interrupted in this step.
In this case, the timing correction cannot be converged simply by controlling the wiring load.
[0084]
A determination step 904 is a step of confirming that the solution obtained in the polynomial calculation step 901 can be created on a layout.
Reference numeral 905 denotes an NCn constraint condition Ccond having an upper limit value and a lower limit value of the signal transmission time of the wiring NCn4013.
[0085]
The upper limit is determined based on the guaranteed range of the library accuracy, the noise resistance of the signal due to the blunted waveform, and the like. The lower limit is the signal transmission time of the NCn when the wiring NCn is laid on the layout so that the wiring load is minimized.
[0086]
Reference numeral 906 denotes an NDn constraint condition Dcond having an upper limit value and a lower limit value of the wiring transmission time of the wiring NDn4014.
The upper limit value and the lower limit value are determined by applying the method for determining the NCnd constraint condition Ccond 905 to the wiring NDn.
[0087]
First, the solution Cancel 902, the answer 903, the NCn constraint Ccon 905, and the NDn constraint Dcon 906 output from the polynomial calculation step 901 are input.
[0088]
Next, it is determined that "the solution Customer 902 satisfies the NCn constraint condition Ccond 905 and the solution Danswer 903 satisfies the NDn constraint condition Dcond 906". If false, the process ends. In this case, a solution exists but cannot be realized with the current layout.
[0089]
If true, output the answer as TNCn (MAX) 6071 and output the answer as TNDn (MAX) 6072.
As described above, by using the method of designing a semiconductor integrated circuit according to the second embodiment, the timing of the clock buffer causing the operation failure due to the IR drop can be changed without changing the skew under a plurality of temperature conditions. , And reducing the peak current, it is possible to eliminate the operation failure due to the IR drop. As a result, the skew readjustment step at the time of IR drop correction can be omitted, so that the number of steps can be significantly reduced.
[0090]
As described above, by using the method of designing a semiconductor integrated circuit according to the third embodiment, the feasibility of the method of designing a semiconductor integrated circuit according to the second embodiment can be improved before the layout is actually modified. Therefore, it is possible to eliminate a failure by performing a layout correction process that cannot be performed, and to perform an efficient design work in terms of man-hours.
[0091]
【The invention's effect】
As described above, according to the present invention, the operation timing of the clock tree buffer is shifted by shifting the operation timing of the clock buffer to be corrected, thereby suppressing the total current consumption when the clock buffer switches. Prevents circuit malfunction due to IR drop, and automatically adjusts the load balance of the entire clock tree to prevent skew deterioration due to IR drop adjustment and saves man-hours for skew readjustment. Reduce skew over multiple temperature conditions for clock buffers that can reduce and improve circuit integrity without sacrificing chip operating speed and causing impairments due to IR drop And shift the timing to reduce the peak current, Operational failure due can be removed. As a result, the skew readjustment step at the time of IR drop correction can be omitted, so that the number of steps can be significantly reduced.
[Brief description of the drawings]
FIG. 1 is a schematic diagram of a layout of a semiconductor integrated circuit according to Embodiment 1 of the present invention;
FIG. 2 is a schematic diagram of a semiconductor integrated circuit whose layout has been corrected.
FIG. 3 is a schematic diagram of a flowchart of a method for designing a semiconductor integrated circuit according to Embodiment 1 of the present invention;
FIG. 4 is a schematic diagram of layout data.
FIG. 5 is a schematic diagram of a one-dimensional graph relating to time under a MAX condition and a one-dimensional graph relating to time under a MIN condition.
FIG. 6 is a schematic diagram of a flow of a method for designing a semiconductor integrated circuit in (Embodiment 2) of the present invention;
FIG. 7 is a schematic diagram of current waveforms of the

elements

1031 and 1032 in FIG.
8 is a schematic diagram of current waveforms of the element 1031 and the element 1032 in FIG.
FIG. 9 is a schematic diagram of a flow of a method for designing a semiconductor integrated circuit in (Embodiment 3) of the present invention;
FIG. 10 is a schematic diagram illustrating a calculation process in a polynomial calculation process.
FIG. 11 is a schematic diagram of a semiconductor integrated circuit having a fan-out of 4;
FIG. 12 is a schematic diagram showing a state of a cross section when a signal wiring is surrounded by a shield wiring;
FIG. 13 is a schematic diagram for explaining a shift time calculating step according to the first embodiment of the present invention.
[Explanation of symbols]
101,1031,1032,1041,1042 element
104 nodes
10311, 10321, 10411, 10421 Input terminal
10312, 10322, 10412, 10422, 1012 Output terminal
105, 1061, 1062, 1071, 1072 Wiring
301 shift time
302 First stage wiring information NAnRC0 before layout modification
303 NA calculation process
304 First stage wiring information after layout modification
305 NB calculation process
306 Layout wiring information after layout modification
4011 and 4012 elements
40111, 40121 input terminal
40112, 40122 output terminal
4013, 4014 wiring
Schematic diagram of a one-dimensional graph with respect to time for explaining 5011 TABn0 (MAX) and TBDn0 (MAX)
511 Transmission time of signal from output terminal 1012 to input terminal 10311
512 Transmission time of signal from input terminal 10311 to output terminal 10312
513 Transmission time of signal from output terminal 10312 to input terminal 10411
514 Transmission time of signal from input terminal 10411 to output terminal 10412
515 Transmission time of signal from output terminal 10412 to input terminal 40111
516 Transmission time of signal from input terminal 40111 to output terminal 40112
517 Transmission time of signal from output terminal 40112 to input terminal 40121
518 Transmission time of signal from input terminal 40121 to output terminal 40122
Schematic diagram of a one-dimensional graph related to time for explaining 5012 TABn1 (MAX)
5111 Signal transmission time from output terminal 1012 to input terminal 10311
5121 Signal transmission time from input terminal 10311 to output terminal 10312
5131 Transmission time of signal from output terminal 10312 to input terminal 10411
5141 Transmission time of signal from input terminal 10411 to output terminal 10412
Schematic diagram of a one-dimensional graph with respect to time for explaining 5022 TABn1 (MIN)
5211 Transmission time of signal from output terminal 1012 to input terminal 10311
5221 Transmission time of signal from input terminal 10311 to output terminal 10312
5231 Transmission time of signal from output terminal 10312 to input terminal 10411
5241 Transmission time of signal from input terminal 10411 to output terminal 10412
Schematic diagram of a one-dimensional graph relating to time for explaining the TNC & TND calculation process under the 5013 MAX condition
5151 Transmission time variable of signal from output terminal 10412 to input terminal 40111
5161 Transmission time function of signal from input terminal 40111 to output terminal 40112
5171 Transmission time variable from output terminal 40112 to input terminal 40121
5181 Transfer time function from input terminal 40121 to output terminal 40122
Schematic diagram of a one-dimensional graph with respect to time for explaining the TNC & TND calculation process under the 5023 MIN condition
5251 Transmission time variable from output terminal 10412 to input terminal 40111
5261 Transfer time function from input terminal 40111 to output terminal 40112
5271 Transmission time variable from output terminal 40112 to input terminal 40121
5281 Transfer time function from input terminal 40121 to output terminal 40122
Schematic diagram of a one-dimensional graph with respect to time for explaining 5021 TABn0 (MIN) and TBDn0 (MIN)
521 Transmission time from output terminal 1012 to input terminal 10311
522 Transmission time from input terminal 10311 to output terminal 10312
523 Transmission time from output terminal 10312 to input terminal 10411
524 Transmission time from input terminal 10411 to output terminal 10412
525 Transmission time from output terminal 10412 to input terminal 40111
526 Transmission time from input terminal 40111 to output terminal 40112
527 Transmission time from output terminal 40112 to input terminal 40121
528 Transmission time from input terminal 40121 to output terminal 40122
601 Layout data
602 KAIRO0 delay calculation process
603 KAIRO1 making process
604 layout data
605 KAIRO1 delay time calculation process
606 TBDn1 calculation process
607 TNC & TND calculation process
608 RNC & RND calculation process
7011 Current waveform diagram of element 1031
7012 Half width of current waveform of element 1031
7021 Current waveform diagram of element 1032
7022 Half width of current wave of element 1032
7031 Waveform diagram of total sum of current consumed by

elements

1031 and 1032
8011 Current waveform diagram of element 1031
8012 Half width of current waveform of element 1031
8021 Current waveform diagram of element 1032
8022 Half-width of current waveform of element 1032
8031 Waveform diagram of sum of currents consumed by element 1031 and element 1032
901 Polynomial calculation process
902 Polynomial solution Canswer
903 Polynomial solution Danswer
904 Judgment process
905 NCn constraint condition Ccond
906 NDn constraint condition Dcond
1001 (Equation 9-1)
1002 (Equation 9-2)
1005 Intersection of 1001 and 1002
1101, 11021, 11022, 11023, 11024 elements
11041, 11042, 11043 nodes
11031, 11032, 11033, 11034 Wiring
1201 Signal wiring
1202, 1203, 1204 Shield wiring
1302 Current waveform diagram of element A1
1303 Current waveform diagram of element A2
1304 Waveform diagram of total current amount of element An
1305 Half-width W of current waveform of element An

Claims

An element S having an output terminal Sout;
A plurality of elements An [n = 1, 2] having an input terminal AnIN and an output terminal AnOUT;
Node NODE0,
A wiring N0 connecting the node NODE0 and the output terminal Sout;
A plurality of wirings NAn connecting the node NODE0 and the input terminal AnIN;
A plurality of elements Bn [n = 1, 2] having an input terminal BnIN and an output terminal BnOUT;
In a semiconductor integrated circuit having a plurality of wirings NBn connecting the output terminal AnOUT and the input terminal BnIN,
A desired current amount that can avoid a circuit operation failure caused by an IR drop or the like is input as a sum of current amounts consumed by the plurality of elements An, and a current consumed by an element A2 of the plurality of elements An A shift time for outputting such that the maximum value of the total current amount of the plurality of elements An becomes the desired current amount when the peak time at which the value becomes the maximum value is delayed by (2 * Tz). Calculation process,
Resistance component data that allows the element A1 of the elements An to operate earlier by the Tz, which can be calculated based on the Tz and the pre-layout first-level wiring information NAnRC0 having the resistance component data and the capacitance component data of the plurality of wirings NAn. The sum of the capacitance component data of the NA1RC and the capacitance component of the NA2RC from the capacitance component data NA1RC and the resistance component data and the capacitance component data NA2RC in which the element A2 of the element An operates later by the time Tz. Calculating the first-stage wiring information after layout correction, which is the resistance component data and the capacitance component data when the sum is equal to the sum of the capacitance values included in the NAnRC0;
Resistance component data and capacitance component data NB1RC necessary for a transmission delay of a signal propagating in a section from the input terminal A1IN of the element A1 to the output terminal B1OUT of the element B1 of the element Bn to be delayed by the Tz; The resistance component data and the capacitance component data NB2RC necessary for the transmission delay of the signal propagating in the section from the input terminal A2IN of the element A2 to the output terminal B2OUT of the element B2 of the element Bn to be earlier by the shift time Tz. NB calculating step of calculating next-stage wiring information NBnRC after layout modification.

An element S having an output terminal Sout, an element An [n = 1, 2] having an input terminal AnIN and an output terminal AnOUT, and a node NODE0;
A wiring N0 connecting the node NODE0 and the output terminal Sout;
A wiring NAn connecting the node NODE0 and the input terminal AnIN;
An element Bn [n = 1, 2] having an input terminal BnIN and an output terminal BnOUT;
A wiring NBn connecting the output terminal AnOUT and the input terminal BnIN,
An element Cn having an input terminal CnIN and an output terminal CnOUT,
An element DN having an input terminal DnIN and an output terminal DnOUT, a wiring NBn connecting the BnOUT and the CnIN,
In a semiconductor integrated circuit KAIRO0 having a wiring NCn connecting the CnOUT and the DnIN,
The temperature coefficient TEMP is a temperature coefficient used in the calculating step, and takes any one of a value MAX and a value MIN, and the signal transmission time from the output terminal Sout to the BnOUT in the KAIRO0 is A function TABn0 (TEMP) using TEMP as a variable, and a signal transmission time from the BnOUT to the DnOUT is a function TBDn0 (TEMP) using the temperature coefficient TEMP as a variable, and the TABn0 (MAX) and the TBDn0 (TEMP). MAX), and calculating the TABn0 (MIN) and the TBDn0 (MIN) to calculate the delay time of the KAIRO0,
A KAIRO1 creating step of modifying the semiconductor integrated circuit using the semiconductor integrated circuit design method according to claim 1 and outputting the modified elements A and B of the KAIRO0 as a modified semiconductor integrated circuit KAIRO1;
The signal transmission time from the output terminal Sout to the BnOUT in the KAIRO1 is a function TABn1 (TEMP) using the TEMP as a variable, and the signal transmission time from the BnOUT to the DnOUT is a function TBDn1 ( TEMP), and calculating the TABn1 (MAX) and the TABn1 (MIN) to calculate a delay time of the KAIRO1;
TBDn1 (TEMP) + TCDn0 (TEMP) = TABn1 (TEMP) + TBDn1 (TEMP) for satisfying TCDn1 (TEMP) with all the TEMPs, and a TBDn1 calculating step of outputting as TBDn_TARGET (TEMP);
The signal transmission time of the wiring NCn is a function TNCn (TEMP) using the TEMP as a variable, and the signal transmission time of the wiring NDn is a function TNDn (TEMP) using the TEMP as a variable, and the TBDn1 (TEMP ) Has the TNCn (TEMP) and the TNDn (TEMP) as variables,
TBDn1 (TEMP) = TBDn_TARGET (TEMP) (Equation 1)
A TNC & TND calculating step of calculating the TNCn (TEMP) and the TNDn (TEMP) satisfying
Without changing the parasitic capacitance on the wiring NCn, the signal on the NDn without changing the resistance value RNCn (TEMP) and the parasitic capacitance on the wiring NDn such that the signal transmission time on the NCn becomes TNCn (TEMP). , The resistance value RNDn (TEMP) is calculated so that the transmission time becomes TNDn (TEMP), the RNCn (TEMP) is output as NCn wiring information after layout correction, and the RNDn (TEMP) is converted to NDn wiring information after layout correction. And a RNC & RND calculation step of outputting as a result.

The TNC & TND calculation step includes:
The (Equation 1) is expressed by a plurality of quadratic polynomials as the TNCn (MAX) and the TNDn (MAX), and calculates the TCn (MAX) and the TDn (MAX) satisfying the quadratic polynomial; A polynomial calculation step of outputting a solution Canswer and a solution Danswer,
It is determined whether the answer and the answer satisfy the range condition Ccond which is a range of TCn (MAX) in which the element Cn operates normally and the range condition Dcon which is a range of TDn (MIN) in which the element Dn operates normally. 3. The semiconductor integrated circuit according to claim 2, further comprising a step of terminating the process if the condition is not satisfied, outputting the answer as the TNCn (TEMP) if the condition is satisfied, and outputting the answer as the TNDn (TEMP). Design method.