JP2004022875A

JP2004022875A - Display device

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Publication number: JP2004022875A
Application number: JP2002176960A
Authority: JP
Inventors: Taiichi Kimura; 木村　泰一; Toshiteru Kaneko; 金子　寿輝; Shigeo Shimomura; 下村　繁雄; Osamu Okura; 大倉　理
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-06-18
Filing date: 2002-06-18
Publication date: 2004-01-22

Abstract

<P>PROBLEM TO BE SOLVED: To provide a display device which is reducible in area occupied by a peripheral circuit and to provide a manufacturing method of the display device which is decreased in manufacturing man-hour. <P>SOLUTION: The display device has an n-type MIS (metal insulator semiconductor) thin-film transistor in gate structure and a p-type MIS thin-film transistor in top-gate structure on a substrate, the gate electrode of the p-type MIS thin-film transistor being less in film thickness than the gate electrode of the n-type MIS thin-film transistor. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は表示装置およびその製造方法に係り、特に、基板上にトップゲート構造のｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタを備える表示装置およびその製造方法に関する。
【０００２】
【従来の技術】
たとえば液晶表示装置は、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、そのｘ方向に延在しｙ方向に並設されるゲート信号線とｙ方向に延在しｘ方向に並設されるドレイン信号線とが形成され、これら各信号線に囲まれた矩形状の領域を画素領域としている。
【０００３】
そして、各画素領域には、少なくともゲート信号線からの走査信号によって動作されるＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタ（以下、ＭＩＳ型トランジスタと称す）と、このＭＩＳ型トランジスタを介してドレイン信号線からの映像信号が供給される画素電極とを有している。なお、ＭＩＳ型とはＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型を含む概念である。
【０００４】
ここで、画素電極は対向電極との間に電界を発生せしめるようになっており、該電界によって液晶の光透過率を制御させるようにしている。
【０００５】
そして、前記ＭＩＳ型トランジスタは、その半導体層としてたとえばポリシリコン等の多結晶のものを用い、これにともない、周辺回路（たとえば前記各ゲート信号線に接続される走査信号駆動回路および各ドレイン信号線に接続される映像信号駆動回路などの駆動回路）を構成するＭＩＳ型トランジスタもポリシリコン等の多結晶の半導体層にして、前記基板上に形成するものが知られている。
【０００６】
【発明が解決しようとする課題】
前記周辺回路には、相補型に形成されるｎ型ＭＩＳ薄膜トランジスタ（以下、ｎ型ＭＩＳトランジスタと称す）とｐ型ＭＩＳ薄膜トランジスタ（以下、ｐ型ＭＩＳトランジスタと称す）が多数形成されるが、そのうちｎ型ＭＩＳトランジスタにおいて、そのゲート電極端部に近接する半導体層の部分をドレイン領域およびソース領域よりも低濃度のｎ⁻型半導体層とすることが知られている。
【０００７】
ｎ型ＭＩＳトランジスタはそのゲート電極端部に近接する半導体層の部分において電界集中が発生し、長期間使用するとトランジスタの特性が劣化し易いため電界の緩和する必要があるからである。
そして、前記低濃度のｎ⁻型半導体層の領域は、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域と称されている。
【０００８】
しかし、このような構成からなるＬＤＤ領域を有するｎ型ＭＩＳトランジスタと該ｎ型ＭＩＳトランジスタのゲート電極と同じゲート電極の膜厚を有し、ＳＤ（Ｓｉｎｇｌｅ　Ｄｒａｉｎ）（ゲート電極端部と近接する半導体層の不純物の濃度が同じ導電型を有する他の部分の濃度と同じ）であるｐ型ＭＩＳトランジスタを作るためには、たとえばゲート電極の加工をｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとで別々に行なう必要があり、互いのトランジスタ同士を接続する配線を太くしなければならず、周辺回路の面積が大きくなったり、また、複雑な製造工程のため、工数が増大してしまうということが指摘されるに至った。
【０００９】
本発明は、このような事情に基づいてなされたものであり、その目的は、周辺回路の占める面積を小さくできる表示装置を提供することにある。
また、本発明の他の目的は、製造工数の低減を図った表示装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
手段１．
本発明による表示装置は、たとえば、基板上にトップゲート構造のｎ型ＭＩＳ薄膜トランジスタとトップゲート構造のｐ型ＭＩＳ薄膜トランジスタを備える表示装置であって、
前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚は前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚よりも小さく形成されていることを特徴とするものである。
【００１２】
手段２．
本発明による表示装置は、たとえば、手段１の構成を前提として、前記ｎ型ＭＩＳ薄膜トランジスタは、その半導体層のゲート電極端部と近接する部分にＬＤＤ領域あるいはオフセット領域を有することを特徴とするものである。
【００１３】
手段３．
本発明による表示装置は、たとえば、手段２の構成を前提として、前記ｎ型ＭＩＳ薄膜トランジスタのＬＤＤ領域あるいはオフセット領域は自己整合によって形成されていることを特徴とするものである。
【００１４】
手段４．
本発明による表示装置は、たとえば、手段２、３のうちいずれかの構成を前提として、前記ｎ型ＭＩＳ薄膜トランジスタのＬＤＤ領域あるいはオフセット領域は該ｎ型ＭＩＳ薄膜トランジスタのゲート電極のサイドエッチングを利用して形成されていることを特徴とするものである。
【００１５】
手段５．
本発明による表示装置は、たとえば、手段１から４のうちいずれかの構成を前提として、前記ｐ型ＭＩＳ薄膜トランジスタは、その半導体層のゲート電極端部と近接する部分のｐ型不純物の濃度が他のソース領域およびドレイン領域の部分のｐ型不純物の濃度とほぼ同一となっていることを特徴とするものである。
【００１６】
手段６．
本発明による表示装置は、たとえば、手段１から４のうちいずれかの構成を前提として、前記ｐ型ＭＩＳ薄膜トランジスタは、その半導体層のゲート電極端部と近接する部分のｐ型不純物の濃度がソース領域およびドレイン領域におけるｐ型不純物の濃度よりも高濃度となっている高濃度領域を有するとともに、
前記高濃度領域は前記ゲート電極端部からの距離が０．１μｍ以下の範囲で形成されていることを特徴とするものである。
【００１７】
手段７．
本発明による表示装置は、たとえば、手段２から４のうちいずれかの構成を前提として、前記ｐ型ＭＩＳ薄膜トランジスタは、その半導体層のゲート電極端部と近接する部分のｐ型不純物の濃度がソース領域およびドレイン領域におけるｐ型不純物の濃度よりも高濃度となっている高濃度領域を有するとともに、
前記高濃度領域は前記ゲート電極端部からの距離が前記ｎ型ＭＩＳ薄膜トランジスタのＬＤＤ領域またはオフセット領域の大きさよりも小さい範囲で形成されていることを特徴とするものである。
【００１８】
手段８．
本発明による表示装置は、たとえば、手段１から７のうちいずれかの構成を前提として、前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚は該ゲート電極と一体に形成される配線層の膜厚よりも小さく形成されていることを特徴とするものである。
【００１９】
手段９．
本発明による表示装置は、たとえば、手段１から８のうちいずれかの構成を前提として、前記表示装置は、液晶表示装置あるいは有機ＥＬ表示装置であることを特徴とするものである。
【００２０】
手段１０．
本発明による表示装置の製造方法は、たとえば、基板上にトップゲート構造のｎ型ＭＩＳ薄膜トランジスタとｐ型ＭＩＳ薄膜トランジスタを備える表示装置の製造方法であって、
前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚を前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚よりも小さく形成するゲート電極膜厚調整工程と、
前記ゲート電極膜厚調整工程よりも後に、前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極と前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極を一括でエッチングしてパターニングする際に、前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極をサイドエッチングし、前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極のサイドエッチングの量を前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極のサイドエッチング量よりも小さくするエッチング工程を備えることを特徴とするものである。
【００２１】
手段１１．
本発明による表示装置の製造方法は、たとえば、手段１０の構成を前提として、前記ｐ型ＭＩＳ薄膜トランジスタのサイドエッチングの量は０．１μｍ以下であることを特徴とするものである。
【００２２】
手段１２．
本発明による表示装置の製造方法は、たとえば、手段１０または１１の構成を前提として、前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極のサイドエッチングの量はほぼ０であることを特徴するものである。
【００２３】
手段１３．
本発明による表示装置の製造方法は、たとえば、基板上にトップゲート構造のｎ型ＭＩＳ薄膜トランジスタとトップゲート構造のｐ型ＭＩＳ薄膜トランジスタを備える表示装置の製造方法であって、
前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚を前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚よりも小さく形成するゲート電極膜厚調整工程と、
前記ゲート電極膜厚調整工程よりも後に、前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極と前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極を一括でエッチングしてパターニングするとともに、前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極をサイドエッチングし、このサイドエッチングを利用してＬＤＤ領域あるいはオフセット領域を自己整合的に形成するｎ型ＭＩＳ薄膜トランジスタ形成工程と、前記ｎ型ＭＩＳ薄膜トランジスタ形成工程よりも後に、前記ｐ型ＭＩＳ薄膜トランジスタの半導体層にｐ型不純物をカウンタードープするｐ型ＭＩＳ薄膜トランジスタ形成工程を備えることを特徴とするものである。
【００２４】
手段１４．
本発明による表示装置の製造方法は、たとえば、手段１３の構成を前提として、前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極のサイドエッチングの量が前記ｎ型のＭＩＳ薄膜トランジスタのゲート電極のサイドエッチングの量よりも小さいことを特徴とするものである。
【００２５】
手段１５．
本発明による表示装置の製造方法は、たとえば、手段１３または１４の構成を前提として、前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極のサイドエッチングの量がほぼ０であることを特徴とするものである。
【００２６】
手段１６．
本発明による表示装置の製造方法は、たとえば、手段１０から１５のうちいずれかの構成を前提として、前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚を前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極と一体に形成された配線層の膜厚よりも小さく形成することを特徴とするものである。
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【００２７】
【発明の実施の形態】
以下、本発明による表示装置の実施例を図面を用いて説明をする。
【００２８】
《全体の概略構成》
図２は、本発明による液晶表示装置の一実施例を示す全体の概略平面図である。
同図は等価回路で示しているが、実際の幾何学的配置に対応させて描いている。図２において、液晶を介して互いに対向配置される一対の透明基板ＳＵＢ１、ＳＵＢ２があり、該液晶は一方の透明基板ＳＵＢ１に対する他方の透明基板ＳＵＢ２の固定を兼ねるシール材ＳＬによって封入されている。
【００２９】
シール材ＳＬによって囲まれた前記一方の透明基板ＳＵＢ１の液晶側の面には、そのｘ方向に延在しｙ方向に並設されたゲート信号線ＧＬとｙ方向に延在しｘ方向に並設されたドレイン信号線ＤＬとが形成されている。
【００３０】
各ゲート信号線ＧＬと各ドレイン信号線ＤＬとで囲まれた領域は画素領域を構成するとともに、これら各画素領域のマトリクス状の集合体は液晶表示部ＡＲを構成するようになっている。
【００３１】
また、ｘ方向に並設される各画素領域のそれぞれにはそれら各画素領域内に走行された共通の容量信号線ＣＬが形成されている。この容量信号線ＣＬは後述の容量素子Ｃｓｔｇの一方の電極に接続されるもので、たとえば一定の電圧が印加されるようになっている。
【００３２】
各画素領域には、少なくとも、その片側のゲート信号線ＧＬからの走査信号によって作動される薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して片側のドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸが形成されて各画素を構成している。そして、この画素電極ＰＸと前記容量信号線ＣＬとの間には前記容量素子Ｃｓｔｇが接続されている。この容量素子Ｃｓｔｇは画素電極ＰＸに供給された映像信号を比較的長い時間蓄積させるため等に設けられたものである。
【００３３】
該薄膜トランジスタＴＦＴはＭＩＳ型の薄膜トランジスタであり、その半導体層がたとえば多結晶シリコン（ポリシリコン（ｐ−Ｓｉ））から構成されたものとなっている。
【００３４】
本実施例ではｎ型ＭＩＳトランジスタを用いているが、Ｐ型ＭＩＳトランジスタを用いてもよい。また、両者を混在させてもよい。
【００３５】
また、画素電極ＰＸは、他方の透明基板ＳＵＢ２の液晶側の面に各画素領域に共通に形成した対向電極との間に電界を発生させ、この電界によって液晶の光透過率を制御させるようになっている。
【００３６】
また、透明基板ＳＵＢ１上の液晶表示部ＡＲの周辺には周辺回路が形成されている。周辺回路としてはたとえば駆動回路、ＣＰＵ、メモリなどが考えられる。本実施例では駆動回路として走査信号駆動回路Ｖと映像信号駆動回路Ｈｅを形成した。
【００３７】
前記ゲート信号線ＧＬのそれぞれの延在端は透明基板ＳＵＢ１の表面に形成された走査信号駆動回路Ｖに接続されるようになっている。この走査信号駆動回路Ｖは多数のＭＩＳ型トランジスタとそれらを接続させる配線層を有している。
【００３８】
また、前記ＭＩＳ型トランジスタはｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタが相補的に接続されたいわゆるＣ−ＭＩＳトランジスタを多く備えたものとなっている。これらも薄膜トランジスタである。
【００３９】
同様に、前記ドレイン信号線ＤＬのそれぞれの延在端は透明基板ＳＵＢ２の表面に形成された映像信号駆動回路Ｈｅに接続されるようになっている。この映像信号駆動回路Ｈｅも多数のＭＩＳ型トランジスタとそれらを接続させる配線層を有している。
【００４０】
同様に、前記ＭＩＳ型トランジスタもｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタが相補的に接続されたいわゆるＣ−ＭＩＳトランジスタを多く備えたものとなっている。
【００４１】
ここで、前記走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅを構成する各ＭＩＳ型トランジスタは、その半導体層が画素における前記薄膜トランジスタＴＦＴのそれと同様に多結晶層で形成されている。このため、該ＭＩＳ型トランジスタの形成においては該薄膜トランジスタＴＦＴの形成と並行してなされるのが通常である。
【００４２】
なお、周辺回路の全てを画素と同一基板に形成するのではなく、一部（たとえば映像信号駆動回路Ｈｅのみ）に外付けの部品（たとえばドライバＩＣチップ）を用いてもよい。この場合でも外付けの部品以外の基板上に形成された周辺回路にはｎ型ＭＩＳトランジスタ、ｐ型ＭＩＳトランジスタが混在したものとなっている。
【００４３】
また、ｘ方向に並設された各画素領域に共通な前記容量信号線ＣＬはたとえば図中右側の端部で共通に接続され、その接続線はシール材ＳＬを超えて延在され、その延在端において端子ＣＬＴを構成している。
【００４４】
前記各ゲート信号線ＧＬは、走査信号駆動回路Ｖからの走査信号によって、その一つが順次選択されるようになっている。
【００４５】
また、前記各ドレイン信号線ＤＬのそれぞれには、映像信号駆動回路Ｈｅによって、前記ゲート信号線ＧＬの選択のタイミングに合わせて映像信号が供給されるようになっている。
シール材ＳＬは周辺回路よりも外側に形成した例を示したが、周辺回路上に形成してもよい。
【００４６】
《画素の構成》
図３は前記画素の一実施例を示す構成図で、図３（ａ）は平面図、図３（ｂ）は図３（ａ）のｂ−ｂ線における断面図を示している。
各図において、まず、透明基板ＳＵＢ１の表面には、たとえばポリシリコン層からなる半導体層ＰＳが形成されている。この半導体層ＰＳはたとえばプラズマＣＶＤ装置によって成膜したアモルファスＳｉ膜をエキシマレーザによって多結晶化したものである。
【００４７】
この半導体層ＰＳは、後述するゲート信号線ＧＬに隣接して形成される帯状の部分からなる半導体層ＰＳｓとこの部分に一体となって画素領域の一部を占めるほぼ矩形状の部分からなる半導体層ＰＳｍとから構成されている。
【００４８】
帯状の部分の半導体層ＰＳｓは後述する薄膜トランジスタＴＦＴの半導体層として形成され、ほぼ矩形状の部分の半導体層ＰＳｍは後述する容量素子Ｃｓｔｇの各電極のうちの一つの電極として形成されるようになっている。なお、半導体層ＰＳｍは必ずしも必須ではなく、省略してもかまわない。
【００４９】
そして、このように半導体層ＰＳが形成された透明基板ＳＵＢ１の表面には、該半導体層ＰＳをも覆ってたとえばシリコン酸化膜あるいはシリコン窒化膜からなる第１絶縁膜ＧＩが形成されている。
【００５０】
この第１絶縁膜ＧＩは前記薄膜トランジスタＴＦＴのゲート絶縁膜として機能するとともに、後述する容量素子Ｃｓｔｇの各誘電体膜のうちの一つとして機能するようになっている。
【００５１】
そして、第１絶縁膜ＧＩの上面には、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成され、このゲート信号線ＧＬは後述するドレイン信号線ＤＬとともに矩形状の画素領域を画するようになっている。
【００５２】
なお、このゲート信号線ＧＬはたとえば耐熱性を有する導電膜で形成され、Ｔｉ、Ｍｏ、Ｗまたはこれらの合金等が選択される。この実施例ではゲート信号線ＧＬとしてたとえばＭｏＷが用いられている。
【００５３】
このゲート信号線ＧＬはその一部が画素領域内に延在され、前記帯状の半導体層ＰＳｓに交差するようにして重畳されている。このゲート信号線ＧＬの延在部は薄膜トランジスタＴＦＴのゲート電極ＧＴとして形成されている。
【００５４】
このゲート電極ＧＴは、図３の場合、２個形成されていわゆる冗長構成となっている。しかし、これに限定されることなく、１個であってもよいことはいうまでもない。
【００５５】
このように該薄膜トランジスタＴＦＴは半導体層ＰＳｓの上面に第１絶縁膜ＧＩを介してゲート電極ＧＴが形成されている構造となっており、半導体層ＰＳｓよりもゲート電極ＧＴの方が上層に配置されているので、このような構造のものをこの明細書ではトップゲート構造のＭＩＳ型薄膜トランジスタと称する。
【００５６】
なお、このゲート信号線ＧＬの形成後は、第１絶縁膜ＧＩを介して不純物のイオン注入をし、前記半導体層ＰＳにおいて前記ゲート電極ＧＴの直下を除く領域を導電化させることによって、薄膜トランジスタＴＦＴのソース領域およびドレイン領域が形成されるとともに、容量素子Ｃｓｔｇの各電極のうち一つの電極が形成されるようになっている。
【００５７】
また、画素領域のほぼ中央における第１絶縁膜ＧＩの上面には図中ｘ方向に延在する容量信号線ＣＬが形成され、この容量信号線ＣＬは画素領域の図中上側の領域に延在する容量電極ＣＴと一体に形成されるようになっている。この容量信号線ＣＬ（容量電極ＣＴ）はたとえばゲート信号線ＧＬと同層でかつ同一の材料で形成されている。
【００５８】
なお、ゲート信号線ＧＬを形成する前に半導体層ＰＳｓをレジストでマスクして半導体ＰＳｍイオン注入をし、その後、半導体層ＰＳｓ上のレジストを剥離してからゲート信号線ＧＬと容量信号線ＣＬを同時に形成する方法を用いてもよい。
【００５９】
ここで、前記容量電極ＣＴは第１絶縁膜ＧＩに形成されたスルーホールＴＨ１を通して半導体層ＰＳｍに接続されている。これにより、前記容量電極ＣＴは薄膜トランジスタＴＦＴのソース領域に接続されるようになっている。
【００６０】
そして、前記ゲート信号線ＧＬ（ゲート電極ＧＴ）および容量信号線ＣＬ（容量電極ＣＴ）をも被って前記第１絶縁膜ＧＩの上面には第２絶縁膜ＩＮがたとえばシリコン酸化膜あるいはシリコン窒化膜によって形成されている。
【００６１】
この第２絶縁膜ＩＮの表面には、図中ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。このドレイン信号線ＤＬは前述したゲート信号線ＧＬとで画素領域を画するようになっている。
【００６２】
ドレイン信号線ＤＬは、たとえばアルミニウム、ＴｉＷを下地層としたアルミニウム、ＭｏＷを下地層としたアルミニウムが用いられている。アルミニウムがポリシリコン層と直接に接触するとたとえば４００℃以上のプロセス温度では導通不良を生ずる場合があることから、上述のような下地層を形成することが有効となる。
【００６３】
そして、前記ドレイン信号線ＤＬはその一部が、第２絶縁膜ＩＮおよび第１絶縁膜ＧＩを貫通するスルーホールＴＨ２を通して前記薄膜トランジスタＴＦＴのドレイン領域に接続されている。
【００６４】
さらに、透明基板ＳＵＢ１の表面には前記ドレイン信号線ＤＬをも被って第３絶縁膜ＰＡＳが形成され、この第３絶縁膜ＰＡＳの表面には画素電極ＰＸが形成されている。
【００６５】
前記第３絶縁膜ＰＡＳはたとえばシリコン酸化膜あるいはシリコン窒化膜で形成されている。しかし、このような無機膜に限定されることなく樹脂等の有機膜であってもよい。有機膜にすることによって、その表面を平坦化できるという効果を奏する。
【００６６】
前記画素電極ＰＸは、たとえば、ＩＴＯ　（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＩＺＯ　（Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等の透光性の導電膜から構成され、画素領域のほぼ全域に及んで形成されている。
【００６７】
また、この画素電極ＰＸは第３絶縁膜ＰＡＳおよび第２絶縁膜ＩＮを貫通するスルーホールＴＨ３を通して前記容量電極ＣＴに接続されている。これにより、該画素電極ＰＸは該容量電極ＣＴを介して前記薄膜トランジスタＴＦＴのソース領域に電気的に接続されるようになっている。
【００６８】
また、この画素電極ＰＸは、前記容量電極ＣＴに重畳するようにして形成され、前記容量素子Ｃｓｔｇの一つの電極をも構成するようになっている。
【００６９】
すなわち、容量素子Ｃｓｔｇは、該容量電極ＣＴを一方の電極、ほぼ矩形状の半導体層ＰＳｍを他方の電極、第１絶縁膜ＧＩを誘電体膜とする第１の容量素子と、該容量電極ＣＴを一方の電極、画素電極ＰＸを他方の電極、第２絶縁膜ＩＮおよび第３絶縁膜ＰＡＳを誘電体膜とする第２の容量素子とが並列に接続された２段構成の容量素子を構成している。なお、このような２段構成とせず、１段の容量素子としてもかまわない。
【００７０】
画素電極ＰＸが形成された透明基板ＳＵＢ１の表面には、該画素電極ＰＸをも被って配向膜（図示せず）が形成されている。この配向膜はこれに直接接触する液晶の分子の初期配向方向を決定づけるものである。
【００７１】
なお、図示していないが、透明基板ＳＵＢ１と液晶を介して対向配置される透明基板ＳＵＢ２の液晶側の面には、ブラックマトリクス、カラーフィルタ、および透光性の導電層からなる対向電極が形成されている。
【００７２】
なお、上述した画素は、その領域のほぼ全域にわたって光透過部として形成したものであるが、一部あるいはほぼ全域に薄膜トランジスタＴＦＴのソース領域に接続された反射膜を設けていわゆる半透過型あるいは全反射型として構成するようにしてもよいことはいうまでもない。全反射型の場合、透明基板ＳＵＢ１のままでもよいが、これに代えて不透明な基板を用いてもかまわない。
【００７３】
《Ｃ−ＭＩＳ型トランジスタの構成》
図１は、前記走査信号駆動回路Ｖあるいは映像信号駆動回路Ｈｅなどの周辺回路内に形成されるＣ−ＭＩＳ型トランジスタの構成の一実施例を示す断面図である。
ここで、図１の図中左側のＭＩＳ型トランジスタはｎ型ＭＩＳトランジスタを示し、図中右側のＭＩＳ型トランジスタはｐ型ＭＩＳトランジスタを示している。
ここで、両者とも半導体層ＰＳｓよりもゲート電極ＧＴの上層となっている構造を有している。
なお、ゲート電極ＧＴの数は１個の場合を示したが用途に応じて２個にするなど、適宜変更が可能である。
【００７４】
図１において、まず、ｎ型ＭＩＳトランジスタｎＴｒの半導体層ＰＳｓには、第１絶縁膜を介して形成されるゲート電極ＧＴ端部に近接する部分にてｎ⁻型不純物がドープされたＬＤＤ領域ＬＤＤが形成され、該ＬＤＤ領域ＬＤＤの外側にてｎ^＋型不純物がドープされたソース領域ＳＴおよびドレイン領域ＤＴが形成されている。
【００７５】
換言すれば、ゲート電極ＧＴが跨って形成される半導体層ＰＳｓの一方の側にソース領域ＳＴが他方の側にドレイン領域ＤＴが形成され、これらソース領域ＳＴとドレイン領域ＤＴと前記ゲート電極ＧＴとの間に前記ＬＤＤ領域ＬＤＤが形成されている。
なお、ゲート電極ＧＴの直下の半導体層ＰＳｓはｎ型不純物がドープされていない状態となっている。
【００７６】
また、この実施例では、ソース領域ＳＴ側のＬＤＤ領域ＬＤＤの幅はドレイン領域ＤＴ側のＬＤＤ領域ＬＤＤの幅とほぼ等しくなっている。
【００７７】
そして、ゲート電極ＧＴの膜厚は、後述のｐ型ＭＩＳトランジスタのゲート電極ＧＴの膜厚よりも大きく形成されている。
【００７８】
一方、ｐ型ＭＩＳトランジスタｐＴｒは、ゲート電極ＧＴが跨って形成される半導体層ＰＳｓの一方の側にソース領域ＳＴが他方の側にドレイン領域ＤＴが形成され、これらソース領域ＳＴとドレイン領域ＤＴはいずれも濃度がほぼ同一なｐ型不純物が注入されている。
なお、ゲート電極ＧＴの直下の半導体層ＰＳｓはｐ型不純物がドープされていない状態となっている。
【００７９】
そして、ゲート電極ＧＴの膜厚は、前記ｎ型ＭＩＳトランジスタのゲート電極ＧＴの膜厚よりも小さく形成されている。
【００８０】
なお、上述した実施例でｎ型ＭＩＳトランジスタの半導体層ＰＳｓにＬＤＤ領域が形成されたものとなっているが、この領域はいわゆるオフセット領域となっていてもよいことはいうまでもない。オフセット領域とはｎ型不純物がドープされていない領域で、ｎ型ＭＩＳトランジスタのゲート電極ＧＴの直下の半導体層ＰＳｓと同様になっている領域をいう。
【００８１】
ここで、このｐ型ＭＩＳトランジスタにおいて、そのゲート電極ＧＴ端部と近接する半導体層ＰＳｓにソース領域ＳＴおよびドレイン領域ＤＴより高濃度のｐ型半導体層が形成されていないことが望ましい。しかし、これが形成されている場合であっても、この高濃度のｐ型半導体層の幅がｎ型ＭＩＳトラジスタのＬＤＤ領域の幅よりも小さければ本発明の目的は達成される。したがって、このような構成であってもよいことはいうまでもない。ゲート電極ＧＴ端部から０．１μｍ以下の範囲が好ましく、ほぼ０である方がより好ましい。
これらの構成による効果は、次の製造方法の説明によって明らかとなるであろう。
なお、ここでは図示していないが、必要に応じてソース電極、ドレイン電極などが形成される。
【００８２】
また、図１では、ｎ型ＭＩＳトランジスタのゲート電極ＧＴの幅とｐ型ＭＩＳトランジスタのゲート電極ＧＴの幅が異なっている例を示しているが、両者の幅を同じとしてもよい。
【００８３】
《ＭＩＳ型トランジスタの製造方法》
図４（ａ）から（ｄ）、図５（ａ）から（ｃ）、図６は、前記ＭＩＳ型トランジスタの製造方法の一実施例を示す工程図である。
以下工程順に説明する。
【００８４】
工程１．（図４（ａ））
透明基板ＳＵＢ１の液晶側の面にたとえば多結晶のシリコンからなりパターン化された半導体層ＰＳｓ、第１絶縁膜ＧＩ、ゲート電極ＧＴとなる導電層ＣＯＬを順次形成する。ゲート電極ＧＴとしては金属が好ましく、たとえばＭｏ、Ｗ、Ｔｉ、Ｔａ、Ｎｉなどの高融点金属やこれらを含む合金が望ましい。
【００８５】
その後、前記導電層ＣＯＬの表面にフォトレジスト膜ＲＥＳ１を塗布し、フォトリソグラフィ技術により、ｐ型ＭＩＳトランジスタのゲート電極形成領域に相当する部分の該フォトレジスト膜ＲＥＳ１を選択除去することにより穴開けを行なう。
【００８６】
なお、この穴開けを行なう領域は、図では後述するフォトレジスト膜ＲＥＳ２を形成するときの合わせずれを考慮してゲート電極形成領域より若干広く形成した例を示している。ただし、これに限られず、ゲート電極形成領域とほぼ一致させてもよい。
【００８７】
そして、残存されたフォトレジスト膜ＲＥＳ１をマスクとして、これから露出された前記導電膜ＣＯＬを選択エッチングする。この場合の選択エッチングは該導電膜の下層に存在する第１絶縁膜ＧＩを露出させるまで行なうのではなく、その途中でエッチングを止め、該導電膜を所定の厚さ分だけ残すことが必要となる。ｐ型ＭＩＳトランジスタのゲート電極ＧＴの膜厚をｎ型ＭＩＳトランジスタのゲート電極ＧＴの膜厚より小さく形成することが目的である。
【００８８】
ただし、上記選択エッチングの際に、前記導電膜ＣＯＬを第１絶縁膜ＧＩを露出させるまでエッチングし、フォトレジスト膜ＲＥＳ１を除去した後に、前記導電膜ＣＯＬと同一材料よりなる導電膜をｎ型ＭＩＳトランジスタのゲート電極ＧＴの膜厚より小さくなるように再度成膜するプロセスを用いても同一構造を得ることができる。
【００８９】
工程２．（図４（ｂ））
前記フォトレジスト膜ＲＥＳ１の全てを除去し、その後、新たなフォトレジスト膜ＲＥＳ２を形成する。
【００９０】
工程３．（図４（ｃ））
フォトレジスト膜ＲＥＳ２を、フォトリソグラフィ技術によりｎ型ＭＩＳトランジスタのゲート電極形成領域およびｐ型ＭＩＳトランジスタのゲート電極形成領域に相当する部分以外の部分の該フォトレジスト膜ＲＥＳ２を選択除去する。
【００９１】
これにより、ｎ型ＭＩＳトランジスタのゲート電極形成領域およびｐ型ＭＩＳトランジスタのゲート電極形成領域に該フォトレジスト膜ＲＥＳ２が残存する。なお、図示していないが、配線に相当する部分についてもフォトレジスト膜ＲＥＳ２を残している。
【００９２】
工程４．（図４（ｄ））
残存された該フォトレジスト膜ＲＥＳ２をマスクとし、これから露出された導電層ＣＯＬを選択エッチングし、該導電層ＣＯＬの下層の第１絶縁膜ＧＩの表面を露出させる。
【００９３】
このエッチングにおいて、ｎ型ＭＩＳトランジスタのゲート電極形成領域における導電層ＣＯＬは比較的大きくサイドエッチングがなされることが認められ、マスクとして用いられた該フォトレジスト膜ＲＥＳ２の幅よりも小さな幅で形成されることになる。このサイドエッチング量としては通常は０．３μｍ〜２μｍ程度の範囲で行なうのが好適である。本実施例では１μｍとした。
【００９４】
一方、ｐ型ＭＩＳトランジスタのゲート電極形成領域における導電層ＣＯＬはほとんどサイドエッチングがなされることがないことが認められ、マスクとして用いられた該フォトレジスト膜ＲＥＳ２の幅とほとんど同じ幅で形成されることになる。
【００９５】
このような現象が見られることの理論的理由は正確には判明していないが、ゲート電極ＧＴとなる導電層ＣＯＬの膜厚の相異によってなされることが数回の実験から明らかとなっている。
【００９６】
すなわち、該導電層ＣＯＬの膜厚が大きい場合にはそのサイドエッチング量が大きく、該導電層ＣＯＬの膜厚が小さい場合には該サイドエッチング量が小さくなり、該膜厚によってはほとんど０のサイドエッチング量にすることができる。
【００９７】
図８は、実験によって得られたゲート電極の膜厚と該ゲート電極のサイドエッチング量の関係（エッチング時間一定）を示したグラフである。
【００９８】
このグラフから、ゲート電極の膜厚ＴＧＴが所定の厚さになるまではサイドエッチングはほとんど見られず、該所定の厚さを越えると急激にサイドエッチング量ＬＳＥが増加し、その後は、膜厚ＴＧＴが大きくなるに従って徐々にサイドエッチング量ＬＳＥが減少していくことが判る。
【００９９】
たとえば、あるエッチング時間のときにゲート電極ＧＴにＭｏと２０％ｗｔのＷを用い、エッチング液にリン酸、酢酸、硝酸、水を含む混酸を用いた場合、たとえばゲート電極ＧＴの膜厚が５０ｎｍ以下でサイドエッチングが生じず、５０ｎｍ以上の近傍でサイドエッチング量が０．１μｍ程度となった。
【０１００】
また、ゲート電極ＧＴにＭｏを用い、エッチング液に先ほどと同様の混酸を使用した場合、たとえばゲート電極ＧＴの膜厚が１００ｎｍ以下でサイドエッチングが生じず、１００ｎｍ以上の近傍でサイドエッチング量が０．１μｍ程度となった。以上はあくまで一例であり、ゲート電極ＧＴの材料、膜厚、エッチング液、エッチング時間の組み合わせは適宜変更される。
【０１０１】
本実施例の製造方法においては、上述のように急激にサイドエッチング量ＬＳＥが増加する部分を境にし、それに対応するゲート電極の膜厚ＴＧＴよりも一方では大きくし他方では小さくして、それぞれｎ型ＭＩＳトランジスタおよびｐ型ＭＩＳトランジスタの各ゲート電極ＧＴの膜厚を設定しているものである。
【０１０２】
工程５．（図５（ａ））
残存されたフォトレジスト膜ＲＥＳ２をそのまま残した状態で、該フォトレジスト膜ＲＥＳ２をマスクとして、たとえば燐（Ｐ）等のｎ型不純物をソース領域およびドレイン領域を形成するため高濃度にドープする。
【０１０３】
このｎ型不純物は第１絶縁膜ＧＩを貫通して該第１絶縁膜ＧＩの下層の半導体層ＰＳｓ中に注入され、これにより該半導体層ＰＳｓは高濃度ｎ^＋型の導電層になる。
【０１０４】
この場合、ｎ型ＭＩＳトランジスタの領域に形成されたフォトレジスト膜ＲＥＳ２の直下の半導体層ＰＳｓ、すなわち、そのゲート電極ＧＴの直下およびそれに近接する部分の該半導体層ＰＳｓにはｎ型不純物が注入されないようになっている。
【０１０５】
同様に、ｐ型ＭＩＳトランジスタの領域に形成されたフォトレジスト膜ＲＥＳ２の直下の半導体層ＰＳｓ、すなわち、そのゲート電極ＧＴの直下の該半導体層ＰＳｓにはｎ型不純物が注入されないようになっている。
【０１０６】
ここで、ｎ型ＭＩＳトランジスタの領域において、フォトレジスト膜ＲＥＳ２の下層のゲート電極ＧＴは前の工程においてサイドエッチングがなされていることから、半導体層ＰＳｓの該ゲート電極ＧＴ端部に近接する部分にはｎ型不純物が注入されない領域として形成されることになる。
【０１０７】
そして、この領域は該ゲート電極ＧＴの幅に直交する各辺側にそれぞれ形成されるとともに、それらの各幅はゲート電極ＧＴ端部からほぼ等しい値となっている。それは、ゲート電極ＧＴのサイドエッチングはその幅に直交する各辺側からほぼ等しい量（幅）でなされるからである。
【０１０８】
工程６．（図５（ｂ））
残存されている前記フォトレジスト膜ＲＥＳ２を除去し、再びｎ型不純物を低濃度にドープする。この場合ｎ型ＭＩＳトランジスタのゲート電極ＧＴおよびｐ型ＭＩＳトランジスタのゲート電極ＧＴがマスクとなる。
【０１０９】
これにより、ｎ型ＭＩＳトランジスタの領域においてそのゲート電極に近接する部分には該高濃度のｎ^＋型半導体層よりは充分に低濃度のｎ⁻型半導体層として形成されるようになる。
この低濃度のｎ⁻型半導体層はいわゆるＬＤＤ領域となるものである。
なお、このＬＤＤ領域の代わりにオフセット領域を形成しようとする場合、この工程、すなわち低濃度のｎ⁻型不純物のドープを省くことによってなされる。
【０１１０】
このように、ゲート電極ＧＴのサイドエッチングを利用することで自己整合的にＬＤＤ領域またはオフセット領域を形成する。従って、新たなレジストマスクを使ってＬＤＤ領域やオフセット領域を形成する方法とは異なり、位置合わせずれがないので、ゲート電極ＧＴ端部からの距離をその左右においてほぼ同じにできる。また、製造工数も少なくて済む。
【０１１１】
工程７．（図５（ｃ））
新たにフォトレジスト膜ＲＥＳ３を形成し、このフォトレジスト膜ＲＥＳ３によって、ｎ型ＭＩＳトランジスタの領域を被うとともにｐ型ＭＩＳトランジスタの領域を露出させるようにする。
【０１１２】
そして、たとえばボロン（Ｂ）からなるｐ型不純物をドープする。フォトレジスト膜ＲＥＳ３が被われていないｐ型ＭＩＳトランジスタの半導体層ＰＳｓには該ｐ型不純物がドープされ、これまでｎ型の半導体層ＰＳｓとして形成されていた部分がｐ型の半導体層ＰＳｓに変化するようにする。このように、先に注入されている不純物と異なる導電型の不純物を各々の活性化率を考慮して注入する方法をカウンタードープという。
すなわち、この工程でｐ型ＭＩＳトランジスタの形成領域は初めてｐ型ＭＩＳトランジスタとして完成される。
【０１１３】
この場合、ｐ型ＭＩＳトランジスタのゲート電極ＧＴは、Ｂイオン注入のマスクとして用いられるため、その膜厚はＢイオン注入の際のＢイオン阻止能力が充分に得られるほど厚く、かつエッチング時にサイドエッチングされない膜厚であるという条件を満たすことにより選択される。
【０１１４】
なお、この場合において、ｐ型ＭＩＳトランジスタのゲート電極ＧＴにおいて、ｎ型ＭＩＳトランジスタのそれほどではないが、若干サイドエッチングがされている場合がある。この場合、該ゲート電極ＧＴ端部に近接する半導体層ＰＳｓに該サイドエッチング量に応じた幅の濃度の高いｐ^＋型半導体層が形成されることもある。最初のｎ^＋型不純物を注入する時に、サイドエッチングされた部分にはｎ^＋型不純物が注入されていないからである。したがって、カウンタードープした際に、サイドエッチングされた部分の直下は、ソース領域およびドレイン領域よりも高濃度のｐ^＋型半導体層となる。しかし、この場合であってもかまわないことはいうまでもない。
【０１１５】
本実施例では、ｎ型不純物を注入する際にｐ型ＭＩＳトランジスタの領域の全部をマスクするのではなく、ソース領域及びドレイン領域を露出させたままｎ型不純物を注入した後にカウンタードープすることによって工程数を減らすことが可能となっている。
【０１１６】
工程８．（図６）
前記フォトレジスト膜ＲＥＳ３を除去して完成する。
図７は、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタを示す平面図で、図６を上方から見た図に対応する。
ｎ型ＭＩＳトランジスタにおいては、そのゲート電極ＧＴの両脇の半導体層ＰＳｓにはそれぞれＬＤＤ領域ＬＤＤが形成され、その領域の幅は互いにほぼ等しく形成されている。
【０１１７】
また、ｐ型ＭＩＳトランジスタにおいては、そのゲート電極ＧＴの両脇の半導体層ＰＳｓにソース領域及びドレイン領域よりも高濃度のｐ^＋型半導体領域が形成されていないか、形成されていたとしてもＬＤＤ領域あるいはオフセット領域より小さい範囲となり、ゲート電極ＧＴ端部から０．１μｎ以下の範囲（望ましくはほぼ０）であることが望ましい。また、該ゲート電極ＧＴとして機能する部分（点線で囲まれる部分）はそれと一体に形成される配線層よりも膜厚が小さく形成されている。配線層の膜厚をゲート電極ＧＴの膜厚とほぼ同じにしてもよいが、配線抵抗を小さくする観点からは配線層の膜厚はゲート電極ＧＴの膜厚よりも厚いままとしておいた方が望ましい。
【０１１８】
上述のように、本実施例はＭＩＳ型トランジスタのゲート電極ＧＴのサイドエッチングを積極的に用いて、ｎ型ＭＩＳトランジスタの半導体層ＰＳｓにＬＤＤ領域ＬＤＤを形成している。
【０１１９】
この場合、ｐ型ＭＩＳトランジスタの半導体層ＰＳｓにそのゲート電極ＧＴ端部に近接する部分にも高濃度のｐ^＋型半導体層が形成されてしまうのを、ゲート電極ＧＴの膜厚を制御して、そのゲート電極ＧＴにサイドエッチングが生じるのを防止させることによって回避した構成としている。
【０１２０】
このため、サイドエッチングがなされるｎ型ＭＩＳトランジスタのゲート電極ＧＴの幅は、予め、サイドエッチング量を考慮してマージンを大きく設計しなければならないが、サイドエッチングがなされないｐ型ＭＩＳトランジスタのゲート電極ＧＴの幅は、サイドエッチングがなされない分、マージンを小さく設計することができるようになる。
このことは、多数設けられる各ｐ型ＭＩＳトランジスタの占有面積を小さくすることができる効果を奏する。すなわち、周辺回路の占める面積を小さくできる。
【０１２１】
上述した実施例では、液晶表示装置について説明したものであるが、たとえば有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等のような他の表示装置についても同様に適用できるものである。
【０１２２】
有機ＥＬ表示装置等においても、本実施例のように各画素に薄膜トランジスタを備えるとともに、該画素が形成される基板面に周辺回路として例えばゲート信号線に接続される走査信号駆動回路およびドレイン信号線に接続される映像信号駆動回路が形成され、これら駆動回路などの周辺回路のそれぞれにはＣ−ＭＩＳ型トランジスタを多数備えるからである。
【０１２３】
【発明の効果】
以上説明したことから明らかとなるように、本発明による表示装置によれば、種辺回路の占める面積を小さくできるようになる。
また、本発明による表示装置の製造方法によれば、製造工数の低減を図るようにできる。
【図面の簡単な説明】
【図１】本発明による表示装置に具備されるＣ−ＭＩＳ型トランジスタの一実施例を示す断面図である。
【図２】本発明による表示装置の一実施例を示す平面図である。
【図３】本発明による表示装置の画素の一実施例を示す構成図である。
【図４】本発明による表示装置の製造方法の一実施例を示す工程図で、図５および図６とともに全工程を示している。
【図５】本発明による表示装置の製造方法の一実施例を示す工程図で、図４および図６とともに全工程を示している。
【図６】本発明による表示装置の製造方法の一実施例を示す工程図で、図４および図５とともに全工程を示している。
【図７】本発明による表示装置に具備されるＣ−ＭＩＳ型トランジスタの一実施例を示す平面図である。
【図８】ゲート電極の膜厚と該ゲート電極のサイドエッチング量の関係を示したグラフである。
【符号の説明】
ＳＵＢ１、ＳＵＢ２……透明基板、ＰＳ……半導体層、ＧＬ……ゲート信号線、ＧＴ……ゲート電極、ＤＬ……ドレイン信号線、ＣＬ……容量信号線、ＣＴ……容量電極、ＳＬ……シール材、ＧＩ……第１絶縁膜、ＩＮ……第２絶縁膜、ＰＸ……画素電極、ＳＴ……ソース領域、ＤＴ……ドレイン領域、ＴＦＴ……薄膜トランジスタ、ＬＤＤ……ＬＤＤ領域、ＡＲ……液晶表示部、Ｖ……走査信号駆動回路、Ｈｅ……映像信号駆動回路、ＴＨ１、ＴＨ２、ＴＨ３……スルーホール、ＣＯＬ……導電層、ＲＥＳ１、ＲＥＳ２、ＲＥＳ３……フォトレジスト膜。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a display device and a method of manufacturing the same, and more particularly, to a display device including a top gate n-type MIS transistor and a p-type MIS transistor on a substrate and a method of manufacturing the same.
[0002]
[Prior art]
For example, in a liquid crystal display device, a gate signal line extending in the x direction and juxtaposed in the y direction is provided on a liquid crystal side surface of one of the substrates arranged to face each other with the liquid crystal interposed therebetween. There are formed drain signal lines arranged side by side in the x direction, and a rectangular area surrounded by these signal lines is defined as a pixel area.
[0003]
Each pixel region has at least a MIS (Metal Insulator Semiconductor) transistor (hereinafter referred to as a MIS transistor) operated by a scanning signal from a gate signal line, and a drain signal line through the MIS transistor. And a pixel electrode to which the video signal is supplied. The MIS type is a concept including a MOS (Metal Oxide Semiconductor) type.
[0004]
Here, an electric field is generated between the pixel electrode and the opposing electrode, and the light transmittance of the liquid crystal is controlled by the electric field.
[0005]
The MIS transistor uses a polycrystalline material such as polysilicon as its semiconductor layer, and accordingly, a peripheral circuit (for example, a scanning signal driving circuit and a drain signal line connected to each gate signal line) An MIS transistor that constitutes a driving circuit such as a video signal driving circuit connected to the MIS transistor is also known to be formed on the substrate as a polycrystalline semiconductor layer such as polysilicon.
[0006]
[Problems to be solved by the invention]
A large number of complementary n-type MIS thin-film transistors (hereinafter, referred to as n-type MIS transistors) and p-type MIS thin-film transistors (hereinafter, referred to as p-type MIS transistors) are formed in the peripheral circuit. In the p-type MIS transistor, the portion of the semiconductor layer adjacent to the end of the gate electrode is made to have a lower concentration of n than the drain region and the source region. ⁻ It is known to be a type semiconductor layer.
[0007]
This is because, in the n-type MIS transistor, electric field concentration occurs in a portion of the semiconductor layer close to the end of the gate electrode, and when used for a long time, the characteristics of the transistor are easily deteriorated.
And the low concentration of n ⁻ The region of the type semiconductor layer is called an LDD (Lightly Doped Drain) region.
[0008]
However, an n-type MIS transistor having an LDD region having such a configuration and a gate electrode having the same thickness as the gate electrode of the n-type MIS transistor and having a thickness of SD (Single Drain) (a semiconductor close to the end of the gate electrode) In order to produce a p-type MIS transistor in which the impurity concentration of the layer is the same as the concentration of other portions having the same conductivity type, for example, the processing of the gate electrode is performed separately for the n-type MIS transistor and the p-type MIS transistor. It has been pointed out that it is necessary to perform the process, the wiring connecting the transistors must be thickened, the area of the peripheral circuit increases, and the number of steps increases due to the complicated manufacturing process. I came to.
[0009]
The present invention has been made based on such circumstances, and an object of the present invention is to provide a display device in which the area occupied by peripheral circuits can be reduced.
It is another object of the present invention to provide a method for manufacturing a display device in which the number of manufacturing steps is reduced.
[0010]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0011]
Means 1.
The display device according to the present invention is, for example, a display device including an n-type MIS thin film transistor having a top gate structure and a p-type MIS thin film transistor having a top gate structure on a substrate,
The thickness of the gate electrode of the p-type MIS thin film transistor is smaller than the thickness of the gate electrode of the n-type MIS thin film transistor.
[0012]
Means 2.
The display device according to the present invention is, for example, assuming that the n-type MIS thin film transistor has an LDD region or an offset region in a portion of the semiconductor layer close to the gate electrode end, assuming the configuration of the means 1. It is.
[0013]
Means 3.
The display device according to the present invention is, for example, characterized in that the LDD region or the offset region of the n-type MIS thin film transistor is formed by self-alignment, based on the configuration of the means 2.
[0014]
Means 4.
In the display device according to the present invention, for example, on the premise of any one of the means 2 and 3, the LDD region or the offset region of the n-type MIS thin film transistor is formed by utilizing the side etching of the gate electrode of the n-type MIS thin film transistor. It is characterized by being formed.
[0015]
Means 5.
In the display device according to the present invention, for example, on the premise of any one of the means 1 to 4, the p-type MIS thin film transistor has a p-type impurity concentration in a portion of the semiconductor layer close to the gate electrode end. Are substantially equal to the concentration of the p-type impurity in the source region and the drain region.
[0016]
Means 6.
In the display device according to the present invention, for example, on the premise of any one of the means 1 to 4, the p-type MIS thin-film transistor has a p-type impurity concentration in a portion of the semiconductor layer close to the gate electrode end portion, which is equal to the source. A high-concentration region having a higher concentration than the concentration of the p-type impurity in the region and the drain region;
The high-concentration region is formed so that the distance from the end of the gate electrode is 0.1 μm or less.
[0017]
Means 7.
In the display device according to the present invention, for example, assuming that any one of the means 2 to 4 is employed, the p-type MIS thin film transistor has a p-type impurity concentration in a portion of the semiconductor layer close to an end of the gate electrode. A high-concentration region having a higher concentration than the concentration of the p-type impurity in the region and the drain region;
The high-concentration region is formed such that a distance from an end of the gate electrode is smaller than a size of an LDD region or an offset region of the n-type MIS thin film transistor.
[0018]
Means 8.
In the display device according to the present invention, the thickness of the gate electrode of the p-type MIS thin film transistor may be larger than the thickness of the wiring layer formed integrally with the gate electrode, assuming, for example, any one of the means 1 to 7. Is also formed to be small.
[0019]
Means 9.
The display device according to the present invention is characterized in that the display device is a liquid crystal display device or an organic EL display device, for example, on the premise of any one of the means 1 to 8.
[0020]
Means 10.
The method for manufacturing a display device according to the present invention is, for example, a method for manufacturing a display device including an n-type MIS thin film transistor and a p-type MIS thin film transistor having a top gate structure on a substrate,
A gate electrode film thickness adjusting step of forming the gate electrode film thickness of the p-type MIS thin film transistor smaller than the gate electrode film thickness of the n-type MIS thin film transistor;
After the gate electrode film thickness adjusting step, when the gate electrode of the n-type MIS thin film transistor and the gate electrode of the p-type MIS thin film transistor are collectively etched and patterned, the gate electrode of the n-type MIS thin film transistor is side-etched. An etching step for reducing the amount of side etching of the gate electrode of the p-type MIS thin film transistor to be smaller than the amount of side etching of the gate electrode of the n-type MIS thin film transistor is provided.
[0021]
Means 11.
The method for manufacturing a display device according to the present invention is characterized in that the amount of side etching of the p-type MIS thin film transistor is 0.1 μm or less, for example, on the premise of the configuration of the means 10.
[0022]
Means 12.
The method of manufacturing a display device according to the present invention is characterized in that the amount of side etching of the gate electrode of the p-type MIS thin film transistor is substantially zero on the premise of the configuration of the means 10 or 11, for example.
[0023]
Means 13.
The method for manufacturing a display device according to the present invention is, for example, a method for manufacturing a display device including an n-type MIS thin film transistor having a top gate structure and a p-type MIS thin film transistor having a top gate structure on a substrate,
A gate electrode film thickness adjusting step of forming the gate electrode film thickness of the p-type MIS thin film transistor smaller than the gate electrode film thickness of the n-type MIS thin film transistor;
After the gate electrode film thickness adjusting step, the gate electrode of the n-type MIS thin film transistor and the gate electrode of the p-type MIS thin film transistor are simultaneously etched and patterned, and the gate electrode of the n-type MIS thin film transistor is side-etched. An n-type MIS thin-film transistor forming step of forming an LDD region or an offset region in a self-aligned manner by using the side etching; and, after the n-type MIS thin-film transistor forming step, a p-type MIS thin-film transistor semiconductor layer is formed. A p-type MIS thin-film transistor forming step of counter-doping impurities is provided.
[0024]
Means 14.
In the method of manufacturing a display device according to the present invention, for example, on the premise of the means 13, the amount of side etching of the gate electrode of the p-type MIS thin film transistor is larger than the amount of side etching of the gate electrode of the n-type MIS thin film transistor. It is characterized by being small.
[0025]
Means 15.
The method of manufacturing a display device according to the present invention is characterized in that the amount of side etching of the gate electrode of the p-type MIS thin film transistor is substantially zero on the premise of the configuration of the means 13 or 14, for example.
[0026]
Means 16.
In the method of manufacturing a display device according to the present invention, for example, the thickness of the gate electrode of the p-type MIS thin film transistor is formed integrally with the gate electrode of the p-type MIS thin film transistor on the premise of any one of the means 10 to 15. It is characterized in that it is formed smaller than the thickness of the formed wiring layer.
It should be noted that the present invention is not limited to the above configuration, and various changes can be made without departing from the technical idea of the present invention.
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the display device according to the present invention will be described with reference to the drawings.
[0028]
《Overall schematic configuration》
FIG. 2 is an overall schematic plan view showing one embodiment of the liquid crystal display device according to the present invention.
Although the figure is shown by an equivalent circuit, it is drawn corresponding to an actual geometrical arrangement. In FIG. 2, there are a pair of transparent substrates SUB1 and SUB2 which are arranged to face each other via a liquid crystal, and the liquid crystal is sealed by a sealing material SL which also serves to fix one transparent substrate SUB1 to the other transparent substrate SUB2.
[0029]
On the liquid crystal side surface of the one transparent substrate SUB1 surrounded by the sealing material SL, the gate signal lines GL extending in the x direction and juxtaposed in the y direction extend in the y direction and are arranged in the x direction. And the provided drain signal line DL.
[0030]
A region surrounded by each gate signal line GL and each drain signal line DL constitutes a pixel region, and a matrix-like aggregate of these pixel regions constitutes a liquid crystal display part AR.
[0031]
In each of the pixel regions arranged in parallel in the x direction, a common capacitance signal line CL running in each of the pixel regions is formed. The capacitance signal line CL is connected to one electrode of a capacitance element Cstg to be described later, and a constant voltage is applied, for example.
[0032]
Each pixel region has at least a thin film transistor TFT activated by a scanning signal from one gate signal line GL and a pixel electrode PX to which a video signal from one drain signal line DL is supplied via the thin film transistor TFT. Are formed to constitute each pixel. The capacitance element Cstg is connected between the pixel electrode PX and the capacitance signal line CL. The capacitive element Cstg is provided for accumulating the video signal supplied to the pixel electrode PX for a relatively long time.
[0033]
The thin film transistor TFT is a MIS type thin film transistor, and its semiconductor layer is made of, for example, polycrystalline silicon (polysilicon (p-Si)).
[0034]
In this embodiment, an n-type MIS transistor is used, but a p-type MIS transistor may be used. Further, both may be mixed.
[0035]
Further, the pixel electrode PX generates an electric field between the liquid crystal side surface of the other transparent substrate SUB2 and a counter electrode commonly formed in each pixel region, and controls the light transmittance of the liquid crystal by the electric field. Has become.
[0036]
Further, peripheral circuits are formed around the liquid crystal display part AR on the transparent substrate SUB1. As the peripheral circuit, for example, a drive circuit, a CPU, a memory, and the like can be considered. In this embodiment, the scanning signal drive circuit V and the video signal drive circuit He are formed as drive circuits.
[0037]
Each extending end of the gate signal line GL is connected to a scanning signal drive circuit V formed on the surface of the transparent substrate SUB1. The scanning signal drive circuit V has a number of MIS transistors and a wiring layer connecting them.
[0038]
The MIS transistor has many so-called C-MIS transistors in which an n-type MIS transistor and a p-type MIS transistor are connected complementarily. These are also thin film transistors.
[0039]
Similarly, each extending end of the drain signal line DL is connected to a video signal driving circuit He formed on the surface of the transparent substrate SUB2. This video signal drive circuit He also has a number of MIS transistors and a wiring layer connecting them.
[0040]
Similarly, the MIS transistor also includes many so-called C-MIS transistors in which an n-type MIS transistor and a p-type MIS transistor are connected complementarily.
[0041]
Here, each of the MIS transistors constituting the scanning signal drive circuit V and the video signal drive circuit He has a semiconductor layer formed of a polycrystalline layer similarly to that of the thin film transistor TFT in the pixel. Therefore, the formation of the MIS transistor is usually performed in parallel with the formation of the thin film transistor TFT.
[0042]
Instead of forming all of the peripheral circuits on the same substrate as the pixels, an external component (for example, a driver IC chip) may be used for a part (for example, only the video signal driving circuit He). Even in this case, an n-type MIS transistor and a p-type MIS transistor are mixed in a peripheral circuit formed on a substrate other than external components.
[0043]
Further, the capacitance signal line CL common to the pixel regions arranged in parallel in the x direction is commonly connected, for example, at the right end in the drawing, and the connection line extends beyond the sealing material SL. The terminal CLT is formed at the terminal.
[0044]
One of the gate signal lines GL is sequentially selected by a scanning signal from a scanning signal driving circuit V.
[0045]
Further, a video signal is supplied to each of the drain signal lines DL by a video signal driving circuit He in accordance with a timing of selecting the gate signal line GL.
Although the example in which the sealing material SL is formed outside the peripheral circuit has been described, it may be formed on the peripheral circuit.
[0046]
<< Pixel configuration >>
3A and 3B are configuration diagrams showing an embodiment of the pixel. FIG. 3A is a plan view, and FIG. 3B is a cross-sectional view taken along line bb of FIG. 3A.
In each figure, first, a semiconductor layer PS made of, for example, a polysilicon layer is formed on the surface of the transparent substrate SUB1. The semiconductor layer PS is obtained by polycrystallizing an amorphous Si film formed by, for example, a plasma CVD apparatus using an excimer laser.
[0047]
The semiconductor layer PS includes a semiconductor layer PSs formed of a band-shaped portion formed adjacent to a gate signal line GL described later and a semiconductor formed of a substantially rectangular portion occupying a part of a pixel region integrally with this portion. And a layer PSm.
[0048]
The band-shaped semiconductor layer PSs is formed as a semiconductor layer of a thin film transistor TFT described later, and the substantially rectangular semiconductor layer PSm is formed as one electrode of each electrode of a capacitive element Cstg described later. ing. Note that the semiconductor layer PSm is not necessarily required, and may be omitted.
[0049]
On the surface of the transparent substrate SUB1 on which the semiconductor layer PS is formed, a first insulating film GI made of, for example, a silicon oxide film or a silicon nitride film is formed so as to cover the semiconductor layer PS.
[0050]
The first insulating film GI functions not only as a gate insulating film of the thin film transistor TFT but also as one of dielectric films of a capacitive element Cstg described later.
[0051]
On the upper surface of the first insulating film GI, a gate signal line GL extending in the x direction in the figure and juxtaposed in the y direction is formed, and this gate signal line GL is formed in a rectangular shape together with a drain signal line DL described later. Are defined.
[0052]
The gate signal line GL is formed of, for example, a conductive film having heat resistance, and Ti, Mo, W, an alloy thereof, or the like is selected. In this embodiment, for example, MoW is used as the gate signal line GL.
[0053]
The gate signal line GL partially extends in the pixel region, and is overlapped so as to intersect with the band-shaped semiconductor layer PSs. The extending portion of the gate signal line GL is formed as a gate electrode GT of the thin film transistor TFT.
[0054]
In the case of FIG. 3, two gate electrodes GT are formed in a so-called redundant configuration. However, it is needless to say that the present invention is not limited to this and may be one.
[0055]
As described above, the thin film transistor TFT has a structure in which the gate electrode GT is formed on the upper surface of the semiconductor layer PSs via the first insulating film GI, and the gate electrode GT is disposed above the semiconductor layer PSs. Therefore, such a structure is referred to as a MIS thin film transistor having a top gate structure in this specification.
[0056]
After the formation of the gate signal line GL, impurities are ion-implanted through the first insulating film GI to make the region of the semiconductor layer PS other than immediately below the gate electrode GT conductive, so that the thin film transistor TFT is formed. Are formed, and one of the electrodes of the capacitive element Cstg is formed.
[0057]
In addition, a capacitance signal line CL extending in the x direction in the figure is formed on the upper surface of the first insulating film GI substantially at the center of the pixel region, and the capacitance signal line CL extends to an upper region of the pixel region in the figure. And formed integrally with the capacitor electrode CT. The capacitance signal line CL (capacitance electrode CT) is formed, for example, in the same layer and the same material as the gate signal line GL.
[0058]
Note that, before forming the gate signal line GL, the semiconductor layer PSs is masked with a resist and the semiconductor PSm is ion-implanted. Thereafter, the resist on the semiconductor layer PSs is peeled off, and then the gate signal line GL and the capacitance signal line CL are separated. A method of forming simultaneously may be used.
[0059]
Here, the capacitor electrode CT is connected to the semiconductor layer PSm through a through hole TH1 formed in the first insulating film GI. Thus, the capacitance electrode CT is connected to the source region of the thin film transistor TFT.
[0060]
A second insulating film IN is also formed on the upper surface of the first insulating film GI, for example, by a silicon oxide film or a silicon nitride film, covering the gate signal line GL (gate electrode GT) and the capacitance signal line CL (capacitor electrode CT). Is formed by
[0061]
On the surface of the second insulating film IN, drain signal lines DL extending in the y direction in the figure and juxtaposed in the x direction are formed. The drain signal line DL defines a pixel region with the above-described gate signal line GL.
[0062]
For the drain signal line DL, for example, aluminum, aluminum with TiW as a base layer, and aluminum with MoW as a base layer are used. If aluminum is in direct contact with the polysilicon layer, for example, a conduction failure may occur at a process temperature of 400 ° C. or more, so forming the underlayer as described above is effective.
[0063]
A part of the drain signal line DL is connected to the drain region of the thin film transistor TFT through a through hole TH2 penetrating the second insulating film IN and the first insulating film GI.
[0064]
Further, a third insulating film PAS is formed on the surface of the transparent substrate SUB1 so as to cover the drain signal lines DL, and a pixel electrode PX is formed on the surface of the third insulating film PAS.
[0065]
The third insulating film PAS is formed of, for example, a silicon oxide film or a silicon nitride film. However, an organic film such as a resin may be used without being limited to such an inorganic film. The use of the organic film has an effect that its surface can be flattened.
[0066]
The pixel electrode PX is formed of a light-transmitting conductive film such as ITO (Indium Tin Oxide), ITZO (Indium Tin Zinc Oxide), IZO (Indium Zinc Oxide), SnO2 (tin oxide), and In2O3 (indium oxide). And is formed over substantially the entire pixel region.
[0067]
The pixel electrode PX is connected to the capacitor electrode CT through a through hole TH3 penetrating the third insulating film PAS and the second insulating film IN. Thus, the pixel electrode PX is electrically connected to the source region of the thin film transistor TFT via the capacitance electrode CT.
[0068]
The pixel electrode PX is formed so as to overlap with the capacitance electrode CT, and also constitutes one electrode of the capacitance element Cstg.
[0069]
That is, the capacitive element Cstg includes a first capacitive element having the capacitive electrode CT as one electrode, the substantially rectangular semiconductor layer PSm as the other electrode, the first insulating film GI as a dielectric film, and the capacitive electrode CT. Are connected in parallel with one electrode, the pixel electrode PX is the other electrode, and the second capacitor using the second insulating film IN and the third insulating film PAS as dielectric films are connected in parallel. are doing. Note that a single-stage capacitive element may be used instead of such a two-stage configuration.
[0070]
On the surface of the transparent substrate SUB1 on which the pixel electrodes PX are formed, an alignment film (not shown) is formed so as to cover the pixel electrodes PX. The orientation film determines the initial orientation direction of the liquid crystal molecules that directly contact the orientation film.
[0071]
Although not shown, a counter electrode composed of a black matrix, a color filter, and a light-transmitting conductive layer is formed on a liquid crystal side surface of the transparent substrate SUB2 which is disposed to face the transparent substrate SUB1 via the liquid crystal. Have been.
[0072]
Although the above-described pixel is formed as a light transmitting portion over almost the entire area of the pixel, a so-called semi-transmissive or all-transparent type is provided by providing a reflection film connected to the source region of the thin film transistor TFT in part or almost the entire area. It goes without saying that it may be configured as a reflection type. In the case of the total reflection type, the transparent substrate SUB1 may be left as it is, but an opaque substrate may be used instead.
[0073]
<< Configuration of C-MIS transistor >>
FIG. 1 is a sectional view showing an embodiment of the configuration of a C-MIS transistor formed in a peripheral circuit such as the scanning signal driving circuit V or the video signal driving circuit He.
Here, the MIS transistor on the left side in FIG. 1 indicates an n-type MIS transistor, and the MIS transistor on the right side in FIG. 1 indicates a p-type MIS transistor.
Here, both have a structure in which the gate electrode GT is located above the semiconductor layer PSs.
Although the number of the gate electrodes GT is one, it can be changed as appropriate, such as two, depending on the application.
[0074]
In FIG. 1, first, in the semiconductor layer PSs of the n-type MIS transistor nTr, n is formed at a portion close to the end of the gate electrode GT formed via the first insulating film. ⁻ LDD region LDD doped with the impurity is formed, and n is formed outside LDD region LDD. ⁺ A source region ST and a drain region DT doped with a type impurity are formed.
[0075]
In other words, the source region ST is formed on one side of the semiconductor layer PSs formed across the gate electrode GT, and the drain region DT is formed on the other side. The source region ST, the drain region DT, and the gate electrode GT The LDD region LDD is formed therebetween.
Note that the semiconductor layer PSs immediately below the gate electrode GT is in a state where n-type impurities are not doped.
[0076]
In this embodiment, the width of the LDD region LDD on the source region ST side is substantially equal to the width of the LDD region LDD on the drain region DT side.
[0077]
The thickness of the gate electrode GT is formed larger than the thickness of a gate electrode GT of a p-type MIS transistor described later.
[0078]
On the other hand, in the p-type MIS transistor pTr, the source region ST is formed on one side of the semiconductor layer PSs formed across the gate electrode GT, and the drain region DT is formed on the other side. In each case, p-type impurities having almost the same concentration are implanted.
Note that the semiconductor layer PSs immediately below the gate electrode GT is in a state in which p-type impurities are not doped.
[0079]
The thickness of the gate electrode GT is smaller than the thickness of the gate electrode GT of the n-type MIS transistor.
[0080]
Although the LDD region is formed in the semiconductor layer PSs of the n-type MIS transistor in the above-described embodiment, it is needless to say that this region may be a so-called offset region. The offset region is a region that is not doped with n-type impurities, and is a region similar to the semiconductor layer PSs immediately below the gate electrode GT of the n-type MIS transistor.
[0081]
Here, in this p-type MIS transistor, it is desirable that a p-type semiconductor layer having a higher concentration than the source region ST and the drain region DT is not formed in the semiconductor layer PSs adjacent to the end of the gate electrode GT. However, even if it is formed, the object of the present invention is achieved if the width of the high-concentration p-type semiconductor layer is smaller than the width of the LDD region of the n-type MIS transistor. Therefore, it goes without saying that such a configuration may be employed. The range is preferably 0.1 μm or less from the end of the gate electrode GT, and more preferably approximately 0.
The effects of these configurations will be apparent from the following description of the manufacturing method.
Although not shown here, a source electrode, a drain electrode, and the like are formed as necessary.
[0082]
Further, FIG. 1 shows an example in which the width of the gate electrode GT of the n-type MIS transistor is different from the width of the gate electrode GT of the p-type MIS transistor. However, the width of both may be the same.
[0083]
<< Method of manufacturing MIS transistor >>
4A to 4D, 5A to 5C, and 6 are process diagrams showing one embodiment of a method of manufacturing the MIS transistor.
The process will be described below in the order of steps.
[0084]
Step 1. (FIG. 4 (a))
A patterned semiconductor layer PSs made of, for example, polycrystalline silicon, a first insulating film GI, and a conductive layer COL to be a gate electrode GT are sequentially formed on the liquid crystal side surface of the transparent substrate SUB1. As the gate electrode GT, a metal is preferable, and for example, a high melting point metal such as Mo, W, Ti, Ta, Ni, or an alloy containing these is desirable.
[0085]
Thereafter, a photoresist film RES1 is applied to the surface of the conductive layer COL, and a hole is formed by selectively removing the photoresist film RES1 in a portion corresponding to a gate electrode formation region of a p-type MIS transistor by a photolithography technique. Do.
[0086]
It should be noted that the region where this hole is formed is shown as an example in which the region is formed slightly larger than the gate electrode formation region in consideration of misalignment when forming a photoresist film RES2 described later. However, the present invention is not limited to this, and may be substantially the same as the gate electrode formation region.
[0087]
Then, using the remaining photoresist film RES1 as a mask, the exposed conductive film COL is selectively etched. In this case, the selective etching is not performed until the first insulating film GI existing under the conductive film is exposed, but it is necessary to stop the etching in the middle and leave the conductive film by a predetermined thickness. Become. It is an object to form the gate electrode GT of the p-type MIS transistor with a thickness smaller than that of the gate electrode GT of the n-type MIS transistor.
[0088]
However, at the time of the selective etching, the conductive film COL is etched until the first insulating film GI is exposed, and after removing the photoresist film RES1, a conductive film made of the same material as the conductive film COL is replaced with an n-type MIS. The same structure can be obtained by using a process in which the film is formed again so as to be smaller than the film thickness of the gate electrode GT of the transistor.
[0089]
Step 2. (FIG. 4 (b))
After removing the entire photoresist film RES1, a new photoresist film RES2 is formed.
[0090]
Step 3. (FIG. 4 (c))
The photoresist film RES2 is selectively removed by a photolithography technique in a portion other than a portion corresponding to the gate electrode formation region of the n-type MIS transistor and the gate electrode formation region of the p-type MIS transistor.
[0091]
As a result, the photoresist film RES2 remains in the gate electrode formation region of the n-type MIS transistor and the gate electrode formation region of the p-type MIS transistor. Although not shown, the photoresist film RES2 is also left in a portion corresponding to the wiring.
[0092]
Step 4. (FIG. 4 (d))
Using the remaining photoresist film RES2 as a mask, the exposed conductive layer COL is selectively etched to expose the surface of the first insulating film GI below the conductive layer COL.
[0093]
In this etching, it is recognized that the conductive layer COL in the gate electrode formation region of the n-type MIS transistor is relatively side-etched, and is formed with a width smaller than the width of the photoresist film RES2 used as a mask. Will be. Usually, it is preferable to perform the side etching in the range of about 0.3 μm to 2 μm. In this embodiment, the thickness is 1 μm.
[0094]
On the other hand, it was recognized that the conductive layer COL in the gate electrode formation region of the p-type MIS transistor was hardly subjected to side etching, and was formed to have almost the same width as that of the photoresist film RES2 used as a mask. Will be.
[0095]
Although the theoretical reason why such a phenomenon is observed is not exactly known, it has been clarified from several experiments that the phenomenon is caused by the difference in the thickness of the conductive layer COL serving as the gate electrode GT. I have.
[0096]
That is, when the thickness of the conductive layer COL is large, the side etching amount is large, and when the thickness of the conductive layer COL is small, the side etching amount is small. The etching amount can be set.
[0097]
FIG. 8 is a graph showing the relationship (constant etching time) between the thickness of the gate electrode and the amount of side etching of the gate electrode obtained by the experiment.
[0098]
According to this graph, side etching is hardly observed until the thickness TGT of the gate electrode reaches a predetermined thickness, and when the thickness exceeds the predetermined thickness, the side etching amount LSE rapidly increases. It can be seen that the side etching amount LSE gradually decreases as the TGT increases.
[0099]
For example, when Mo and 20% wt of W are used for the gate electrode GT at a certain etching time and a mixed acid containing phosphoric acid, acetic acid, nitric acid, and water is used for the etching solution, for example, the gate electrode GT has a thickness of 50 nm. Below, side etching did not occur, and the side etching amount was about 0.1 μm near 50 nm or more.
[0100]
When Mo is used for the gate electrode GT and the same mixed acid is used as the etching solution, for example, side etching does not occur when the thickness of the gate electrode GT is 100 nm or less, and the side etching amount becomes 0 near 100 nm or more. It was about 1 μm. The above is only an example, and the combination of the material, the film thickness, the etching solution, and the etching time of the gate electrode GT is appropriately changed.
[0101]
In the manufacturing method of the present embodiment, as described above, the boundary between the portions where the side etching amount LSE rapidly increases and the thickness TGT of the gate electrode corresponding to the boundary is set to be larger than the thickness TGT of the corresponding gate electrode on the one side and smaller than the other. The thickness of each gate electrode GT of the p-type MIS transistor and the p-type MIS transistor is set.
[0102]
Step 5. (FIG. 5 (a))
While the remaining photoresist film RES2 is left as it is, using the photoresist film RES2 as a mask, an n-type impurity such as phosphorus (P) is doped at a high concentration to form a source region and a drain region.
[0103]
The n-type impurity penetrates through the first insulating film GI and is injected into the semiconductor layer PSs under the first insulating film GI, whereby the semiconductor layer PSs has a high concentration of n. ⁺ It becomes the conductive layer of the mold.
[0104]
In this case, the n-type impurity is not implanted into the semiconductor layer PSs immediately below the photoresist film RES2 formed in the region of the n-type MIS transistor, that is, the semiconductor layer PSs immediately below and adjacent to the gate electrode GT. It has become.
[0105]
Similarly, n-type impurities are not implanted into the semiconductor layer PSs immediately below the photoresist film RES2 formed in the region of the p-type MIS transistor, that is, the semiconductor layer PSs immediately below the gate electrode GT. .
[0106]
Here, in the region of the n-type MIS transistor, since the gate electrode GT in the lower layer of the photoresist film RES2 has been side-etched in the previous step, the gate electrode GT is located in a portion of the semiconductor layer PSs close to the end of the gate electrode GT. Are formed as regions into which n-type impurities are not implanted.
[0107]
This region is formed on each side orthogonal to the width of the gate electrode GT, and each of the widths has a value substantially equal to the end of the gate electrode GT. This is because the side etching of the gate electrode GT is performed in substantially the same amount (width) from each side orthogonal to the width.
[0108]
Step 6. (FIG. 5 (b))
The remaining photoresist film RES2 is removed, and n-type impurities are again doped at a low concentration. In this case, the gate electrode GT of the n-type MIS transistor and the gate electrode GT of the p-type MIS transistor serve as masks.
[0109]
Thus, in the region of the n-type MIS transistor near the gate electrode, the high-concentration n ⁺ N of sufficiently lower concentration than the semiconductor layer ⁻ It is formed as a type semiconductor layer.
This low concentration of n ⁻ The type semiconductor layer becomes a so-called LDD region.
When an offset region is to be formed instead of the LDD region, this step, that is, low concentration n ⁻ This is done by omitting the doping of the type impurities.
[0110]
Thus, the LDD region or the offset region is formed in a self-aligned manner by utilizing the side etching of the gate electrode GT. Therefore, unlike the method of forming an LDD region or an offset region using a new resist mask, there is no misalignment, so that the distance from the end of the gate electrode GT can be made substantially the same on the left and right. Also, the number of manufacturing steps can be reduced.
[0111]
Step 7. (FIG. 5 (c))
A photoresist film RES3 is newly formed, and the photoresist film RES3 covers the region of the n-type MIS transistor and exposes the region of the p-type MIS transistor.
[0112]
Then, a p-type impurity made of, for example, boron (B) is doped. The semiconductor layer PSs of the p-type MIS transistor which is not covered with the photoresist film RES3 is doped with the p-type impurity, and the portion which has been formed as the n-type semiconductor layer PSs is changed to the p-type semiconductor layer PSs. To do. Such a method of implanting impurities of a conductivity type different from the previously implanted impurities in consideration of their respective activation rates is called counter doping.
That is, in this step, the formation region of the p-type MIS transistor is completed for the first time as a p-type MIS transistor.
[0113]
In this case, since the gate electrode GT of the p-type MIS transistor is used as a mask for B ion implantation, its thickness is large enough to obtain a sufficient B ion blocking capability at the time of B ion implantation, and side etching is performed during etching. It is selected by satisfying the condition that the film thickness is not controlled.
[0114]
In this case, the gate electrode GT of the p-type MIS transistor may be slightly side-etched, though not so much as the n-type MIS transistor. In this case, the semiconductor layer PSs adjacent to the end of the gate electrode GT has a high concentration of p with a width corresponding to the side etching amount. ⁺ A type semiconductor layer may be formed. First n ⁺ N-type impurity is implanted in the side-etched part ⁺ This is because no type impurity is implanted. Therefore, when the counter-doping is performed, the portion just below the side-etched portion has a higher p concentration than the source region and the drain region. ⁺ Type semiconductor layer. However, it goes without saying that this case may be used.
[0115]
In this embodiment, instead of masking the entire region of the p-type MIS transistor when implanting the n-type impurity, counter-doping is performed by implanting the n-type impurity while exposing the source region and the drain region. It is possible to reduce the number of processes.
[0116]
Step 8. (FIG. 6)
The photoresist film RES3 is removed to complete the process.
FIG. 7 is a plan view showing an n-type MIS transistor and a p-type MIS transistor, and corresponds to FIG. 6 viewed from above.
In the n-type MIS transistor, the LDD regions LDD are formed in the semiconductor layers PSs on both sides of the gate electrode GT, and the widths of the regions are substantially equal to each other.
[0117]
In the p-type MIS transistor, the semiconductor layer PSs on both sides of the gate electrode GT has a higher concentration of p than the source region and the drain region. ⁺ It is desirable that the type semiconductor region is not formed, or even if it is formed, it is smaller than the LDD region or the offset region, and is 0.1 μn or less (preferably approximately 0) from the end of the gate electrode GT. Further, a portion functioning as the gate electrode GT (a portion surrounded by a dotted line) is formed to have a smaller film thickness than a wiring layer formed integrally therewith. Although the thickness of the wiring layer may be substantially the same as the thickness of the gate electrode GT, it is better to keep the thickness of the wiring layer thicker than the thickness of the gate electrode GT from the viewpoint of reducing the wiring resistance. desirable.
[0118]
As described above, in the present embodiment, the LDD region LDD is formed in the semiconductor layer PSs of the n-type MIS transistor by positively using the side etching of the gate electrode GT of the MIS transistor.
[0119]
In this case, the high-concentration p ⁺ The formation of the mold semiconductor layer is avoided by controlling the thickness of the gate electrode GT to prevent side etching from occurring in the gate electrode GT.
[0120]
For this reason, the width of the gate electrode GT of the n-type MIS transistor on which side etching is performed must be designed in advance with a large margin in consideration of the amount of side etching, but the gate of the p-type MIS transistor on which side etching is not performed. The width of the electrode GT can be designed to have a small margin because the side etching is not performed.
This has the effect that the occupied area of each of the p-type MIS transistors provided in large numbers can be reduced. That is, the area occupied by the peripheral circuits can be reduced.
[0121]
In the embodiment described above, the liquid crystal display device has been described. However, the present invention can be similarly applied to other display devices such as an organic EL (Electro Luminescence) display device.
[0122]
Also in the organic EL display device and the like, each pixel is provided with a thin film transistor as in this embodiment, and a scanning signal driving circuit and a drain signal line are connected as peripheral circuits on a substrate surface on which the pixel is formed, for example, to a gate signal line. Is formed, and each of the peripheral circuits such as these drive circuits includes a large number of C-MIS transistors.
[0123]
【The invention's effect】
As is clear from the above description, according to the display device of the present invention, the area occupied by the seed circuit can be reduced.
Further, according to the method of manufacturing a display device according to the present invention, the number of manufacturing steps can be reduced.
[Brief description of the drawings]
FIG. 1 is a sectional view showing one embodiment of a C-MIS transistor included in a display device according to the present invention.
FIG. 2 is a plan view showing one embodiment of a display device according to the present invention.
FIG. 3 is a configuration diagram showing one embodiment of a pixel of a display device according to the present invention.
FIG. 4 is a process chart showing one embodiment of a method for manufacturing a display device according to the present invention, and shows all the steps together with FIGS. 5 and 6;
5 is a process chart showing one embodiment of a method for manufacturing a display device according to the present invention, and shows all the steps together with FIGS. 4 and 6. FIG.
6 is a process chart showing one embodiment of a method for manufacturing a display device according to the present invention, and shows all the steps together with FIGS. 4 and 5. FIG.
FIG. 7 is a plan view showing one embodiment of a C-MIS transistor included in a display device according to the present invention.
FIG. 8 is a graph showing the relationship between the thickness of a gate electrode and the amount of side etching of the gate electrode.
[Explanation of symbols]
SUB1, SUB2 ... Transparent substrate, PS ... Semiconductor layer, GL ... Gate signal line, GT ... Gate electrode, DL ... Drain signal line, CL ... Capacitance signal line, CT ... Capacitance electrode, SL ... Sealing material, GI first insulating film, IN second insulating film, PX pixel electrode, ST source region, DT drain region, TFT thin film transistor, LDD LDD region, AR ... Liquid crystal display section, V... Scanning signal driving circuit, He... Video signal driving circuit, TH1, TH2, TH3... Through-hole, COL... Conductive layer, RES1, RES2, RES3.

Claims

A display device comprising an n-type MIS thin film transistor having a top gate structure and a p-type MIS thin film transistor having a top gate structure on a substrate,
A display device, wherein the gate electrode of the p-type MIS thin film transistor has a smaller thickness than the gate electrode of the n-type MIS thin film transistor.

2. The display device according to claim 1, wherein the n-type MIS thin film transistor has an LDD region or an offset region in a portion of the semiconductor layer adjacent to an end of the gate electrode. 3.

The display device according to claim 2, wherein the LDD region or the offset region of the n-type MIS thin film transistor is formed by self-alignment.

4. The display device according to claim 2, wherein the LDD region or the offset region of the n-type MIS thin film transistor is formed using side etching of a gate electrode of the n-type MIS thin film transistor. .

In the p-type MIS thin film transistor, the concentration of the p-type impurity in a portion of the semiconductor layer adjacent to the end of the gate electrode is substantially the same as the concentration of the p-type impurity in the other source and drain regions. The display device according to any one of claims 1 to 4, wherein:

The p-type MIS thin-film transistor has a high-concentration region in which the concentration of the p-type impurity in a portion adjacent to the gate electrode end of the semiconductor layer is higher than the concentration of the p-type impurity in the source region and the drain region. With
5. The display device according to claim 1, wherein the high-concentration region is formed within a range of 0.1 μm or less from an end of the gate electrode. 6.

The p-type MIS thin-film transistor has a high-concentration region in which the concentration of the p-type impurity in a portion adjacent to the gate electrode end of the semiconductor layer is higher than the concentration of the p-type impurity in the source region and the drain region. With
5. The high-concentration region is formed in a range where a distance from an end of the gate electrode is smaller than a size of an LDD region or an offset region of the n-type MIS thin film transistor. A display device according to claim 1.

8. The p-type MIS thin film transistor according to claim 1, wherein the gate electrode has a thickness smaller than a thickness of a wiring layer formed integrally with the gate electrode. Display device.

9. The display device according to claim 1, wherein the display device is a liquid crystal display device or an organic EL display device.

A method for manufacturing a display device comprising an n-type MIS thin film transistor and a p-type MIS thin film transistor having a top gate structure on a substrate,
A gate electrode film thickness adjusting step of forming the gate electrode film thickness of the p-type MIS thin film transistor smaller than the gate electrode film thickness of the n-type MIS thin film transistor;
After the gate electrode film thickness adjusting step, when the gate electrode of the n-type MIS thin film transistor and the gate electrode of the p-type MIS thin film transistor are collectively etched and patterned, the gate electrode of the n-type MIS thin film transistor is side-etched. A method of manufacturing a display device, comprising: an etching step of making a side etching amount of a gate electrode of the p-type MIS thin film transistor smaller than a side etching amount of a gate electrode of the n-type MIS thin film transistor.

The method according to claim 10, wherein the amount of side etching of the p-type MIS thin film transistor is 0.1 m or less.

12. The method according to claim 10, wherein the amount of side etching of the gate electrode of the p-type MIS thin film transistor is substantially zero.

A method for manufacturing a display device comprising an n-type MIS thin film transistor having a top gate structure and a p-type MIS thin film transistor having a top gate structure on a substrate,
A gate electrode film thickness adjusting step of forming the gate electrode film thickness of the p-type MIS thin film transistor smaller than the gate electrode film thickness of the n-type MIS thin film transistor;
After the gate electrode film thickness adjusting step, the gate electrode of the n-type MIS thin film transistor and the gate electrode of the p-type MIS thin film transistor are simultaneously etched and patterned, and the gate electrode of the n-type MIS thin film transistor is side-etched. An n-type MIS thin-film transistor forming step of forming an LDD region or an offset region in a self-aligned manner by using the side etching; and, after the n-type MIS thin-film transistor forming step, a p-type A method for manufacturing a display device, comprising a step of forming a p-type MIS thin-film transistor for counter-doping an impurity.

14. The method according to claim 13, wherein the amount of side etching of the gate electrode of the p-type MIS thin film transistor is smaller than the amount of side etching of the gate electrode of the n-type MIS thin film transistor.

15. The method according to claim 13, wherein the amount of side etching of the gate electrode of the p-type MIS thin film transistor is substantially zero.

The gate electrode of the p-type MIS thin film transistor is formed to have a thickness smaller than that of a wiring layer formed integrally with the gate electrode of the p-type MIS thin film transistor. 5. The method for manufacturing a display device according to item 1.