【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源装置に関し、さらに詳細には、セルフターンオンする期間を十分に短縮しつつ、ソース−ドレイン間電圧Ｖｄｓの跳ね上がりが抑制されたスイッチング電源装置に関する。
【０００２】
【従来の技術】
従来より、スイッチング電源装置は、コンピュータ、家電製品、自動車等、様々な製品において用いられている。
【０００３】
図７は、従来の一般的なスイッチング電源装置の回路図である。
【０００４】
図７示す従来のスイッチング電源装置は、入力端子１，２間に与えられる入力電圧Ｖｉｎを降圧して出力電圧Ｖｏｕｔを生成し、これを出力端子３，４間に供給する装置であり、入力端子１，２間に接続された入力コンデンサ１０と、入力端子１，２間に直列に接続されたＦＥＴ１１及びＦＥＴ１２と、出力端子３，４間に接続された出力コンデンサ１３と、ＦＥＴ１１及びＦＥＴ１２の接続点と出力端子３との間に接続された出力インダクタ１４とを備えている。
【０００５】
また、ＦＥＴ１１及びＦＥＴ１２のゲートには、それぞれ制御信号Ｓ１１及びＳ１２が供給される。ＦＥＴ１１及びＦＥＴ１２は、それぞれ対応する制御信号がハイレベルである期間においてオン状態となることから、制御信号Ｓ１１及びＳ１２を交互にハイレベルとすることによって、ＦＥＴ１１及びＦＥＴ１２を交互にオン状態とすることができる。これにより、出力端子３，４間に出力電圧Ｖｏｕｔを発生させることが可能となる。
【０００６】
この場合、ＦＥＴ１１及びＦＥＴ１２が同時にオン状態となると、入力端子１，２間が短絡され貫通電流が流れてしまうことから、これを確実に防止すべく、ＦＥＴ１１のオン期間とＦＥＴ１２のオン期間との間には所定のデッドタイムが挿入される。したがって、例えば、オン状態となるＦＥＴをＦＥＴ１２からＦＥＴ１１に切り替える際には、オン状態となっているＦＥＴ１２をオフ状態に変化させた後（制御信号Ｓ１２をハイレベルからローレベルに変化させた後）、所定の期間（デッドタイム）が経過するのを待って、オフ状態となっているＦＥＴ１１をオン状態に変化させる（制御信号Ｓ１１をローレベルからハイレベルに変化させる）必要がある。
【０００７】
しかしながら、オン状態となるＦＥＴがＦＥＴ１２からＦＥＴ１１に切り替わる際には、ＦＥＴ１２のソース−ドレイン間電圧が０ＶからＶｉｎまで急上昇することから、場合によってはＦＥＴ１２が有する寄生成分によってＦＥＴ１２がセルフターンオンし、瞬間的に貫通電流が流れてしまう。以下、ＦＥＴ１２のセルフターンオンについて説明する。
【０００８】
図８は、ＦＥＴ１２が備える主要な寄生成分を等価的に示す回路図である。
【０００９】
図８に示すように、ＦＥＴ１２は、ゲート電極Ｇとドレイン電極Ｄとの間に存在するゲート−ドレイン間容量１２ａと、ゲート電極Ｇとソース電極Ｓとの間に存在するゲート−ソース間容量１２ｂと、ソース電極Ｓとドレイン電極Ｄとの間に存在するソース−ドレイン間容量１２ｃと、ソース電極Ｓをアノードとしドレイン電極Ｄをカソードとするボディダイオード１２ｄとを含んでいる。
【００１０】
このようにＦＥＴ１２には各種寄生成分が含まれていることから、ＦＥＴ１１がオフ状態からオン状態に変化することによってＦＥＴ１２のソース−ドレイン間電圧が０ＶからＶｉｎまで急上昇すると、ゲート−ソース間電圧Ｖｇｓは、ゲート−ドレイン間容量１２ａとゲート−ソース間容量１２ｂとの比によって決まる電圧に持ち上げられることになり、これがＦＥＴ１２のしきい値電圧Ｖｔｈを超えるとオン状態となってしまう。このような現象はセルフターンオンと呼ばれ、セルフターンオンが発生すると入力端子１，２間が短絡されることから貫通電流が流れてしまう。しかも、このセルフターンオンは、ＦＥＴ１１がオフ状態からオン状態に変化するたびに、すなわちスイッチング周期ごとに発生することから、スイッチング電源装置の変換効率を大きく低下させてしまう。
【００１１】
このような問題を解決すべく、従来より、ＦＥＴ１２をオフ状態とすべき期間において制御信号Ｓ１２をマイナス電位にバイアスするといった対策がなされている。制御信号Ｓ１２をマイナス電位にバイアスすれば、上述した寄生成分によってゲート−ソース間電圧Ｖｇｓが持ち上げられても、これがＦＥＴ１２のしきい値電圧Ｖｔｈを越える期間、すなわちセルフターンオンする期間を短縮することが可能となる。これにより、スイッチング電源装置の変換効率を向上させることができる。また、マイナスバイアスをより深く設定すれば、ＦＥＴ１２がセルフターンオンする期間をより短縮することができ、マイナスバイアスを所定値以上に深く設定すれば、ＦＥＴ１２のセルフターンオンを完全に排除することが可能となる。
【００１２】
【発明が解決しようとする課題】
このように、オフ期間においてＦＥＴ１２のゲート電極Ｇに供給される制御信号Ｓ１２をマイナス電位にバイアスすれば、ＦＥＴ１２がセルフターンオンする期間を短縮することができ、マイナスバイアス量によってはＦＥＴ１２のセルフターンオンを完全に排除することが可能であるものの、このマイナスバイアスを深く設定すればするほど、ボディダイオード１２ｄによって生じるリカバリ電流の減少速度（ｄｉ／ｄｔ）が速くなってしまう。ここで、ＦＥＴ１１のソースからＦＥＴ１２のドレインまでの電流経路に存在するインダクタンス成分をＬとすれば、かかるインダクタンス成分Ｌに対して発生する電圧Ｖａは、
Ｖａ＝Ｌ×ｄｉ／ｄｔ
で表すことができることから、リカバリ電流の減少速度（ｄｉ／ｄｔ）が速くなると、ＦＥＴ１２がオン状態からオフ状態に変化した直後におけるＦＥＴ１２のソース−ドレイン間電圧Ｖｄｓが大きく跳ね上がり、場合によってはＦＥＴ１２の耐圧を越えてしまうという問題があった。
【００１３】
したがって、本発明の目的は、セルフターンオンする期間を十分に短縮しつつ、ソース−ドレイン間電圧Ｖｄｓの跳ね上がりが抑制されたスイッチング電源装置を提供することである。
【００１４】
【課題を解決するための手段】
本発明のかかる目的は、一対の入力端子間に直列に接続された第１及び第２のスイッチング素子を備え、前記第１及び第２のスイッチング素子を交互に導通させることによって前記入力端子間に供給される入力電圧とは異なる出力電圧を生成し、前記第１及び第２のスイッチング素子の少なくとも一方を非導通状態とする場合、対応する制御電極に供給する制御信号をマイナスバイアスするスイッチング電源装置であって、前記マイナスバイアスの量を対応するスイッチング素子の両端間電圧が実質的に最も低くなるようなレベルに設定することを特徴とするスイッチング電源装置によって達成される。
【００１５】
本発明によれば、マイナスバイアスの量が、対応するスイッチング素子の両端間電圧が実質的に最も低くなるようなレベルに設定されることから、セルフターンオン期間を十分に短縮しつつ、スイッチング素子の両端間電圧の跳ね上がりを効果的に抑制することができる。このため、耐圧の高いスイッチング素子を用いる必要がなくなることから、低コスト化を達成することが可能になるとともに、高い変換効率を達成することが可能となる。この場合、前記マイナスバイアスの量を前記第１及び第２のスイッチング素子の少なくとも一方に流れている電流値及び／又は実際の出力電流値に基づいて決定したり、出力定格値に基づいて決定することが好ましい。
【００１６】
本発明の前記目的はまた、一対の入力端子間に直列に接続された第１及び第２のスイッチング素子を備え、前記第１及び第２のスイッチング素子を交互に導通させることによって前記入力端子間に供給される入力電圧とは異なる出力電圧を生成するスイッチング電源装置であって、動作状態に応じて前記第１及び第２のスイッチング素子の少なくとも一方の制御電極に対するマイナスバイアス量を調整するマイナスバイアス量調整回路とをさらに備えることを特徴とするスイッチング電源装置によって達成される。
【００１７】
本発明によれば、動作状態に応じてマイナスバイアス量が調整されることから、動作状態が変化する場合であっても、セルフターンオン期間を十分に短縮しつつ、スイッチング素子の両端間電圧の跳ね上がりを効果的に抑制することができる。
【００１８】
また、前記マイナスバイアス量調整回路は、前記第１及び第２のスイッチング素子のうちの一方がターンオンした場合に、前記第１及び第２のスイッチング素子のうちの他方の両端間に生じるオーバーシュートが実質的に最も低く抑えられるレベルに設定するものであることが好ましい。
【００１９】
また、前記第１及び第２のスイッチング素子の少なくとも一方に流れている電流値及び／又は出力電流値を検出する電流検出回路をさらに備え、前記マイナスバイアス量調整回路は、前記電流検出回路による検出結果に基づいて前記マイナスバイアス量を調整するものであることがさらに好ましい。この場合、マイナスバイアス量調整回路は、電流検出回路による各検出結果に対応する最適なマイナスバイアス量に関する情報が格納されたテーブルを含んでいたり、電流検出回路による検出結果に基づき最適なマイナスバイアス量に関する情報を算出する演算回路を含んでいることがさらに好ましい。
【００２０】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の好ましい実施態様について詳細に説明する。
【００２１】
図１は、本発明の好ましい実施態様にかかるスイッチング電源装置の回路図である。図１において、図７に示した従来のスイッチング電源装置と同一の構成要素については同一の符号を付し、重複する説明は省略する。
【００２２】
図１に示すように、本実施態様にかかるスイッチング電源装置は、図７に示した従来のスイッチング電源装置に対して、マイナスバイアス量調整回路２０及び電流検出回路３０が付加された構成を有している。その他の構成要素は、図７に示した従来のスイッチング電源装置と同様である。特に限定されるものではないが、本実施態様にかかるスイッチング電源装置は、コンピュータ用、家電製品用または自動車用の電源装置として利用することが可能である。
【００２３】
マイナスバイアス量調整回路２０は、ＦＥＴ１２のゲート電極に与えるマイナスバイアスの深さ（マイナスバイアス量）を決定するための回路であり、制御信号Ｓ１２及び制御信号Ｓ１３を受け、これらに基づいてＦＥＴ１２のゲート電極に供給される制御信号Ｓ１２’を生成する。具体的には、マイナスバイアス量調整回路２０は、制御信号Ｓ１２’の波形（変化タイミング）を制御信号Ｓ１２の波形（変化タイミング）と実質的に一致させるとともに、制御信号Ｓ１２がローレベルである場合には、制御信号Ｓ１３に基づいて制御信号Ｓ１２’のマイナスバイアス量を決定する。その詳細については後述する。
【００２４】
電流検出回路３０は、ＦＥＴ１２に流れるドレイン電流Ｉｄの電流量を検出しこれに基づいて制御信号Ｓ１３を生成する回路であり、実際には、カレントトランスやホール素子等を用いることができる。尚、図１に示すスイッチング電源装置においては、電流検出回路３０をＦＥＴ１２のドレインに接続しているが、これをＦＥＴ１２のソースに接続しても構わない。さらに、ＦＥＴ１２に流れるドレイン電流Ｉｄは、ＦＥＴ１１に流れるドレイン電流や出力電流Ｉｏに連動することから、ＦＥＴ１１のソース、ＦＥＴ１１のドレイン、出力インダクタ１４の直前または直後に接続することによって、ＦＥＴ１２に流れるドレイン電流Ｉｄの電流量を間接的に検出しても構わない。
【００２５】
次に、図１に示すスイッチング電源装置の動作について説明する。
【００２６】
図２は、制御信号Ｓ１１及び制御信号Ｓ１２の波形図である。図２に示すように、制御信号Ｓ１１及び制御信号Ｓ１２は所定のデッドタイムを介して交互にハイレベルとされ、これによってＦＥＴ１１及びＦＥＴ１２は交互にオン状態とされる。デッドタイムを挿入する理由は上述したとおりであり、ＦＥＴ１１及びＦＥＴ１２が同時にオン状態となると入力端子１，２間が短絡し、貫通電流が流れてしまうことから、これを確実に防止するためである。尚、上述の通り、制御信号Ｓ１２’の波形（変化タイミング）は制御信号Ｓ１２と実質的に一致している。
【００２７】
図３は、図２に示すＡ部におけるＦＥＴ１２のドレイン電流Ｉｄの変化及びソース−ドレイン間電圧Ｖｄｓの変化を概略的に示す波形図である。
【００２８】
図３に示すように、出力インダクタ１４のインダクタンスをＬ１４、ＦＥＴ１２のドレイン−ソース間電圧をＶＡとした場合、ＦＥＴ１２のドレイン電流Ｉｄは、制御信号Ｓ１１がローレベルである期間（時刻ｔ１以前）において（ＶＡ−Ｖｏｕｔ）／Ｌ１４の傾きをもった波形となるが、制御信号Ｓ１２（Ｓ１２’）がハイレベルからローレベルに変化した後は（時刻ｔ０）、かかる電流Ｉｄはボディダイオード１２ｄを介して流れることになる。このため、制御信号Ｓ１１がローレベルからハイレベルに変化し（時刻ｔ１）、これによりボディダイオード１２ｄが逆バイアスされると、リカバリ電流Ｂが生じる。ここで、リカバリ電流Ｂが流れる期間は、リカバリ電流が増大する期間ｔｒｒ１とリカバリ電流が主に減少する期間ｔｒｒ２からなり、このうち期間ｔｒｒ１はＦＥＴ１２に固有の特性及びＦＥＴ１２のドレイン電流Ｉｄによって決まり、期間ｔｒｒ２はこれらに加えて、制御信号Ｓ１２’のマイナスバイアス量によって決まる。同様に、リカバリ電流の最大値も、ＦＥＴ１２に固有の特性、ＦＥＴ１２のドレイン電流Ｉｄ及び制御信号Ｓ１２’のマイナスバイアス量によって決まる。これらの詳細については後述する。
【００２９】
一方、ＦＥＴ１２のソース−ドレイン間電圧Ｖｄｓは、制御信号Ｓ１１がローレベルである期間（時刻ｔ１以前）において実質的に０Ｖであり、制御信号Ｓ１１がローレベルからハイレベルに変化したことに応答して（時刻ｔ１）急速に上昇し、オーバーシュートＣが発生する。この場合、オーバーシュートＣの大きさは、主に、リカバリ電流の減少速度（ｄｉ／ｄｔ）、すなわち、リカバリ電流が減少する期間ｔｒｒ２におけるＩｄ波形の傾きによって決まり、リカバリ電流の減少速度（ｄｉ／ｄｔ）が速いほどオーバーシュートＣが大きくなる。
【００３０】
図４は、リカバリ電流Ｂと制御信号Ｓ１２’のマイナスバイアス量との関係を説明するための図である。
【００３１】
期間ｔｒｒ１及びこの期間における電流値ｉ１は、制御信号Ｓ１２’のマイナスバイアス量に依存せず、上述の通り、ＦＥＴ１２に固有の特性及びＦＥＴ１２のドレイン電流Ｉｄによって決まるが、期間ｔｒｒ２及びこの期間における電流値ｉ２は、制御信号Ｓ１２’のマイナスバイアス量によって大きく変化する。
【００３２】
具体的には、制御信号Ｓ１２’のマイナスバイアス量が十分に深い場合には、図４においてａで示すように、リカバリ電流が減少する期間ｔｒｒ２は短く、且つ、電流値ｉ２はリカバリ電流が増大する期間ｔｒｒ１における電流値ｉ１と一致する。ここから制御信号Ｓ１２’のマイナスバイアス量を徐々に浅くしていくと、電流値ｉ２が一定に保たれたまま（ｉ１＝ｉ２）、期間ｔｒｒ２が長くなる。図４においては、リカバリ電流が減少する期間ｔｒｒ２が最大値ｔｒｒ２（ｍａｘ）に達した状態をｂで示している。そして、ここから制御信号Ｓ１２’のマイナスバイアス量をさらに浅くしていくと、期間ｔｒｒ２が最大値ｔｒｒ２（ｍａｘ）に保たれたまま、電流値ｉ２が増大する。そして、マイナスバイアス量がゼロになると、図４においてｃで示すように、電流値ｉ２が最大値ｉ２（ｍａｘ）に達する。
【００３３】
図４を参照すれば、リカバリ電流の減少速度（ｄｉ／ｄｔ）、すなわち、期間ｔｒｒ２におけるドレイン電流Ｉｄの波形の傾きは、状態ｂにおいて最も小さくなることが分かる。したがって、リカバリ電流Ｂの波形が状態ｂとなるように、制御信号Ｓ１２’のマイナスバイアス量を設定すれば、図３に示すオーバーシュートＣの高さを最も低い高さに抑制することができる。図５はこれを示す模式的なグラフであり、図５を参照すれば、マイナスバイアス量が所定値である場合（状態ｂ）に、ＦＥＴ１２のソース−ドレイン間電圧Ｖｄｓ、すなわちオーバーシュートＣが最も小さく抑えられることが分かる。ここで、リカバリ電流Ｂの波形が状態ｂとなるマイナスバイアス量は、ＦＥＴ１２に固有の特性及びＦＥＴ１２のドレイン電流Ｉｄによっても変化するが、このうち、ＦＥＴ１２に固有の特性についてはスイッチング電源装置の製造段階において明らかであるから、現在のＦＥＴ１２のドレイン電流Ｉｄの値が判明すれば、リカバリ電流Ｂの波形を状態ｂとするためのマイナスバイアス量が得られることになる。
【００３４】
本実施態様は、以上を考慮して、電流検出回路３０を用いてＦＥＴ１２のドレイン電流Ｉｄの値を検出し、これに基づいて制御信号Ｓ１２’のマイナスバイアス量を決定する点を最大の特徴としている。かかるマイナスバイアス量の決定は、ＦＥＴ１２のドレイン電流Ｉｄの値を示す制御信号Ｓ１３に基づき、マイナスバイアス量調整回路２０によって行われ、図４及び図５に示す状態ｂまたはその近傍の状態となるように、マイナスバイアス量が決定される。
【００３５】
マイナスバイアス量調整回路２０による具体的なマイナスバイアス量の決定方法としては特に限定されるものではないが、図６（ａ）に示すように、制御信号Ｓ１３の各レベルに対応する最適なマイナスバイアス量に関する情報が格納されたテーブル２１と、テーブル２１より供給される最適なマイナスバイアス量に関する情報及び制御信号Ｓ１２に基づいて制御信号Ｓ１２’を生成するドライバ２２をマイナスバイアス量調整回路２０内に設けることが好ましい。この方法によれば、制御信号Ｓ１２’のマイナスバイアス量を、非常に高速に得ることができる。また、図６（ｂ）に示すように、制御信号Ｓ１３に基づいて最適なマイナスバイアス量に関する情報を算出する演算回路２３と、演算回路２３より供給される最適なマイナスバイアス量に関する情報及び制御信号Ｓ１２に基づいて制御信号Ｓ１２’を生成するドライバ２２をマイナスバイアス量調整回路２０内に設けることもまた好ましい。この方法によれば、演算回路２３が使用する演算プログラムを変更することによって、多種のＦＥＴに対する汎用性を持たせることが可能となる。
【００３６】
以上説明したように、本実施態様のスイッチング電源装置においては、ＦＥＴ１２のドレイン電流Ｉｄに基づいてＦＥＴ１２に与えるマイナスバイアス量をリアルタイムに調整していることから、現在のＦＥＴ１２のドレイン電流Ｉｄの値に応じた最適な深さのマイナスバイアスをＦＥＴ１２に与えることが可能となる。これにより、ＦＥＴ１２のセルフターンオン期間を十分に短縮しつつ、ＦＥＴ１２のソース−ドレイン間電圧Ｖｄｓの跳ね上がりを効果的に抑制することができる。このため、ＦＥＴ１２として耐圧の高い素子を用いる必要がなくなることから、低コスト化を達成することが可能になるとともに、高い変換効率を達成することが可能となる。
【００３７】
本発明は、以上の実施態様に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００３８】
例えば、上記実施態様においては、ＦＥＴ１２に対応するマイナスバイアス量調整回路２０のみを設けられているが、これに加えて若しくはこれに代えて、ＦＥＴ１１に対応するマイナスバイアス量調整回路を設けても構わない。
【００３９】
また、上記実施態様においては、ＦＥＴ１２のドレイン電流Ｉｄをモニタリングすることにより、スイッチング電源装置の動作時においてＦＥＴ１２に与えるマイナスバイアス量をリアルタイムに変化させているが、このようなマイナスバイアス量の調整を常時行う必要はなく、例えば、一定期間ごとにマイナスバイアス量の見直しを行ったり、動作開始後の所定期間においてマイナスバイアス量を決定し、以後、マイナスバイアス量をこのレベルに固定しても構わない。
【００４０】
さらには、製造段階において、予め想定される出力電流Ｉｏの値（定格値）に基づいてＦＥＴ１２に与えるマイナスバイアス量を決定し、マイナスバイアス量をこれに固定しても構わない。この場合、実際の使用状態に応じた最適な深さのマイナスバイアスをＦＥＴ１２に与えることはできなくなるが、出力電流Ｉｏが定格値に達した場合において、最適な深さのマイナスバイアスをＦＥＴ１２に与えることが可能となる。
【００４１】
尚、本発明において、手段とは、必ずしも物理的手段を意味するものではなく、各手段の機能がソフトウエアによって実現される場合も包含する。さらに、一つの手段の機能が二以上の物理的手段により実現されても、二以上の手段の機能が一つの物理的手段により実現されてもよい。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、セルフターンオンする期間を十分に短縮しつつ、ソース−ドレイン間電圧Ｖｄｓの跳ね上がりが抑制されたスイッチング電源装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の好ましい実施態様にかかるスイッチング電源装置の回路図である。
【図２】制御信号Ｓ１１及び制御信号Ｓ１２の波形図である。
【図３】図２に示すＡ部におけるＦＥＴ１２のドレイン電流Ｉｄの変化及びソース−ドレイン間電圧Ｖｄｓの変化を概略的に示す波形図である。
【図４】リカバリ電流Ｂと制御信号Ｓ１２’のマイナスバイアス量との関係を説明するための図である。
【図５】マイナスバイアス量とＦＥＴ１２のソース−ドレイン間電圧Ｖｄｓとの関係を模式的に示すグラフである。
【図６】（ａ）、（ｂ）はいずれもマイナスバイアス量調整回路２０の具体的な回路構成例を示すブロック図である。
【図７】一般的なスイッチング電源装置の回路図である。
【図８】ＦＥＴ１２が備える主要な寄生成分を等価的に示す回路図である。
【符号の説明】
１，２ 入力端子
３，４ 出力端子
１０ 入力コンデンサ
１１，１２ ＦＥＴ
１２ａ ゲート−ドレイン間容量
１２ｂ ゲート−ソース間容量
１２ｃ ソース−ドレイン間容量
１１ｄ，１２ｄ ボディダイオード
１３ 出力コンデンサ
１４ 出力インダクタ
２０ マイナスバイアス量調整回路
２１ テーブル
２２ ドライバ
２３ 演算回路
３０ 電流検出回路
Ｂ リカバリ電流
Ｃ オーバーシュート[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a switching power supply device, and more particularly, to a switching power supply device in which a self-turn-on period is sufficiently reduced and a jump of a source-drain voltage Vds is suppressed.
[0002]
[Prior art]
Conventionally, switching power supply devices have been used in various products such as computers, home appliances, and automobiles.
[0003]
FIG. 7 is a circuit diagram of a conventional general switching power supply device.
[0004]
The conventional switching power supply device shown in FIG. 7 is a device that generates an output voltage Vout by stepping down an input voltage Vin applied between input terminals 1 and 2, and supplies the output voltage Vout between output terminals 3 and 4. Connection of the input capacitor 10 connected between the input terminals 1 and 2, the FET 11 and the FET 12 connected in series between the input terminals 1 and 2, the output capacitor 13 connected between the output terminals 3 and 4, and the connection of the FET 11 and the FET 12 An output inductor 14 is connected between the point and the output terminal 3.
[0005]
Control signals S11 and S12 are supplied to the gates of the FET 11 and the FET 12, respectively. Since the FET 11 and the FET 12 are turned on during a period in which the corresponding control signal is at the high level, the FET 11 and the FET 12 are turned on alternately by setting the control signals S11 and S12 to the high level alternately. Can be. This makes it possible to generate an output voltage Vout between the output terminals 3 and 4.
[0006]
In this case, when the FET 11 and the FET 12 are simultaneously turned on, the input terminals 1 and 2 are short-circuited, and a through current flows. Therefore, in order to surely prevent this, the time between the ON period of the FET 11 and the ON period of the FET 12 is set. A predetermined dead time is inserted between them. Therefore, for example, when switching the FET that is turned on from the FET 12 to the FET 11, the FET 12 that is turned on is changed to the off state (after the control signal S12 is changed from the high level to the low level). It is necessary to wait for a predetermined period (dead time) to elapse, and then change the FET 11 in the OFF state to the ON state (change the control signal S11 from a low level to a high level).
[0007]
However, when the FET that is turned on is switched from the FET 12 to the FET 11, the source-drain voltage of the FET 12 rises rapidly from 0 V to Vin. A through current will flow in the process. Hereinafter, self-turn-on of the FET 12 will be described.
[0008]
FIG. 8 is a circuit diagram equivalently showing main parasitic components included in the FET 12.
[0009]
As shown in FIG. 8, the FET 12 includes a gate-drain capacitance 12a existing between the gate electrode G and the drain electrode D, and a gate-source capacitance 12b existing between the gate electrode G and the source electrode S. And a source-drain capacitance 12c existing between the source electrode S and the drain electrode D, and a body diode 12d using the source electrode S as an anode and the drain electrode D as a cathode.
[0010]
Since various parasitic components are contained in the FET 12 as described above, when the source-drain voltage of the FET 12 rapidly rises from 0 V to Vin due to the change of the FET 11 from the off state to the on state, the gate-source voltage Vgs Will be raised to a voltage determined by the ratio between the gate-drain capacitance 12a and the gate-source capacitance 12b, and if this exceeds the threshold voltage Vth of the FET 12, it will be turned on. Such a phenomenon is called self-turn-on. When the self-turn-on occurs, a short circuit occurs between the input terminals 1 and 2 and a through current flows. In addition, since the self-turn-on occurs every time the FET 11 changes from the off state to the on state, that is, every switching cycle, the conversion efficiency of the switching power supply device is greatly reduced.
[0011]
In order to solve such a problem, conventionally, measures have been taken to bias the control signal S12 to a negative potential during a period in which the FET 12 is to be turned off. If the control signal S12 is biased to a negative potential, even if the gate-source voltage Vgs is raised by the above-mentioned parasitic component, it is possible to shorten the period in which the voltage exceeds the threshold voltage Vth of the FET 12, that is, the period in which the self-turn-on is performed. It becomes possible. Thereby, the conversion efficiency of the switching power supply can be improved. If the negative bias is set deeper, the period during which the FET 12 self-turns on can be further shortened. If the negative bias is set deeper than a predetermined value, the self-turn-on of the FET 12 can be completely eliminated. Become.
[0012]
[Problems to be solved by the invention]
As described above, when the control signal S12 supplied to the gate electrode G of the FET 12 is biased to a negative potential during the off period, the period during which the FET 12 self-turns on can be shortened. Although it can be completely eliminated, the deeper this negative bias is set, the faster the reduction rate (di / dt) of the recovery current caused by the body diode 12d. Here, assuming that an inductance component existing in a current path from the source of the FET 11 to the drain of the FET 12 is L, a voltage Va generated for the inductance component L is
Va = L × di / dt
When the rate of decrease (di / dt) of the recovery current increases, the voltage Vds between the source and the drain of the FET 12 immediately after the FET 12 changes from the on state to the off state greatly jumps. There was a problem that the breakdown voltage was exceeded.
[0013]
Therefore, an object of the present invention is to provide a switching power supply device in which the self-turn-on period is sufficiently reduced and the source-drain voltage Vds is prevented from jumping.
[0014]
[Means for Solving the Problems]
Such an object of the present invention includes a first and a second switching element connected in series between a pair of input terminals, and the first and second switching elements are alternately turned on to provide a connection between the input terminals. A switching power supply that generates an output voltage different from the supplied input voltage and, when at least one of the first and second switching elements is turned off, negatively biases a control signal supplied to a corresponding control electrode; The switching power supply device is characterized in that the amount of the negative bias is set to a level at which the voltage between both ends of the corresponding switching element is substantially the lowest.
[0015]
According to the present invention, the amount of the negative bias is set to a level at which the voltage between both ends of the corresponding switching element is substantially the lowest. The jump of the voltage between both ends can be suppressed effectively. For this reason, since it is not necessary to use a switching element with a high withstand voltage, it is possible to achieve cost reduction and high conversion efficiency. In this case, the amount of the negative bias is determined based on a current value flowing through at least one of the first and second switching elements and / or an actual output current value, or based on an output rated value. Is preferred.
[0016]
The object of the present invention also includes first and second switching elements connected in series between a pair of input terminals, and the first and second switching elements are turned on alternately to connect the input terminals. A switching power supply device that generates an output voltage different from the input voltage supplied to the first and second switching elements, and adjusts a negative bias amount for at least one control electrode of the first and second switching elements according to an operation state. The switching power supply device further comprises a quantity adjusting circuit.
[0017]
According to the present invention, since the amount of the negative bias is adjusted according to the operation state, even when the operation state changes, the self-turn-on period is sufficiently reduced and the voltage across the switching element jumps. Can be effectively suppressed.
[0018]
Further, the negative bias amount adjusting circuit is configured such that when one of the first and second switching elements is turned on, an overshoot generated between both ends of the other of the first and second switching elements is generated. Preferably, it is set to a level that can be substantially suppressed to the lowest.
[0019]
A current detection circuit for detecting a current value and / or an output current value flowing through at least one of the first and second switching elements, wherein the negative bias amount adjustment circuit detects the current value by the current detection circuit; More preferably, the amount of the negative bias is adjusted based on the result. In this case, the negative bias amount adjustment circuit includes a table in which information on the optimum negative bias amount corresponding to each detection result by the current detection circuit is stored, or the optimum negative bias amount based on the detection result by the current detection circuit. It is more preferable to include an arithmetic circuit for calculating information about
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
[0021]
FIG. 1 is a circuit diagram of a switching power supply according to a preferred embodiment of the present invention. 1, the same components as those of the conventional switching power supply device shown in FIG. 7 are denoted by the same reference numerals, and overlapping description will be omitted.
[0022]
As shown in FIG. 1, the switching power supply according to the present embodiment has a configuration in which a minus bias amount adjustment circuit 20 and a current detection circuit 30 are added to the conventional switching power supply shown in FIG. ing. Other components are the same as those of the conventional switching power supply device shown in FIG. Although not particularly limited, the switching power supply according to the present embodiment can be used as a power supply for a computer, a home appliance, or an automobile.
[0023]
The negative bias amount adjustment circuit 20 is a circuit for determining the depth of a negative bias (a negative bias amount) given to the gate electrode of the FET 12, receives the control signal S12 and the control signal S13, and based on these, controls the gate of the FET 12 based on these. A control signal S12 'to be supplied to the electrode is generated. Specifically, the negative bias amount adjustment circuit 20 causes the waveform (change timing) of the control signal S12 ′ to substantially match the waveform (change timing) of the control signal S12, and the control signal S12 is at a low level. , The amount of negative bias of the control signal S12 'is determined based on the control signal S13. The details will be described later.
[0024]
The current detection circuit 30 is a circuit that detects the amount of the drain current Id flowing through the FET 12 and generates the control signal S13 based on the detected amount. Actually, a current transformer, a Hall element, or the like can be used. In the switching power supply device shown in FIG. 1, the current detection circuit 30 is connected to the drain of the FET 12, but it may be connected to the source of the FET 12. Furthermore, since the drain current Id flowing through the FET 12 is linked to the drain current flowing through the FET 11 and the output current Io, the drain current Id flowing through the FET 12 can be connected immediately before or immediately after the source of the FET 11, the drain of the FET 11, and the output inductor 14. The current amount of the current Id may be detected indirectly.
[0025]
Next, the operation of the switching power supply device shown in FIG. 1 will be described.
[0026]
FIG. 2 is a waveform diagram of the control signal S11 and the control signal S12. As shown in FIG. 2, the control signal S11 and the control signal S12 are alternately set to a high level after a predetermined dead time, whereby the FET 11 and the FET 12 are alternately turned on. The reason for inserting the dead time is as described above. If the FET 11 and the FET 12 are simultaneously turned on, the input terminals 1 and 2 are short-circuited and a through current flows, so that this is reliably prevented. . As described above, the waveform (change timing) of the control signal S12 'substantially matches the control signal S12.
[0027]
FIG. 3 is a waveform diagram schematically showing a change in the drain current Id and a change in the source-drain voltage Vds of the FET 12 in the portion A shown in FIG.
[0028]
As shown in FIG. 3, when the inductance of the output inductor 14 is L14 and the voltage between the drain and the source of the FET 12 is VA, the drain current Id of the FET 12 during the period when the control signal S11 is at a low level (before time t1). Although the waveform has a slope of (VA−Vout) / L14, after the control signal S12 (S12 ′) changes from the high level to the low level (time t0), the current Id passes through the body diode 12d. It will flow. Therefore, when the control signal S11 changes from the low level to the high level (time t1) and the body diode 12d is reverse-biased, a recovery current B is generated. Here, the period in which the recovery current B flows is composed of a period trr1 in which the recovery current increases and a period trr2 in which the recovery current mainly decreases. Of these, the period trr1 is determined by the characteristics unique to the FET 12 and the drain current Id of the FET 12, The period trr2 is additionally determined by the amount of the negative bias of the control signal S12 '. Similarly, the maximum value of the recovery current is also determined by characteristics unique to the FET 12, the drain current Id of the FET 12, and the amount of negative bias of the control signal S12 '. Details of these will be described later.
[0029]
On the other hand, the source-drain voltage Vds of the FET 12 is substantially 0 V during the period when the control signal S11 is at the low level (prior to time t1), and responds to the change of the control signal S11 from the low level to the high level. (Time t1), the temperature rises rapidly, and an overshoot C occurs. In this case, the magnitude of the overshoot C is mainly determined by the recovery current decreasing speed (di / dt), that is, the gradient of the Id waveform in the recovery current decreasing period trr2, and the recovery current decreasing speed (di / dt). The overshoot C increases as dt) increases.
[0030]
FIG. 4 is a diagram for explaining the relationship between the recovery current B and the negative bias amount of the control signal S12 '.
[0031]
The period trr1 and the current value i1 in this period do not depend on the negative bias amount of the control signal S12 ′ and are determined by the characteristic unique to the FET 12 and the drain current Id of the FET 12, as described above. The value i2 greatly changes depending on the amount of negative bias of the control signal S12 '.
[0032]
Specifically, when the amount of the negative bias of the control signal S12 'is sufficiently deep, as shown by a in FIG. 4, the period trr2 in which the recovery current decreases is short, and the current value i2 indicates that the recovery current increases. The current value i1 during the period trr1. When the amount of the negative bias of the control signal S12 'is gradually reduced from here, the period trr2 becomes longer while the current value i2 is kept constant (i1 = i2). In FIG. 4, the state in which the period trr2 during which the recovery current decreases reaches the maximum value trr2 (max) is indicated by b. When the amount of the negative bias of the control signal S12 'is further reduced from here, the current value i2 increases while the period trr2 is maintained at the maximum value trr2 (max). When the amount of the negative bias becomes zero, the current value i2 reaches the maximum value i2 (max) as shown by c in FIG.
[0033]
Referring to FIG. 4, it can be seen that the recovery current decreasing rate (di / dt), that is, the slope of the waveform of the drain current Id in the period trr2 is the smallest in the state b. Therefore, if the amount of the negative bias of the control signal S12 ′ is set so that the waveform of the recovery current B becomes the state b, the height of the overshoot C shown in FIG. 3 can be suppressed to the lowest height. FIG. 5 is a schematic graph showing this. Referring to FIG. 5, when the amount of negative bias is a predetermined value (state b), the source-drain voltage Vds of the FET 12, that is, the overshoot C is the most. It can be seen that it can be kept small. Here, the amount of the negative bias at which the waveform of the recovery current B changes to the state b also changes depending on the characteristic peculiar to the FET 12 and the drain current Id of the FET 12, and among them, the characteristic peculiar to the FET 12 is manufactured by manufacturing the switching power supply. Since it is clear at the stage, if the current value of the drain current Id of the FET 12 is known, a minus bias amount for setting the waveform of the recovery current B to the state b can be obtained.
[0034]
Considering the above, the present embodiment is characterized in that the value of the drain current Id of the FET 12 is detected using the current detection circuit 30 and the amount of the negative bias of the control signal S12 ′ is determined based on the detected value. I have. The determination of the negative bias amount is performed by the negative bias amount adjusting circuit 20 based on the control signal S13 indicating the value of the drain current Id of the FET 12, so that the state becomes the state b shown in FIGS. Then, the amount of negative bias is determined.
[0035]
Although the specific method of determining the negative bias amount by the negative bias amount adjusting circuit 20 is not particularly limited, as shown in FIG. 6A, the optimum negative bias amount corresponding to each level of the control signal S13 is determined. A table 21 in which information about the amount is stored, and a driver 22 that generates a control signal S12 ′ based on the information about the optimal amount of negative bias supplied from the table 21 and the control signal S12 are provided in the negative bias amount adjustment circuit 20. Is preferred. According to this method, the amount of negative bias of the control signal S12 'can be obtained at a very high speed. Also, as shown in FIG. 6B, an arithmetic circuit 23 for calculating information about the optimal negative bias amount based on the control signal S13, and information and a control signal for the optimal negative bias amount supplied from the arithmetic circuit 23. It is also preferable to provide the driver 22 for generating the control signal S12 'based on S12 in the minus bias amount adjustment circuit 20. According to this method, it is possible to give versatility to various types of FETs by changing the operation program used by the operation circuit 23.
[0036]
As described above, in the switching power supply of the present embodiment, the amount of the negative bias applied to the FET 12 is adjusted in real time based on the drain current Id of the FET 12, so that the current value of the drain current Id of the FET 12 is It is possible to apply a negative bias of an appropriate depth to the FET 12. This makes it possible to effectively suppress the jump of the source-drain voltage Vds of the FET 12 while sufficiently shortening the self-turn-on period of the FET 12. For this reason, since it is not necessary to use an element having a high withstand voltage as the FET 12, it is possible to achieve a reduction in cost and a high conversion efficiency.
[0037]
The present invention is not limited to the above embodiments, and various changes can be made within the scope of the invention described in the claims, and these are also included in the scope of the present invention. Needless to say.
[0038]
For example, in the above embodiment, only the negative bias amount adjusting circuit 20 corresponding to the FET 12 is provided, but a negative bias amount adjusting circuit corresponding to the FET 11 may be provided in addition to or instead of this. Absent.
[0039]
In the above embodiment, the amount of the negative bias applied to the FET 12 during the operation of the switching power supply device is changed in real time by monitoring the drain current Id of the FET 12, but such adjustment of the amount of the negative bias is performed. It is not necessary to always perform this operation. For example, the amount of negative bias may be reviewed at regular intervals, or the amount of negative bias may be determined in a predetermined period after the operation starts, and thereafter, the amount of negative bias may be fixed at this level. .
[0040]
Further, in the manufacturing stage, the amount of the negative bias given to the FET 12 may be determined based on the value (rated value) of the output current Io assumed in advance, and the amount of the negative bias may be fixed to this. In this case, it is impossible to provide the FET 12 with a minus bias having an optimum depth according to the actual use condition. However, when the output current Io reaches the rated value, a minus bias having an optimum depth is given to the FET 12. It becomes possible.
[0041]
In the present invention, the means does not necessarily mean physical means, but also includes a case where the function of each means is realized by software. Further, the function of one unit may be realized by two or more physical units, or the function of two or more units may be realized by one physical unit.
[0042]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a switching power supply device in which the self-turn-on period is sufficiently shortened and the jump of the source-drain voltage Vds is suppressed.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a switching power supply according to a preferred embodiment of the present invention.
FIG. 2 is a waveform diagram of a control signal S11 and a control signal S12.
3 is a waveform diagram schematically showing a change in a drain current Id and a change in a source-drain voltage Vds of the FET 12 in a portion A shown in FIG. 2;
FIG. 4 is a diagram for explaining a relationship between a recovery current B and a negative bias amount of a control signal S12 ′.
FIG. 5 is a graph schematically showing a relationship between a negative bias amount and a source-drain voltage Vds of the FET 12.
FIGS. 6A and 6B are block diagrams each showing a specific circuit configuration example of the negative bias amount adjusting circuit 20. FIGS.
FIG. 7 is a circuit diagram of a general switching power supply device.
FIG. 8 is a circuit diagram equivalently showing main parasitic components included in the FET 12.
[Explanation of symbols]
1, 2, input terminal 3, 4 output terminal 10 input capacitor 11, 12 FET
12a Gate-drain capacitance 12b Gate-source capacitance 12c Source-drain capacitance 11d, 12d Body diode 13 Output capacitor 14 Output inductor 20 Negative bias amount adjustment circuit 21 Table 22 Driver 23 Operation circuit 30 Current detection circuit B Recovery current C Overshoot
