【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、詳しくはトレンチの形成方法に特徴を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
トレンチ構造をＭＯＳゲートとして用いる半導体装置においては、トレンチ内壁に形成するゲート酸化膜特性及び信頼性を向上させる目的で、トレンチ開口部の面取りを行うようにしている。面取りの方法として特開平１１−３１８１５号公報には、図３（ａ）〜（ｄ）に示す方法が開示されている。
【０００３】
この方法では、所定の拡散層を形成した基板３１に対して、図３（ａ）に示すように、酸化膜３２をマスクとしてエッチングを行ってトレンチ３３を形成した後、後処理を行う。図３（ｂ）に示すように、後処理は、酸化膜３２のうちトレンチ３３の開口の周囲の部分を選択的に除去し、酸化膜３２をトレンチ３３から距離ｘだけ後退させる。次に図３（ｃ）に示すようにシリコンの等方性プラズマエッチングを行うことにより、トレンチ３３の開口部３３ａが面取りされる。次に図３（ｄ）に示すように、犠牲酸化膜３４を形成する。その後、その犠牲酸化膜３４を除去した後、シリコン酸化膜を形成する。
【０００４】
【発明が解決しようとする課題】
ところが、前記の従来方法では、酸化膜３２の後退量を距離ｘと設計し、この距離ｘにより面取り形状が決まるため、酸化膜３２の後退処理を十分な制御の下に行わなければならない。例えば、図４（ａ）が適切な後退量とした場合、図４（ｂ），（ｃ）に示すように、後退量が少ないときや多いときには面取り効果が不十分となる。また、いずれの場合も酸化膜３２をマスクとしてエッチングが行われるため、酸化膜３２との境界面とトレンチ内面とにより面取りされない角部が形成される。この角部は犠牲酸化膜３４の形成及び除去により丸められるが、その処理が必須になる。
【０００５】
本発明は、前記従来の問題に鑑みてなされたものであって、その目的はトレンチ開口部の面取りを従来の方法に比べて容易にできる半導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
前記の目的を達成するため、請求項１に記載の発明は、半導体基板の表面にトレンチをエッチングで形成する際のエッチング用レジスト膜を形成するとともにトレンチを形成すべき箇所に開口を形成するパターニング工程と、前記レジスト膜をマスクとしてエッチングを行ってトレンチを形成するトレンチ形成工程とを備えている。また、前記トレンチ形成工程の完了後に前記レジスト膜を前記半導体基板から除去するレジスト膜除去工程と、前記レジスト膜除去工程の完了後に前記トレンチ及び半導体基板表面に等方性エッチングを行う等方性エッチング工程とを備えている。
【０００７】
この発明では、半導体基板の表面に形成されたレジスト膜をマスクとしてエッチングを行うことによりトレンチが形成された後、レジスト膜が半導体基板から除去される。その状態でトレンチ及び半導体基板表面に等方性エッチングが施され、トレンチの開口部が面取りされる。半導体基板表面にレジスト膜が存在しない状態で等方性エッチングが行われるため、トレンチの開口部は容易に面取りされ、従来技術で必要とした等方性エッチング後の犠牲酸化膜の形成及び除去工程は必須ではなくなる。
【０００８】
請求項２に記載の発明は、請求項１に記載の発明において、半導体基板はシリコン基板であり、前記等方性エッチング工程の完了後に前記トレンチの内面及び半導体基板表面に酸化膜を形成する酸化膜形成工程を備えている。この発明では、トレンチの開口部の面取りが完了した後、トレンチ内面及び半導体基板表面に酸化膜が形成される。従って、Ｓｉの表面に形成される酸化膜の特性の劣化を防止して信頼性を向上させることができる。
【０００９】
【発明の実施の形態】
以下、本発明を半導体基板としてシリコン基板を使用した半導体装置に具体化した一実施の形態を図面に従って説明する。図１（ａ）〜（ｅ）は半導体装置の製造方法において、トレンチの開口部に面取りを施すとともに、酸化膜を形成するまでの工程を示す模式断面図である。
【００１０】
所定の拡散層（図示せず）が形成されたシリコン基板１１の表面に、エッチング用レジスト膜としての酸化膜１２をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成する。そして、酸化膜１２にパターニングを施して、図１（ａ）に示すように、トレンチを形成すべき箇所に開口１３を形成する。これらの処理がパターニング工程を構成する。
【００１１】
次に酸化膜１２をマスクとして、シリコン基板１１のトレンチエッチングを例えばＲＩＥ（反応性イオンエッチング）により行い、図１（ｂ）に示すように、シリコン基板１１の表面にトレンチ１４を形成する。この処理がトレンチ形成工程を構成する。
【００１２】
トレンチ形成工程完了後に、図１（ｃ）に示すように、酸化膜１２を選択的に除去する。酸化膜１２の選択除去は例えばフッ酸溶液によるエッチングで行う。この処理がレジスト膜除去工程となる。
【００１３】
次にトレンチ１４及びシリコン基板１１の表面に等方性エッチングを行う等方性エッチング工程を実施する。その結果、図１（ｄ）に示すように、トレンチ１４の開口部が面取りされて、面取り部１４ａが形成される。また、トレンチ１４の底部の角部も丸くなる。
【００１４】
次にトレンチ１４の内面からシリコン基板１１の表面にかけて犠牲酸化膜を形成した後、その犠牲酸化膜を除去する。この処理によりトレンチ１４の開口部及び底部のラウンディング化と、トレンチ１４内面の平滑化が行われる。
【００１５】
次にトレンチ１４の内面及びシリコン基板１１の表面にシリコン酸化膜１５を形成する酸化膜形成工程を行うことにより、図１（ｅ）に示すように、トレンチ１４のゲート酸化膜となる酸化膜としてのシリコン酸化膜１５が形成される。
【００１６】
その後、公知の方法でＭＯＳゲートの構成に必要なトレンチ１４にゲート材料の埋め込み等の処理が行われて、トレンチ構造を有する半導体装置が製造される。
【００１７】
なお、本発明の方法では、マスクがない状態でシリコン基板１１の表面も等方性エッチングされるため、等方性エッチングの際にシリコン基板１１の厚さが減少する。従って、シリコン基板１１の厚さはこの減少量を見込んで設定される。
【００１８】
この実施の形態では以下の効果を有する。
（１） シリコン基板１１の表面に形成された酸化膜１２をマスクとしてエッチングを行ってトレンチ１４を形成した後、酸化膜１２を除去した状態でトレンチ１４及びシリコン基板１１表面に等方性エッチングを行う。即ち、シリコン基板１１の表面に酸化膜１２が存在しない状態で等方性エッチングが行われるため、トレンチ１４の開口部が良好かつ容易に面取りされる。従って、従来技術で必要とした等方性エッチング後の犠牲酸化膜の形成及び除去工程は必須ではなくなる。
【００１９】
（２） 半導体基板としてシリコン基板１１が使用され、半導体基板の表面にトレンチ１４をエッチングで形成する際のエッチング用レジスト膜として酸化膜１２が使用されているため、レジスト膜の形成が容易になる。
【００２０】
（３） 前記酸化膜１２はＣＶＤにより形成されている。従って、トレンチ１４を形成した後、酸化膜１２を除去してもシリコン基板１１の厚さは変化しないため、酸化膜１２の厚さを精度よく形成する必要はない。
【００２１】
（４） 半導体基板はシリコン基板１１であり、等方性エッチング工程完了後にトレンチ１４の内面及びシリコン基板１１の表面に酸化膜（シリコン酸化膜１５）を形成する酸化膜形成工程を備えている。従って、Ｓｉの表面に形成される酸化膜の特性の劣化が防止されて信頼性が向上する。
【００２２】
なお、実施の形態は前記に限らず、例えば次のように構成してもよい。
○ トレンチ１４は直線状のものに限らず、例えば、図２（ａ）に示すように直線状のトレンチが十字状に交差した形状や、図２（ｂ）に示すようにＴ字状に交差した形状のものに適用してもよい。このような形状のトレンチ１４では、３平面が互いに垂直に交差する部分（図２（ａ），（ｂ）において丸で囲んだ部分）が存在する。そして、従来技術のようにマスク（酸化膜）を有する状態で等方性エッチングを行うと、その部分の面取りが良好に行われ難いが、本発明のようにマスクのない状態で等方性エッチングを行うと、面取りが良好に行われるため特に有効となる。
【００２３】
○ トレンチ１４は、トレンチ構造をＭＯＳゲートとして使用する半導体装置に限らず、トレンチ型素子分離領域を形成するためのトレンチを形成する際に適用してもよい。トレンチ開口部の面取りを行うことで、トレンチ型素子分離領域におけるチャネル端部での電界集中による逆狭チャネル効果を抑制しつつ、微細な素子分離領域をトレンチによって形成することができる。
【００２４】
○ シリコン基板１１の表面にトレンチ１４をエッチングで形成する際のエッチング用レジスト膜としての酸化膜１２をＣＶＤにより形成する代わりに、熱酸化で形成してもよい。
【００２５】
○ シリコン基板１１の表面にトレンチ１４をエッチングで形成する際のエッチング用レジスト膜として、酸化膜に代えて窒化膜を使用したり、フォトレジストを使用してもよい。
【００２６】
○ 半導体装置としてシリコン基板１１以外の半導体基板、例えばＧａＡｓ（ガリウム・ヒ素）基板を使用した半導体装置（化合物半導体装置）に適用してもよい。
【００２７】
前記実施の形態から把握される発明（技術的思想）について、以下に記載する。
（１） 請求項１に記載の発明において、前記半導体装置はトレンチＭＯＳゲート構造を有する半導体装置であり、前記トレンチはＭＯＳゲートとして使用される。
【００２８】
（２） 請求項１に記載の発明において、前記トレンチはトレンチ型素子分離領域を形成するために使用される。
（３） 請求項１、請求項２及び前記技術的思想（１），（２）のいずれか一項に記載の発明において、前記トレンチは直線部が十字状又はＴ字状に交差している部分を有する。
【００２９】
（４） 請求項１及び前記技術的思想（１）〜（３）のいずれか一項に記載の発明において、前記半導体基板はシリコン基板であり、レジスト膜はＣＶＤで形成された酸化膜である。
【００３０】
【発明の効果】
以上、詳述したように、請求項１及び請求項２に記載の発明によれば、トレンチ開口部の面取りを従来の方法に比べて容易にできる。
【図面の簡単な説明】
【図１】（ａ）は半導体基板にレジスト膜が形成された状態の模式断面図、（ｂ）はトレンチが形成された状態の模式断面図、（ｃ）はレジスト膜が除去された状態の模式断面図、（ｄ）は等方性エッチングされた状態の模式断面図、（ｅ）は酸化膜が形成された状態の模式断面図。
【図２】（ａ），（ｂ）は別の実施の形態のトレンチを示す模式斜視図。
【図３】（ａ）〜（ｄ）は従来のトレンチ開口部の面取り方法を説明する模式断面図。
【図４】（ａ）〜（ｃ）は同じく面取り部の模式図。
【符号の説明】
１１…半導体基板としてのシリコン基板、１２…レジスト膜としての酸化膜、１３…開口、１４…トレンチ、１５…酸化膜としてのシリコン酸化膜。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device characterized by a method for forming a trench.
[0002]
[Prior art]
In a semiconductor device using a trench structure as a MOS gate, the trench opening is chamfered for the purpose of improving the characteristics and reliability of a gate oxide film formed on the inner wall of the trench. As a method of chamfering, Japanese Patent Application Laid-Open No. 11-31815 discloses a method shown in FIGS.
[0003]
In this method, as shown in FIG. 3A, a trench 33 is formed on a substrate 31 on which a predetermined diffusion layer is formed by using an oxide film 32 as a mask, and then post-processing is performed. As shown in FIG. 3B, the post-processing selectively removes a portion of the oxide film 32 around the opening of the trench 33, and retreats the oxide film 32 from the trench 33 by a distance x. Next, as shown in FIG. 3C, the opening 33a of the trench 33 is chamfered by performing isotropic plasma etching of silicon. Next, as shown in FIG. 3D, a sacrificial oxide film 34 is formed. Then, after removing the sacrificial oxide film 34, a silicon oxide film is formed.
[0004]
[Problems to be solved by the invention]
However, in the above-described conventional method, the retreat amount of the oxide film 32 is designed as the distance x, and the chamfered shape is determined by the distance x. Therefore, the retreat process of the oxide film 32 must be performed under sufficient control. For example, when FIG. 4A shows an appropriate retreat amount, as shown in FIGS. 4B and 4C, when the retreat amount is small or large, the chamfering effect becomes insufficient. In any case, since etching is performed using the oxide film 32 as a mask, corners that are not chamfered by the boundary surface with the oxide film 32 and the inner surface of the trench are formed. This corner is rounded by forming and removing the sacrificial oxide film 34, but the processing is essential.
[0005]
SUMMARY OF THE INVENTION The present invention has been made in view of the above-described conventional problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device, in which a chamfer of a trench opening can be more easily performed than in a conventional method.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, the invention according to claim 1 forms a resist film for etching when a trench is formed by etching on a surface of a semiconductor substrate and forms an opening at a position where a trench is to be formed. And a trench forming step of forming a trench by performing etching using the resist film as a mask. A resist film removing step of removing the resist film from the semiconductor substrate after completion of the trench forming step; and isotropic etching of performing isotropic etching on the trench and the semiconductor substrate surface after completion of the resist film removing step. Process.
[0007]
According to the present invention, after the trench is formed by performing etching using the resist film formed on the surface of the semiconductor substrate as a mask, the resist film is removed from the semiconductor substrate. In this state, isotropic etching is performed on the trench and the surface of the semiconductor substrate, and the opening of the trench is chamfered. Since isotropic etching is performed without a resist film on the surface of the semiconductor substrate, the opening of the trench is easily chamfered, and the step of forming and removing the sacrificial oxide film after isotropic etching required in the prior art. Is no longer required.
[0008]
According to a second aspect of the present invention, in the first aspect, the semiconductor substrate is a silicon substrate, and an oxide film is formed on an inner surface of the trench and a surface of the semiconductor substrate after the isotropic etching step is completed. A film forming step is provided. According to the present invention, after the chamfering of the opening of the trench is completed, an oxide film is formed on the inner surface of the trench and the surface of the semiconductor substrate. Therefore, it is possible to prevent the deterioration of the characteristics of the oxide film formed on the surface of Si and improve the reliability.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment in which the present invention is embodied in a semiconductor device using a silicon substrate as a semiconductor substrate will be described with reference to the drawings. FIGS. 1A to 1E are schematic cross-sectional views showing steps of chamfering an opening of a trench and forming an oxide film in a method of manufacturing a semiconductor device.
[0010]
An oxide film 12 as an etching resist film is formed on the surface of the silicon substrate 11 on which a predetermined diffusion layer (not shown) is formed by CVD (Chemical Vapor Deposition). Then, patterning is performed on the oxide film 12 to form an opening 13 at a position where a trench is to be formed, as shown in FIG. These processes constitute a patterning step.
[0011]
Next, using the oxide film 12 as a mask, trench etching of the silicon substrate 11 is performed by, for example, RIE (reactive ion etching), and a trench 14 is formed on the surface of the silicon substrate 11 as shown in FIG. This process constitutes a trench forming step.
[0012]
After the trench forming step is completed, the oxide film 12 is selectively removed as shown in FIG. The selective removal of the oxide film 12 is performed by, for example, etching using a hydrofluoric acid solution. This processing is a resist film removing step.
[0013]
Next, an isotropic etching process for performing isotropic etching on the surfaces of the trench 14 and the silicon substrate 11 is performed. As a result, as shown in FIG. 1D, the opening of the trench 14 is chamfered to form a chamfered portion 14a. Also, the corners at the bottom of the trench 14 are rounded.
[0014]
Next, after forming a sacrificial oxide film from the inner surface of the trench 14 to the surface of the silicon substrate 11, the sacrificial oxide film is removed. By this processing, rounding of the opening and the bottom of the trench 14 and smoothing of the inner surface of the trench 14 are performed.
[0015]
Next, by performing an oxide film forming step of forming a silicon oxide film 15 on the inner surface of the trench 14 and the surface of the silicon substrate 11, as shown in FIG. 1E, an oxide film serving as a gate oxide film of the trench 14 is formed. Of silicon oxide film 15 is formed.
[0016]
Thereafter, a process such as embedding of a gate material in the trench 14 necessary for the configuration of the MOS gate is performed by a known method, and a semiconductor device having a trench structure is manufactured.
[0017]
In the method of the present invention, since the surface of the silicon substrate 11 is also isotropically etched without a mask, the thickness of the silicon substrate 11 decreases during the isotropic etching. Therefore, the thickness of the silicon substrate 11 is set in consideration of this reduction amount.
[0018]
This embodiment has the following effects.
(1) After etching is performed using the oxide film 12 formed on the surface of the silicon substrate 11 as a mask to form a trench 14, isotropic etching is performed on the trench 14 and the surface of the silicon substrate 11 with the oxide film 12 removed. Do. That is, since the isotropic etching is performed in a state where the oxide film 12 does not exist on the surface of the silicon substrate 11, the opening of the trench 14 is chamfered well and easily. Therefore, the step of forming and removing the sacrificial oxide film after isotropic etching, which is required in the related art, is not essential.
[0019]
(2) Since the silicon substrate 11 is used as the semiconductor substrate and the oxide film 12 is used as the etching resist film when the trench 14 is formed on the surface of the semiconductor substrate by etching, the formation of the resist film is facilitated. .
[0020]
(3) The oxide film 12 is formed by CVD. Therefore, after the trench 14 is formed, the thickness of the silicon substrate 11 does not change even if the oxide film 12 is removed, so that it is not necessary to form the thickness of the oxide film 12 with high accuracy.
[0021]
(4) The semiconductor substrate is the silicon substrate 11, and has an oxide film forming step of forming an oxide film (silicon oxide film 15) on the inner surface of the trench 14 and the surface of the silicon substrate 11 after the isotropic etching step is completed. Therefore, deterioration of the characteristics of the oxide film formed on the surface of Si is prevented, and the reliability is improved.
[0022]
The embodiment is not limited to the above, and may be configured as follows, for example.
The trench 14 is not limited to a straight one, and for example, a straight trench crosses as shown in FIG. 2 (a) or a T-shaped cross as shown in FIG. 2 (b). You may apply to the thing of the shape which did. In the trench 14 having such a shape, there is a portion where three planes intersect each other perpendicularly (a portion circled in FIGS. 2A and 2B). When isotropic etching is performed in a state having a mask (oxide film) as in the related art, it is difficult to perform chamfering of the portion, but as in the present invention, isotropic etching is performed without a mask. Is particularly effective because chamfering is performed well.
[0023]
The trench 14 is not limited to a semiconductor device using a trench structure as a MOS gate, and may be applied when forming a trench for forming a trench type element isolation region. By chamfering the trench opening, a fine element isolation region can be formed by the trench while suppressing the reverse narrow channel effect due to electric field concentration at the channel end in the trench type element isolation region.
[0024]
The oxide film 12 as an etching resist film when the trench 14 is formed on the surface of the silicon substrate 11 by etching may be formed by thermal oxidation instead of by CVD.
[0025]
As a resist film for etching when the trench 14 is formed on the surface of the silicon substrate 11 by etching, a nitride film or a photoresist may be used instead of the oxide film.
[0026]
The present invention may be applied to a semiconductor device (compound semiconductor device) using a semiconductor substrate other than the silicon substrate 11, for example, a GaAs (gallium arsenide) substrate as the semiconductor device.
[0027]
The invention (technical idea) grasped from the embodiment will be described below.
(1) In the invention described in claim 1, the semiconductor device is a semiconductor device having a trench MOS gate structure, and the trench is used as a MOS gate.
[0028]
(2) In the invention described in claim 1, the trench is used for forming a trench type element isolation region.
(3) In the invention described in any one of claims 1 and 2, and the technical ideas (1) and (2), the trench has a straight portion crossing in a cross shape or a T shape. Having a part.
[0029]
(4) In the invention described in claim 1 and any one of the technical ideas (1) to (3), the semiconductor substrate is a silicon substrate, and the resist film is an oxide film formed by CVD. .
[0030]
【The invention's effect】
As described in detail above, according to the first and second aspects of the present invention, the chamfering of the trench opening can be facilitated as compared with the conventional method.
[Brief description of the drawings]
FIG. 1A is a schematic cross-sectional view showing a state in which a resist film is formed on a semiconductor substrate, FIG. 1B is a schematic cross-sectional view showing a state in which a trench is formed, and FIG. FIG. 4D is a schematic cross-sectional view, FIG. 4D is a schematic cross-sectional view of a state after isotropic etching, and FIG. 4E is a schematic cross-sectional view of a state where an oxide film is formed.
FIGS. 2A and 2B are schematic perspective views showing a trench according to another embodiment.
3A to 3D are schematic cross-sectional views illustrating a conventional method for chamfering a trench opening.
FIGS. 4A to 4C are schematic views of a chamfer.
[Explanation of symbols]
Reference numeral 11 denotes a silicon substrate as a semiconductor substrate, 12 denotes an oxide film as a resist film, 13 denotes an opening, 14 denotes a trench, and 15 denotes a silicon oxide film as an oxide film.
