JP2004014696A - Method of manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To form a gate insulation film having a thermal oxide film with a uniform film thickness. <P>SOLUTION: A CVD oxidation film 3 is formed on the surface of a substrate 1 without directly forming the thermal oxide film on the surface of the substrate 1. Then a nitride film 4 is deposited on the CVD oxide film 3. A thermal oxide film 5 is formed on the nitride film 4 by conducting heat treatment under an oxidation atmosphere. Thus, the gate insulation film having the thermal oxide film 5 with a uniform film thickness can be formed. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、ゲート電極を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、ゲート電極を有する半導体装置は、半導体基板表面にゲート絶縁膜が形成され、そのゲート酸化膜上にゲート電極が形成される。このうち、ゲート絶縁膜として、熱酸化膜を形成する方法として、基板表面を熱酸化することで、基板表面上に直接熱酸化膜を形成する方法や、特開２００１−８５６８６号公報に示されるように、基板表面に直接熱酸化膜を形成し、その熱酸化膜上にＣＶＤ酸化膜を形成する方法等がある。
【０００３】
従来、基板表面に直接熱酸化膜を形成する際には、パーティクルの存在が問題となっていた。このパーティクルは、半導体装置の製造工程中にて、例えば、エッチングや洗浄等により、発生する。上記した熱酸化膜のみを形成する方法では、基板表面のうち、パーティクルが存在している領域では、熱酸化膜が形成されないため、Ａモード不良（初期不良）となってしまう。
【０００４】
この対策として、従来では、熱酸化膜を形成する前に、基板表面の洗浄、エッチング、及び犠牲酸化等を行うことで、パーティクルを除去していた。
【０００５】
【発明が解決しようとする課題】
しかしながら、パーティクルを除去する工程を行っても、パーティクルが残ってしまった場合では、Ａモード不良（初期不良）が発生してしまう。
【０００６】
また、熱酸化膜上にＣＶＤ酸化膜を形成する方法では、基板表面にパーティクルが存在していても、パーティクル上にＣＶＤ酸化膜が形成されるので、Ａモード不良は抑制される。しかしながら、パーティクル上には、ＣＶＤ酸化膜しか形成されていないので、ゲート耐圧が低下してしまう。
【０００７】
トレンチゲートを有する半導体装置にて、ゲート絶縁膜として熱酸化膜１３を形成した場合、図７（ａ）に示すように、パーティクルが存在すると、その領域では熱酸化膜が形成されず、Ａモード不良が発生してしまう。
【０００８】
また、トレンチ２の内壁には複数の面方位が存在する。一般的に、シリコンを熱酸化したとき、酸化速度はシリコンの面方位によって異なることが知られている。このため、ゲート絶縁膜として、単に熱酸化膜だけを形成した場合では、パーティクルが除去されても、図７（ｂ）に示すように、例えば、トレンチ２の側壁と結晶面が異なるコーナー部において、局所的な薄膜化が発生してしまう。なお、図７（ａ）はトレンチゲートの断面を示しており、図７（ｂ）は（ａ）中のコーナー部の拡大図を示している。
【０００９】
同様に、図８（ａ）に、熱酸化膜１４の上にＣＶＤ酸化膜１５を形成したときのトレンチゲートの断面図を示し、図８（ｂ）に（ａ）中のコーナー部の拡大図を示す。トレンチゲートを有する半導体装置において、トレンチ２の内壁上に熱酸化膜１４を形成し、その上にＣＶＤ酸化膜１５を形成する方法でも、図８（ａ）に示すように、パーティクルが存在している場合、パーティクル上にはＣＶＤ酸化膜１５しか形成されない。したがって、ゲート耐圧が低下してしまう。
【００１０】
また、図８（ｂ）に示すように、コーナー部にて局所的に薄膜化している熱酸化膜１４の上にＣＶＤ酸化膜１５が形成されている。このため、ＣＶＤ酸化膜１５自体の膜厚が均一であっても、熱酸化膜１４とＣＶＤ酸化膜１５とを合わせた膜厚は、均一とはならない。したがって、形成されたゲート絶縁膜には、膜厚が部分的に薄いところが存在することから、ゲート耐圧が低下してしまう。
【００１１】
このように、ゲート絶縁膜として、熱酸化膜を基板表面に直接形成した場合に、上記した問題が発生してしまう。そこで、ゲート絶縁膜をＣＶＤ酸化膜のみで形成する方法が考えられ、これによれば、パーティクルやトレンチ内壁の面方位に影響されずに均一な膜厚のゲート絶縁膜が得られる。しかしながら、一般的に、熱酸化膜は、ＣＶＤ酸化膜に比べて、膜質が良いことが知られている。このため、ゲート絶縁膜として、熱酸化膜を用いることが望ましい。
【００１２】
本発明は上記点に鑑みて、ゲート絶縁膜として熱酸化膜を形成する際に、パーティクルの存在に影響されずに熱酸化膜を形成することができる半導体装置の製造方法を提供することを目的とする。また、面方位の影響を受けることなく、均一な膜厚となる熱酸化膜を形成することができるトレンチゲートを有する半導体装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、ゲート絶縁膜を形成する工程は、基板表面に直接、ＣＶＤ酸化膜を形成し、ＣＶＤ酸化膜上に窒化膜を堆積させ、窒化膜の表層側を熱酸化することで、窒化膜上に熱酸化膜を形成することを特徴としている。
【００１４】
本発明によれば、パーティクルが存在していても、パーティクル上にそれぞれ均一な膜厚であるＣＶＤ酸化膜及び窒化膜が順に形成され、窒化膜上に熱酸化膜が形成される。このため、パーティクルの影響を受けることなく、熱酸化膜を形成することができる。したがって、熱酸化膜の膜厚を均一にすることができる。
【００１５】
これにより、ＯＮＯ膜から構成され、均一な膜厚であるゲート絶縁膜を形成することができる。
【００１６】
また、請求項２に記載の発明では、ゲート絶縁膜（３、４、５）を形成する工程は、トレンチ（２）内壁に直接、ＣＶＤ酸化膜（３）を形成し、ＣＶＤ酸化膜（３）上に窒化膜（４）を堆積させ、窒化膜（４）の表層側を熱酸化することで、窒化膜（４）上に熱酸化膜（５）を形成することを特徴としている。
【００１７】
このように、トレンチゲートを有する半導体装置の製造においても、請求項１の発明を適用することができる。
【００１８】
請求項３に示すように、トレンチ（２）のアスペクト比が３０以上であるトレンチゲートを有する半導体装置においても、請求項２の方法によれば、膜厚が均一である熱酸化膜を有するゲート絶縁膜を形成することができる。
【００１９】
請求項４に記載の発明では、ゲート絶縁膜を形成する工程にて、基板表面に直接、酸化されることができる材料を堆積し、この材料を熱酸化することで、熱酸化膜を形成することを特徴としている。
【００２０】
本発明によれば、パーティクルが存在していても、パーティクル上に酸化されることができる材料が形成され、この材料が熱酸化されることで熱酸化膜が形成される。このため、パーティクルの影響を受けることなく、熱酸化膜を形成することができる。したがって、熱酸化膜の膜厚を均一にすることができる。
【００２１】
なお、酸化させることができる材料としては、例えば、多結晶シリコン、アモルファスシリコンを用いることができる。この場合では、この材料を全て熱酸化することで熱酸化膜を形成することができる。また、酸化させることができる材料として、例えば、窒化膜を用いることもできる。この場合でも、この材料を全部熱酸化することができ、また、請求項７に示すように、この材料の表層側を熱酸化することで、この材料上に熱酸化膜を形成することもできる。
【００２２】
また、請求項５に示すように、トレンチゲートを有する半導体装置の製造方法においても、ゲート絶縁膜（１２）を形成する工程にて、トレンチ（２）内壁に直接、酸化されることができる材料（１１）を堆積し、この材料（１１）を熱酸化することで、トレンチ（２）内壁上に熱酸化膜（１２）を形成することができる。
【００２３】
これにより、面方位の影響を受けることなく、ゲート絶縁膜として、均一な膜厚である熱酸化膜を形成することができる。また、本発明においても、請求項４と同様に、パーティクルの影響を受けることなく、熱酸化膜を形成することができる。
【００２４】
なお、酸化させることができる材料としては、例えば、多結晶シリコン、アモルファスシリコンを用いることができる。この場合では、この材料を全て熱酸化することで熱酸化膜を形成することができる。また、酸化させることができる材料として、例えば、窒化膜を用いることもできる。この場合でも、この材料を全部熱酸化することができ、また、請求項７に示すように、この材料の表層側を熱酸化することで、この材料上に熱酸化膜を形成することもできる。
【００２５】
また、請求項６に示すように、トレンチ（２）のアスペクト比が３０以上であるトレンチゲートを有する半導体装置においても、請求項５の方法によれば、膜厚が均一である熱酸化膜を有するゲート絶縁膜を形成することができる。
【００２６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２７】
【発明の実施の形態】
（第１実施形態）
図１〜図３に本発明を適用した第１実施形態における半導体装置の製造工程を示す。
【００２８】
本実施形態では、トレンチゲート構造を有する半導体装置を例として説明する。本実施形態におけるトレンチゲートは、図３（ｂ）に示されるように、シリコン基板１に形成されたトレンチ２の内壁上に、ＣＶＤ酸化膜３、窒化膜４、熱酸化膜５が積層されたＯＮＯ膜が形成されている。このＯＮＯ膜がゲート絶縁膜であり、このゲート絶縁膜上にゲート電極６が形成されている。
【００２９】
次に、この半導体装置の製造方法を説明する。
【００３０】
〔図１に示す工程〕
まず、シリコン基板１を用意する。基板１上に、図示しないが、酸化膜を形成し、この酸化膜をパターニングする。そして、この酸化膜をマスクとして、異方性エッチングを行い、基板１上にトレンチ２を形成する。なお、トレンチ２のトレンチ幅及び深さは、それぞれ例えば０．８μｍ、３０μｍとする。
【００３１】
このようにトレンチエッチングを行った後、例えば、ＣＤＥ（ケミカルドライエッチング）による等方性エッチングや犠牲酸化を行う。これにより、トレンチ２コーナー部を丸め、また、トレンチ２側壁を平坦化させる。
【００３２】
〔図２（ａ）に示す工程〕
次に、トレンチ内壁上にＣＶＤ酸化膜（ＳｉＯ２）３を堆積させる。このとき、ＣＶＤ酸化膜３の膜厚は例えば４００Åとする。なお、ＣＶＤ酸化膜３の種類としては、ＴＥＯＳ酸化膜、若しくはＨＴＯ酸化膜等を用いる。
【００３３】
その後、窒素雰囲気中で、例えば１０５０℃、３０分にてアニール処理を行う。これにより、ＣＶＤ酸化膜３の膜質を改善させる。
【００３４】
〔図２（ｂ）に示す工程〕
続いて、ＣＶＤ酸化膜３の表面上に、ＣＶＤ法により、窒化膜（シリコン窒化膜）４を堆積させる。このとき、窒化膜４の膜厚は例えば１００Åとする。
【００３５】
〔図３（ａ）に示す工程〕
そして、酸化雰囲気中で、例えば、９５０℃、８０分にて熱酸化処理を行う。これにより、窒化膜４を熱酸化させ、窒化膜４上に熱酸化膜（ＳｉＯ２）５を形成する。このようにして、ＣＶＤ酸化膜３、窒化膜４、熱酸化膜５が順に積層されたゲート絶縁膜が形成される。
【００３６】
〔図３（ｂ）に示す工程〕
その後、このゲート絶縁膜上に、ＬＰ−ＣＶＤ法により、ドープドシリコンを堆積させることで、ゲート電極６を形成する。
【００３７】
このようにして、トレンチゲートが形成される。また、図示しないが、基板１のうち、トレンチゲートと異なる領域に、不純物拡散領域等を形成し、半導体領域板１上に層間絶縁膜、金属配線等を形成することで、半導体装置が製造される。
【００３８】
本実施形態では、図２（ａ）、（ｂ）に示す工程にて、ＣＶＤ法にて、ＣＶＤ酸化膜３及び窒化膜４を堆積させている。そして、図３（ａ）示す工程にて、窒化膜４を熱酸化することで、窒化膜４上に熱酸化膜５を形成している。したがって、トレンチ２表面にパーティクルが存在していても、パーティクル上に窒化膜４が形成され、更にその窒化膜４上に熱酸化膜５が形成される。このため、パーティクルの影響を受けることなく、均一な膜厚の熱酸化膜５をトレンチ２内壁表面全域に形成することができる。
【００３９】
従来では、基板表面に熱酸化膜を形成する前に、パーティクルを除去するための工程が別途必要であった。また、パーティクルを確実に除去するためには、上記した工程を繰り返し行う必要があった。このため、パーティクル除去の工程では、時間がかかっていた。
【００４０】
これに対して、本実施形態では、パーティクルの除去が確実ではなく、パーティクルが残っていても、熱酸化膜を均一に形成することができるので、パーティクル除去工程を簡略化若しくは、省略することができる。
【００４１】
また、従来の熱酸化膜の上にＣＶＤ酸化膜を形成する方法にて、トレンチ内に、ゲート絶縁膜を形成した場合では、形成されたゲート絶縁膜は、熱酸化膜のみにて形成した場合より、局所的な薄膜化は抑制されるものの、膜厚が厚い部分と薄い部分とが存在していた。
【００４２】
これに対して、本実施形態では、堆積させた窒化膜４を熱酸化させることで、熱酸化膜５を形成している。これにより、トレンチ２内に複数の面方位が存在していても、窒化膜４の形成には影響がないので、窒化膜４の膜厚は均一になる。そして、窒化膜４を熱酸化させていることから、トレンチ２内の面方位によらないで、均一な膜厚の熱酸化膜を形成することができる。
【００４３】
この結果、形成されたゲート絶縁膜は膜厚が均一であることから、熱酸化膜上にＣＶＤ酸化膜を形成した場合と比較して、ゲート耐圧を向上させることができる。
【００４４】
また、図４に本実施形態の製造方法により、製造された半導体装置の定電圧ＴＤＤＢ試験の結果を示す。この図には、参考として、ゲート絶縁膜がＣＶＤ酸化膜のみで形成された半導体装置の結果も示している。なお、横軸が故障発生時間であり、縦軸は、故障の発生率を示している。また、このＣＶＤ酸化膜の膜厚は本実施形態におけるゲート絶縁膜と同一の膜厚である。
【００４５】
ゲート絶縁膜として、ＣＶＤ酸化膜のみを用いた場合では、偶発故障モードが多発する、つまり、故障の発生時間にばらつきが生じている。この結果より、ゲート絶縁膜がＣＶＤ酸化膜で構成されている場合、半導体装置の信頼性に問題があると言える。
【００４６】
このことから、熱酸化膜の上にＣＶＤ酸化膜を形成する方法では、パーティクルが存在している場合、パーティクル上は、ＣＶＤ酸化膜のみが形成されている。このため、この方法では、半導体装置の信頼性が低下する可能性がある。
【００４７】
これに対して、本実施形態の製造方法により形成された半導体装置は、ＣＶＤ酸化膜のみで形成された場合と比較して、故障が発生する時間のばらつきが少ないことがわかる。したがって、本実施形態の製造方法によれば、信頼性に優れたゲート絶縁膜を形成することができる。
【００４８】
また、ゲート酸化膜として、単に熱酸化膜のみを形成する方法において、Ａモード不良を抑制するために、従来では、熱酸化の前に、ＣＤＥ、フッ硝酸エッチング等による等方性エッチングあるいは、犠牲酸化を行う方法が用いられていた。
【００４９】
しかしながら、トレンチの幅が狭く、深くなっている高アスペクト比（深さ／幅）のトレンチゲートを形成する場合では、等方性エッチング、犠牲酸化によるＡモード不良の発生を抑制する効果が小さい。特にトレンチ幅が１μｍ、深さが３０μｍのときよりもアスペクト比が大きな場合、すなわち、アスペクト比が３０以上のトレンチのときに、Ａモード不良の発生を抑制する効果が小さいことが本発明者らの実験よりわかった。
【００５０】
これに対して、本実施形態では、トレンチ幅及び深さが、それぞれ例えば０．８μｍ、３０μｍであり、アスペクト比が３７．５である高アスペクト比のトレンチゲートを形成しても、Ａモード不良を抑制することができる。
【００５１】
なお、この等方性エッチングや犠牲酸化は、本実施形態においても、トレンチ２内壁を平坦化するために行っている。
【００５２】
従来では、等方性エッチング及び犠牲酸化により、トレンチ内壁の表層のうち、表面から例えば、０．２μｍの厚さ分を除去していた。このため、この工程を行った後では、行う前よりもトレンチ幅は０．４μｍ広がってしまう。このように、従来では、パーティクルを除去するために、一回あたりの除去量が多い。また、確実にパーティクルを除去するために、繰り返し、トレンチ表層をエッチングすることもあった。このため、この工程の後では、アスペクト比が低下してしまっていた。
【００５３】
これに対して、本実施形態では、アスペクト比を大きく低下しないように、かつ、トレンチ２内壁の平坦化に十分な厚さ、例えば、０．０５μｍの厚さ分だけ、トレンチ２内壁の表層を除去している。これにより、アスペクト比を大きく低下させることなく、高アスペクト比を維持したままトレンチゲートを形成することができる。
【００５４】
なお、本実施形態では、アスペクト比が３０以上であるトレンチゲートを形成する場合に有効である。
【００５５】
（第２実施形態）
第１実施形態では、基板１表面にＣＶＤ酸化膜３、窒化膜４を堆積し、窒化膜４の一部を熱酸化することで、窒化膜４上に熱酸化膜５を形成し、ゲート絶縁膜として、いわゆるＯＮＯ膜を形成していたが、基板１表面上に熱酸化膜のみを形成することもできる。
【００５６】
図５、６に本実施形態における半導体装置の製造工程を示す。なお、第１実施形態と同一の部位は同一の符号を付している。
【００５７】
まず、第１実施形態と同様に、図１に示す工程にて、基板１表面にトレンチ２を形成する。
【００５８】
続いて、図５（ａ）に示す工程では、トレンチ２内壁上に、例えばＬＰ−ＣＶＤ法により、酸化することができる窒化膜（シリコン窒化膜）１１を堆積させる。このとき、窒化膜１１の膜厚は、例えば、５００Åとする。
【００５９】
次に、図５（ｂ）に示す工程では、例えば酸化雰囲気中で、９５０℃にて、熱酸化を行うことで、窒化膜１１を全て熱酸化膜（ＳｉＯ２）１２とする。これにより、基板表面に直接、熱酸化膜１２が形成される。
【００６０】
その後、図６に示すように、熱酸化膜１２上にゲート電極６を形成する。
【００６１】
このように、窒化膜１１を全て熱酸化膜１２とすることもでき、これによっても第１実施形態と同様の効果を有する。
【００６２】
なお、窒化膜４が特許請求の範囲に記載している酸化されることができる材料である。この酸化されることができる材料としては、窒化膜１１に限らず、例えば、多結晶シリコンやアモルファスシリコンを用いることができる。また、その他にもＳｉを成分として有し、熱酸化することで、熱酸化膜を形成することができる材料であれば用いることができる。
【００６３】
また、図５（ｂ）に示す工程にて、熱酸化膜１２を形成した後、図示しないが、この熱酸化膜１２上に窒化膜を形成し、さらに、この窒化膜上に酸化膜を形成しても良い。これにより、第１実施形態と同様に、ゲート絶縁膜をＯＮＯ膜とすることもできる。
【００６４】
また、窒化膜１１を全て熱酸化せず、窒化膜１１の表層部を熱酸化し、窒化膜１１上に熱酸化膜が形成された構造とすることもできる。
【００６５】
（他の実施形態）
なお、第１実施形態では、トレンチ２内壁上に、ＣＶＤ酸化膜３及び窒化膜４を堆積しており、また、第２実施形態では、トレンチ２内壁上に、窒化膜１１を堆積していた。
【００６６】
このとき、トレンチ２内壁表面とこの表面上に堆積された材料との界面における準位を低減するために、例えば、トレンチ２内壁表面を熱酸化することで、数ｎｍほどの膜厚の熱酸化膜を形成しても良い。ただし、この熱酸化膜は、形成されたゲート絶縁膜の膜厚に影響が無い程度、すなわち、誤差範囲に収まる程度の膜厚にする。
【００６７】
また、上記した各実施形態では、トレンチゲートを有する半導体装置の場合を例として、説明してきたが、トレンチゲートに限らず、平面構造のゲート電極を有する半導体装置においても、本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体装置の製造工程を示す図である。
【図２】図１に続く半導体装置の製造工程を示す図である。
【図３】図２に続く半導体装置の製造工程を示す図である。
【図４】本発明の第１実施形態における半導体装置及びゲート絶縁膜がＣＶＤ酸化膜のみにて構成された半導体装置の定電圧ＴＤＤＢ試験結果を示す図である。
【図５】本発明の第２実施形態における半導体装置の製造工程を示す図である。
【図６】図５に続く半導体装置の製造工程を示す図である。
【図７】従来におけるトレンチゲートを有する半導体装置のうち、トレンチゲートが形成されている領域の第１の例としての断面図である。
【図８】従来におけるトレンチゲートを有する半導体装置のうち、トレンチゲートが形成されている領域の第２の例としての断面図である。
【符号の説明】
１…シリコン基板、２…トレンチ、３、１５…ＣＶＤ酸化膜、
４、１１…窒化膜、５、１２、１３、１４…熱酸化膜、６…ゲート電極。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having a gate electrode.
[0002]
[Prior art]
Conventionally, in a semiconductor device having a gate electrode, a gate insulating film is formed on the surface of a semiconductor substrate, and the gate electrode is formed on the gate oxide film. Among them, as a method of forming a thermal oxide film as a gate insulating film, a method of forming a thermal oxide film directly on the substrate surface by thermally oxidizing the substrate surface is disclosed in JP-A-2001-85686. As described above, there is a method of forming a thermal oxide film directly on the substrate surface and forming a CVD oxide film on the thermal oxide film.
[0003]
Conventionally, when a thermal oxide film is formed directly on a substrate surface, the presence of particles has been a problem. These particles are generated during the manufacturing process of the semiconductor device, for example, by etching or cleaning. In the method of forming only the thermal oxide film described above, the thermal oxide film is not formed in the region of the substrate surface where the particles exist, resulting in an A-mode failure (initial failure).
[0004]
Conventionally, as a countermeasure, particles are removed by performing cleaning, etching, sacrificial oxidation, and the like on the substrate surface before forming a thermal oxide film.
[0005]
[Problems to be solved by the invention]
However, if the particles remain even after the step of removing the particles, an A-mode failure (initial failure) occurs.
[0006]
In the method of forming a CVD oxide film on a thermal oxide film, even if particles are present on the substrate surface, the CVD oxide film is formed on the particles, so that A-mode failure is suppressed. However, since only the CVD oxide film is formed on the particles, the gate breakdown voltage is reduced.
[0007]
In the case where a thermal oxide film 13 is formed as a gate insulating film in a semiconductor device having a trench gate, as shown in FIG. Failure occurs.
[0008]
Further, a plurality of plane orientations exist on the inner wall of the trench 2. In general, when silicon is thermally oxidized, it is known that the oxidation rate varies depending on the plane orientation of silicon. For this reason, when only the thermal oxide film is formed as the gate insulating film, even if the particles are removed, for example, as shown in FIG. Then, local thinning occurs. FIG. 7A shows a cross section of the trench gate, and FIG. 7B shows an enlarged view of a corner portion in FIG.
[0009]
Similarly, FIG. 8A shows a sectional view of a trench gate when a CVD oxide film 15 is formed on a thermal oxide film 14, and FIG. 8B shows an enlarged view of a corner portion in FIG. Is shown. In a semiconductor device having a trench gate, a method in which a thermal oxide film 14 is formed on the inner wall of the trench 2 and a CVD oxide film 15 is formed thereon, as shown in FIG. In this case, only the CVD oxide film 15 is formed on the particles. Therefore, the gate breakdown voltage is reduced.
[0010]
As shown in FIG. 8B, a CVD oxide film 15 is formed on the thermal oxide film 14 which is locally thinned at the corners. Therefore, even if the thickness of the CVD oxide film 15 itself is uniform, the total thickness of the thermal oxide film 14 and the CVD oxide film 15 is not uniform. Therefore, since the formed gate insulating film has a portion where the film thickness is partially thin, the gate breakdown voltage is reduced.
[0011]
As described above, when the thermal oxide film is directly formed on the substrate surface as the gate insulating film, the above-described problem occurs. Therefore, a method of forming the gate insulating film using only a CVD oxide film is considered. According to this method, a gate insulating film having a uniform thickness can be obtained without being affected by the particle or the plane orientation of the inner wall of the trench. However, it is generally known that a thermal oxide film has better film quality than a CVD oxide film. Therefore, it is desirable to use a thermal oxide film as the gate insulating film.
[0012]
In view of the above, it is an object of the present invention to provide a method of manufacturing a semiconductor device capable of forming a thermal oxide film without being affected by particles when forming a thermal oxide film as a gate insulating film. And It is another object of the present invention to provide a method for manufacturing a semiconductor device having a trench gate capable of forming a thermal oxide film having a uniform thickness without being affected by the plane orientation.
[0013]
[Means for Solving the Problems]
To achieve the above object, according to the first aspect of the present invention, the step of forming a gate insulating film includes forming a CVD oxide film directly on a substrate surface, depositing a nitride film on the CVD oxide film, Is characterized in that a thermal oxide film is formed on the nitride film by thermally oxidizing the surface layer side of.
[0014]
According to the present invention, even if particles exist, a CVD oxide film and a nitride film each having a uniform thickness are sequentially formed on the particles, and a thermal oxide film is formed on the nitride film. Therefore, a thermal oxide film can be formed without being affected by particles. Therefore, the thickness of the thermal oxide film can be made uniform.
[0015]
This makes it possible to form a gate insulating film composed of the ONO film and having a uniform thickness.
[0016]
According to the second aspect of the invention, in the step of forming the gate insulating film (3, 4, 5), the CVD oxide film (3) is formed directly on the inner wall of the trench (2). ), A thermal oxide film (5) is formed on the nitride film (4) by depositing a nitride film (4) thereon and thermally oxidizing the surface layer side of the nitride film (4).
[0017]
Thus, the invention of claim 1 can be applied to the manufacture of a semiconductor device having a trench gate.
[0018]
According to a third aspect of the present invention, also in a semiconductor device having a trench gate in which the aspect ratio of the trench (2) is 30 or more, according to the method of the second aspect, the gate having the thermal oxide film having a uniform thickness. An insulating film can be formed.
[0019]
According to the fourth aspect of the present invention, in the step of forming the gate insulating film, a material that can be oxidized is directly deposited on the surface of the substrate, and the material is thermally oxidized to form a thermal oxide film. It is characterized by:
[0020]
According to the present invention, a material that can be oxidized is formed on the particles even if the particles are present, and the material is thermally oxidized to form a thermal oxide film. Therefore, a thermal oxide film can be formed without being affected by particles. Therefore, the thickness of the thermal oxide film can be made uniform.
[0021]
As a material that can be oxidized, for example, polycrystalline silicon or amorphous silicon can be used. In this case, a thermal oxide film can be formed by thermally oxidizing all of the material. Further, as a material that can be oxidized, for example, a nitride film can be used. Even in this case, the material can be entirely thermally oxidized, and a thermal oxide film can be formed on the material by thermally oxidizing the surface layer side of the material as described in claim 7. .
[0022]
In the method of manufacturing a semiconductor device having a trench gate, a material capable of being directly oxidized on the inner wall of the trench (2) in the step of forming the gate insulating film (12). By depositing (11) and thermally oxidizing this material (11), a thermal oxide film (12) can be formed on the inner wall of the trench (2).
[0023]
Thereby, a thermal oxide film having a uniform thickness can be formed as the gate insulating film without being affected by the plane orientation. Also, in the present invention, a thermal oxide film can be formed without being affected by particles, similarly to the fourth aspect.
[0024]
As a material that can be oxidized, for example, polycrystalline silicon or amorphous silicon can be used. In this case, a thermal oxide film can be formed by thermally oxidizing all of the material. Further, as a material that can be oxidized, for example, a nitride film can be used. Even in this case, the material can be entirely thermally oxidized, and a thermal oxide film can be formed on the material by thermally oxidizing the surface layer side of the material as described in claim 7. .
[0025]
According to a sixth aspect of the present invention, in a semiconductor device having a trench gate in which the trench (2) has an aspect ratio of 30 or more, according to the method of the fifth aspect, a thermally oxidized film having a uniform thickness is formed. Can be formed.
[0026]
In addition, the code | symbol in the parenthesis of each said means shows the correspondence with the concrete means described in embodiment mentioned later.
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
1 to 3 show a manufacturing process of a semiconductor device according to a first embodiment to which the present invention is applied.
[0028]
In the present embodiment, a semiconductor device having a trench gate structure will be described as an example. As shown in FIG. 3B, the trench gate in the present embodiment has a CVD oxide film 3, a nitride film 4, and a thermal oxide film 5 stacked on the inner wall of a trench 2 formed in a silicon substrate 1. An ONO film is formed. This ONO film is a gate insulating film, and the gate electrode 6 is formed on the gate insulating film.
[0029]
Next, a method for manufacturing the semiconductor device will be described.
[0030]
[Step shown in FIG. 1]
First, a silicon substrate 1 is prepared. Although not shown, an oxide film is formed on the substrate 1, and the oxide film is patterned. Then, using this oxide film as a mask, anisotropic etching is performed to form a trench 2 on the substrate 1. The trench width and depth of the trench 2 are, for example, 0.8 μm and 30 μm, respectively.
[0031]
After performing the trench etching in this manner, for example, isotropic etching by CDE (chemical dry etching) or sacrificial oxidation is performed. As a result, the corners of the trench 2 are rounded, and the side walls of the trench 2 are flattened.
[0032]
[Step shown in FIG. 2 (a)]
Next, a CVD oxide film (SiO 2 ) 3 is deposited on the inner wall of the trench. At this time, the thickness of the CVD oxide film 3 is, for example, 400 °. As the type of the CVD oxide film 3, a TEOS oxide film, an HTO oxide film, or the like is used.
[0033]
After that, annealing is performed in a nitrogen atmosphere at, for example, 1050 ° C. for 30 minutes. Thereby, the film quality of the CVD oxide film 3 is improved.
[0034]
[Step shown in FIG. 2B]
Subsequently, a nitride film (silicon nitride film) 4 is deposited on the surface of the CVD oxide film 3 by a CVD method. At this time, the thickness of the nitride film 4 is, for example, 100 °.
[0035]
[Step shown in FIG. 3A]
Then, a thermal oxidation treatment is performed in an oxidizing atmosphere, for example, at 950 ° C. for 80 minutes. Thereby, the nitride film 4 is thermally oxidized, and a thermal oxide film (SiO 2 ) 5 is formed on the nitride film 4. Thus, a gate insulating film in which the CVD oxide film 3, the nitride film 4, and the thermal oxide film 5 are sequentially stacked is formed.
[0036]
[Step shown in FIG. 3 (b)]
Thereafter, a gate electrode 6 is formed by depositing doped silicon on the gate insulating film by the LP-CVD method.
[0037]
Thus, a trench gate is formed. Although not shown, an impurity diffusion region or the like is formed in a region of the substrate 1 different from the trench gate, and an interlayer insulating film, a metal wiring, and the like are formed on the semiconductor region plate 1 to manufacture a semiconductor device. You.
[0038]
In this embodiment, in the steps shown in FIGS. 2A and 2B, the CVD oxide film 3 and the nitride film 4 are deposited by the CVD method. Then, in the step shown in FIG. 3A, the thermal oxidation film 5 is formed on the nitride film 4 by thermally oxidizing the nitride film 4. Therefore, even if particles exist on the surface of trench 2, nitride film 4 is formed on the particles, and thermal oxide film 5 is formed on nitride film 4. Therefore, the thermal oxide film 5 having a uniform thickness can be formed on the entire inner wall surface of the trench 2 without being affected by the particles.
[0039]
Conventionally, before forming a thermal oxide film on the substrate surface, a separate step for removing particles was required. Further, in order to surely remove particles, it was necessary to repeatedly perform the above-described steps. For this reason, it takes time in the particle removal process.
[0040]
On the other hand, in the present embodiment, the removal of particles is not reliable, and even if particles remain, the thermal oxide film can be formed uniformly, so that the particle removal step can be simplified or omitted. it can.
[0041]
In addition, when a gate insulating film is formed in a trench by a conventional method of forming a CVD oxide film on a thermal oxide film, the formed gate insulating film is formed only of a thermal oxide film. Thus, although local thinning is suppressed, there are thick portions and thin portions.
[0042]
On the other hand, in the present embodiment, the thermal oxide film 5 is formed by thermally oxidizing the deposited nitride film 4. Thereby, even if a plurality of plane orientations exist in the trench 2, the formation of the nitride film 4 is not affected, so that the film thickness of the nitride film 4 becomes uniform. Since the nitride film 4 is thermally oxidized, a thermally oxidized film having a uniform thickness can be formed regardless of the plane orientation in the trench 2.
[0043]
As a result, since the formed gate insulating film has a uniform thickness, the gate withstand voltage can be improved as compared with the case where the CVD oxide film is formed on the thermal oxide film.
[0044]
FIG. 4 shows a result of a constant voltage TDDB test of a semiconductor device manufactured by the manufacturing method of the present embodiment. This figure also shows, for reference, the result of a semiconductor device in which the gate insulating film is formed only of the CVD oxide film. Note that the horizontal axis indicates the failure occurrence time, and the vertical axis indicates the failure occurrence rate. The thickness of the CVD oxide film is the same as that of the gate insulating film in the present embodiment.
[0045]
When only the CVD oxide film is used as the gate insulating film, accidental failure modes frequently occur, that is, the failure occurrence time varies. From this result, it can be said that there is a problem in the reliability of the semiconductor device when the gate insulating film is composed of the CVD oxide film.
[0046]
For this reason, in the method of forming a CVD oxide film on a thermal oxide film, when particles exist, only the CVD oxide film is formed on the particles. Therefore, in this method, the reliability of the semiconductor device may be reduced.
[0047]
In contrast, it can be seen that the semiconductor device formed by the manufacturing method of the present embodiment has less variation in the time during which a failure occurs, as compared with the case where the semiconductor device is formed only by the CVD oxide film. Therefore, according to the manufacturing method of the present embodiment, a gate insulating film having excellent reliability can be formed.
[0048]
Further, in a method of forming only a thermal oxide film as a gate oxide film, conventionally, in order to suppress A-mode defects, isotropic etching by CDE, hydrofluoric nitric acid etching, or sacrificial etching has been conventionally performed before thermal oxidation. A method of performing oxidation has been used.
[0049]
However, in the case of forming a trench gate with a high aspect ratio (depth / width) in which the width of the trench is small and deep, the effect of suppressing the occurrence of A-mode failure due to isotropic etching and sacrificial oxidation is small. In particular, when the aspect ratio is larger than when the trench width is 1 μm and the depth is 30 μm, that is, when the aspect ratio is 30 or more, the effect of suppressing the occurrence of the A-mode defect is small. I understood from the experiment.
[0050]
On the other hand, in the present embodiment, even if a trench gate having a high aspect ratio with a trench width and depth of 0.8 μm and 30 μm, for example, and an aspect ratio of 37.5 is formed, an A-mode failure occurs. Can be suppressed.
[0051]
Note that this isotropic etching and sacrificial oxidation are also performed in this embodiment to planarize the inner wall of the trench 2.
[0052]
Conventionally, a thickness of, for example, 0.2 μm was removed from the surface of the surface of the inner wall of the trench by isotropic etching and sacrificial oxidation. For this reason, after performing this step, the trench width becomes 0.4 μm wider than before performing this step. As described above, conventionally, in order to remove the particles, the removal amount per one time is large. Further, in order to surely remove particles, the trench surface layer may be repeatedly etched. Therefore, after this step, the aspect ratio has been reduced.
[0053]
On the other hand, in the present embodiment, the surface layer of the inner wall of the trench 2 is formed by a thickness sufficient to flatten the inner wall of the trench 2, for example, by a thickness of 0.05 μm so as not to greatly reduce the aspect ratio. Has been removed. Thereby, a trench gate can be formed without largely lowering the aspect ratio while maintaining a high aspect ratio.
[0054]
The present embodiment is effective when forming a trench gate having an aspect ratio of 30 or more.
[0055]
(2nd Embodiment)
In the first embodiment, a CVD oxide film 3 and a nitride film 4 are deposited on the surface of a substrate 1, and a part of the nitride film 4 is thermally oxidized to form a thermal oxide film 5 on the nitride film 4. Although a so-called ONO film is formed as the film, only a thermal oxide film may be formed on the surface of the substrate 1.
[0056]
5 and 6 show a manufacturing process of the semiconductor device according to the present embodiment. The same parts as those in the first embodiment are denoted by the same reference numerals.
[0057]
First, similarly to the first embodiment, a trench 2 is formed on the surface of the substrate 1 in the step shown in FIG.
[0058]
5A, a nitride film (silicon nitride film) 11 that can be oxidized is deposited on the inner wall of the trench 2 by, for example, the LP-CVD method. At this time, the thickness of the nitride film 11 is, for example, 500 °.
[0059]
Next, in the step shown in FIG. 5B, thermal oxidation is performed at 950 ° C. in an oxidizing atmosphere, for example, so that the nitride film 11 is entirely turned into a thermal oxide film (SiO 2 ) 12. As a result, the thermal oxide film 12 is formed directly on the substrate surface.
[0060]
Thereafter, as shown in FIG. 6, a gate electrode 6 is formed on the thermal oxide film 12.
[0061]
As described above, the entire nitride film 11 can be formed as the thermal oxide film 12, which also has the same effect as the first embodiment.
[0062]
The nitride film 4 is a material that can be oxidized as described in the claims. The material that can be oxidized is not limited to the nitride film 11, and for example, polycrystalline silicon or amorphous silicon can be used. In addition, any material that has Si as a component and can form a thermal oxide film by thermal oxidation can be used.
[0063]
After forming the thermal oxide film 12 in the step shown in FIG. 5B, a nitride film is formed on the thermal oxide film 12, although not shown, and an oxide film is further formed on the nitride film. You may. Thus, as in the first embodiment, the ONO film can be used as the gate insulating film.
[0064]
Alternatively, a structure in which a thermal oxide film is formed on the nitride film 11 by thermally oxidizing the surface layer portion of the nitride film 11 without thermally oxidizing the entire nitride film 11 may be employed.
[0065]
(Other embodiments)
In the first embodiment, the CVD oxide film 3 and the nitride film 4 are deposited on the inner wall of the trench 2, and in the second embodiment, the nitride film 11 is deposited on the inner wall of the trench 2. .
[0066]
At this time, in order to reduce the level at the interface between the inner wall surface of the trench 2 and the material deposited on the surface, for example, the inner wall surface of the trench 2 is thermally oxidized to have a thickness of several nm. A film may be formed. However, the thickness of the thermal oxide film is set to such an extent that the thickness of the formed gate insulating film is not affected, that is, within a range of error.
[0067]
In each of the embodiments described above, the case of a semiconductor device having a trench gate has been described as an example. However, the present invention is not limited to the trench gate, but may be applied to a semiconductor device having a planar gate electrode. Can be.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a manufacturing process of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a view illustrating a manufacturing process of the semiconductor device following FIG. 1;
FIG. 3 is a diagram illustrating a manufacturing step of the semiconductor device following FIG. 2;
FIG. 4 is a diagram showing the results of a constant voltage TDDB test of the semiconductor device and the semiconductor device in which the gate insulating film is formed only of the CVD oxide film according to the first embodiment of the present invention.
FIG. 5 is a diagram illustrating a manufacturing process of a semiconductor device according to a second embodiment of the present invention.
FIG. 6 is a view illustrating a manufacturing step of the semiconductor device following FIG. 5;
FIG. 7 is a cross-sectional view as a first example of a region where a trench gate is formed in a conventional semiconductor device having a trench gate.
FIG. 8 is a cross-sectional view as a second example of a region where a trench gate is formed in a conventional semiconductor device having a trench gate.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... Trench, 3 and 15 ... CVD oxide film,
4, 11: nitride film, 5, 12, 13, 14: thermal oxide film, 6: gate electrode.

Claims (7)

半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程とを有する半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程は、基板表面に直接、ＣＶＤ酸化膜を形成し、該ＣＶＤ酸化膜上に窒化膜を堆積させ、該窒化膜の表層側を熱酸化することで、前記窒化膜上に熱酸化膜を形成することを特徴とする半導体装置の製造方法。Forming a gate insulating film on the semiconductor substrate;
Forming a gate electrode on the gate insulating film.
The step of forming the gate insulating film includes forming a CVD oxide film directly on a substrate surface, depositing a nitride film on the CVD oxide film, and thermally oxidizing a surface layer of the nitride film, thereby forming the nitride film. A method for manufacturing a semiconductor device, comprising forming a thermal oxide film thereon. 半導体基板（１）にトレンチ（２）を形成する工程と、
前記トレンチ（２）内壁上にゲート絶縁膜（３、４、５）を形成する工程と、
前記ゲート絶縁膜（３、４、５）上にゲート電極（６）を形成する工程とを有する半導体装置の製造方法において、
前記ゲート絶縁膜（３、４、５）を形成する工程は、前記トレンチ（２）内壁に直接、ＣＶＤ酸化膜（３）を形成し、該ＣＶＤ酸化膜（３）上に窒化膜（４）を堆積させ、該窒化膜（４）の表層側を熱酸化することで、前記窒化膜（４）上に熱酸化膜（５）を形成することを特徴とする半導体装置の製造方法。Forming a trench (2) in the semiconductor substrate (1);
Forming a gate insulating film (3, 4, 5) on the inner wall of the trench (2);
Forming a gate electrode (6) on the gate insulating film (3, 4, 5).
The step of forming the gate insulating films (3, 4, 5) includes forming a CVD oxide film (3) directly on the inner wall of the trench (2), and forming a nitride film (4) on the CVD oxide film (3). A thermal oxide film (5) is formed on the nitride film (4) by thermally oxidizing the surface layer side of the nitride film (4). 前記トレンチ（２）のアスペクト比は３０以上であることを特徴とする請求項２に記載の半導体装置の製造方法。The method according to claim 2, wherein an aspect ratio of the trench (2) is 30 or more. 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程とを有する半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程は、基板表面に直接、酸化されることができる材料を堆積し、該材料を熱酸化することで、熱酸化膜を形成することを特徴とする半導体装置の製造方法。Forming a gate insulating film on the semiconductor substrate;
Forming a gate electrode on the gate insulating film.
The step of forming the gate insulating film includes forming a thermally oxidized film by depositing a material that can be oxidized directly on the substrate surface and thermally oxidizing the material. Method. 半導体基板（１）にトレンチ（２）を形成する工程と、
前記トレンチ（２）内壁上にゲート絶縁膜（１２）を形成する工程と、
前記ゲート絶縁膜（１２）上にゲート電極（６）を形成する工程とを有する半導体装置の製造方法において、
前記ゲート絶縁膜（１２）を形成する工程は、前記トレンチ（２）内壁に直接、酸化されることができる材料（１１）を堆積し、該材料（１１）を熱酸化することで、前記トレンチ（２）内壁上に熱酸化膜（１２）を形成することを特徴とする半導体装置の製造方法。Forming a trench (2) in the semiconductor substrate (1);
Forming a gate insulating film (12) on the inner wall of the trench (2);
Forming a gate electrode (6) on the gate insulating film (12).
The step of forming the gate insulating film (12) includes depositing a material (11) that can be oxidized directly on the inner wall of the trench (2) and thermally oxidizing the material (11) to form the trench (2). (2) A method for manufacturing a semiconductor device, comprising forming a thermal oxide film (12) on an inner wall. 前記トレンチ（２）のアスペクト比は３０以上であることを特徴とする請求項５に記載の半導体装置の製造方法。6. The method according to claim 5, wherein the trench has an aspect ratio of 30 or more. 前記ゲート絶縁膜を形成する工程は、前記酸化されることができる材料（１１）の表層側を熱酸化し、前記酸化されることができる材料（１１）上に熱酸化膜（１２）を形成することを特徴とする請求項４乃至６のいずれか１つに記載の半導体装置の製造方法。The step of forming the gate insulating film includes thermally oxidizing a surface layer of the oxidizable material (11) and forming a thermal oxide film (12) on the oxidizable material (11). 7. The method of manufacturing a semiconductor device according to claim 4, wherein:
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