JP2004014545A - Semiconductor device and its manufacturing method - Google Patents

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Tsutomu Tsuchiya
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団野　忠敏
Yoko Furukawa
古川　陽子
Akira Mishima
三島　彰
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Abstract

<P>PROBLEM TO BE SOLVED: To improve the packaging intensity of a wire at the time of wire bonding. <P>SOLUTION: Plural number of leads 3 which are allocated around a semiconductor chip 7 are divided into two groups of an upper stage lead 4 which is positioned at upper side from an insulating layer 8, and a lower stage lead 5 which is positioned at lower side, with the insulating layer 8 formed annularly positioned in-between. The upper stage lead 4 and the lower stage lead 5 are adhered to the insulating layer 8 and connected to each other, and a part of them are protruded outside of a package 2 alternately along the lead array direction in the condition that they are crossed each other in different level with the insulating layer 8 in between. Each electrode 14 of the semiconductor chip 7, the upper stage lead 4, the lower stage lead 5 are connected to one another by a wire 9. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、半導体集積回路の外部接続端子を構成するリードのピッチおよびリード幅を狭小化するに好適な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置などの半導体装置は、集積回路を構成する複数の半導体素子と各半導体素子に接続された複数の電極を含む半導体チップと、半導体チップに電気的に接続された複数のリードと、半導体チップの周囲と各リードの一部を絶縁性の樹脂で覆うパッケージとを備えて構成されており、各リードがパッケージの底面あるいは側面から突出されて構成されている。この種の半導体装置においては、リードの配列によって、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＳＯＰ（Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ　Ｐａｃｋａｇｅ）、ＤＩＰ（Ｄｕａｌ　Ｉｎｌｉｎｅ　Ｐａｃｋａｇｅ）などに分類されている。
【０００３】
ＱＦＰによる半導体装置において複数のリードを限られた空間に突出するに際しては、例えば、特開平１１−２３３７０９号公報に記載されているように、隣合う２枚のリードをパッケージから千鳥足状に突出させるとともに、パッケージ内部においては、一部のリードを半導体チップ上方に配置するようにしたものが提案されている。すなわち、この半導体装置においては、小型化を図るために、パッケージ内部においてリードの先端側を、半導体チップに近づくにしたがって漸次細く形成し、限られた領域に多数のリードを配置する構成が採用されている。
【０００４】
ところで、リードフレームを打ち抜き加工してリードを形成するに際しては、例えば、リードピッチは板厚の８０％程度が量産における最小の加工寸法である。したがって、汎用的に用いられる板厚のリードフレーム素材を用いた場合、自ずとリードピッチの最小値が決定される。
【０００５】
一方、半導体装置の多機能、高集積化により、必要なリード数が増加している。このため、従来のＱＦＰによる半導体装置のように、リードが半導体チップに近づくにしたがって細くなる構成では、リード先端部の実装面積が縮小し、リードと半導体チップの電極とをワイヤで接続するときのワイヤボンディング時において、十分な接着強度を得ることができず、実装強度が不足することになる。
【０００６】
そこで、特開２００１−２４１３９号公報に記載されているように、２枚のリードフレームを絶縁層を挟んで１本のリードとして構成し、絶縁層より上側のリードを上段リードとし、下側のリードを下段リードとし、上段リード、下段リードおよび絶縁層を同一の寸法で構成するとともに２本のリードを一体化するようにしたものが提案されている。
【０００７】
【発明が解決しようとする課題】
従来技術においては、実装強度の不足を補うために、２枚のリードフレームを絶縁層を挟んで１本のリードとして構成することで半導体装置の小型化を図るとともに、パッケージ内におけるリードの先端部における面積を十分に取り、ワイヤボンディングにおける接着面積を十分に得ることができる。しかし、この実装構造では、パッケージ内における各リードは互いに独立して配置され、絶縁層を介して互いに接着されて連結されていないため、リード先端部と半導体ペレットの電極とをワイヤで接続するときのワイヤボンディング時に発生する振動の影響を受けやすく、ワイヤの実装強度を得るには十分ではない。
【０００８】
本発明の課題は、ワイヤボンディング時におけるワイヤの実装強度を高めることができる半導体装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記課題を解決するために、本発明は、複数の半導体素子と複数の電極を含む半導体チップと、前記半導体チップをその底部側で支持するタブと、前記複数の電極に対応して前記半導体チップの周囲に配置された複数のリードとを備え、前記複数のリードは、前記半導体チップを収納するためのパッケージの領域の内外に亘って配置されているとともに、前記各リードを互いに絶縁するための絶縁層を間にして、前記絶縁層より下側に位置する下段リードと前記絶縁層より上側に位置する上段リードの２グループに分かれて配置され、前記下段リードと前記上段リードは、互いに前記絶縁層に接着されて連結されているとともに、その一部が前記絶縁層を介して上下で交差した状態でリード配列方向に沿って交互に前記パッケージの領域の外に突出されてなる半導体装置を構成したものである。
【００１０】
前記半導体装置を構成するに際しては、前記各リードの半導体チップ側と前記各電極とを電気的に接続する複数の導電性部材とを備えたものとしたり、あるいは複数の導電性部材に加えて、前記半導体チップと前記複数の導電性部材を全て覆うとともに前記複数の一部を覆うパッケージとを備えたものとすることができる。そしてパッケージを備えたときには、前記複数のリードは、前記パッケージの内外に亘って配置されるとともに、前記パッケージに収納された絶縁層を間にして、前記絶縁層より下側に位置する下段リードと前記絶縁層より上側に位置する上段リードの２グループに分かれて配置され、前記下段リードと前記上段リードは、互いに前記絶縁層に接着されて連結されているとともに、その一部が前記絶縁層を介して上下で交差した状態でリード配列方向に沿って交互に前記パッケージの外に突出されてなる構成とすることができる。
【００１１】
前記各半導体装置を構成するに際しては、以下の要素を付加することができる。
【００１２】
（１）前記タブの両側には前記タブを支持するタブ吊りリードが複数個接続されており、前記各タブ吊りリードは、電源のプラス端子またはマイナス端子として構成されてなる。
【００１３】
（２）前記下段リードは、その先端部が前記上段リードの先端部よりも前記半導体チップに近接して配置されてなる。
【００１４】
（３）前記下段リードと前記上段リードはそれぞれ前記パッケージまたは前記パッケージの領域から突出されてその途中で折り曲げられおり、前記下段リードと前記上段リードの前記パッケージから前記折り曲げられた部位までの突出長さ又は前記パッケージの領域から前記折り曲げられた部位までの突出長さは、前記上段リードの方が前記下段リードよりも長くなっている。
【００１５】
（４）前記上段リードのうち前記半導体チップから最も離れた実装端部は、実装基板上に二列に分かれて千鳥足状に配列されたフットプリントのうち一方の列のフットプリントの配列ピッチに合わせて配置され、前記下段リードのうち前記半導体チップから最も離れた実装端部は、前記フットプリントのうち他方の列のフットプリントの配列ピッチに合わせて配置されてなる。
【００１６】
（５）前記絶縁層には、絶縁性の樹脂を充填するための多数の穴が形成されてなる。
【００１７】
また、本発明は、複数の電極を有する半導体チップを固定するためのタブと前記タブの周囲に前記タブと一定の間隔を保って配置された複数の下段リードが一体に形成された下段リードフレームの前記タブ上に半導体チップを固定する第１工程と、前記タブ上の半導体チップの複数の電極のうち前記下段リードに対応した電極と前記各下段リードとを導電性部材で電気的に接続する第２工程と、前記下段リードフレームのうち指定の領域に環状の絶縁層を配置する第３工程と、前記タブに対応した空間領域の周囲に前記複数の下段リードとは形状の異なる複数の上段リードが一体に形成された上段リードフレームを前記絶縁層を介して前記下段リードフレームの上に配置するとともに、前記各下段リードと前記各上段リードの一部がそれぞれ前記絶縁層を介して上下で交差した状態でリード配列方向に沿って交互に配列されるように、前記上段リードフレームと前記下段リードフレームとを位置合わせして二段リードフレームを形成する第４工程と、前記タブ上の半導体チップの複数の電極のうち前記上段リードに対応した電極と前記各上段リードとを導電性部材で電気的に接続する第５工程と、前記半導体チップと前記複数の導電性部材を全て絶縁性の樹脂で覆うとともに前記複数の下段リードと上段リードの一部を絶縁性の樹脂で覆ってパッケージを形成する第６工程とを含む半導体装置の製造方法を採用したものである。
【００１８】
前記半導体装置の製造方法を採用するに際しては、前記二段リードフレームのうち前記パッケージから突出された上段リードと下段リードを残して不要部分を切断して除去する第７工程と、前記パッケージから突出された上段リードと下段リードをそれぞれ所定の形状に成形する第８工程とを含む方法を採用することができる。
【００１９】
第８工程では、上段リードと下段リードはそれぞれその途中で折り曲げ加工され、各リードのパッケージから折り曲げられた部位までの突出長さは上段リードの方が下段リードよりも長く形成され、さらに各リードの先端側の実装端部のうち上段リードの実装端部は、実装基板上に２列に分かれて千鳥足状に配列されたフットプリントのうち一方の列のフットプリントの配列ピッチに合わせて形成され、下段リードの実装端部は他方の列のフットプリントの配列ピッチに合わせて形成される。
【００２０】
前記した手段によれば、下段リードと上段リードは互いに絶縁層に接着されて連結され、その一部が絶縁層を介して上下で交差した状態でリード配列方向に沿って交互にパッケージの外またはパッケージの領域の外に突出されているため、各リードと半導体チップの電極とを導電性部材、例えば、ワイヤを用いて接続するためのワイヤボンディングを行うときに振動が生じても、この振動による影響を抑制することができ、ワイヤボンディング時におけるワイヤの実装強度を十分高めることができる。
【００２１】
【発明の実施の形態】
以下、本発明の一実施形態を図面に基づいて説明する。図１は本発明の一実施形態を示す半導体装置の内部構成を示す平面図、図２は図１に示す半導体装置をパッケージで覆ったときの断面図である。図１および図２において、半導体装置１は、導電性の板材を打ち抜き加工して、ほぼ正方形形状に形成されたタブ６と、タブ６の四隅に接続されてタブ６と一体的に成形されたタブ吊りリード１３と、タブ６上に接合材によって固定されてタブ６によって支持され、半導体集積回路を構成する複数の半導体素子（図示省略）と外部接続端子となる複数の電極１４を含む半導体チップ７と、複数の電極１４に対応して、半導体チップ７の周囲に一定の間隔を保って配置された複数のリード３と、環状に形成されてその表面が粘着性を有する絶縁性の樹脂テープを用いて形成された絶縁層８と、各電極１４と各リード３とを互いに電気的に接続するための導電性部材としてのワイヤ９と、半導体チップ７とワイヤ９を全て覆うとともに複数のリード３の一部を覆う絶縁性のパッケージ２を備えて構成されている。
【００２２】
パッケージ２は、例えば、ＱＦＰとして構成されており、パッケージ２の側面から複数のリード３が交互に突出されて配列されている。複数のリード３は、タブ６と同様に、導電性の板材を打ち抜き加工して形成され、絶縁層８を間にして上下に分かれ配置されている。すなわち、複数のリード３は、絶縁層８より下側に位置する下段リード５と、絶縁層８より上側に位置する上段リード４の２グループに分かれて配置されている。
【００２３】
上段リード４と下段リード５は、パッケージ２の内部において、互いに絶縁層８に接着されて連結されているとともに、その一部が絶縁層８を介して上下で交差して配置されている。そして下段リード５はその先端部（半導体チップ７側）が上段リード４の先端部よりも半導体チップ７に近接して、半導体チップ７およびタブ６と一定の間隔を保って配置されている。すなわち、上段リード４のインナーリード４ｄは下段リード５のインナーリード５ｄよりも短くなっており、インナーリード４ｄと５ｄの長さを変える構造により、半導体チップ７の周縁に位置するインナーリード４ｄ、５ｄのリード幅を大きくとり、ワイヤボンディング時における接着強度を十分に保つ面積とすることができ、実装強度を高めることができる。
【００２４】
一方、上段リード４と下段リード５は、パッケージ２の外部において、リード配列方向に沿って交互にパッケージ２の外またはパッケージ２の領域の外に突出されており、上段リード４と下段リード５の突出長さは、上段リード４の方が長く、下段リード５の方が短い構造になっている。ここで、各リードの突出長さは、各リードがパッケージ２の端部から水平方向に直線的に延在する端（突出端）までの長さである。この場合、上段リード４の突出長さはｈとなっており、下段リード５の突出長さｇよりも長くなっている。このように、複数のリード３を上下２段のリードに分けるに際して、異なるリードフレームを打ち抜き加工して上段リード４と下段リード５をそれぞれ別々に形成するようにしているため、上段リード４と下段リード５とのリードピッチを、リードフレームの打ち抜き加工の限界値以上に狭小化することができ、実装密度の向上を図ることができる。
【００２５】
また、タブ吊りリード１３は、下段リード５と同一のリードフレームを打ち抜き加工して形成されており、各タブ吊りリード１３はタブ６を通して電気的に接続されるため、各タブ吊りリード１３は、電源のプラス端子（電源ピン）またはマイナス端子（ＧＮＤピン）として構成されている。すなわち、半導体装置１に含まれるタブ吊りリード１３は全てＧＮＤピンあるいは電源ピンとして使用することができる。また各タブ吊りリード１３の両隣には上段リード４が配置されているため、パッケージ２の四隅におけるタブ吊りリードによる遊び（無駄なスペース）をなくし、実装密度の向上とパッケージ２の小型化を実現することができる。
【００２６】
また、上段リード４と下段リード５は、その途中の成形リード部４ａ、５ａで折り曲げ加工され、その先端側に実装端部４ｂ、５ｂが形成され、上段リード４と下段リード５は折り曲げられた部位を境にしてアウターリード４ｃ、５ｃとインナーリード４ｄ、５ｄに分けられている。
【００２７】
上段リード４の実装端部４ｂと下段リード５の実装端部５ｂはそれぞれ千鳥足状に配列され、実装基板１１上に２列に分かれて千鳥足状に配列されたフットプリント１２のうち一方の列のフットプリントに接続されるようになっている。２列のフットプリント１２はパッケージ２の両側に配置されており、図３（ａ）に示すように、一方の列のフットプリント１２はピッチａで配列され、他方の列のフットプリント１２はピッチｂ＝ａ／２で配列され、各列のフットプリント１２は千鳥足状に配列されている。この場合、ピッチａを０．６０ｍｍにすると、ピッチｂは０．３０ｍｍになる。
【００２８】
また、フットプリント１２の長さは、上段リード４と下段リード５の成形リード部４ａ、５ａが共にガルウイングであるときには、両者の長さｅ、ｄは同じ長さになり、例えば、１．００ｍｍとなる。このときのフットプリント１２の幅ｃは０．３０ｍｍになっている。また一方の列のフットプリントと他方の列のフットプリントとの間の距離ｆは０．３０ｍｍになっている。さらに上段リード４の突出長さｈは０．５０ｍｍ、下段リード５の突出長さｇは０．２０ｍｍである。
【００２９】
このように、各フットプリント１２からの距離を最小０．３０ｍｍとすることで、各リードをフットプリント１２にハンダ付けするときに、ハンダブリッジが発生するのを防止することができる。
【００３０】
また、図３（ａ）に示すフットプリントを用いると、図３（ｂ）に示す従来のＱＦＰ構造のフットプリントを用いたときに比べて、約１．５倍の実装密度を得ることができる。
【００３１】
ここで、図４（ａ）に示すように、実装に係る半導体装置１のリード３の寸法の一例について説明する。
【００３２】
リード３は、半導体装置１のパッケージ２の側面から上下に分かれて交互に突出されて配置され、上段リード４と下段リード５はそれぞれ同じリードに対してはピッチｐで配列され、異なるリードに対してはピッチｕ＝ｐ／２で配列され、千鳥足状に並んでいる。したがって、上段リード４と下段リード５とのリードピッチｕの寸法は上段リード４同士あるいは下段リード５同士のピッチｐの半分になる。ｐを０．６０ｍｍにすると、ｕは０．３０ｍｍになる。また各リードの幅はｑ＝０．３０ｍｍになっている。
【００３３】
また、リード３の幅を一定として、インナーリード４ｄ、５ｄを配置すると、半導体チップ７の周縁におけるインナーリード４ｄ、５ｄのリード幅ｑは、ｑ＝０．３０ｍｍとなる。このとき下段リード５のインナーリード５ｄの間隔ｖは金型の加工寸法の限界に依存するので、０．１５ｍｍとする。また下段リード５のインナーリード５ｄのピッチはｔ＝０．４５ｍｍとなる。
【００３４】
一方、リードピッチｐ、リード幅ｑは、図４（ｂ）に示すように、従来のＱＦＰ構造のリード形状を用いるとともに、リードを同一本数取り、同一の実装密度を得ようとすると、半導体チップ７周縁におけるインナーリードのピッチｒは本実施形態におけるリードピッチｐの半分となり、０．２２５ｍｍとなる。またインナーリードの間隔を同一のｖ＝０．１５ｍｍすると、インナーリードの幅ｓは０．０７５ｍｍとなる。すなわち、実装構造におけるインナーリードの幅ｓに対して、本実施形態におけるリード幅ｑは４倍になることから、従来技術のＱＦＰ構造のインナーリード形状を用いた場合に対して、ワイヤ９の実装強度の信頼性を高めることができる。
【００３５】
次に、絶縁層８の具体的構成を図５にしたがって説明する。絶縁層８は、その外形がパッケージ２の平面とほぼ同一の形状で形成されており、中央部にはインナーリード４ｄの先端側を順次結んで形成された領域とほぼ等しい正方形形状の空間領域２３が形成されている。すなわち絶縁層８は環状に形成されており、この絶縁層８には上段リード４のインナーリード４ｄと下段リード５のインナーリード５ｄとを完全に絶縁するための絶縁部２２と、絶縁性の樹脂を充填するときの通路となる空洞部（穴）２０が多数形成されている。このため、本実施形態における絶縁層８は、パッケージ２を形成する際に、絶縁性の樹脂が空洞部２０を通路として充填されるため、パッケージ２の形成を容易に行うことができる。
【００３６】
次に、絶縁層８の他の実施形態を図６にしたがって説明する。本実施形態における絶縁層８は、絶縁部２２で構成され、内側に空間領域２３が形成されているが、絶縁部２２の周りには、空洞部２０が存在しない構成となっている。
【００３７】
本実施形態における絶縁層８を用いた場合には、インナーリード４ｄ、５ｄの先端部とワイヤ９とを接続する際に発生する振動の影響を前記実施形態のものよりも受けにくく、ワイヤ９実装時における信頼性を高めることができる。
【００３８】
次に、絶縁層８の他の実施形態を図７にしたがって説明する。本実施形態における絶縁層８は、環状の絶縁部２２を備え、内側に空間領域２３が形成され、絶縁部２２に空洞部２１が形成されている。本実施形態における絶縁部２２は上段リード４と下段リード５とが上下で重なるときに、上段リード４を投影したときの形状と同じ形状の絶縁部２２ａを複数個備え、各絶縁部２２ａが一対の連結部２２ｂを介して互いに連結され、絶縁部２２ａと絶縁部２２ａとの間には空洞部２１が形成されている。
【００３９】
本実施形態における絶縁層８は、空洞部２１を大きくすることができるので、前記各実施形態のものよりも、パッケージ２を形成する際に、空洞部２１を介して絶縁性の樹脂が流れ易くなり、絶縁性の樹脂をパッケージ２内部に充填しやすくなる。
【００４０】
次に、本発明に係る半導体装置の製造方法を図８のフローチャートと図９、図１０の構成図および図１１の工程説明図にしたがって説明する。
【００４１】
まず、半導体装置１を製造するに際しては、図９に示す下段リードフレーム３０と図１０に示す上段リードフレーム４０を用意する（ステップ１０１）。
【００４２】
下段リードフレーム３０と上段リードフレーム４０は、厚さ０．１５〜０．１ｍｍ程度の板材、例えば、鉄−ニッケル合金板あるいは銅合金板をプレスによって指定のパターンに打ち抜いた形状になっている。下段リードフレーム３０と上段リードフレーム４０のリードフレーム枠３１、４１の外形寸法は同一になっており、各リードフレームを互いに重ねて２段リードフレームにした場合に取り扱いに支障をきたさない形状になっている。
【００４３】
リードフレーム枠３１、４１は、図９および図１０に示すように、互いに平行に延在する一対の外枠（横枠）３２、４２と、外枠３２、４２と互いに直交する方向に延在し、各外枠３２、４２に連結された一対の内枠（縦枠）３３、４３とによって形成される枠構造となっている。
【００４４】
下段リードフレーム３０の中央には矩形状のタブ６が配置されており、タブ６の四隅はタブ吊りリード１３を介して外枠３２または内枠３３に接続されている。なお、上段リードフレーム４０の中央にはタブは設けられず、空間領域４４になっている。
【００４５】
一方、内枠３３、４３および外枠３２、４２の内側には、内枠３３、４３および外枠３２、４２から枠中央に向かって複数のリード３が配置されている。下段リードフレーム３０のリード３は、各リードフレームが２段リードフレームになったときに下段になることから下段リード５と呼ばれる。また上段リードフレーム４０のリードは各リードフレームが２段リードフレームになった状態で上段になることから、上段リード４と呼ばれる。リード３のうち下段リード５はタブ６の周縁に近接して配置されており、上段リード４は下段リード５よりも短く形成され、リードフレーム３０とリードフレーム４０とが互いに重ねられたときに、上段リード４と下段リード５の一部が上下で重なるように、各リードの形状が設定されている。
【００４６】
また、各リード３はダム３５、４５によって互いに連結されており、各ダム３５、４５はトランスファモールドによってパッケージ２を形成する際に、溶けた樹脂がパッケージ２から流出するのを防止するためのダムとして使用されるようになっている。
【００４７】
また、外枠３２、４２には下段リードフレーム３０と上段リードフレーム４０の搬送や位置決めに使用する複数種類のパターンのガイド孔３６、４６が形成されている。なお、下段リードフレーム３０と上段リードフレーム４０は、説明の便宜上リード３の数を実際のものよりも少なくしてある。
【００４８】
次に、図１１（ａ）に示すように、下段リードフレーム３０のタブ６上にダイボンディング方法で半導体チップ７を固定する（ステップ１０２）。
【００４９】
次に、ステップ１０３に移り、図１１（ｂ）に示すように、下段リードフレーム３０の各インナーリード５ｄの先端部分と、半導体チップ７の電極１４のうち指定の電極１４とを導電性のワイヤ９で接続するためのワイヤボンディングを行う。このときタブ吊りリード１３と指定の電極１４とを導電性のワイヤ９で接続するためのワイヤボンディングも同時に行う。
【００５０】
次に、ステップ１２０に移り、図１１（ｃ）に示すように、下段リードフレーム３０の指定の領域に絶縁層８を重ね、下段リードフレーム３０のインナーリード５ｄの一部を残して絶縁層８を接着し、ガイド孔３６、４６に合わせて上段リードフレーム４０を絶縁層８上に重ねて、両リードフレームを絶縁層８を介して互いに連結する。この場合、図１１（ｄ）に示すように、上段リード４と下段リード５の一部がそれぞれ絶縁層８を介して上下で交差した状態でリード配列方向に沿って交互に配列されるように、上段リードフレーム４０と下段リードフレーム３０を位置合わせして２段リードフレームを形成する。これにより上段リード４と下段リード５はインナーリード４ｄ、５ｄの部分で互いに接着されて連結されることになる。
【００５１】
このあとは、ステップ１０５に移り、図１１（ｅ）に示すように、上段リードフレーム４０の上段リード４のうちインナーリード４ｄの先端部分と、タブ６上に固定された半導体チップ７の電極１４のうち残りの電極１４を導電性のワイヤ９で接続する。この際、上段リード４と下段リード５は絶縁層８に接着されて互いに連結されているため、ワイヤボンディング時に振動が発生しても、ワイヤ９の実装強度を十分高めることができる。
【００５２】
次に、ステップ１０６に移り、図１１（ｆ）に示すように、２段リードフレームを型締めし、それによって形成されたモールド空間内に、モールド型のゲートから溶けた絶縁性のレジンを圧入してトランスファモールドを行い、タブ６、半導体チップ７、ワイヤ９、絶縁層８を全て覆うとともに、上段リード４と下段リード５の一部、すなわちインナーリード４ｄ、５ｄを覆ってパッケージ２を形成する。
【００５３】
次に、ステップ１０７に移り、２段リードフレームをモールド金型から取外し、切断型（図示省略）を用いて２段リードフレームのダム３５、４５を切断して除去する。すなわち、下段リードフレーム３０、上段リードフレーム４０から上段リード４と下段リード５を残して不要な部分を切断して除去するために、リード３とリード３とを互いに接続するためのダム３５、４５を切断して除去する。
【００５４】
次に、ステップ１０８に移り、電解メッキ装置（図示省略）により、２段リードフレームのパッケージ２から突出されたリード部分にハンダメッキを施す。
【００５５】
次に、ステップ１０９に移り、リード成形型（図示省略）を用いてリード成形を行う。例えば、図１１（ｇ）に示されるように、上段リード４と下段リード５をその途中で下側に折り曲げ加工するために、下段リード５の途中を折り曲げ加工したあと、上段リード４の途中を折り曲げ加工する。この場合、各上段リード４と下段リード５の先端側にはフットプリント１２に対応した実装端部４ｂ、５ｂ、を成形する。なお、リード成形は２段リードフレームの千鳥足状配列のリード３に対応させた金型で一度に成形することもできる。
【００５６】
このように、本実施形態においては、上段リード４と下段リード５を絶縁層に接着させて互いに連結するようにしたため、インナーリード先端部分においてワイヤボンディングを行う際、振動が生じてもワイヤ９の実装強度を十分に高めることができる。
【００５７】
また、上段リード４と下段リード５のリード幅は一定に形成されているため、寄生インダクタンスを低減することができる。
【００５８】
前記実施形態においては、パッケージ２としてＱＦＰを用いたものについて述べたが、パッケージ２としては、ＳＯＰやＤＩＰを用いたものにも本発明を適用することができる。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、下段リードと上段リードは互いに絶縁層に接着されて連結され、その一部が絶縁層を介して上下で交差した状態でリード配列方向に沿って交互にパッケージの外またはパッケージの領域の外に突出されているため、各リードと半導体チップの電極とを導電性部材を用いて接続するためのワイヤボンディングを行うときに振動が生じても、この振動による影響を抑制することができ、ワイヤボンディング時におけるワイヤの実装強度を十分に高めることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す半導体装置の内部構成を示す平面図である。
【図２】半導体装置にパッケージが形成されたときの図１のＡ−Ａ線に沿う断面図である。
【図３】（ａ）は本発明に係る半導体装置のフットプリントの構成図で、（ｂ）は従来のＱＦＰ構造のフットプリントの構成図である。
【図４】（ａ）は本発明に係るリードの形状を説明するための図、（ｂ）は従来のＱＦＰ構造のリードの形状を説明するための図である。
【図５】絶縁層の具体的構成を説明するための図であって、（ａ）は半導体装置の内部構成を説明するための平面図、（ｂ）は絶縁層の平面図である。
【図６】絶縁層の他の実施形態を説明するための図であって、（ａ）は半導体装置の内部構成を説明するための図、（ｂ）は絶縁層の平面図である。
【図７】絶縁層の他の実施形態を説明するための図であって、（ａ）は半導体装置の内部構成を示す平面図、（ｂ）は絶縁層の平面図である。
【図８】本発明に係る半導体装置の製造方法を説明するためのフローチャートである。
【図９】下段リードフレームの構成図である。
【図１０】上段リードフレームの構成図である。
【図１１】本発明に係る半導体装置の製造方法を説明するための工程説明図である。
【符号の説明】
１　半導体装置
２　パッケージ
３　リード
４　上段リード
５　下段リード
６　タブ
７　半導体チップ
８　絶縁層
９　ワイヤ
３０　下段リードフレーム
４０　上段リードフレーム[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device suitable for reducing the pitch and lead width of leads forming external connection terminals of a semiconductor integrated circuit and a method for manufacturing the same.
[0002]
[Prior art]
A semiconductor device such as a semiconductor integrated circuit device includes a semiconductor chip including a plurality of semiconductor elements and a plurality of electrodes connected to each semiconductor element forming an integrated circuit, a plurality of leads electrically connected to the semiconductor chip, The package includes a package that covers the periphery of the semiconductor chip and a part of each lead with an insulating resin, and each lead is configured to protrude from the bottom surface or side surface of the package. Semiconductor devices of this type are classified into QFP (Quad Flat Package), SOP (Small Outline Package), DIP (Dual Inline Package), and the like according to the arrangement of leads.
[0003]
When projecting a plurality of leads into a limited space in a semiconductor device using a QFP, for example, as described in JP-A-11-233709, two adjacent leads are projected from a package in a staggered manner. In addition, there has been proposed a package in which some leads are arranged above a semiconductor chip inside a package. That is, in this semiconductor device, in order to reduce the size, a configuration is adopted in which the tip end side of the lead is formed gradually thinner as approaching the semiconductor chip inside the package, and a large number of leads are arranged in a limited area. ing.
[0004]
When a lead is formed by punching a lead frame, for example, the lead pitch is about 80% of the plate thickness, which is the minimum processing dimension in mass production. Therefore, when a lead frame material having a plate thickness used for general purposes is used, the minimum value of the lead pitch is naturally determined.
[0005]
On the other hand, the required number of leads is increasing due to the multifunctional and highly integrated semiconductor devices. For this reason, in a configuration in which the leads become thinner as they approach the semiconductor chip, as in a semiconductor device using a conventional QFP, the mounting area at the tip of the lead is reduced, and the connection between the leads and the electrodes of the semiconductor chip by wires is reduced. At the time of wire bonding, a sufficient adhesive strength cannot be obtained, resulting in an insufficient mounting strength.
[0006]
Therefore, as described in Japanese Patent Application Laid-Open No. 2001-24139, two lead frames are configured as one lead with an insulating layer interposed therebetween, and the lead above the insulating layer is set as the upper lead, and the lower lead is set as the upper lead. A proposal has been made in which a lead is used as a lower lead, an upper lead, a lower lead, and an insulating layer are configured to have the same dimensions and two leads are integrated.
[0007]
[Problems to be solved by the invention]
In the prior art, in order to make up for the lack of mounting strength, the two lead frames are configured as one lead with an insulating layer interposed therebetween to reduce the size of the semiconductor device, and at the tip of the lead in the package. And the bonding area in wire bonding can be sufficiently obtained. However, in this mounting structure, each lead in the package is arranged independently of each other, and is not bonded and connected to each other via an insulating layer. Is susceptible to the vibrations generated during wire bonding, and is not sufficient to obtain the mounting strength of the wire.
[0008]
An object of the present invention is to provide a semiconductor device and a method for manufacturing the same, which can increase the mounting strength of a wire during wire bonding.
[0009]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides a semiconductor chip including a plurality of semiconductor elements and a plurality of electrodes, a tab supporting the semiconductor chip on a bottom side thereof, and a semiconductor chip corresponding to the plurality of electrodes. And a plurality of leads arranged around the periphery of the package for accommodating the semiconductor chip, and for insulating the leads from each other. With the insulating layer interposed, the lower lead and the upper lead located above the insulating layer are divided into two groups, and the lower lead and the upper lead are separated from each other by the insulating layer. Layers are bonded and connected to each other, and a part of the layers is alternately arranged outside the region of the package along the lead arrangement direction while intersecting vertically with the insulating layer interposed therebetween. It is obtained by the semiconductor device formed by protruding.
[0010]
In configuring the semiconductor device, the semiconductor device may include a plurality of conductive members that electrically connect the semiconductor chip side of each of the leads and each of the electrodes, or in addition to the plurality of conductive members, The semiconductor device may include a package that covers all of the semiconductor chip and the plurality of conductive members and partially covers the plurality of conductive members. When a package is provided, the plurality of leads are arranged over the inside and outside of the package, and a lower lead positioned below the insulating layer with an insulating layer housed in the package therebetween. The lower lead and the upper lead are arranged by being divided into two groups of upper leads located above the insulating layer, and the lower lead and the upper lead are bonded to each other by being bonded to the insulating layer, and a part of the upper lead is bonded to the insulating layer. A configuration may be adopted in which they are alternately projected out of the package along the lead arrangement direction in a state of intersecting vertically.
[0011]
In configuring each of the semiconductor devices, the following elements can be added.
[0012]
(1) A plurality of tab suspension leads for supporting the tab are connected to both sides of the tab, and each of the tab suspension leads is configured as a positive terminal or a negative terminal of a power supply.
[0013]
(2) The lower lead is arranged such that the tip is closer to the semiconductor chip than the tip of the upper lead.
[0014]
(3) The lower lead and the upper lead are respectively protruded from the package or the region of the package and are bent in the middle thereof, and the protruding length of the lower lead and the upper lead from the package to the bent portion. The projecting length from the area of the package to the bent portion is longer in the upper lead than in the lower lead.
[0015]
(4) The mounting end of the upper lead farthest from the semiconductor chip is aligned with the pitch of one of the footprints of the footprints arranged in a staggered pattern in two rows on the mounting board. The mounting end of the lower lead farthest from the semiconductor chip is arranged in accordance with the arrangement pitch of the footprints in the other row of the footprints.
[0016]
(5) The insulating layer is formed with a large number of holes for filling an insulating resin.
[0017]
The present invention also provides a lower lead frame in which a tab for fixing a semiconductor chip having a plurality of electrodes and a plurality of lower leads arranged around the tab at a predetermined distance from the tab are integrally formed. A first step of fixing a semiconductor chip on the tab, and electrically connecting an electrode corresponding to the lower lead among the plurality of electrodes of the semiconductor chip on the tab to each of the lower leads by a conductive member. A second step, a third step of disposing an annular insulating layer in a specified area of the lower lead frame, and a plurality of upper steps having different shapes from the plurality of lower leads around a space area corresponding to the tab An upper lead frame in which leads are integrally formed is arranged on the lower lead frame via the insulating layer, and each of the lower leads and a part of each of the upper leads are Forming a two-stage lead frame by aligning the upper lead frame and the lower lead frame so that the upper lead frame and the lower lead frame are alternately arranged along the lead arrangement direction while intersecting vertically with the insulating layer interposed therebetween; A fifth step of electrically connecting an electrode corresponding to the upper lead and each of the upper leads of the plurality of electrodes of the semiconductor chip on the tab with a conductive member; and A method of manufacturing a semiconductor device including a sixth step of covering the conductive members with an insulating resin and covering a part of the plurality of lower leads and a part of the upper lead with the insulating resin to form a package. It is.
[0018]
In adopting the method of manufacturing the semiconductor device, a seventh step of cutting and removing unnecessary portions of the two-step lead frame while leaving upper and lower leads protruding from the package; An eighth step of forming the upper lead and the lower lead thus formed into a predetermined shape can be adopted.
[0019]
In the eighth step, the upper lead and the lower lead are each bent in the middle thereof, and the protruding length of each lead from the package to the bent portion is formed longer in the upper lead than in the lower lead. Of the mounting ends on the leading end side, the mounting end of the upper lead is formed in accordance with the arrangement pitch of the footprints of one of the two rows of the footprints arranged in a staggered pattern on the mounting board. The mounting ends of the lower leads are formed in accordance with the arrangement pitch of the footprints in the other row.
[0020]
According to the above-described means, the lower lead and the upper lead are bonded to each other by being bonded to the insulating layer, and a part of the lower lead and the upper lead are alternately outside the package along the lead arrangement direction in a state where they cross vertically through the insulating layer. Since the lead is projected out of the package area, even if vibration occurs when performing wire bonding for connecting each lead and the electrode of the semiconductor chip using a conductive member, for example, a wire, the vibration causes the vibration. The influence can be suppressed, and the mounting strength of the wire at the time of wire bonding can be sufficiently increased.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a plan view showing an internal configuration of a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a sectional view when the semiconductor device shown in FIG. 1 is covered with a package. 1 and 2, the semiconductor device 1 is formed by stamping a conductive plate material to form a substantially square tab 6 and connected to four corners of the tab 6 to be integrally formed with the tab 6. A semiconductor chip including a tab suspension lead 13, a plurality of semiconductor elements (not shown) that are fixed on the tab 6 by a bonding material and supported by the tab 6, and constitute a semiconductor integrated circuit, and a plurality of electrodes 14 that serve as external connection terminals. 7, a plurality of leads 3 arranged at predetermined intervals around the semiconductor chip 7 corresponding to the plurality of electrodes 14, and an insulating resin tape formed in an annular shape and having an adhesive surface. An insulating layer 8 formed by using a semiconductor device, a wire 9 as a conductive member for electrically connecting each electrode 14 and each lead 3 to each other, a semiconductor chip 7 and a plurality of leads 9 It is configured to include a package 2 of insulative covering a portion of the 3.
[0022]
The package 2 is configured as, for example, a QFP, and a plurality of leads 3 are alternately projected from a side surface of the package 2 and arranged. Like the tab 6, the leads 3 are formed by punching a conductive plate material, and are vertically separated with an insulating layer 8 interposed therebetween. That is, the plurality of leads 3 are separately arranged in two groups: a lower lead 5 located below the insulating layer 8 and an upper lead 4 located above the insulating layer 8.
[0023]
The upper lead 4 and the lower lead 5 are bonded to each other and bonded to the insulating layer 8 inside the package 2, and a part of the upper lead 4 and the lower lead 5 are arranged so as to intersect vertically with the insulating layer 8 interposed therebetween. The lower lead 5 has its tip (on the side of the semiconductor chip 7) closer to the semiconductor chip 7 than the tip of the upper lead 4, and is arranged at a constant distance from the semiconductor chip 7 and the tab 6. That is, the inner lead 4d of the upper lead 4 is shorter than the inner lead 5d of the lower lead 5, and the inner leads 4d and 5d located on the peripheral edge of the semiconductor chip 7 are formed by changing the length of the inner leads 4d and 5d. The lead width of the wire can be made large, the area can be sufficiently maintained for bonding strength during wire bonding, and the mounting strength can be increased.
[0024]
On the other hand, the upper lead 4 and the lower lead 5 protrude alternately outside the package 2 along the lead arrangement direction outside the package 2 or the region of the package 2. The protrusion length of the upper lead 4 is longer and the protrusion length of the lower lead 5 is shorter. Here, the protruding length of each lead is the length from the end of the package 2 to the end (protruding end) that extends linearly in the horizontal direction. In this case, the protruding length of the upper lead 4 is h, which is longer than the protruding length g of the lower lead 5. As described above, when dividing the plurality of leads 3 into two upper and lower leads, different lead frames are punched out to form the upper lead 4 and the lower lead 5 separately, so that the upper lead 4 and the lower lead are separately formed. The lead pitch between the lead 5 and the lead 5 can be reduced to a value equal to or larger than the limit value of the punching process of the lead frame, and the mounting density can be improved.
[0025]
The tab suspension leads 13 are formed by punching the same lead frame as the lower lead 5, and the tab suspension leads 13 are electrically connected through the tabs 6. It is configured as a plus terminal (power pin) or a minus terminal (GND pin) of the power supply. That is, all of the tab suspension leads 13 included in the semiconductor device 1 can be used as GND pins or power supply pins. In addition, since the upper leads 4 are arranged on both sides of each tab suspension lead 13, play (useless space) due to the tab suspension leads at the four corners of the package 2 is eliminated, and the mounting density is improved and the size of the package 2 is reduced. can do.
[0026]
The upper lead 4 and the lower lead 5 were bent at the formed lead portions 4a and 5a in the middle thereof, and the mounting ends 4b and 5b were formed at the distal ends thereof. The upper lead 4 and the lower lead 5 were bent. It is divided into outer leads 4c, 5c and inner leads 4d, 5d at the boundary.
[0027]
The mounting end 4b of the upper lead 4 and the mounting end 5b of the lower lead 5 are each arranged in a staggered manner, and are arranged in two rows on the mounting board 11 in one of the rows of the footprints 12 arranged in a staggered manner. It is connected to the footprint. The footprints 12 in two rows are arranged on both sides of the package 2. As shown in FIG. 3A, the footprints 12 in one row are arranged at a pitch a, and the footprints 12 in the other row are pitched. b = a / 2, and the footprints 12 of each row are arranged in a staggered manner. In this case, if the pitch a is 0.60 mm, the pitch b is 0.30 mm.
[0028]
When the molded leads 4a and 5a of the upper lead 4 and the lower lead 5 are both gull wings, the lengths e and d of the footprint 12 are the same, for example, 1.00 mm. It becomes. At this time, the width c of the footprint 12 is 0.30 mm. The distance f between the footprint of one row and the footprint of the other row is 0.30 mm. Further, the protrusion length h of the upper lead 4 is 0.50 mm, and the protrusion length g of the lower lead 5 is 0.20 mm.
[0029]
Thus, by setting the distance from each footprint 12 to a minimum of 0.30 mm, it is possible to prevent the occurrence of a solder bridge when each lead is soldered to the footprint 12.
[0030]
Further, when the footprint shown in FIG. 3A is used, a mounting density approximately 1.5 times higher than when the footprint of the conventional QFP structure shown in FIG. 3B is used can be obtained. .
[0031]
Here, as shown in FIG. 4A, an example of the dimensions of the leads 3 of the semiconductor device 1 for mounting will be described.
[0032]
The leads 3 are vertically separated from the side surface of the package 2 of the semiconductor device 1 and are alternately projected and arranged. The upper leads 4 and the lower leads 5 are arranged at a pitch p with respect to the same lead, respectively, and with respect to different leads. Are arranged at a pitch u = p / 2 and are arranged in a staggered pattern. Therefore, the dimension of the lead pitch u between the upper lead 4 and the lower lead 5 is half the pitch p between the upper leads 4 or between the lower leads 5. If p is 0.60 mm, u becomes 0.30 mm. The width of each lead is q = 0.30 mm.
[0033]
When the inner leads 4d, 5d are arranged with the width of the leads 3 being fixed, the lead width q of the inner leads 4d, 5d at the periphery of the semiconductor chip 7 is q = 0.30 mm. At this time, the interval v between the inner leads 5d of the lower lead 5 is set to 0.15 mm because it depends on the limit of the processing dimensions of the die. The pitch of the inner leads 5d of the lower lead 5 is t = 0.45 mm.
[0034]
On the other hand, as shown in FIG. 4 (b), the lead pitch p and the lead width q use a conventional QFP structure lead shape, and the same number of leads are used to obtain the same mounting density. The pitch r of the inner leads at the seven peripheral edges is half of the lead pitch p in the present embodiment, that is, 0.225 mm. When the interval between the inner leads is the same, v = 0.15 mm, the width s of the inner leads becomes 0.075 mm. That is, since the lead width q in the present embodiment is four times as large as the width s of the inner lead in the mounting structure, the mounting of the wire 9 is smaller than in the case where the inner lead shape of the conventional QFP structure is used. Strength reliability can be improved.
[0035]
Next, a specific configuration of the insulating layer 8 will be described with reference to FIG. The outer shape of the insulating layer 8 is substantially the same as the plane of the package 2, and the center of the insulating layer 8 is a square-shaped space region 23 substantially equal to the region formed by sequentially connecting the distal ends of the inner leads 4 d. Is formed. That is, the insulating layer 8 is formed in an annular shape. The insulating layer 8 includes an insulating portion 22 for completely insulating the inner lead 4d of the upper lead 4 and the inner lead 5d of the lower lead 5, and an insulating resin. There are formed a large number of hollow portions (holes) 20 that serve as passages when filling is filled. Therefore, when the package 2 is formed, the insulating layer 8 in the present embodiment is filled with the insulating resin using the cavity 20 as a passage, so that the package 2 can be easily formed.
[0036]
Next, another embodiment of the insulating layer 8 will be described with reference to FIG. The insulating layer 8 according to the present embodiment is configured by the insulating portion 22 and has a space region 23 formed inside, but has a configuration in which the hollow portion 20 does not exist around the insulating portion 22.
[0037]
When the insulating layer 8 in this embodiment is used, the wire 9 is less susceptible to the influence of vibration generated when connecting the distal end portions of the inner leads 4d and 5d and the wire 9 than in the above-described embodiment. The reliability at the time can be improved.
[0038]
Next, another embodiment of the insulating layer 8 will be described with reference to FIG. The insulating layer 8 according to the present embodiment includes an annular insulating portion 22, a space region 23 is formed inside, and a hollow portion 21 is formed in the insulating portion 22. When the upper lead 4 and the lower lead 5 are vertically overlapped, the insulating portion 22 in the present embodiment includes a plurality of insulating portions 22a having the same shape as the shape when the upper lead 4 is projected. Are connected to each other through a connecting portion 22b, and a cavity 21 is formed between the insulating portions 22a.
[0039]
Since the insulating layer 8 in the present embodiment can make the cavity 21 larger, the insulating resin flows more easily through the cavity 21 when the package 2 is formed than in the above-described embodiments. This makes it easier to fill the inside of the package 2 with the insulating resin.
[0040]
Next, a method for manufacturing a semiconductor device according to the present invention will be described with reference to the flowchart of FIG. 8, the configuration diagrams of FIGS. 9 and 10, and the process explanatory diagram of FIG.
[0041]
First, when manufacturing the semiconductor device 1, a lower lead frame 30 shown in FIG. 9 and an upper lead frame 40 shown in FIG. 10 are prepared (step 101).
[0042]
The lower lead frame 30 and the upper lead frame 40 are formed by punching a plate material having a thickness of about 0.15 to 0.1 mm, for example, an iron-nickel alloy plate or a copper alloy plate into a specified pattern by pressing. The outer dimensions of the lead frame frames 31 and 41 of the lower lead frame 30 and the upper lead frame 40 are the same, so that when the lead frames are superimposed on each other to form a two-step lead frame, the shape does not hinder handling. ing.
[0043]
As shown in FIGS. 9 and 10, the lead frame frames 31 and 41 extend in a direction orthogonal to the pair of outer frames (horizontal frames) 32 and 42 and the outer frames 32 and 42. A frame structure is formed by a pair of inner frames (vertical frames) 33 and 43 connected to the outer frames 32 and 42.
[0044]
A rectangular tab 6 is arranged at the center of the lower lead frame 30, and four corners of the tab 6 are connected to the outer frame 32 or the inner frame 33 via the tab suspension leads 13. Note that a tab is not provided at the center of the upper lead frame 40, and is a space area 44.
[0045]
On the other hand, inside the inner frames 33 and 43 and the outer frames 32 and 42, a plurality of leads 3 are arranged from the inner frames 33 and 43 and the outer frames 32 and 42 toward the center of the frame. The lead 3 of the lower lead frame 30 is referred to as a lower lead 5 because each lead frame becomes a lower stage when it becomes a two-stage lead frame. The lead of the upper lead frame 40 is called the upper lead 4 because each lead frame becomes the upper lead in a state where the lead frame is a two-step lead frame. The lower lead 5 of the leads 3 is arranged close to the periphery of the tab 6, the upper lead 4 is formed shorter than the lower lead 5, and when the lead frame 30 and the lead frame 40 are overlapped with each other, The shape of each lead is set so that the upper lead 4 and a part of the lower lead 5 overlap vertically.
[0046]
The leads 3 are connected to each other by dams 35 and 45. Each dam 35 and 45 is a dam for preventing molten resin from flowing out of the package 2 when the package 2 is formed by transfer molding. Is to be used as
[0047]
Further, guide holes 36 and 46 of a plurality of types of patterns used for transporting and positioning the lower lead frame 30 and the upper lead frame 40 are formed in the outer frames 32 and 42. In the lower lead frame 30 and the upper lead frame 40, the number of leads 3 is smaller than the actual lead frame for convenience of explanation.
[0048]
Next, as shown in FIG. 11A, the semiconductor chip 7 is fixed on the tab 6 of the lower lead frame 30 by a die bonding method (step 102).
[0049]
Next, the process proceeds to step 103, and as shown in FIG. 11B, the tip of each inner lead 5d of the lower lead frame 30 and a specified electrode 14 of the electrodes 14 of the semiconductor chip 7 are connected to a conductive wire. Wire bonding for connection at 9 is performed. At this time, wire bonding for connecting the tab suspension lead 13 and the designated electrode 14 with the conductive wire 9 is also performed at the same time.
[0050]
Next, the process proceeds to step 120, where as shown in FIG. 11 (c), the insulating layer 8 is overlaid on the specified area of the lower lead frame 30, and a part of the inner lead 5d of the lower lead frame 30 is left. And the upper lead frame 40 is overlapped on the insulating layer 8 in accordance with the guide holes 36 and 46, and both lead frames are connected to each other via the insulating layer 8. In this case, as shown in FIG. 11D, a part of the upper lead 4 and a part of the lower lead 5 are arranged alternately along the lead arrangement direction in a state where the upper leads 4 and the lower leads 5 intersect each other vertically with the insulating layer 8 interposed therebetween. The upper lead frame 40 and the lower lead frame 30 are aligned to form a two-step lead frame. As a result, the upper lead 4 and the lower lead 5 are bonded and connected to each other at the inner leads 4d and 5d.
[0051]
Thereafter, the process proceeds to step 105, in which the tip of the inner lead 4d of the upper lead 4 of the upper lead frame 40 and the electrode 14 of the semiconductor chip 7 fixed on the tab 6 as shown in FIG. The remaining electrodes 14 are connected by the conductive wire 9. At this time, since the upper lead 4 and the lower lead 5 are adhered to the insulating layer 8 and connected to each other, even if vibration occurs during wire bonding, the mounting strength of the wire 9 can be sufficiently increased.
[0052]
Next, the process proceeds to step 106, in which the two-stage lead frame is clamped as shown in FIG. 11 (f), and the insulating resin melted from the gate of the mold is pressed into the mold space formed thereby. Then, transfer molding is performed to cover all of the tabs 6, the semiconductor chip 7, the wires 9, and the insulating layer 8, and to cover a part of the upper lead 4 and the lower lead 5, that is, the inner lead 4d, 5d to form the package 2. .
[0053]
Next, in step 107, the two-stage lead frame is removed from the mold, and the dams 35 and 45 of the two-stage lead frame are cut and removed using a cutting die (not shown). That is, dams 35 and 45 for connecting the leads 3 and the leads 3 to each other in order to cut and remove unnecessary portions from the lower lead frame 30 and the upper lead frame 40 while leaving the upper leads 4 and the lower leads 5. Is cut and removed.
[0054]
Next, the process proceeds to step 108, in which a lead portion projecting from the package 2 of the two-step lead frame is subjected to solder plating by an electrolytic plating apparatus (not shown).
[0055]
Next, the process proceeds to step 109, where lead molding is performed using a lead molding die (not shown). For example, as shown in FIG. 11 (g), in order to bend the upper lead 4 and the lower lead 5 downward in the middle, the middle of the lower lead 5 is bent, and then the middle of the upper lead 4 is bent. Bend. In this case, the mounting ends 4b and 5b corresponding to the footprints 12 are formed on the tip ends of the upper lead 4 and the lower lead 5, respectively. Note that the lead can be formed at a time using a mold corresponding to the leads 3 in a staggered arrangement of a two-stage lead frame.
[0056]
As described above, in the present embodiment, the upper lead 4 and the lower lead 5 are bonded to each other by adhering to the insulating layer. Therefore, when performing wire bonding at the tip of the inner lead, even if vibration occurs, the wire 9 The mounting strength can be sufficiently increased.
[0057]
Further, since the lead widths of the upper lead 4 and the lower lead 5 are formed to be constant, the parasitic inductance can be reduced.
[0058]
In the above embodiment, a package using QFP as the package 2 has been described. However, the present invention can be applied to a package 2 using SOP or DIP.
[0059]
【The invention's effect】
As described above, according to the present invention, the lower lead and the upper lead are bonded to each other by being adhered to the insulating layer, and a part of the lower lead and the upper lead are alternately arranged along the lead arrangement direction while intersecting vertically with the insulating layer interposed therebetween. When a wire is bonded to connect each lead to the electrode of the semiconductor chip by using a conductive member, vibration occurs when the wire is projected outside the package or outside the package area. Can be suppressed, and the mounting strength of the wire during wire bonding can be sufficiently increased.
[Brief description of the drawings]
FIG. 1 is a plan view showing an internal configuration of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line AA of FIG. 1 when a package is formed on the semiconductor device.
3A is a configuration diagram of a footprint of a semiconductor device according to the present invention, and FIG. 3B is a configuration diagram of a footprint of a conventional QFP structure.
FIG. 4A is a diagram for explaining a lead shape according to the present invention, and FIG. 4B is a diagram for explaining a lead shape of a conventional QFP structure.
FIGS. 5A and 5B are diagrams illustrating a specific configuration of an insulating layer, wherein FIG. 5A is a plan view illustrating an internal configuration of a semiconductor device, and FIG. 5B is a plan view of the insulating layer.
6A and 6B are diagrams for explaining another embodiment of the insulating layer, wherein FIG. 6A is a diagram for explaining an internal configuration of the semiconductor device, and FIG. 6B is a plan view of the insulating layer.
FIGS. 7A and 7B are diagrams for explaining another embodiment of the insulating layer, wherein FIG. 7A is a plan view showing the internal configuration of the semiconductor device, and FIG. 7B is a plan view of the insulating layer;
FIG. 8 is a flowchart illustrating a method for manufacturing a semiconductor device according to the present invention.
FIG. 9 is a configuration diagram of a lower lead frame.
FIG. 10 is a configuration diagram of an upper lead frame.
FIG. 11 is a process explanatory view illustrating the method for manufacturing the semiconductor device according to the present invention;
[Explanation of symbols]
1 Semiconductor device
2 Package
3 Lead
4 Upper lead
5 Lower lead
6 tabs
7 Semiconductor chip
8 Insulating layer
9 wires
30 lower lead frame
40 Upper lead frame

Claims (10)

複数の半導体素子と複数の電極を含む半導体チップと、前記半導体チップをその底部側で支持するタブと、前記複数の電極に対応して前記半導体チップの周囲に配置された複数のリードとを備え、前記複数のリードは、前記半導体チップを収納するためのパッケージの領域の内外に亘って配置されているとともに、前記各リードを互いに絶縁するための絶縁層を間にして、前記絶縁層より下側に位置する下段リードと前記絶縁層より上側に位置する上段リードの２グループに分かれて配置され、前記下段リードと前記上段リードは、互いに前記絶縁層に接着されて連結されているとともに、その一部が前記絶縁層を介して上下で交差した状態でリード配列方向に沿って交互に前記パッケージの領域の外に突出されてなる半導体装置。A semiconductor chip including a plurality of semiconductor elements and a plurality of electrodes; a tab supporting the semiconductor chip on a bottom side thereof; and a plurality of leads arranged around the semiconductor chip corresponding to the plurality of electrodes. The plurality of leads are arranged inside and outside a region of a package for accommodating the semiconductor chip, and are located below the insulating layer with an insulating layer for insulating the leads from each other. The lower lead located on the side and the upper lead located above the insulating layer are divided and arranged in two groups, and the lower lead and the upper lead are bonded and connected to each other with the insulating layer. A semiconductor device in which a part of the semiconductor device is alternately projected out of the package area along the lead arrangement direction while intersecting vertically with the insulating layer interposed therebetween. 複数の半導体素子と複数の電極を含む半導体チップと、前記半導体チップをその底部側で支持するタブと、前記複数の電極に対応して前記半導体チップの周囲に配置された複数のリードと、前記各リードの半導体チップ側と前記各電極とを電気的に接続する複数の導電性部材とを備え、前記複数のリードは、前記半導体チップを収納するためのパッケージの領域の内外に亘って配置されているとともに、前記各リードを互いに絶縁するための絶縁層を間にして、前記絶縁層より下側に位置する下段リードと前記絶縁層より上側に位置する上段リードの２グループに分かれて配置され、前記下段リードと前記上段リードは、互いに前記絶縁層に接着されて連結されているとともに、その一部が前記絶縁層を介して上下で交差した状態でリード配列方向に沿って交互に前記パッケージの領域の外に突出されてなる半導体装置。A semiconductor chip including a plurality of semiconductor elements and a plurality of electrodes, a tab supporting the semiconductor chip on a bottom side thereof, a plurality of leads arranged around the semiconductor chip corresponding to the plurality of electrodes, A plurality of conductive members for electrically connecting the semiconductor chip side of each lead and each of the electrodes, wherein the plurality of leads are arranged over and outside a region of a package for accommodating the semiconductor chip. In addition, with an insulating layer for insulating the leads from each other, a lower lead located below the insulating layer and an upper lead located above the insulating layer are divided into two groups. The lower lead and the upper lead are connected to each other by being adhered to the insulating layer, and a part of the lower lead and the upper lead are vertically crossed via the insulating layer. Semiconductor device comprising protrudes outside the package area alternately in the direction. 複数の半導体素子と複数の電極を含む半導体チップと、前記半導体チップをその底部側で支持するタブと、前記複数の電極に対応して前記半導体チップの周囲に配置された複数のリードと、前記各リードの半導体チップ側と前記各電極とを電気的に接続する複数の導電性部材と、前記半導体チップと前記複数の導電性部材を全て覆うとともに前記複数のリードの一部を覆うパッケージとを備え、前記複数のリードは、前記パッケージの内外に亘って配置されているとともに、前記パッケージに収納された絶縁層を間にして、前記絶縁層より下側に位置する下段リードと前記絶縁層より上側に位置する上段リードの２グループに分かれて配置され、前記下段リードと前記上段リードは、互いに前記絶縁層に接着されて連結されているとともに、その一部が前記絶縁層を介して上下で交差した状態でリード配列方向に沿って交互に前記パッケージの外に突出されてなる半導体装置。A semiconductor chip including a plurality of semiconductor elements and a plurality of electrodes, a tab supporting the semiconductor chip on a bottom side thereof, a plurality of leads arranged around the semiconductor chip corresponding to the plurality of electrodes, A plurality of conductive members for electrically connecting the semiconductor chip side of each lead and the respective electrodes, and a package covering all of the semiconductor chip and the plurality of conductive members and partially covering the plurality of leads. Wherein the plurality of leads are arranged over the inside and outside of the package, and the lower lead and the insulating layer are located below the insulating layer with an insulating layer housed in the package therebetween. The lower lead and the upper lead are arranged by being divided into two groups of upper leads located on the upper side, and the lower leads and the upper leads are bonded to each other by being bonded to the insulating layer, Semiconductor device comprising protrudes outside of the package alternately partially along the lead array direction at crossed state vertically through the insulating layer. 請求項１、２または３のうちいずれか１項に記載の半導体装置において、前記タブの両側には前記タブを支持するタブ吊りリードが複数個接続されており、前記各タブ吊りリードは、電源のプラス端子またはマイナス端子として構成されてなることを特徴とする半導体装置。4. The semiconductor device according to claim 1, wherein a plurality of tab suspension leads for supporting the tab are connected to both sides of the tab, and each of the tab suspension leads includes a power supply. Wherein the semiconductor device is configured as a plus terminal or a minus terminal. 請求項１、２、３または４のうちいずれか１項に記載の半導体装置において、前記下段リードは、その先端部が前記上段リードの先端部よりも前記半導体チップに近接して配置されてなることを特徴とする半導体装置。5. The semiconductor device according to claim 1, wherein a lower end of the lower lead is disposed closer to the semiconductor chip than a distal end of the upper lead. 6. A semiconductor device characterized by the above-mentioned. 請求項１、２、３、４または５のうちいずれか１項に記載の半導体装置において、前記下段リードと前記上段リードはそれぞれ前記パッケージまたは前記パッケージの領域から突出されてその途中で折り曲げられおり、前記下段リードと前記上段リードの前記パッケージから前記折り曲げられた部位までの突出長さ又は前記パッケージの領域から前記折り曲げられた部位までの突出長さは、前記上段リードの方が前記下段リードよりも長くなっていることを特徴とする半導体装置。6. The semiconductor device according to claim 1, wherein the lower lead and the upper lead are respectively protruded from the package or a region of the package and are bent in the middle thereof. 7. The projecting length of the lower lead and the upper lead from the package to the bent portion or the projecting length from the region of the package to the bent portion is such that the upper lead is longer than the lower lead. A semiconductor device characterized by having a longer length. 請求項６に記載の半導体装置において、前記上段リードのうち前記半導体チップから最も離れた実装端部は、実装基板上に二列に分かれて千鳥足状に配列されたフットプリントのうち一方の列のフットプリントの配列ピッチに合わせて配置され、前記下段リードのうち前記半導体チップから最も離れた実装端部は、前記フットプリントのうち他方の列のフットプリントの配列ピッチに合わせて配置されてなることを特徴とする半導体装置。7. The semiconductor device according to claim 6, wherein a mounting end of the upper lead farthest from the semiconductor chip is arranged in one of two rows in a staggered footprint on a mounting board. The lower end of the lower lead, which is arranged in accordance with the arrangement pitch of the footprints and which is farthest from the semiconductor chip, is arranged in accordance with the arrangement pitch of the footprints of the other row in the footprint. A semiconductor device characterized by the above-mentioned. 請求項１、２、３、４、５、６または７のうちいずれか１項に記載の半導体装置において、前記絶縁層には、絶縁性の樹脂を充填するための多数の穴が形成されてなることを特徴とする半導体装置。8. The semiconductor device according to claim 1, wherein the insulating layer has a plurality of holes for filling an insulating resin. A semiconductor device, comprising: 複数の電極を有する半導体チップを固定するためのタブと前記タブの周囲に前記タブと一定の間隔を保って配置された複数の下段リードが一体に形成された下段リードフレームの前記タブ上に半導体チップを固定する第１工程と、前記タブ上の半導体チップの複数の電極のうち前記下段リードに対応した電極と前記各下段リードとを導電性部材で電気的に接続する第２工程と、前記下段リードフレームのうち指定の領域に環状の絶縁層を配置する第３工程と、前記タブに対応した空間領域の周囲に前記複数の下段リードとは形状の異なる複数の上段リードが一体に形成された上段リードフレームを前記絶縁層を介して前記下段リードフレームの上に配置するとともに、前記各下段リードと前記各上段リードの一部がそれぞれ前記絶縁層を介して上下で交差した状態でリード配列方向に沿って交互に配列されるように、前記上段リードフレームと前記下段リードフレームとを位置合わせして二段リードフレームを形成する第４工程と、前記タブ上の半導体チップの複数の電極のうち前記上段リードに対応した電極と前記各上段リードとを導電性部材で電気的に接続する第５工程と、前記半導体チップと前記複数の導電性部材を全て絶縁性の樹脂で覆うとともに前記複数の下段リードと上段リードの一部を絶縁性の樹脂で覆ってパッケージを形成する第６工程とを含む半導体装置の製造方法。A semiconductor for fixing a semiconductor chip having a plurality of electrodes on a tab of a lower lead frame, in which a plurality of lower leads arranged integrally with the tab around the tab at a predetermined distance from the tab are integrally formed. A first step of fixing a chip, a second step of electrically connecting an electrode corresponding to the lower lead and each of the lower leads among a plurality of electrodes of the semiconductor chip on the tab with a conductive member, A third step of disposing an annular insulating layer in a specified area of the lower lead frame, and a plurality of upper leads different in shape from the plurality of lower leads being integrally formed around a space area corresponding to the tab; The upper lead frame is disposed on the lower lead frame via the insulating layer, and each of the lower leads and a part of each of the upper leads are respectively disposed via the insulating layer. A fourth step of aligning the upper lead frame and the lower lead frame to form a two-stage lead frame so as to be alternately arranged along the lead arrangement direction in a vertically intersecting state; A fifth step of electrically connecting an electrode corresponding to the upper lead and each of the upper leads among a plurality of electrodes of the semiconductor chip with a conductive member, and insulating the semiconductor chip and the plurality of conductive members all; And forming a package by covering the lower leads and a part of the upper leads with an insulating resin to form a package. 複数の電極を有する半導体チップを固定するためのタブと前記タブの周囲に前記タブと一定の間隔を保って配置された複数の下段リードが一体に形成された下段リードフレームの前記タブ上に半導体チップを固定する第１工程と、前記タブ上の半導体チップの複数の電極のうち前記下段リードに対応した電極と前記各下段リードとを導電性部材で電気的に接続する第２工程と、前記下段リードフレームのうち指定の領域に環状の絶縁層を配置する第３工程と、前記タブに対応した空間領域の周囲に前記複数の下段リードとは形状の異なる複数の上段リードが一体に形成された上段リードフレームを前記絶縁層を介して前記下段リードフレームの上に配置するとともに、前記各下段リードと前記各上段リードの一部がそれぞれ前記絶縁層を介して上下で交差した状態でリード配列方向に沿って交互に配列されるように、前記上段リードフレームと前記下段リードフレームとを位置合わせして二段リードフレームを形成する第４工程と、前記タブ上の半導体チップの複数の電極のうち前記上段リードに対応した電極と前記各上段リードとを導電性部材で電気的に接続する第５工程と、前記半導体チップと前記複数の導電性部材を全て絶縁性の樹脂で覆うとともに前記複数の下段リードと上段リードの一部を絶縁性の樹脂で覆ってパッケージを形成する第６工程と、前記二段リードフレームのうち前記パッケージから突出された上段リードと下段リードを残して不要部分を切断して除去する第７工程と、前記パッケージから突出された上段リードと下段リードをそれぞれ所定の形状に成形する第８工程とを含む半導体装置の製造方法。A semiconductor for fixing a semiconductor chip having a plurality of electrodes on a tab of a lower lead frame, in which a plurality of lower leads arranged integrally with the tab around the tab at a predetermined distance from the tab are integrally formed. A first step of fixing a chip, a second step of electrically connecting an electrode corresponding to the lower lead and each of the lower leads among a plurality of electrodes of the semiconductor chip on the tab with a conductive member, A third step of disposing an annular insulating layer in a specified area of the lower lead frame, and a plurality of upper leads different in shape from the plurality of lower leads being integrally formed around a space area corresponding to the tab; The upper lead frame is disposed on the lower lead frame via the insulating layer, and each of the lower leads and a part of each of the upper leads are respectively disposed via the insulating layer. A fourth step of aligning the upper lead frame and the lower lead frame to form a two-stage lead frame so as to be alternately arranged along the lead arrangement direction in a vertically intersecting state; A fifth step of electrically connecting an electrode corresponding to the upper lead and each of the upper leads among a plurality of electrodes of the semiconductor chip with a conductive member, and insulating the semiconductor chip and the plurality of conductive members all; A sixth step of forming a package by covering with a conductive resin and covering a part of the plurality of lower leads and upper leads with an insulating resin, and an upper lead protruding from the package in the two-step lead frame. A seventh step of cutting and removing unnecessary portions while leaving the lower lead, and forming the upper lead and the lower lead projecting from the package into predetermined shapes, respectively. The method of manufacturing a semiconductor device including the eighth step that.
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* Cited by examiner, † Cited by third party
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KR100751892B1 (en) * 2004-08-06 2007-08-23 옵티멈 케어 인터내셔널 테크 인코포레이티드 High density lead arrangement structure of leadframe

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