【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の検証装置に関する。
【０００２】
【従来の技術】
従来、半導体集積回路の回路図とこの回路図を基に作成されたレイアウトとが一致しているかどうかの検証装置において、複数の電源ネットおよび複数のグランドネットを有する回路とこの回路を基に作成されたレイアウトの接続の検証では、回路内に存在する同一機能および同一レイアウトのセルを使用している場合でも、図５に示したような入出力端子の接続情報のみを出力したネットリストで検証を実施するとき、接続する電源およびグランドのネット名が異なると、セル名を変更して複数の電源のレイアウト検証が行われている。
【０００３】
【発明が解決しようとする課題】
しかしながら、図５で示したようなネットリストを使用すると、同一機能および同一レイアウトのセルであるにもかかわらず、接続する電源およびグランドのネット名が異なるためセル名を変更するので、データ量が増加するだけでなく、作成された回路図とは異なるセル名を用いたネットリストを作成せねばならず回路図と回路図を基に作成したレイアウトとが一致していなかった場合の誤りを見つけることが困難という問題がある。
【０００４】
本発明は上記の課題を解決し、回路図の一元管理とデータの削減が可能な半導体集積回路の検証装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
請求項１記載の半導体集積回路の検証装置は、半導体集積回路の複数の電源系統を有する回路の検証装置であって、回路中の論理セルに電源ネット定義用端子とグランドネット定義用端子を設け、かつ接続する電源ネットおよびグランドネット名を、例えば回路図作成手段等で付加した回路図情報から、電源ネットおよびグランドネット付きのネットリストを出力する接続情報抽出手段と、ネットリストと予め準備された回路図内で使用されている電源端子およびグランド端子を設けた論理セルの接続情報を読み込みネットリストを完成する接続情報読み込み手段と、回路図に基づいて作成されたレイアウトを読み込むレイアウトデータ読み込み手段と、回路図から抽出した接続情報と回路図に基づいて作成されたレイアウトデータとが一致するかどうかを検証する検証手段を備えたものである。
【０００６】
請求項１記載の半導体集積回路の検証装置によれば、複数の電源ネットおよびグランドネットを有する回路と、この回路に基づいて作成されたレイアウトが一致するかどうかを検証することができる。したがって、複数の電源ネットおよびグランドネットを有する回路において、異なる電源、グランドごとにセル名のが必要な従来の方法に比べ、回路図の一元管理とデータの削減に効果を奏する。
【０００７】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【０００８】
図１は、本発明の一実施の形態である半導体集積回路の検証方法の処理フロー図である。
【０００９】
１０１は論理セルにより構成される回路から接続情報を抽出する接続情報抽出手段、１０２は手段１０１で抽出された接続情報と予め準備された論理セル回路の接続情報を読み込みネットリストを完成する接続情報読み込み手段、１０３は接続情報抽出手段１０１の回路に基づき作成したレイアウトを読み込むレイアウトデータ読み込み手段、１０４は手段１０２のネットリストと手段１０３のレイアウトが一致しているかどうかを比較する比較手段であり、この結果に基づいて複数の電源ネットおよびグランドネットを有する回路と、この回路に基づいて作成されたレイアウトが一致するかどうかを検証する検証手段を構成する。
【００１０】
以下図２を用いて図１の具体的な動作過程を説明する。図２は複数の電源系統を有する半導体集積回路の一部であり、手段１０１においては図２の回路図２０１のネットリストを、電源およびグランドのネット名の情報を含んだネットリストで生成するために、回路作成用シンボルに電源ネット定義端子とグランドネット定義端子を設ける。これらの電源ネット定義端子とグランドネット定義端子は論理シミュレーションには使用されない端子である。
【００１１】
２０１は複数の電源ネットおよび複数のグランドネットを有する半導体集積回路、２０２から２０５は半導体集積回路２０１を構成する論理セルＩ１〜Ｉ４、２０６から２０９はセルが有する電源ネット定義用端子、２１０から２１３はセルが有するグランドネット定義用端子である。
【００１２】
図２の半導体集積回路２０１ではセル２０２および２０３は電源ネットＶＤＤ１、グランドネットＶＳＳ１に接続するので、セル２０２の電源ネット端子２０６とセル２０３の電源ネット定義端子２０７にはＶＤＤ１を設定し、またセル２０２のグランドネット定義端子２１０とセル２０３のグランドネット端子２１１にはＶＳＳ１を設定する。
【００１３】
またセル２０４および２０５は電源ＶＤＤ２、グランドネットＶＳＳ２に接続するのでセル２０４の電源ネット端子２０８とセル２０５の電源ネット定義端子２０９にはＶＤＤ２を設定し、またセル２０４のグランドネット端子２１２とセル２０５のグランドネット端子２１３にはＶＳＳ２を設定する。
【００１４】
手段１０１で半導体集積回路２０１のネットリストを出力する場合に通常の入出力端子に加えて電源ネット定義用端子に設定されている電源ネット名とグランドネット定義用端子に定義されているグランドネット名とを出力したネットリストを作成する。
【００１５】
図３に手段１０１で出力した半導体集積回路２０１のネットリストの一部の一例を示す。
【００１６】
３０１は手段１０１で出力したネットリストで、セルの入出力端子に加えて３０２の項は電源のネット名、３０３の項はグランドのネット名を追加したネットリストである。
【００１７】
半導体集積回路２０１のセル２０２とセル２０３は電源ネットＶＤＤ１とグランドネットＶＳＳ１に接続し、セル２０４とセル２０５は電源ネットＶＤＤ２とグランドネットＶＳＳ２に接続している。セル２０２とセル２０４は機能およびレイアウト形状も同一であるが、接続する電源ネット名およびグランドネット名が異なり、またセル２０３とセル２０５も同様に、機能およびレイアウト形状は同一であるが、接続する電源ネット名およびグランドネット名が異なるため、セル２０２と２０３は電源ネット名ＶＤＤ１およびグランドネット名ＶＳＳ１を、セル２０４と２０５は電源ネット名ＶＤＤ２およびＶＳＳ２をそれぞれネットリストに出力している。
【００１８】
また図４にはこれに対応したセルのサブサーキットのネットリストの一例を示す。図４はあらかじめ用意された標準セルであり、セル２０３および２０５のｎａｎｄ２のセルに対応したサブサーキットである。
【００１９】
ｎａｎｄ２のセルの端子は信号の入出力端子ＯＵＴ、ＩＮ１、ＩＮ２に加えてＰＷＲという名前の電源端子、ＧＮＤという名前のグランド端子をネットリストとしては有している。手段１０２のネットリストを完成する手段で、手段１０１で出力した図３でその一例を示した半導体集積回路２０１のネットリストと図４でその一例を示したあらかじめ用意しておいた標準セルのサブサーキットのネットリストを読み込み、トランジスタなどのデバイスで構成したネットリストを完成する。さらに手段１０３で半導体集積回路２０１のレイアウトデータを読み込み、手段１０４でレイアウトとネットリストが一致するかどうかの検証を行う。
【００２０】
また、本発明の半導体集積回路の検証方法は、複数の電源ネットおよびグランドネットを有する半導体集積回路とこの回路に基づいて作成されたレイアウトが一致するかどうかの検証方法であって、回路中の論理セルに対して電源ネット定義端子およびグランドネット定義端子を設け、電源ネット定義端子に接続する電源ネット名を設定しまたグランドネット定義端子に接続するグランドネット名を設定し、回路図内のそれぞれのセルについては設定した電源ネット名およびグランドネット名を含む接続情報を抽出する接続情報抽出ステップと、接続情報抽出ステップで出力された接続情報と予め準備された回路図内で使用されている電源端子およびグランド端子を設けた論理セルの接続情報を読み込みネットリストを完成する接続情報読み込みステップと、回路図に基づいて作成されたレイアウトを読み込むレイアウトデータ読み込みステップと、回路図から抽出した接続情報と回路図に基づいて作成されたレイアウトデータと比較するステップを有することにより、複数の電源ネットおよびグランドネットを有する回路と、回路に基づいて作成されたレイアウトが一致するかどうかを検証する。
【００２１】
【発明の効果】
請求項１記載の半導体集積回路の検証装置によれば、複数の電源ネットおよびグランドネットを有する回路において、異なる電源、グランドごとにセル名のが必要な従来の方法に比べ、回路図の一元管理とデータの削減に効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路の検証方法の処理手順を示すフローチャートである。
【図２】複数の電源ネットおよびグランドネットを有する半導体集積回路の一例を示す説明図である。
【図３】複数の電源ネットおよびグランドネットを有する半導体集積回路の接続情報の一例を示す説明図である。
【図４】半導体集積回路内で使用されているセルの接続情報の一例を示す説明図である。
【図５】従来の半導体集積回路の接続情報の一例を示す説明図である。
【符号の説明】
１０１ 論理セルで構成される回路から接続情報抽出手段
１０２ 論理セルの回路接続情報読み込みネットリストを完成する手段
１０３ レイアウトデータ読み込み手段
１０４ ネットリストとレイアウトとの比較手段[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit verification device.
[0002]
[Prior art]
Conventionally, in a verification device for checking whether a circuit diagram of a semiconductor integrated circuit matches a layout created based on the circuit diagram, a circuit having a plurality of power nets and a plurality of ground nets and a circuit created based on the circuit In the verification of the connection of the layout, even if cells having the same function and the same layout existing in the circuit are used, the verification is performed with the netlist that outputs only the connection information of the input / output terminals as shown in FIG. If the net names of the power supply and ground to be connected are different, the layout of a plurality of power supplies is verified by changing the cell name.
[0003]
[Problems to be solved by the invention]
However, when a netlist as shown in FIG. 5 is used, the cell name is changed because the net names of the power supply and ground to be connected are different even though the cells have the same function and the same layout, so that the data amount is small. In addition to the increase, a netlist using a cell name different from the created schematic must be created, and errors are found when the schematic and the layout created based on the schematic do not match There is a problem that it is difficult.
[0004]
SUMMARY OF THE INVENTION It is an object of the present invention to solve the above-mentioned problems and to provide a semiconductor integrated circuit verification device capable of centrally managing a circuit diagram and reducing data.
[0005]
[Means for Solving the Problems]
An apparatus for verifying a semiconductor integrated circuit according to claim 1 is a circuit verification apparatus for a semiconductor integrated circuit having a plurality of power supply systems, wherein a logic cell in the circuit is provided with a power net definition terminal and a ground net definition terminal. A connection information extraction unit that outputs a net list with a power supply net and a ground net from circuit diagram information added by, for example, a circuit diagram creation unit, and a name of a power supply net and a ground net to be connected; Connection information reading means for reading connection information of a logic cell provided with a power terminal and a ground terminal used in a circuit diagram, and completing a netlist, and layout data reading means for reading a layout created based on the circuit diagram Matches the connection information extracted from the circuit diagram with the layout data created based on the circuit diagram It is those with a verification means for verifying whether.
[0006]
According to the semiconductor integrated circuit verification device of the first aspect, it is possible to verify whether a circuit having a plurality of power supply nets and ground nets and a layout created based on the circuit match. Therefore, in a circuit having a plurality of power supply nets and ground nets, the present invention is more effective in centrally managing a circuit diagram and reducing data as compared with the conventional method in which cell names are required for different power supplies and grounds.
[0007]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0008]
FIG. 1 is a processing flowchart of a method for verifying a semiconductor integrated circuit according to an embodiment of the present invention.
[0009]
101 is connection information extracting means for extracting connection information from a circuit constituted by logic cells, and 102 is connection information for reading connection information extracted by the means 101 and connection information of a logic cell circuit prepared in advance to complete a net list. Reading means 103; layout data reading means 103 for reading a layout created based on the circuit of the connection information extracting means 101; 104 comparing means for comparing whether the netlist of the means 102 matches the layout of the means 103; Based on the result, a circuit having a plurality of power supply nets and ground nets and verification means for verifying whether or not a layout created based on the circuit is identical is configured.
[0010]
Hereinafter, a specific operation process of FIG. 1 will be described with reference to FIG. FIG. 2 is a part of a semiconductor integrated circuit having a plurality of power supply systems, and means 101 generates the netlist of the circuit diagram 201 of FIG. 2 with a netlist including information of power and ground net names. Then, a power supply net definition terminal and a ground net definition terminal are provided in the circuit creation symbol. These power supply net definition terminal and ground net definition terminal are terminals not used for logic simulation.
[0011]
201 is a semiconductor integrated circuit having a plurality of power supply nets and a plurality of ground nets, 202 to 205 are logic cells I1 to I4 constituting the semiconductor integrated circuit 201, 206 to 209 are power supply net definition terminals of the cells, 210 to 213 Is a ground net defining terminal of the cell.
[0012]
In the semiconductor integrated circuit 201 shown in FIG. 2, the cells 202 and 203 are connected to the power net VDD1 and the ground net VSS1, so that VDD1 is set to the power net terminal 206 of the cell 202 and the power net definition terminal 207 of the cell 203. VSS1 is set to the ground net definition terminal 210 of 202 and the ground net terminal 211 of the cell 203.
[0013]
Since the cells 204 and 205 are connected to the power supply VDD2 and the ground net VSS2, VDD2 is set to the power net terminal 208 of the cell 204 and the power net definition terminal 209 of the cell 205, and the ground net terminal 212 and the cell 205 of the cell 204 are set. VSS2 is set to the ground net terminal 213.
[0014]
When the netlist of the semiconductor integrated circuit 201 is output by the means 101, a power net name set in the power net definition terminal and a ground net name defined in the ground net definition terminal in addition to the normal input / output terminals Create a netlist that outputs
[0015]
FIG. 3 shows an example of a part of the netlist of the semiconductor integrated circuit 201 output by the means 101.
[0016]
Numeral 301 denotes a net list output by the means 101. In addition to the input / output terminals of the cells, the item 302 is a net list to which the power supply net name and the item 303 are the ground net names.
[0017]
The cells 202 and 203 of the semiconductor integrated circuit 201 are connected to the power net VDD1 and the ground net VSS1, and the cells 204 and 205 are connected to the power net VDD2 and the ground net VSS2. The cells 202 and 204 have the same function and layout shape, but have different power supply net names and ground net names to be connected. Similarly, the cells 203 and 205 have the same function and layout shape but are connected. Since the power net name and the ground net name are different, the cells 202 and 203 output the power net name VDD1 and the ground net name VSS1, and the cells 204 and 205 output the power net names VDD2 and VSS2 to the netlist.
[0018]
FIG. 4 shows an example of a netlist of a cell subcircuit corresponding to this. FIG. 4 shows a standard cell prepared in advance, which is a sub-circuit corresponding to the cell 2 of cells 203 and 205.
[0019]
The terminal of the cell nand2 has a power supply terminal named PWR and a ground terminal named GND as a netlist in addition to the signal input / output terminals OUT, IN1, and IN2. A means for completing the netlist of the means 102. The netlist of the semiconductor integrated circuit 201 output by the means 101 and shown in FIG. 3 as an example in FIG. Read the circuit netlist and complete the netlist consisting of devices such as transistors. Further, means 103 reads the layout data of the semiconductor integrated circuit 201, and means 104 verifies whether the layout matches the netlist.
[0020]
In addition, a method for verifying a semiconductor integrated circuit according to the present invention is a method for verifying whether a semiconductor integrated circuit having a plurality of power supply nets and ground nets and a layout created based on the circuit match each other. Provide a power net definition terminal and a ground net definition terminal for the logic cell, set a power net name to be connected to the power net definition terminal, and set a ground net name to be connected to the ground net definition terminal. The connection information extraction step for extracting connection information including the set power supply net name and the ground net name for the cell of, the connection information output in the connection information extraction step and the power supply used in the circuit diagram prepared in advance Read connection information of logic cells with terminals and ground terminals Read connection information to complete netlist A layout data reading step of reading a layout created based on the circuit diagram, and a step of comparing the connection information extracted from the circuit diagram with the layout data created based on the circuit diagram. It is verified whether or not a circuit having a power supply net and a ground net matches a layout created based on the circuit.
[0021]
【The invention's effect】
According to the semiconductor integrated circuit verification device of the first aspect, in a circuit having a plurality of power supply nets and ground nets, a unified management of a circuit diagram is required as compared with a conventional method that requires a cell name for each of different power supply and ground. This is effective in reducing data.
[Brief description of the drawings]
FIG. 1 is a flowchart showing a processing procedure of a semiconductor integrated circuit verification method according to an embodiment of the present invention.
FIG. 2 is an explanatory diagram illustrating an example of a semiconductor integrated circuit having a plurality of power supply nets and ground nets.
FIG. 3 is an explanatory diagram showing an example of connection information of a semiconductor integrated circuit having a plurality of power supply nets and ground nets.
FIG. 4 is an explanatory diagram showing an example of connection information of a cell used in a semiconductor integrated circuit.
FIG. 5 is an explanatory diagram showing an example of connection information of a conventional semiconductor integrated circuit.
[Explanation of symbols]
101 Connection information extracting means from a circuit constituted by logic cells 102 Means for completing circuit connection information reading netlist of logic cells 103 Layout data reading means 104 Netlist and layout comparison means
