JP2004013264A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】セルのレイアウト設計の品質が向上し、設計工数の短縮を図ることのできる半導体装置の製造方法を提供する。
【解決手段】単一でデザインルールを満たしているセルを対象に、隣接して起こり得るすべての仮想パターンを前記セルの周囲に生成し、前記セルおよび前記生成された仮想パターンについてデザインルールの検証を行うことにより、セルのレイアウト設計の品質が向上し、モジュールおよびチップ設計の設計工数の短縮が図れる。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にレイアウト設計の検証工程におけるデザインルールの検証に適用して有効な技術に関する。
【０００２】
【従来の技術】
たとえば、本発明者が検討した技術として、半導体装置の製造に使用するマスクのパターン設計（レイアウト設計）の方法として、以下の方法が考えられる。
【０００３】
すなわち、このレイアウト設計は、一般に、コンピュータを用いて自動または人手で行うが、１つのチップ全体をそのままレイアウト設計するのではなく、機能や論理的なまとまり等により小さな欠片（以下、セルという）にチップを細分化し、そのセル単位でレイアウト設計を行う。
【０００４】
そして、個々のセルのレイアウト設計が完了した後、セルを任意の位置に配置してセル間を配線することにより、チップ全体のレイアウト設計を行う。
【０００５】
以上のセルおよびチップのレイアウト設計の際、半導体装置の製造プロセスの描画工程の都合や電気的特性などから遵守しなければならないルールがある。
【０００６】
そこで、セル単位、複数のセルを組み合わせたモジュール単位およびチップ単位で、レイアウトがこれらのルールに違反していないか、検証ツールを用いて確認することが行われている。
【０００７】
しかし、セルのレイアウト設計の際、セルの外周には他のセルのパターンが配置されていないため、一般的な検証ツールのみでは、セル内部のパターンとセル周辺のパターンとの間の干渉を確認することができない。
【０００８】
一般的なレイアウト設計の検証方法として、ＤＲＣ（Ｄｅｓｉｇｎ　Ｒｕｌｅ　Ｃｈｅｃｋ）、ＥＲＣ（Ｅｌｅｃｔｒｉｃａｌ　Ｒｕｌｅ　Ｃｈｅｃｋ）、ＬＶＳ（Ｌａｙｏｕｔ　Ｖｅｒｓｕｓ　Ｓｃｈｅｍａｔｉｃ）などがある。
【０００９】
ＤＲＣは、製造プロセス条件から定められた設計ルールのチェックを行うものであり、たとえば、パターンの最小線幅、最小間隔などのルールをチェックする。
【００１０】
ＥＲＣは、電気的な設計ルールのチェックを行うものであり、たとえば、電源系の短絡・切断、入力ゲートの開放、出力ゲートの短絡などのルール違反を検出する。
【００１１】
ＬＶＳは、レイアウト設計されたパターンが、意図した回路と一致しているか否かをチェックするものであり、たとえば、レイアウトデータからトランジスタなどの素子とその接続情報などを抽出し、意図した回路との比較を行う。
【００１２】
なお、このようなレイアウト設計の検証に関する技術としては、たとえば昭和６２年９月２９日、日刊工業新聞社発行の「ＣＭＯＳデバイスハンドブック」Ｐ１７１〜Ｐ１８３に記載される技術などが挙げられる。
【００１３】
【発明が解決しようとする課題】
ところで、前記のようなレイアウト設計の検証の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【００１４】
モジュールやチップのレイアウト設計をする際、セルは部品となり、その基準枠をもとに配置される。その場合、セル単体でデザインルールを検証してあっても、他のセルなどと隣接することにより、重なり合うパターンが発生し、その組み合わせによっては、デザインルールを満たさないパターンとなる場合がある。
【００１５】
また、セル単位で、前述のレイアウト設計の検証を行う場合、セルをモジュールまたはチップに配置するときの不具合、たとえば、隣接によって起こるデザインルール違反は、上記検証の対象ではなかった。
【００１６】
このようなセル内部のパターンとセル周辺のパターンとの間の干渉を検出するためには、実際のセルを対象セルの周辺に配置してデザインルールの検証をする方法が考えられるが、周辺に配置するセルのパターンによっては、干渉せずに検証を通り抜け、チップ設計にこのセルを使用するときに、問題となる場合がある。
【００１７】
このような問題を解決するためには、単体で存在するセルすべての組み合わせについて検証する方法が考えられるが、その組み合わせは、膨大であるため、現実的な解決策ではない。
【００１８】
また、セルを部品として使用しているチップ等の設計部署によって、発生する問題の内容が異なるため、同時期に多発した場合、設計効率低下の原因ともなる。さらには、セルの供給元の信用も損なう結果となる。
【００１９】
また、モジュールまたはチップのレイアウト設計段階で、デザインルール違反が発見された場合、チップなどの設計部署が独自に修正するか、セルを供給する部署へフィードバックして、セルを修正していたため、チップの設計工数が増加する要因となっていた。
【００２０】
そこで、セルを設計する段階で、より高品質な部品としてのセルを開発するためには、あらゆる配置条件を満たす検証が必要となる。
【００２１】
そこで、本発明の目的は、レイアウト設計の検証工程を有する半導体装置の製造方法において、セルに隣接して起こり得るすべてのパターンをセルの周囲に生成した後、デザインルールの検証を行うことにより、セルのレイアウト設計の品質が向上し、設計工数の短縮を図ることのできる半導体装置の製造方法を提供するものである。
【００２２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２４】
すなわち、本発明による半導体装置の製造方法は、レイアウト設計の検証工程において、セルに隣接して起こり得るすべてのパターンを前記セルの周囲に生成した後、デザインルールの検証を行うものである。
【００２５】
また、本発明による半導体装置の製造方法は、レイアウト設計の検証工程において、パターン発生条件を含む外部定義ファイルに基づき、セルに隣接して起こり得るすべてのパターンを前記セルの周囲に生成した後、デザインルールの検証を行うものである。
【００２６】
また、本発明による半導体装置の製造方法は、レイアウト設計の検証工程において、単一でデザインルールを満たしているセルを対象に、前記セルに隣接して起こり得るすべてのパターンを前記セルの周囲に生成した後、デザインルールの検証を行うものである。
【００２７】
また、本発明による半導体装置の製造方法は、レイアウト設計の検証工程において、単一でデザインルールを満たしているセルを対象に、パターン発生条件を含む外部定義ファイルに基づき、前記セルに隣接して起こり得るすべてのパターンを前記セルの周囲に生成した後、デザインルールの検証を行うものである。
【００２８】
よって、前記方法によれば、モジュールおよびチップのレイアウトを考慮した検証を行うことになるので、セルのレイアウト設計の品質が向上し、設計工数の短縮および開発費の低減を図ることができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。
【００３０】
（実施の形態１）
図１は本発明の実施の形態１である半導体装置の製造方法において、デザインルールの検証工程の処理フローを示す概略図、図２は本発明の一実施の形態である半導体装置の製造方法において、セルの周囲に仮想パターンを生成する様子を示す概略図、図３および図４は本発明の一実施の形態の半導体装置の製造方法において、セルおよび該セルの周囲に生成した仮想パターンを示すレイアウト図、図５は本発明の一実施の形態の半導体装置の製造方法において、レイアウト設計の検証工程の手順を示すフロー図である。
【００３１】
まず、図１により、本実施の形態１の半導体装置の製造方法におけるデザインルールの検証ツールについて説明する。
【００３２】
本実施の形態１の半導体装置の製造方法におけるデザインルールの検証ツールは、たとえば、外部定義ファイル１１、データベース１２、処理プログラム１３、エラーフラグ１４などからなり、市販のレイアウトエディタ１０を利用して構成されている。
【００３３】
レイアウトエディタ１０は、レイアウトを生成する市販のツールであり、図形生成機能、図形演算機能などを有している。
【００３４】
外部定義ファイル１１は、独自に調査したパターン発生条件、デザインルールから必要な項目を抜粋して記述した検証ルールなどを含むファイルであり、これにより、仮想パターン２３を生成する際の位置や大きさなどが決定される。
【００３５】
データベース１２は、セルのレイアウト情報などが含まれているデータベースである。
【００３６】
処理プログラム１３は、独自に開発したプログラムであり、インターフェース機能、データベース読み込み機能、エラー掃き出し機能などを有し、コマンドにより各処理を実行する。
【００３７】
エラーフラグ１４は、デザインルールの検証の結果、エラー情報を表示するものである。
【００３８】
次に、図１、図２、図３および図４により、本実施の形態１の半導体装置の製造方法におけるデザインルールの検証工程（以下、ＬＲＣという）の処理フローについて説明する。
【００３９】
たとえば一例として、単一でデザインルールを満たすセルを対象に以下の処理を行う。まず、処理プログラム１３により、データベース１２および外部定義ファイル１１から必要な情報を読み込む。
【００４０】
次に、処理プログラム１３内のコマンド操作により、外部定義ファイル１１の情報に基づいて図形演算および図形生成を行い、セル基準層２１を基準にセルの周囲に仮想パターン２３を生成する。この際、セルに隣接して起こり得るすべての仮想パターン２３が外部定義ファイル１１のパターン発生条件などに基づいて生成される。
【００４１】
たとえば一例として、セル内部のパターン２２と生成した仮想パターン２３の関係を図２に示す。単一セルのレイアウトは、セル基準層２１、セル内部のパターン２２などから構成される。セル基準層２１は、セルの大きさなどレイアウトの基準となるべきパターンを示すものであり、セル基準層２１のパターンを基準にして仮想パターン２３が生成される。セル内部のパターン２２は、トランジスタなどの素子や配線などを構成するパターンである。外部定義ファイル１１には、パターン生成間隔ｄなどパターン発生条件が記述されており、それに基づいて仮想パターン２３が生成される。
【００４２】
また、他の一例として、セルに隣接して仮想パターン２３が生成された場合のレイアウトを図３に示す。この例では、外部定義ファイル１１に基づいて、セル基準層２１のＸ軸最小値Ｘｍｉｎ，Ｘ軸最大値Ｘｍａｘに対し、幅Ｗの仮想パターン２３がＹ軸Ｙ１〜Ｙ２間，Ｙ３〜Ｙ４間に生成されている。
【００４３】
さらに、他の一例として、セルの周囲に仮想パターン２３が生成された場合のレイアウトを図４に示す。この例では、外部定義ファイル１１に基づいて、セル基準層２１のＸ軸最小値Ｘｍｉｎ，Ｘ軸最大値Ｘｍａｘに対し幅Ｗ１、Ｙ軸最小値Ｙｍｉｎ，Ｙ軸最大値Ｙｍａｘに対し幅Ｗ４の間隔を空け、各々Ｗ２，Ｗ３の幅を持つ仮想パターン２３が生成されている。
【００４４】
以上のようにして仮想パターン２３が生成された後、処理プログラム１３内のコマンド操作により、セル内部のパターン２２と生成された仮想パターン２３とを合成してデザインルールの検証を行い、その結果としてエラーフラグ１４にエラー情報を掃き出す。この一連の処理（ＬＲＣ）はレイアウトエディタ１０の内部で行われる。
【００４５】
次に、図５により、本実施の形態１の半導体装置の製造方法におけるレイアウト設計の検証工程のフローの一例を説明する。
【００４６】
本実施の形態１の半導体装置の製造方法におけるレイアウト設計の検証は、たとえば、ＤＲＣ（Ｄｅｓｉｇｎ　Ｒｕｌｅ　Ｃｈｅｃｋ）５２、ＥＲＣ（Ｅｌｅｃｔｒｉｃａｌ　Ｒｕｌｅ　Ｃｈｅｃｋ）５３、ＬＶＳ（Ｌａｙｏｕｔ　Ｖｅｒｓｕｓ　Ｓｃｈｅｍａｔｉｃ）５４および前述のＬＲＣ５５などから構成される。セル単位でレイアウト設計されたセルデータ５１に対して一般的なＤＲＣ５２，ＥＲＣ５３，ＬＶＳ５４を行う。そして、ＤＲＣ５２，ＥＲＣ５３，ＬＶＳ５４の検証結果にエラーがない場合（ＯＫ）は、前述のＬＲＣ５５を実行し、ＤＲＣ５２，ＥＲＣ５３，ＬＶＳ５４の検証結果にエラーがある場合（ＮＧ）は、当該エラーを修正し、再度、ＤＲＣ５２，ＥＲＣ５３，ＬＶＳ５４を行う。次に、ＬＲＣ５５の検証結果にエラーがない場合（ＯＫ）は、モジュールまたはチップ設計の担当部署へ当該セルが供給され、モジュールまたはチップの設計が行われる。ＬＲＣ５５の検証結果にエラーがある場合（ＮＧ）は、当該エラーを修正して、再度、ＤＲＣ５２，ＥＲＣ５３，ＬＶＳ５４およびＬＲＣ５５を実行する。
【００４７】
よって、以上のように、セルに隣接して起こり得るすべてのパターンをセルの周囲に仮想的に生成した後、デザインルールの検証を行うこと（ＬＲＣ）により、セル単一で検証を行っているにも関わらず、実質的には、隣接するセルのすべての組み合わせについて検証しているのと同じ効果を得ることができる。
【００４８】
すなわち、ＬＲＣ５５を実行することにより、単一のセルのＤＲＣ５２では、検出することができなかったセル相互間の干渉についても検証することが可能となり、モジュールおよびチップレイアウトの検証におけるエラー発生を抑制することができ、セルの品質向上・高付加価値化、開発期間の短縮および開発費の低減を図ることができる。
【００４９】
（実施の形態２）
図６は本発明の実施の形態２である半導体装置の製造方法において、デザインルールの検証工程（ＬＲＣ）の処理フローを示す概略図である。
【００５０】
また、本実施の形態２である半導体装置の製造方法において、セルの周囲にパターンを生成する様子を示す概略図は図２と、セルおよび該セルの周囲に生成したパターンを示すレイアウト図は図３および図４と、レイアウト設計の検証工程の手順を示すフロー図は図５と、それぞれ同じであるので説明は省略する。
【００５１】
まず、図６により、本実施の形態２である半導体装置の製造方法におけるデザインルールの検証ツールについて説明する。
【００５２】
本実施の形態２である半導体装置の製造方法におけるデザインルールの検証ツールは、たとえば、外部定義ファイル６１、ソースファイル６２、処理プログラム６３、市販のレイアウト検証ツール６０、エラーソースファイル６４、サマリーリスト６５などから構成されている。
【００５３】
レイアウト検証ツール６０は、ＤＲＣ等を行う市販のツールであり、図形生成機能、図形演算機能などを有している。
【００５４】
外部定義ファイル６１は、独自に調査したパターン発生条件、デザインルールから必要な項目を抜粋して記述した検証ルールなどを含むファイルであり、これにより、仮想パターン２３を生成する際の位置や大きさなどが決定される。
【００５５】
ソースファイル６２は、セルのレイアウト情報などが含まれているファイルである。
【００５６】
処理プログラム６３は、独自に開発したプログラムであり、外部定義ファイル６１、ソースファイル６２、レイアウト検証ツール６０の間のインターフェース機能などを有している。
【００５７】
エラーソースファイル６４は、レイアウト検証ツール６０によるＬＲＣの結果を格納するファイルである。
【００５８】
サマリーリスト６５は、レイアウト検証ツール６０によるＬＲＣの結果を表示するリストである。
【００５９】
次に、図６および図２により、本実施の形態２である半導体装置の製造方法におけるデザインルールの検証工程（ＬＲＣ）の処理フローについて説明する。
【００６０】
たとえば一例として、単一でデザインルールを満たすセルを対象に以下の処理を行う。まず、処理プログラム６３により、ソースファイル６２および外部定義ファイル６１から必要な情報を読み込む。
【００６１】
次に、処理プログラム６３のインターフェース機能によりソースファイル６２および外部定義ファイル６１の情報に基づいて図形演算および図形生成を行い、セル基準層２１を基準にセルの周囲に仮想パターン２３を生成する。この際、セルに隣接して起こり得るすべての仮想パターン２３が外部定義ファイル６１のパターン発生条件などに基づいて生成される（図２）。
【００６２】
仮想パターン２３の生成方法は、実施の形態１と同じであるので、説明は省略する（図３、図４）。
【００６３】
次に、市販のレイアウト検証ツール６０により、セル内部のパターン２２と生成された仮想パターン２３とを合成してデザインルールの検証を実施し、その結果としてエラーソースファイル６４およびサマリーリスト６５にエラー情報を掃き出す。
【００６４】
よって、以上のように、独自に開発した処理プログラ６３を介することにより、市販のレイアウト検証ツール６０のＤＲＣの機能がＬＲＣとなり、実施の形態１と同じような効果を得ることができる。
【００６５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６６】
たとえば、前記実施の形態１および２においては、単一のセルについて通常のＤＲＣ５２を行った後に、当該セルの周辺に仮想パターン２３を生成して、セル内部のパターン２２と生成された仮想パターン２３を合成してデザインルールの検証を行う方法について説明したが、これに限定されるものではなく、単一のセルについて通常のＤＲＣを行うことなく、同時にＤＲＣとＬＲＣによるデザインルールの検証を行うことも可能である。
【００６７】
以上の説明では、主として本発明者によってなされた発明をその属する技術分野であるレイアウト検証工程におけるデザインルールの検証に適用した場合について説明したが、これに限定されるものではなく、たとえば、ＯＰＣ（光近接効果補正）やウェハ全面で平坦化のためのＣＭＰ（化学機械研磨）技術用パターンの擬似配置によるレイアウトパターンとの干渉チェックなどに適用することも可能である。
【００６８】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
（１）セルに隣接して起こり得るすべてのパターンをセルの周囲に生成した後、デザインルールの検証を行うこととしたので、セル単一で検証を行っているにも関わらず、実質的にはすべての組み合わせでセルを隣接させた状態で検証しているのと同じ効果を得ることができる。
（２）モジュールおよびチップのレイアウトを考慮した検証を行うことになるので、セル周辺に対しての整合性だけではなく、擬似生成で考慮されているすべての組み合わせに対して整合性の保証を得ることができる。また、セルのレイアウトパターンの付加価値を高め、かつ、品質の向上を図ることができる。
（３）ＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）チップおよび製品チップでセル配置間の不具合を撲滅することによって、セル供給部署へのフィードバックを防ぎ、開発工数の短縮および開発費の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の製造方法において、デザインルールの検証工程の処理フローを示す概略図である。
【図２】本発明の一実施の形態である半導体装置の製造方法において、セルの周囲に仮想パターンを生成する様子を示す概略図である。
【図３】本発明の一実施の形態である半導体装置の製造方法において、セルおよび該セルの周囲に生成した仮想パターンを示すレイアウト図である。
【図４】本発明の一実施の形態である半導体装置の製造方法において、セルおよび該セルの周囲に生成した仮想パターンを示すレイアウト図である。
【図５】本発明の一実施の形態である半導体装置の製造方法において、レイアウト設計の検証工程の手順を示すフロー図である。
【図６】本発明の実施の形態２である半導体装置の製造方法において、デザインルールの検証工程の処理フローを示す概略図である。
【符号の説明】
１０　レイアウトエディタ
１１　外部定義ファイル
１２　データベース
１３　処理プログラム
１４　エラーフラグ
２１　セル基準層
２２　セル内部のパターン
２３　仮想パターン
５１　セルデータ
５２　ＤＲＣ（Ｄｅｓｉｇｎ　Ｒｕｌｅ　Ｃｈｅｃｋ）
５３　ＥＲＣ（Ｅｌｅｃｔｒｉｃａｌ　Ｒｕｌｅ　Ｃｈｅｃｋ）
５４　ＬＶＳ（Ｌａｙｏｕｔ　Ｖｅｒｓｕｓ　Ｓｃｈｅｍａｔｉｃ）
５５　ＬＲＣ
５６　モジュール、チップ設計
６０　レイアウト検証ツール
６１　外部定義ファイル
６２　ソースファイル
６３　処理プログラム
６４　エラーソースファイル
６５　サマリーリスト
ｄ　　パターン生成間隔
Ｘｍｉｎ　Ｘ軸最小値
Ｘｍａｘ　Ｘ軸最大値
Ｙｍｉｎ　Ｙ軸最小値
Ｙｍａｘ　Ｙ軸最大値

Claims (4)

1. レイアウト設計の検証工程を有する半導体装置の製造方法であって、
   セルに隣接して起こり得るすべてのパターンを前記セルの周囲に生成した後、前記セルおよび前記生成されたパターンについてデザインルールの検証を行う工程を含むレイアウト設計の検証工程を有することを特徴とする半導体装置の製造方法。
2. レイアウト設計の検証工程を有する半導体装置の製造方法であって、
   パターン発生条件を含む外部定義ファイルに基づき、セルに隣接して起こり得るすべてのパターンを前記セルの周囲に生成した後、前記セルおよび前記生成されたパターンについてデザインルールの検証を行う工程を含むレイアウト設計の検証工程を有することを特徴とする半導体装置の製造方法。
3. レイアウト設計の検証工程を有する半導体装置の製造方法であって、
   単一でデザインルールを満たしているセルを対象に、前記セルに隣接して起こり得るすべてのパターンを前記セルの周囲に生成した後、前記セルおよび前記生成されたパターンについてデザインルールの検証を行う工程を含むレイアウト設計の検証工程を有することを特徴とする半導体装置の製造方法。
4. レイアウト設計の検証工程を有する半導体装置の製造方法であって、
   単一でデザインルールを満たしているセルを対象に、パターン発生条件を含む外部定義ファイルに基づき、前記セルに隣接して起こり得るすべてのパターンを前記セルの周囲に生成した後、前記セルおよび前記生成されたパターンについてデザインルールの検証を行う工程を含むレイアウト設計の検証工程を有することを特徴とする半導体装置の製造方法。

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