JP2004006990A - Semiconductor package substrate and semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a new semiconductor package substrate which is quipped with a large number of pins, easily improved in density, miniaturized, superior in reliability, and not required to be equipped with a stiffener by reforming a conventional semiconductor package substrate and improving a multilayer wiring structure film in evenness and to provide a semiconductor device using the new semiconductor package substrate. <P>SOLUTION: The multilayer wiring structure film 15 is laminated on a metal base 11 of a metal plate having an opening in which a semiconductor device 16 is fitted, the semiconductor device 16 is fitted into the opening formed in the metal base 11 and connected to a metal pad 12 in a flip-chip mounting manner. Furthermore, solder balls 19 for BGA are mounted on a metal pad 29. At this point, the surface of the semiconductor device 16 is arranged on the same plane with the that of the metal base 11. <P>COPYRIGHT: (C)2004,JPO

Description

　本発明は金属基板を使用する半導体パッケージ基板及びそれを使用する半導体装置に関し、特に、半導体素子の搭載部の平滑性に優れ半導体装置の信頼性を向上させる半導体パッケージ基板及び半導体装置に関する。 The present invention relates to a semiconductor package substrate using a metal substrate and a semiconductor device using the same, and more particularly, to a semiconductor package substrate and a semiconductor device that have excellent smoothness of a semiconductor element mounting portion and improve the reliability of the semiconductor device.

　従来、多層配線基板、例えば半導体素子を搭載する多層配線基板として、特許文献１（特開平８−３３０４７４号公報）に開示されているような高密度な配線が可能なセラミック多層配線基板が多く使用されている。このセラミック多層配線基板は、アルミナ等からなる絶縁基板と、その表面に形成されたＷ及びＭｏ等の高融点金属からなる配線導体とから構成されており、この絶縁基板の一部分に凹部が形成され、この凹部に半導体素子が収納され、蓋体により封止されるものである。 Conventionally, as a multilayer wiring board, for example, a multilayer wiring board on which a semiconductor element is mounted, a ceramic multilayer wiring board capable of high-density wiring as disclosed in Patent Document 1 (Japanese Patent Laid-Open No. 8-330474) is often used. Has been. This ceramic multilayer wiring board is composed of an insulating substrate made of alumina or the like and a wiring conductor made of a refractory metal such as W or Mo formed on the surface thereof, and a recess is formed in a part of the insulating substrate. The semiconductor element is accommodated in the recess and sealed with a lid.

　また、最近では特許文献２（特開平１１−１７０５８号公報）及び特許文献３（特許第２６７９６８１号）に開示されているように、絶縁材料には有機樹脂を使用しエッチング法及びめっき法により銅配線を形成することで微細な回路を形成して多層化するプリント基板、例えば、ビルドアップ基板が使用されている。絶縁材料に有機樹脂を使用する有機樹脂多層配線基板は、多数の半導体素子を搭載したマルチチップモジュール（ＭＣＭ）等への適用も提案されている。このようなプリント基板、特に、プリント基板上に絶縁層の薄膜を形成してゆくビルドアップ基板は、表層に微細な回路を形成できるため、回路の高密度化に有効である。 Recently, as disclosed in Patent Document 2 (Japanese Patent Application Laid-Open No. 11-17058) and Patent Document 3 (Japanese Patent No. 2679682), an organic resin is used as an insulating material and copper is etched by an etching method and a plating method. A printed circuit board, for example, a build-up circuit board, which forms a fine circuit by forming wirings to form a multilayer is used. An organic resin multilayer wiring board using an organic resin as an insulating material has also been proposed for application to a multi-chip module (MCM) equipped with a large number of semiconductor elements. Such a printed board, in particular, a build-up board in which a thin film of an insulating layer is formed on the printed board can form a fine circuit on the surface layer, and is therefore effective for increasing the density of the circuit.

　更に、チップサイズパッケージ（ＣＳＰ）及びボールグリッドアレイ（ＢＧＡ）の形態として、特開２０００−５８７０１号公報に示されているポリイミド系等のフィルムに銅配線を形成したテープタイプの基板が使用されている。 Further, as a chip size package (CSP) and a ball grid array (BGA), a tape type substrate in which copper wiring is formed on a polyimide film or the like disclosed in Japanese Patent Application Laid-Open No. 2000-58701 is used. Yes.

特開平８−３３０４７４号公報JP-A-8-330474 特開平１１−１７０５８号公報JP 11-17058 A 特許第２６７９６８１号Japanese Patent No. 2679681

　しかしながら、従来の技術には以下に示すような問題点がある。セラミック多層配線基板において絶縁基板を構成するセラミックは、硬くて脆い性質を有することから、製造工程及び搬送工程において欠け及び割れ等の損傷が発生しやすく、損傷が発生すると半導体素子の気密封止性が損なわれるため不良品となり、セラミック多層配線基板の歩留まりが低下するという問題点がある。 However, the conventional techniques have the following problems. The ceramic that constitutes an insulating substrate in a ceramic multilayer wiring board is hard and brittle, so that damage such as chipping and cracking is likely to occur in the manufacturing process and transport process. As a result, the product becomes defective and the yield of the ceramic multilayer wiring board decreases.

　また、セラミック多層配線基板は、焼成前のグリーンシート上に配線を印刷し、各シートを積層して焼成させて製造される。この製造工程において、高温での焼成により収縮が生じるために、焼成後の基板には反り、変形及び寸法のばらつき等の形状不良が発生しやすいという問題点がある。このような形状不良の発生により、高密度化された回路基板及びフリップチップ等の基板に要求される厳しい平坦性に対して、十分に対応できない。即ち、このような形状不良により、回路の多ピン化、高密度化及び微細化が阻害されると共に、半導体素子の搭載部の平坦性が失われるため、半導体素子と基板との間のフリップチップ接続された部分にクラック及びはがれ等が発生しやすく、半導体装置の信頼性を低下させるという問題点がある。 Also, the ceramic multilayer wiring board is manufactured by printing wiring on a green sheet before firing, laminating each sheet and firing. In this manufacturing process, shrinkage occurs due to baking at a high temperature, and thus there is a problem that the substrate after baking is likely to be warped, and shape defects such as deformation and dimensional variation are likely to occur. Due to the occurrence of such shape defects, it is not possible to sufficiently cope with the strict flatness required for high-density circuit boards and flip-chip boards. That is, such a shape defect hinders the increase in the number of pins, the density, and the miniaturization of the circuit, and the flatness of the mounting portion of the semiconductor element is lost. Therefore, the flip chip between the semiconductor element and the substrate There is a problem that cracks and peeling are likely to occur in the connected portions, and the reliability of the semiconductor device is lowered.

　更に、ビルドアップ基板においては、コア材に使用しているプリント基板と表層に形成される絶縁樹脂膜との熱膨張差から基板の反りが発生する。この反りも多ピン化している半導体素子をフリップチップ接続する際の障害となり、前述の如く、回路の高密度化を阻害すると共に、ビルドアップ基板の歩留まりを低下させる。 Furthermore, in the build-up substrate, the substrate warps due to the difference in thermal expansion between the printed circuit board used for the core material and the insulating resin film formed on the surface layer. This warpage also becomes an obstacle when flip-chip connecting semiconductor elements having a large number of pins, and as described above, the density of the circuit is hindered and the yield of the build-up substrate is lowered.

　更にまた、ポリイミド系等のテープを使用する基板においては、半導体素子を搭載する際のテープ基材の伸縮による位置ずれが大きく、回路の高密度化へ対応が十分にできないという問題点がある。 Furthermore, in a substrate using a polyimide tape or the like, there is a problem that a positional shift due to expansion and contraction of the tape base material when mounting a semiconductor element is large, and it is not possible to sufficiently cope with a high density circuit.

　更にまた、従来の基板においては、基板上に多層配線構造膜を形成し、この多層配線構造膜の上に半導体素子を搭載しているため、半導体素子の搭載部には多層化による波打ちが発生し、多層配線構造膜と半導体素子との接続が不安定になるという問題点もある。 Furthermore, in a conventional substrate, a multilayer wiring structure film is formed on the substrate, and a semiconductor element is mounted on the multilayer wiring structure film. However, there is also a problem that the connection between the multilayer wiring structure film and the semiconductor element becomes unstable.

　更にまた、従来の半導体装置において、基板の剛性を向上させるためにはスティフナを装着する必要がある。例えば、複数の半導体素子を覆う大きなヒートシンクを装着する場合は、基板とヒートシンクの間における半導体素子と半導体素子との隙間にスティフナを挿入している。この方法により、基板の剛性は向上するものの半導体装置の製造工程が煩雑になり、半導体装置における製造コストの上昇を招いている。 Furthermore, in a conventional semiconductor device, it is necessary to attach a stiffener to improve the rigidity of the substrate. For example, when a large heat sink covering a plurality of semiconductor elements is mounted, a stiffener is inserted in the gap between the semiconductor element and the semiconductor element between the substrate and the heat sink. Although the rigidity of the substrate is improved by this method, the manufacturing process of the semiconductor device becomes complicated and the manufacturing cost of the semiconductor device is increased.

　本発明はかかる問題点に鑑みてなされたものであって、従来の半導体パッケージ基板を改良し、多層配線基板の平坦性を向上させることにより、多ピン化、高密度化及び微細化が容易で信頼性が高く、且つ、スティフナを装着する必要がない新規な半導体パッケージ基板及び半導体装置を提供することを目的とする。 The present invention has been made in view of such problems, and by improving the conventional semiconductor package substrate and improving the flatness of the multilayer wiring substrate, it is easy to increase the number of pins, increase the density, and reduce the size. It is an object of the present invention to provide a novel semiconductor package substrate and semiconductor device that have high reliability and do not require a stiffener.

　本発明に係る半導体パッケージ基板は、金属板からなり開口部を有するメタルベースと、前記メタルベースの表面上に直接積層された多層配線構造膜と、を有し、前記多層配線構造膜は、前記メタルベースに接する第１の面における前記開口部内の領域に形成されその表面が前記第１の面よりも突出した位置にある第１の金属パッドを有することを特徴とする。 A semiconductor package substrate according to the present invention includes a metal base made of a metal plate and having an opening, and a multilayer wiring structure film directly laminated on a surface of the metal base, the multilayer wiring structure film includes: It has a 1st metal pad in the area | region in the said opening part in the 1st surface which contact | connects a metal base, and the surface has the position which protruded from the said 1st surface.

　本発明においては、平坦なメタルベース上に多層配線構造膜が積層されているため多層配線構造膜の平坦性が向上し、また、メタルベースが多層配線構造膜の補強材として機能するため多層配線構造膜の変形が抑制され回路の多ピン化、高密度化及び微細化が可能になる。特に、多層配線構造膜における半導体素子を接続する面の平坦性を向上させることができる。 In the present invention, since the multilayer wiring structure film is laminated on the flat metal base, the flatness of the multilayer wiring structure film is improved, and the metal base functions as a reinforcing material for the multilayer wiring structure film. The deformation of the structural film is suppressed, and the number of pins, the density, and the size of the circuit can be increased. In particular, the flatness of the surface connecting the semiconductor elements in the multilayer wiring structure film can be improved.

　また、前記メタルベースにおける前記多層配線構造膜側の面における前記開口部の縁部に金属膜が形成されていることが好ましい。これにより、メタルベースから多層配線構造膜に印加される応力を緩和し、多層配線構造膜にクラックが発生することを抑制することができる。 Further, it is preferable that a metal film is formed at an edge of the opening on the surface of the metal base on the multilayer wiring structure film side. Thereby, the stress applied from the metal base to the multilayer wiring structure film can be relaxed, and the occurrence of cracks in the multilayer wiring structure film can be suppressed.

　更に、前記第１の金属パッドの表層部分は、金、錫及び半田からなる群から選択された少なくとも１種の金属又はその合金により覆われていることが好ましい。第１の金属パッドを半田により覆うことにより、多層配線構造膜に第１の金属パッドを介して半導体素子を接続する際に、この半田を半田ボールとして使用することができる。これにより、印刷又は転写により半田ボールを形成する場合と比較して、半田ボールを安定して高密度に形成することができるため、パッドの狭ピッチ化を図ることができる。また、請求項１に記載されているように、第１の金属パッドが多層配線構造膜の第１の面よりも突出しているため、第１の金属パッドと半田との間の接続強度が高く、半導体素子を接続したときの接続信頼性が高い。 Furthermore, it is preferable that the surface layer portion of the first metal pad is covered with at least one metal selected from the group consisting of gold, tin and solder, or an alloy thereof. By covering the first metal pad with solder, this solder can be used as a solder ball when the semiconductor element is connected to the multilayer wiring structure film via the first metal pad. As a result, the solder balls can be stably formed at a high density as compared with the case where the solder balls are formed by printing or transfer, so that the pitch of the pads can be reduced. In addition, as described in claim 1, since the first metal pad protrudes from the first surface of the multilayer wiring structure film, the connection strength between the first metal pad and the solder is high. Connection reliability when semiconductor elements are connected is high.

　本発明に係る半導体装置は、前記半導体パッケージ基板と、この半導体パッケージ基板における前記メタルベースの前記開口部内に嵌入され前記第１の金属パッドに接続された半導体素子と、を有することを特徴とする。 A semiconductor device according to the present invention includes the semiconductor package substrate, and a semiconductor element that is inserted into the opening of the metal base in the semiconductor package substrate and connected to the first metal pad. .

　本発明においては、半導体素子をメタルベースの開口部内に嵌入し、この半導体素子を波打ちがなく平坦性が良好な多層配線構造膜の最表面に接続するため、多層配線構造膜と半導体素子の接続部における信頼性が向上する。 In the present invention, the semiconductor element is inserted into the opening of the metal base, and the semiconductor element is connected to the outermost surface of the multilayer wiring structure film having no undulation and good flatness. Reliability in the part is improved.

　以上詳述したように、本発明の半導体パッケージ基板は、平滑なメタルベース上に半導体素子搭載用の第１の金属パッドを有する多層配線構造膜を積層しているため、半導体素子搭載部の平坦性が優れており、半導体素子を半導体パッケージ基板に実装する際の信頼性を向上できる。また、メタルベースを半導体素子搭載部以外の部分に残すことにより、多層配線構造膜の反り及び寸法変化を最小限に抑えることができるため、多層配線構造膜における多ピン化、高密度化及び微細化が容易になる。更に、メタルベースの変形量は、プリント基板及びセラミック基板の変形量と比較して少ないため、多層配線構造膜の高密度化が容易となる。 As described above in detail, since the semiconductor package substrate of the present invention has the multilayer wiring structure film having the first metal pad for mounting the semiconductor element on the smooth metal base, the semiconductor element mounting portion is flat. The reliability is excellent when the semiconductor element is mounted on the semiconductor package substrate. In addition, by leaving the metal base in a portion other than the semiconductor element mounting portion, it is possible to minimize warping and dimensional change of the multilayer wiring structure film. It becomes easy. Furthermore, since the deformation amount of the metal base is small compared to the deformation amounts of the printed circuit board and the ceramic substrate, it is easy to increase the density of the multilayer wiring structure film.

　また、本発明の半導体装置は、半導体素子搭載後の半導体素子の表面とメタルベースの表面とを同一面上に配置することにより、メタルベースをスティフナとして使用することができる。これにより、基板にスティフナを装着する工程を無くすことができるため、半導体装置の製造コストを低減することができる。更に、メタルベースにおける多層配線構造膜側の面における開口部の縁部に金属膜が形成されているため、メタルベースから多層配線構造膜に応力が直接印加されることを防止でき、多層配線構造膜にクラックが発生することを抑制できるため、半導体装置の信頼性が向上する。 Further, the semiconductor device of the present invention can use the metal base as a stiffener by arranging the surface of the semiconductor element after mounting the semiconductor element and the surface of the metal base on the same plane. This eliminates the step of attaching the stiffener to the substrate, so that the manufacturing cost of the semiconductor device can be reduced. Further, since the metal film is formed at the edge of the opening on the surface of the metal base on the multilayer wiring structure film side, it is possible to prevent stress from being directly applied from the metal base to the multilayer wiring structure film. Since the generation of cracks in the film can be suppressed, the reliability of the semiconductor device is improved.

　更に、半導体素子搭載用の金属パッドの表面に半田ボールを配置することにより、半導体素子接続用の半田又は予備半田として使用できるため、フリップチップパッドの狭ピッチ化に対応できる。 Furthermore, by arranging solder balls on the surface of a metal pad for mounting a semiconductor element, it can be used as a solder for connecting a semiconductor element or a spare solder, so that it is possible to cope with a narrow pitch of flip chip pads.

　更にまた、メタルベース上に半導体素子搭載用の金属パッドを形成したのち薄膜コンデンサを形成することができるために、チップパッド近傍にデカップリングコンデンサを設けることができる。 Furthermore, since a thin film capacitor can be formed after forming a metal pad for mounting a semiconductor element on the metal base, a decoupling capacitor can be provided in the vicinity of the chip pad.

　更にまた、キャリア基材を接続させない半導体パッケージ基板では、配線長を最短に抑えることができ、信号の高速化に対し有効な構造となる。一方、キャリア基材を接続させることにより、容易にグランド機能を強化し、抵抗及びコンデンサ等の受動部品を付加させることができる。また、マザーボードへの搭載時に発生する応力をキャリア基材で緩和することができ、二次実装時の信頼性を向上させることができる。 Furthermore, a semiconductor package substrate that is not connected to a carrier base material can minimize the wiring length and has an effective structure for increasing the signal speed. On the other hand, by connecting the carrier base material, it is possible to easily strengthen the ground function and add passive components such as a resistor and a capacitor. In addition, the stress generated at the time of mounting on the mother board can be relaxed by the carrier base material, and the reliability at the time of secondary mounting can be improved.

　更にまた、メタルベースの両面に多層配線構造膜を同時に形成した後、このメタルベースを２枚に分割することにより、半導体パッケージ基板の生産量を向上させることができ、半導体装置の低コスト化を図ることができる。 Furthermore, after forming the multilayer wiring structure film on both sides of the metal base at the same time, the metal base is divided into two, so that the production amount of the semiconductor package substrate can be improved, and the cost of the semiconductor device can be reduced. You can plan.

　以下、本発明の実施例について添付の図面を参照して具体的に説明する。先ず、本発明に係る半導体パッケージ基板及び半導体装置の実施例について説明する。 Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings. First, embodiments of a semiconductor package substrate and a semiconductor device according to the present invention will be described.

　図１は、本発明装置の第１実施例に係る半導体パッケージ基板及び半導体装置の構成を示す図であり、図１（ａ）は表面側からみた半導体装置の斜視図、図１（ｂ）は裏面側からみた半導体装置の斜視図、図１（ｃ）は部分断面図である。本実施例は、本発明をフルグリッドＢＧＡに適用した場合のものである。 FIG. 1 is a diagram showing a configuration of a semiconductor package substrate and a semiconductor device according to a first embodiment of the device of the present invention. FIG. 1A is a perspective view of the semiconductor device viewed from the front side, and FIG. FIG. 1C is a perspective view of the semiconductor device viewed from the back side, and FIG. In this embodiment, the present invention is applied to a full grid BGA.

　図１（ａ）乃至（ｃ）に示す半導体装置は、半導体パッケージ基板３１ａ及びこの半導体パッケージ基板３１ａに実装された半導体素子１６から構成される。図１（ａ）に示すように、この半導体パッケージ基板３１ａにおいては、金属板からなるメタルベース１１上に多層配線構造膜１５が形成されている。このメタルベース１１にはその中央に貫通する開口部が形成されており、この開口部内に半導体素子１６が嵌入され、多層配線構造膜１５上に搭載されている。図１（ｂ）及び（ｃ）に示すように、多層配線構造膜１５におけるメタルベース１１及び半導体素子１６が配置されていない側の面（以下、多層配線構造膜１５の裏面という）には第２の金属パッド２９が設けられており、この第２の金属パッド２９上にはＢＧＡ用半田ボール１９が搭載されている。 The semiconductor device shown in FIGS. 1A to 1C includes a semiconductor package substrate 31a and a semiconductor element 16 mounted on the semiconductor package substrate 31a. As shown in FIG. 1A, in the semiconductor package substrate 31a, a multilayer wiring structure film 15 is formed on a metal base 11 made of a metal plate. The metal base 11 has an opening penetrating in the center thereof, and a semiconductor element 16 is fitted into the opening and mounted on the multilayer wiring structure film 15. As shown in FIGS. 1B and 1C, the surface of the multilayer wiring structure film 15 where the metal base 11 and the semiconductor element 16 are not disposed (hereinafter referred to as the back surface of the multilayer wiring structure film 15) is the first. Two metal pads 29 are provided, and BGA solder balls 19 are mounted on the second metal pads 29.

　図１（ｃ）に示すように、多層配線構造膜１５におけるメタルベース１１及び半導体素子１６が配置されている側の面（以下、多層配線構造膜１５の表面という）のメタルベース１１の開口部内には半導体素子１６を搭載するための第１の金属パッド１２が設けられており、第１の金属パッド１２は半導体素子１６の半田ボール１８に接続されている。また、多層配線構造膜１５には、所定のパターンを有する配線及びこの配線間に充填された絶縁性樹脂とから構成される配線層１４と、有機樹脂からなる絶縁層１３とが交互に積層されている。 As shown in FIG. 1C, in the opening of the metal base 11 on the surface of the multilayer wiring structure film 15 on which the metal base 11 and the semiconductor element 16 are disposed (hereinafter referred to as the surface of the multilayer wiring structure film 15). The first metal pad 12 for mounting the semiconductor element 16 is provided in the first metal pad 12, and the first metal pad 12 is connected to the solder ball 18 of the semiconductor element 16. In addition, the multilayer wiring structure film 15 is formed by alternately laminating a wiring layer 14 composed of wiring having a predetermined pattern and an insulating resin filled between the wirings, and an insulating layer 13 composed of an organic resin. ing.

　多層配線構造膜１５は、ビルドアップ工法で使用されているサブトラクティブ法、セミアディティブ法又はフルアディティブ法等により積層され、メタルベース１１上に形成される。サブトラクティブ法は、例えば特開平１０−５１１０５号公報に開示されているように、基板又は樹脂上の銅箔をエッチングして回路パターンとする方法である。セミアディティブ法は、例えば特開平９−６４４９３号公報に開示されているように、給電層を形成した後にレジスト内に電解めっきを析出させ、レジストを除去後に給電層をエッチングして回路パターンとする方法である。フルアディティブ法は、例えば特開平６−３３４３３４号公報に開示されているように、基板又は樹脂の表面を活性化させた後にレジストでパターンを形成し、このレジストを絶縁層として無電解めっき法により回路パターンを形成する方法である。 The multilayer wiring structure film 15 is formed on the metal base 11 by being laminated by a subtractive method, a semi-additive method, a full additive method, or the like used in the build-up method. The subtractive method is a method of forming a circuit pattern by etching a copper foil on a substrate or resin as disclosed in, for example, Japanese Patent Laid-Open No. 10-51105. In the semi-additive method, for example, as disclosed in Japanese Patent Application Laid-Open No. 9-64493, after forming a power feeding layer, electrolytic plating is deposited in the resist, and after removing the resist, the power feeding layer is etched to form a circuit pattern. Is the method. For example, as disclosed in JP-A-6-334334, the full additive method forms a pattern with a resist after activating the surface of a substrate or resin, and uses the resist as an insulating layer by an electroless plating method. This is a method of forming a circuit pattern.

　半導体素子１６は、メタルベース１１の開口部、即ち、多層配線構造膜１５の表面側に嵌入され、半田ボール１８により多層配線構造膜１５の第１の金属パッド１２に接続されており、半導体素子１６と多層配線構造膜１５の間の空間における半田ボール１８間にはアンダーフィル１７が充填されている。 The semiconductor element 16 is fitted into the opening of the metal base 11, that is, the surface side of the multilayer wiring structure film 15, and is connected to the first metal pad 12 of the multilayer wiring structure film 15 by a solder ball 18. Underfill 17 is filled between the solder balls 18 in the space between 16 and the multilayer wiring structure film 15.

　また、ＢＧＡ用半田ボール１９は第２の金属パッド２９に接続されており、第２の金属パッド２９は配線層１４の最上層に接続されており、配線層１４の各層は絶縁層１３内のビアを介して互いに接続されており、配線層１４の最下層は絶縁層１３内のビアを介して第１の金属パッド１２に接続されており、第１の金属パッド１２は半田ボール１８を介して半導体素子１６に接続されている。 Also, the BGA solder balls 19 are connected to the second metal pads 29, the second metal pads 29 are connected to the uppermost layer of the wiring layer 14, and each layer of the wiring layer 14 is in the insulating layer 13. The wiring layers 14 are connected to each other via vias, and the lowermost layer of the wiring layer 14 is connected to the first metal pads 12 via vias in the insulating layer 13. The first metal pads 12 are connected via the solder balls 18. Are connected to the semiconductor element 16.

　メタルベース１１は、ステンレス、鉄、ニッケル、銅及びアルミニウムからなる群から選択された少なくとも１種の金属又はその合金から構成されることができるが、ステンレス及び銅合金が取り扱いの面で最適である。また、メタルベース１１の厚さは０．１乃至１．５ｍｍが適している。 The metal base 11 can be made of at least one metal selected from the group consisting of stainless steel, iron, nickel, copper, and aluminum, or an alloy thereof, but stainless steel and a copper alloy are optimal in terms of handling. . The thickness of the metal base 11 is suitably 0.1 to 1.5 mm.

　半導体素子搭載用の第１の金属パッド１２における半田ボール１８と接続する表面を構成する材料は、金、錫若しくは半田のうちいずれかの金属又はその合金が適している。本実施例においては、金属パッド１２の表面は金により構成されている。また、図１（ｃ）において、金属パッド１２と半田ボール１８との接触面は多層配線構造膜１５の表面と同一面上にあるが、金属パッド１２の表面を多層配線構造膜１５の表面より窪んだ形状とし、この窪みに半田ボール１８のダムとしての機能を持たせることも可能である。 The material constituting the surface connected to the solder ball 18 in the first metal pad 12 for mounting the semiconductor element is suitably one of gold, tin, solder, or an alloy thereof. In the present embodiment, the surface of the metal pad 12 is made of gold. In FIG. 1C, the contact surface between the metal pad 12 and the solder ball 18 is on the same plane as the surface of the multilayer wiring structure film 15, but the surface of the metal pad 12 is more than the surface of the multilayer wiring structure film 15. It is also possible to have a recessed shape, and to have a function as a dam of the solder ball 18 in the recessed portion.

　絶縁層１３は、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）及びＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）からなる群から選択された１種又は２種以上の有機樹脂により形成されている。これらの有機樹脂のうちの１種を配線層１４間の全ての絶縁層１３に使用してもよいし、前記有機樹脂の２種以上の層を混在させて配線層１４間に配置してもよい。本実施例においては、絶縁層１３は例えばポリイミド樹脂により形成するが、例えば、最下層の絶縁層１３をポリイミド樹脂により形成し、２層目以降をエポキシ樹脂により形成してもよい。 The insulating layer 13 is one or more organic resins selected from the group consisting of epoxy resins, epoxy acrylate resins, urethane acrylate resins, polyester resins, phenol resins, polyimide resins, BCB (benzocyclobutylene) and PBO (polybenzoxazole). It is formed by. One kind of these organic resins may be used for all the insulating layers 13 between the wiring layers 14, or two or more kinds of the organic resins may be mixed and disposed between the wiring layers 14. Good. In this embodiment, the insulating layer 13 is formed of, for example, a polyimide resin. For example, the lowermost insulating layer 13 may be formed of a polyimide resin, and the second and subsequent layers may be formed of an epoxy resin.

　配線層１４における配線を構成する金属は、コストの観点から銅が最適であるが、金、銀、アルミニウム及びニッケルからなる群から選択された少なくとも１種の金属又はその合金も使用可能である。本実施例においては、配線層１４における配線は銅から構成されている。 The metal constituting the wiring in the wiring layer 14 is optimal from the viewpoint of cost, but at least one metal selected from the group consisting of gold, silver, aluminum, and nickel, or an alloy thereof can also be used. In this embodiment, the wiring in the wiring layer 14 is made of copper.

　本第１実施例に係る半導体装置は半導体パッケージ基板３１ａに半導体素子１６が実装されている。次に、この実装方法について説明する。先ず、半導体素子１６を半田ボール１８により金属パッド１２にフリップチップ接続し、アンダーフィル１７を半導体素子１６と多層配線構造膜１５との間の空間に流し込み、硬化させる。次いで、多層配線構造膜１５における金属パッド２９にＢＧＡ用半田ボール１９を装着する。この工程により図１（ａ）乃至（ｃ）に示す半導体装置が製造される。図１（ｃ）では、半導体素子１６が金属パッド１２に半田ボール１８を介してフリップチップ接続されている例を示しているが、半導体素子１６をフェイスアップの状態で多層配線構造膜１５の表面に取り付け、ワイヤーボンディング等の手段により半導体素子１６を多層配線構造膜１５に電気的に接続してもよい。 In the semiconductor device according to the first embodiment, the semiconductor element 16 is mounted on the semiconductor package substrate 31a. Next, this mounting method will be described. First, the semiconductor element 16 is flip-chip connected to the metal pad 12 by the solder ball 18, and the underfill 17 is poured into the space between the semiconductor element 16 and the multilayer wiring structure film 15 and cured. Next, the BGA solder balls 19 are attached to the metal pads 29 in the multilayer wiring structure film 15. Through this step, the semiconductor device shown in FIGS. 1A to 1C is manufactured. FIG. 1C shows an example in which the semiconductor element 16 is flip-chip connected to the metal pad 12 via the solder ball 18, but the surface of the multilayer wiring structure film 15 with the semiconductor element 16 face-up is shown. The semiconductor element 16 may be electrically connected to the multilayer wiring structure film 15 by means such as wire bonding or the like.

　上述の如く構成された第１実施例の半導体パッケージ基板においては、平坦なメタルベース１１上に多層配線構造膜１５を設けているため、多層配線構造膜１５の平坦性が良好である。また、本実施例の半導体装置は、半導体素子１６がメタルベース１１の開口部内に嵌入され、波打ちがなく平坦な多層配線構造膜１５の最表面に接続されているため、多層配線構造膜１５と半導体素子１６との接続部が安定し信頼性が高い。更に、半導体素子１６における多層配線構造膜１５と接続されていない側の面（以下、半導体素子１６の表面という）を、メタルベース１１における多層配線構造膜１５と接合されていない側の面（以下、メタルベース１１の表面という）と同一面上に配置することにより、メタルベース１１に、多層配線構造膜１５の垂直方向の変位を拘束し座屈強度を向上させるスティフナとしての機能を持たせることができる。また、半導体素子１６の表面とメタルベース１１の表面とを同一面上に配置しない場合は、メタルベース１１を多層配線構造膜１５の変形を抑えるフレームとして使用できる。更に、メタルベース１１は金属から構成されているため、最表層のグランドとしての機能を付加することもできる。 In the semiconductor package substrate of the first embodiment configured as described above, since the multilayer wiring structure film 15 is provided on the flat metal base 11, the flatness of the multilayer wiring structure film 15 is good. In the semiconductor device of this embodiment, the semiconductor element 16 is inserted into the opening of the metal base 11 and connected to the outermost surface of the flat multilayer wiring structure film 15 without undulation. The connection portion with the semiconductor element 16 is stable and highly reliable. Furthermore, the surface of the semiconductor element 16 that is not connected to the multilayer wiring structure film 15 (hereinafter referred to as the surface of the semiconductor element 16) is the surface of the metal base 11 that is not bonded to the multilayer wiring structure film 15 (hereinafter referred to as the surface). The metal base 11 has a function as a stiffener that restrains the displacement in the vertical direction of the multilayer wiring structure film 15 and improves the buckling strength. Can do. Further, when the surface of the semiconductor element 16 and the surface of the metal base 11 are not arranged on the same plane, the metal base 11 can be used as a frame for suppressing deformation of the multilayer wiring structure film 15. Furthermore, since the metal base 11 is made of metal, a function as the ground of the outermost layer can be added.

　次に、本発明の半導体パッケージ基板及び半導体装置の第２実施例について説明する。図２は、本実施例に係る半導体パッケージ基板を使用した半導体装置の構成を示す部分断面図である。本実施例に係る半導体パッケージ基板の特徴は、メタルベース１１の開口部に金属膜３５が設けられている点である。 Next, a second embodiment of the semiconductor package substrate and the semiconductor device of the present invention will be described. FIG. 2 is a partial cross-sectional view showing a configuration of a semiconductor device using the semiconductor package substrate according to the present embodiment. A feature of the semiconductor package substrate according to this embodiment is that a metal film 35 is provided in the opening of the metal base 11.

　本第２実施例に係る半導体装置は半導体パッケージ基板３１ｂに半導体素子１６が実装されている。また、メタルベース１１における多層配線構造膜１５側の面における開口部の縁部に金属膜３５が形成されている。多層配線構造膜１５には金属膜３５を嵌入するための凹部が形成されており、金属膜３５はこの凹部内に配置されている。本第２実施例に係る半導体装置における上記以外の構成は、前述の第１実施例に係る半導体装置の構成と同一である。 In the semiconductor device according to the second embodiment, the semiconductor element 16 is mounted on the semiconductor package substrate 31b. A metal film 35 is formed at the edge of the opening on the surface of the metal base 11 on the multilayer wiring structure film 15 side. A recess for fitting the metal film 35 is formed in the multilayer wiring structure film 15, and the metal film 35 is disposed in the recess. The other configuration of the semiconductor device according to the second embodiment is the same as that of the semiconductor device according to the first embodiment.

　次に、半導体素子１６を半導体パッケージ基板３１ｂに実装する方法について説明する。先ず、半導体素子１６をメタルベース１１の開口部内に配置された金属パッド１２に半田ボール１８を介してフリップチップ接続する。次に、アンダーフィル１７を半導体素子１６と多層配線構造膜１５との間の空間に流し込み、硬化させる。次いで、多層配線構造膜１５における金属パッド２９に、ＢＧＡ用半田ボール１９を装着する。上述の工程により図２に示す半導体装置が製造される。また、第１実施例と同様に、半導体素子１６と多層配線構造膜１５との接続は、ワイヤーボンディングにより接続してもよい。 Next, a method for mounting the semiconductor element 16 on the semiconductor package substrate 31b will be described. First, the semiconductor element 16 is flip-chip connected to the metal pad 12 disposed in the opening of the metal base 11 via the solder ball 18. Next, the underfill 17 is poured into the space between the semiconductor element 16 and the multilayer wiring structure film 15 and cured. Next, BGA solder balls 19 are attached to the metal pads 29 in the multilayer wiring structure film 15. The semiconductor device shown in FIG. 2 is manufactured by the above process. Similarly to the first embodiment, the semiconductor element 16 and the multilayer wiring structure film 15 may be connected by wire bonding.

　本第２実施例の半導体装置においては、金属膜３５がメタルベース１１における多層配線構造膜１５側の面における開口部の縁部に形成されているため、メタルベース１１の存在によりメタルベース１１から多層配線構造膜１５に印加される応力を緩和し、この応力が多層配線構造膜１５に直接加わることを防止できる。これにより、この応力に起因して多層配線構造膜１５にクラックが発生することを抑えることができる。 In the semiconductor device according to the second embodiment, the metal film 35 is formed at the edge of the opening on the surface of the metal base 11 on the multilayer wiring structure film 15 side. The stress applied to the multilayer wiring structure film 15 can be relaxed, and this stress can be prevented from being directly applied to the multilayer wiring structure film 15. Thereby, it is possible to suppress the occurrence of cracks in the multilayer wiring structure film 15 due to this stress.

　次に、本発明の半導体パッケージ基板及び半導体装置の第３実施例について説明する。図３は、本実施例に係る半導体パッケージ基板を使用した半導体装置の構成を示す部分断面図である。本実施例に係る半導体パッケージ基板の特徴は、図３に示すように、金属パッド１２の中央部が多層配線構造膜１５の表面から突出しており、また、金属パッド１２の表面に半田ボール２０が設けられ、半田ボール２０は多層配線構造膜１５の表面から突出している点である。本実施例の半導体装置における半田ボール２０以外の部分の構成は、第１実施例又は第２実施例の半導体装置と同一である。 Next, a third embodiment of the semiconductor package substrate and semiconductor device of the present invention will be described. FIG. 3 is a partial cross-sectional view showing a configuration of a semiconductor device using the semiconductor package substrate according to the present embodiment. As shown in FIG. 3, the semiconductor package substrate according to the present embodiment is characterized in that the central portion of the metal pad 12 protrudes from the surface of the multilayer wiring structure film 15, and solder balls 20 are formed on the surface of the metal pad 12. The solder balls 20 provided are projected from the surface of the multilayer wiring structure film 15. The configuration of the semiconductor device of this embodiment other than the solder balls 20 is the same as that of the semiconductor device of the first embodiment or the second embodiment.

　本第３実施例に係る半導体装置は半導体パッケージ基板３１ｃに半導体素子１６が実装されている。次に、この実装方法について説明する。先ず、半導体素子１６をメタルベース１１の開口部内に配置された金属パッド１２に半田ボール２０を介してフリップチップ接続する。このとき、半導体素子１６は半田ボール１８を具備していなくてもよいが、もし半田ボール１８を具備している場合は、半田ボール１８及び半田ボール２０を介して、半導体素子１６を金属パッド１２に接続する。次に、アンダーフィル１７を半導体素子１６と多層配線構造膜１５との間の空間に流し込み、硬化させる。次いで、多層配線構造膜１５における金属パッド２９に、ＢＧＡ用半田ボール１９を装着する。上述の工程により図３に示す半導体装置が製造される。また、第１実施例及び第２実施例と同様に、半導体素子１６と多層配線構造膜１５との接続は、ワイヤーボンディングにより接続してもよい。 In the semiconductor device according to the third embodiment, the semiconductor element 16 is mounted on the semiconductor package substrate 31c. Next, this mounting method will be described. First, the semiconductor element 16 is flip-chip connected to the metal pad 12 disposed in the opening of the metal base 11 via the solder ball 20. At this time, the semiconductor element 16 may not include the solder ball 18, but if the semiconductor element 16 includes the solder ball 18, the semiconductor element 16 is connected to the metal pad 12 via the solder ball 18 and the solder ball 20. Connect to. Next, the underfill 17 is poured into the space between the semiconductor element 16 and the multilayer wiring structure film 15 and cured. Next, BGA solder balls 19 are attached to the metal pads 29 in the multilayer wiring structure film 15. The semiconductor device shown in FIG. 3 is manufactured by the above process. Further, similarly to the first and second embodiments, the semiconductor element 16 and the multilayer wiring structure film 15 may be connected by wire bonding.

　本第３実施例の半導体装置においては、半導体素子１６を多層配線構造膜１５にフリップチップ接続するときに、半田ボール２０が半田又は予備半田として機能するため、フリップチップパッドの狭ピッチ化を図ることができる。また、半導体素子１６は半田ボール１８を具備している必要がなくなる。 In the semiconductor device according to the third embodiment, when the semiconductor element 16 is flip-chip connected to the multilayer wiring structure film 15, the solder balls 20 function as solder or pre-solder, so that the pitch of the flip chip pads is reduced. be able to. Further, the semiconductor element 16 does not need to have the solder ball 18.

　次に、本発明の半導体パッケージ基板及び半導体装置の第４実施例について説明する。図４及び図５は、本実施例に係る半導体装置の構成を示す部分断面図である。本実施例の半導体パッケージ基板の特徴は、金属パッド１２に薄膜コンデンサ２１が取り付けられている点である。本実施例の半導体装置における薄膜コンデンサ２１以外の部分の構成は、第１実施例、第２実施例又は第３実施例の半導体装置と同一である。 Next, a semiconductor package substrate and a semiconductor device according to a fourth embodiment of the present invention will be described. 4 and 5 are partial cross-sectional views showing the configuration of the semiconductor device according to this example. A feature of the semiconductor package substrate of this embodiment is that a thin film capacitor 21 is attached to the metal pad 12. The structure of the semiconductor device of this embodiment other than the thin film capacitor 21 is the same as that of the semiconductor device of the first embodiment, the second embodiment, or the third embodiment.

　薄膜コンデンサ２１はスパッタ法、蒸着法、ＣＶＤ又は陽極酸化法等により形成する。この薄膜コンデンサ２１を構成する材料は、酸化チタン、酸化タンタル、Ａｌ2Ｏ3、ＳｉＯ2、Ｎｂ2Ｏ5、ＢＳＴ（ＢａxＳｒ1-xＴｉＯ3）、ＰＺＴ（ＰｂＺｒxＴｉ1-xＯ3）、ＰＬＺＴ（Ｐｂ1-yＬａyＺｒxＴｉ1-xＯ3）又はＳｒＢｉ2Ｔａ2Ｏ9等のペロブスカイト系材料であることが好ましい。但し、前記化合物のいずれについても、０≦ｘ≦１、０＜ｙ＜１である。また、薄膜コンデンサ２１は、所望の誘電率を実現することができる有機樹脂等により構成されてもよい。 The thin film capacitor 21 is formed by sputtering, vapor deposition, CVD, anodic oxidation, or the like. The material constituting the thin film capacitor 21 is titanium oxide, tantalum oxide, Al 2 O 3 , SiO 2 , Nb 2 O 5 , BST (Ba x Sr 1-x TiO 3 ), PZT (PbZr x Ti 1-x O 3) is preferably a perovskite material such as PLZT (Pb 1-y La y Zr x Ti 1-x O 3) or SrBi 2 Ta 2 O 9. However, 0 ≦ x ≦ 1 and 0 <y <1 for any of the compounds. The thin film capacitor 21 may be made of an organic resin or the like that can realize a desired dielectric constant.

　本第４実施例の半導体装置は、金属パッド１２に薄膜コンデンサ２１が取り付けられているため、半導体素子１６のごく近傍にデカップリングコンデンサを設けることができる。また、本実施例の半導体装置においては、図５に示すように、第３実施例と同様に金属パッド１２の表面に半田ボール２０を設けてもよい。また、第１実施例、第２実施例及び第３実施例と同様に、半導体素子１６と多層配線構造膜１５との接続はワイヤーボンディングにより接続してもよい。 In the semiconductor device of the fourth embodiment, since the thin film capacitor 21 is attached to the metal pad 12, a decoupling capacitor can be provided very close to the semiconductor element 16. Further, in the semiconductor device of this embodiment, as shown in FIG. 5, solder balls 20 may be provided on the surface of the metal pad 12 as in the third embodiment. Similarly to the first embodiment, the second embodiment, and the third embodiment, the semiconductor element 16 and the multilayer wiring structure film 15 may be connected by wire bonding.

　次に、本発明の半導体パッケージ基板及び半導体装置の第５実施例について説明する。図６（ａ）乃至（ｃ）は本第５実施例に係る半導体装置の構成を示す図であり、図６（ａ）は表面側からみた半導体装置の斜視図、図６（ｂ）は裏面側からみた半導体装置の斜視図、図６（ｃ）は部分断面図である。図６（ａ）乃至（ｃ）はプリント基板２４をキャリア基材とした半導体装置の構成を示す。 Next, a semiconductor package substrate and a semiconductor device according to a fifth embodiment of the present invention will be described. FIGS. 6A to 6C are views showing the configuration of the semiconductor device according to the fifth embodiment. FIG. 6A is a perspective view of the semiconductor device as viewed from the front surface side, and FIG. FIG. 6C is a perspective view of the semiconductor device seen from the side, and FIG. 6A to 6C show a configuration of a semiconductor device using the printed circuit board 24 as a carrier base material.

　図６（ａ）乃至（ｃ）に示すように、本第５実施例に係る半導体パッケージ基板３１ｄの特徴は、図１乃至５に示した第１実施例乃至第４実施例に係る半導体パッケージ基板３１ａ、３１ｂ又は３１ｃに、キャリア基材としてプリント基板２４を設け、異方導電膜又は導電性ペースト２３によりプリント基板２４の表裏間を導通させたことである。なお、キャリア基材には少なくとも一層以上からなるプリント基板、セラミック基板又は有機無機複合基板が適している。有機無機複合基板の例として、日本ガイシ株式会社製のＧＶＰ（Ｇｒｉｄ　Ｖｉａ　Ｐｌａｔｅ）等がある。 As shown in FIGS. 6A to 6C, the semiconductor package substrate 31d according to the fifth embodiment is characterized in that the semiconductor package substrate according to the first to fourth embodiments shown in FIGS. That is, the printed circuit board 24 is provided as a carrier base material on 31a, 31b or 31c, and the printed circuit board 24 is electrically connected between the front and back surfaces by an anisotropic conductive film or conductive paste 23. In addition, the printed circuit board which consists of at least one layer, a ceramic substrate, or an organic inorganic composite board | substrate is suitable for a carrier base material. As an example of the organic-inorganic composite substrate, there is GVP (Grid Via Plate) manufactured by NGK Corporation.

　キャリア基材の接合は、接着剤、熱圧着又は化学反応を利用した接着のいずれかにより行い、所望のパターンでの導通を異方導電膜又は導電性ペーストにより行う。図６（ａ）乃至（ｃ）に示した例では、キャリア基材にはプリント基板２４を使用し、プリント基板２４のスルーホール３０を使用して、プリント基板２４を導電性ペースト２３を介して多層配線構造膜１５の金属パッド２９に接続している。プリント基板２４を金属パッド２９に接続する方法は、スルーホール３０を使用せずにプリント基板２４の表面に接続用のパッドを設けて接続を行ってもよく、スルーホール３０を絶縁樹脂で埋め込み、絶縁樹脂の表面に金属パッドを設けて接続を行ってもよい。また、スルーホール３０を金属粒子を含んだペーストで埋め込んでもよい。更に、図６（ｃ）に示す導電性ペースト２３を封止する目的で、スルーホール３０を導電性ペースト２３の上から更に絶縁樹脂等で埋め込んでもよい。 Bonding of the carrier base material is performed by any one of an adhesive, thermocompression bonding, or adhesion using a chemical reaction, and conduction in a desired pattern is performed by an anisotropic conductive film or conductive paste. In the example shown in FIGS. 6A to 6C, the printed circuit board 24 is used as the carrier base material, the through hole 30 of the printed circuit board 24 is used, and the printed circuit board 24 is passed through the conductive paste 23. It is connected to the metal pad 29 of the multilayer wiring structure film 15. The method of connecting the printed circuit board 24 to the metal pad 29 may be performed by providing a connection pad on the surface of the printed circuit board 24 without using the through hole 30, and the through hole 30 is filled with an insulating resin, Connection may be made by providing a metal pad on the surface of the insulating resin. Further, the through hole 30 may be filled with a paste containing metal particles. Further, for the purpose of sealing the conductive paste 23 shown in FIG. 6C, the through hole 30 may be further embedded from above the conductive paste 23 with an insulating resin or the like.

　本第５実施例に係る半導体装置は半導体パッケージ基板３１ｄに半導体素子１６が実装されて形成されている。この実装方法について説明する。図６（ｃ）に示すように、第１実施例乃至第４実施例の半導体パッケージ基板３１ａ、３１ｂ又は３１ｃに、プリント基板２４を所望の位置で導通がとれるように接着剤２２により接合し、半導体パッケージ基板３１ｄを形成する。この半導体パッケージ基板３１ｄにおける金属パッド１２に半導体素子１６をフリップチップ接続する。このとき、金属パッド１２の表面に半田ボール２０（図５参照）が具備されている場合は半田ボール２０により接続し、半田ボール２０が具備されていない場合は半田ボール１８により接続する。また、半田ボール２０及び半田ボール１８の双方を使用してもよい。次に、半導体素子１６と多層配線構造膜１５との間の空間にアンダーフィル１７を流し込み硬化させる。次に、プリント基板２４の表面のパッドにＢＧＡ用半田ボール１９を装着する。なお、第１実施例乃至第４実施例と同様に、半導体素子１６を多層配線構造膜１５にワイヤーボンディングにより接続してもよい。 The semiconductor device according to the fifth embodiment is formed by mounting the semiconductor element 16 on the semiconductor package substrate 31d. This mounting method will be described. As shown in FIG. 6C, the printed circuit board 24 is bonded to the semiconductor package substrate 31a, 31b or 31c of the first to fourth embodiments with an adhesive 22 so as to be conductive at a desired position. A semiconductor package substrate 31d is formed. The semiconductor element 16 is flip-chip connected to the metal pad 12 in the semiconductor package substrate 31d. At this time, when the solder ball 20 (see FIG. 5) is provided on the surface of the metal pad 12, the connection is made by the solder ball 20, and when the solder ball 20 is not provided, the connection is made by the solder ball 18. Further, both the solder ball 20 and the solder ball 18 may be used. Next, the underfill 17 is poured into the space between the semiconductor element 16 and the multilayer wiring structure film 15 and cured. Next, the BGA solder balls 19 are attached to the pads on the surface of the printed circuit board 24. Note that, similarly to the first to fourth embodiments, the semiconductor element 16 may be connected to the multilayer wiring structure film 15 by wire bonding.

　このように構成された第５実施例の半導体装置においては、半導体パッケージ基板３１ｄがキャリア基材としてプリント基板２４を備えることによりグランド機能の強化を図ることができる。また、プリント基板２４内に抵抗及びコンデンサ等の受動部品を内蔵することにより半導体パッケージ基板３１ｄに容易に機能を付加させることができる。更に、プリント基板２４を使用することにより二次実装時に発生する応力を緩和させることができ、半導体装置の信頼性を向上させることができる。 In the semiconductor device of the fifth embodiment configured as described above, the ground function can be enhanced by providing the printed circuit board 24 as the carrier base material in the semiconductor package substrate 31d. Further, by incorporating passive components such as resistors and capacitors in the printed circuit board 24, functions can be easily added to the semiconductor package substrate 31d. Further, the use of the printed circuit board 24 can relieve the stress generated during the secondary mounting, thereby improving the reliability of the semiconductor device.

　次に、本発明の半導体パッケージ基板及び半導体装置の第６実施例について説明する。図７は本第６実施例に係る半導体装置の構成を示す部分断面図である。 Next, a semiconductor package substrate and a semiconductor device according to a sixth embodiment of the present invention will be described. FIG. 7 is a partial cross-sectional view showing the configuration of the semiconductor device according to the sixth embodiment.

　図７に示すように、本第６実施例に係る半導体パッケージ基板３１ｅの特徴は、図１乃至５に示した第１乃至第４実施例に係る半導体パッケージ基板３１ａ、３１ｂ及び３１ｃに、キャリア基材としてプリント基板２４ａを設け、異方導電膜又は導電性ペースト２３により導通させ、プリント基板２４ａのスルーホール３０に接続ピン２５を取り付けたことである。 As shown in FIG. 7, the feature of the semiconductor package substrate 31e according to the sixth embodiment is that the semiconductor package substrates 31a, 31b and 31c according to the first to fourth embodiments shown in FIGS. That is, the printed board 24a is provided as a material, and is electrically connected by the anisotropic conductive film or the conductive paste 23, and the connection pins 25 are attached to the through holes 30 of the printed board 24a.

　本実施例においても、前述の第５実施例と同様に、キャリア基材の接合は、接着剤、熱圧着又は化学反応を利用した接着のいずれかにより行い、所望のパターンでの導通を異方導電膜又は導電性ペーストにより行う。また、図７に示した例では、キャリア基材にはプリント基板２４ａを使用し、プリント基板２４ａのスルーホール３０を使用して接続ピン２５を設け、接続ピン２５を介して外部との接続を行っている。このとき、このプリント基板２４ａと金属パッド２９との接続位置は、接続ピン２５の直下でなくてもよい。 Also in this embodiment, similarly to the above-described fifth embodiment, the carrier base material is bonded by any one of adhesive, thermocompression bonding, or adhesion using a chemical reaction, and conduction in a desired pattern is anisotropic. This is performed using a conductive film or a conductive paste. In the example shown in FIG. 7, the printed circuit board 24 a is used as the carrier base material, the connection pins 25 are provided using the through holes 30 of the printed circuit board 24 a, and the connection to the outside is performed through the connection pins 25. Is going. At this time, the connection position between the printed board 24 a and the metal pad 29 may not be directly below the connection pin 25.

　本第６実施例に係る半導体装置は、半導体パッケージ基板３１ｅに半導体素子１６が実装されて形成されている。この実装方法について説明する。図７に示すように、第１乃至第４実施例の半導体パッケージ基板３１ａ、３１ｂ又は３１ｃに、プリント基板２４ａを所望の位置で導通がとれるように接着剤２２により接合し、半導体パッケージ基板３１ｅを形成する。この半導体パッケージ基板３１ｅにおける金属パッド１２に半導体素子１６をフリップチップ接続する。次に、半導体素子１６と多層配線構造膜１５との間の空間にアンダーフィル１７を流し込み硬化させる。次に、プリント基板２４ａのスルーホール３０に接続ピン２５を装着する。なお、第１実施例乃至第４実施例と同様に、半導体素子１６を多層配線構造膜１５にワイヤーボンディングにより接続してもよい。 The semiconductor device according to the sixth embodiment is formed by mounting the semiconductor element 16 on the semiconductor package substrate 31e. This mounting method will be described. As shown in FIG. 7, the printed circuit board 24a is bonded to the semiconductor package substrate 31a, 31b or 31c of the first to fourth embodiments with an adhesive 22 so as to be conductive at a desired position, and the semiconductor package substrate 31e is bonded. Form. The semiconductor element 16 is flip-chip connected to the metal pad 12 in the semiconductor package substrate 31e. Next, the underfill 17 is poured into the space between the semiconductor element 16 and the multilayer wiring structure film 15 and cured. Next, the connection pins 25 are attached to the through holes 30 of the printed board 24a. Note that, similarly to the first to fourth embodiments, the semiconductor element 16 may be connected to the multilayer wiring structure film 15 by wire bonding.

　このように構成された第６実施例の半導体装置においては、第５実施例の半導体装置と同様に、半導体パッケージ基板３１ｅがキャリア基材としてプリント基板２４ａを備えることによりグランド機能の強化が図ることができる。また、プリント基板２４ａ内に抵抗及びコンデンサ等の受動部品を内蔵することにより半導体パッケージ基板３１ｅに容易に機能を付加させることができる。更に、プリント基板２４ａを使用することにより二次実装時に発生する応力を緩和させることができ、半導体装置の信頼性を向上させることができる。更に、プリント基板２４ａのスルーホール３０を利用することにより、強固に取り付けられた接続ピン２５を得ることができる。 In the semiconductor device of the sixth embodiment configured as described above, as in the semiconductor device of the fifth embodiment, the semiconductor package substrate 31e includes the printed circuit board 24a as a carrier base material, thereby enhancing the ground function. Can do. Further, by incorporating passive components such as resistors and capacitors in the printed circuit board 24a, functions can be easily added to the semiconductor package substrate 31e. Furthermore, by using the printed circuit board 24a, stress generated during secondary mounting can be relieved, and the reliability of the semiconductor device can be improved. Furthermore, by using the through hole 30 of the printed circuit board 24a, the connection pin 25 that is firmly attached can be obtained.

　次に、本発明の半導体パッケージ基板及び半導体装置の第７実施例について説明する。図８は本第７実施例に係る半導体装置の構成を示す部分断面図である。 Next, a semiconductor package substrate and a semiconductor device according to a seventh embodiment of the present invention will be described. FIG. 8 is a partial cross-sectional view showing the configuration of the semiconductor device according to the seventh embodiment.

　図８に示すように、本第７実施例に係る半導体パッケージ基板３１ｆの特徴は、図１乃至５に示した第１乃至第４実施例に係る半導体パッケージ基板３１ａ、３１ｂ又は３１ｃに、キャリア基材としてセラミック基板２６を設けたことである。セラミック基板２６の内部には複数層の配線層が設けられており、セラミック基板２６の表面にはパッドが形成されている。 As shown in FIG. 8, the feature of the semiconductor package substrate 31f according to the seventh embodiment is that the semiconductor package substrate 31a, 31b or 31c according to the first to fourth embodiments shown in FIGS. The ceramic substrate 26 is provided as a material. A plurality of wiring layers are provided inside the ceramic substrate 26, and pads are formed on the surface of the ceramic substrate 26.

　本第７実施例に係る半導体装置は半導体パッケージ基板３１ｆに半導体素子１６が実装されて形成されている。この実装方法について説明する。図８に示すように、第１乃至第４実施例の半導体パッケージ基板３１ａ、３１ｂ又は３１ｃに、セラミック基板２６を所望の位置で導通がとれるように接着剤２２により接合し、半導体パッケージ基板３１ｆを形成する。この半導体パッケージ基板３１ｆにおける金属パッド１２に半導体素子１６をフリップチップ接続する。次に、半導体素子１６と多層配線構造膜１５との間の空間にアンダーフィル１７を流し込み硬化させる。次に、セラミック基板２６の表面のパッドにＢＧＡ用半田ボール１９を装着する。このとき、ＢＧＡ用半田ボール１９の位置はビアの直上でもよい。なお、第１乃至第４実施例と同様に、半導体素子１６を多層配線構造膜１５にワイヤーボンディングにより接続してもよい。 The semiconductor device according to the seventh embodiment is formed by mounting the semiconductor element 16 on the semiconductor package substrate 31f. This mounting method will be described. As shown in FIG. 8, the ceramic substrate 26 is bonded to the semiconductor package substrate 31a, 31b or 31c of the first to fourth embodiments with an adhesive 22 so as to be conductive at a desired position. Form. The semiconductor element 16 is flip-chip connected to the metal pad 12 on the semiconductor package substrate 31f. Next, the underfill 17 is poured into the space between the semiconductor element 16 and the multilayer wiring structure film 15 and cured. Next, the BGA solder balls 19 are attached to the pads on the surface of the ceramic substrate 26. At this time, the position of the BGA solder ball 19 may be directly above the via. As in the first to fourth embodiments, the semiconductor element 16 may be connected to the multilayer wiring structure film 15 by wire bonding.

　このように構成された第７実施例の半導体装置においては、半導体パッケージ基板３１ｆがキャリア基材としてセラミック基板２６を備えることによりグランド機能の強化を図ることができる。また、セラミック基板２６内に抵抗及びコンデンサ等の受動部品を内蔵することにより半導体パッケージ基板３１ｆに容易に機能を付加させることができる。更に、セラミック基板２６を使用することにより二次実装時に発生する応力を緩和させることができ、半導体装置の信頼性を向上させることができる。 In the semiconductor device according to the seventh embodiment configured as described above, the ground function can be enhanced by providing the ceramic substrate 26 as the carrier substrate in the semiconductor package substrate 31f. Further, by incorporating passive components such as resistors and capacitors in the ceramic substrate 26, functions can be easily added to the semiconductor package substrate 31f. Further, the use of the ceramic substrate 26 can relieve the stress generated during the secondary mounting, thereby improving the reliability of the semiconductor device.

　以下、本発明に係る半導体装置の製造方法の実施例について説明する。図９（ａ）乃至（ｅ）及び図１０（ａ）乃至（ｄ）は、本発明方法の第１実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。本実施例方法は、本発明の半導体装置の第１実施例（図１参照）に係る半導体装置を製造するためのものである。なお、各工程間において適宜洗浄及び熱処理を行う。 Embodiments of the semiconductor device manufacturing method according to the present invention will be described below. FIGS. 9A to 9E and FIGS. 10A to 10D are partial cross-sectional views showing a method of manufacturing a semiconductor device according to the first embodiment of the method of the present invention in the order of steps. This embodiment method is for manufacturing a semiconductor device according to the first embodiment (see FIG. 1) of the semiconductor device of the present invention. Note that cleaning and heat treatment are appropriately performed between the respective steps.

　先ず、図９（ａ）に示すように、厚さ０．１乃至１．５ｍｍの金属板であるメタルベース１１の表面にめっきレジスト２７を形成する。形成する方法は、めっきレジスト２７が液状ならばスピンコート法、ダイコート法、カーテンコート法又は印刷法等で積層し、めっきレジスト２７がドライフィルムであればラミネート法等で積層した後、乾燥等の処理を施して固め、めっきレジスト２７が感光性であればフォトリソプロセス等により、また、非感光性であればレーザ加工法等によりパターニングする。 First, as shown in FIG. 9A, a plating resist 27 is formed on the surface of a metal base 11 which is a metal plate having a thickness of 0.1 to 1.5 mm. If the plating resist 27 is liquid, it is laminated by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like. If the plating resist 27 is a dry film, it is laminated by a lamination method or the like and then dried. If the plating resist 27 is photosensitive, patterning is performed by a photolithography process or the like, and if the plating resist 27 is non-photosensitive, patterning is performed by a laser processing method or the like.

　次に、図９（ｂ）に示すように、めっきレジスト２７の開口部に電解めっき法又は無電解めっき法により、金、錫及び半田からなる群より選択された少なくとも１種の金属又はその合金を析出させ、第１の金属パッド１２の表層部（図示せず）を形成する。次に、バリアメタル（図示せず）としてニッケルを析出し、更に銅を析出させて第１の金属パッド１２を形成する。このとき、メタルベース１１を構成する金属と金属パッド１２の表層部を形成する金属との間で金属間化合物が形成される場合は、金属パッド１２の表層部を形成する前にニッケル等のバリアメタルを析出させる。このバリアメタルはエッチングにより除去できる金属であることが好ましい。また、図１０に示す後の工程において金属パッド１２の表面を多層配線構造膜１５（図１０（ａ）参照）の表面よりも窪ませる場合は、先に、ニッケル等のエッチング可能な金属を所定の厚さに析出させてから、金属パッド１２の表層部を構成する金属を析出させ、バリアメタルとしてニッケルを析出し、更に銅を析出させて金属パッド１２を形成する。 Next, as shown in FIG. 9 (b), at least one metal selected from the group consisting of gold, tin, and solder, or an alloy thereof is formed in the opening of the plating resist 27 by electrolytic plating or electroless plating. To form a surface layer portion (not shown) of the first metal pad 12. Next, nickel is deposited as a barrier metal (not shown), and further copper is deposited to form the first metal pad 12. At this time, when an intermetallic compound is formed between the metal forming the metal base 11 and the metal forming the surface layer portion of the metal pad 12, a barrier such as nickel is formed before forming the surface layer portion of the metal pad 12. Deposit metal. This barrier metal is preferably a metal that can be removed by etching. Further, when the surface of the metal pad 12 is depressed below the surface of the multilayer wiring structure film 15 (see FIG. 10A) in the subsequent step shown in FIG. 10, an etchable metal such as nickel is first given. Then, a metal constituting the surface portion of the metal pad 12 is deposited, nickel is deposited as a barrier metal, and copper is further deposited to form the metal pad 12.

　次に、図９（ｃ）に示すように、めっきレジスト２７を除去した後、表面を清浄化する。 Next, as shown in FIG. 9C, after removing the plating resist 27, the surface is cleaned.

　次に、図９（ｄ）に示すように、絶縁層１３を形成する。絶縁層１３を形成する方法は、絶縁層１３を構成する絶縁樹脂が液状ならば、スピンコート法、ダイコート法、カーテンコート法又は印刷法等により絶縁樹脂を積層し、また、絶縁樹脂がドライフィルムであればラミネート法等により絶縁樹脂を積層した後、乾燥等の処理を施して前記絶縁樹脂を固める。そして、前記絶縁樹脂が感光性であればフォトリソプロセス等により、また、前記絶縁樹脂が非感光性であればレーザ加工法等により、前記絶縁樹脂をパターニングしてビアホール３４を形成し、キュアを行って絶縁樹脂を硬化させて絶縁層１３を形成する。 Next, as shown in FIG. 9D, the insulating layer 13 is formed. If the insulating resin constituting the insulating layer 13 is liquid, the insulating layer 13 is formed by laminating the insulating resin by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like. If so, the insulating resin is laminated by a laminating method or the like, and then the insulating resin is hardened by a treatment such as drying. Then, if the insulating resin is photosensitive, the via hole 34 is formed by patterning the insulating resin by a photolithographic process or the like, and if the insulating resin is non-photosensitive, the curing is performed. The insulating resin is cured to form the insulating layer 13.

　次に、図９（ｅ）に示すように、配線パターンをサブトラクティブ法、セミアディティブ法又はフルアディティブ法等により形成し、配線層１４を形成する。このとき、ビアホール３４を導電物質により埋め込み、配線層１４を金属パッド１２に接続する。 Next, as shown in FIG. 9E, a wiring pattern is formed by a subtractive method, a semi-additive method, a full additive method, or the like to form a wiring layer 14. At this time, the via hole 34 is filled with a conductive material, and the wiring layer 14 is connected to the metal pad 12.

　次に、図１０（ａ）に示すように、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等による絶縁層１３の形成工程及び配線層１４の形成工程を繰り返す。そして、その後、絶縁層１３及び配線層１４からなる積層体上に金属パッド２９を形成する。これにより、金属パッド１２、絶縁層１３、配線層１４及び金属パッド２９から構成される多層配線構造膜１５を形成する。 Next, as shown in FIG. 10A, the process of forming the insulating layer 13 and the process of forming the wiring layer 14 by the subtractive method, the semi-additive method or the full additive method are repeated. Thereafter, a metal pad 29 is formed on the laminated body composed of the insulating layer 13 and the wiring layer 14. Thereby, the multilayer wiring structure film 15 composed of the metal pad 12, the insulating layer 13, the wiring layer 14, and the metal pad 29 is formed.

　次に、図１０（ｂ）に示すように、多層配線構造膜１５の裏面及びメタルベース１１の表面に、エッチングレジスト２８を形成する。エッチングレジスト２８を形成する方法は、エッチングレジスト２８が液状ならばスピンコート法、ダイコート法、カーテンコート法又は印刷法等によりエッチングレジスト２８を積層し、エッチングレジスト２８がドライフィルムであればラミネート法等でエッチングレジスト２８を積層した後、乾燥等の処理を施してエッチングレジスト２８を固め、エッチングレジスト２８が感光性であればフォトリソプロセス等により、エッチングレジスト２８が非感光性であればレーザ加工法等によりエッチングレジスト２８をパターニングする。その後、このエッチングレジスト２８をマスクとして、メタルベース１１を多層配線構造膜１５が露出するまでエッチングして凹部３２を形成する。 Next, as shown in FIG. 10B, an etching resist 28 is formed on the back surface of the multilayer wiring structure film 15 and the surface of the metal base 11. The etching resist 28 is formed by laminating the etching resist 28 by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like if the etching resist 28 is liquid, and a laminating method or the like if the etching resist 28 is a dry film. After the etching resist 28 is laminated, the etching resist 28 is hardened by performing a treatment such as drying. If the etching resist 28 is photosensitive, a photolithographic process or the like is performed. If the etching resist 28 is non-photosensitive, a laser processing method or the like is performed. Then, the etching resist 28 is patterned. Thereafter, using the etching resist 28 as a mask, the metal base 11 is etched until the multilayer wiring structure film 15 is exposed, thereby forming a recess 32.

　次に、図１０（ｃ）に示すように、エッチングレジスト２８を除去し、金属パッド１２の表面及び金属パッド２９の表面を清浄化し、半導体パッケージ基板３１ａを形成する。 Next, as shown in FIG. 10C, the etching resist 28 is removed, the surface of the metal pad 12 and the surface of the metal pad 29 are cleaned, and the semiconductor package substrate 31a is formed.

　次に、図１０（ｄ）に示すように、半導体素子１６を金属パッド１２に半田ボール１８を介してフリップチップ接続し、多層配線構造膜１５と半導体素子１６との間の空間にアンダーフィル１７を流し込んで硬化させる。次いで、金属パッド２９にＢＧＡ用半田ボール１９を装着し、図１０（ｄ）に示すような半導体装置を形成する。 Next, as shown in FIG. 10D, the semiconductor element 16 is flip-chip connected to the metal pad 12 via the solder ball 18, and an underfill 17 is formed in the space between the multilayer wiring structure film 15 and the semiconductor element 16. Pour to cure. Next, the BGA solder balls 19 are mounted on the metal pads 29 to form a semiconductor device as shown in FIG.

　この半導体装置は、本発明装置の第１実施例に係る半導体装置と同じものであり、上述の製造方法によれば、この半導体装置を効率よく製造することができる。また、本実施例に係る製造方法によれば、平坦なメタルベース１１を基板として多層配線構造膜１５を積層するため、多層配線構造膜１５の平坦性を向上させることができる。特に、半導体素子１６を接続する多層配線構造膜１５の表面の平坦性を向上させることができる。 This semiconductor device is the same as the semiconductor device according to the first embodiment of the device of the present invention, and according to the manufacturing method described above, this semiconductor device can be efficiently manufactured. In addition, according to the manufacturing method according to the present embodiment, since the multilayer wiring structure film 15 is laminated using the flat metal base 11 as a substrate, the flatness of the multilayer wiring structure film 15 can be improved. In particular, the flatness of the surface of the multilayer wiring structure film 15 connecting the semiconductor elements 16 can be improved.

　次に、本発明方法の第２実施例について説明する。本第２実施例方法は、本発明装置の第２実施例に係る半導体装置（図２参照）を製造するためのものである。本実施例方法の特徴は、第１実施例方法に加えて、金属膜３５を設ける工程を有する点である。図１１（ａ）乃至（ｄ）、図１２（ａ）乃至（ｃ）及び図１３（ａ）乃至（ｄ）は、本実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。なお、各工程間において適宜洗浄及び熱処理を行う。 Next, a second embodiment of the method of the present invention will be described. The second embodiment method is for manufacturing a semiconductor device (see FIG. 2) according to a second embodiment of the device of the present invention. The feature of this embodiment method is that it has a step of providing a metal film 35 in addition to the method of the first embodiment. 11A to 11D, 12A to 12C, and 13A to 13D are partial cross-sectional views showing the method of manufacturing the semiconductor device according to this embodiment in the order of steps. . Note that cleaning and heat treatment are appropriately performed between the respective steps.

　先ず、図１１（ａ）に示すように、厚さ０．１乃至１．５ｍｍの金属板であるメタルベース１１の表面にめっきレジスト２７を形成する。形成する方法は、めっきレジスト２７が液状ならばスピンコート法、ダイコート法、カーテンコート法又は印刷法等で積層し、めっきレジスト２７がドライフィルムであればラミネート法等で積層した後、乾燥等の処理を施して固め、めっきレジスト２７が感光性であればフォトリソプロセス等により、また、非感光性であればレーザ加工法等によりパターニングする。 First, as shown in FIG. 11A, a plating resist 27 is formed on the surface of the metal base 11 which is a metal plate having a thickness of 0.1 to 1.5 mm. If the plating resist 27 is liquid, it is laminated by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like. If the plating resist 27 is a dry film, it is laminated by a lamination method or the like and then dried. If the plating resist 27 is photosensitive, patterning is performed by a photolithography process or the like, and if the plating resist 27 is non-photosensitive, patterning is performed by a laser processing method or the like.

　次に、図１１（ｂ）に示すように、めっきレジスト２７の開口部に電解めっき法又は無電解めっき法により、金、錫及び半田からなる群より選択された少なくとも１種の金属又はその合金を析出させ、第１の金属パッド１２の表層部（図示せず）を形成する。次に、バリアメタル（図示せず）としてニッケルを析出させ、更に銅を析出させて第１の金属パッド１２を形成する。このとき、メタルベース１１を構成する金属と金属パッド１２の表層部を形成する金属との間で金属間化合物が形成される場合は、金属パッド１２の表層部を形成する前にニッケル等のバリアメタルを析出させる。このバリアメタルはエッチングにより除去できる金属であることが好ましい。また、図１３（ａ）に示す後の工程において金属パッド１２の表面を多層配線構造膜１５の表面よりも窪ませる場合は、先に、ニッケル等のエッチング可能な金属を所定の厚さに析出させてから、金属パッド１２の表層部を構成する金属を析出させ、バリアメタルとしてニッケルを析出し、更に銅を析出させて金属パッド１２を形成する。 Next, as shown in FIG. 11 (b), at least one metal selected from the group consisting of gold, tin, and solder, or an alloy thereof is formed in the opening of the plating resist 27 by electrolytic plating or electroless plating. To form a surface layer portion (not shown) of the first metal pad 12. Next, nickel is deposited as a barrier metal (not shown), and further copper is deposited to form the first metal pad 12. At this time, when an intermetallic compound is formed between the metal forming the metal base 11 and the metal forming the surface layer portion of the metal pad 12, a barrier such as nickel is formed before forming the surface layer portion of the metal pad 12. Deposit metal. This barrier metal is preferably a metal that can be removed by etching. Further, when the surface of the metal pad 12 is recessed below the surface of the multilayer wiring structure film 15 in the subsequent step shown in FIG. 13A, an etchable metal such as nickel is first deposited to a predetermined thickness. Then, a metal constituting the surface layer portion of the metal pad 12 is deposited, nickel is deposited as a barrier metal, and copper is further deposited to form the metal pad 12.

　次に、図１１（ｃ）に示すように、めっきレジスト３６を形成する。めっきレジスト２７を除去した後にめっきレジスト３６を形成する方が適しているが、可能であれば、めっきレジスト２７上にめっきレジスト３６を形成し、合わせてパターニングしても構わない。形成する方法は、めっきレジスト３６が液状ならばスピンコート法、ダイコート法、カーテンコート法又は印刷法等で積層し、めっきレジスト３６がドライフィルムであればラミネート法等で積層した後、乾燥等の処理を施して固め、めっきレジスト３６が感光性であればフォトリソプロセス等により、また、非感光性であればレーザ加工法等によりパターニングする。 Next, as shown in FIG. 11C, a plating resist 36 is formed. It is more suitable to form the plating resist 36 after removing the plating resist 27. However, if possible, the plating resist 36 may be formed on the plating resist 27 and patterned. If the plating resist 36 is liquid, it is laminated by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like. If the plating resist 36 is a dry film, it is laminated by a lamination method or the like and then dried. If the plating resist 36 is photosensitive, patterning is performed by a photolithography process or the like. If the plating resist 36 is non-photosensitive, patterning is performed by a laser processing method or the like.

　次に、図１１（ｄ）に示すように、めっきレジスト３６の開口部に電解めっき法、無電解めっき法又はスパッタ法により、メタルベース１１をエッチングする際にエッチング耐性を有する金属、即ち、金、白金、銀、パラジウム、チタン、クロム、モリブデン、タンタル、ニッケル及びアルミニウムからなる群より選択された少なくとも１種の金属又はその合金を析出させ、金属膜３５の表層部（図示せず）を形成する。次に、金属膜３５に厚みを持たせるために、電解めっき法又は無電解めっき法により形成可能な銅、ニッケル、金、パラジウム等の金属を析出させて金属膜３５を形成する。また、電気的な性能を付加する場合は、金属膜３５の拡散を抑えるためにバリアメタル（図示せず）を形成してもよい。このとき、メタルベース１１を構成する金属と金属膜３５の表層部を構成する金属との間で金属間化合物が形成される場合は、金属膜３５の表層部を形成する前にニッケル等のバリアメタルを析出させる。このバリアメタルはエッチングにより除去できる金属であることが好ましい。また、図１３（ａ）に示す後の工程において金属膜３５の表面を多層配線構造膜１５の表面よりも窪ませる場合は、先に、ニッケル等のエッチング可能な金属を所定の厚さに析出させてから、金属膜３５を形成する。また、金属膜３５を多層配線構造膜１５より突出させる場合（図示せず）は、めっきレジスト３６をマスクとして、エッチングによりメタルベース１１に凹部を形成してから、金属膜３５を形成する。 Next, as shown in FIG. 11D, a metal having etching resistance when the metal base 11 is etched into the opening of the plating resist 36 by electrolytic plating, electroless plating, or sputtering, that is, gold And depositing at least one metal selected from the group consisting of platinum, silver, palladium, titanium, chromium, molybdenum, tantalum, nickel and aluminum or an alloy thereof to form a surface layer portion (not shown) of the metal film 35 To do. Next, in order to give the metal film 35 a thickness, a metal film 35 is formed by depositing a metal such as copper, nickel, gold, or palladium that can be formed by an electrolytic plating method or an electroless plating method. In addition, when adding electrical performance, a barrier metal (not shown) may be formed in order to suppress diffusion of the metal film 35. At this time, when an intermetallic compound is formed between the metal constituting the metal base 11 and the metal constituting the surface layer portion of the metal film 35, a barrier such as nickel is formed before the surface layer portion of the metal film 35 is formed. Deposit metal. This barrier metal is preferably a metal that can be removed by etching. Further, when the surface of the metal film 35 is depressed below the surface of the multilayer wiring structure film 15 in the subsequent step shown in FIG. 13A, an etchable metal such as nickel is first deposited to a predetermined thickness. Then, the metal film 35 is formed. When the metal film 35 is projected from the multilayer wiring structure film 15 (not shown), the metal film 35 is formed after forming a recess in the metal base 11 by etching using the plating resist 36 as a mask.

　次に、図１２（ａ）に示すように、めっきレジスト３６を除去した後、表面を清浄化する。次に、図１２（ｂ）に示すように、メタルベース１１上に絶縁層１３を形成する。絶縁層１３を形成する方法は、絶縁層１３を構成する絶縁樹脂が液状ならば、スピンコート法、ダイコート法、カーテンコート法又は印刷法等により絶縁樹脂を積層し、また、絶縁樹脂がドライフィルムであればラミネート法等により絶縁樹脂を積層した後、乾燥等の処理を施して前記絶縁樹脂を固める。そして、前記絶縁樹脂が感光性であればフォトリソプロセス等により、また、前記絶縁樹脂が非感光性であればレーザ加工法等により、前記絶縁樹脂をパターニングしてビアホール３４を形成し、キュアを行って絶縁樹脂を硬化させて絶縁層１３を形成する。 Next, as shown in FIG. 12A, after removing the plating resist 36, the surface is cleaned. Next, as shown in FIG. 12B, the insulating layer 13 is formed on the metal base 11. If the insulating resin constituting the insulating layer 13 is liquid, the insulating layer 13 is formed by laminating the insulating resin by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like. If so, the insulating resin is laminated by a laminating method or the like, and then the insulating resin is hardened by a treatment such as drying. Then, if the insulating resin is photosensitive, the via hole 34 is formed by patterning the insulating resin by a photolithographic process or the like, and if the insulating resin is non-photosensitive, the curing is performed. The insulating resin is cured to form the insulating layer 13.

　次に、図１２（ｃ）に示すように、配線パターンをサブトラクティブ法、セミアディティブ法又はフルアディティブ法等により形成し、配線層１４を形成する。このとき、ビアホール３４を導電物質により埋め込み、配線層１４を金属パッド１２に接続する。なお、金属膜３５を回路の構成要素として使用する場合（図示せず）は、図１２（ｂ）に示す工程において金属膜３５に接続されるような位置にビアホール３４を形成し、図１２（ｃ）に示す工程において配線層１４をビアホール３４を介して金属膜３５に接続する。 Next, as shown in FIG. 12C, a wiring pattern is formed by a subtractive method, a semi-additive method, a full additive method, or the like to form a wiring layer 14. At this time, the via hole 34 is filled with a conductive material, and the wiring layer 14 is connected to the metal pad 12. When the metal film 35 is used as a circuit component (not shown), a via hole 34 is formed at a position connected to the metal film 35 in the step shown in FIG. In the step shown in c), the wiring layer 14 is connected to the metal film 35 through the via hole 34.

　次に、図１３（ａ）に示すように、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等による絶縁層１３の形成工程及び配線層１４の形成工程を繰り返し、更に金属パッド２９を形成して多層配線構造膜１５を形成する。 Next, as shown in FIG. 13A, the formation process of the insulating layer 13 and the formation process of the wiring layer 14 by the subtractive method, the semi-additive method or the full additive method are repeated, and the metal pad 29 is further formed. A multilayer wiring structure film 15 is formed.

　次に、図１３（ｂ）に示すように、多層配線構造膜１５の裏面及びメタルベース１１の表面に、エッチングレジスト２８を形成する。エッチングレジスト２８を形成する方法は、エッチングレジスト２８が液状ならばスピンコート法、ダイコート法、カーテンコート法又は印刷法等によりエッチングレジスト２８を積層し、エッチングレジスト２８がドライフィルムであればラミネート法等でエッチングレジスト２８を積層した後、乾燥等の処理を施してエッチングレジスト２８を固め、エッチングレジスト２８が感光性であればフォトリソプロセス等により、エッチングレジスト２８が非感光性であればレーザ加工法等によりエッチングレジスト２８をパターニングする。その後、このエッチングレジスト２８をマスクとして、メタルベース１１を多層配線構造膜１５および金属膜３５が露出するまでエッチングして凹部３２を形成する。 Next, as shown in FIG. 13B, an etching resist 28 is formed on the back surface of the multilayer wiring structure film 15 and the surface of the metal base 11. The etching resist 28 is formed by laminating the etching resist 28 by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like if the etching resist 28 is liquid, and a laminating method or the like if the etching resist 28 is a dry film. After the etching resist 28 is laminated, the etching resist 28 is hardened by performing a treatment such as drying. If the etching resist 28 is photosensitive, a photolithographic process or the like is performed. If the etching resist 28 is non-photosensitive, a laser processing method or the like is performed. Then, the etching resist 28 is patterned. Thereafter, using the etching resist 28 as a mask, the metal base 11 is etched until the multilayer wiring structure film 15 and the metal film 35 are exposed to form the recesses 32.

　次に、図１３（ｃ）に示すように、エッチングレジスト２８を除去し、金属パッド１２の表面及び金属パッド２９の表面を清浄化し、半導体パッケージ基板３１ｂを形成する。 Next, as shown in FIG. 13C, the etching resist 28 is removed, the surfaces of the metal pads 12 and the surfaces of the metal pads 29 are cleaned, and a semiconductor package substrate 31b is formed.

　次に、図１３（ｄ）に示すように、半導体素子１６を金属パッド１２に半田ボール１８を介してフリップチップ接続し、多層配線構造膜１５と半導体素子１６との間の空間にアンダーフィル１７を流し込んで硬化させる。次いで、金属パッド２９にＢＧＡ用半田ボール１９を装着し、図１３（ｄ）に示すような半導体装置を形成する。 Next, as shown in FIG. 13D, the semiconductor element 16 is flip-chip connected to the metal pad 12 via the solder ball 18, and an underfill 17 is formed in the space between the multilayer wiring structure film 15 and the semiconductor element 16. Pour to cure. Next, the BGA solder balls 19 are mounted on the metal pads 29 to form a semiconductor device as shown in FIG.

　本第２実施例方法によれば、本発明装置の第２実施例に示した金属膜３５を具備した半導体装置を効率よく製造することができる。この半導体装置においては、金属膜３５をメタルベース１１の開口部に配置することにより、メタルベース１１が多層配線構造膜１５に加える応力を緩和し、この応力が多層配線構造膜１５に直接印加されることを防止できる。これにより、多層配線構造膜１５のクラック発生を抑えることができる。 According to the second embodiment method, the semiconductor device including the metal film 35 shown in the second embodiment of the device of the present invention can be efficiently manufactured. In this semiconductor device, by disposing the metal film 35 in the opening of the metal base 11, the stress applied by the metal base 11 to the multilayer wiring structure film 15 is relieved, and this stress is directly applied to the multilayer wiring structure film 15. Can be prevented. Thereby, generation | occurrence | production of the crack of the multilayer wiring structure film 15 can be suppressed.

　次に、本実施例の変形例について説明する。本変形例においては、金属パッド１２と金属膜３５とを同時に形成する。図１４（ａ）乃至（ｅ）は、本変形例に係る半導体装置の製造方法を工程順に示す部分断面図である。本変形例においては、図１４（ａ）乃至（ｅ）に示す工程を行った後、図１３（ａ）乃至（ｄ）に示す工程を行う。 Next, a modification of this embodiment will be described. In this modification, the metal pad 12 and the metal film 35 are formed simultaneously. 14A to 14E are partial cross-sectional views illustrating a method for manufacturing a semiconductor device according to this modification in the order of steps. In this modification, after performing the steps shown in FIGS. 14A to 14E, the steps shown in FIGS. 13A to 13D are performed.

　先ず、図１４（ａ）に示すように、厚さ０．１乃至１．５ｍｍの金属板であるメタルベース１１の表面上にめっきレジスト２７を形成する。形成する方法は、めっきレジスト２７が液状ならばスピンコート法、ダイコート法、カーテンコート法又は印刷法等で積層し、めっきレジスト２７がドライフィルムであればラミネート法等で積層した後、乾燥等の処理を施して固め、めっきレジスト２７が感光性であればフォトリソプロセス等により、また、非感光性であればレーザ加工法等によりパターニングする。 First, as shown in FIG. 14A, a plating resist 27 is formed on the surface of a metal base 11 which is a metal plate having a thickness of 0.1 to 1.5 mm. If the plating resist 27 is liquid, it is laminated by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like. If the plating resist 27 is a dry film, it is laminated by a lamination method or the like and then dried. If the plating resist 27 is photosensitive, patterning is performed by a photolithography process or the like, and if the plating resist 27 is non-photosensitive, patterning is performed by a laser processing method or the like.

　次に、図１４（ｂ）に示すように、めっきレジスト２７の開口部に電解めっき法又は無電解めっき法により、金、錫及び半田からなる群より選択された少なくとも１種の金属又はその合金を析出させ、第１の金属パッド１２の表層部（図示せず）及び金属膜３５の表層部（図示せず）を形成する。次に、バリアメタル（図示せず）としてニッケルを析出させ、更に銅を析出させて第１の金属パッド１２及び金属膜３５を形成する。このとき、メタルベース１１を構成する金属と金属パッド１２及び金属膜３５の表層部を形成する金属との間で金属間化合物が形成される場合は、金属パッド１２及び金属膜３５の表層部を形成する前にニッケル等のバリアメタルを析出させる。このバリアメタルはエッチングにより除去できる金属であることが好ましい。また、図１３（ａ）に示す後の工程において金属パッド１２及び金属膜３５の表面を多層配線構造膜１５の表面よりも窪ませる場合は、先に、ニッケル等のエッチング可能な金属を所定の厚さに析出させてから、金属パッド１２及び金属膜３５の表層部を構成する金属を析出させ、バリアメタルとしてニッケルを析出し、更に銅を析出させて金属パッド１２及び金属膜３５を形成する。 Next, as shown in FIG. 14 (b), at least one metal selected from the group consisting of gold, tin, and solder or an alloy thereof is formed in the opening of the plating resist 27 by electrolytic plating or electroless plating. To form a surface layer portion (not shown) of the first metal pad 12 and a surface layer portion (not shown) of the metal film 35. Next, nickel is deposited as a barrier metal (not shown), and copper is further deposited to form the first metal pad 12 and the metal film 35. At this time, when an intermetallic compound is formed between the metal constituting the metal base 11 and the metal forming the surface layer portion of the metal pad 12 and the metal film 35, the surface layer portion of the metal pad 12 and the metal film 35 is Before forming, a barrier metal such as nickel is deposited. This barrier metal is preferably a metal that can be removed by etching. Further, when the surface of the metal pad 12 and the metal film 35 is recessed from the surface of the multilayer wiring structure film 15 in the subsequent process shown in FIG. After depositing to the thickness, the metal constituting the surface portion of the metal pad 12 and the metal film 35 is deposited, nickel is deposited as a barrier metal, and copper is further deposited to form the metal pad 12 and the metal film 35. .

　次に、図１４（ｃ）に示すように、めっきレジスト２７を除去した後、表面を清浄化する。次に、図１４（ｄ）に示すように、絶縁層１３を形成する。絶縁層１３を形成する方法は、絶縁層１３を構成する絶縁樹脂が液状ならば、スピンコート法、ダイコート法、カーテンコート法又は印刷法等により絶縁樹脂を積層し、また、絶縁樹脂がドライフィルムであればラミネート法等により絶縁樹脂を積層した後、乾燥等の処理を施して前記絶縁樹脂を固める。そして、前記絶縁樹脂が感光性であればフォトリソプロセス等により、また、前記絶縁樹脂が非感光性であればレーザ加工法等により、前記絶縁樹脂をパターニングしてビアホール３４を形成し、キュアを行って絶縁樹脂を硬化させて絶縁層１３を形成する。 Next, as shown in FIG. 14C, after removing the plating resist 27, the surface is cleaned. Next, as shown in FIG. 14D, the insulating layer 13 is formed. If the insulating resin constituting the insulating layer 13 is liquid, the insulating layer 13 is formed by laminating the insulating resin by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like. If so, the insulating resin is laminated by a laminating method or the like, and then the insulating resin is hardened by a treatment such as drying. Then, if the insulating resin is photosensitive, the via hole 34 is formed by patterning the insulating resin by a photolithographic process or the like, and if the insulating resin is non-photosensitive, the curing is performed. The insulating resin is cured to form the insulating layer 13.

　次に、図１４（ｅ）に示すように、配線パターンをサブトラクティブ法、セミアディティブ法又はフルアディティブ法等により形成し、配線層１４を形成する。このとき、ビアホール３４を導電物質により埋め込み、配線層１４を金属パッド１２に接続する。なお、金属膜３５を、回路を構成する要素として使用する場合（図示せず）は、図１４（ｄ）に示す工程において金属膜３５に接続されるような位置にビアホール３４を形成し、図１４（ｅ）に示す工程において配線層１４をビアホール３４を介して金属膜３５に接続する。 Next, as shown in FIG. 14E, a wiring pattern is formed by a subtractive method, a semi-additive method, a full additive method, or the like to form a wiring layer 14. At this time, the via hole 34 is filled with a conductive material, and the wiring layer 14 is connected to the metal pad 12. When the metal film 35 is used as an element constituting a circuit (not shown), a via hole 34 is formed at a position where it is connected to the metal film 35 in the step shown in FIG. 14 (e), the wiring layer 14 is connected to the metal film 35 through the via hole 34.

　その後、図１３（ａ）乃至（ｄ）に示す工程を行い、本発明装置の第２実施例に示した半導体装置を製造する。本変形例によれば、金属パッド１２及び金属膜３５を同時に形成することができるため、半導体装置をより効率よく製造することができる。 Thereafter, the steps shown in FIGS. 13A to 13D are performed to manufacture the semiconductor device shown in the second embodiment of the device of the present invention. According to this modification, the metal pad 12 and the metal film 35 can be formed simultaneously, so that the semiconductor device can be manufactured more efficiently.

　次に、本発明方法の第３実施例について説明する。本第３実施例方法は、本発明装置の第３実施例に係る半導体装置（図３参照）を製造するためのものである。本実施例方法の特徴は、第１実施例方法に加えて、金属パッド１２の表面に半田ボール２０を形成し、この半田ボール２０を多層配線構造膜１５の表面より突出させる工程を有する点である。図１５（ａ）乃至（ｆ）及び図１６（ａ）乃至（ｄ）は、本実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。なお、各工程間において適宜洗浄及び熱処理を行う。 Next, a third embodiment of the method of the present invention will be described. The third embodiment method is for manufacturing a semiconductor device (see FIG. 3) according to a third embodiment of the device of the present invention. A feature of the method of this embodiment is that, in addition to the method of the first embodiment, a step of forming solder balls 20 on the surface of the metal pad 12 and projecting the solder balls 20 from the surface of the multilayer wiring structure film 15 is provided. is there. FIGS. 15A to 15F and FIGS. 16A to 16D are partial cross-sectional views showing the method of manufacturing the semiconductor device according to this example in the order of steps. Note that cleaning and heat treatment are appropriately performed between the respective steps.

　先ず、図１５（ａ）に示すように、厚さ０．１乃至１．５ｍｍの金属板であるメタルベース１１の表面にめっきレジスト２７を形成する。めっきレジスト２７を形成する方法は、めっきレジスト２７が液状ならばスピンコート法、ダイコート法、カーテンコート法又は印刷法等によりめっきレジスト２７を積層し、めっきレジスト２７がドライフィルムであればラミネート法等によりめっきレジスト２７を積層した後、乾燥等の処理を施してめっきレジスト２７を固め、めっきレジスト２７が感光性であればフォトリソプロセス等により、めっきレジスト２７が非感光性であればレーザ加工法等によりめっきレジスト２７をパターニングする。 First, as shown in FIG. 15A, a plating resist 27 is formed on the surface of a metal base 11 which is a metal plate having a thickness of 0.1 to 1.5 mm. The plating resist 27 is formed by laminating the plating resist 27 by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like if the plating resist 27 is liquid, and a laminating method or the like if the plating resist 27 is a dry film. After the plating resist 27 is laminated by the above, a treatment such as drying is performed to solidify the plating resist 27. If the plating resist 27 is photosensitive, a photolithographic process or the like is performed. If the plating resist 27 is non-photosensitive, a laser processing method or the like is performed. Then, the plating resist 27 is patterned.

　次いで、図１５（ｂ）に示すように、めっきレジスト２７をマスクとしてメタルベース１１にハーフエッチングを施し、半田ボール２０及び金属パッド１２を形成するための凹部３３を形成する。 Next, as shown in FIG. 15B, the metal base 11 is half-etched using the plating resist 27 as a mask to form the recesses 33 for forming the solder balls 20 and the metal pads 12.

　次に、図１５（ｃ）に示すように、めっきレジスト２７の開口部に電解めっき法又は無電解めっき法により半田ボール２０を形成し、バリアメタル（図示せず）としてニッケルを析出させ、更に銅を析出させて金属パッド１２を形成する。このとき、メタルベース１１を構成する金属と半田ボール２０との間で金属間化合物が形成される場合は、半田ボール２０を形成するよりも先にニッケル等のバリアメタルを析出させる。このバリアメタルはエッチングにより除去できる金属であることが好ましい。なお、半田ボール２０を凹部３３の内面に電解めっき法又は無電解めっき法により形成することにより、半田めっき膜は凹部３３の底面及び側壁の双方に形成されるため、半田めっき膜の形状は凹部３３の形状を反映したものとなる。そして、この半田めっき膜上、即ち半田ボール２０の内側に金属パッド１２を形成するため、図１５（ｃ）に示すように、金属パッド１２の形状は凹部３３の形状を反映した凸形状となり、金属パッド１２の中央部は、多層配線構造膜１５の表面から突出する。 Next, as shown in FIG. 15 (c), solder balls 20 are formed in the openings of the plating resist 27 by electrolytic plating or electroless plating, and nickel is deposited as a barrier metal (not shown). Copper is deposited to form metal pads 12. At this time, when an intermetallic compound is formed between the metal constituting the metal base 11 and the solder ball 20, a barrier metal such as nickel is deposited before the solder ball 20 is formed. This barrier metal is preferably a metal that can be removed by etching. In addition, since the solder plating film is formed on both the bottom surface and the side wall of the recess 33 by forming the solder ball 20 on the inner surface of the recess 33 by electrolytic plating or electroless plating, the shape of the solder plating film is a recess. The shape of 33 is reflected. Then, in order to form the metal pad 12 on this solder plating film, that is, inside the solder ball 20, the shape of the metal pad 12 becomes a convex shape reflecting the shape of the concave portion 33 as shown in FIG. The central part of the metal pad 12 protrudes from the surface of the multilayer wiring structure film 15.

　次に、図１５（ｄ）に示すように、めっきレジスト２７を除去した後、メタルベース１１及び金属パッド１２の表面を清浄化する。 Next, as shown in FIG. 15D, after removing the plating resist 27, the surfaces of the metal base 11 and the metal pad 12 are cleaned.

　次に、図１５（ｅ）に示すように、絶縁層１３を形成する。絶縁層１３を形成する方法は、絶縁層１３を構成する絶縁樹脂が液状ならば、スピンコート法、ダイコート法、カーテンコート法又は印刷法等により絶縁樹脂を積層し、また、絶縁樹脂がドライフィルムであればラミネート法等により絶縁樹脂を積層した後、乾燥等の処理を施して前記絶縁樹脂を固める。そして、前記絶縁樹脂が感光性であればフォトリソプロセス等により、また、前記絶縁樹脂が非感光性であればレーザ加工法等により、前記絶縁樹脂をパターニングしてビアホール３４を形成し、キュアを行って絶縁樹脂を硬化させて絶縁層１３を形成する。このとき、キュア温度は半田ボール２０の融点以下の温度とする。 Next, as shown in FIG. 15E, the insulating layer 13 is formed. If the insulating resin constituting the insulating layer 13 is liquid, the insulating layer 13 is formed by laminating the insulating resin by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like. If so, the insulating resin is laminated by a laminating method or the like, and then the insulating resin is hardened by a treatment such as drying. Then, if the insulating resin is photosensitive, the via hole 34 is formed by patterning the insulating resin by a photolithographic process or the like, and if the insulating resin is non-photosensitive, the curing is performed. The insulating resin is cured to form the insulating layer 13. At this time, the curing temperature is set to a temperature equal to or lower than the melting point of the solder ball 20.

　次に、図１５（ｆ）に示すように、配線パターンをサブトラクティブ法、セミアディティブ法又はフルアディティブ法等により形成し、配線層１４を形成する。このとき、ビアホール３４を導電物質により埋め込み、配線層１４を金属パッド１２に接続する。 Next, as shown in FIG. 15F, a wiring pattern is formed by a subtractive method, a semi-additive method, a full additive method, or the like to form a wiring layer 14. At this time, the via hole 34 is filled with a conductive material, and the wiring layer 14 is connected to the metal pad 12.

　次に、図１６（ａ）に示すように、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等による絶縁層１３の形成工程及び配線層１４の形成工程を繰り返し、更に金属パッド２９を形成して多層配線構造膜１５を形成する。 Next, as shown in FIG. 16A, the formation process of the insulating layer 13 and the formation process of the wiring layer 14 by the subtractive method, the semi-additive method or the full additive method are repeated, and the metal pad 29 is further formed. A multilayer wiring structure film 15 is formed.

　次に、図１６（ｂ）に示すように、多層配線構造膜１５の裏面及びメタルベース１１の表面に、エッチングレジスト２８を形成する。エッチングレジスト２８を形成する方法は、エッチングレジスト２８が液状ならばスピンコート法、ダイコート法、カーテンコート法又は印刷法等によりエッチングレジスト２８を積層し、エッチングレジスト２８がドライフィルムであればラミネート法等によりエッチングレジスト２８を積層した後、乾燥等の処理を施してエッチングレジスト２８を固め、エッチングレジスト２８が感光性であればフォトリソプロセス等により、エッチングレジスト２８が非感光性であればレーザ加工法等によりエッチングレジスト２８をパターニングする。その後、このエッチングレジスト２８をマスクとして、メタルベース１１を多層配線構造膜１５が露出するまでエッチングし、凹部３２を形成する。 Next, as shown in FIG. 16B, an etching resist 28 is formed on the back surface of the multilayer wiring structure film 15 and the surface of the metal base 11. The etching resist 28 is formed by laminating the etching resist 28 by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like if the etching resist 28 is liquid, and a laminating method or the like if the etching resist 28 is a dry film. After the etching resist 28 is laminated, the etching resist 28 is hardened by performing a treatment such as drying. If the etching resist 28 is photosensitive, a photolithographic process or the like is performed. If the etching resist 28 is non-photosensitive, a laser processing method or the like is performed. Then, the etching resist 28 is patterned. Thereafter, using the etching resist 28 as a mask, the metal base 11 is etched until the multilayer wiring structure film 15 is exposed to form a recess 32.

　次に、図１６（ｃ）に示すように、エッチングレジスト２８を除去し、半田ボール２０の表面及び金属パッド２９の表面を清浄化して、半導体パッケージ基板３１ｃを形成する。 Next, as shown in FIG. 16C, the etching resist 28 is removed and the surface of the solder ball 20 and the surface of the metal pad 29 are cleaned to form the semiconductor package substrate 31c.

　次いで、図１６（ｄ）に示すように、半導体素子１６を金属パッド１２に、半田ボール２０を介すか又は半田ボール２０を予備半田として使用し半田ボール１８（図１３（ｄ）参照）を介してフリップチップ接続し、多層配線構造膜１５と半導体素子１６との間の空間にアンダーフィル１７を流し込んで硬化させる。次いで、金属パッド２９にＢＧＡ用半田ボール１９を装着し、図１６（ｄ）に示すような半導体装置を形成する。 Next, as shown in FIG. 16D, the semiconductor element 16 is placed on the metal pad 12 via the solder ball 20 or the solder ball 20 is used as a preliminary solder and via the solder ball 18 (see FIG. 13D). Then, flip-chip connection is performed, and an underfill 17 is poured into the space between the multilayer wiring structure film 15 and the semiconductor element 16 and cured. Next, the BGA solder balls 19 are mounted on the metal pads 29 to form a semiconductor device as shown in FIG.

　本第３実施例方法によれば、本発明装置の第３実施例に示した金属パッド１２の表面に半田ボール２０を具備する半導体装置を効率よく製造することができる。この半導体装置においては、半導体素子１６を多層配線構造膜１５にフリップチップ接続するときに、半田ボール２０が半田又は予備半田として機能するため、フリップチップパッドの狭ピッチ化を図ることができる。また、半導体素子１６は半田ボール１８を具備する必要がなくなる。また、多層配線構造膜１５とメタルベース１１との間に、前述の第２実施例方法において示した金属膜３５を形成してもよい。この場合、図１１乃至１３又は図１４及び１３に示す工程によって、金属膜３５を形成することができる。 According to the method of the third embodiment, a semiconductor device having the solder balls 20 on the surface of the metal pad 12 shown in the third embodiment of the device of the present invention can be efficiently manufactured. In this semiconductor device, when the semiconductor element 16 is flip-chip connected to the multilayer wiring structure film 15, the solder balls 20 function as solder or preliminary solder, so that the pitch of the flip chip pads can be reduced. Further, the semiconductor element 16 does not need to have the solder ball 18. Further, the metal film 35 shown in the above-described second embodiment method may be formed between the multilayer wiring structure film 15 and the metal base 11. In this case, the metal film 35 can be formed by the steps shown in FIGS. 11 to 13 or FIGS.

　次に、本発明方法の第４実施例について説明する。図１７（ａ）乃至（ｆ）及び図１８（ａ）乃至（ｄ）は、この第４実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。なお、各工程間において適宜洗浄及び熱処理を行う。この第４実施例方法は、本発明装置の第１実施例に係る半導体装置を製造するためのものである。本第４実施例方法は、第１実施例方法と比較して、メタルベース１１に予め半導体搭載用の凹部を形成する点に特徴がある。 Next, a fourth embodiment of the method of the present invention will be described. 17A to 17F and FIGS. 18A to 18D are partial cross-sectional views showing the method of manufacturing the semiconductor device according to the fourth embodiment in the order of steps. Note that cleaning and heat treatment are appropriately performed between the respective steps. The method of the fourth embodiment is for manufacturing a semiconductor device according to the first embodiment of the device of the present invention. Compared with the first embodiment method, the fourth embodiment method is characterized in that a recess for mounting a semiconductor is formed in the metal base 11 in advance.

　先ず、図１７（ａ）に示すように、厚さ０．１乃至１．５ｍｍの金属板であるメタルベース１１の表面に、エッチング又はドリル等による切削加工により半導体素子搭載用凹部３２を形成する。又は、メタルベース１１を半導体素子搭載部が開口している金属板と平滑な金属板を張り合わせることにより形成してもよい。 First, as shown in FIG. 17A, a recess 32 for mounting a semiconductor element is formed on the surface of a metal base 11 which is a metal plate having a thickness of 0.1 to 1.5 mm by cutting using etching or a drill. . Alternatively, the metal base 11 may be formed by bonding a metal plate having a semiconductor element mounting portion open to a smooth metal plate.

　次に、図１７（ｂ）に示すように、メタルベース１１の裏面にめっきレジスト２７を形成する。めっきレジスト２７を形成する方法は、めっきレジスト２７が液状ならばスピンコート法、ダイコート法、カーテンコート法又は印刷法等により積層し、めっきレジスト２７がドライフィルムであればラミネート法等でめっきレジスト２７を積層した後、乾燥等の処理を施してめっきレジスト２７を固め、めっきレジスト２７が感光性であればフォトリソプロセス等により、めっきレジスト２７が非感光性であればレーザ加工法等によりめっきレジスト２７をパターニングする。 Next, as shown in FIG. 17B, a plating resist 27 is formed on the back surface of the metal base 11. The plating resist 27 is formed by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like if the plating resist 27 is liquid, and a plating method 27 by a laminating method or the like if the plating resist 27 is a dry film. After the layers are laminated, the plating resist 27 is hardened by a treatment such as drying. If the plating resist 27 is photosensitive, the plating resist 27 is formed by a photolithography process or the like. Is patterned.

　次に、図１７（ｃ）に示すように、めっきレジスト２７の開口部に電解めっき法又は無電解めっき法により、金、錫及び半田からなる群より選択された少なくとも１種の金属又はその合金を析出させ、金属パッド１２の表層部（図示せず）を形成する。次に、バリアメタル（図示せず）としてニッケルを析出し、更に銅を析出させて金属パッド１２を形成する。このとき、メタルベース１１を構成する金属と金属パッド１２の表層部を形成する金属との間で金属間化合物が形成される場合は、金属パッド１２を形成する前にニッケル等のバリアメタルを析出させる。このバリアメタルはエッチングにより除去できる金属であることが好ましい。また、図１８に示す後の工程において金属パッド１２の表面を多層配線構造膜１５（図１８（ｃ）参照）の表面よりも窪ませる場合は、先に、ニッケル等のエッチング可能な金属を所定の厚さに析出させてから、金属パッド１２の表層部を形成する金属を析出させ、バリアメタルとしてニッケルを析出させ、更に銅を析出させて金属パッド１２を形成する。 Next, as shown in FIG. 17 (c), at least one metal selected from the group consisting of gold, tin, and solder, or an alloy thereof, is formed on the opening of the plating resist 27 by electrolytic plating or electroless plating. To form a surface layer portion (not shown) of the metal pad 12. Next, nickel is deposited as a barrier metal (not shown), and copper is further deposited to form the metal pad 12. At this time, when an intermetallic compound is formed between the metal constituting the metal base 11 and the metal forming the surface layer portion of the metal pad 12, a barrier metal such as nickel is deposited before the metal pad 12 is formed. Let This barrier metal is preferably a metal that can be removed by etching. Further, when the surface of the metal pad 12 is made lower than the surface of the multilayer wiring structure film 15 (see FIG. 18C) in the subsequent process shown in FIG. 18, an etchable metal such as nickel is predetermined. Then, the metal forming the surface layer of the metal pad 12 is deposited, nickel is deposited as a barrier metal, and copper is further deposited to form the metal pad 12.

　次に、図１７（ｄ）に示すように、めっきレジスト２７を除去した後、メタルベース１１及び金属パッド１２の表面を清浄化する。 Next, as shown in FIG. 17D, after removing the plating resist 27, the surfaces of the metal base 11 and the metal pad 12 are cleaned.

　次に、図１７（ｅ）に示すように、絶縁層１３を形成する。絶縁層１３を形成する方法は、絶縁層１３を構成する絶縁樹脂が液状ならば、スピンコート法、ダイコート法、カーテンコート法又は印刷法等により絶縁樹脂を積層し、また、絶縁樹脂がドライフィルムであればラミネート法等により絶縁樹脂を積層した後、乾燥等の処理を施して前記絶縁樹脂を固める。そして、前記絶縁樹脂が感光性であればフォトリソプロセス等により、また、前記絶縁樹脂が非感光性であればレーザ加工法等により、前記絶縁樹脂をパターニングしてビアホール３４を形成し、キュアを行って絶縁樹脂を硬化させて絶縁層１３を形成する。 Next, as shown in FIG. 17E, an insulating layer 13 is formed. If the insulating resin constituting the insulating layer 13 is liquid, the insulating layer 13 is formed by laminating the insulating resin by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like. If so, the insulating resin is laminated by a laminating method or the like, and then the insulating resin is hardened by a treatment such as drying. Then, if the insulating resin is photosensitive, the via hole 34 is formed by patterning the insulating resin by a photolithographic process or the like, and if the insulating resin is non-photosensitive, the curing is performed. The insulating resin is cured to form the insulating layer 13.

　次に、図１７（ｆ）に示すように、配線パターンをサブトラクティブ法、セミアディティブ法又はフルアディティブ法等により形成し、配線層１４を形成する。このとき、ビアホール３４を導電物質により埋め込み、配線層１４を金属パッド１２に接続する。 Next, as shown in FIG. 17F, a wiring pattern is formed by a subtractive method, a semi-additive method, a full additive method, or the like to form a wiring layer 14. At this time, the via hole 34 is filled with a conductive material, and the wiring layer 14 is connected to the metal pad 12.

　次に、図１８（ａ）に示すように、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等による絶縁層１３の形成工程及び配線層１４の形成工程を繰り返す。そして、その後、絶縁層１３及び配線層１４からなる積層体上に金属パッド２９を形成して、多層配線構造膜１５を形成する。 Next, as shown in FIG. 18A, the process of forming the insulating layer 13 and the process of forming the wiring layer 14 by the subtractive method, the semi-additive method or the full additive method are repeated. Thereafter, a metal pad 29 is formed on the laminated body including the insulating layer 13 and the wiring layer 14 to form the multilayer wiring structure film 15.

　次に、図１８（ｂ）に示すように、多層配線構造膜１５の裏面及びメタルベース１１の表面にエッチングレジスト２８を形成しパターニングする。その後、このエッチングレジスト２８をマスクとして、メタルベース１１を多層配線構造膜１５が露出するまでエッチングする。また、半導体素子搭載用凹部３２におけるメタルベース１１の厚さがある程度薄いときは、メタルベース１１の表面にエッチングレジスト２８を形成することなくエッチングを行うことも可能である。 Next, as shown in FIG. 18B, an etching resist 28 is formed and patterned on the back surface of the multilayer wiring structure film 15 and the surface of the metal base 11. Thereafter, using the etching resist 28 as a mask, the metal base 11 is etched until the multilayer wiring structure film 15 is exposed. Further, when the thickness of the metal base 11 in the semiconductor element mounting recess 32 is somewhat thin, it is possible to perform etching without forming the etching resist 28 on the surface of the metal base 11.

　次いで、図１８（ｃ）に示すように、エッチングレジスト２８を除去し、金属パッド１２の表面及び金属パッド２９の表面を清浄化し、半導体パッケージ基板３１ａを形成する。 Next, as shown in FIG. 18C, the etching resist 28 is removed, the surface of the metal pad 12 and the surface of the metal pad 29 are cleaned, and the semiconductor package substrate 31a is formed.

　次に、図１８（ｄ）に示すように、半導体素子１６を金属パッド１２に半田ボール１８を介してフリップチップ接続し、多層配線構造膜１５と半導体素子１６との間の空間にアンダーフィル１７を流し込んで硬化させる。次いで、金属パッド２９にＢＧＡ用半田ボール１９を装着し、図１８（ｄ）に示すような半導体装置を形成する。 Next, as shown in FIG. 18 (d), the semiconductor element 16 is flip-chip connected to the metal pad 12 via the solder ball 18, and an underfill 17 is formed in the space between the multilayer wiring structure film 15 and the semiconductor element 16. Pour to cure. Next, the BGA solder balls 19 are attached to the metal pads 29 to form a semiconductor device as shown in FIG.

　この半導体装置は、本発明装置の第１実施例に係る半導体装置、即ち第１実施例方法により製造される半導体装置と構成が同じである。本第４実施例方法は、メタルベース１１に予め半導体搭載用凹部を形成することにより、図１８（ｂ）で示したメタルベース１１をエッチングする工程においてエッチング時間を短縮することができ、また、半導体素子搭載用の開口部の形状が均一となるという利点を有している。なお、図１７（ｂ）及び（ｃ）に示す工程において、金属膜３５（図１４（ｂ）参照）を形成してもよい。これにより、前述の本発明装置の第２実施例に係る半導体装置（図２参照）を効率よく製造することができる。 This semiconductor device has the same configuration as the semiconductor device according to the first embodiment of the device of the present invention, that is, the semiconductor device manufactured by the method of the first embodiment. The fourth embodiment method can reduce the etching time in the step of etching the metal base 11 shown in FIG. 18B by forming a recess for mounting a semiconductor in the metal base 11 in advance. There is an advantage that the shape of the opening for mounting the semiconductor element is uniform. Note that in the steps shown in FIGS. 17B and 17C, a metal film 35 (see FIG. 14B) may be formed. Thereby, the semiconductor device (see FIG. 2) according to the second embodiment of the device of the present invention described above can be efficiently manufactured.

　次に、本発明方法の第５実施例について説明する。本第５実施例の製造方法は、第３実施例方法と第４実施例方法とを組み合わせたものであり、両方の利点を有している。図１９（ａ）乃至（ｆ）及び図２０（ａ）乃至（ｄ）は、本第５実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。なお、各工程間において適宜洗浄及び熱処理を行う。 Next, a fifth embodiment of the method of the present invention will be described. The manufacturing method of the fifth embodiment is a combination of the third embodiment method and the fourth embodiment method, and has both advantages. FIGS. 19A to 19F and FIGS. 20A to 20D are partial cross-sectional views showing a method of manufacturing a semiconductor device according to the fifth embodiment in the order of steps. Note that cleaning and heat treatment are appropriately performed between the respective steps.

　先ず、第４実施例方法に示した方法により、厚さが０．１乃至１．５ｍｍの金属板であるメタルベース１１の表面に半導体素子搭載用の凹部３２を形成する。次に、図１９（ａ）に示すように、メタルベース１１の裏面にめっきレジスト２７を形成する。めっきレジスト２７を形成する方法は、めっきレジスト２７が液状ならばスピンコート法、ダイコート法、カーテンコート法又は印刷法等でめっきレジスト２７を積層し、また、めっきレジスト２７がドライフィルムであればラミネート法等でめっきレジスト２７を積層した後、乾燥等の処理を施してめっきレジスト２７を固め、めっきレジスト２７が感光性であればフォトリソプロセス等により、また、めっきレジスト２７が非感光性であればレーザ加工法等によりめっきレジスト２７をパターニングする。 First, a recess 32 for mounting a semiconductor element is formed on the surface of a metal base 11 which is a metal plate having a thickness of 0.1 to 1.5 mm by the method shown in the method of the fourth embodiment. Next, as shown in FIG. 19A, a plating resist 27 is formed on the back surface of the metal base 11. The plating resist 27 is formed by laminating the plating resist 27 by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like if the plating resist 27 is liquid, or by laminating if the plating resist 27 is a dry film. After the plating resist 27 is laminated by a method or the like, the plating resist 27 is hardened by performing a treatment such as drying. If the plating resist 27 is photosensitive, it is obtained by a photolithography process or the like, and if the plating resist 27 is non-photosensitive. The plating resist 27 is patterned by a laser processing method or the like.

　次に、図１９（ｂ）に示すように、めっきレジスト２７をマスクとしてメタルベース１１にハーフエッチングを施し、半田ボール２０及び金属パッド１２を形成するための凹部３３を形成する。なお、本第５実施例方法においては、メタルベース１１に半導体素子搭載用の凹部３２を形成してから凹部３３を形成しているが、先に凹部３３を形成してから凹部３２を形成してもよく、可能であれば同時に形成してもよい。 Next, as shown in FIG. 19B, the metal base 11 is half-etched using the plating resist 27 as a mask to form the recesses 33 for forming the solder balls 20 and the metal pads 12. In the method of the fifth embodiment, the recess 33 is formed after forming the recess 32 for mounting the semiconductor element on the metal base 11, but the recess 32 is formed after the recess 33 is formed first. If possible, they may be formed simultaneously.

　次に、図１９（ｃ）に示すように、めっきレジスト２７の開口部に電解めっき法又は無電解めっき法により半田ボール２０を形成し、バリアメタル（図示せず）としてニッケルを析出させ、更に銅を析出させて金属パッド１２を形成する。このとき、メタルベース１１を構成する金属と半田ボール２０との間で金属間化合物が形成される場合は、半田ボール２０を形成する前にニッケル等のバリアメタルを先に析出させる。このバリアメタルはエッチングにより除去できる金属であることが好ましい。なお、半田ボール２０を凹部３３の内面に電解めっき法又は無電解めっき法により形成し、半田ボール２０の内側に金属パッドを形成するため、図１９（ｃ）に示すように、金属パッド１２の中央部は、多層配線構造膜１５の表面から突出する。 Next, as shown in FIG. 19 (c), solder balls 20 are formed in the openings of the plating resist 27 by electrolytic plating or electroless plating, and nickel is deposited as a barrier metal (not shown). Copper is deposited to form metal pads 12. At this time, when an intermetallic compound is formed between the metal constituting the metal base 11 and the solder ball 20, a barrier metal such as nickel is first deposited before the solder ball 20 is formed. This barrier metal is preferably a metal that can be removed by etching. Since the solder ball 20 is formed on the inner surface of the recess 33 by electrolytic plating or electroless plating and a metal pad is formed on the inner side of the solder ball 20, as shown in FIG. The central portion protrudes from the surface of the multilayer wiring structure film 15.

　次に、図１９（ｄ）に示すように、めっきレジスト２７を除去した後、メタルベース１１及び金属パッド１２の表面を清浄化する。 Next, as shown in FIG. 19D, after the plating resist 27 is removed, the surfaces of the metal base 11 and the metal pad 12 are cleaned.

　次に、図１９（ｅ）に示すように、絶縁層１３を形成する。絶縁層１３を形成する方法は、絶縁層１３を構成する絶縁樹脂が液状ならば、スピンコート法、ダイコート法、カーテンコート法又は印刷法等により絶縁樹脂を積層し、また、絶縁樹脂がドライフィルムであればラミネート法等により絶縁樹脂を積層した後、乾燥等の処理を施して前記絶縁樹脂を固める。そして、前記絶縁樹脂が感光性であればフォトリソプロセス等により、また、前記絶縁樹脂が非感光性であればレーザ加工法等により、前記絶縁樹脂をパターニングしてビアホール３４を形成し、キュアを行って絶縁樹脂を硬化させて絶縁層１３を形成する。このとき、キュア温度は半田ボール２０の融点以下の温度とする。 Next, as shown in FIG. 19E, the insulating layer 13 is formed. If the insulating resin constituting the insulating layer 13 is liquid, the insulating layer 13 is formed by laminating the insulating resin by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like. If so, the insulating resin is laminated by a laminating method or the like, and then the insulating resin is hardened by a treatment such as drying. Then, if the insulating resin is photosensitive, the via hole 34 is formed by patterning the insulating resin by a photolithographic process or the like, and if the insulating resin is non-photosensitive, the curing is performed. The insulating resin is cured to form the insulating layer 13. At this time, the curing temperature is set to a temperature equal to or lower than the melting point of the solder ball 20.

　次に、図１９（ｆ）に示すように、配線パターンをサブトラクティブ法、セミアディティブ法又はフルアディティブ法等により形成し、配線層１４を形成する。このとき、ビアホール３４を導電物質により埋め込み、配線層１４を金属パッド１２に接続する。 Next, as shown in FIG. 19F, a wiring pattern is formed by a subtractive method, a semi-additive method, a full additive method, or the like, thereby forming a wiring layer 14. At this time, the via hole 34 is filled with a conductive material, and the wiring layer 14 is connected to the metal pad 12.

　次に、図２０（ａ）に示すように、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等による絶縁層１３の形成工程及び配線層１４の形成工程を繰り返し、その後金属パッド２９を形成する。これにより、半田ボール２０、金属パッド１２、絶縁層１３、配線層１４及び金属パッド２９から構成される多層配線構造膜１５を形成する。 Next, as shown in FIG. 20A, the formation process of the insulating layer 13 and the formation process of the wiring layer 14 by a subtractive method, a semi-additive method, or a full additive method are repeated, and then the metal pad 29 is formed. Thereby, the multilayer wiring structure film 15 including the solder balls 20, the metal pads 12, the insulating layer 13, the wiring layer 14, and the metal pads 29 is formed.

　次に、図２０（ｂ）に示すように、多層配線構造膜１５の裏面及びメタルベース１１の表面に、エッチングレジスト２８を形成しパターニングする。その後、このエッチングレジスト２８をマスクとして、メタルベース１１を多層配線構造膜１５が露出するまでエッチングする。なお、半導体素子搭載用凹部３２におけるメタルベース１１の厚さがある程度薄いときは、メタルベース１１の表面にエッチングレジスト２８を形成することなくエッチングを行うことも可能である。 Next, as shown in FIG. 20B, an etching resist 28 is formed and patterned on the back surface of the multilayer wiring structure film 15 and the surface of the metal base 11. Thereafter, using the etching resist 28 as a mask, the metal base 11 is etched until the multilayer wiring structure film 15 is exposed. When the thickness of the metal base 11 in the semiconductor element mounting recess 32 is thin to some extent, it is possible to perform etching without forming the etching resist 28 on the surface of the metal base 11.

　次いで、図２０（ｃ）に示すように、エッチングレジスト２８を除去し、半田ボール２０の表面及び金属パッド２９の表面を清浄化し、半導体パッケージ基板３１ｃを形成する。 Next, as shown in FIG. 20C, the etching resist 28 is removed, the surface of the solder ball 20 and the surface of the metal pad 29 are cleaned, and a semiconductor package substrate 31c is formed.

　次いで、図２０（ｄ）に示すように、半導体素子１６を金属パッド１２に、半田ボール２０を介すか又は半田ボール２０を予備半田として使用し半田ボール１８（図１８（ｄ）参照）を介してフリップチップ接続し、多層配線構造膜１５と半導体素子１６との間の空間にアンダーフィル１７を流し込んで硬化させる。次いで、金属パッド２９にＢＧＡ用半田ボール１９を装着し、図２０（ｄ）に示すような半導体装置を形成する。 Next, as shown in FIG. 20 (d), the semiconductor element 16 is placed on the metal pad 12 via the solder ball 20 or the solder ball 20 is used as a preliminary solder via the solder ball 18 (see FIG. 18 (d)). Then, flip-chip connection is performed, and an underfill 17 is poured into the space between the multilayer wiring structure film 15 and the semiconductor element 16 and cured. Next, the BGA solder balls 19 are mounted on the metal pads 29 to form a semiconductor device as shown in FIG.

　この半導体装置は、本発明装置の第３実施例に係る半導体装置、即ち第３実施例方法により製造された半導体装置（図３参照）と構成が同じである。本実施例に係る製造方法によれば、メタルベース１１に予め半導体搭載用の凹部３２を形成することにより、メタルベース１１をエッチングする時間を短縮することができ、半導体搭載用の開口部の形状を均一にすることができる。また、金属パッド１２の表面に半田ボール２０を具備しているため、半導体素子１６を多層配線構造膜１５にフリップチップ接続するときに、半田ボール２０が半田又は予備半田として機能するため、フリップチップパッドの狭ピッチ化を図ることができる。また、半導体素子１６は半田ボール１８を具備する必要がなくなる。なお、図１９（ａ）乃至（ｃ）に示す工程において、前述の第２の実施例方法において示した金属膜３５（図１４（ｂ）参照）を形成することもできる。これにより、本発明装置の第３実施例に係る半導体装置を、効率よく製造することができる。 This semiconductor device has the same configuration as the semiconductor device according to the third embodiment of the device of the present invention, that is, the semiconductor device manufactured by the third embodiment method (see FIG. 3). According to the manufacturing method according to the present embodiment, by forming the recess 32 for mounting the semiconductor in the metal base 11 in advance, the time for etching the metal base 11 can be shortened, and the shape of the opening for mounting the semiconductor Can be made uniform. Since the solder ball 20 is provided on the surface of the metal pad 12, when the semiconductor element 16 is flip-chip connected to the multilayer wiring structure film 15, the solder ball 20 functions as solder or spare solder. The pad pitch can be reduced. Further, the semiconductor element 16 does not need to have the solder ball 18. In the steps shown in FIGS. 19A to 19C, the metal film 35 (see FIG. 14B) shown in the second embodiment method can be formed. Thereby, the semiconductor device according to the third embodiment of the device of the present invention can be efficiently manufactured.

　次に、本発明方法の第６実施例について説明する。本第６実施例方法は、本発明装置の第４実施例に係る半導体装置、即ち、金属パッド１２と配線層１４との間に薄膜コンデンサ２１が形成されている半導体装置を製造するためのものである。図２１（ａ）及び（ｂ）は、本第６実施例方法に係る半導体装置の製造方法を工程順に示す部分断面図である。なお、各工程間において適宜洗浄及び熱処理を行う。 Next, a sixth embodiment of the method of the present invention will be described. The method of the sixth embodiment is for manufacturing a semiconductor device according to the fourth embodiment of the device of the present invention, that is, a semiconductor device in which a thin film capacitor 21 is formed between the metal pad 12 and the wiring layer 14. It is. 21A and 21B are partial cross-sectional views showing the method of manufacturing a semiconductor device according to the method of the sixth embodiment in the order of steps. Note that cleaning and heat treatment are appropriately performed between the respective steps.

　先ず、図９（ａ）乃至（ｃ）に示す工程により、図２１（ａ）に示すように、表面に金属パッド１２が形成されたメタルベース１１を得る。即ち、図９（ａ）に示すように、厚さ０．１乃至１．５ｍｍの金属板であるメタルベース１１の表面にめっきレジスト２７を形成する。 First, as shown in FIG. 21A, a metal base 11 having a metal pad 12 formed on the surface is obtained by the steps shown in FIGS. 9A to 9C. That is, as shown in FIG. 9A, a plating resist 27 is formed on the surface of the metal base 11 which is a metal plate having a thickness of 0.1 to 1.5 mm.

　次に、図９（ｂ）に示すように、めっきレジスト２７の開口部に電解めっき法又は無電解めっき法により、金、錫及び半田からなる群より選択された少なくとも１種の金属又はその合金を析出させ、バリアメタルとしてニッケルを析出し、更に銅を析出させて金属パッド１２を形成する。 Next, as shown in FIG. 9 (b), at least one metal selected from the group consisting of gold, tin, and solder, or an alloy thereof is formed in the opening of the plating resist 27 by electrolytic plating or electroless plating. Then, nickel is deposited as a barrier metal, and copper is further deposited to form the metal pad 12.

　次に、図９（ｃ）に示すように、めっきレジスト２７を除去した後、メタルベース１１及び金属パッド１２の表面を清浄化し、図２１（ａ）に示すような構造を得る。 Next, as shown in FIG. 9C, after the plating resist 27 is removed, the surfaces of the metal base 11 and the metal pad 12 are cleaned to obtain a structure as shown in FIG.

　また、このとき、図９（ａ）乃至（ｃ）に示す工程により表面に金属パッド１２が形成されたメタルベース１１を得る替わりに、図１１（ａ）乃至（ｄ）及び図１２（ａ）、又は図１４（ａ）乃至（ｃ）に示す工程により、金属パッド１２を備え金属膜３５が被覆されたメタルベース１１を得てもよく、図１５（ａ）乃至（ｄ）に示す工程により金属パット１２及び半田ボール２０を具備するメタルベース１１を得てもよく、図１７（ａ）乃至（ｄ）に示す工程により裏面に金属パッド１２を具備し表面に半導体搭載用の凹部３２が形成されたメタルベース１１を得てもよい。更に、図１９（ａ）乃至（ｄ）に示す工程により金属パット１２及び半田ボール２０を具備し半導体搭載用の凹部３２が形成されたメタルベース１１を得てもよい。但し、メタルベース１１が半田ボール２０を具備する場合は、後述する薄膜コンデンサ２１を形成するときの温度は半田ボール２０の融点以下でなければならない。 At this time, instead of obtaining the metal base 11 having the metal pad 12 formed on the surface by the steps shown in FIGS. 9A to 9C, FIGS. 11A to 11D and 12A. Alternatively, the metal base 11 provided with the metal pad 12 and covered with the metal film 35 may be obtained by the steps shown in FIGS. 14A to 14C, and the steps shown in FIGS. The metal base 11 having the metal pad 12 and the solder ball 20 may be obtained. The metal pad 12 is provided on the back surface and the semiconductor mounting recess 32 is formed on the front surface by the steps shown in FIGS. The obtained metal base 11 may be obtained. Furthermore, the metal base 11 having the metal pads 12 and the solder balls 20 and having the recesses 32 for mounting semiconductors may be obtained by the steps shown in FIGS. However, when the metal base 11 includes the solder balls 20, the temperature when forming the thin film capacitor 21 described later must be equal to or lower than the melting point of the solder balls 20.

　図２１（ａ）に示すような表面に金属パッド１２が形成されたメタルベース１１を得た後、図２１（ｂ）に示すように、レジスト（図示せず）をマスクとして所望の金属パッド１２の表面のみを露出させ、スパッタ法、蒸着法、ＣＶＤ又は陽極酸化法等により薄膜コンデンサ２１を形成する。この薄膜コンデンサ２１の誘電体層を構成する材料は、酸化チタン、酸化タンタル、Ａｌ2Ｏ3、ＳｉＯ2、Ｎｂ2Ｏ5、ＢＳＴ（ＢａxＳｒ1-xＴｉＯ3）、ＰＺＴ（ＰｂＺｒxＴｉ1-xＯ3）、ＰＬＺＴ（Ｐｂ1-yＬａyＺｒxＴｉ1-xＯ3）又はＳｒＢｉ2Ｔａ2Ｏ9等のペロブスカイト系材料であることが好ましい。但し、前記化合物のいずれについても、０≦ｘ≦１、０＜ｙ＜１である。また、薄膜コンデンサ２１は、所望の誘電率を実現することができる有機樹脂等により構成されてもよい。 After obtaining the metal base 11 having the metal pad 12 formed on the surface as shown in FIG. 21A, the desired metal pad 12 is formed using a resist (not shown) as a mask as shown in FIG. Only the surface is exposed, and the thin film capacitor 21 is formed by sputtering, vapor deposition, CVD, anodic oxidation, or the like. Materials constituting the dielectric layer of the thin film capacitor 21 are titanium oxide, tantalum oxide, Al 2 O 3 , SiO 2 , Nb 2 O 5 , BST (Ba x Sr 1-x TiO 3 ), PZT (PbZr x Ti). 1-x O 3), is preferably a perovskite material such as PLZT (Pb 1-y La y Zr x Ti 1-x O 3) or SrBi 2 Ta 2 O 9. However, 0 ≦ x ≦ 1 and 0 <y <1 for any of the compounds. The thin film capacitor 21 may be made of an organic resin or the like that can realize a desired dielectric constant.

　次に、レジストを除去するリフトオフ法により、不要部分の誘電体等を除去する。このとき、メタルマスク等により所望の位置に薄膜コンデンサ２１が形成されてもよい。 Next, unnecessary portions of dielectrics and the like are removed by a lift-off method for removing the resist. At this time, the thin film capacitor 21 may be formed at a desired position by a metal mask or the like.

　以後の工程は、図９（ｄ）、（ｅ）及び図１０（ａ）乃至（ｄ）に示す工程と同じである。但し、図９（ｄ）、（ｅ）及び図１０（ａ）乃至（ｄ）には薄膜コンデンサ２１は図示されていない。図９（ｄ）に示すように、絶縁層１３を形成し、図９（ｅ）に示すように、配線パターンを形成し配線層１４を形成する。 The subsequent steps are the same as those shown in FIGS. 9D and 9E and FIGS. 10A to 10D. However, the thin film capacitor 21 is not shown in FIGS. 9D and 9E and FIGS. 10A to 10D. As shown in FIG. 9D, an insulating layer 13 is formed, and as shown in FIG. 9E, a wiring pattern is formed and a wiring layer 14 is formed.

　次に、図１０（ａ）に示すように、絶縁層形成工程及び配線層形成工程を繰り返して、多層配線構造膜１５を形成する。 Next, as shown in FIG. 10A, the multilayer wiring structure film 15 is formed by repeating the insulating layer forming step and the wiring layer forming step.

　次に、図１０（ｂ）に示すように、多層配線構造膜１５の裏面及びメタルベース１１の表面にエッチングレジスト２８を形成する。その後、このエッチングレジスト２８をマスクとして、メタルベース１１を多層配線構造膜１５が露出するまでエッチングする。 Next, as shown in FIG. 10B, an etching resist 28 is formed on the back surface of the multilayer wiring structure film 15 and the surface of the metal base 11. Thereafter, using the etching resist 28 as a mask, the metal base 11 is etched until the multilayer wiring structure film 15 is exposed.

　次に、図１０（ｃ）に示すように、エッチングレジスト２８を除去し、金属パッド１２の表面及び金属パッド２９の表面を清浄化し、半導体パッケージ基板３１ａを形成する。 Next, as shown in FIG. 10C, the etching resist 28 is removed, the surface of the metal pad 12 and the surface of the metal pad 29 are cleaned, and the semiconductor package substrate 31a is formed.

　次に、図１０（ｄ）に示すように、半導体素子１６を金属パッド１２に半田ボール１８を介してフリップチップ接続し、多層配線構造膜１５と半導体素子１６との間の空間にアンダーフィル１７を流し込んで硬化させる。次いで、金属パッド２９にＢＧＡ用半田ボール１９を装着する。以上の工程により、図４に示すように、金属パッド１２と絶縁層１３との間に薄膜コンデンサ２１を有する半導体装置を製造することができる。 Next, as shown in FIG. 10D, the semiconductor element 16 is flip-chip connected to the metal pad 12 via the solder ball 18, and an underfill 17 is formed in the space between the multilayer wiring structure film 15 and the semiconductor element 16. Pour to cure. Next, the BGA solder balls 19 are attached to the metal pads 29. Through the above steps, a semiconductor device having a thin film capacitor 21 between the metal pad 12 and the insulating layer 13 can be manufactured as shown in FIG.

　また、図９（ａ）乃至（ｃ）に示す工程により得られた表面に金属パッド１２が形成されたメタルベース１１を使用する替わりに、図１１（ａ）乃至（ｄ）及び図１２（ａ）、又は図１４（ａ）乃至（ｃ）に示す工程により得られる金属パッド１２を具備し金属膜３５が被覆されたメタルベース１１を使用する場合は、薄膜コンデンサ２１を形成した後、図１２（ｂ）、（ｃ）及び図１３（ａ）乃至（ｄ）に示す工程、又は図１４（ｄ）、（ｅ）及び図１３（ａ）乃至（ｄ）に示す工程により、薄膜コンデンサ２１及び金属膜３５の双方を具備した半導体装置（図示せず）を製造することができる。更に、図１５（ａ）乃至（ｄ）に示す工程により得られた金属パット１２及び半田ボール２０を具備するメタルベース１１を使用する場合は、薄膜コンデンサ２１を形成した後、図１５（ｅ）、（ｆ）及び図１６（ａ）乃至（ｄ）に示す工程により、図５に示すような半導体装置を製造することができる。更に、図１７（ａ）乃至（ｄ）に示す工程により得られた表面に金属パッド１２を具備し半導体搭載用の凹部３２が形成されたメタルベース１１を使用する場合は、薄膜コンデンサ２１を形成した後、図１７（ｅ）、（ｆ）及び図１８（ａ）乃至（ｄ）に示す工程により、図４に示すような半導体装置を製造することができる。更にまた、図１９（ａ）乃至（ｄ）に示す工程により得られた金属パット１２及び半田ボール２０を具備し半導体搭載用の凹部３２が形成されたメタルベース１１を使用する場合は、薄膜コンデンサ２１を形成した後、図１９（ｅ）、（ｆ）及び図２０（ａ）乃至（ｄ）に示す工程により、図５に示すような半導体装置を製造することができる。 Further, instead of using the metal base 11 having the metal pad 12 formed on the surface obtained by the steps shown in FIGS. 9A to 9C, FIGS. 11A to 11D and FIG. ), Or when the metal base 11 provided with the metal pad 12 obtained by the steps shown in FIGS. 14A to 14C and covered with the metal film 35 is used, after forming the thin film capacitor 21, FIG. (B), (c) and the steps shown in FIGS. 13 (a) to (d) or the steps shown in FIGS. 14 (d), (e) and FIGS. 13 (a) to (d). A semiconductor device (not shown) including both the metal films 35 can be manufactured. Further, when the metal base 11 having the metal pad 12 and the solder ball 20 obtained by the steps shown in FIGS. 15A to 15D is used, after the thin film capacitor 21 is formed, FIG. , (F) and the steps shown in FIGS. 16A to 16D, a semiconductor device as shown in FIG. 5 can be manufactured. Further, in the case of using the metal base 11 provided with the metal pad 12 on the surface obtained by the steps shown in FIGS. 17A to 17D and having the recess 32 for mounting the semiconductor, the thin film capacitor 21 is formed. Then, the semiconductor device as shown in FIG. 4 can be manufactured by the steps shown in FIGS. 17E and 17F and FIGS. 18A to 18D. Furthermore, in the case of using the metal base 11 having the metal pad 12 and the solder ball 20 obtained by the steps shown in FIGS. 19A to 19D and having the recess 32 for mounting a semiconductor, a thin film capacitor is used. After forming 21, the semiconductor device as shown in FIG. 5 can be manufactured by the steps shown in FIGS. 19E and 19F and FIGS. 20A to 20D.

　本実施例の製造方法により、１個以上の金属パッド１２と配線層１４との間に薄膜コンデンサ２１を形成し、半導体素子１６のごく近傍にデカップリングコンデンサを有した半導体装置を製造することができる。 According to the manufacturing method of this embodiment, a thin film capacitor 21 is formed between one or more metal pads 12 and the wiring layer 14, and a semiconductor device having a decoupling capacitor in the immediate vicinity of the semiconductor element 16 can be manufactured. it can.

　次に、本発明方法の第７実施例について説明する。本第７実施例方法は、本発明装置の第５実施例に係る半導体装置、即ち、キャリア基材としてプリント基板２４を接合した半導体装置を製造するためのものである。図２２（ａ）乃至（ｄ）及び図２３（ａ）乃至（ｃ）は、本第７実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。なお、各工程間において適宜洗浄及び熱処理を行う。 Next, a seventh embodiment of the method of the present invention will be described. The method of the seventh embodiment is for manufacturing a semiconductor device according to the fifth embodiment of the device of the present invention, that is, a semiconductor device having a printed circuit board 24 bonded as a carrier base material. 22A to 22D and FIGS. 23A to 23C are partial cross-sectional views showing the method of manufacturing a semiconductor device according to the seventh embodiment in the order of steps. Note that cleaning and heat treatment are appropriately performed between the respective steps.

　先ず、図９（ａ）乃至（ｅ）及び図１０（ａ）に示す工程により、図１０（ａ）に示すようなメタルベース１１上に多層配線構造膜１５を積層した積層体（以下、積層体という）を得る。 First, a laminated body in which a multilayer wiring structure film 15 is laminated on a metal base 11 as shown in FIG. 10A by the steps shown in FIGS. 9A to 9E and FIG. Body).

　また、このとき、図１０（ａ）に示すようなメタルベース１１上に多層配線構造膜１５を積層した積層体を使用する替わりに、第２実施例方法における図１３（ａ）に示すような積層体に金属膜３５が設けられたものを使用してもよく、又は、第３実施例方法における図１６（ａ）に示すような積層体に半田ボール２０が設けられたものを使用してもよく、第４実施例方法における図１８（ａ）に示すような積層体に半導体素子搭載用の凹部３２が設けられたものを使用してもよい。また、第５実施例方法における図２０（ａ）に示すような積層体に半田ボール２０及び半導体素子搭載用の凹部３２が設けられたものを使用してもよく、第６実施例方法で形成された積層体に薄膜コンデンサ２１が設けられたものを使用することもできる。 At this time, instead of using a laminate in which the multilayer wiring structure film 15 is laminated on the metal base 11 as shown in FIG. 10A, as shown in FIG. 13A in the second embodiment method. A laminate provided with a metal film 35 may be used, or a laminate provided with solder balls 20 as shown in FIG. 16A in the third embodiment method may be used. Alternatively, a laminate in which the recess 32 for mounting the semiconductor element is provided in the laminate as shown in FIG. 18A in the method of the fourth embodiment may be used. Also, a laminate in which solder balls 20 and recesses 32 for mounting semiconductor elements are provided in the laminate as shown in FIG. 20A in the method of the fifth embodiment may be used, and formed by the method of the sixth embodiment. A laminated body in which a thin film capacitor 21 is provided can also be used.

　次に、図２２（ａ）に示すように、多層配線構造膜１５の表面を清浄化し、図２２（ｂ）に示すように、多層配線構造膜１５の裏面における金属パッド２９を除く領域に接着剤２２を塗布する。接着剤２２を所望の領域に塗布する方法としては、印刷法及び例えば金属パッド２９等のような接着剤２２を塗布しない領域にマスキングを施して接着剤２２を塗布した後、マスキングを取り除く方法等がある。また、接着剤２２が感光性を有している場合は、フォトリソプロセスにより接着剤２２をパターニングする方法でもよい。 Next, as shown in FIG. 22A, the surface of the multilayer wiring structure film 15 is cleaned and bonded to a region excluding the metal pads 29 on the back surface of the multilayer wiring structure film 15 as shown in FIG. The agent 22 is applied. Examples of a method of applying the adhesive 22 to a desired region include a printing method and a method of removing masking after applying the adhesive 22 by applying masking to a region where the adhesive 22 is not applied, such as the metal pad 29. There is. Further, when the adhesive 22 has photosensitivity, a method of patterning the adhesive 22 by a photolithography process may be used.

　次に、図２２（ｃ）に示すように、キャリア基材であるプリント基板２４を、プリント基板２４のスルーホール３０に多層配線構造膜１５の金属パッド２９が整合するように多層配線構造膜１５の裏面に接合する。なお、図２２（ｂ）では、多層配線構造膜１５の裏面に接着剤２２を塗布する例が示されているが、プリント基板２４に接着剤２２を塗布して接合を行ってもよい。 Next, as shown in FIG. 22C, the multilayer wiring structure film 15 is arranged such that the printed circuit board 24 that is a carrier base material is aligned with the metal pad 29 of the multilayer wiring structure film 15 in the through hole 30 of the printed circuit board 24. Join to the back of the. Although FIG. 22B shows an example in which the adhesive 22 is applied to the back surface of the multilayer wiring structure film 15, the adhesive 22 may be applied to the printed circuit board 24 for bonding.

　次に、図２２（ｄ）に示すように、プリント基板２４のスルーホール３０内に、導電性ペースト２３を充填し、加熱を施して固める。導電性ペースト２３が以後の工程で漏れ及び変形を起こす可能性がある場合は、スルーホール３０に更に絶縁樹脂を充填して硬化させることが好ましい。 Next, as shown in FIG. 22 (d), the conductive paste 23 is filled in the through hole 30 of the printed circuit board 24, and is hardened by heating. When there is a possibility that the conductive paste 23 may leak and deform in the subsequent steps, it is preferable that the through hole 30 is further filled with an insulating resin and cured.

　次に、図２３（ａ）に示すように、プリント基板２４の表面、スルーホール３０の内部及びメタルベース１１の表面に、エッチングレジスト２８を形成する。エッチングレジスト２８を形成する方法は、エッチングレジスト２８が液状ならばスピンコート法、ダイコート法、カーテンコート法又は印刷法等でエッチングレジスト２８を積層し、エッチングレジスト２８がドライフィルムであればラミネート法等でエッチングレジスト２８を積層した後、乾燥等の処理を施してエッチングレジスト２８を固め、エッチングレジスト２８が感光性であればフォトリソプロセス等により、エッチングレジスト２８が非感光性であればレーザ加工法等によりエッチングレジスト２８をパターニングする。その後、このエッチングレジスト２８をマスクとして、メタルベース１１を多層配線構造膜１５が露出するまでエッチングする。このとき、予めメタルベース１１に半導体素子搭載用の凹部３２（図１８（ａ）参照）が設けられており、凹部３２におけるメタルベース１１の厚さがある程度薄い場合は、メタルベース１１の表面にエッチングレジスト２８を形成することなく、エッチングを行うことも可能である。 Next, as shown in FIG. 23A, an etching resist 28 is formed on the surface of the printed circuit board 24, the inside of the through hole 30, and the surface of the metal base 11. The etching resist 28 is formed by laminating the etching resist 28 by a spin coating method, a die coating method, a curtain coating method, or a printing method if the etching resist 28 is liquid, and a laminating method if the etching resist 28 is a dry film. After the etching resist 28 is laminated, the etching resist 28 is hardened by performing a treatment such as drying. If the etching resist 28 is photosensitive, a photolithographic process or the like is performed. If the etching resist 28 is non-photosensitive, a laser processing method or the like is performed. Then, the etching resist 28 is patterned. Thereafter, using the etching resist 28 as a mask, the metal base 11 is etched until the multilayer wiring structure film 15 is exposed. At this time, a recess 32 (see FIG. 18A) for mounting a semiconductor element is provided in advance in the metal base 11, and when the thickness of the metal base 11 in the recess 32 is thin to some extent, It is also possible to perform etching without forming the etching resist 28.

　次いで、図２３（ｂ）に示すように、エッチングレジスト２８を除去し、金属パッド１２の表面及びプリント基板２４の金属パッドの表面を清浄化し、半導体パッケージ基板３１ｄを形成する。 Next, as shown in FIG. 23B, the etching resist 28 is removed, the surface of the metal pad 12 and the surface of the metal pad of the printed board 24 are cleaned, and the semiconductor package substrate 31d is formed.

　次に、図２２（ｃ）に示すように、半導体素子１６を金属パッド１２に半田ボール１８を介してフリップチップ接続する。また、金属パッド１２の表面に半田ボール２０（図２０（ａ）参照）が形成されている場合は、半田ボール２０を介するか、又は半田ボール２０を予備半田として使用し半田ボール１８を介してフリップチップ接続する。その後、多層配線構造膜１５と半導体素子１６との間の空間にアンダーフィル１７を流し込んで硬化させる。次いで、プリント基板２４の金属パッドにＢＧＡ用半田ボール１９を装着する。 Next, as shown in FIG. 22C, the semiconductor element 16 is flip-chip connected to the metal pad 12 via the solder ball 18. Further, when the solder ball 20 (see FIG. 20A) is formed on the surface of the metal pad 12, the solder ball 20 is used, or the solder ball 20 is used as spare solder and the solder ball 18 is used. Flip chip connection. Thereafter, the underfill 17 is poured into the space between the multilayer wiring structure film 15 and the semiconductor element 16 and cured. Next, the BGA solder balls 19 are attached to the metal pads of the printed circuit board 24.

　また、本第７実施例の変形例として、本発明装置の第６実施例に記載したように、半導体素子１６を金属パッド１２にフリップチップ接続した後、プリント基板２４の金属パッドにＢＧＡ用半田ボール１９を取り付ける替わりに、プリント基板２４ａのスルーホール３０に接続ピン２５（図７参照）を取り付けてもよい。 As a modification of the seventh embodiment, as described in the sixth embodiment of the apparatus of the present invention, the semiconductor element 16 is flip-chip connected to the metal pad 12, and then the BGA solder is applied to the metal pad of the printed circuit board 24. Instead of attaching the ball 19, a connection pin 25 (see FIG. 7) may be attached to the through hole 30 of the printed circuit board 24a.

　このように、本実施例の製造方法によれば、図６（ｃ）及び図７に示すようなキャリア基材を取り付けた半導体装置を効率よく製造することができる。 As described above, according to the manufacturing method of the present embodiment, it is possible to efficiently manufacture the semiconductor device to which the carrier base as shown in FIGS. 6C and 7 is attached.

　次に、本発明方法の第８実施例について説明する。図２４（ａ）乃至（ｃ）は、本第８実施例方法を工程順に示す部分断面図である。本第８実施例方法は、キャリア基材を接合した半導体装置を製造するためのものであり、第７実施例方法と比較して、スルーホールが導電物質で埋められているキャリア基材又は接続パッドを別に具備しているキャリア基材を使用する点に特徴がある。キャリア基材には、プリント基板、セラミック基板又は有機無機複合基板を使用する。なお、各工程間において適宜洗浄及び熱処理を行う。 Next, an eighth embodiment of the method of the present invention will be described. 24A to 24C are partial sectional views showing the method of the eighth embodiment in the order of steps. The eighth embodiment method is for manufacturing a semiconductor device in which a carrier base material is bonded. Compared with the seventh embodiment method, the carrier base material or connection in which the through hole is filled with a conductive material. It is characterized in that a carrier substrate having a separate pad is used. A printed circuit board, a ceramic substrate, or an organic / inorganic composite substrate is used as the carrier base material. Note that cleaning and heat treatment are appropriately performed between the respective steps.

　先ず、第７実施例方法と同様に、図９（ａ）乃至（ｅ）及び図１０（ａ）に示す工程により、メタルベース１１上に多層配線構造膜１５を積層した積層体を作製する。また、このとき、前述の第７実施例方法と同様に、図９（ａ）に示す積層体を使用する替わりに、第２実施例方法における図１３（ａ）に示すような積層体に金属膜３５が設けられたものを使用してもよく、第３実施例方法における図１６（ａ）に示す積層体に半田ボール２０が設けられたものを使用してもよく、第４実施例方法における図１８（ａ）に示す積層体に半導体素子搭載用の凹部３２が設けられたものを使用してもよい。また、第５実施例方法における図２０（ａ）に示す積層体に半田ボール２０及び半導体素子搭載用の凹部３２が設けられたものを使用してもよく、第６実施例方法における積層体に薄膜コンデンサ２１が設けられたものを使用することもできる。 First, similarly to the method of the seventh embodiment, a laminated body in which the multilayer wiring structure film 15 is laminated on the metal base 11 is manufactured by the steps shown in FIGS. 9A to 9E and FIG. 10A. At this time, similarly to the above-described seventh embodiment method, instead of using the laminate shown in FIG. 9 (a), a metal is applied to the laminate as shown in FIG. 13 (a) in the second embodiment method. A film provided with a film 35 may be used, or a laminate in which solder balls 20 are provided on the laminate shown in FIG. 16A in the third embodiment method may be used. The laminate shown in FIG. 18 (a) may be provided with a recess 32 for mounting a semiconductor element. Further, the laminate shown in FIG. 20A in the fifth embodiment method may be used in which the solder ball 20 and the recess 32 for mounting the semiconductor element are provided, and the laminate in the sixth embodiment method may be used. What was provided with the thin film capacitor 21 can also be used.

　次に、図２４（ａ）に示すように、多層配線構造膜１５の表面を清浄化し、図２４（ｂ）に示すように、多層配線構造膜１５の裏面における金属パッド２９を除く領域に接着剤２２を塗布する。接着剤２２を所望の領域に塗布する方法は、第７実施例方法と同様である。 Next, as shown in FIG. 24A, the surface of the multilayer wiring structure film 15 is cleaned and bonded to a region excluding the metal pads 29 on the back surface of the multilayer wiring structure film 15 as shown in FIG. The agent 22 is applied. A method of applying the adhesive 22 to a desired region is the same as the method of the seventh embodiment.

　次に、図２４（ｃ）に示すように、キャリア基材であるセラミック基板２６のパッドが導電性ペースト２３と接続するように、セラミック基板２６を多層配線構造膜１５に接合する。図２４（ｃ）においては、多層配線構造膜１５の表面に接着剤２２及び導電性ペースト２３を塗布した例を示しているが、接着剤２２及び導電性ペースト２３をセラミック基板２６の表面に塗布するか、接着剤２２及び導電性ペースト２３を夫々多層配線構造膜１５の表面及びセラミック基板２６の表面のいずれかに別々に塗布して、セラミック基板２６を多層配線構造膜１５に接合してもよい。 Next, as shown in FIG. 24C, the ceramic substrate 26 is bonded to the multilayer wiring structure film 15 so that the pads of the ceramic substrate 26 serving as the carrier base material are connected to the conductive paste 23. FIG. 24C shows an example in which the adhesive 22 and the conductive paste 23 are applied to the surface of the multilayer wiring structure film 15. However, the adhesive 22 and the conductive paste 23 are applied to the surface of the ceramic substrate 26. Alternatively, the adhesive 22 and the conductive paste 23 may be separately applied to either the surface of the multilayer wiring structure film 15 or the surface of the ceramic substrate 26 to join the ceramic substrate 26 to the multilayer wiring structure film 15. Good.

　以後の工程は、図２３（ａ）乃至（ｃ）と同じである。即ち、セラミック基板２６の表面及びメタルベース１１の表面に、エッチングレジスト２８を形成し、パターニングする。その後、このエッチングレジスト２８をマスクとして、メタルベース１１を多層配線構造膜１５が露出するまでエッチングする。次に、エッチングレジスト２８を除去し、金属パッド１２の表面及びセラミック基板２６の金属パッドの表面を清浄化し、半導体パッケージ基板を形成する。 Subsequent steps are the same as those shown in FIGS. That is, the etching resist 28 is formed on the surface of the ceramic substrate 26 and the surface of the metal base 11 and patterned. Thereafter, using the etching resist 28 as a mask, the metal base 11 is etched until the multilayer wiring structure film 15 is exposed. Next, the etching resist 28 is removed, the surface of the metal pad 12 and the surface of the metal pad of the ceramic substrate 26 are cleaned, and a semiconductor package substrate is formed.

　次に、半導体素子１６を金属パッド１２に半田ボール１８を介してフリップチップ接続し、その後、多層配線構造膜１５と半導体素子１６との間の空間にアンダーフィル１７を流し込んで硬化させる。次いで、セラミック基板２６の金属パッドにＢＧＡ用半田ボール１９を装着する。 Next, the semiconductor element 16 is flip-chip connected to the metal pad 12 via the solder ball 18, and then the underfill 17 is poured into the space between the multilayer wiring structure film 15 and the semiconductor element 16 and cured. Next, the BGA solder balls 19 are mounted on the metal pads of the ceramic substrate 26.

　また、本第８実施例の変形例として、半導体素子１６を金属パッド１２にフリップチップ接続した後、ＢＧＡ用半田ボール１９の替わりに、接続ピン２５を取り付けてもよい。 Further, as a modification of the eighth embodiment, after the semiconductor element 16 is flip-chip connected to the metal pad 12, a connection pin 25 may be attached instead of the BGA solder ball 19.

　このように、本第８実施例の製造方法によれば、図８に示すようなスルーホールが導電物質で埋められているキャリア基材又は接続パッドを別に具備しているキャリア基材を取り付けた半導体パッケージ基板を効率よく製造することができる。 As described above, according to the manufacturing method of the eighth embodiment, a carrier base material in which through-holes as shown in FIG. A semiconductor package substrate can be manufactured efficiently.

　次に、本発明方法の第９実施例について説明する。図２５（ａ）乃至（ｃ）並びに図２６（ａ）及び（ｂ）は、本第９実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。本第９実施例は、本発明装置の第５実施例に係る半導体装置、即ち、キャリア基材を接合した半導体装置（例えば、図６（ａ）乃至（ｃ）参照）を製造するためのものである。本実施例は、メタルベース１１をキャリア基材に接合させる前に、メタルベース１１に半導体素子１６を嵌入するための開口部を設けることに特徴がある。なお、各工程間において適宜洗浄及び熱処理を行う。 Next, a ninth embodiment of the method of the present invention will be described. FIGS. 25A to 25C and FIGS. 26A and 26B are partial cross-sectional views showing the method of manufacturing a semiconductor device according to the ninth embodiment in the order of steps. The ninth embodiment is for manufacturing a semiconductor device according to the fifth embodiment of the present invention device, that is, a semiconductor device (for example, see FIGS. 6A to 6C) in which a carrier substrate is bonded. It is. The present embodiment is characterized in that an opening for fitting the semiconductor element 16 into the metal base 11 is provided before the metal base 11 is bonded to the carrier base material. Note that cleaning and heat treatment are appropriately performed between the respective steps.

　図２５（ａ）乃至（ｃ）並びに図２６（ａ）及び（ｂ）は、第７実施例方法と同様に、キャリア基材にはプリント基板２４を使用する例を示している。また、図２５（ａ）乃至（ｃ）並びに図２６（ａ）及び（ｂ）においては、図１０（ｃ）に示すようなメタルベース１１上に多層配線構造膜１５を積層しメタルベース１１に開口部を設けたものを使用し、以後の工程を例として示している。本第９実施例においては、図１０（ｃ）に示すものの替わりに、図１３（ｃ）、図１６（ｃ）、図１８（ｃ）若しくは図２０（ｃ）に示すもの又は第６実施例方法にて形成した薄膜コンデンサ２１を具備するものを使用することもできる。 FIGS. 25 (a) to 25 (c) and FIGS. 26 (a) and (b) show an example in which the printed circuit board 24 is used as the carrier base material, as in the seventh embodiment method. In FIGS. 25A to 25C and FIGS. 26A and 26B, a multilayer wiring structure film 15 is laminated on the metal base 11 as shown in FIG. A process provided with an opening is used and the subsequent steps are shown as an example. In the ninth embodiment, instead of the one shown in FIG. 10C, the one shown in FIG. 13C, FIG. 16C, FIG. 18C or FIG. 20C or the sixth embodiment What comprises the thin film capacitor 21 formed by the method can also be used.

　先ず、図９（ａ）乃至（ｅ）並びに図１０（ａ）及び（ｂ）に示す工程により、メタルベース１１上に多層配線構造膜１５を積層しメタルベース１１に開口部を設けたものを作製する。即ち、図９（ａ）に示すように、厚さ０．１乃至１．５ｍｍの金属板であるメタルベース１１の表面にめっきレジスト２７を形成しパターニングする。 First, in the process shown in FIGS. 9A to 9E and FIGS. 10A and 10B, a multilayer wiring structure film 15 is laminated on the metal base 11 and an opening is provided in the metal base 11. Make it. That is, as shown in FIG. 9A, a plating resist 27 is formed and patterned on the surface of the metal base 11 which is a metal plate having a thickness of 0.1 to 1.5 mm.

　次に、図９（ｂ）に示すように、めっきレジスト２７の開口部に電解めっき法又は無電解めっき法により、金、錫及び半田からなる群より選択された少なくとも１種の金属又はその合金を析出させ、バリアメタルとしてニッケルを析出し、更に銅を析出させて金属パッド１２を形成する。 Next, as shown in FIG. 9 (b), at least one metal selected from the group consisting of gold, tin, and solder, or an alloy thereof is formed in the opening of the plating resist 27 by electrolytic plating or electroless plating. Then, nickel is deposited as a barrier metal, and copper is further deposited to form the metal pad 12.

　次に、図９（ｃ）に示すように、めっきレジスト２７を除去した後、表面を清浄化し、図９（ｄ）に示すように、絶縁層１３を形成し、図９（ｅ）に示すように、配線パターンを形成し配線層１４を形成する。 Next, as shown in FIG. 9C, after removing the plating resist 27, the surface is cleaned, and the insulating layer 13 is formed as shown in FIG. 9D, as shown in FIG. 9E. Thus, a wiring pattern is formed and the wiring layer 14 is formed.

　次に、図１０（ａ）に示すように、絶縁層形成工程及び配線層形成工程を繰り返して、多層配線構造膜１５を形成し、図１０（ａ）に示すような積層体を得る。次に、図１０（ｂ）に示すように、多層配線構造膜１５の裏面及びメタルベース１１の表面にエッチングレジスト２８を形成し、パターニングする。その後、このエッチングレジスト２８をマスクとして、メタルベース１１を多層配線構造膜１５が露出するまでエッチングする。 Next, as shown in FIG. 10A, the insulating layer forming step and the wiring layer forming step are repeated to form a multilayer wiring structure film 15 to obtain a laminate as shown in FIG. Next, as shown in FIG. 10B, an etching resist 28 is formed on the back surface of the multilayer wiring structure film 15 and the surface of the metal base 11 and patterned. Thereafter, using the etching resist 28 as a mask, the metal base 11 is etched until the multilayer wiring structure film 15 is exposed.

　次に、図２５（ａ）に示すように、多層配線構造膜１５の表面を清浄化し、図２５（ｂ）に示すように、多層配線構造膜１５の裏面における金属パッド２９を除く領域に接着剤２２を塗布する。 Next, as shown in FIG. 25A, the surface of the multilayer wiring structure film 15 is cleaned and bonded to the region excluding the metal pads 29 on the back surface of the multilayer wiring structure film 15 as shown in FIG. The agent 22 is applied.

　次に、図２５（ｃ）に示すように、キャリア基材であるプリント基板２４を、プリント基板２４のスルーホール３０に多層配線構造膜１５の金属パッド２９が整合するように接合する。図２５（ｂ）では、多層配線構造膜１５の表面に接着剤２２を塗布する例が示されているが、プリント基板２４に接着剤２２を塗布して接合を行ってもよい。 Next, as shown in FIG. 25C, the printed circuit board 24 as a carrier base material is bonded to the through hole 30 of the printed circuit board 24 so that the metal pads 29 of the multilayer wiring structure film 15 are aligned. In FIG. 25B, an example in which the adhesive 22 is applied to the surface of the multilayer wiring structure film 15 is shown, but the adhesive 22 may be applied to the printed circuit board 24 for bonding.

　次に、図２６（ａ）に示すように、プリント基板２４のスルーホール３０内に、導電性ペースト２３を充填し、加熱を施して固める。導電性ペースト２３が以後の工程で漏れ及び変形を起こす可能性がある場合は、スルーホール３０に更に絶縁樹脂を充填して硬化させることが好ましい。以上の工程により、図２６（ａ）に示すような半導体パッケージ基板３１ｄを形成する。 Next, as shown in FIG. 26 (a), the conductive paste 23 is filled into the through hole 30 of the printed circuit board 24, and is hardened by heating. When there is a possibility that the conductive paste 23 may leak and deform in the subsequent steps, it is preferable that the through hole 30 is further filled with an insulating resin and cured. Through the above steps, a semiconductor package substrate 31d as shown in FIG.

　次に、図２６（ｂ）に示すように、半導体素子１６を金属パッド１２に半田ボール１８を介してフリップチップ接続する。また、金属パッド１２の表面に半田ボール２０が形成されている場合は、半田ボール２０を介するか、又は半田ボール２０を予備半田として使用し半田ボール１８を介してフリップチップ接続する。その後、多層配線構造膜１５と半導体素子１６との間の空間にアンダーフィル１７を流し込んで硬化させる。次いで、プリント基板２４の金属パッドにＢＧＡ用半田ボール１９を装着する。 Next, as shown in FIG. 26B, the semiconductor element 16 is flip-chip connected to the metal pad 12 via the solder ball 18. Further, when the solder ball 20 is formed on the surface of the metal pad 12, the solder ball 20 is used, or the solder ball 20 is used as a spare solder and is flip-chip connected via the solder ball 18. Thereafter, the underfill 17 is poured into the space between the multilayer wiring structure film 15 and the semiconductor element 16 and cured. Next, the BGA solder balls 19 are attached to the metal pads of the printed circuit board 24.

　また、本第９実施例方法の変形例として、本発明装置の第６実施例に記載したように、半導体素子１６を金属パッド１２にフリップチップ接続した後、プリント基板２４の金属パッドにＢＧＡ用半田ボール１９を取り付ける替わりに、図７に示すように、プリント基板２４ａのスルーホール３０に接続ピン２５を取り付けてもよい。 Further, as a modification of the method of the ninth embodiment, as described in the sixth embodiment of the apparatus of the present invention, after the semiconductor element 16 is flip-chip connected to the metal pad 12, the metal pad of the printed circuit board 24 is used for BGA. Instead of attaching the solder balls 19, connection pins 25 may be attached to the through holes 30 of the printed circuit board 24a as shown in FIG.

　このように、本第９実施例の製造方法によれば、キャリア基材をメタルベース１１に接合させる前に、メタルベース１１に半導体素子１６を配置するための開口部を設けることができる。このため、キャリア基材を接合した後にメタルベース１１のエッチング処理を行う必要がない。多層配線構造膜１５とキャリア基材との接合に関しては、本第９実施例の製造方法よりも第７実施例方法及び第８実施例方法の方が有利であるが、エッチング処理により損傷を受けやすいキャリア基材を使用する場合は、本第９実施例の製造方法の方が有利となる。 Thus, according to the manufacturing method of the ninth embodiment, before the carrier base material is joined to the metal base 11, an opening for arranging the semiconductor element 16 can be provided in the metal base 11. For this reason, it is not necessary to perform the etching process of the metal base 11 after joining a carrier base material. Regarding the bonding between the multilayer wiring structure film 15 and the carrier substrate, the method of the seventh embodiment and the method of the eighth embodiment are more advantageous than the manufacturing method of the ninth embodiment. When an easy carrier substrate is used, the manufacturing method of the ninth embodiment is more advantageous.

　次に、本発明方法の第１０実施例について説明する。図２７（ａ）乃至（ｃ）は、本第１０実施例方法に係る半導体装置の製造方法を工程順に示す部分断面図である。本実施例の製造方法は、第８実施例方法に係る製造方法と第９実施例方法に係る製造方法とを組み合わせた方法である。即ち、キャリア基材を接合した半導体パッケージ基板を製造するための製造方法であり、キャリア基材にはスルーホールが導電物質で埋められているキャリア基材又は接続パッドを別に具備しているキャリア基材を使用し、キャリア基材を多層配線構造膜１５に接合させる前に、メタルベース１１に半導体素子１６を配置するための開口部を設ける点に特徴がある。キャリア基材には、プリント基板、セラミック基板又は有機無機複合基板を使用する。なお、各工程間において適宜洗浄及び熱処理を行う。 Next, a tenth embodiment of the method of the present invention will be described. 27A to 27C are partial cross-sectional views showing a method of manufacturing a semiconductor device according to the method of the tenth embodiment in the order of steps. The manufacturing method of the present embodiment is a combination of the manufacturing method according to the eighth embodiment method and the manufacturing method according to the ninth embodiment method. That is, a manufacturing method for manufacturing a semiconductor package substrate to which a carrier base material is bonded. The carrier base material further includes a carrier base material or a connection pad in which a through hole is filled with a conductive material. Before the carrier material is bonded to the multilayer wiring structure film 15 using a material, the metal base 11 is provided with an opening for arranging the semiconductor element 16. A printed circuit board, a ceramic substrate, or an organic / inorganic composite substrate is used as the carrier base material. Note that cleaning and heat treatment are appropriately performed between the respective steps.

　図２７（ａ）乃至（ｃ）においては、例としてセラミック基板を使用している。また、図２７（ａ）乃至（ｃ）においては、第１実施例方法の図１０（ｃ）に示すメタルベース１１と多層配線構造膜１５とからなるものを使用し、以後の工程を例として示している。本第１０実施例方法においては、図１０（ｃ）に示すものの替わりに、図１３（ｃ）、図１６（ｃ）、図１８（ｃ）若しくは図２０（ｃ）に示すもの又は第６実施例方法に記載されている薄膜コンデンサ２１を具備するものを使用することもできる。 27A to 27C, a ceramic substrate is used as an example. In FIGS. 27A to 27C, the metal base 11 and the multilayer wiring structure film 15 shown in FIG. 10C of the first embodiment method are used, and the subsequent steps are taken as an example. Show. In the method of the tenth embodiment, instead of the one shown in FIG. 10 (c), the one shown in FIG. 13 (c), FIG. 16 (c), FIG. 18 (c) or FIG. It is also possible to use the one having the thin film capacitor 21 described in the example method.

　先ず、第８実施例方法と同様に、図９（ａ）乃至（ｅ）並びに図１０（ａ）及び（ｂ）に示す工程により、メタルベース１１上に多層配線構造膜１５を積層したものを作製する。 First, similarly to the method of the eighth embodiment, the multilayer wiring structure film 15 is laminated on the metal base 11 by the steps shown in FIGS. 9A to 9E and FIGS. 10A and 10B. Make it.

　次に、図２７（ａ）に示すように、エッチングレジスト２８を除去し、多層配線構造膜１５の表面を清浄化し、図２７（ｂ）に示すように、多層配線構造膜１５の裏面における金属パッド２９を除く領域に接着剤２２を塗布する。その後、接着剤２２を塗布した領域の開口部、即ち金属パッド２９の部分に導電性ペースト２３を配置する。又は、先に導電性ペースト２３を所望の位置に配置してから、接着剤２２を塗布してもよい。 Next, as shown in FIG. 27A, the etching resist 28 is removed, the surface of the multilayer wiring structure film 15 is cleaned, and the metal on the back surface of the multilayer wiring structure film 15 is shown in FIG. The adhesive 22 is applied to the area excluding the pad 29. Thereafter, the conductive paste 23 is disposed in the opening of the region where the adhesive 22 is applied, that is, in the portion of the metal pad 29. Alternatively, the adhesive 22 may be applied after the conductive paste 23 is first disposed at a desired position.

　次に、図２７（ｃ）に示すように、キャリア基材であるセラミック基板２６の金属パッドが導電性ペースト２３と接続するように、セラミック基板２６を多層配線構造膜１５に接合する。図２７（ｂ）においては、多層配線構造膜１５の表面に接着剤２２及び導電性ペースト２３を塗布した例を示しているが、接着剤２２及び導電性ペースト２３をセラミック基板２６に表面に塗布するか、接着剤２２及び導電性ペースト２３を夫々多層配線構造膜１５の表面及びセラミック基板２６の表面のいずれかに別々に塗布して、セラミック基板２６を多層配線構造膜１５に接合してもよい。以上の工程により、図２７（ｃ）に示すような半導体パッケージ基板３１ｅが形成される。 Next, as shown in FIG. 27 (c), the ceramic substrate 26 is bonded to the multilayer wiring structure film 15 so that the metal pads of the ceramic substrate 26 as a carrier base material are connected to the conductive paste 23. FIG. 27B shows an example in which the adhesive 22 and the conductive paste 23 are applied to the surface of the multilayer wiring structure film 15. However, the adhesive 22 and the conductive paste 23 are applied to the surface of the ceramic substrate 26. Alternatively, the adhesive 22 and the conductive paste 23 may be separately applied to either the surface of the multilayer wiring structure film 15 or the surface of the ceramic substrate 26 to join the ceramic substrate 26 to the multilayer wiring structure film 15. Good. Through the above steps, a semiconductor package substrate 31e as shown in FIG. 27C is formed.

　以後の工程は、図２３（ｃ）と同じである。即ち、半導体素子１６を金属パッド１２に半田ボール１８を介してフリップチップ接続し、その後、多層配線構造膜１５と半導体素子１６との間の空間にアンダーフィル１７を流し込んで硬化させる。次いで、セラミック基板２６の金属パッドにＢＧＡ用半田ボール１９を装着する。 The subsequent steps are the same as those in FIG. That is, the semiconductor element 16 is flip-chip connected to the metal pad 12 via the solder ball 18, and then the underfill 17 is poured into the space between the multilayer wiring structure film 15 and the semiconductor element 16 and cured. Next, the BGA solder balls 19 are mounted on the metal pads of the ceramic substrate 26.

　また、本第１０実施例方法の変形例として、本発明装置の第６実施例（図６（ａ）乃至（ｃ）参照）に記載したように、半導体素子１６を金属パッド１２にフリップチップ接続した後、プリント基板２４の金属パッドにＢＧＡ用半田ボール１９を取り付ける替わりに、プリント基板２４ａのスルーホール３０に接続ピン２５を取り付けてもよい。 As a modification of the method of the tenth embodiment, the semiconductor element 16 is flip-chip connected to the metal pad 12 as described in the sixth embodiment of the device of the present invention (see FIGS. 6A to 6C). After that, instead of attaching the BGA solder balls 19 to the metal pads of the printed board 24, the connection pins 25 may be attached to the through holes 30 of the printed board 24a.

　このように、本第１０実施例の製造方法によれば、スルーホールが導電物質で埋められているキャリア基材又は接続パッドを別に具備しているキャリア基材を取り付けた半導体パッケージ基板を効率よく製造することができる。また、キャリア基材を多層配線構造膜１５に接合させる前に、メタルベース１１に半導体素子１６を嵌入するための開口部を設けることにより、キャリア基材を接合した後にメタルベース１１のエッチング処理を行う必要がなくなり、エッチング処理により損傷を受けやすいキャリア基材を使用することができる。 As described above, according to the manufacturing method of the tenth embodiment, the semiconductor package substrate to which the carrier base material in which the through hole is filled with the conductive material or the carrier base material separately provided with the connection pad is attached can be efficiently obtained. Can be manufactured. Further, before the carrier base material is joined to the multilayer wiring structure film 15, an opening for inserting the semiconductor element 16 is provided in the metal base 11, so that the metal base 11 is etched after the carrier base material is joined. There is no need to do this, and a carrier substrate that is easily damaged by the etching process can be used.

　次に、本発明方法の第１１実施例について説明する。図２８（ａ）乃至（ｅ）並びに図２９（ａ）及び（ｂ）は、本第１１実施例方法に係る半導体装置の製造方法を工程順に示す部分断面図である。なお、図２９（ｂ）以降の工程は、図１０（ａ）乃至（ｄ）に示す工程と同一である。本実施例の製造方法は、メタルベースの両面に金属パッド１２を含む多層配線構造膜１５を形成した後、メタルベースをその厚さ方向において半分に分割することにより、メタルベースの第２の面を形成する方法である。即ち、メタルベースの両面に、同時に多層配線構造膜１５を形成することにより、半導体装置の生産率を２倍に向上させることができる。なお、図２８（ａ）乃至（ｅ）及び図２９（ａ）は、第１実施例方法と同じ工程を示しているが、本実施例方法においては、第２実施例方法の図１１（ａ）乃至（ｄ）及び図１２（ａ）乃至（ｃ）又は図１４（ａ）乃至（ｅ）に示す工程を行い、更に図１３（ａ）乃至（ｄ）に示す工程を行うことにより半導体装置を製造してもよく、又は、第３実施例方法の図１５（ａ）乃至（ｆ）に示す工程を行い、更に図１６（ａ）乃至（ｄ）に示す工程を行うことにより半導体装置を製造してもよい。また、第６実施例方法の薄膜コンデンサ２１が設けられたものを使用することもできる。なお、各工程間において適宜洗浄及び熱処理を行う。 Next, an eleventh embodiment of the method of the present invention will be described. 28A to 28E and FIGS. 29A and 29B are partial cross-sectional views showing a method of manufacturing a semiconductor device according to the eleventh embodiment method in the order of steps. The steps after FIG. 29B are the same as the steps shown in FIGS. In the manufacturing method of the present embodiment, after the multilayer wiring structure film 15 including the metal pads 12 is formed on both surfaces of the metal base, the metal base is divided in half in the thickness direction, whereby the second surface of the metal base It is a method of forming. That is, by simultaneously forming the multilayer wiring structure film 15 on both surfaces of the metal base, the production rate of the semiconductor device can be improved by a factor of two. FIGS. 28A to 28E and FIG. 29A show the same steps as those in the first embodiment method. However, in this embodiment method, FIG. 11A of the second embodiment method is used. ) To (d) and FIGS. 12 (a) to (c) or FIGS. 14 (a) to (e), and further, the steps shown in FIGS. 13 (a) to (d) are performed to obtain the semiconductor device. Or the steps shown in FIGS. 15A to 15F of the third embodiment method and the steps shown in FIGS. 16A to 16D are further performed. It may be manufactured. Further, the one provided with the thin film capacitor 21 of the sixth embodiment method can also be used. Note that cleaning and heat treatment are appropriately performed between the respective steps.

　先ず、図２８（ａ）に示すように、厚さ０．１乃至１．５ｍｍの金属板であるメタルベース１１ａの両表面にめっきレジスト２７を形成する。図２９（ｂ）に示す切断後の各メタルベース１１の厚さを０．１乃至１．５ｍｍとする場合は、図２８（ａ）に示すメタルベース１１ａの厚さを、メタルベース１１の厚さの少なくとも２倍、即ち、０．２乃至３．０ｍｍとする。めっきレジスト２７を形成する方法は、めっきレジスト２７が液状ならばスピンコート法、ダイコート法、カーテンコート法又は印刷法等で積層し、めっきレジスト２７がドライフィルムであればラミネート法等で積層した後、乾燥などの処理を施して固め、めっきレジスト２７が感光性であればフォトリソプロセス等により、また、非感光性であればレーザ加工法等によりパターニングする。 First, as shown in FIG. 28A, plating resists 27 are formed on both surfaces of a metal base 11a which is a metal plate having a thickness of 0.1 to 1.5 mm. When the thickness of each metal base 11 after cutting shown in FIG. 29B is 0.1 to 1.5 mm, the thickness of the metal base 11a shown in FIG. At least twice the thickness, that is, 0.2 to 3.0 mm. The plating resist 27 is formed by laminating by a spin coating method, a die coating method, a curtain coating method, or a printing method if the plating resist 27 is liquid, and by laminating by a laminating method or the like if the plating resist 27 is a dry film. If the plating resist 27 is photosensitive, patterning is performed by a photolithography process or the like, and if it is non-photosensitive, patterning is performed by a laser processing method or the like.

　次に、図２８（ｂ）に示すように、めっきレジスト２７の開口部に電解めっき法又は無電解めっき法により、金、錫及び半田からなる群より選択された少なくとも１種の金属又はその合金を析出させ、第１の金属パッド１２の表層部（図示せず）を形成する。次に、バリアメタル（図示せず）としてニッケルを析出し、更に銅を析出させて第１の金属パッド１２を形成する。このとき、メタルベース１１を構成する金属と金属パッド１２の表層部を形成する金属との間で金属間化合物が形成される場合は、金属パッド１２の表層部を形成する前にニッケル等のバリアメタルを析出させる。このバリアメタルはエッチングにより除去できる金属であることが好ましい。また、後述する図２９（ａ）に示す工程において金属パッド１２の表面を多層配線構造膜１５の表面よりも窪ませる場合は、先に、ニッケル等のエッチング可能な金属を所定の厚さに析出させてから、金属パッド１２の表層部を構成する金属を析出させ、バリアメタルとしてニッケルを析出し、更に銅を析出させて金属パッド１２を形成する。 Next, as shown in FIG. 28 (b), at least one metal selected from the group consisting of gold, tin, and solder or an alloy thereof is formed in the opening of the plating resist 27 by electrolytic plating or electroless plating. To form a surface layer portion (not shown) of the first metal pad 12. Next, nickel is deposited as a barrier metal (not shown), and further copper is deposited to form the first metal pad 12. At this time, when an intermetallic compound is formed between the metal forming the metal base 11 and the metal forming the surface layer portion of the metal pad 12, a barrier such as nickel is formed before forming the surface layer portion of the metal pad 12. Deposit metal. This barrier metal is preferably a metal that can be removed by etching. In addition, when the surface of the metal pad 12 is made lower than the surface of the multilayer wiring structure film 15 in the step shown in FIG. 29A to be described later, an etchable metal such as nickel is first deposited to a predetermined thickness. Then, a metal constituting the surface layer portion of the metal pad 12 is deposited, nickel is deposited as a barrier metal, and copper is further deposited to form the metal pad 12.

　次に、図２８（ｃ）に示すように、めっきレジスト２７を除去した後、表面を清浄化する。次に、図２８（ｄ）に示すように、メタルベース１１ａの両面に絶縁層１３を形成する。絶縁層１３を形成する方法は、絶縁層１３を構成する絶縁樹脂が液状ならば、スピンコート法、ダイコート法、カーテンコート法又は印刷法等により絶縁樹脂を積層し、また、絶縁樹脂がドライフィルムであればラミネート法等により絶縁樹脂を積層した後、乾燥等の処理をして前記絶縁樹脂を固める。そして、前記絶縁樹脂が感光性であればフォトリソプロセス等により、また、前記絶縁樹脂が非感光性であればレーザ加工法等により、前記絶縁樹脂をパターニングしてビアホール３４を形成し、キュアを行って絶縁樹脂を硬化させて絶縁樹脂１３を形成する。 Next, as shown in FIG. 28C, after removing the plating resist 27, the surface is cleaned. Next, as shown in FIG. 28D, insulating layers 13 are formed on both surfaces of the metal base 11a. If the insulating resin constituting the insulating layer 13 is liquid, the insulating layer 13 is formed by laminating the insulating resin by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like. If so, an insulating resin is laminated by a laminating method or the like, and then the insulating resin is hardened by a treatment such as drying. Then, if the insulating resin is photosensitive, the via hole 34 is formed by patterning the insulating resin by a photolithographic process or the like, and if the insulating resin is non-photosensitive, the curing is performed. Then, the insulating resin is cured to form the insulating resin 13.

　次に、図２８（ｅ）に示すように、配線パターンをサブトラクティブ法、セミアディティブ法又はフルアディティブ法等により形成し、配線層１４を形成する。このとき、ビアホール３４を導電物質により埋め込み、配線層１４を金属パッド１２に接続する。 Next, as shown in FIG. 28E, a wiring pattern is formed by a subtractive method, a semi-additive method, a full additive method, or the like, thereby forming a wiring layer 14. At this time, the via hole 34 is filled with a conductive material, and the wiring layer 14 is connected to the metal pad 12.

　次に、図２９（ａ）に示すように、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等による絶縁層１３の形成工程及び配線層１４の形成工程を繰り返し、更に金属パッド２９を形成する。これにより、金属パッド１２、絶縁層１３、配線層１４及び金属パッド２９からなる多層配線構造膜１５を形成する。 Next, as shown in FIG. 29A, the formation process of the insulating layer 13 and the formation process of the wiring layer 14 by a subtractive method, a semi-additive method, a full additive method, or the like are repeated to further form the metal pads 29. Thereby, the multilayer wiring structure film 15 including the metal pad 12, the insulating layer 13, the wiring layer 14, and the metal pad 29 is formed.

　次に、図２９（ｂ）に示すように、メタルベース１１ａをその表面に平行な面に沿ってスライサ又はウォーターカッタ等により切断し、分割する。即ち、メタルベース１１ａをその厚み方向において２分割する。これにより、メタルベース１１ａを、片面に多層配線構造膜１５が形成された２枚のメタルベース１１に分割する。 Next, as shown in FIG. 29 (b), the metal base 11a is cut by a slicer or a water cutter along a plane parallel to the surface thereof and divided. That is, the metal base 11a is divided into two in the thickness direction. Thereby, the metal base 11a is divided into two metal bases 11 each having the multilayer wiring structure film 15 formed on one side.

　以後の工程は、図１０（ｂ）乃至（ｄ）に示す工程と同じである。即ち、多層配線構造膜１５の裏面及びメタルベース１１の表面に、エッチングレジスト２８を形成し、多層配線構造膜１５が露出するまでエッチングして凹部３２を形成する。エッチングレジスト２８を除去し、金属パッド１２の表面及び金属パッド２９の表面を清浄化し、半導体パッケージ基板３１ａを形成する。 The subsequent steps are the same as the steps shown in FIGS. That is, the etching resist 28 is formed on the back surface of the multilayer wiring structure film 15 and the surface of the metal base 11, and the recess 32 is formed by etching until the multilayer wiring structure film 15 is exposed. The etching resist 28 is removed, the surface of the metal pad 12 and the surface of the metal pad 29 are cleaned, and the semiconductor package substrate 31a is formed.

　次に、図１０（ｄ）に示すように、半導体素子１６を金属パッド１２に半田ボール１８を介してフリップチップ接続し、多層配線構造膜１５と半導体素子１６との間の空間にアンダーフィル１７を流し込んで硬化させる。 Next, as shown in FIG. 10D, the semiconductor element 16 is flip-chip connected to the metal pad 12 via the solder ball 18, and an underfill 17 is formed in the space between the multilayer wiring structure film 15 and the semiconductor element 16. Pour to cure.

　次いで、金属パッド２９にＢＧＡ用半田ボール１９を装着し、図１０（ｄ）に示すような半導体装置を形成する。 Next, a BGA solder ball 19 is mounted on the metal pad 29 to form a semiconductor device as shown in FIG.

　また、キャリア基材を接合した半導体装置は、第７実施例方法又は第８実施例方法の工程を行うことにより製造可能である。この際、メタルベース１１ａを分割してからキャリア基材を接合してもよいが、キャリア基材をメタルベース１１ａの両面に形成されている多層配線構造膜１５に接合してから、メタルベース１１を分割してもよい。 Further, the semiconductor device having the carrier base material bonded thereto can be manufactured by performing the steps of the seventh embodiment method or the eighth embodiment method. At this time, the carrier base material may be joined after dividing the metal base 11a. However, after joining the carrier base material to the multilayer wiring structure film 15 formed on both surfaces of the metal base 11a, the metal base 11 is joined. May be divided.

　このように、本実施例の製造方法により、半導体装置の製造コストを低く抑えることができる。 Thus, the manufacturing cost of the semiconductor device can be kept low by the manufacturing method of this embodiment.

　次に、本発明方法の第１２実施例について説明する。図３０（ａ）乃至（ｆ）並びに図３１（ａ）及び（ｂ）は、本第１２実施例方法に係る半導体装置の製造方法を工程順に示す部分断面図である。図３１（ｂ）以降の工程は、図１０（ａ）乃至（ｄ）に示す工程と同一である。本実施例の製造方法は、２枚のメタルベース１１を張り合わせた後、この張り合わせたメタルベース（以下、メタルベース１１ｂという）の両面に多層配線構造膜１５を形成した後、メタルベース１１ｂを再び２枚のメタルベース１１に分割することにより、２枚のメタルベース１１における第２の面を形成する方法である。即ち、メタルベース１１ｂの両面に同時に多層配線構造膜１５を形成することにより、半導体装置の生産率を２倍に向上させることができる。図３０（ａ）乃至（ｆ）及び図３１（ａ）に示す工程は、第１実施例方法と同じ工程であるが、第１実施例方法の替わりに第２実施例方法の図１１（ａ）乃至（ｄ）及び図１２（ａ）乃至（ｃ）又は図１４（ａ）乃至（ｅ）に示す工程を行い、更に図１３（ａ）乃至（ｄ）に示す工程を行って半導体装置を製造してもよく、又は、第３実施例方法の図１５（ａ）乃至（ｆ）に示す工程を行い、更に図１６（ａ）乃至（ｄ）に示す工程を行うことにより半導体装置を製造してもよい。また、第４実施例方法の図１７（ａ）に示すメタルベース１１を張り合わせた後、図１７（ｂ）乃至（ｆ）に示す工程を行い、その後図１８（ａ）乃至（ｄ）に示す工程を行うことにより半導体装置を製造してもよく、第５実施例方法の図１９（ａ）に示すメタルベース１１を２枚張り合わせた後、この張り合わせたメタルベースに対して図１９（ｂ）乃至（ｆ）に示すような工程を行い、更に図２０（ａ）乃至（ｄ）に示す工程を行って半導体装置を製造してもよい。さらに、第６実施例方法の薄膜コンデンサ２１が設けられたものを使用することもできる。なお、各工程間において適宜洗浄及び熱処理を行う。 Next, a twelfth embodiment of the method of the present invention will be described. FIGS. 30A to 30F and FIGS. 31A and 31B are partial cross-sectional views showing a method of manufacturing a semiconductor device according to the method of the twelfth embodiment in the order of steps. The processes after FIG. 31B are the same as the processes shown in FIGS. In the manufacturing method of this embodiment, after two metal bases 11 are bonded together, a multilayer wiring structure film 15 is formed on both surfaces of the bonded metal bases (hereinafter referred to as metal bases 11b), and then the metal bases 11b are mounted again. In this method, the second surface of the two metal bases 11 is formed by dividing into two metal bases 11. That is, by simultaneously forming the multilayer wiring structure film 15 on both surfaces of the metal base 11b, the production rate of the semiconductor device can be improved by a factor of two. The steps shown in FIGS. 30A to 30F and FIG. 31A are the same steps as the first embodiment method, but instead of the first embodiment method, FIG. 11A of the second embodiment method is used. ) To (d) and FIGS. 12 (a) to (c) or FIGS. 14 (a) to (e), and the steps shown in FIGS. 13 (a) to (d) are further performed to obtain the semiconductor device. The semiconductor device may be manufactured by performing the steps shown in FIGS. 15A to 15F of the third embodiment method and further performing the steps shown in FIGS. 16A to 16D. May be. Further, after the metal base 11 shown in FIG. 17A of the fourth embodiment method is bonded, the steps shown in FIGS. 17B to 17F are performed, and then shown in FIGS. 18A to 18D. A semiconductor device may be manufactured by performing the steps. After two metal bases 11 shown in FIG. 19A of the fifth embodiment method are bonded together, the bonded metal bases shown in FIG. A semiconductor device may be manufactured by performing the steps shown in FIGS. 20A to 20F and further performing the steps shown in FIGS. Further, the one provided with the thin film capacitor 21 of the method of the sixth embodiment can be used. Note that cleaning and heat treatment are appropriately performed between the respective steps.

　先ず、図３０（ａ）に示すように、厚さ０．１乃至１．５ｍｍの金属板であるメタルベース１１を２枚張り合わせてメタルベース１１ｂを形成する。なお、このときメタルベース１１間に、メタルベース１１が溶出しないエッチング液に溶出して除去できるような金属板を挟み込んでもよい。また、凹部３２が形成されているメタルベース１１を張り合わせることも可能である。張り合わせは、メタルベース１１の張り合わせる面に細かい凹凸を形成して、相互に噛み込ませるか、接着剤を使用してメタルベース１１の全面又は端部のみを接着するか、又は、溶接等によりメタルベース１１の全面又は端部のみを接合することによって行う。但し、図３１（ｂ）に示す工程において、メタルベース１１ｂを再び２枚のメタルベース１１に分割することを考慮すると、張り合わせはメタルベース１１の端部のみを接着又は接合することによって行うことが好ましい。 First, as shown in FIG. 30 (a), two metal bases 11 which are metal plates having a thickness of 0.1 to 1.5 mm are bonded together to form a metal base 11b. At this time, a metal plate may be sandwiched between the metal bases 11 so that the metal bases 11 can be eluted and removed in an etching solution that does not elute. It is also possible to bond the metal base 11 on which the recess 32 is formed. The bonding is performed by forming fine irregularities on the bonding surface of the metal base 11 and interposing them, or by bonding the entire surface or only the end of the metal base 11 using an adhesive, or by welding or the like. This is performed by bonding the entire surface or only the end of the metal base 11. However, in consideration of dividing the metal base 11b into two metal bases 11 again in the step shown in FIG. 31B, the bonding can be performed by bonding or joining only the end portions of the metal base 11. preferable.

　次に、図３０（ｂ）に示すように、張り合わせたメタルベース１１ｂの両表面にめっきレジスト２７を形成する。形成する方法は、めっきレジスト２７が液状ならばスピンコート法、ダイコート法、カーテンコート法又は印刷法等で積層し、めっきレジスト２７がドライフィルムであればラミネート法等で積層した後、乾燥などの処理を施して固め、めっきレジスト２７が感光性であればフォトリソプロセス等により、また、非感光性であればレーザ加工法等によりパターニングする。 Next, as shown in FIG. 30B, plating resists 27 are formed on both surfaces of the bonded metal base 11b. If the plating resist 27 is liquid, it is laminated by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like. If the plating resist 27 is a dry film, it is laminated by a lamination method or the like and then dried. If the plating resist 27 is photosensitive, patterning is performed by a photolithography process or the like, and if the plating resist 27 is non-photosensitive, patterning is performed by a laser processing method or the like.

　次に、図３０（ｃ）に示すように、めっきレジスト２７の開口部に電解めっき法又は無電解めっき法により、金、錫及び半田からなる群より選択された少なくとも１種の金属又はその合金を析出させ、第１の金属パッド１２の表層部（図示せず）を形成する。次に、バリアメタル（図示せず）としてニッケルを析出し、更に銅を析出させて第１の金属パッド１２を形成する。このとき、メタルベース１１を構成する金属と金属パッド１２の表層部を形成する金属との間で金属間化合物が形成される場合は、金属パッド１２の表層部を形成する前にニッケル等のバリアメタルを析出させる。このバリアメタルはエッチングにより除去できる金属であることが好ましい。また、図３１（ａ）に示す後の工程において金属パッド１２の表面を多層配線構造膜１５の表面よりも窪ませる場合は、先に、ニッケル等のエッチング可能な金属を所定の厚さに析出させてから、金属パッド１２の表層部を構成する金属を析出させ、バリアメタルとしてニッケルを析出し、更に銅を析出させて金属パッド１２を形成する。 Next, as shown in FIG. 30 (c), at least one metal selected from the group consisting of gold, tin, and solder or an alloy thereof is formed in the opening of the plating resist 27 by electrolytic plating or electroless plating. To form a surface layer portion (not shown) of the first metal pad 12. Next, nickel is deposited as a barrier metal (not shown), and further copper is deposited to form the first metal pad 12. At this time, when an intermetallic compound is formed between the metal forming the metal base 11 and the metal forming the surface layer portion of the metal pad 12, a barrier such as nickel is formed before forming the surface layer portion of the metal pad 12. Deposit metal. This barrier metal is preferably a metal that can be removed by etching. Further, when the surface of the metal pad 12 is made lower than the surface of the multilayer wiring structure film 15 in the subsequent process shown in FIG. 31A, an etchable metal such as nickel is first deposited to a predetermined thickness. Then, a metal constituting the surface layer portion of the metal pad 12 is deposited, nickel is deposited as a barrier metal, and copper is further deposited to form the metal pad 12.

　次に、図３０（ｄ）に示すように、めっきレジスト２７を除去した後、表面を浄化する。 Next, as shown in FIG. 30D, after removing the plating resist 27, the surface is purified.

　次に、図３０（ｅ）に示すように、絶縁層１３を形成する。絶縁層１３を形成する方法は、絶縁層１３を構成する絶縁樹脂が液状ならば、スピンコート法、ダイコート法、カーテンコート法又は印刷法等により絶縁樹脂を積層し、また、絶縁樹脂がドライフィルムであればラミネート法等により絶縁樹脂を積層した後、乾燥等の処理をして前記絶縁樹脂を固める。そして、前記絶縁樹脂が感光性であればフォトリソプロセス等により、また、前記絶縁樹脂が非感光性であればレーザ加工法等により、前記絶縁樹脂をパターニングしてビアホール３４を形成し、キュアを行って絶縁樹脂を硬化させて絶縁樹脂１３を形成する。 Next, as shown in FIG. 30E, the insulating layer 13 is formed. If the insulating resin constituting the insulating layer 13 is liquid, the insulating layer 13 is formed by laminating the insulating resin by a spin coating method, a die coating method, a curtain coating method, a printing method, or the like. If so, an insulating resin is laminated by a laminating method or the like, and then the insulating resin is hardened by a treatment such as drying. Then, if the insulating resin is photosensitive, the via hole 34 is formed by patterning the insulating resin by a photolithographic process or the like, and if the insulating resin is non-photosensitive, the curing is performed. Then, the insulating resin is cured to form the insulating resin 13.

　次に、図３０（ｆ）に示すように、配線パターンをサブトラクティブ法、セミアディティブ法又はフルアディティブ法等により形成し、配線層１４を形成する。このとき、ビアホール３４を導電物質により埋め込み、配線層１４を金属パッド１２に接続する。 Next, as shown in FIG. 30F, a wiring pattern is formed by a subtractive method, a semi-additive method, a full additive method, or the like to form a wiring layer 14. At this time, the via hole 34 is filled with a conductive material, and the wiring layer 14 is connected to the metal pad 12.

　次に、図３１（ａ）に示すように、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等による絶縁層１３の形成工程及び配線層１４の形成工程を繰り返した後、金属パッド２９を形成して多層配線構造膜１５を形成する。 Next, as shown in FIG. 31A, after the formation process of the insulating layer 13 and the formation process of the wiring layer 14 by the subtractive method, the semi-additive method or the full additive method are repeated, the metal pad 29 is formed. Thus, the multilayer wiring structure film 15 is formed.

　次に、図３１（ｂ）に示すように、メタルベース１１ｂを２枚のメタルベース１１に分割する。メタルベース１１の全面を張り合わせてある場合は、メタルベース１１ｂの張り合わせ面をスライサ又はウォーターカッタ等により切断し分割する。メタルベース１１の端部のみ張り合わせた場合は、張り合わせてある端部を切断して除去することにより分割する。なお、図３０（ａ）に示す工程において、メタルベース１１間にメタルベース１１が溶出しないエッチング液に溶出する金属板を挟み込んでいる場合は、この金属板を前記エッチング液でエッチングして除去することにより、メタルベース１１ｂを２枚のメタルベース１１に分割する。この際、多層配線構造膜１５をエッチング液から保護するために、多層配線構造膜１５の表面にレジストを形成しても構わない。 Next, as shown in FIG. 31 (b), the metal base 11 b is divided into two metal bases 11. When the entire surface of the metal base 11 is bonded, the bonded surface of the metal base 11b is cut and divided by a slicer or a water cutter. When only the end portion of the metal base 11 is bonded, it is divided by cutting and removing the bonded end portion. In the step shown in FIG. 30A, when a metal plate that is eluted in an etching solution that does not elute the metal base 11 is sandwiched between the metal bases 11, this metal plate is removed by etching with the etching solution. As a result, the metal base 11 b is divided into two metal bases 11. At this time, a resist may be formed on the surface of the multilayer wiring structure film 15 in order to protect the multilayer wiring structure film 15 from the etching solution.

　以後の工程は、図１０（ｂ）乃至（ｄ）に示す工程と同じである。即ち、多層配線構造膜１５の裏面及びメタルベース１１の表面に、エッチングレジスト２８を形成し、多層配線構造膜１５が露出するまでエッチングして凹部３２を形成する。エッチングレジスト２８を除去し、金属パッド１２の表面及び金属パッド２９の表面を清浄化し、半導体パッケージ基板３１ａを形成する。 The subsequent steps are the same as the steps shown in FIGS. That is, the etching resist 28 is formed on the back surface of the multilayer wiring structure film 15 and the surface of the metal base 11, and the recess 32 is formed by etching until the multilayer wiring structure film 15 is exposed. The etching resist 28 is removed, the surface of the metal pad 12 and the surface of the metal pad 29 are cleaned, and the semiconductor package substrate 31a is formed.

　次に、図１０（ｄ）に示すように、半導体素子１６を金属パッド１２に半田ボール１８を介してフリップチップ接続し、多層配線構造膜１５と半導体素子１６との間の空間にアンダーフィル１７を流し込んで硬化させる。次いで、金属パッド２９にＢＧＡ用半田ボール１９を装着し、図１０（ｄ）に示すような半導体装置を形成する。 Next, as shown in FIG. 10D, the semiconductor element 16 is flip-chip connected to the metal pad 12 via the solder ball 18, and an underfill 17 is formed in the space between the multilayer wiring structure film 15 and the semiconductor element 16. Pour to cure. Next, the BGA solder balls 19 are mounted on the metal pads 29 to form a semiconductor device as shown in FIG.

　また、キャリア基材を接合した半導体装置は、第７実施例方法又は第８実施例方法の工程を行うことにより製造可能である。この際、メタルベース１１ｂを分割してからキャリア基材を接合してもよいが、キャリア基材をメタルベース１１ｂの両面に形成されている多層配線構造膜１５に接合してから、メタルベース１１ｂを分割してもよい。 Further, the semiconductor device having the carrier base material bonded thereto can be manufactured by performing the steps of the seventh embodiment method or the eighth embodiment method. At this time, the carrier base material may be joined after dividing the metal base 11b. However, after joining the carrier base material to the multilayer wiring structure film 15 formed on both surfaces of the metal base 11b, the metal base 11b is joined. May be divided.

　このように、本実施例の製造方法により、半導体装置の製造コストを低く抑えることができる。 Thus, the manufacturing cost of the semiconductor device can be kept low by the manufacturing method of this embodiment.

本発明に係る半導体装置の第１実施例を示す図であって、図１（ａ）は表面側からみた斜視図、（ｂ）は裏面側からみた斜視図、（ｃ）は部分断面図である。BRIEF DESCRIPTION OF THE DRAWINGS It is a figure which shows 1st Example of the semiconductor device based on this invention, Comprising: Fig.1 (a) is the perspective view seen from the surface side, (b) is the perspective view seen from the back surface side, (c) is a fragmentary sectional view. is there. 本発明に係る半導体装置の第２実施例を示す部分断面図である。It is a fragmentary sectional view showing the 2nd example of the semiconductor device concerning the present invention. 本発明に係る半導体装置の第３実施例を示す部分断面図である。It is a fragmentary sectional view showing a 3rd example of a semiconductor device concerning the present invention. 本発明に係る半導体装置の第４実施例を示す部分断面図である。It is a fragmentary sectional view showing a 4th example of a semiconductor device concerning the present invention. 本発明に係る半導体装置の第４実施例を示す部分断面図である。It is a fragmentary sectional view showing a 4th example of a semiconductor device concerning the present invention. 本発明に係る半導体装置の第５実施例を示す図であって、図５（ａ）は表面側からみた斜視図、（ｂ）は裏面側からみた斜視図、（ｃ）は部分断面図である。FIG. 5A is a perspective view of a semiconductor device according to a fifth embodiment of the present invention, FIG. 5A is a perspective view seen from the front side, FIG. 5B is a perspective view seen from the back side, and FIG. is there. 本発明に係る半導体装置の第６実施例を示す部分断面図である。It is a fragmentary sectional view showing a 6th example of a semiconductor device concerning the present invention. 本発明に係る半導体装置の第７実施例を示す部分断面図である。It is a fragmentary sectional view showing a 7th example of a semiconductor device concerning the present invention. （ａ）乃至（ｅ）は本発明方法の第１実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。(A) thru | or (e) are the fragmentary sectional views which show the manufacturing method of the semiconductor device which concerns on 1st Example of this invention method to process order. （ａ）乃至（ｄ）は同じく、この第１実施例方法における図９の次の工程を工程順に示す部分断面図である。(A) thru | or (d) is the fragmentary sectional view which similarly shows the process of FIG. 9 in this 1st Example method in order of a process. （ａ）乃至（ｄ）は本発明方法の第２実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。(A) thru | or (d) are the fragmentary sectional views which show the manufacturing method of the semiconductor device based on 2nd Example of the method of this invention in order of a process. （ａ）乃至（ｃ）は同じく、この第２実施例方法における図１１の次の工程を工程順に示す部分断面図である。(A) thru | or (c) is the fragmentary sectional view which similarly shows the process of FIG. 11 in this 2nd Example method in order of a process. （ａ）乃至（ｄ）は同じく、この第２実施例方法における図１２の次の工程を工程順に示す部分断面図である。(A) thru | or (d) is a fragmentary sectional view which similarly shows the process of FIG. 12 in this 2nd Example method in order of a process. （ａ）乃至（ｅ）はこの第２実施例の変形例に係る半導体装置の製造方法を工程順に示す部分断面図である。(A) thru | or (e) are the fragmentary sectional views which show the manufacturing method of the semiconductor device which concerns on the modification of this 2nd Example in process order. （ａ）乃至（ｆ）は本発明方法の第３実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。(A) thru | or (f) is a fragmentary sectional view which shows the manufacturing method of the semiconductor device which concerns on 3rd Example of this invention method to process order. （ａ）乃至（ｄ）は同じく、この第３実施例方法における図１５の次の工程を工程順に示す部分断面図である。(A) thru | or (d) is a fragmentary sectional view which similarly shows the process of FIG. 15 in this 3rd Example method in order of a process. （ａ）乃至（ｆ）は本発明方法の第４実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。(A) thru | or (f) is a fragmentary sectional view which shows the manufacturing method of the semiconductor device which concerns on 4th Example of this invention method to process order. （ａ）乃至（ｄ）は同じく、この第４実施例方法における図１７の次の工程を工程順に示す部分断面図である。(A) thru | or (d) is the fragmentary sectional view which similarly shows the process of FIG. 17 in this 4th Example method in order of a process. （ａ）乃至（ｆ）は本発明方法の第５実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。(A) thru | or (f) is a fragmentary sectional view which shows the manufacturing method of the semiconductor device which concerns on 5th Example of this invention method to process order. （ａ）乃至（ｄ）は同じく、この第５実施例方法における図１９の次の工程を工程順に示す部分断面図である。(A) thru | or (d) is the fragmentary sectional view which similarly shows the process of FIG. 19 in this 5th Example method in order of a process. （ａ）及び（ｂ）は本発明方法の第６実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。(A) And (b) is a fragmentary sectional view which shows the manufacturing method of the semiconductor device based on 6th Example of this invention method to process order. （ａ）乃至（ｄ）は本発明方法の第７実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。(A) thru | or (d) are the fragmentary sectional views which show the manufacturing method of the semiconductor device based on 7th Example of this invention method in order of a process. （ａ）乃至（ｃ）は同じく、この第７実施例方法における図２２の次の工程を工程順に示す部分断面図である。(A) thru | or (c) is the fragmentary sectional view which similarly shows the process of FIG. 22 in this 7th Example method in order of a process. （ａ）乃至（ｃ）は本発明方法の第８実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。(A) thru | or (c) are the fragmentary sectional views which show the manufacturing method of the semiconductor device based on 8th Example of this invention method in order of a process. （ａ）乃至（ｃ）は本発明方法の第９実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。(A) thru | or (c) are the fragmentary sectional views which show the manufacturing method of the semiconductor device which concerns on 9th Example of this invention method to process order. （ａ）及び（ｂ）は同じく、この第９実施例方法における図２５の次の工程を工程順に示す部分断面図である。(A) And (b) is a fragmentary sectional view which shows the next process of FIG. 25 in this 9th Example method in order of a process. （ａ）乃至（ｃ）は本発明方法の第１０実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。(A) thru | or (c) are the fragmentary sectional views which show the manufacturing method of the semiconductor device which concerns on 10th Example of this invention method to process order. （ａ）乃至（ｅ）は本発明方法の第１１実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。(A) thru | or (e) are the fragmentary sectional views which show the manufacturing method of the semiconductor device which concerns on 11th Example of this invention method to process order. （ａ）及び（ｂ）は同じく、この第１１実施例方法における図２８の次の工程を工程順に示す部分断面図である。(A) And (b) is a fragmentary sectional view which shows the next process of FIG. 28 in this 11th Example method in order of a process. （ａ）乃至（ｆ）は本発明方法の第１２実施例に係る半導体装置の製造方法を工程順に示す部分断面図である。(A) thru | or (f) is a fragmentary sectional view which shows the manufacturing method of the semiconductor device which concerns on 12th Example of this invention method to process order. （ａ）及び（ｂ）は同じく、この第１２実施例方法における図３０の次の工程を工程順に示す部分断面図である。(A) And (b) is a fragmentary sectional view which shows the next process of FIG. 30 in this 12th Example method in order of a process.

符号の説明Explanation of symbols

　１１、１１ａ、１１ｂ；メタルベース
　１２；金属パッド
　１３；絶縁層
　１４；配線層
　１５；多層配線構造膜
　１６；半導体素子
　１７；アンダーフィル
　１８；半田ボール
　１９；ＢＧＡ用半田ボール
　２０；半田ボール
　２１；薄膜コンデンサ
　２２；接着剤
　２３；導電性ペースト
　２４、２４ａ；プリント基板
　２５；接続ピン
　２６；セラミック基板
　２７；レジスト
　２８；レジスト
　２９；金属パッド
　３０；スルーホール
　３１ａ〜３１ｅ；半導体パッケージ基板
　３２；凹部
　３３；凹部
　３４；ビアホール
　３５；金属膜
　３６；レジスト 11, 11a, 11b; Metal base 12; Metal pad 13; Insulating layer 14; Wiring layer 15; Multilayer wiring structure film 16; Semiconductor element 17; Underfill 18; Solder ball 19; BGA solder ball 20; Thin film capacitor 22; Adhesive 23; Conductive paste 24, 24a; Printed circuit board 25; Connection pin 26; Ceramic board 27; Resist 28; Resist 29; Metal pad 30; Through hole 31a to 31e; Recess 34; via hole 35; metal film 36; resist

Claims (17)

金属板からなり開口部を有するメタルベースと、前記メタルベースの表面上に直接積層された多層配線構造膜と、を有し、前記多層配線構造膜は、前記メタルベースに接する第１の面における前記開口部内の領域に形成されその表面が前記第１の面よりも突出した位置にある第１の金属パッドを有することを特徴とする半導体パッケージ基板。 A metal base made of a metal plate and having an opening, and a multilayer wiring structure film laminated directly on a surface of the metal base, the multilayer wiring structure film on a first surface in contact with the metal base A semiconductor package substrate, comprising: a first metal pad formed in a region in the opening and having a surface protruding from the first surface. 前記多層配線構造膜は、交互に積層された複数の配線層及び絶縁層と、前記絶縁層に設けられ前記配線層間を接続するビアと、前記第１の面の反対側の第２の面に形成された第２の金属パッドとを有し、前記第２の金属パッドは前記配線層及び前記ビアを介して前記第１の金属パッドに接続されていることを特徴とする請求項１に記載の半導体パッケージ基板。 The multilayer wiring structure film includes a plurality of wiring layers and insulating layers stacked alternately, vias provided in the insulating layer and connecting the wiring layers, and a second surface opposite to the first surface. The second metal pad is formed, and the second metal pad is connected to the first metal pad through the wiring layer and the via. Semiconductor package substrate. 前記メタルベースにおける前記多層配線構造膜側の面における前記開口部の縁部に金属膜が形成されていることを特徴とする請求項１又は２に記載の半導体パッケージ基板。 3. The semiconductor package substrate according to claim 1, wherein a metal film is formed at an edge of the opening on a surface of the metal base on the multilayer wiring structure film side. 少なくとも１個の前記第１の金属パッドと前記配線層との間に薄膜コンデンサを有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体パッケージ基板。 4. The semiconductor package substrate according to claim 1, further comprising a thin film capacitor between at least one of the first metal pads and the wiring layer. 5. 前記メタルベースは、ステンレス、鉄、ニッケル、銅及びアルミニウムからなる群から選択された少なくとも１種の金属又はその合金からなることを特徴とする請求項１乃至４のいずれか１項に記載の半導体パッケージ基板。 5. The semiconductor according to claim 1, wherein the metal base is made of at least one metal selected from the group consisting of stainless steel, iron, nickel, copper, and aluminum, or an alloy thereof. Package substrate. 前記第１の金属パッドの表層部分は、金、錫及び半田からなる群から選択された少なくとも１種の金属又はその合金により覆われていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体パッケージ基板。 6. The surface layer portion of the first metal pad is covered with at least one metal selected from the group consisting of gold, tin, and solder, or an alloy thereof. The semiconductor package substrate according to item. 前記絶縁層は、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）及びＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）からなる群から選択された１種又は２種以上の有機樹脂からなる層が積層されたものであることを特徴とする請求項２乃至６のいずれか１項に記載の半導体パッケージ基板。 The insulating layer is one or more organic resins selected from the group consisting of epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, BCB (benzocyclobutene) and PBO (polybenzoxazole). The semiconductor package substrate according to claim 2, wherein layers made of 前記多層配線構造膜の前記第２の面上に配置され、前記第２の金属パッドに接続されたキャリア基材を有することを特徴とする請求項２乃至７のいずれか１項に記載の半導体パッケージ基板。 8. The semiconductor according to claim 2, further comprising a carrier substrate disposed on the second surface of the multilayer wiring structure film and connected to the second metal pad. 9. Package substrate. 前記キャリア基材が前記第２の金属パッドに導電性ペースト又は異方導電膜を介して接続されていることを特徴とする請求項８に記載の半導体パッケージ基板。 The semiconductor package substrate according to claim 8, wherein the carrier base material is connected to the second metal pad via a conductive paste or an anisotropic conductive film. 前記キャリア基材は、少なくとも１層の配線層を有するプリント基板、セラミック基板又は有機無機複合基板のいずれかであることを特徴とする請求項８又は９に記載の半導体パッケージ基板。 10. The semiconductor package substrate according to claim 8, wherein the carrier base material is any one of a printed circuit board, a ceramic substrate, and an organic-inorganic composite substrate having at least one wiring layer. 前記キャリア基材が抵抗を有することを特徴とする請求項８乃至１０のいずれか１項に記載の半導体パッケージ基板。 The semiconductor package substrate according to claim 8, wherein the carrier base material has a resistance. 前記キャリア基材がコンデンサを有することを特徴とする請求項８乃至１１のいずれか１項に記載の半導体パッケージ基板。 The semiconductor package substrate according to claim 8, wherein the carrier base material includes a capacitor. 前記キャリア基材がグランド機能を有することを特徴とする請求項８乃至１２のいずれか１項に記載の半導体パッケージ基板。 The semiconductor package substrate according to claim 8, wherein the carrier base material has a ground function. 前記キャリア基材における前記多層配線構造膜が配置されていない側の表面に半田ボール又は接続ピンが配置され、この半田ボール又は接続ピンは前記キャリア基材を介して前記第２の金属パッドに接続されていることを特徴とする請求項８乃至１３のいずれか１項に記載の半導体パッケージ基板。 Solder balls or connection pins are arranged on the surface of the carrier substrate where the multilayer wiring structure film is not arranged, and the solder balls or connection pins are connected to the second metal pads via the carrier substrate. The semiconductor package substrate according to claim 8, wherein the semiconductor package substrate is formed. 請求項１乃至１４のいずれか１項に記載の半導体パッケージ基板と、この半導体パッケージ基板における前記メタルベースの前記開口部内に嵌入され前記第１の金属パッドに接続された半導体素子と、を有することを特徴とする半導体装置。 The semiconductor package substrate according to claim 1, and a semiconductor element that is fitted into the opening of the metal base and connected to the first metal pad in the semiconductor package substrate. A semiconductor device characterized by the above. 前記半導体素子が、低融点金属又は導電性樹脂のいずれかの材料により前記第１の金属パッドにフリップチップ接続されていることを特徴とする請求項１５に記載の半導体装置。 The semiconductor device according to claim 15, wherein the semiconductor element is flip-chip connected to the first metal pad by a material of either a low melting point metal or a conductive resin. 前記半導体素子が、低融点金属、有機樹脂又は金属混入樹脂からなる群から選択された少なくとも１種の材料により前記多層配線構造膜に連結されていることを特徴とする請求項１５又は１６に記載の半導体装置。 17. The semiconductor device according to claim 15, wherein the semiconductor element is connected to the multilayer wiring structure film by at least one material selected from the group consisting of a low melting point metal, an organic resin, or a metal-mixed resin. Semiconductor device.
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* Cited by examiner, † Cited by third party
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JP2006004961A (en) * 2004-06-15 2006-01-05 Hitachi Ltd Semiconductor module
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