JP2004006884A - 半導体素子 - Google Patents

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Shigeo Yoshii
吉井　重雄
Tadashi Morimoto
森本　廉
Kiyoyuki Morita
森田　清之
Haruyuki Sorada
空田　晴之
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Matsushita Electric Industrial Co Ltd
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Abstract

【課題】作製が容易で、かつ、信頼性の高い半導体素子を提供する。
【解決手段】ｐ型シリコン基板１１３１上には、微粒子分散領域１１３３ａからなる電荷保持領域１１３３、ＳｉＯ２膜からなるゲート絶縁膜１１３７及びゲート電極として機能するｎ型多結晶シリコン電極１１３８が下から順次積み上げられている。ＳｉＧｅ微粒子１１３５のＧｅ含有率は、ｐ型シリコン基板１３１との距離が小さいものほど小さい。蓄積された電荷の自然放出を効果的に抑制することによって、電荷保持領域１１３３に電荷を長時間保持できるため、信頼性の高いものとなる。
【選択図】　　図１２

Description

【０００１】
【発明の属する技術分野】
本発明は、微粒子等に電荷を保持させてメモリとして利用できるようにした半導体素子に関わる。
【０００２】
【従来の技術】
現在のＵＬＳＩは、多数のＭＯＳトランジスタからなるメモリ素子を集積したメモリ部を有している。近年、このメモリ素子における動作の高速化、消費電力の低減、長時間の記録保持の要請が高まっている。そこで、これらの要請を満たすようなＭＯＳトランジスタの開発が進められている。
【０００３】
これまでに提案され、既に試作されたメモリ素子においては、メモリの書き込み、若しくは、消去の際に、半導体等の微粒子中に、非常に少数の電荷を注入し保持することが行われている。このような従来の技術の一例として、Ｓ．Ｔｉｗａｒｉらによる複数のシリコンの微粒子（ドット）を用いたメモリの研究を挙げることができる（非特許文献１）。
【０００４】
図５７は、この従来の複数のシリコンの微粒子を用いたメモリとして機能する半導体メモリ素子を示す断面図である。この半導体メモリ素子においては、ｐ型シリコン基板６２０１上にＳｉＯ２膜からなるトンネル酸化膜６２０２、ＳｉＯ２膜６２０４が下から順に堆積されており、さらにその上にはｎ型多結晶シリコン電極６２０５が設けられている。トンネル酸化膜６２０２とＳｉＯ２膜６２０４との間には、シリコン微粒子６２０３が埋め込まれている。また、下地となるｐ型シリコン基板６２０１中のｎ型多結晶シリコン電極６２０５の両側方に位置する領域には、ソース・ドレイン領域６２０６が設けられている。
【０００５】
この半導体メモリ素子において、ｎ型多結晶シリコン電極６２０５に正の電圧を印加することにより、トンネル酸化膜６２０２を経て、シリコン微粒子６２０３に電子を注入することができる。また、ｎ型多結晶シリコン電極６２０５に負の電圧を印加することにより、シリコン微粒子６２０３中の電子を引き抜くことができる。シリコン微粒子６２０３におけるこの電子の有無によって、メモリ素子のしきい値電圧を変化させることができる。このしきい値電圧の高低を情報Ｈ（ハイ）と情報Ｌ（ロー）とに対応させることにより、情報の書き込み・読み出しを行う。
【０００６】
なお、トンネル酸化膜６２０２の厚さは極めて薄い（１．５ｎｍ〜４ｎｍ程度）ため、この電子の注入過程は、ＦＮトンネルによるのではなく、直接トンネルによることになる。
【０００７】
【非特許文献１】
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６８（１９９６）１３７７
【０００８】
【発明が解決しようとする課題】
しかし、本発明者らの研究によれば、この従来の半導体素子において、実際に実用的な性能を有する半導体素子を実現しようとすると、非常に高度で微細な製造技術が必要である。
【０００９】
たとえば、トンネル酸化膜６２０２の厚さが厚すぎる場合には、トンネル過程による電荷注入が困難となるため、低電圧の動作、及び、高速な動作が困難となる。一方、トンネル酸化膜６２０２の厚さが薄すぎる場合には、電荷保持時の電荷閉込めが不十分となるため、長期間の電荷保持、つまり、長期間の情報記録が困難となる。
【００１０】
また、この従来の半導体素子において、実用的な特性を得るには、シリコン微粒子６２０３の粒径及びその分散をも高度に制御できる製造技術が必要である。つまり、シリコン微粒子６２０３の粒径が小さくなりすぎたり、逆に大きくなりすぎてシリコン微粒子６２０３の面内密度が十分でなかったりする場合には、電荷の保持期間が短すぎたり、保持できる電荷量が少なすぎたりしてしまうため、半導体素子の信頼性も低くなる。
【００１１】
さらに、温度上昇により熱エネルギーが増加する等の場合には、シリコン微粒子６２０３からｐ型シリコン基板６２０１へのトンネル過程により、シリコン微粒子６２０３中に蓄積された電荷が自然放出してしまう。
【００１２】
すなわち、この従来の半導体素子において、実用的な素子特性を得るには、トンネル酸化膜６２０２の膜質および厚さを、非常に高精度かつ均一に制御する必要があり、さらに、シリコン微粒子６２０３の粒径を一定に保ちつつ、高い面内密度で、しかも、均一な分散状態でシリコン微粒子６２０３を作成しなければならない。しかし、ｐ型シリコン基板６２０１上の全面においてこのような制御を行うには非常に高度な製造技術が要求される。よって、この従来の半導体素子を製造しても、その製造工程において、実用的な特性を有する素子を得られる可能性は低い。また、製造された従来の半導体素子の信頼性は低いものとなる。つまり、本発明者らの研究によれば、この従来の半導体素子において、高速の電荷注入・引き抜きを行い、しかも、長期間の電荷保持を行うことは困難である。
【００１３】
そこで、本発明は、作製が容易で、かつ、信頼性の高い半導体素子を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の第１の半導体素子は、導体層を有する基板と、上記導体層の上に設けられ、電荷の移動に対して障壁として機能する第１の障壁層と、上記第１の障壁層の上に設けられた第１の粒子体と、上記第１の粒子体の上に設けられ、電荷の移動に対して障壁として機能する第２の障壁層と、上記第２の障壁層上に設けられた第２の粒子体とを備え、上記第２の粒子体の保持・放出しようとする電荷に対するポテンシャルが、上記第１の粒子体のポテンシャルよりも低い。
【００１５】
これにより、低いポテンシャルを有する第２の粒子体の方が第１の粒子体よりも電荷保持能力が高いことを利用して、第２の粒子体を情報保持体として利用することが可能になる。
【００１６】
上記保持・放出しようとする電荷が電子である場合、上記第２の粒子体の電子親和力が上記第１の粒子体の電子親和力より大きいことが好ましく、さらに上記導体層が半導体層である場合には、上記第２の粒子体の電子親和力が半導体層の電子親和力よりも大きいことが好ましい。
【００１７】
上記保持・放出しようとする電荷が正孔である場合、第２の粒子体の電子親和力と禁制帯幅との和が、上記第１の粒子体の電子親和力と禁制帯幅との和よりも小さいことが好ましく、さらに、上記導体層が半導体層である場合には、上記第２の粒子体の電子親和力と禁制帯幅との和が、半導体基板の電子親和力と禁制帯幅との和よりも小さいことが好ましい。
【００１８】
上記第２の粒子体の上に設けられた絶縁体層と、上記絶縁体層の上に設けられたゲート電極と、上記導体層における上記ゲート電極の両側方に位置する領域に設けられたソース・ドレイン領域とをさらに備えることにより、ＭＩＳ型トランジスタとして機能する半導体素子が得られる。
【００１９】
本発明の第２の半導体素子は、導体層を有する基板と、上記導体層の上に設けられた第１の絶縁体層と、上記第１の絶縁体層の上に設けられた第１の粒子体と、上記第１の粒子体の上に設けられた電荷の移動に対して障壁として機能する第１の障壁層と、上記第１の障壁層の上に設けられた第２の粒子体と、上記第２の粒子体の上に設けられ、電荷の移動に対して障壁として機能する第２の障壁層と、上記第２の障壁層上に設けられた第３の粒子体とを備え、上記第１の粒子体及び第３の粒子体の保持・放出しようとする電荷に対するポテンシャルが、上記第２の粒子体のポテンシャルよりもそれぞれ低い。
【００２０】
これにより、上述のように、第１，第３の粒子体の電荷保持機能が第２の粒子体の電荷保持機能よりも高いことを利用して、第１の粒子体と第３の粒子体との間で、第２の粒子体を電荷の受け渡し部材として電荷をやりとりすることができるので、第１の粒子体及び第３の粒子体を情報保持体として利用することが可能になる。
【００２１】
上記保持・放出しようとする電荷が電子である場合、上記第１，第３の粒子体の電子親和力が上記第２の粒子体の電子親和力よりそれぞれ大きいことが好ましく、上記保持・放出しようとする電荷が正孔である場合には、第１，第３の粒子体の電子親和力と禁制帯幅との和が、上記第２の粒子体の電子親和力と禁制帯幅との和よりもそれぞれ小さいことが好ましい。
【００２２】
上記第３の粒子体の上に設けられた絶縁体層と、上記絶縁体層の上に設けられたゲート電極と、上記導体層における上記ゲート電極の両側方に位置する領域に設けられたソース・ドレイン領域とをさらに備えることにより、ＭＩＳ型トランジスタとして機能する半導体素子が得られる。
【００２３】
【発明の実施の形態】
（第１の実施形態）
―第１の実施形態に係る半導体素子の構造―
図１は、第１の実施形態に係る半導体素子の断面図である。この半導体素子において、ｐ型シリコン基板１０１１上には、いくつかの微粒子分散領域１０１２ａからなる電荷保持領域１０１２（厚さ２０ｎｍ程度）、絶縁膜として機能するＳｉＯ２膜１０１５（厚さ２０ｎｍ）、及び上部電極として機能するｎ型多結晶シリコン電極１０１６が下から順に設けられている。また、各微粒子分散領域１０１２ａでは、シリコン微粒子１０１３（粒径５ｎｍ）が、絶縁体であるＳｉＯ２１０１４中に分散されている。微粒子分散領域１０１２ａの微粒子を除いた部分（マトリクス）は、微粒子より大きなバンドギャップを有する半導体でもよい。なお、ＳｉＯ２膜１０１５の厚さを５〜２０ｎｍ、シリコン微粒子１０１３の粒径を２〜１０ｎｍ程度、シリコン微粒子１０１３の分散密度を１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３程度とするのが好ましい。
【００２４】
―第１の実施形態に係る半導体素子の製造工程―
図１３（ａ）、（ｂ）、（ｃ）は、第１の実施形態に係る半導体素子の製造工程を示す断面図である。
【００２５】
まず、図１３（ａ）に示す工程で、ｐ型シリコン基板１０１１を設置したスパッタ装置内において、ＳｉＯ２上にシリコンのタブレットを並べ、そこに、加速したイオンを衝突させる。この際の衝撃によってはじき出された原子、分子１０１７をｐ型シリコン基板１０１１上に堆積する。
【００２６】
その後、図１３（ｂ）に示す工程で、基板の熱処理を行う。これらの工程によって、ｐ型シリコン基板１０１１上において、ＳｉＯ２１０１４中でシリコン微粒子１０１３が析出した膜、つまり、いくつかの微粒子分散領域１０１２ａからなる電荷保持領域１０１２を形成する。
【００２７】
次に、図１３（ｃ）に示す工程で、ＣＶＤ装置のチャンバー内のサセプター上に基板を設置し、ＳｉＯ２膜１０１５を微粒子分散領域１０１２ａ上に堆積した後、同一のチャンバー内で、ｎ型多結晶シリコン電極１０１６をＳｉＯ２膜１０１５上に堆積する。
【００２８】
―従来の半導体素子の電子注入・保持・引き抜き機構―
上述のように、従来の半導体素子には、図５７に示すように、ｐ型シリコン基板６２０１上にＳｉＯ２膜からなるトンネル酸化膜６２０２、ＳｉＯ２膜６２０４が下から順に堆積されており、さらにその上にはｎ型多結晶シリコン電極６２０５が設けられている。トンネル酸化膜６２０２とＳｉＯ２膜６２０４との間には、シリコン微粒子６２０３が埋め込まれている。
【００２９】
図２は、図５７に示す従来の半導体素子におけるＳｉＯ２膜６２０４、シリコン微粒子６２０３、トンネル酸化膜６２０２及びｐ型シリコン基板６２０１のエネルギーバンド構造を示すバンド図である。シリコン微粒子６２０３内では、シリコン微粒子６２０３の粒径が極めて小さいため、シリコン微粒子中の電子がとりうるエネルギー状態（エネルギー準位）が量子化されている。この従来の半導体素子においては、シリコン微粒子６２０３への電子注入・電子引き抜きは、ｐ型シリコン基板６２０１−シリコン微粒子６２０３間のトンネル過程によって起こる。
【００３０】
図３（ａ）、（ｂ）は、この従来の半導体素子における電子注入・電子保持を行う際のエネルギーバンド状態をそれぞれ示す部分バンド図である。なお、図３（ａ）、（ｂ）においては、理解を容易にするため、荷電子帯の図示は省略されている。
【００３１】
図３（ａ）に示すように、この従来の素子では、一定値以上の正の電圧をｎ型多結晶シリコン電極６２０５に印加すると、外部電界が生じ、シリコン微粒子６２０３の電位は、ｐ型シリコン基板６２０１の電位に比べ、上昇することになる。このとき、電子が、トンネル現象によって、ｐ型シリコン基板６２０１における伝導帯からトンネル酸化膜６２０２を経て、シリコン微粒子６２０３へと注入される。
【００３２】
一方、図３（ｂ）に示すように、ｎ型多結晶シリコン電極６２０５への正の電圧の印加をやめると、シリコン微粒子６２０３に蓄積された電子によって、シリコン微粒子６２０３自身のポテンシャルが上昇する。このため、電子注入時とは逆に、トンネル過程によって、電子をシリコン微粒子６２０３から、トンネル酸化膜６２０２を経て、ｐ型シリコン基板６２０１へと自然放出しようとする力が生ずる。このポテンシャル上昇が十分小さければ電子はシリコン微粒子６２０３に保持される。
【００３３】
また、負の電圧をｎ型多結晶シリコン電極６２０５に印加すると、シリコン微粒子６２０３から、トンネル酸化膜６２０２を経て、ｐ型シリコン基板６２０１における伝導帯へと引き抜かれる。
【００３４】
なお、半導体基板内のエネルギー準位─微粒子のエネルギー準位間のトンネル過程の詳細なメカニズムとその遷移確率とについては明らかにされていない。しかし、電圧を印加することにより微粒子内の電子の注入が起こること、電圧の印加をやめたときにも微粒子中に電子が保持されること、及び、室温において微粒子から電子が徐々に自然放出されることが観測されているため、上述のようなトンネル過程の存在は明確である。
【００３５】
―第１の実施形態に係る半導体素子の電子注入・保持・引き抜き機構―
次に、第１の実施形態に係る半導体素子における電子注入・保持・引き抜きの機構について、図１を参照しながら説明する。
【００３６】
ある一定の正の電圧をｎ型多結晶シリコン電極１０１６に印加すると、従来の半導体素子と同様にトンネル過程によって、ＳｉＯ２１０１４を介してｐ型シリコン基板１０１１からｐ型シリコン基板１０１１に隣接するシリコン微粒子１０１３へと電子が注入される。しかし、第１の実施形態に係る半導体素子は、従来の半導体素子と異なりシリコン微粒子１０１３が厚さ方向にも分散した電荷保持領域領域１０１２を有しているので、電子はｐ型シリコン基板１０１１に隣接した位置のシリコン微粒子１０１３から、さらにｎ型多結晶シリコン電極１０１６側（図１において上方）のシリコン微粒子１０１３に移動しようとする。
【００３７】
ここで、各シリコン微粒子１０１３間は、ＳｉＯ２１０１４により隔てられている。このＳｉＯ２１０１４によって、周囲のシリコン微粒子１０１３と遠く離れて孤立しているシリコン微粒子１０１３には、周囲のシリコン微粒子１０１３から電子が注入されにくいが、逆に、周囲のシリコン微粒子１０１３に近接しているシリコン微粒子１０１３には、周囲のシリコン微粒子１０１３から電子が注入され易い。
【００３８】
また、ｐ型シリコン基板１０１１に隣接するシリコン微粒子１０１３の静電容量は、ｐ型シリコン基板１０１１から離れたシリコン微粒子１０１３の静電容量よりも大きい。静電容量が大きなシリコン微粒子１０１３では電荷注入による電位の上昇が小さいので電子移動が容易であり、静電容量が小さなシリコン微粒子１０１３では電荷注入による電位上昇が大きいので電荷注入による電子移動が起こりにくくなる。すなわち、シリコン微粒子１０１３への電荷移動は、ｐ型シリコン基板１０１１との距離が小さいものほど容易である。
【００３９】
したがって、ｐ型シリコン基板１０１１に隣接するシリコン微粒子１０１３では、電子移動は容易となり、多くの電子はｐ型シリコン基板１０１１と隣接する位置からさらにｎ型多結晶シリコン電極１０１６側に移動する。このようにして、電子はｐ型シリコン基板１０１１側から、電子移動が容易な経路を選択しながら、ｎ型多結晶シリコン電極１０１６側に移動していき、最後には、それ以上の電子移動が困難な比較的孤立したシリコン微粒子１０１３に蓄積される。
【００４０】
なお、最終的に電子がたどり着く位置は、ｎ型多結晶シリコン電極１０１６層に印加する電圧に依存する。より大きな電圧をｎ型多結晶シリコン電極１０１６層に印加することによって、より多くの経路を経て、より多くの電子が、電子注入がより困難なシリコン微粒子１０１３、つまり、ｎ型多結晶シリコン電極１０１６層により近い位置にあるシリコン微粒子１０１３に蓄積されることになる。
【００４１】
次に、バンド図によって、第１の実施形態に係る半導体素子における電子注入・保持・引き抜きの機構について説明する。
【００４２】
図４は、第１の実施形態に係る半導体素子におけるバンド図である。電荷保持領域１０１２では、実際には多くのシリコン微粒子１０１３が存在するが、図４においては、ｐ型シリコン基板１０１１に隣接するシリコン微粒子Ａの各エネルギー準位と、ｐ型シリコン基板１０１１には隣接していないがＳｉＯ２膜１０１５とは隣接しており、電荷保持を行うシリコン微粒子Ｂの各エネルギー準位の２つのみを、説明を簡単にするため示す。
【００４３】
なお、ここでは説明を簡単にするため、シリコン微粒子Ａ─シリコン微粒子Ｂ間のトンネル過程を取り上げて説明するが、さらに多数のシリコン微粒子を経る電荷移動でも同じ原理により電荷保持が行われる。
【００４４】
シリコン微粒子１０１３内では、シリコン微粒子１０１３の粒径が極めて小さいため、シリコン微粒子中の電子がとりうるエネルギー状態（エネルギー準位）が量子化されている。よって、図４に示すように、シリコン微粒子Ａ及びシリコン微粒子Ｂ双方においては、エネルギー準位が量子化されている。
【００４５】
また、シリコン微粒子１０１３の各エネルギー準位間の間隔（以下では、「離散エネルギー幅」という。）は、エネルギー準位が低次の場合には大きく、エネルギー準位が高次の場合には小さい。
【００４６】
通常のトンネル過程では、通過する障壁層の両側のエネルギー準位のポテンシャルが同一である必要がある。よって、シリコン微粒子Ｂ―シリコン微粒子Ａ間では、電圧の印加されていない状態では、第２のトンネル障壁膜１０１４の両側でいずれも量子化されているシリコン微粒子Ｂのエネルギー準位の１つとシリコン微粒子Ａのエネルギー準位の１つとのポテンシャルが互いに一致したときのみトンネリングが生じるため、トンネリングが生じる確率は非常に低いものになる。したがって、シリコン微粒子Ｂ―シリコン微粒子Ａ間では、両者の間で量子化されているエネルギー準位同士のポテンシャルが等しくなるような電圧を加えた場合のみ、共鳴トンネル過程によって電子移動が効率よく行われる一方、それ以外の場合の電子移動は抑制される。つまり、シリコン微粒子Ｂ―シリコン微粒子Ａ間の電子移動は外部から加える電圧によって制御でき、かつ、シリコン微粒子Ｂに一旦注入された電子は長期間保持されることになる。
【００４７】
一方、ｐ型シリコン基板１０１１の伝導帯においては、電子がとり得るエネルギー状態であるエネルギー準位は、ほぼ連続的に存在しており、その状態密度は高い。よって、シリコン微粒子Ａの量子化されているエネルギー準位のいずれに対しても、同じポテンシャルを有するエネルギー準位がｐ型シリコン基板１０１１に存在すると考えられるので、シリコン微粒子Ａ―ｐ型シリコン基板１０１１間のトンネル過程は、少なくともエネルギー的には禁止されることはない。また、シリコン微粒子Ａの面積は十分大きいので、ＳｉＯ２１０１４を挟むシリコン微粒子Ａとｐ型シリコン基板１０１１との準位間では、状態関数の空間的重なりが大きい。したがって、ｎ型多結晶シリコン電極１０１６に印加する電圧をどのように変化させても、シリコン微粒子Ａ―ｐ型シリコン基板１０１１間では迅速なトンネル過程が生ずるため、シリコン微粒子Ａはｐ型シリコン基板１０１１と等電位となる。つまり、シリコン微粒子Ａ―ｐ型シリコン基板１０１１間の電子移動は容易である。
【００４８】
図５（ａ）、（ｂ）、（ｃ）は、第１の実施形態の半導体素子における電子注入・電子保持を行う際のエネルギーバンド状態をそれぞれ示す部分バンド図である。なお、図５（ａ）、（ｂ）、（ｃ）においては、理解を容易にするため、荷電子帯のエネルギーバンド状態の図示は省略する。
【００４９】
図５（ａ）に示すように、ｎ型多結晶シリコン電極１０１６に電圧を印加する前には、ｐ型シリコン基板１０１１と、シリコン微粒子Ａあるいはシリコン微粒子Ｂとの間での電子移動は起こらない。
【００５０】
しかし、図５（ｂ）に示すように、ある一定の正の電圧をｎ型多結晶シリコン電極１０１６に印加すると、上述のようにｐ型シリコン基板１０１１からシリコン微粒子Ａの空のエネルギー準位への電子移動と、シリコン微粒子Ａのエネルギー準位からシリコン微粒子Ｂ中の空のエネルギー準位への電子移動とが容易に起こる。ここで、通常、複数のシリコン微粒子Ｂの粒径は、ばらついているため、シリコン微粒子Ｂの量子化されているエネルギー準位のポテンシャルもばらつく。よって、特に厳密に電圧の制御を行わなくても、加えられた一定の電圧によりシリコン微粒子Ａの電子のエネルギー準位のいくつかと、いくつかのシリコン微粒子Ｂの各エネルギー準位とが、同じポテンシャルとなる。よって、ｎ型多結晶シリコン電極１０１６に正の電圧を加えると、ｐ型シリコン基板１０１１からシリコン微粒子Ａを経て複数のシリコン微粒子Ｂへの電子注入を行うことができることとなる。
【００５１】
また、量子化されたエネルギー準位間の間隔（離散エネルギー幅）は、ポテンシャルが大きくなるほど小さくなるので、より高い電圧を加えることで、シリコン微粒子Ｂ及びシリコン微粒子Ａの量子化されたエネルギー準位群の高次の密な部分同士が同じポテンシャルを持つようになり、状態密度も増大するので、より多くの高次のシリコン微粒子Ｂへの電子注入が起こる。さらに、印加電圧をある一定範囲で掃引したり、高周波を重畳することでより多くのシリコン微粒子Ｂへの電子注入が可能となる。
【００５２】
図５（ｃ）に示すように、複数のシリコン微粒子Ｂへの電子注入の後、ｎ型多結晶シリコン電極１０１６への電圧の印加をなくすと、シリコン微粒子Ｂのポテンシャルは上昇し、ｐ型シリコン基板１０１１の伝導帯のポテンシャルは低下する。つまり、電圧の印加をなくすることにより、シリコン微粒子Ａの各エネルギー準位、シリコン微粒子Ｂの各エネルギー準位、ｐ型シリコン基板の伝導帯の相対的なポテンシャルの上下関係が変化する。なお、複数のシリコン微粒子Ｂへの電子注入の後では、シリコン微粒子Ｂのポテンシャルが、電子注入前（図５（ａ））と比べ、上昇している。
【００５３】
このとき、印加電圧が除かれた際の電位において、一部のシリコン微粒子Ｂのエネルギー準位のポテンシャルは、シリコン微粒子Ａのエネルギー準位のポテンシャルと偶然、一致することによりトンネル過程が許容されてしまうため、シリコン微粒子Ｂに注入された電子が失われることもある。この点において、従来の半導体素子と同様である。しかし、第１の実施形態に係る半導体素子においては、従来の半導体素子と異なり、電子が注入された多くのシリコン微粒子Ｂのエネルギー準位のポテンシャルは、シリコン微粒子Ｂのエネルギー準位のポテンシャルとは、一致しないため、シリコン微粒子Ｂ―シリコン微粒子Ａ間のトンネル過程による電子移動が禁止される。したがって、大多数のシリコン微粒子Ｂ中に電子が安定に保持されるので、第１の実施形態に係る半導体素子においては、長期の電子保持が可能となる。
【００５４】
上記とは逆に負の電圧をｎ型多結晶シリコン電極１０１６に印加することによって、電荷の消去を行うことができる。つまり、ｎ型多結晶シリコン電極１０１６に十分大きい負の電圧を加えると、シリコン微粒子Ｂのエネルギー準位のポテンシャルとシリコン微粒子Ａのエネルギー準位のポテンシャルとが一致したとき、シリコン微粒子Ｂからシリコン微粒子Ａへと電子が引き抜かれる。シリコン微粒子Ｂへの電子注入時と同様に、印加する負の電圧を比較的大きくすること、印加電圧を掃引しること、あるいは、高周波を重畳することによって、より効率よく電荷消去ができるようになる。
【００５５】
第１の実施形態に係る半導体素子においては、静電容量が小さいシリコン微粒子１０１３とｐ型シリコン基板１０１１との間に、静電容が大きいシリコン微粒子１０１３が存在しているので、静電容量が小さいシリコン微粒子１０１３とｐ型シリコン基板１０１１との間の電荷の移動は、この静電容量が大きいシリコン微粒子１０１３を介して容易に行なわれる。したがって、ｎ型多結晶シリコン電極１０１６とｐ型シリコン基板１０１１との間に電荷注入用電圧を印加すれば、静電容量の小さい上方のシリコン微粒子１０１３への電荷の注入が容易に行なわれる。
【００５６】
特に、第１の実施形態に係る半導体素子においては、従来の複数のシリコンの微粒子を用いた半導体素子と異なり、電荷保持領域１０１２中において離散エネルギー幅が大きい量子化された多くのシリコン微粒子１０１３を設けることによって、蓄積された電子の自然放出を効果的に抑制し、シリコン微粒子Ｂ中に、長期間、電子を保持することが可能となる。また、シリコン微粒子１０１３が量子化されていることによって、電荷の注入・放出を、電圧により、制御することが容易になる。
【００５７】
したがって、第１の実施形態に係る半導体素子は、蓄積された電荷の自然放出を効果的に抑制することによって、電荷保持領域１０１２に電荷を長時間保持できるため、信頼性の高いものとなる。つまり、第１の実施形態に係る半導体素子は、従来の半導体素子に比べ、長時間の記録保持の要請に応える信頼性の高いものであるといえる。
【００５８】
また、従来の半導体素子において、容易な電子注入を実現するためには、図５７に示すシリコン微粒子６２０３の粒径を微小とし、かつ、シリコン微粒子６２０３の粒径を高精度に揃え、また、トンネル酸化膜６２０２の厚さをも高精度で、かつ、均一に制御する必要があった。一方、第１の実施形態に係る半導体素子においては、種々の粒径を有するシリコン微粒子１３がランダムにＳｉＯ２１０１４中に拡散されているため、電圧印加時には電子の注入が容易なシリコン微粒子１０１３から、自動的かつ選択的に、電子が注入され、また、最も電子が保持され易いシリコン微粒子１０１３で電子保持が行われる。よって、第１の実施形態に係る半導体素子においては、トンネル酸化膜の厚さ及びシリコン微粒子１０１３の粒径を制御する必要がないので、従来の半導体素子の製造工程よりも第１の実施形態に係る半導体素子の製造工程のほうが容易となる。
【００５９】
さらに、第１の実施形態に係る半導体素子においては、電荷保持領域１０１２中に、様々な静電容量のシリコン微粒子１０１３が存在しているため、ある電子保持期間（記録時間）を実現するのに必要最小限の電圧によって電子注入を行うことも可能となる。また、同じ大きさの必要最小限の電圧によって電荷消去を行うこともできる。
【００６０】
また、従来の半導体素子においては、図５７に示すｐ型シリコン基板６２０１─シリコン微粒子６２０３間のみのトンネル過程を利用するので、単一の面上にシリコン微粒子６２０３を配置する必要があった。よって、半導体素子において保持できる電子量が単一の面上に作製できるシリコン微粒子６２０３の数により制限されていた。一方、第１の実施形態に係る半導体素子においては、図１に示すｐ型シリコン基板１０１１─シリコン微粒子１０１３間のトンネル過程だけでなく、各シリコン微粒子１０１３間のトンネル過程をも利用するため、シリコン微粒子１０１３を厚み方向にも配置できる。したがって、第１の実施形態に係る半導体素子においては、従来の半導体素子よりも多くの電子量を保持することができるという利点もある。
【００６１】
上述のように、第１の実施形態に係る新規な構造を有する半導体素子および第１の実施形態に係る半導体素子の製造方法によって、従来になく、作製プロセスが容易で、かつ、微粒子への電荷注入・保持・消去の信頼性の高い半導体素子が提供される。
【００６２】
なお、第１の実施形態に係る半導体素子は、微小な電荷の移動・蓄積を制御する種々の半導体素子に応用できるものであることはいうまでもない。
【００６３】
（第２の実施形態）
―第２の実施形態に係る半導体素子の構造―
図６は、第２の実施形態に係る半導体素子を示す断面図である。図６に示すように、第２の実施形態に係る半導体素子は、ＭＩＳ型トランジスタ構造を有している。この半導体素子において、ｐ型シリコン基板１０７１上には、いくつかの微粒子分散領域１０７３ａからなる電荷保持領域１０７３、ＳｉＯ２膜からなるゲート絶縁膜１０７６及びゲート電極として機能するｎ型多結晶シリコン電極１０７８が下から順次積み上げられている。また、各微粒子分散領域１０７３ａでは、シリコン微粒子１０７４が、絶縁体であるＳｉＯ２１０７５中に分散されている。また、下地となるｐ型シリコン基板１０７１中のｎ型多結晶シリコン電極１０７７の両側方に位置する領域にはｎ型拡散領域（ソース・ドレイン領域）１０７２が設けられている。さらに、ｎ型拡散領域１０７２上には、ソース・ドレイン電極として機能する金属電極１０７８が設けられている。電荷保持領域１０７３の微粒子を除いた部分（マトリクス）は、微粒子より大きなバンドギャップを有する半導体でもよい。
【００６４】
―第２の実施形態に係る半導体素子の製造工程―
次に、第２の実施形態に係る半導体素子の製造工程について説明する。第１の実施形態と同様の半導体基板を形成した後、各膜の形成とフォトリソグラフィー及びエッチングによってｐ型シリコン基板１０７１上に、電荷保持領域１０７３、ゲート絶縁膜１０７６及びｎ型多結晶シリコン電極１０７７を形成する。次に、イオン注入によって、ｎ型拡散領域１０７２を形成した後、スパッタ法及びエッチングによって、金属電極１０７９を形成する。これにより、第２の実施形態に係る半導体素子を製造することができる。
【００６５】
─第２の実施形態に係る半導体素子の特性─
第２の実施形態においても、シリコン微粒子１０７４の静電容量は、ｐ型シリコン基板１０７１との距離が小さいものほど大きい。よって、第１の実施形態と同様の原理により、シリコン微粒子１０７４への電子の注入・シリコン微粒子１０７４内での電子の保持・シリコン微粒子１０７４からの電子の引き抜きを行うことができる。また、上述のように、第２の実施形態に係る半導体素子は、ＭＩＳ型トランジスタ構造を有している。さらに、第２の実施形態では、電子を保持するためのシリコン微粒子１０７４がｐ型シリコン基板１０７１とｎ型多結晶シリコン電極１０７７との間のＳｉＯ２１０７５中に設けられている。よって、シリコン微粒子１０７４における電子の有無によって、素子のしきい値電圧は高低変化する。このしきい値電圧の高低を情報Ｈ（ハイ）と情報Ｌ（ロー）とに対応させることにより、情報の書き込み・読み出しを行うことができる。
【００６６】
第２の実施形態に係る半導体素子においては、静電容量が小さいシリコン微粒子１０７４とｐ型シリコン基板１０７１との間に、静電容量が大きいシリコン微粒子１０７４が存在しているので、静電容量の小さいシリコン微粒子１０７４とｐ型シリコン基板１０７１との間の電荷の移動は、この静電容量の大きいシリコン微粒子１０７４を介して容易に行なわれる。
【００６７】
特に、第２の実施形態においても、電荷保持領域１０７３中において離散エネルギー幅が大きい量子化された多くのシリコン微粒子１０７４を設けることによって、蓄積された電子の自然放出を効果的に抑制し、シリコン微粒子Ｂ中に、長期間、電子を保持することが可能となる。また、シリコン微粒子１０７４が量子化されていることによって、電荷の注入・放出を、電圧により、制御することが容易になる。
【００６８】
したがって、第２の実施形態に係る半導体素子は、蓄積された電荷の自然放出を効果的に抑制することによって、電荷保持領域１０７３に電荷を長時間保持できるため、信頼性の高いものとなる。よって、第２の実施形態に係る半導体素子は、素子における動作の高速化、動作消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものとなり得る。さらに、第２の実施形態においては、単一素子により基本的なメモリ動作が実現されるので、高密度の集積化が可能となる。
【００６９】
また、第２の実施形態に係る半導体素子においては、第１の実施形態に係る半導体素子と同様に、トンネル酸化膜の厚さを制御する必要がないので、従来の半導体素子の製造工程よりも、第２の実施形態に係る半導体素子の製造工程のほうが容易となる。
【００７０】
なお、第２の実施形態においては、ｎ型拡散領域１０７２のうち少なくとも一方の上あるいは上方には、シリコン微粒子１０７４が存在しない領域を設けることが好ましい。これにより、ｎ型拡散領域１０７２に電圧を印加した際にシリコン微粒子１０７４を経て短絡した電流が、ｎ型拡散領域１０７２間に流れることを防止することができる。
【００７１】
また、第２の実施形態においては、シリコン微粒子１０７４からなる層をいくつかの部分に図６に示す断面に対し垂直な方向に分割することもできる。これによっても、ｎ型拡散領域１０７２に電圧を印加した際にシリコン微粒子１０７４を経て短絡した電流が、ｎ型拡散領域１０７２間に流れることを防止することができる。
【００７２】
（第３の実施形態）
―第３の実施形態に係る半導体素子の構造―
図７は、第３の実施形態に係る半導体素子の断面図である。この半導体素子において、ｐ型シリコン基板１０８１上には、いくつかの微粒子分散領域１０８２ａからなる電荷保持領域１０８２（厚さ２０ｎｍ程度）、絶縁膜として機能するＳｉＯ２膜１０８６（厚さ２０ｎｍ）、及び上部電極として機能するｎ型多結晶シリコン電極１０８７が下から順に設けられている。また、各微粒子分散領域１０８２ａでは、シリコン微粒子１０８４（粒径５ｎｍ程度）が、絶縁体であるＳｉＯ２１０８５中に分散されている。電荷保持領域１０８２の微粒子を除いた部分（マトリクス）は、微粒子より大きなバンドギャップを有する半導体でもよい。なお、ＳｉＯ２膜１０８６の厚さを５〜２０ｎｍ、シリコン微粒子１０８４の粒径を２〜１０ｎｍ程度とするのが好ましい。
【００７３】
図７に示すように、第１の実施形態と異なり、第３の実施形態においては、シリコン微粒子１０８４の分散密度は、ｐ型シリコン基板１０８１に隣接する箇所からＳｉＯ２膜１０８６に隣接する箇所に向かって、連続して減少している。なお、電荷保持領域１０８２においては、ｐ型シリコン基板１０８１に隣接する箇所では、シリコン微粒子１０８４の分散密度は１×１０２０ｃｍ−３である一方、ＳｉＯ２膜１０８６に隣接する箇所では、シリコン微粒子１０８４の分散密度は１×１０１５ｃｍ−３である。また、電荷保持領域１０８２においては、界面はない。
【００７４】
―第３の実施形態に係る半導体素子の製造工程―
次に、第３の実施形態に係る半導体素子の製造工程について説明する。まず、ｐ型シリコン基板１０８１を設置したスパッタ装置内において、ＳｉＯ２上にシリコンのタブレットを並べ、そこに、加速したイオンを衝突させる。この際の衝撃によってはじき出された原子、分子をｐ型シリコン基板１０８１上に堆積する。ただし、ＳｉＯ２上に並べるシリコンのタブレットの量を徐々に減少させながら、このスパッタを繰り返す。その後、基板の熱処理を行う。これらの工程によって、ｐ型シリコン基板１０８１上において、ＳｉＯ２１０８５中でシリコン微粒子１０８４の分散密度が、ｐ型シリコン基板１０８１に隣接する箇所からＳｉＯ２膜１０８６に隣接する箇所に向かって、連続して減少した膜、つまり、いくつかの微粒子分散領域１０８２ａからなる電荷保持領域１０８２を形成する。次に、ＣＶＤ装置のチャンバー内のサセプター上に基板を設置し、ＳｉＯ２膜１０８６を電荷保持領域１０８２上に堆積した後、同一のチャンバー内で、ｎ型多結晶シリコン電極１０８７をＳｉＯ２膜１０８６上に堆積する。
【００７５】
なお、ここで、電荷保持領域１０８２のうちｎ型多結晶シリコン電極１０８７に近い箇所の微粒子の分散密度を１×１０１７ｃｍ−３以下という十分小さなものにすることによって、電荷保持領域１０８２のうちｎ型多結晶シリコン電極１０８７に近い箇所に、絶縁膜としての機能をも兼ね備えさせることができる。この場合には、第３の実施形態において、ＳｉＯ２膜１０８６の一部を形成しないこと、すなわち、ＳｉＯ２膜１０８６の一部の厚さを実質的に０とすることも可能である。
【００７６】
―第３の実施形態に係る半導体素子の電子注入・保持・引き抜き機構―
第３の実施形態においては、シリコン微粒子１０８４の分散密度が、微粒子分散領域１０８２の上部になればなるほど減少するため、各シリコン微粒子１０８４間の平均的な距離が増大する。よって、電荷保持領域１０８２の上部になればなるほどシリコン微粒子１０８４の静電容量は減少する。すなわち、シリコン微粒子１０８４の静電容量は、ｐ型シリコン基板１０８１との距離が小さいものほど大きい。また、トンネル障壁が厚くなるため、ｎ型多結晶シリコン電極１０８７に近いシリコン微粒子１０８４ほど電子注入が起こりにくくなる。
【００７７】
また、第３の実施形態に係る半導体素子においては、従来の複数のシリコンの微粒子を用いた半導体素子と異なり、電荷保持領域１０８２中において離散エネルギー幅が大きい量子化された多くのシリコン微粒子１０８４を設けることによって、蓄積された電子の自然放出を効果的に抑制し、シリコン微粒子１０８４中に、長期間、電子を保持することが可能となる。また、シリコン微粒子１０８４が量子化されていることによって、電荷の注入・放出を、電圧により、制御することが容易になる。
【００７８】
したがって、第３の実施形態に係る半導体素子は、従来の半導体素子に比べ、長時間の記録保持の要請に応える信頼性の高いものである。
【００７９】
また、第３の実施形態に係る半導体素子においては、第１の実施形態に係る半導体素子と同様に、種々の粒径を有するシリコン微粒子１０８４がＳｉＯ２１０８５中に拡散されているため、電圧印加時には注入が容易なシリコン微粒子１０８４から、自動的かつ選択的に、電子が注入され、また、最も電子が保持され易いシリコン微粒子１０８４で電子保持が行われる。よって、第３の実施形態に係る半導体素子においては、第１の実施形態に係る半導体素子と同様に、トンネル酸化膜の厚さ及びシリコン微粒子１０８４の粒径を制御する必要がないので、従来の半導体素子の製造工程よりも第３の実施形態に係る半導体素子の製造工程のほうが容易となる。
【００８０】
さらに、第３の実施形態に係る半導体素子においては、第１の実施形態に係る半導体素子と同様に、電荷保持領域１０８２中に、様々な静電容量のシリコン微粒子１０８４が存在しているため、ある電子保持期間（記録時間）を実現するのに必要最小限の電圧によって電子注入を行うことも可能となる。また、同じ大きさの必要最小限の電圧によって電荷消去を行うこともできる。
【００８１】
なお、第３の実施形態においては、シリコン微粒子１０８４の分散密度は、ｐ型シリコン基板１０８１に隣接する箇所からＳｉＯ２膜１０８６に隣接する箇所に向かって、連続して減少している。また、電荷保持領域１０８２においては、界面はない。しかし、電荷保持領域１０８２中においてシリコン微粒子１０８４の分散密度が連続的に変化しないような箇所を設けることも可能である。また、電荷保持領域１０８２中において、その上下で電荷保持領域１０８２の微粒子を除いた部分の組成が変化する面、その上下でシリコン微粒子１０８４の分散密度あるいは組成が変化する面、その他の界面を設けることも可能である。なお、界面は複数であってもよい。また、シリコン微粒子１０８４は、ｐ型シリコン基板１０８１との距離が共通であるシリコン微粒子１０８４からなる複数の微粒子体群に群別されていてもよい。これらの場合においても、各シリコン微粒子１０８４間の静電容量は一定でないため、実質的に第３の実施形態と同様の効果が得られる。
【００８２】
（第４の実施形態）
―第４の実施形態に係る半導体素子の構造―
図８は、第４の実施形態に係る半導体素子を示す断面図である。図８に示すように、第４の実施形態に係る半導体素子は、ＭＩＳ型トランジスタ構造を有している。この半導体素子において、ｐ型シリコン基板１０９１上には、いくつかの微粒子分散領域１０９３ａからなる電荷保持領域１０９３、ＳｉＯ２膜からなるゲート絶縁膜１０９７及びゲート電極として機能するｎ型多結晶シリコン電極１０９８が下から順次積み上げられている。また、各微粒子分散領域１０９３ａでは、シリコン微粒子１０９５が、絶縁体であるＳｉＯ２１０９６中に分散されている。第４の実施形態においては、シリコン微粒子１０９５の分散密度は、ｐ型シリコン基板１０９１に隣接する箇所からゲート絶縁膜１０９７に隣接する箇所に向かって、連続して減少している点で、第２の実施形態と異なる。また、下地となるｐ型シリコン基板１０９１中のｎ型多結晶シリコン電極１０９８の両側方に位置する領域にはｎ型拡散領域１０９２が設けられている。さらに、ｎ型拡散領域１０９２上には、ソース・ドレイン電極として機能する金属電極１０９９が設けられている。電荷保持領域１０９３の微粒子を除いた部分（マトリクス）、微粒子より大きなバンドギャップを有する半導体でもよい。
【００８３】
―第４の実施形態に係る半導体素子の製造工程―
次に、第４の実施形態に係る半導体素子の製造工程について説明する。第３の実施形態と同様の半導体基板を形成した後、各膜の形成とフォトリソグラフィー及びエッチングによってｐ型シリコン基板１０９１上に、電荷保持領域１０９３、ゲート絶縁膜１０９７及びｎ型多結晶シリコン電極１０９８を形成する。次に、イオン注入によって、ｎ型拡散領域１０９２を形成した後、スパッタ法及びエッチングによって、金属電極１０９９を形成する。これにより、第４の実施形態に係る半導体素子を製造することができる。
【００８４】
─第４の実施形態に係る半導体素子の特性─
第４の実施形態においても、シリコン微粒子１０９５の静電容量は、ｐ型シリコン基板１０９１との距離が小さいものほど大きい。よって、第３の実施形態と同様の原理により、シリコン微粒子１０９５への電子の注入・シリコン微粒子１０９５内での電子の保持・シリコン微粒子１０９５からの電子の引き抜きを行うことができる。また、上述のように、第４の実施形態に係る半導体素子は、ＭＩＳ型トランジスタ構造を有している。さらに、第４の実施形態では、電子を保持するためのシリコン微粒子１０９５がｐ型シリコン基板１０９１とｎ型多結晶シリコン電極１０９８との間のＳｉＯ２１０９６中に設けられている。よって、シリコン微粒子１０９５における電子の有無によって、素子のしきい値電圧は高低変化する。このしきい値電圧の高低を情報Ｈ（ハイ）と情報Ｌ（ロー）とに対応させることにより、情報の書き込み・読み出しを行うことができる。
【００８５】
第４の実施形態に係る半導体素子においては、静電容量が小さいシリコン微粒子１０９５とｐ型シリコン基板１０９１との間に、静電容量が大きいシリコン微粒子１０９５が存在しているので、静電容量の小さいシリコン微粒子１０９５とｐ型シリコン基板１０９１との間の電荷の移動は、この静電容量が大きいシリコン微粒子１０９５を介して容易に行なわれる。
【００８６】
特に、第４の実施形態においても、電荷保持領域１０９３中において離散エネルギー幅が大きい量子化された多くのシリコン微粒子１０９５を設けることによって、蓄積された電子の自然放出を効果的に抑制し、シリコン微粒子Ｂ中に、長期間、電子を保持することが可能となる。また、シリコン微粒子１０９５が量子化されていることによって、電荷の注入・放出を、電圧により、制御することが容易になる。
【００８７】
したがって、第４の実施形態に係る半導体素子は、蓄積された電荷の自然放出を効果的に抑制することによって、電荷保持領域１０９３に電荷を長時間保持できるため、信頼性の高いものとなる。よって、第４の実施形態に係る半導体素子は、素子における動作の高速化、動作消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものとなり得る。さらに、第４の実施形態においては、単一素子により基本的なメモリ動作が実現されるので、高密度の集積化が可能となる。
【００８８】
また、第４の実施形態に係る半導体素子においては、第３の実施形態に係る半導体素子と同様に、トンネル酸化膜の厚さを制御する必要がないので、従来の半導体素子の製造工程よりも、第４の実施形態に係る半導体素子の製造工程のほうが容易となる。
【００８９】
なお、第４の実施形態においては、ｎ型拡散領域１０９２のうち少なくとも一方の上あるいは上方には、シリコン微粒子１０９５が存在しない領域を設けることもできる。これにより、ｎ型拡散領域１０９２に電圧を印加した際にシリコン微粒子１０９５を経て短絡した電流が、ｎ型拡散領域１０９２間に流れることを防止することができる。
【００９０】
また、第４の実施形態においては、シリコン微粒子１０９５からなる層をいくつかの部分に図８に示す断面に対し垂直な方向に分割することもできる。これによっても、ｎ型拡散領域１０９２に電圧を印加した際にシリコン微粒子１０９５を経て短絡した電流が、ｎ型拡散領域１０９２間に流れることを防止することができる。
【００９１】
（第５の実施形態）
―第５の実施形態に係る半導体素子の構造―
図９は、第５の実施形態に係る半導体素子の断面図である。この半導体素子において、ｐ型シリコン基板１１０１上には、いくつかの微粒子分散領域１１０２ａからなる電荷保持領域１１０２（厚さ３０ｎｍ程度）、絶縁膜として機能するＳｉＯ２膜１１０６（厚さ２０ｎｍ）、及び上部電極として機能するｎ型多結晶シリコン電極１１０７が下から順に設けられている。また、各微粒子分散領域１１０２ａでは、シリコン微粒子１１０４が、絶縁体であるＳｉＯ２１１０５中に分散されている。電荷保持領域１１０２の微粒子を除いた部分（マトリクス）は、微粒子より大きなバンドギャップを有する半導体でもよい。なお、ＳｉＯ２膜１１０６の厚さを５〜２０ｎｍ、シリコン微粒子１１０４の分散密度を１×１０１５ｃｍ−３〜１×１０２０ｃｍ−３程度とするのが好ましい。
【００９２】
図９に示すように、第１の実施形態と異なり、第５の実施形態においては、シリコン微粒子１１０４の粒径は、ｐ型シリコン基板１１０１に隣接する箇所からＳｉＯ２膜１１０６に隣接する箇所に向かって、連続して減少している。なお、電荷保持領域１１０２においては、ｐ型シリコン基板１１０１に隣接する箇所では、シリコン微粒子１１０４の粒径は２０ｎｍ程度である一方、ＳｉＯ２膜１１０６に隣接する箇所では、シリコン微粒子１１０４の粒径は１ｎｍ程度とするのが好ましい。また、電荷保持領域１１０２においては、界面はない。
【００９３】
―第５の実施形態に係る半導体素子の製造工程―
次に、第５の実施形態に係る半導体素子の製造工程について説明する。まず、ｐ型シリコン基板１１０１を設置したスパッタ装置内において、ＳｉＯ２上にシリコンのタブレットを並べ、そこに、加速したイオンを衝突させる。この際の衝撃によってはじき出された原子、分子をｐ型シリコン基板１１０１上に堆積する。その後、基板の熱処理を行う。次に、ＳｉＯ２上のシリコンのタブレットの量を減らし、スパッタを行った後、先程の熱処理の際の基板温度よりも低い温度で基板の熱処理を行う。その後、同様にして、スパッタによる堆積と熱処理によるシリコン微粒子１１０４の成長とを繰り返す。これらの工程によって、ｐ型シリコン基板１１０１上において、ＳｉＯ２１１０５中でシリコン微粒子１１０４の粒径が、ｐ型シリコン基板１１０１に隣接する箇所からＳｉＯ２膜１１０６に隣接する箇所に向かって、連続して減少した膜、つまり、いくつかの微粒子分散領域１１０２ａからなる電荷保持領域１１０２を形成する。次に、ＣＶＤ装置のチャンバー内のサセプター上に基板を設置し、ＳｉＯ２膜１１０６を電荷保持領域１１０２上に堆積した後、同一のチャンバー内で、ｎ型多結晶シリコン電極１１０７をＳｉＯ２膜１１０６上に堆積する。
【００９４】
なお、電荷保持領域１１０２を１回のＣＶＤ法によって形成しても、電荷保持領域１１０２を、ＳｉＯ２１１０５中でシリコン微粒子１１０４の粒径が、ｐ型シリコン基板１１０１に隣接する箇所からＳｉＯ２膜１１０６に隣接する箇所に向かって、連続して減少している膜とすることが可能である。
【００９５】
また、電荷保持領域１１０２のうちｎ型多結晶シリコン電極１１０７に近い箇所の微粒子粒径を３ｎｍ以下という十分小さなものにすることによって、電荷保持領域１１０２のうちｎ型多結晶シリコン電極１１０７に近い箇所に、絶縁膜としての機能をも兼ね備えさせることができる。この場合には、第３の実施形態において、ＳｉＯ２膜１１０６の一部を形成しないこと、すなわち、ＳｉＯ２膜１１０６の一部の厚さを実質的に０とすることも可能である。
【００９６】
―第５の実施形態に係る半導体素子の電子注入・保持・引き抜き機構―
第５の実施形態においては、シリコン微粒子１１０４の粒径が、微粒子分散領域１１０２の上部になればなるほど減少するため、各シリコン微粒子１１０４間の平均的な距離が増大する。よって、電荷保持領域１１０２の上部になればなるほどシリコン微粒子１１０４の静電容量は減少する。すなわち、シリコン微粒子１１０４の静電容量は、ｐ型シリコン基板１１０１との距離が小さいものほど大きい。したがって、トンネル障壁が厚くなるため、ｎ型多結晶シリコン電極１１０７に近いシリコン微粒子１１０４ほど電子注入が起こりにくくなる。
【００９７】
特に、第５の実施形態に係る半導体素子においては、従来の複数のシリコンの微粒子を用いた半導体素子と異なり、電荷保持領域１１０２中において離散エネルギー幅が大きい量子化された多くのシリコン微粒子１１０４を設けることによって、蓄積された電子の自然放出を効果的に抑制し、シリコン微粒子１１０４中に、長期間、電子を保持することが可能となる。また、シリコン微粒子１１０４が量子化されていることによって、電荷の注入・放出を、電圧により、制御することが容易になる。
【００９８】
したがって、第５の実施形態に係る半導体素子は、従来の半導体素子及び第１の実施形態に係る半導体素子に比べ、長時間の記録保持の要請に応える信頼性の高いものである。
【００９９】
また、第５の実施形態に係る半導体素子においては、第１の実施形態に係る半導体素子と同様に、種々の粒径を有するシリコン微粒子１１０４がＳｉＯ２１１０５中に拡散されているため、電圧印加時には注入が容易なシリコン微粒子１１０４から、自動的かつ選択的に、電子が注入され、また、最も電子が保持され易いシリコン微粒子１１０４で電子保持が行われる。よって、第５の実施形態に係る半導体素子においては、第１の実施形態に係る半導体素子と同様に、トンネル酸化膜の厚さ及びシリコン微粒子１１０４の粒径を制御する必要がないので、従来の半導体素子の製造工程よりも第５の実施形態に係る半導体素子の製造工程のほうが容易となる。
【０１００】
さらに、第５の実施形態に係る半導体素子においては、第１の実施形態に係る半導体素子と同様に、電荷保持領域１１０２中に、様々な静電容量のシリコン微粒子１１０４が存在しているため、ある電子保持期間（記録時間）を実現するのに必要最小限の電圧によって電子注入を行うことも可能となる。また、同じ大きさの必要最小限の電圧によって電荷消去を行うこともできる。
【０１０１】
なお、第５の実施形態においては、シリコン微粒子１１０４の粒径は、ｐ型シリコン基板１１０１に隣接する箇所からＳｉＯ２膜１１０６に隣接する箇所に向かって、連続して減少している。また、電荷保持領域１１０２においては、界面はない。しかし、電荷保持領域１１０２中においてシリコン微粒子１１０４の粒径が連続的に変化しないような箇所を設けることも可能である。また、電荷保持領域１１０２中において、その上下で電荷保持領域１１０２の微粒子を除いた部分の組成が変化する面、その上下でシリコン微粒子１１０４の粒径、分散密度、あるいは組成が変化する面、その他の界面を設けることも可能である。なお、界面は複数であってもよい。また、シリコン微粒子１１０４は、ｐ型シリコン基板１１０１との距離が共通であるシリコン微粒子１１０４からなる複数の微粒子体群に群別されていてもよい。これらの場合においても、各シリコン微粒子１１０４間の静電容量は一定でないため、実質的に第５の実施形態と同様の効果が得られる。
【０１０２】
（第６の実施形態）
―第６の実施形態に係る半導体素子の構造―
図１０は、第６の実施形態に係る半導体素子を示す断面図である。図１０に示すように、第６の実施形態に係る半導体素子は、ＭＩＳ型トランジスタ構造を有している。この半導体素子において、ｐ型シリコン基板１１１１上には、いくつかの微粒子分散領域１１１３ａからなる電荷保持領域１１１３、ＳｉＯ２膜からなるゲート絶縁膜１１１７及びゲート電極として機能するｎ型多結晶シリコン電極１１１８が下から順次積み上げられている。また、各微粒子分散領域１１１３ａでは、シリコン微粒子１１１５が、絶縁体であるＳｉＯ２１１１６中に分散されている。第６の実施形態においては、シリコン微粒子１１１５の粒径は、ｐ型シリコン基板１１１１に隣接する箇所からゲート絶縁膜１１１７に隣接する箇所に向かって、連続して減少している点で、第２の実施形態と異なる。また、下地となるｐ型シリコン基板１１１１中のｎ型多結晶シリコン電極１１１８の両側方に位置する領域にはｎ型拡散領域１１１２が設けられている。さらに、ｎ型拡散領域１１１２上には、ソース・ドレイン電極として機能する金属電極１１１９が設けられている。電荷保持領域１１１３の微粒子を除いた部分（マトリクス）は、微粒子より大きなバンドギャップを有する半導体でもよい。
【０１０３】
―第６の実施形態に係る半導体素子の製造工程―
次に、第６の実施形態に係る半導体素子の製造工程について説明する。第５の実施形態と同様の半導体基板を形成した後、各膜の形成とフォトリソグラフィー及びエッチングによってｐ型シリコン基板１１１１上に、電荷保持領域１１１３、ゲート絶縁膜１１１７及びｎ型多結晶シリコン電極１１１８を形成する。次に、イオン注入によって、ｎ型拡散領域１１１２を形成した後、スパッタ法及びエッチングによって、金属電極１１１９を形成する。これにより、第６の実施形態に係る半導体素子を製造することができる。
【０１０４】
─第６の実施形態に係る半導体素子の特性─
第６の実施形態においても、シリコン微粒子１１１５の静電容量は、ｐ型シリコン基板１１１１との距離が小さいものほど小さい。よって、第５の実施形態と同様の原理により、シリコン微粒子１１１５への電子の注入・シリコン微粒子１１１５内での電子の保持・シリコン微粒子１１１５からの電子の引き抜きを行うことができる。また、上述のように、第６の実施形態に係る半導体素子は、ＭＩＳ型トランジスタ構造を有している。さらに、第６の実施形態では、電子を保持するためのシリコン微粒子１１１５がｐ型シリコン基板１１１１とｎ型多結晶シリコン電極１１１８との間のＳｉＯ２１１１６中に設けられている。よって、シリコン微粒子１１１５における電子の有無によって、素子のしきい値電圧は高低変化する。このしきい値電圧の高低を情報Ｈ（ハイ）と情報Ｌ（ロー）とに対応させることにより、情報の書き込み・読み出しを行うことができる。
【０１０５】
特に、第６の実施形態においても、電荷保持領域１１１３中において離散エネルギー幅が大きい量子化された多くのシリコン微粒子１１１５を設けることによって、蓄積された電子の自然放出を効果的に抑制し、シリコン微粒子Ｂ中に、長期間、電子を保持することが可能となる。また、シリコン微粒子１１１５が量子化されていることによって、電荷の注入・放出を、電圧により、制御することが容易になる。
【０１０６】
したがって、第６の実施形態に係る半導体素子は、蓄積された電荷の自然放出を効果的に抑制することによって、電荷保持領域１１３に電荷を長時間保持できるため、信頼性の高いものとなる。よって、第６の実施形態に係る半導体素子は、素子における動作の高速化、動作消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものとなり得る。さらに、第６の実施形態においては、単一素子により基本的なメモリ動作が実現されるので、高密度の集積化が可能となる。
【０１０７】
また、第６の実施形態に係る半導体素子においては、第５の実施形態に係る半導体素子と同様に、トンネル酸化膜の厚さを制御する必要がないので、従来の半導体素子の製造工程よりも、第６の実施形態に係る半導体素子の製造工程のほうが容易となる。
【０１０８】
なお、第６の実施形態においては、ｎ型拡散領域１１１２のうち少なくとも一方の上あるいは上方には、シリコン微粒子１１１５が存在しない領域を設けることもできる。これにより、ｎ型拡散領域１１１２に電圧を印加した際にシリコン微粒子１１１５を経て短絡した電流が、ｎ型拡散領域１１１２間に流れることを防止することができる。
【０１０９】
また、第６の実施形態においては、シリコン微粒子１１１５からなる層をいくつかの部分に図１０に示す断面に対し垂直な方向に分割することもできる。これによっても、ｎ型拡散領域１１１２に電圧を印加した際にシリコン微粒子１１１５を経て短絡した電流が、ｎ型拡散領域１１１２間に流れることを防止することができる。
【０１１０】
（第７の実施形態）
―第７の実施形態に係る半導体素子の構造―
図１１は、第７の実施形態に係る半導体素子の断面図である。この半導体素子において、ｐ型シリコン基板１１２１上には、いくつかの微粒子分散領域１１２２ａからなる電荷保持領域１１２２（厚さ３０ｎｍ程度）、絶縁膜として機能するＳｉＯ２膜１１２６（厚さ２０ｎｍ）、及び上部電極として機能するｎ型多結晶シリコン電極１１２７が下から順に設けられている。電荷保持領域１１２２の微粒子を除いた部分（マトリクス）は、微粒子より大きなバンドギャップを有する半導体でもよい。なお、ＳｉＯ２膜１１２６の厚さを５〜２０ｎｍとするのが好ましい。
【０１１１】
図１１に示すように、第１、３、５の実施形態と異なり、第７の実施形態においては、電荷保持領域１１２２では、ＳｉＧｅ微粒子１１２４（粒径１〜２０ｎｍ程度、分散密度１×１０１５ｃｍ−３〜１×１０２０ｃｍ−３程度）が、絶縁体であるＳｉＯ２１１２５中に分散されている。また、ＳｉＧｅ微粒子１１２４の組成におけるＧｅの占める割合は、ｐ型シリコン基板１１２１に隣接する箇所からＳｉＯ２膜１１２６に隣接する箇所に向かって、連続して増加している。なお、電荷保持領域１１２２においては、ｐ型シリコン基板１１２１に隣接する箇所では、ＳｉＧｅ微粒子１１２４の組成におけるＧｅの占める割合はほぼ０％である一方、ＳｉＧｅ微粒子１１２４の組成におけるＧｅの占める割合はほぼ１００％である。また、電荷保持領域１１２２においては、界面はない。
【０１１２】
―第７の実施形態に係る半導体素子の製造工程―
次に、第７の実施形態に係る半導体素子の製造工程について説明する。まず、ｐ型シリコン基板１１２１を設置したスパッタ装置内において、ＳｉＯ２、Ｓｉ、及びＧｅのそれぞれに、加速したイオンを衝突させる。ただし、ＳｉＯ２、Ｓｉ、及びＧｅの堆積量の比は、スパッタ装置内において、ＳｉＯ２、Ｓｉ、及びＧｅそれぞれに対して設けられたシャッタの開閉によって調節する。これらのシャッタを用いて、Ｓｉに対するＧｅの堆積量の比を増加させつつ、この際の衝撃によってはじき出された原子、分子をｐ型シリコン基板１１２１上に堆積する。その後、基板の熱処理を行う。これらの工程によって、ｐ型シリコン基板１１２１上において、ＳｉＧｅ微粒子１１２４の組成におけるＧｅの占める割合が、ｐ型シリコン基板１１２１に隣接する箇所からＳｉＯ２膜１１２６に隣接する箇所に向かって、連続して増加するように、いくつかの微粒子分散領域１１２２ａからなる電荷保持領域１１２２を形成する。次に、ＣＶＤ装置のチャンバー内のサセプター上に基板を設置し、ＳｉＯ２膜１１２６を電荷保持領域１１２２上に堆積した後、同一のチャンバー内で、ｎ型多結晶シリコン電極１１２７をＳｉＯ２膜１１２６上に堆積する。
【０１１３】
―第７の実施形態に係る半導体素子の電子注入・保持・引き抜き機構―
第７の実施形態に係る半導体素子においては、ＳｉＧｅ微粒子１１２４の組成におけるＧｅの占める割合（Ｇｅ含有率）は、ｐ型シリコン基板１１２１との距離が小さいものほど小さく、また、その電子親和力は小さく、電子親和力とバンドギャップとの和は大きい。これにより、電子及び正孔に対する周囲のＳｉＯ２１１２５の障壁高さはシリコン基板との距離が小さいほど小さくなる。この関係については、後述する実施形態において説明する。よって、Ｇｅ含有率が大きなＳｉＧｅ微粒子１１２４とｐ型シリコン基板１１２１との間に、Ｇｅ含有率が小さなＳｉＧｅ微粒子１１２４が存在しているので、Ｇｅ含有率の大きなＳｉＧｅ微粒子１１２４とｐ型シリコン基板１１２１との間の電荷の移動は、Ｇｅ含有率が小さなＳｉＧｅ微粒子１１２４を介して容易に行なわれる。
【０１１４】
特に、第７の実施形態に係る半導体素子においては、従来の複数のシリコンの微粒子を用いた半導体素子と異なり、電荷保持領域１１２２中において離散エネルギー幅が大きい量子化された多くのＳｉＧｅ微粒子１１２４を設けることによって、蓄積された電子の自然放出を効果的に抑制し、ＳｉＧｅ微粒子１１２４中に、長期間、電子を保持することが可能となる。また、ＳｉＧｅ微粒子１１２４が量子化されていることによって、電荷の注入・放出を、電圧により、制御することが容易になる。
【０１１５】
よって、第７の実施形態に係る半導体素子においても、第１の実施形態と同様に、蓄積された電子の自然放出を効果的に抑制し、ＳｉＧｅ微粒子１１２４中に、長期間、電子を保持することができる。
【０１１６】
図１４は、第７の実施形態に係る半導体素子におけるバンド図である。ここで、微粒子分散領域１１２５においては、実際には多くのＳｉＧｅ微粒子１１２４が存在するが、説明を簡単にするため、ＳｉＧｅ微粒子１１２４をｐ型シリコン基板１１２１に隣接する箇所からＳｉＯ２膜１１２６に隣接する箇所に向かって、順に、シリコン微粒子Ａ、シリコン微粒子Ｂ、シリコン微粒子Ｃ、シリコン微粒子Ｄとする。そこで、図１４においては、シリコン微粒子Ａ、Ｂ、Ｃ、Ｄの領域、ＳｉＯ２１１２５の領域におけるバンド構造を示すこととする。
【０１１７】
一般に、ＳｉＧｅにおいては、ＳｉＧｅの組成におけるＧｅの占める割合が増加すればするほどに、荷電子帯と伝導帯の間の禁制帯幅であるバンドギャップは、小さくなる。ここで、上述のように、ＳｉＧｅ微粒子１１２４の組成におけるＧｅの占める割合は、ｐ型シリコン基板１１２１に隣接する箇所からＳｉＯ２膜１１２６に隣接する箇所に向かって、連続して増加している。よって、図１４に示すように、シリコン微粒子Ａ、シリコン微粒子Ｂ、シリコン微粒子Ｃ、シリコン微粒子Ｄの順に、バンドギャップは小さくなる。また、同時に、電子親和力は大きくなり、電子親和力とバンドギャップとの和は小さくなる。このため、この順に、電子及び正孔に対するトンネル障壁（障壁高さ）は大きくなる。ゆえに、この順に、トンネル過程によって、電子を注入するのは困難になる反面、電子を保持する能力は高くなる。
【０１１８】
したがって、第７の実施形態に係る半導体素子は、従来の半導体素子及び第１の実施形態に係る半導体素子に比べ、長時間の記録保持の要請に応える信頼性の高いものである。
【０１１９】
また、第７の実施形態に係る半導体素子においては、第１の実施形態に係る半導体素子と同様に、種々の粒径を有するＳｉＧｅ微粒子１１２４がＳｉＯ２１１２５中に拡散されているため、電圧印加時には注入が容易なＳｉＧｅ微粒子１１２４から、自動的かつ選択的に、電子が注入され、また、最も電子が保持され易いＳｉＧｅ微粒子１１２４で電子保持が行われる。よって、第７の実施形態に係る半導体素子においては、第１の実施形態に係る半導体素子と同様に、トンネル酸化膜の厚さ及びＳｉＧｅ微粒子１１２４の粒径を制御する必要がないので、従来の半導体素子の製造工程よりも第７の実施形態に係る半導体素子の製造工程のほうが容易となる。
【０１２０】
さらに、第７の実施形態に係る半導体素子においては、第１の実施形態に係る半導体素子と同様に、電荷保持領域１１２２中に、様々な静電容量のＳｉＧｅ微粒子１１２４が存在しているため、ある電子保持期間（記録時間）を実現するのに必要最小限の電圧によって電子注入を行うことも可能となる。また、同じ大きさの必要最小限の電圧によって電荷消去を行うこともできる。
【０１２１】
微粒子のエネルギー準位を変えることによって、トンネル障壁の高さを制御するには、ＳｉＧｅ微粒子を用いてＧｅ組成を変化させるほか、ＺｎＣｄＳやＺｎＳＴｅ等の混晶を用いてＣｄ組成やＴｅ組成を変化させる等、他の材料系を用いることもできる。
【０１２２】
また、ＳｉＯ２１１２５に代えてＳｉｘＯｙＮｚ（４ｘ＝２ｙ＋３ｚ）を用いてＮ組成を変化させる等、微粒子周辺の材質の電子親和力あるいは導伝帯エネルギーを変化させることで障壁高さを制御することも可能である。つまり、ＳｉｘＯｙＮｚにおけるｙの値を大きくすることによって、バンドギャップが大きくなり、電子親和力は小さく、また、電子親和力とバンドギャップとの和は大きくなるため、障壁高さは大きくなる。これによって、上述と同様の効果が得られる。
【０１２３】
また、電荷保持領域１１２２のうちｎ型多結晶シリコン電極１１２７に近い箇所の微粒子の分散密度を１×１０１７ｃｍ−３以下という十分小さなものにすることによって、又は、それらの微粒子粒径を３ｎｍ以下という十分小さなものにすることによって、電荷保持領域１１２２のうちｎ型多結晶シリコン電極１１２７に近い箇所に、絶縁膜としての機能をも兼ね備えさせることができる。この場合には、第３の実施形態において、ＳｉＯ２膜１１２６の一部を形成しないこと、すなわち、ＳｉＯ２膜１１２６の一部の厚さを実質的に０とすることも可能である。
【０１２４】
なお、電荷保持領域１１２２においては、界面はない。しかし、電荷保持領域１１２２中においてバンドギャップが連続的に変化しないような箇所を設けることも可能である。また、電荷保持領域１１２２中において、その上下で電荷保持領域１１２２の微粒子を除いた部分の組成が変化する面、その上下で微粒子１１２４の粒径、分散密度、あるいは組成が変化する面、微粒子分散領域のバンドギャップが変化する面その他の界面を設けることも可能である。なお、界面は複数であってもよい。また、シリコン微粒子１１２４は、ｐ型シリコン基板１１２１との距離が共通であるシリコン微粒子１１２４からなる複数の微粒子体群に群別されていてもよい。これらの場合においても、各微粒子１１２４間の静電容量は一定でないため、実質的に第７の実施形態と同様の効果が得られる。
【０１２５】
界面を有する半導体素子の一例として、図１５に、複数のＳｉＧｅ微粒子１１２４を有し、基板の下方から順に、電荷保持領域１１２２内に、配置された複数の微粒子群１１２８を備える半導体素子の断面図を示す。この半導体素子においては、基板の下方から順に、微粒子群１１２８ごとに、ＳｉＧｅの組成におけるＧｅの占める割合が増加しているため、この順で、トンネル障壁（障壁高さ）は大きくなることになる。
【０１２６】
（第８の実施形態）
―第８の実施形態に係る半導体素子の構造―
図１２は、第８の実施形態に係る半導体素子を示す断面図である。図１２に示すように、第８の実施形態に係る半導体素子は、ＭＩＳ型トランジスタ構造を有している。この半導体素子において、ｐ型シリコン基板１１３１上には、いくつかの微粒子分散領域１１３３ａからなる電荷保持領域１１３３、ＳｉＯ２膜からなるゲート絶縁膜１１３７及びゲート電極として機能するｎ型多結晶シリコン電極１１３８が下から順次積み上げられている。第２、４、６の実施形態と異なり、第８の実施形態においては、各微粒子分散領域１１３３ａでは、ＳｉＧｅ微粒子１１３５が、絶縁体であるＳｉＯ２１１３６中に分散されている。また、ＳｉＧｅ微粒子１１３５の組成におけるＧｅの占める割合は、ｐ型シリコン基板１１３１に隣接する箇所からＳｉＯ２膜１１３７に隣接する箇所に向かって、連続して増加している。また、下地となるｐ型シリコン基板１１３１中のｎ型多結晶シリコン電極１１３８の両側方に位置する領域にはｎ型拡散領域１１３２が設けられている。さらに、ｎ型拡散領域１１３２上には、ソース・ドレイン電極として機能する金属電極１１３９が設けられている。電荷保持領域１１３３の微粒子を除いた部分（マトリクス）は、微粒子より大きなバンドギャップを有する半導体でもよい。
【０１２７】
―第８の実施形態に係る半導体素子の製造工程―
次に、第８の実施形態に係る半導体素子の製造工程について説明する。第７の実施形態と同様の半導体基板を形成した後、各膜の形成とフォトリソグラフィー及びエッチングによってｐ型シリコン基板１１３１上に、電荷保持領域１１３３、ゲート絶縁膜１１３７及びｎ型多結晶シリコン電極１１３８を形成する。次に、イオン注入によって、ｎ型拡散領域１１３２を形成した後、スパッタ法及びエッチングによって、金属電極１１３９を形成する。これにより、第８の実施形
態に係る半導体素子を製造することができる。
【０１２８】
─第８の実施形態に係る半導体素子の特性─
第８の実施形態においても、ＳｉＧｅ微粒子１１３５のＧｅ含有率は、ｐ型シリコン基板１３１との距離が小さいものほど小さい。よって、第７の実施形態と同様の原理により、ＳｉＧｅ微粒子１１３５への電子の注入・ＳｉＧｅ微粒子１１３５内での電子の保持・ＳｉＧｅ微粒子１１３５からの電子の引き抜きを行うことができる。また、上述のように、第８の実施形態に係る半導体素子は、ＭＩＳ型トランジスタ構造を有している。さらに、第８の実施形態では、電子を保持するＳｉＧｅ微粒子１１３５がｐ型シリコン基板１１３１とｎ型多結晶シリコン電極１１２７との間のＳｉＯ２１１３６中に設けられている。よって、ＳｉＧｅ微粒子１１３５における電子の有無によって、素子のしきい値電圧は高低変化する。このしきい値電圧の高低を情報Ｈ（ハイ）と情報Ｌ（ロー）とに対応させることにより、情報の書き込み・読み出しを行うことができる。
【０１２９】
特に、第８の実施形態においても、電荷保持領域１１３３中において離散エネルギー幅が大きい量子化された多くのＳｉＧｅ微粒子１１３５を設けることによって、蓄積された電子の自然放出を効果的に抑制し、シリコン微粒子Ｂ中に、長期間、電子を保持することが可能となる。また、ＳｉＧｅ微粒子１１３５が量子化されていることによって、電荷の注入・放出を、電圧により、制御することが容易になる。
【０１３０】
したがって、第８の実施形態に係る半導体素子は、蓄積された電荷の自然放出を効果的に抑制することによって、電荷保持領域１１３３に電荷を長時間保持できるため、信頼性の高いものとなる。よって、第８の実施形態に係る半導体素子は、素子における動作の高速化、動作消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものとなり得る。さらに、第８の実施形態においては、単一素子により基本的なメモリ動作が実現されるので、高密度の集積化が可能となる。
【０１３１】
また、第８の実施形態に係る半導体素子においては、第７の実施形態に係る半導体素子と同様に、トンネル酸化膜の厚さを制御する必要がないので、従来の半導体素子の製造工程よりも、第８の実施形態に係る半導体素子の製造工程のほうが容易となる。
【０１３２】
なお、第８の実施形態においては、ｎ型拡散領域１１３２のうち少なくとも一方の上あるいは上方には、ＳｉＧｅ微粒子１１３５が存在しない領域を設けることもできる。これにより、ｎ型拡散領域１１３２に電圧を印加した際にＳｉＧｅ微粒子１１３５を経て短絡した電流が、ｎ型拡散領域１１３２間に流れることを防止することができる。
【０１３３】
また、第８の実施形態においては、ＳｉＧｅ微粒子１１３５からなる層をいくつかの部分に図１２に示す断面に対し垂直な方向に分割することもできる。これによっても、ｎ型拡散領域１１３２に電圧を印加した際にＳｉＧｅ微粒子１１３５を経て短絡した電流が、ｎ型拡散領域１１３２間に流れることを防止することができる。
【０１３４】
（第１〜第８の実施形態の変形例）
上記第１〜第８の実施形態においては、シリコン微粒子中に注入・蓄積される電荷として電子を例に挙げて説明したが、同様にして正孔を注入・蓄積することも可能である。
【０１３５】
また、上記第１〜第８の実施形態において、微細なＭＩＳＦＥＴにおいて一般的に採用されているいわゆるＬＤＤ構造を利用して、ゲート電極及びゲート絶縁膜の側方に絶縁体サイドウォール（例えばシリコン酸化膜）を形成してから、ソース・ドレイン領域を形成することにより、ソース・ドレイン領域と微粒子体との間隔を広く確保することにより、希望しないときに微粒子体からソース・ドレイン領域に電荷がリークするのを確実に防止することができる。
【０１３６】
―基板―
上述の実施形態においては、基板としてｐ型シリコン基板を用いているが、この他にｎ型シリコン基板、ＧａＡｓ基板その他の半導体材料を用いた基板を用いることもできる。
【０１３７】
また、上述の実施形態においては基板としてｐ型シリコン基板を用いているため、高精度のシリコン系プロセス技術が利用でき、また、半導体素子の高密度の集積化が可能となる。
【０１３８】
また、基板の上に、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のうち少なくともいずれか１つを設けてもよい。これらの膜は、トンネル膜として、機能することとなる。
【０１３９】
─微粒子の周辺の部材（マトリクス）やゲート絶縁膜─
上述の実施形態においては、微粒子の周辺の部材（マトリクス）やゲート絶縁膜としては、ＳｉＯ２を用いているが、基板─微粒子間および複数の微粒子間においてトンネル障壁として機能する材料であればＳｉＯ２に代えて用いることができる。トンネル障壁として機能するこの部材は、熱拡散電流を遮るがトンネル電流を透過する性質を有し、また、半導体基板および微粒子に比較して少なくとも１００ｍｅＶ以上の障壁高さを有する半導体もしくは絶縁体の薄膜であることが好ましい。
【０１４０】
ここで、絶縁体材料としてはＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＣｅＯ２等が特に適している。また、これらの絶縁体膜を組み合わせたものや混合した組成を有する膜、例えば、ＳｉｘＯｙＮｚ（４ｘ＝２ｙ＋３ｚ）等の組成を有する膜も利用できる。また、半導体材料としては、Ｃ（ダイヤモンド）、ＡｌＮ、ＧａＮ、ＡｌＰ、ＧａＰ、ＺｎＯ、ＺｎＳ、ＭｇＯ、ＭｇＳ等及びこれらの混晶が適している。
【０１４１】
なお、微粒子の周辺の部材（マトリクス）やゲート絶縁膜の材料は均一でなく、位置によって異なっていてもよい。
【０１４２】
―微粒子―
上述の第１〜第８の実施形態においては微粒子としてシリコン微粒子や、ＳｉＧｅ微粒子を用いているが、シリコン微結晶、ＳｉＧｅ微結晶、アモルファスシリコンや単結晶シリコン、その他の材料の半導体や金属を微粒子として用いることもできる。
【０１４３】
微粒子としてシリコンの粒子を用いた場合は、製造過程において高温としてもシリコンの粒子は、安定で、かつ、汚染されがたいため、高精度であるシリコンプロセス技術を容易に適用できる。また、微粒子として金属の粒子を用いた場合は、粒径の揃った高品質の微粒子を、容易に高い面内密度で均一に形成できる。
【０１４４】
微粒子として金属の粒子を用いた場合は、上述のような、量子化は起こらないが、静電容量に応じた電位上昇や、障壁高さに応じた電荷移動，電荷保持特性の変化は、生じるため、上述の実施形態と同様の効果が得られる。
【０１４５】
また、複数の微粒子が２．０ｅＶ以上のバンドギャップを有する半導体である場合には、微粒子のエネルギー準位間の差が大きくなることにより、電荷閉じ込めの効果が増大する。さらに、微粒子の周辺の部材としてＳｉＯ２等の絶縁体を用いる場合で、複数の微粒子が２．０ｅＶ以上のバンドギャップを有する半導体であるときは、トンネル障壁の高さが低くなる。よって、このときには、トンネル電流を確保しつつ各微粒子間の間隔を増大することができる。したがって、電荷を保持する微粒子の容量が低下する。
【０１４６】
ここで、２．０ｅＶ以上のバンドギャップを有する半導体としては、ＧａＮ、ＧａＰ、ＧａＡｓ、ＡｌＡｓ、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳ、ＺｎＴｅ、ＳｉＣ等及びこれら半導体の混晶を挙げることができる。
【０１４７】
上述の実施形態において、微粒子の分散密度が１×１０１５ｃｍ−３から１×１０２０ｃｍ−３の間であることによって、効果的に微粒子内に電荷を保持でき、また、電荷の有無の検出も容易となるため、好ましい。
【０１４８】
また、上述の実施形態では、微粒子の形状を、偏平な形状としてもよい。特に、スパッタリングだけでなくＣＶＤによって、微粒子を形成する場合には、素子の作製工程を容易にすることができる。また、微粒子の形状を、偏平な形状とした場合には、微粒子体の静電容量を増加させることができる。この場合には、電荷を保持するための微粒子とｐ型シリコン基板とを結ぶ直線付近に、微粒子が存在するようになることがより多くなるため、ｐ型シリコン基板―電荷を保持するための微粒子間の微粒子体を経た電荷移動がより起こりやすくなることとなる。
【０１４９】
さらに、微粒子は、重なり合って複数の層を形成していてもよい。
【０１５０】
―第１〜第８の実施形態に係る半導体素子の応用―
なお、上述の第１〜第８の実施形態に係る半導体素子を微小な電荷の移動・蓄積を制御するために種々応用できる。例えば、走査型プローブ顕微鏡（ＳＰＭ）、特に、原子間力顕微鏡（ＡＦＭ）の原理を用いて、第１〜６の実施形態に係る各半導体素子における電荷の分布図を作成することによって、この分布図をメモリとして使用することが考えられる。この場合には、半導体素子においてｎ型多結晶シリコン電極はなくてもよい。また、上述の実施形態の中から、複数の実施形態の特徴を併せ持つ構成を有するような半導体素子であってもよい。
【０１５１】
その他、本発明の要旨を逸脱しない範囲内において種々の変形が可能である。
【０１５２】
（第９の実施形態）
―第９の実施形態に係る半導体素子の構造―
図１６は、第９の実施形態に係る半導体素子の断面図である。この半導体素子において、ｐ型シリコン基板２０１１上には、シリコン酸窒化膜からなる第１のトンネル障壁膜２０１２（厚さ２ｎｍ）、多結晶シリコン膜からなる半導体膜２０１３（厚さ５ｎｍ）、ＳｉＯ２　膜からなる第２のトンネル障壁膜２０１４（厚さ２ｎｍ）、ＳｉＯ２　膜からなる絶縁膜２０１６（厚さ２０ｎｍ）及び上部電極として機能するｎ型多結晶シリコン電極２０１７が下から順に設けられている。この半導体膜２０１３は量子化されている。また、第２のトンネル障壁膜２０１４と絶縁膜２０１６との間には、量子化されたシリコン微粒子２０１５（粒径５ｎｍ）が複数埋め込まれている。なお、シリコン酸窒化膜からなる第１のトンネル障壁膜２０１２の厚さを２〜３ｎｍ、多結晶シリコン膜からなる半導体膜２０１３の厚さを２〜８ｎｍ、ＳｉＯ２膜からなる第２のトンネル障壁膜２０１４の厚さを２〜３ｎｍ、ＳｉＯ２膜からなる絶縁膜２０１６の厚さを５〜２０ｎｍ、シリコン微粒子２０１５の粒径を２〜８ｎｍ、シリコン微粒子２０１５の面内密度を１×１０１２ｃｍ−２から３×１０１２ｃｍ−２程度とするのが好ましい。
【０１５３】
―第９の実施形態に係る半導体素子の製造工程―
次に、本実施形態に係る半導体素子の製造工程について説明する。まず、窒素化合物の存在下においてｐ型シリコン基板２０１１を酸窒化（基板温度８００℃）することにより、ｐ型シリコン基板２０１１上にシリコン酸窒化膜からなる第１のトンネル障壁膜２０１２を形成する。次に、ＣＶＤ装置のチャンバー内のサセプター上に基板を設置し、多結晶シリコン膜からなる半導体膜２０１３を第１のトンネル障壁膜２０１２上に堆積した後、同一のチャンバー内で、連続してＳｉＯ２膜からなる第２のトンネル障壁膜２０１４を半導体膜２０１３上に堆積する。次に、同一のチャンバー内で同じサセプタ上に基板（基板温度５８０℃）をおいた状態で、材料ガスとしてＳｉＨ４をＣＶＤ装置内のチャンバーに短時間、導入する。これにより、第２のトンネル障壁膜２０１４上に、複数のシリコン微粒子２０１５を形成する。その後、ｐ型シリコン基板２０１１を酸素あるいは水蒸気の存在下に短時間暴露して各シリコン微粒子２０１５の表面部を１ｎｍ程度の厚み分だけ酸化することにより、各シリコン微粒子２０１５間をＳｉＯ２によって絶縁する。次に、同一のチャンバー内で、ＳｉＯ２膜である絶縁膜２０１６を第２のトンネル障壁膜２０１４及びシリコン微粒子２０１５上に堆積した後、さらに絶縁膜２０１６の上に、ｎ型多結晶シリコン電極２０１７を堆積する。なお、ＣＶＤ法による第１のシリコン微粒子２０１５の形成、その後のシリコン微粒子２０１５の表面の酸化を繰り返すことにより、シリコン微粒子２０１５の面内密度を適切な値となるように増加させることができる。
【０１５４】
次に、本実施形態の半導体素子と、図５７に示す従来の半導体素子における電子注入・保持・引き抜きの機構の相違について説明する。
【０１５５】
―第９の実施形態に係る半導体素子の電子注入・保持・引き抜き機構―
従来の半導体素子の構造，電子注入・保持・引き抜き機構については、第１の実施形態で説明したとおりである。
【０１５６】
そこで、本実施形態に係る半導体素子における電子注入・電子保持の機構について、従来の半導体素子との相違について説明する。
【０１５７】
図１７は、第９の実施形態に係る半導体素子におけるバンド図である。シリコン微粒子２０１５内では、シリコン微粒子２０１５の粒径が極めて小さいため、シリコン微粒子中の電子がとりうるエネルギー状態（エネルギー準位）が量子化されている。また、半導体膜２０１３では、その厚さが極めて小さいため、半導体膜１３のエネルギー準位は量子化されて離散的になっている。よって、図１７に示すように、シリコン微粒子２０１５及び半導体膜２０１３双方においては、エネルギー準位が量子化されている。
【０１５８】
また、シリコン微粒子２０１５の状態密度は高エネルギーになるほど増大するので、各エネルギー準位間の間隔（以下では、「離散エネルギー幅」という。）は、一般に、エネルギー準位が低次の場合には大きく、エネルギー準位が高次の場合には小さい。また、状態密度が高いことにより電子の遷移確率も高い。一方、半導体膜２０１３の離散エネルギー幅も、また、エネルギー準位が低次の場合には大きく、エネルギー準位が高次の場合には小さい。しかし、半導体膜２０１３の離散エネルギー幅は、シリコン微粒子２０１５の離散エネルギー幅よりも小さい。よって、半導体膜２０１３の離散エネルギー幅が密である部分のポテンシャルは、シリコン微粒子２０１５の離散エネルギー幅が密である部分のポテンシャルよりも小さい。
【０１５９】
通常のトンネル過程では、通過する障壁層の両側のエネルギー準位のポテンシャルが同一である必要がある。よって、シリコン微粒子２０１５―半導体膜２０１３間では、電圧の印加されていない状態では、第２のトンネル障壁膜２０１４の両側でいずれも量子化されているシリコン微粒子２０１５のエネルギー準位の１つと半導体膜２０１３のエネルギー準位の１つとのポテンシャルが互いに一致したときのみトンネリングが生じるため、トンネリングが生じる確率は非常に低いものになる。また、シリコン微粒子２０１５の静電容量が十分小さい場合、シリコン微粒子２０１５―半導体膜２０１３間では、両者の間で量子化されているエネルギー準位同士のポテンシャルが等しくなるような電圧を加えた場合のみ、共鳴トンネル過程によって電子移動が効率よく行われる一方、それ以外の場合の電子移動は抑制される。つまり、シリコン微粒子２０１５―半導体膜２０１３間の電子移動は外部から加える電圧によって制御でき、かつ、シリコン微粒子２０１５に一旦注入された電子は長期間保持されることになる。
【０１６０】
一方、ｐ型シリコン基板２０１１の伝導帯においては、電子がとり得るエネルギー状態であるエネルギー準位は、ほぼ連続的に存在しており、その状態密度は高い。よって、半導体膜２０１３の量子化されているエネルギー準位のいずれに対しても、同じポテンシャルを有するエネルギー準位がｐ型シリコン基板２０１１に存在すると考えられるので、半導体膜２０１３―ｐ型シリコン基板２０１１間のトンネル過程は、少なくともエネルギー的には禁止されることはない。また、半導体膜２０１３の面積は十分大きいので、第１のトンネル障壁膜２０１２を挟む半導体膜２０１３とｐ型シリコン基板２０１１との準位間では状態関数の空間的重なりが大きい。したがって、ｎ型多結晶シリコン電極２０１７に印加する電圧をどのように変化させても、半導体膜２０１３―ｐ型シリコン基板２０１１間では迅速なトンネル過程が生ずるため、半導体膜２０１３はｐ型シリコン基板２０１１と等電位となる。つまり、半導体膜２０１３―ｐ型シリコン基板２０１１間の電子移動は容易である。
【０１６１】
図１８（ａ）、（ｂ）、（ｃ）は、第９の実施形態の半導体素子における電子注入・電子保持を行う際のエネルギーバンド状態をそれぞれ示す部分バンド図である。なお、図１８（ａ）、（ｂ）、（ｃ）においては、理解を容易にするため、荷電子帯のエネルギーバンド状態の図示は省略する。
【０１６２】
図１８（ａ）に示すように、ｎ型多結晶シリコン電極２０１７に電圧を印加する前には、ｐ型シリコン基板２０１１と、半導体膜２０１３あるいはシリコン微粒子２０１５との間での電子移動は起こらない。
【０１６３】
しかし、図１８（ｂ）に示すように、ある一定の正の電圧をｎ型多結晶シリコン電極２０１７に印加すると、上述のようにｐ型シリコン基板２０１１から半導体膜２０１３の空のエネルギー準位への電子移動と、半導体膜２０１３のエネルギー準位からシリコン微粒子２０１５中の空のエネルギー準位への電子移動とが容易に起こる。ここで、通常、複数のシリコン微粒子２０１５の粒径はばらついているため、シリコン微粒子２０１５の量子化されているエネルギー準位のポテンシャルもばらつく。よって、特に厳密に電圧の制御を行わなくても、加えられた一定の電圧により半導体膜２０１３の電子のエネルギー準位のいくつかと、いくつかのシリコン微粒子２０１５の各エネルギー準位とが、同じポテンシャルとなる。よって、ｎ型多結晶シリコン電極２０１７に正の電圧を加えると、ｐ型シリコン基板２０１１から半導体膜２０１３を経て複数のシリコン微粒子２０１５への電子注入を行うことができることとなる。
【０１６４】
また、量子化されたエネルギー準位間の間隔（離散エネルギー幅）は、ポテンシャルが大きくなるほど小さくなるので、より高い電圧を加えることで、シリコン微粒子２０１５及び半導体膜２０１３の量子化されたエネルギー準位群の高次の密な部分同士が同じポテンシャルを持つようになり、また、状態密度も増加するので、より多くの高次の準位を有するシリコン微粒子２０１５への電子注入が起こる。さらに、印加電圧をある一定範囲で掃引したり、高周波を重畳することでより多くのシリコン微粒子２０１５への電子注入が可能となる。
【０１６５】
図１８（ｃ）に示すように、複数のシリコン微粒子２０１５への電子注入の後、ｎ型多結晶シリコン電極２０１７への電圧の印加をなくすと、シリコン微粒子２０１５のポテンシャルは上昇し、ｐ型シリコン基板２０１１の伝導帯のポテンシャルは低下する。つまり、電圧の印加をなくすることにより、シリコン微粒子の各エネルギー準位、半導体膜の各エネルギー準位、ｐ型シリコン基板の伝導帯の相対的なポテンシャルの上下関係が変化する。なお、複数のシリコン微粒子２０１５への電子注入の後では、シリコン微粒子２０１５のポテンシャルが、電子注入前（図１８（ａ））と比べ、上昇している。
【０１６６】
このとき、印加電圧が除かれた際の電位において、一部のシリコン微粒子２０１５のエネルギー準位のポテンシャルは、半導体膜２０１３のエネルギー準位のポテンシャルと偶然、一致することによりトンネル過程が許容されてしまうため、シリコン微粒子２０１５に注入された電子が失われることもある。この点において、従来の半導体素子と同様である。しかし、本実施形態に係る半導体素子においては、従来の半導体素子と異なり、電子が注入された多くのシリコン微粒子２０１５のエネルギー準位のポテンシャルは、半導体膜のエネルギー準位のポテンシャルとは、一致しないため、シリコン微粒子２０１５―半導体膜２０１３間のトンネル過程による電子移動が禁止される。したがって、大多数のシリコン微粒子２０１５中に電子が安定に保持されるので、本実施形態に係る半導体素子においては、長期の電子保持が可能となる。
【０１６７】
上記とは逆に負の電圧をｎ型多結晶シリコン電極２０１７に印加することによって、電荷の消去を行うことができる。つまり、ｎ型多結晶シリコン電極２０１７側が負となる十分大きい電圧を加えると、シリコン微粒子２０１５のエネルギー準位のポテンシャルと半導体膜２０１３のエネルギー準位のポテンシャルとが一致したとき、シリコン微粒子２０１５から半導体膜２０１３へと電子が引き抜かれる。シリコン微粒子２０１５への電子注入時と同様に、印加する負の電圧を比較的大きくすること、印加電圧を掃引すること、あるいは、高周波を重畳することによって、より効率よく電荷消去ができるようになる。
【０１６８】
すなわち、本実施形態に係る半導体素子においては、従来の複数のシリコンの微粒子を用いた半導体素子と異なり、トンネル障壁膜中にエネルギー準位が量子化された半導体膜２０１３を設けることによって、シリコン微粒子２０１５─ｐ型シリコン基板２０１１間の電子移動を制御することができる。したがって、本実施形態に係る半導体素子においては、第２のトンネル障壁膜２０１４の厚さを薄くしても、従来の複数のシリコンの微粒子を用いた半導体素子と異なり、蓄積された電子の自然放出を効果的に抑制し、シリコン微粒子２０１５中に、長期間、電子を保持することが可能となる。そして、上述のような効果を利用して微粒子への電子の注入・保持・引き抜きを確実に制御できるため、本実施形態に係る半導体素子は、素子における動作の高速化、消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものであるといえる。
【０１６９】
（第１０の実施形態）
―第１０の実施形態に係る半導体素子の構造―
図１９は、第１０の実施形態に係る半導体素子を示す断面図である。図１９に示すように、第１０の実施形態に係る半導体素子は、第９の実施形態に係る半導体素子を利用したＭＩＳ型トランジスタ構造を有している。この半導体素子において、ｐ型シリコン基板２０７１上には、シリコン酸窒化膜である第１のトンネル障壁膜２０７３、多結晶シリコン膜からなる半導体膜２０７４、ＳｉＯ２膜からなる第２のトンネル障壁膜２０７５、ＳｉＯ２膜からなるゲート絶縁膜２０７７及びゲート電極として機能するｎ型多結晶シリコン電極２０７８が下から順次積み上げられている。半導体膜２０７４は量子化されている。また、下地となるｐ型シリコン基板２０７１中のｎ型多結晶シリコン電極２０７８の両側方に位置する領域にはｎ型拡散領域（ソース・ドレイン領域）２０７２が設けられている。さらに、ｎ型拡散領域２０７２上には、ソース・ドレイン電極として機能する金属電極２０７９が設けられている。また、第２のトンネル障壁膜２０７５とゲート絶縁膜２０７７との間には、量子化されたシリコン微粒子２０７６が複数埋め込まれている。
【０１７０】
―第１０の実施形態に係る半導体素子の製造工程―
次に、第１０の実施形態に係る半導体素子の製造工程について説明する。第９の実施形態と同様の半導体基板を形成した後、各膜の形成とフォトリソグラフィー及びエッチングによってｐ型シリコン基板２０７１上に、第１のトンネル障壁膜２０７３、半導体膜２０７４、第２のトンネル障壁膜２０７５、シリコン微粒子２０７６、ゲート絶縁膜２０７７及びｎ型多結晶シリコン電極２０７８を形成する。次に、イオン注入によって、ｎ型拡散領域２０７２を形成した後、スパッタ法及びエッチングによって、金属電極２０７９を形成する。これにより、第１０の実施形態に係る半導体素子を製造することができる。
【０１７１】
─第１０の実施形態に係る半導体素子の特性─
本実施形態においても、第９の実施形態と同様の原理により、印加電圧によって、シリコン微粒子２０７６への電子の注入・シリコン微粒子２０７６内での電子の保持・シリコン微粒子２０７６からの電子の引き抜きの制御を行うことができる。また、上述のように、第１０の実施形態に係る半導体素子は、ＭＩＳ型トランジスタ構造を有している。さらに、本実施形態では、電子を保持するためのシリコン微粒子２０７６が第２のトンネル障壁膜２０７５とゲート絶縁膜２０７７との間に設けられている。よって、シリコン微粒子２０７６における電子の有無によって、素子のしきい値電圧は高低変化する。このしきい値電圧の高低を情報Ｈ（ハイ）と情報Ｌ（ロー）とに対応させることにより、情報の書き込み・読み出しを行うことができる。
【０１７２】
また、本実施形態においても、第９の実施形態と同様に、第２のトンネル障壁膜７２０５の厚さを薄くしても、シリコン微粒子２０７６中に、長期間、電子を保持することが可能となる。したがって、本実施形態に係る半導体素子は、素子における動作の高速化、消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものであるといえる。さらに、本実施形態においては、単一素子により基本的なメモリ動作が実現されるので、高密度の集積化が可能となる。
【０１７３】
なお、本実施形態においては、ｎ型拡散領域２０７２のうち少なくとも一方の上あるいは上方には、半導体膜２０７４が存在しない領域を設けることもできる。これにより、ｎ型拡散領域２０７２に電圧を印加した際に半導体膜２０７４を経て短絡した電流が、ｎ型拡散領域２０７２間に流れることを防止することができる。
【０１７４】
また、本実施形態においては、半導体膜２０７４をいくつかの部分に図１９に示す断面に対し垂直な方向に分割することもできる。これによっても、ｎ型拡散領域２０７２に電圧を印加した際に半導体膜２０７４を経て短絡した電流が、ｎ型拡散領域２０７２間に流れることを防止することができる。
【０１７５】
（第１１の実施形態）
―第１１の実施形態に係る半導体素子の構造―
図２０は、第１１の実施形態に係る半導体素子の断面図である。この半導体素子において、ｐ型シリコン基板８２０１上には、ＳｉＯ２膜からなる第１のトンネル障壁膜２０８２（厚さ１．５ｎｍ）、ＳｉＯ２膜からなる第２のトンネル障壁膜２０８４（厚さ２ｎｍ）、ＳｉＯ２からなる絶縁膜２０８６（厚さ２０ｎｍ）及び上部電極として機能するｎ型多結晶シリコン電極２０８７が下から順に設けられている。また、第１のトンネル障壁膜２０８２と第２のトンネル障壁膜２０８４との間には、互いに接触する多数のシリコン微粒子からなる微粒子体群２０８３（粒径５ｎｍ）が埋め込まれている。この微粒子体群２０８３の各微粒子は量子化されている。さらに、第２のトンネル障壁膜２０８４と絶縁膜２０８６との間には、量子化されたシリコン微粒子２０８５（粒径５ｎｍ）が複数埋め込まれている。また、各シリコン微粒子２０８３の間は、第１、第２のトンネル障壁膜２０８２、２０８４と同一の材料からなるＳｉＯ２により隔てられている。なお、ＳｉＯ２膜からなる第１のトンネル障壁膜２０８２の厚さを１〜２ｎｍ、ＳｉＯ２膜からなる第２のトンネル障壁膜２０８４の厚さを２〜３ｎｍ、ＳｉＯ２膜からなる絶縁膜２０８６の厚さを５〜２０ｎｍ、微粒子体群２０８３のシリコン微粒子の粒径を３〜１０ｎｍ、微粒子体群２０８３のシリコン微粒子の面内密度を１×１０１３ｃｍ−２から１×１０１４ｃｍ−２程度、シリコン微粒子２０８５の粒径を２〜５ｎｍ、シリコン微粒子２０８５の面内密度を１×１０１２ｃｍ−２から１×１０１３ｃｍ−２程度とするのが好ましい。
【０１７６】
―第１１の実施形態に係る半導体素子の製造工程―
次に、第１１の実施形態に係る半導体素子の製造工程について説明する。まず、ｐ型シリコン基板２０８１を熱酸化（基板温度８００℃）によって、ｐ型シリコン基板２０８１上にＳｉＯ２膜からなる第１のトンネル障壁膜２０８２を形成する。次に、材料ガスとしてＳｉＨ４を基板温度５８０℃としたＣＶＤ装置内のチャンバーに短時間、導入する。これにより、第１のトンネル障壁膜２０８２上で、微粒子体群２０８３を形成する。その後、ｐ型シリコン基板２０８１を酸素あるいは水蒸気の存在下に短時間暴露して各シリコン微粒子２０８３の表面部を１ｎｍ程度の厚み分だけ酸化することにより、各シリコン微粒子２０８３間をＳｉＯ２によって絶縁する。次に、同一のチャンバー内で、連続してＳｉＯ２膜からなる第２のトンネル障壁膜２０８４を微粒子体群２０８３及び第１のトンネル障壁膜２０８２上に堆積する。次に、同一チャンバー内で同じサセプタ上に基板（基板温度５８０℃）をおいた状態で、材料ガスとしてＳｉＨ４をＣＶＤ装置内のチャンバーに短時間、導入する。これにより、第２のトンネル障壁膜２０８４上で、複数のシリコン微粒子２０８５を形成する。その後、ｐ型シリコン基板２０８１を酸素あるいは水蒸気の存在下に短時間暴露して各シリコン微粒子２０８５の表面部を１ｎｍ程度の厚み分だけ酸化することにより、各シリコン微粒子２０８５間をＳｉＯ２によって絶縁する。次に、同一のチャンバー内で、ＳｉＯ２膜からなる絶縁膜２０８６を第２のトンネル障壁膜２０８４及びシリコン微粒子２０８５上に堆積した後、同一のチャンバー内で、ｎ型多結晶シリコン電極２０８７を堆積する。なお、ＣＶＤ法による微粒子体群２０８３の形成、その後の微粒子体群２０８３の表面の酸化を繰り返すことにより、微粒子体群２０８３の面内密度を適切な値となるように増加させることができる。また、シリコン微粒子２０８５の面内密度についても同様である。
【０１７７】
―第１１の実施形態に係る半導体素子の電子注入・保持・引き抜き機構―
第１１の実施形態においても、第１の実施形態と同様の原理により、シリコン微粒子２０８５への電子の注入・シリコン微粒子２０８５内での電子の保持・シリコン微粒子２０８５からの電子の引き抜きを行うことができる。本実施形態では、微粒子体群２０８３が第１の実施形態における半導体膜２０１３とはぼ同様の役割を果たすからである。したがって、本実施形態に係る半導体素子もまた、第９の実施形態に係る半導体素子素子と同様に、動作の高速化、消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものであるといえる。
【０１７８】
本実施形態では、シリコン微粒子２０８５と微粒子体群２０８３のシリコン微粒子とが同一の材料により構成されている。また、それらの粒径は、ほぼ等しい。よって、電子を保持するためのシリコン微粒子２０８５の各エネルギー準位と、微粒子体群２０８３のシリコン微粒子の各エネルギー準位とが、同様の条件下において量子箱形状で量子化されるため、両者のバンド構造は類似している。したがって、本実施形態では、シリコン微粒子２０８５―微粒子体群２０８３間のトンネル過程による電子の注入・電子の引き抜きが起こりやすくなるため、第９の実施形態に比べ、電子の注入・電子の引き抜きの制御が容易となる。一方、シリコン微粒子２０８５への電子注入の後では、シリコン微粒子２０８５のポテンシャルが、電子注入前と比べ、上昇している。よって、仮に、微粒子体群２０８３のシリコン微粒子とシリコン微粒子２０８５とが全く同じものであっても、それらのエネルギー準位のポテンシャルが異なるようになるため、シリコン微粒子２０８５からの電子の自然放出は抑制される。ただし、微粒子体群２０８３の微粒子の構成と微粒子２０８５の構成とは異なるものとしてもよい。例えば、微粒子体群２０８３の微粒子がアモルファスシリコンにより構成され、微粒子２０８５が単結晶シリコンにより構成されていてもよい。
【０１７９】
なお、シリコン微粒子２０８５の各エネルギー準位と、微粒子体群２０８３のシリコン微粒子の各エネルギー準位とを、変化させることによって、電子の注入・電子の保持・電子の引き抜きが起きる条件を調節するため、シリコン微粒子２０８５の粒径を微粒子体群２０８３のシリコン微粒子の粒径と異なるようにすることも可能である。
【０１８０】
さらに、本実施形態では第９の実施形態に比べ、素子作製における微細形状の制御が容易であるという利点がある。すなわち、第９の実施形態における半導体膜２０１３による量子井戸に比べ、本実施形態における微粒子体群２０８３による量子箱では、各エネルギー準位の離散化の程度が大きい。よって、本実施形態では、微粒子体群２０８３のシリコン微粒子のサイズが比較的大きくても量子化の効果が大きくなるため、長期間、電子を保持することが可能となる。ゆえに、本実施形態では第９の実施形態に比べ、素子作製において、高い精度は必要とはされない。
【０１８１】
なお、半導体素子の製造工程においては、第９の実施形態における半導体膜２０１３の厚さのばらつきの方が、本実施形態における微粒子体群２０８３のシリコン微粒子の粒径のばらつきよりも、抑制しやすい。よって、第９の実施形態に係る半導体素子は、特性の均一性において、本実施形態に係る半導体素子よりも、有利である。
【０１８２】
なお、本実施形態では、微粒子体群２０８３の各シリコン微粒子が互いに接触しているので、微粒子群２０８３内の各微粒子とシリコン微粒子２０８５及びｐ型シリコン基板２０８１との間における迅速な電子移動が妨げられることはない。
【０１８３】
また、本実施形態では、第１のトンネル障壁膜２０８２の厚さが第２のトンネル障壁膜２０８４の厚さに比べて小さいことにより、微粒子体群２０８３とｐ型シリコン基板２０８１との間の電子の移動がさらに容易となる。
【０１８４】
また、本実施形態では、微粒子体群２０８３のシリコン微粒子の粒径を、シリコン微粒子２０８５の粒径より大きくしてもよい。この場合には、シリコン微粒子２０８５とｐ型シリコン基板２０８１とを結ぶ直線付近に、微粒子体群２０８３のシリコン微粒子が存在するようになることがより多くなるため、ｐ型シリコン基板２０８１―シリコン微粒子２０８５間の微粒子体群２０８３を経た電子移動がより起こりやすくなることとなる。
【０１８５】
また、本実施形態では、微粒子体群２０８３のシリコン微粒子の面内密度を、第２のシリコン微粒子２０８５の面内密度より大きくすることによって、微粒子体群２０８３の各シリコン微粒子間の距離が低下する。この場合にも、シリコン微粒子２０８５とｐ型シリコン基板２０８１とを結ぶ直線付近に、微粒子体群２０８３のシリコン微粒子が存在するようになることがより多くなるため、ｐ型シリコン基板２０８１―シリコン微粒子２０８５間の微粒子体群２０８３を経た電子移動がより起こりやすくなることとなる。
【０１８６】
（第１２の実施形態）
―第１２の実施形態に係る半導体素子の構造―
図２１は、第１２の実施形態に係る半導体素子を示す断面図である。図２１に示すように、本実施形態に係る半導体素子は、ＭＩＳ型トランジスタ構造を有している。この半導体素子において、ｐ型シリコン基板２０９１上には、ＳｉＯ２膜からなる第１，第２のトンネル障壁膜２０９３，２０９５、ＳｉＯ２膜からなるゲート絶縁膜２０９７及びゲート電極として機能するｎ型多結晶シリコン電極２０９８が下から順次積み上げられている。また、下地となるｐ型シリコン基板２０９１中のｎ型多結晶シリコン電極２０９８の両側方に位置する領域にはｎ型拡散領域２０９２が設けられている。さらに、ｎ型拡散領域２０９２上には、ソース・ドレイン電極として機能する金属電極２０９９が設けられている。また、第１のトンネル障壁膜２０９３と第２のトンネル障壁膜２０９５との間には、互いに接触する多数のシリコン微粒子からなる微粒子体群２０９４が埋め込まれている。この微粒子体群２０９４の各微粒子は量子化されている。さらに、第２のトンネル障壁膜２０９５とゲート絶縁膜２０９７との間には、量子化されたシリコン微粒子２０９６が複数埋め込まれている。なお、微粒子体群２０９４のシリコン微粒子は、図２１に示すように重なり合って複数の層を形成していてもよい。また、微粒子体群２０９４の各シリコン微粒子の間は、第１、第２のトンネル障壁膜２０９３、２０９５と同一の材料からなるＳｉＯ２膜により隔てられている。
【０１８７】
なお、微粒子体群２０９４の微粒子の構成と微粒子２０９６の構成とは異なるものとしてもよい。例えば、微粒子体群２０９４の微粒子がアモルファスシリコンにより構成され、微粒子２０９６が単結晶シリコンにより構成されていてもよい。
【０１８８】
―第１２の実施形態に係る半導体素子の製造工程―
次に、本実施形態に係る半導体素子の製造工程について説明する。第１１の実施形態と同様の半導体基板を形成した後、各膜の形成とフォトリソグラフィー及びエッチングによってｐ型シリコン基板２０９１上に、第１のトンネル障壁膜２０９３、微粒子体群２０９４、第２のトンネル障壁膜２０９５、シリコン微粒子２０９６、ゲート絶縁膜２０９７及びｎ型多結晶シリコン電極２０９８を形成する。次に、イオン注入によって、ｎ型拡散領域２０９２を形成した後、スパッタ法及びエッチングによって、金属電極２０９９を形成する。これにより、本実施形態に係る半導体素子を製造することができる。
【０１８９】
─第１２の実施形態に係る半導体素子の特性─
本実施形態においても、第１１の実施形態と同様の原理により、シリコン微粒子２０９６への電子の注入・シリコン微粒子２０９６内での電子の保持・シリコン微粒子２０９６からの電子の引き抜きを行うことができる。また、上述のように、本実施形態に係る半導体素子は、ＭＩＳ型トランジスタ構造を有している。さらに、本実施形態では、電子を保持するためのシリコン微粒子２０９６が、第１、第２のトンネル障壁膜２０９３、２０９５とゲート絶縁膜２０９７との間に設けられている。よって、シリコン微粒子２０９６における電子の有無によって、素子のしきい値電圧は高低変化する。このしきい値電圧の高低を情報Ｈ（ハイ）と情報Ｌ（ロー）とに対応させることにより、情報の書き込み・読み出しを行うことができる。
【０１９０】
また、本実施形態に係る半導体素子は、素子における動作の高速化、消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものである。さらに、第４の実施形態においては、単一素子により基本的なメモリ動作が実現されるので、高密度の集積化が可能となる。
【０１９１】
なお、本実施形態においては、ｎ型拡散領域２０９２のうち少なくとも一方の上あるいは上方には、微粒子体群２０９４が存在しない領域を設けることもできる。これにより、ｎ型拡散領域２０９２に電圧を印加した際に微粒子体群２０９４を経て短絡した電流が、ｎ型拡散領域２０９２間に流れることを防止することができる。
【０１９２】
また、本実施形態においては、微粒子体群２０９４からなる層をいくつかの部分に図２１に示す断面に対し垂直な方向に分割することもできる。これによっても、ｎ型拡散領域２０９２に電圧を印加した際に微粒子体群２０９４からなる層を経て短絡した電流が、ｎ型拡散領域２０９２間に流れることを防止することができる。
【０１９３】
（第１３の実施形態）
―第１３の実施形態に係る半導体素子の構造―
図２２は、第１３の実施形態に係る半導体素子の断面図である。この半導体素子において、ｐ型シリコン基板２１０１上には、ＳｉＯ２膜からなる第１のトンネル障壁膜２１０２（厚さ１．５ｎｍ）、ＳｉＯ２膜からなる第２のトンネル障壁膜２１０４（厚さ２ｎｍ）、ＳｉＯ２膜からなる絶縁膜２１０６（厚さ２０ｎｍ）及び上部電極として機能するｎ型多結晶シリコン電極２１０７が下から順に設けられている。また、第１のトンネル障壁膜２１０２と第２のトンネル障壁膜２１０４との間には、多結晶シリコンからなる細線２１０３（高さ５ｎｍ、幅１０ｎｍ、長さ１００ｎｍ）が複数埋め込まれている。この細線２１０３は量子化されている。さらに、第２のトンネル障壁膜２１０４と絶縁膜２１０６との間には、量子化されたシリコン微粒子２１０５（粒径５ｎｍ）が複数埋め込まれている。また、各細線２１０３の間は、第１、第２のトンネル障壁膜２１０２、２１０４と同一の材料からなるＳｉＯ２膜により隔てられている。なお、ＳｉＯ２からなる第１のトンネル障壁膜２１０２の厚さを１〜２ｎｍ、ＳｉＯ２からなる第２のトンネル障壁膜２１０４の厚さを２〜３ｎｍ、ＳｉＯ２からなる絶縁膜２１０６の厚さを５〜２０ｎｍ、シリコン微粒子２１０５の粒径を２〜８ｎｍ、シリコン微粒子２１０５の面内密度を２×１０１２ｃｍ−２から６×１０１２ｃｍ−２程度とするのが好ましい。
【０１９４】
―第１３の実施形態に係る半導体素子の製造工程―
次に、本実施形態に係る半導体素子の製造工程について説明する。まず、熱酸化（基板温度８００℃）によって、ｐ型シリコン基板２１０１上にＳｉＯ２からなる第１のトンネル障壁膜２１０２を形成する。次に、ＣＶＤ装置のチャンバー内のサセプター上に基板を設置し、厚さ５ｎｍの多結晶シリコン膜を堆積した後、電子ビームリソグラフィーとドライエッチングによって、第１のトンネル障壁膜２１０２上で、多結晶シリコンからなる複数の細線２１０３を形成する。次に、同一のチャンバー内で、ＳｉＯ２らなる第２のトンネル障壁膜２１０４を細線２１０３及び第１のトンネル障壁膜２１０２上に堆積する。次に、同一チャンバー内で同じサセプタ上に基板（基板温度５８０℃）をおいた状態で、材料ガスとしてＳｉＨ４をＣＶＤ装置内のチャンバーに短時間、導入する。これにより、第２のトンネル障壁膜２１０４上で、複数のシリコン微粒子２１０５を形成する。その後、ｐ型シリコン基板２１０１を酸素あるいは水蒸気の存在下に短時間暴露して各シリコン微粒子２１０５の表面部を１ｎｍ程度の厚み分だけ酸化することにより、各シリコン微粒子２１０５間をＳｉＯ２膜によって絶縁する。次に、同一のチャンバー内で、ＳｉＯ２膜からなる絶縁膜２１０６を第２のトンネル障壁膜２１０４及びシリコン微粒子２１０５上に堆積した後、同一のチャンバー内で、ｎ型多結晶シリコン電極２１０７を堆積する。なお、ＣＶＤ法によるシリコン微粒子２１０５の形成、その後のシリコン微粒子２１０５の表面の酸化を繰り返すことにより、シリコン微粒子２１０５の面内密度を適切な値となるように増加させることができる。
【０１９５】
―第１３の実施形態に係る半導体素子の電子注入・保持・引き抜き機構―
本実施形態においても、第９の実施形態と同様の原理により、シリコン微粒子２１０５への電子の注入・シリコン微粒子２１０５内での電子の保持・シリコン微粒子２１０５からの電子の引き抜きを行うことができる。本実施形態では、細線２１０３が第９の実施形態における半導体膜２０１３とはぼ同様の役割を果たすからである。したがって、本実施形態に係る半導体素子もまた、第９の実施形態に係る半導体素子素子と同様に、動作の高速化、消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものであるといえる。
【０１９６】
さらに、本実施形態では第９の実施形態に比べ、素子作製における微細形状の制御が容易であるという利点がある。すなわち、第９の実施形態における半導体膜２０１３による量子井戸に比べ、本実施形態における細線２１０３による量子細線では、各エネルギー準位の離散化の程度が大きい。よって、本実施形態では、細線２１０３のサイズが比較的大きくても量子化の効果が大きくなるため、長期間、電子を保持することが可能となる。ゆえに、本実施形態では第９の実施形態に比べ、素子作製において、高い精度は必要とはされない。
【０１９７】
（第１４の実施形態）
―第１４の実施形態に係る半導体素子の構造―
図２３は、第１４の実施形態に係る半導体素子を示す断面図である。図２３に示すように、本実施形態に係る半導体素子は、ＭＩＳ型トランジスタ構造を有している。この半導体素子において、ｐ型シリコン基板２１１１上には、ＳｉＯ２からなる第１、第２のトンネル障壁膜２１１３、２１１５、ＳｉＯ２からなるゲート絶縁膜２１１７及びゲート電極として機能するｎ型多結晶シリコン電極２１１８が下から順次積み上げられている。また、下地となるｐ型シリコン基板２１１１におけるｎ型多結晶シリコン電極２１１８の両側方に位置する領域にはｎ型拡散領域２１１２が設けられている。さらに、ｎ型拡散領域２１１２上には、ソース・ドレイン電極として機能する金属電極２１１９が設けられている。また、第１のトンネル障壁膜２１１３と第２のトンネル障壁膜２１１５との間には、多結晶シリコンからなる細線２１１４が複数埋め込まれている。この細線２１１４は量子化されているが。さらに、第２のトンネル障壁膜２１１５とゲート絶縁膜２１１７との間には、量子化されたシリコン微粒子２１１６が複数埋め込まれている。また、各細線２１１４の間は、第１、第２のトンネル障壁膜２１１３、２１１５と同一の材料からなるＳｉＯ２膜により隔てられている。なお、細線２１１４は、重なり合って複数の層を形成していてもよい。また、各細線２１１４の方向は、同一でなくてもよく、さらに、任意でもよい。
【０１９８】
―第１４の実施形態に係る半導体素子の製造工程―
次に、第１４の実施形態に係る半導体素子の製造工程について説明する。第１３の実施形態と同様の半導体基板を形成した後、各膜の形成とフォトリソグラフィー及びエッチングによってｐ型シリコン基板２１１１上に、第１のトンネル障壁膜２１１３、細線２１１４、第２のトンネル障壁膜２１１５、シリコン微粒子２１１６、ゲート絶縁膜２１１７及びｎ型多結晶シリコン電極２１１８を形成する。次に、イオン注入によって、ｎ型拡散領域２１１２を形成した後、スパッタ法及びエッチングによって、金属電極２１１１９を形成する。これにより、本実施形態に係る半導体素子を製造することができる。
【０１９９】
─第１４の実施形態に係る半導体素子の特性─
本実施形態においても、第１３の実施形態と同様の原理により、シリコン微粒子２１１６への電子の注入・シリコン微粒子２１１６内での電子の保持・シリコン微粒子２１１６からの電子の引き抜きを行うことができる。また、上述のように、第１４の実施形態に係る半導体素子は、ＭＩＳ型トランジスタ構造を有している。さらに、第１４の実施形態では、電子を保持するためのシリコン微粒子２１１６が、第１、第２のトンネル障壁膜２１１３、２１１５とゲート絶縁膜２１１７との間に設けられている。よって、シリコン微粒子２１１６における電子の有無によって、素子のしきい値電圧は高低変化する。このしきい値電圧の高低を情報Ｈ（ハイ）と情報Ｌ（ロー）とに対応させることにより、情報の書き込み・読み出しを行うことができる。
【０２００】
また、本実施形態に係る半導体素子は、素子における動作の高速化、消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものである。さらに、本実施形態においては、単一素子により基本的なメモリ動作が実現されるので、高密度の集積化が可能となる。
【０２０１】
なお、本実施形態においては、ｎ型拡散領域２１１２のうち少なくとも一方の上あるいは上方には、細線２１１４が存在しない領域を設けることもできる。これにより、ｎ型拡散領域２１１２に電圧を印加した際に細線２１１４を経て短絡した電流が、ｎ型拡散領域２１１２間に流れることを防止することができる。
【０２０２】
また、本実施形態においては、細線２１１４からなる層をいくつかの部分に図２３に示す断面に対し垂直な方向に分割することもできる。これによっても、ｎ型拡散領域２１１２に電圧を印加した際に細線２１１４からなる層からなる層を経て短絡した電流が、ｎ型拡散領域２１１２間に流れることを防止することができる。
【０２０３】
（第１５の実施形態）
―第１５の実施形態に係る半導体素子の構造―
図２４は、第１５の実施形態に係る半導体素子の断面図である。この半導体素子において、ｐ型シリコン基板２１３１上には、シリコン酸窒化膜からなる第１のトンネル障壁膜２１３２（厚さ２ｎｍ）、多結晶シリコン膜からなる半導体膜２１３３（厚さ５ｎｍ）、ＳｉＯ２からなる第２のトンネル障壁膜２１３４（厚さ２ｎｍ）、ＳｉＯ２からなる絶縁膜２１３６（厚さ２０ｎｍ）及び上部電極として機能するｎ型多結晶シリコン電極２１３７が下から順に設けられている。半導体膜２１３３は量子化されている。また、第２のトンネル障壁膜２１３４と絶縁膜２１３６との間には、多結晶シリコンからなる量子化された細線２１３５（高さ５ｎｍ、幅１０ｎｍ、長さ１００ｎｍ）が複数埋め込まれている。なお、酸窒化シリコンからなる第１のトンネル障壁膜２１３２の厚さを２〜３ｎｍ、多結晶シリコンからなる半導体膜２１３３の厚さを２〜８ｎｍ、ＳｉＯ２からなる第２のトンネル障壁膜２１３４の厚さを２〜３ｎｍ、ＳｉＯ２からなる絶縁膜２１３６の厚さを５〜２０ｎｍとするのが好ましい。
【０２０４】
―第１５の実施形態に係る半導体素子の製造工程―
次に、本実施形態に係る半導体素子の製造工程について説明する。まず、窒素化合物の存在下においてｐ型シリコン基板２１３１を酸窒化（基板温度８００℃）することにより、ｐ型シリコン基板２１３１上に酸窒化シリコンからなる第１のトンネル障壁膜２１３２を形成する。次に、ＣＶＤ装置のチャンバー内のサセプター上に基板を設置し、多結晶シリコンからなる半導体膜２１３３を第１のトンネル障壁膜２１３２上に堆積した後、同一のチャンバー内で、連続してＳｉＯ２からなる第２のトンネル障壁膜２１３４を半導体膜２１３３上に堆積する。次に、同一チャンバー内で、厚さ５ｎｍの多結晶シリコン膜を堆積した後、電子ビームリソグラフィーとドライエッチングによって、第１のトンネル障壁膜２１０２上で、多結晶シリコンからなる複数の細線２１０３を形成する。次に、同一のチャンバー内で、ＳｉＯ２からなる絶縁膜２１３６を第２のトンネル障壁膜２１３４及び細線２１３５上に堆積した後、さらに絶縁膜２１３６の上に、ｎ型多結晶シリコン電極２１３７を堆積する。
【０２０５】
―第１５の実施形態に係る半導体素子の特性―
本実施形態においても、上述の実施形態と同様に、多結晶シリコン膜からなる半導体膜２１３３、及び、多結晶シリコンからなる細線２１３５は、量子化されている。よって、細線２１３５─ｐ型シリコン基板２１３１間の電子移動を制御することができる。すなわち、細線２１３５のエネルギー準位のポテンシャルと半導体膜２１３３のエネルギー準位のポテンシャルとが一致した場合にのみ電子移動が起こるため、細線２１３５中に蓄積された電子の自然放出を効果的に抑制でき、細線２１３５中に、長期間、電子を保持することが可能となる。よって、適当な電界の存在下で、ｐ型シリコン基板２１３１から細線２１３５へ電子を容易に注入でき、また、細線２１３５からｐ型シリコン基板２１３１へと電子を容易に引き抜くことができる。したがって、上述のような効果を利用して細線２１３５への電子の注入・保持・引き抜きを確実に制御できるため、本実施形態に係る半導体素子は、素子における動作の高速化、消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものであるといえる。
【０２０６】
（第９〜第１５の実施形態の変形例）
第９〜第１５の実施形態では、シリコン微粒子中に注入・蓄積される電荷として電子を例に挙げて説明したが、同様にして正孔を注入・蓄積することも可能である。
【０２０７】
―基板―
第９〜第１５の実施形態においては、基板としてｐ型シリコン基板を用いているが、この他にｎ型シリコン基板、ＧａＡｓ基板その他の半導体材料を用いた基板を用いることもできる。
【０２０８】
第１〜７の実施形態においては基板としてｐ型シリコン基板を用いているため、高精度のシリコン系プロセス技術が利用可能であり、また、半導体素子の高密度の集積化が可能となる。
【０２０９】
―トンネル障壁膜―
また、第９〜第１５の実施形態においては、トンネル障壁膜の材料、及び絶縁膜の材料としてはＳｉＯ２等を用いているが、Ｓｉ３Ｎ４、ＳｉｘＯｙＮｚ（４ｘ＝２ｙ＋３ｚ）、ＣｅＯ２、ＺｎＳ、ＺｎＯ、Ａｌ２Ｏ３その他の絶縁体の材料を用いることもできる。
【０２１０】
ここで、第９〜第１５の実施形態におけるトンネル障壁膜とは、熱拡散電流を遮るがトンネル電流を透過する性質を有する障壁膜をいう。
【０２１１】
また、第１、第２のトンネル障壁膜は、通常、トンネル障壁膜をはさむ上下の膜に比べ、少なくとも１ｅＶ以上の障壁高さを有し、また、厚さは５０ｎｍ以下であることが望ましい。さらに、第１、第２のトンネル障壁膜の厚さが１ｎｍ以上６ｎｍ以下であり、かつ、それらの材料は、絶縁体材料であること、あるいは、第１、第２のトンネル障壁膜の厚さが３ｎｍ以上５０ｎｍ以下であり、かつ、それらの材料は、半導体基板、複数の微粒子、半導体膜あるいは細線のバンドギャップに比べて大きなバンドギャップを有する半導体材料であることが望ましい。良好なトンネル障壁膜として機能させるためである。
【０２１２】
ここで、絶縁体材料としてはＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＣｅＯ２等が特に適している。また、これらの絶縁体膜を組み合わせたものや混合した組成を有する膜、例えば、ＳｉｘＯｙＮｚ（４ｘ＝２ｙ＋３ｚ）等の組成を有する膜も利用できる。非晶質のＳｉＯ２を用いる場合には、その厚さは１ｎｍから３ｎｍの間であれば、特に良好なトンネル特性を得られる。Ｓｉ３Ｎ４を用いる場合には、厚さは２ｎｍから６ｎｍの間であれば、特に良好なトンネル特性を得られる。また、半導体材料としては、Ｃ（ダイヤモンド）、ＡｌＮ、ＧａＮ、ＡｌＰ、ＧａＰ、ＺｎＯ、ＺｎＳ、ＭｇＯ、ＭｇＳ等及びこれらの混晶が適している。
【０２１３】
その際、第１のトンネル障壁膜は電荷閉じ込めとは直接関与しない。よって、第１のトンネル障壁膜の材料として、Ｓｉ３Ｎ４、ＳｉｘＯｙＮｚ、ＣｅＯ２などの絶縁体や半導体材料等、ＳｉＯ２に比べ高い誘電率を有する材料を用いることが好ましい。また、同じ理由により、第１のトンネル障壁膜の厚さは第２のトンネル障壁膜の厚さに比べ薄くてもよい。第１のトンネル障壁膜の材料を絶縁体とする場合には、その厚さは１ｎｍ以上４ｎｍ以下、あるいは、第１のトンネル障壁膜の材料を半導体とする場合には、その厚さは３ｎｍ以上２０ｎｍ以下とするのが特に適している。
【０２１４】
一方、第２のトンネル障壁膜は電荷閉じ込めに寄与するので、第２のトンネル障壁膜の材料としては、ＳｉＯ２、Ｃ（ダイヤモンド）等の比較的低い誘電率を有する材料が特に好ましい。また、同じ理由により、第２のトンネル障壁膜の厚さは第１のトンネル障壁膜の厚さに比べ厚いことが好ましい。第２のトンネル障壁膜の材料を絶縁体とする場合には、その厚さは１．５ｎｍ以上６ｎｍ以下、あるいは、第２のトンネル障壁膜の材料を半導体とする場合には、その厚さは４ｎｍ以上４０ｎｍ以下とするのが特に適している。
【０２１５】
なお、第１１〜第１４の実施形態では、第１のトンネル障壁膜の一部分の厚さを実質的に０、すなわち、第１のトンネル障壁膜の一部分を設けることなしに半導体素子を設けることもできる。これにより、半導体素子の作製プロセスを簡素化し、また、微粒子体群のシリコン微粒子、細線の静電容量、又は、細線の静電容量をさらに増加させることもできる。このときには、半導体素子における電荷移動が促進されることになる。
【０２１６】
―微粒子―
第９〜第１４の実施形態においては微粒子としては、シリコン微結晶、アモルファスシリコンや単結晶シリコン、その他の材料の半導体を用いることもできる。また、それらのうちいずれか１つにより構成されていてもよい。
【０２１７】
微粒子としてシリコンの粒子を用いた場合は、製造過程において高温としてもシリコンの粒子は、安定で、かつ、汚染されがたいため、高精度であるシリコンプロセス技術を容易に適用できる。また、微粒子として金属の粒子を用いた場合は、粒径の揃った高品質の微粒子を、容易に高い面内密度で均一に形成できる。
【０２１８】
また、複数の微粒子の材質が２．０ｅＶ以上のバンドギャップを有する半導体である場合には、微粒子のエネルギー準位間の差が大きくなることにより、電荷閉じ込めの効果が増大する。さらに、トンネル障壁膜としてＳｉＯ２等の絶縁体を用いる場合で、複数の微粒子の材質が２．０ｅＶ以上のバンドギャップを有する半導体であるときは、トンネル障壁の高さが低くなる。よって、このときには、トンネル電流を確保しつつ第２のトンネル障壁膜の厚さを厚くすることができる。したがって、電荷を保持する微粒子の容量が低下する。
【０２１９】
また、第９〜第１４の実施形態では、シリコン微粒子の形状を、偏平な形状としてもよい。特に、スパッタリングによって、シリコン微粒子を形成する場合には、素子の作製工程を容易にすることができる。特に、第１１、第１２の実施形態において、微粒子体群のシリコン微粒子の形状を、偏平な形状とした場合には、微粒子体群の静電容量を増加させることができる。この場合には、電荷を保持するためのシリコン微粒子とｐ型シリコン基板とを結ぶ直線付近に、微粒子体群のシリコン微粒子が存在するようになることがより多くなるため、ｐ型シリコン基板―電荷を保持するためのシリコン微粒子間の微粒子体群を経た電荷移動がより起こりやすくなることとなる。
【０２２０】
さらに、第９〜第１４の実施形態では、シリコン微粒子は、重なり合って複数の層を形成していてもよい。
【０２２１】
―半導体膜―
また、第９、第１０、第１５の実施形態においては半導体膜として多結晶シリコン膜を用いているが、アモルファスシリコンや単結晶シリコン、その他の材料の半導体を半導体膜として用いることもできる。また、それらのうちいずれか１つにより構成されていてもよい。半導体膜がアモルファスシリコン膜もしくは多結晶シリコン膜により構成される場合には、製造過程において高温としてもシリコンの半導体膜は、安定で、かつ、汚染されがたいため、高精度であるシリコンプロセス技術を容易に適用できる。
【０２２２】
また、半導体膜の材質が２．０ｅＶ以上のバンドギャップを有する半導体膜である場合には、微粒子のエネルギー準位間の差が大きくなることにより、電荷閉じ込めの効果が増大する。さらに、トンネル障壁膜としてＳｉＯ２等の絶縁体を用いる場合で、半導体膜の材質が２．０ｅＶ以上のバンドギャップを有する半導体膜であるときは、トンネル障壁の高さが低くなる。よって、このときには、トンネル電流を確保しつつ第２のトンネル障壁膜の厚さを厚くすることができ、製造が容易となる。
【０２２３】
―細線―
第１３、第１４の実施形態においては細線として多結晶シリコンを用いているが、アモルファスシリコンや単結晶シリコン、カーボンナノチューブその他の材料の半導体を細線として用いることもできる。また、それらのうちいずれか１つにより構成されていてもよい。細線がアモルファスシリコンもしくは多結晶シリコンにより構成される場合には、製造過程において高温としてもシリコンの細線は、安定で、かつ、汚染されがたいため、高精度であるシリコンプロセス技術を容易に適用できる。
【０２２４】
また、細線の材質が２．０ｅＶ以上のバンドギャップを有する半導体である場合には、微粒子のエネルギー準位間の差が大きくなることにより、電荷閉じ込めの効果が増大する。さらに、トンネル障壁膜としてＳｉＯ２等の絶縁体を用いる場合で、半導体膜の材質が２．０ｅＶ以上のバンドギャップを有する半導体であるときは、トンネル障壁の高さが低くなる。よって、このときには、トンネル電流を確保しつつ第２のトンネル障壁膜の厚さを厚くすることができる。したがって、電荷を保持する微粒子の容量が低下する。
【０２２５】
また、第１３、第１４の実施形態において、細線は、重なり合って複数の層を形成していてもよい。また、各細線の方向は、同一でなくてもよく、さらに、任意でもよい。
【０２２６】
ここで、２．０ｅＶ以上のバンドギャップを有する半導体としては、ＧａＮ、ＧａＰ、ＧａＡｓ、ＡｌＡｓ、ＺｎＯ、ＺｎＳ、ＺｎＳｅ、ＣｄＳ、ＺｎＴｅ、ＳｉＣ等及びこれら半導体の混晶を挙げることができる。
【０２２７】
―微粒子の面内密度―
第９〜第１４の実施形態において、微粒子の面内密度は、１×１０１１ｃｍ−２から１×１０１３ｃｍ−２の間であるのがよい。効果的に電荷を保持でき、また、電荷の有無の検出も容易となるためである。
【０２２８】
また、第１１、第１２の実施形態においては、第１のトンネル障壁膜と第２のトンネル障壁膜との間に埋め込まれた第１の微粒子の面内密度は１×１０１２ｃｍ−２以上であり、かつ、第２のトンネル障壁膜と（ゲート）絶縁膜との間に埋め込まれた第２の微粒子の面内密度以上であるのがより好ましい。第２の微粒子―第１の微粒子間の電荷移動がより容易となるためである。
【０２２９】
―第９〜第１５の実施形態に係る半導体素子の応用―
なお、第９〜第１５の実施形態に係る半導体素子を微小な電荷の移動・蓄積を制御するために種々応用できる。例えば、走査型プローブ顕微鏡（ＳＰＭ）、特に、原子間力顕微鏡（ＡＦＭ）の原理を用いて、第１〜７の実施形態に係る各半導体素子における電荷の分布図を作成することによって、この分布図をメモリとして使用することが考えられる。この場合には、半導体素子においてｎ型多結晶シリコン電極はなくてもよい。また、上述の実施形態の中から、複数の実施形態の特徴を併せ持つ構成を有するような半導体素子であってもよい。
【０２３０】
その他、本発明の要旨を逸脱しない範囲内において種々の変形が可能である。
【０２３１】
（第１６の実施形態）
図２５は、本発明の第１６の実施形態における半導体素子の断面図である。同図に示すように、半導体基板としてのｐ型シリコン基板３０１１上に、まず電荷の移動に対して障壁として機能する第１の障壁層である厚さ２ｎｍ程度の熱酸化ＳｉＯ２膜３０１２が設けられている。また上記第１の障壁層である熱酸化ＳｉＯ２膜３０１２上に、第１の微粒子体として直径２ｎｍのシリコン微粒子３０１３が設けられている。また上記第１の微粒子体であるシリコン微粒子３０１３の上に、電荷の移動に対して障壁として機能する第２の障壁層である厚さ２ｎｍ程度のＳｉＯ２膜３０１４が設けられている。また上記第２の障壁層であるＳｉＯ２膜３０１４の上に、第２の微粒子体である直径５〜８ｎｍの金微粒子３０１５が設けられている。また上記第２の微粒子体である金微粒子３０１５の上に絶縁体層として厚さ１０ｎｍのＳｉＯ２膜３０１６が設けられており、最上部には電極層であるｎ型多結晶シリコン電極３０１７が設けられている。
【０２３２】
ここで、上記第２の微粒子体である金微粒子３０１５の直径は上記第１の微粒子体であるシリコン微粒子３０１３の直径の２．５倍以上となっており、その静電容量は第１の微粒子体に比べて大きい。また、第２の微粒子体の電子親和力は第１の微粒子体より大きく、電子親和力と禁制帯幅の和は第１の微粒子体より小さい。
【０２３３】
シリコン微粒子１３は、化学的気相合成（ＣＶＤ）法により、１×１０１１ｃｍ−２〜１×１０１３ｃｍ−２程度の面内密度で形成され、金微粒子３０１５は、金コロイド溶液へのウエハ浸漬により１×１０１０ｃｍ−２〜１×１０１２ｃｍ−２程度の面内密度で固定されている。
【０２３４】
ここで、図５７に示す従来の半導体素子においては、書込時、消去時、電荷保持時はそれぞれ微粒子体（シリコン微粒子６２０３）の電荷数と、微粒子体の半導体基板（ｐ型シリコン基板６２０１）に対する電位とが異なるだけで、いずれも同じ微粒子体（シリコン微粒子６２０３）／トンネル障壁膜（トンネル酸化膜６２０２）／半導体基板（ｐ型シリコン基板６２０１）の系でのトンネル現象を利用している。したがって、この系のトンネル電流を、上部電極（ｎ型多結晶シリコン電極６２０５）への低い外部電圧（上部電極電圧）で大きく変えることは容易ではない。例えばリーク電流を抑制しようとしてトンネル障壁の高さや厚さを大きくすると、書込・消去電流も減少して書込・消去速度が低下してしまう。リーク電流の大きさは各微粒子体内に保持される電荷数にも依存するが、電子（あるいは正孔）１個のとき最もリーク電流が少ないと考えられ、改善の余地は少ない。
【０２３５】
また、書込み時（あるいは消去時）の微粒子体体の電位はデバイス構造と微粒子体の位置関係により決まる。ここで、微粒子体（シリコン微粒子６２０３）を上部電極（ｎ型多結晶シリコン電極６２０５）の間の距離を小さくすると、書込み時の微粒子体の電位上昇が大きくなるので、原理的には書込電流を増大できる。しかし、微粒子体を上部電極側にあまり近付けるとデバイス読み取り時のゲート電圧シフトが小さくなり感度が下がりすぎる問題が発生する。
【０２３６】
また、微粒子体の静電容量を大きくすれば電荷保持時の微粒子体の電位上昇を抑制できるので、リーク電流を抑制する効果がある。しかし、実際には微粒子体の静電容量を大きくするため微粒子体の粒径を大きくしたり、微粒子体と半導体間の距離を小さくすると微粒子体／半導体基板間のトンネル確率が増大し、逆にリーク電流が増大してしまう結果となる。原理的には、微粒子体の粒径を大きくし、同時にトンネル障壁膜の厚さを大きくするとリーク電流のみをある程度抑制できる可能性があるが、あまり微粒子サイズを大きくすると微粒子体の面内密度が低下し、デバイスの感度を支えるのに必要量の電荷が保持できなくなる。さらに障壁厚さが大きすぎるとフラッシュＥＥＰＲＯＭに近い構成となり、障壁膜に大きな電圧が印可されるので電荷移動による膜質劣化が起こる問題が発生する。また作製工程においても長寿命の素子を得るには微粒子サイズや微粒子の分布状態、障壁厚さの制御に高い精度が要求される。
【０２３７】
上述のように、図５７に示す従来の半導体素子により、高速な書込・消去動作が可能で長寿命の記録が可能な素子を実現することは困難である。これに対して、本実施形態の半導体素子の構成によれば下記のようにして書込・消去の速度を低下することなく電荷保持時のリーク電流を大幅に低減できる。
【０２３８】
本実施形態においては、第１の障壁層（熱酸化ＳｉＯ２膜３０１２）を介した半導体基板と第１の微粒子体（シリコン微粒子３０１３）との間の電荷移動と、第２の障壁層（ＳｉＯ２膜３０１４）を介した第１の微粒子体（シリコン微粒子３０１３）と第２の微粒子体（金微粒子３０１５）の間の電荷移動が存在する。第１の障壁層を介した電荷の移動確率は、半導体基板の電子が占める状態の波動関数と、微粒子体の空の状態の波動関数の密度および空間的重なりにより決まる。半導体基板と第１の微粒子体では第１の微粒子体の方が状態密度がはるかに小さく、波動関数の広がりも少ないので、電荷移動はほぼ第１の微粒子体が支配することになる。また、第１の微粒子体は第２の微粒子体よりも粒径が小さいため状態密度および波動関数の広がりが少なく、第１の微粒子体と第２の微粒子体の間の電荷移動も第１の微粒子体が支配することとなる。この結果、第１の微粒子体を介した半導体基板と第２の微粒子体の電荷移動は主に第１の微粒子体の状態により支配され、たとえば第２の微粒子体の粒径が大きくても第１の微粒子体の粒径が小さければ、そのトンネル確率は抑制されて低いものになる。
【０２３９】
本発明の素子の具体的な電荷注入と電荷保持な動作を以下に説明する。電荷注入時の書込み過程では、上部電極３０１７に外部から書込電圧を印可することにより、まず第１の障壁層（熱酸化ＳｉＯ２膜３０１２）を介したトンネリングにより半導体基板３０１１から電荷が引抜かれて第１の微粒子体（シリコン微粒子３０１３）に移動する。この過程における第１の微粒子体の電位や第１の微粒子体と半導体表面の関係は、ほぼ従来技術の書き込み過程と同一であるので、従来技術による素子とほぼ同じ速度で第１の微粒子体（シリコン微粒子３０１３）への電荷移動が可能である。
【０２４０】
本発明では、第１の微粒子体（シリコン微粒子３０１３）上の電荷はさらに第２の障壁層（ＳｉＯ２膜３０１４）を介して隣接する第２の微粒子体（金微粒子３０１５）に移動することとなる。ここで、第２の微粒子体の粒径が大きい場合、第１の微粒子体と第２の微粒子体の間のトンネル遷移は、第１の微粒子体と半導体基板の表面の間のトンネル遷移とほぼ同等の条件下にある。従って電位差が同じ場合には、半導体基板の表面から第１の微粒子体（シリコン微粒子３０１３）への電荷移動速度と第１の微粒子体から第２の微粒子体（金微粒子３０１５）への電荷移動速度はぼぼ同じ程度となる。しかし、本実施形態では、既に電荷を有する第１の微粒子体と電荷を持たない第２の微粒子体の間には、外部からの書込電圧に加えて電荷による第１の微粒子体の電位上昇（ΔＶ１＝Δｑ／Ｃｄｏｔ１）（Δｑは電荷量、Ｃｄｏｔ１は第１の微粒子体の静電容量）に起因する電界が発生している。静電容量が小さい第１の微粒子体（シリコン微粒子３０１３）の電荷による電位上昇の効果は大きく、第１の微粒子体から第２の微粒子体（金微粒子３０１５）への電荷移動はさらに加速されることとなる。本発明の書込み過程では２回のトンネル過程を経る必要があるが、第１の微粒子体（シリコン微粒子３０１３）から第２の微粒子体（金微粒子３０１５）への電荷移動が半導体基板から第１の微粒子体への電荷移動と同等以上の速度で行われるので、全体の電荷移動速度は従来技術による素子と同等の書込み速度を実現できる。なお、ここでは書込過程について記述したが、上部電極３０１７に書込電圧と逆の電圧を印加して微粒子体から蓄積電荷を放出させる消去過程においても同様である。
【０２４１】
書込みを終了して上部からの書込電圧を除去すると、第１の微粒子体（シリコン微粒子３０１３）と第２の微粒子体（金微粒子３０１５）はそれぞれの電荷と静電容量に対応する電位になる。一部の第１の微粒子体には余剰電荷を有するものもあるが、第１の微粒子体は半導体基板に隣接しており、また静電容量が小さくて電荷あたりの電位上昇も大きいので余剰電荷は速やかに半導体基板に戻る。一方、第２の微粒子体ではその静電容量Ｃｄｏｔ２が大きいため、その電位上昇（ΔＶ２＝Δｑ／Ｃｄｏｔ２）が低く抑制される。一方、第２の微粒子体自身は粒径が大きく状態密度も大きいが、隣接する第１の微粒子体の状態密度が低いため、電位上昇の低い第２の微粒子体から第１の微粒子体への電荷移動確率は低く抑制され、結果として第２の微粒子体に蓄積された電荷は長期間保持されることとなる。
【０２４２】
なお、微粒子体が複数層に渡って設けられていても、第１の微粒子体に対する第２の微粒子体の粒径が同等である場合は、第２の微粒子体のほうが半導体基板から離れているため半導体基板に対する静電容量が減少し、上述のような効果は得られない。
【０２４３】
上記では本発明による素子の書込・消去速度を従来の半導体素子と同等と述べたが、リーク電流が抑制されて電荷保持が安定化される効果を利用して、さらに障壁層の厚さを薄くすることにより書込・消去速度の高速化や書込・消去電圧の低電圧化を実現することもできる。
【０２４４】
第１の微粒子体の状態が量子化され、量子準位のエネルギー間隔が室温の熱エネルギーおよび第２の微粒子体の電位上昇に比べて大きい場合は、次に示すようにさらなる電荷保持の安定化が可能である。図２６（ａ）〜（ｃ）は、注入電荷として電子を用いる場合の伝導帯付近のバンド構造の概略図を示す。図２６（ａ）に示すように、微粒子体に電荷が無い状態で、第１の微粒子体（シリコン微粒子３０１３）が量子化され、その基底準位３０３１は電子が占め、第１励起準位３０３２は空で両者のエネルギー間隔が熱エネルギーより十分大きいとする。外部より書込みのため電界を加えると、図２６（ｂ）のように半導体基板から第１励起準位３０３２を介したトンネル過程３０３３により電子が第２の微粒子体（金微粒子３０１５）に注入される。この後、外部電界を除くと第２の微粒子体の粒径が大きい場合、図２６（ｃ）のように第２の微粒子体のフェルミレベル３０３４は第１励起準位３０３２より低くなる。両者の差が熱エネルギーよりも大きい場合は電荷の放出が困難となり、第２の微粒子体内の電荷が安定に保持されることとなる。ここでは電子が注入電荷として用いられる場合について述べたが、正孔を用いる場合も同様の効果がある。
【０２４５】
−微粒子体のバンド構造と電荷の移動・保持との関係−
図２７（ａ）〜（ｃ）は、電荷として電子を用いる場合における半導体基板（又は基板上の半導体層）−第２の微粒子体間の電圧の高低と電荷の移動特性とのより好ましい関係を説明するための半導体基板，第１の障壁層，第１の微粒子体，第２の障壁層及び第２の微粒子体の伝導帯端のみを示すバンド図である。図２７（ａ）は、電圧が印加されていないときの状態を示す図である。同図に示すように、この例においては、第１の微粒子体の電子親和力χｅ１よりも第２の微粒子体の電子親和力χｅ２の方が大きい。その結果、図２７（ｂ）に示すように、第２の微粒子体と半導体基板その間で第２の微粒子体の方が高電位となるように電界を印加した場合、半導体基板から第１の微粒子体を経て第２の微粒子体に容易に電子が流れる。一方、図２７（ｃ）に示すように、第２の微粒子体に電荷が蓄積され、その結果、第２の微粒子体の方が低電位となる弱い電界が発生した場合、第１の微粒子体から第２の微粒子体への電子の移動が困難となる。つまり、半導体基板側に所定の高い電界を印加しないと、第１の微粒子体から第２の微粒子体を経て半導体基板側に電子が移動するのが困難となる。言い換えると、第２の微粒子体における電荷の保持が容易となる。また、第２の微粒子体の電子親和力χｅ２の大きさが半導体基板の電子親和力χｓｍに比べて大きいことにより、第２の微粒子体の伝導帯端のポテンシャルが半導体基板の伝導帯端のポテンシャルよりも高くなるのを抑制でき、電荷保持力がより向上する。特に、第１の微粒子体が半導体材料により構成され、第２の微粒子体が金属材料により構成されていることにより、第２の微粒子体の伝導帯端のポテンシャルの上昇抑制効果が大きい。
【０２４６】
一方、電荷が正孔の場合には、図２７（ａ）〜（ｃ）から容易に類推できるように、第２の微粒子体の電子親和力χｅ２と禁制帯幅ｇｙ２との和（χｅ２＋ｇｙ２）が、第１の微粒子体の電子親和力χｅ１と禁制帯幅ｇｙ１との和（χｅ１＋ｇｙ１）よりも小さいことにより、第２の微粒子体の価電子帯端のポテンシャルの上昇を抑制できるので電荷保持が容易となる。また、第２の微粒子体の電子親和力χｅ２と禁制帯幅ｇｙ２との和（χｅ２＋ｇｙ２）が、半導体基板の電子親和力χｓｍと禁制帯幅ｇｓｍとの和（χｓｍ＋ｇｓｍ）に比べて小さいことにより、第２の微粒子体の価電子帯端のポテンシャルの上昇抑制効果が大きい。
【０２４７】
−第１の微粒子体の粒径及び粒径比と電荷の移動・保持との関係−
次に、第１の微粒子体の粒径と、第１，第２の微粒子体の粒径比とが電荷の保持特性に与える影響について説明する。
【０２４８】
図２８に示すように、上部電極と基板上導電層（半導体基板）との間の距離をｔｇ、互いに接する第１の微粒子体と第２の微粒子体の距離をｄ、第１の微粒子体の半径をｒ１、第２の微粒子体の半径をｒ２、絶縁体および障壁層の誘電率をε、単位電荷をｅとする。
【０２４９】
ここで、半導体基板の導電層の電位を０Ｖに固定しておいて、電荷保持時には、上部電極の電位Ｖｇを０Ｖとし、電荷の注入および放出はＶｇを制御することによって行うものとする。
【０２５０】
まず、微粒子体に電荷が無い状態でＶｇ＝０として電荷の無い状態の保持を行う際には、半導体基板側から微粒子体へ電荷が拡散により自然に注入してしまわないことが必要である。
【０２５１】
基板上の導電層から、基板に隣接する第１の微粒子体に電荷を注入する過程で、第１の微粒子体の充電エネルギーΔＥ１は、下記式
ΔＥ１＝（ｅ２／８πε）・（１／ｒ１）
のように表される。
【０２５２】
ここで、Ｖｇ＝０のときには、第２の微粒子体に電荷が無い状態に比較して、第２の微粒子体に電荷が注入された状態はエネルギー的に高いので、第１の微粒子体に移動した電荷のうち多くは基板に戻り、第２の微粒子体にまで移動する確率は高くない。しかし、半導体基板は量子化されていないのでその状態密度は高く、半導体基板と半導体基板に隣接する第１の微粒子体間の電荷移動は比較的起こりやすい。
【０２５３】
そこで、上述の充電エネルギーΔＥ１を熱エネルギーｋＴ（ｋ：ボルツマン定数、Ｔ：絶対温度）よりも高くすることにより（ΔＥ１＞ｋＴ）、熱的に励起された電荷の注入を抑制することができる。その場合、第１の微粒子体の粒径が５ｎｍ以下であれば、充電エネルギーΔＥ１が熱エネルギーｋＴに比較して十分大きくなり、電荷の自然注入を防ぐことができる。また、さらに長期の電荷の保持が要求される場合には、第１の微粒子体の粒径が２ｎｍ以下であれば、充電エネルギーΔＥ１が熱エネルギーｋＴの７倍以上となる。このときには、電子の励起確率が通常の１／１０００以下となるので、素子の情報保持状態をより安定化できる点で好ましいといえる。
【０２５４】
次に、メモリ素子における情報の書き込み時等には、上部電極に正の電圧Ｖｇ（ｃｈａｒｇｅ）の電圧を印加して電界を与え、基板側から第２の微粒子体に電荷を注入する。このときは、上記充電エネルギーΔＥ１に抗する電界を印加して第１の微粒子体に電荷を注入し、第２の微粒子体まで移動させる必要がある。従って、あまりに第１の微粒子体の粒径が小さいと充電エネルギーΔＥ１が過大になり、電荷の注入が阻害される可能性が有る。しかし、前述のように、半導体基板の状態密度は高いので半導体基板と第１の微粒子体との間の電荷移動は比較的起こりやすい。また、さらにＶｇ（ｃｈａｒｇｅ）の印加により、第２の微粒子体におけるエネルギー状態は、電荷が注入される前よりも電荷が注入された状態の方がポテンシャルが低いので、第１の微粒子体に移動した電荷は速やかに第２の微粒子体に注入される。この結果、実際には、第１の微粒子体の粒径の下限への制限は緩やかで、粒径が原子サイズオーダーの０．１ｎｍ以上であれば電荷の注入が可能であり、イオン注入により導入した原子やそれに起因する準位を第１の微粒子体として用いることも可能である。すなわち、第１の微粒子体の粒径の下限は約０．１ｎｍである。
【０２５５】
なお、特に高速動作を必要とする用途においては、第１の微粒子体の粒径を０．５ｎｍ以上とすることにより、第１の微粒子体の充電エネルギーΔＥ１が過大になるのを抑制でき、迅速な電荷注入が可能となるので望ましい。
【０２５６】
次に、第２の微粒子体に単一の電荷を蓄積した状態でＶｇ＝０として電荷保持を行う際には、微粒子体側から基板側へ自然に電荷が放出してしまわないことが必要である。本発明においては、電荷の放出は第２の微粒子体からこれに隣接する第１の微粒子体への電荷移動の過程で決定される。この電荷移動に伴う電子のエネルギー変化（ΔＥ１−ΔＥ２）は第１の微粒子体と第２の微粒子体の粒径比（ｒ２／ｒ１）をｆとすると、下記式
ΔＥ１−ΔＥ２＝｛ｅ２（ｆ−１）｝／８π・ｆ・ｒ１
によって表される。ここで、第１の微粒子体の状態密度は基板表面に比較して低いので、第２の微粒子から第１の微粒子への電荷移動あるいはその逆の電荷移動は、第１の微粒子体−半導体基板表面間の電荷移動に比較して起こりにくい。しかし、熱励起作用によって第２の微粒子体のバンドエネルギーが高められると、第１の微粒子体に電荷がある確率で移動することになる。そして、第１の微粒子体にいったん電荷が保持されると、上述のように微粒子体間よりも第１の微粒子−半導体基板間の方が電界移動が容易であることから、第１の微粒子体の電荷の多くは半導体基板に移動することになる。従って、このような遷移をくい止めて安定して電荷を保持するためには、エネルギー変化が熱ΔＥ１−ΔＥ２＞ｋＴとすることが望ましい。例えば、第１の微粒子体の粒径を５ｎｍ以下とすると、第１の微粒子体と第２の微粒子体の粒径比ｆが１．８倍以上であれば、エネルギー変化（ΔＥ１−ΔＥ２）が熱エネルギーｋＴより大きくなるので、電荷の自然放出を防ぐことができる。また、さらに長期の電荷保持が要求される場合、粒径比ｆが４倍以上であることにより、電荷の保持をさらに安定化することができる点で好ましい。
【０２５７】
また、上部電極にＶｇ（ｄｉｓｃｈａｒｇｅ）の電圧を印加して外部より電界を与え、第２の微粒子体に蓄積された電荷を放出させる際には、第２の微粒子体上の電荷が迅速に基板側へ移動する必要がある。このときには、エネルギー変化（ΔＥ１−ΔＥ２）に抗する電界を印加して第２の微粒子体から第１の微粒子体に電荷を注入し、この電荷を半導体基板まで移動させる必要がある。ここで、電圧Ｖｇ（ｄｉｓｃｈａｒｇｅ）の印加により、第２の微粒子体から電荷が放出される前の状態に比較して、第２の微粒子体から半導体基板に電荷が移動した状態の方をエネルギー的に低くすることができ、その場合には、第２の微粒子体から第１の微粒子体に電荷が移動する確率が高まる。また、第１の微粒子体に移動した電荷は、上述のようにほとんど半導体基板に放出される。しかし、微粒子体の状態密度は、半導体基板表面に比較して低いので、微粒子体間の電荷移動は微粒子体−半導体基板表面間の電荷移動に比較して起こりにくい。
【０２５８】
そこで、前述の第２の微粒子体から第１の微粒子体への電荷移動に伴う電子のエネルギー変化（ΔＥ１−ΔＥ２）を、外部からの電界による二つの微粒子体の電位差によるエネルギー変化ΔＥ’
ΔＥ’＝ｅＶｇ（ｄｉｓｃｈａｒｇｅ）・（ｄ／ｔｇ）
に比較して、同等あるいは同等以下とすることにより、容易に第２の微粒子体上の電荷を放出させることができる。ここで、第１の微粒子体の粒径が０．１ｎｍ以上であることで、容易にエネルギー変化（ΔＥ１−ΔＥ２）をΔＥ’と同等にすることができ、迅速な電荷消去を行うことができる。
【０２５９】
また、さらに第１の微粒子体の粒径を０．５ｎｍ以上とすることにより、エネルギー変化（ΔＥ１−ΔＥ２）をΔＥ’より十分低くすることができ、高速動作が可能となるので望ましい。
【０２６０】
−第２の微粒子体の粒径及び粒径比と電荷の移動・保持との関係−
次に、第２の微粒子体の粒径と、第１，第２の微粒子体の粒径比の上限について説明する。
【０２６１】
本発明を利用する典型的な半導体素子として、０．４μｍ角程度の電荷蓄積領域を有する素子を考える。これは、例えばＭＩＳ型トランジスタ素子のゲート幅およびゲート長が０．４μｍであることに対応する。ここで、第２の微粒子体が多数分散していることにより、障壁層の欠陥等に起因するリーク電流への耐性を向上することができる。そこで、第２の微粒子体の粒径を３０ｎｍ以下とすることにより、上記半導体素子において電荷蓄積領域に平均４０個以上と多数の第２の微粒子体を設けることができる。
【０２６２】
また、さらに微細化した素子に対しては、第２の微粒子体の粒径を１０ｎｍ以下とすることにより、例えば０．１３μｍ角の電荷蓄積領域にも同様に多数の第２の微粒子体を設けることができる。
【０２６３】
前述のように、第１の微粒子体の粒径は０．１ｎｍ以上であるから、第２の微粒子体の粒径ｒ２と第１の微粒子体の粒径ｒ１との比ｆは３００倍以下であることが好ましい。また、特に微細化した素子に対しては粒径比を１００倍以下にすることが、より好ましい。
【０２６４】
一方、第２の微粒子体の粒径をあまり小さくすると、下記式
ΔＥ２＝（ｅ２／８πε）・（１／ｒ２）
によって表される電荷を注入した際の電位上昇ΔＥ２が大きくなり、蓄積された電荷が不安定となる。ここで、第２の微粒子体の粒径を１ｎｍ以上とすることにより、過大な電位上昇を抑制し、電荷保持が容易となる。特に、第２の微粒子体の粒径を３ｎｍ以上とすることにより、長期の電荷保持が容易となる。
【０２６５】
以上から、第２の微粒子体の粒径ｒ２は、第１の微粒子体の粒径ｒ１に対して１．８倍以上３００倍以下とすることが好ましい。なお、微細化した半導体素子において、電荷保持をより安定化させるには、第２の微粒子体の粒径ｒ２は、第１の微粒子体の粒径ｒ１に対して４倍以上１００倍以下であることが、より好ましい。
【０２６６】
また、第１の微粒子体の粒径ｒ１は、０．１ｎｍ以上５ｎｍ以下であることが好ましい。なお、高速で動作させ、また電荷保持をより安定化させるには第１の微粒子体の粒径ｒ１は０．５ｎｍ以上２ｎｍ以下であることがより好ましい。
【０２６７】
また、第２の微粒子体の粒径ｒ２は、１ｎｍ以上３０ｎｍ以下であることが好ましい。なお、微細化した半導体素子において、電荷保持をより安定化させるには、第２の微粒子体の粒径ｒ２は、３ｎｍ以上１０ｎｍ以下とすることがより好ましい。
【０２６８】
以上のように、本実施形態の半導体素子では、電荷保持を担う微粒子体と電荷移動を制御する微粒子体を独立に設け、各々の機能を特化させることにより書込・消去が高速でかつ、従来になく長時間の電荷保持が可能で信頼性の高い微粒子体への電荷注入、保持、消去の手段が提供される。
【０２６９】
本実施形態では、微粒子体中に注入・蓄積される電荷としては、電子と正孔のいずれをも利用可能である。
【０２７０】
また本実施形態では、半導体基板としてｐ型のシリコン基板を用いたが、同様にｎ型の半導体基板やその他の材料の半導体基板を用いることもできる。注入電荷として電子を用いる場合はｎ型の半導体基板を、また注入電荷として正孔を用いる場合はｐ型の半導体基板を用いることにより、蓄積電荷の放出の抑制が容易となり、より好ましい。
【０２７１】
また、本実施形態では、微粒子体としてシリコン微粒子と金微粒子を用いたが、同様に金属や他の半導体材料を用いることもできる。
【０２７２】
また、本実施形態では、第２の微粒子体と半導体基板の間に第１の障壁層と第２の障壁層にはさまれた第１の微粒子体を１層のみ設けているが、第１の微粒子体を複数層設け、各層の間にさらに障壁層をはさんだ構造によりさらに第２の微粒子体内の電荷保持を安定化させることもできる。
【０２７３】
（第１７の実施形態）
図２９は、本発明の第１７の実施形態における半導体メモリ素子の断面図である。同図に示すように、半導体メモリ素子は、半導体基板であるｐ型シリコン基板３０４１中に形成されたソース領域あるいはドレイン領域として機能するｎ型領域３０４２と、ソース／ドレイン電極である金属電極３０４９と、ゲート絶縁膜である厚さが７ｎｍのＳｉＯ２ゲート絶縁層３０４７と、ゲート電極であるｎ型多結晶シリコン電極３０４８とを備え、ＭＩＳ型トランジスタ構造を有している。また、上記ＭＩＳ型トランジスタ構造のゲート絶縁膜３０４７と半導体基板３０４１の間に、以下の部材が設けらている。半導体基板上には電荷の移動に対して障壁として機能する第１の障壁層として、厚さ１．９ｎｍ程度の熱酸化ＳｉＯ２膜３０４３が設けられている。また、上記第１の障壁層である熱酸化ＳｉＯ２膜３０４３の上に、第１の微粒子体として直径２．５ｎｍのシリコン微粒子３０４４が設けられている。また、上記第１の微粒子体であるシリコン微粒子３０４４の上に、電荷の移動に対して障壁として機能する第２の障壁層である厚さ１．８ｎｍ程度のＳｉＯ２膜３０４５が設けられている。また上記第２の障壁層であるＳｉＯ２膜３０４５の上に、第２の微粒子体として直径６ｎｍの金微粒子３０４６が設けられている。ここで、シリコン微粒子の面内密度は１×１０１１ｃｍ−２〜１×１０１３ｃｍ−２、金微粒子の面内密度は１×１０１０ｃｍ−２〜１×１０１２ｃｍ−２程度である。
【０２７４】
本実施形態でも、第１６の実施形態と同様の原理により、微粒子体への電荷の注入・保持・放出を制御できる構造を実現できる。さらに、本実施形態では電荷を保持する構造がＭＩＳ型トランジスタ構造のゲート領域に形成されていることにより、第２の微粒子体中に電荷が保持されている状態と電荷が無い状態とではＭＩＳ型トランジスタ特性の閾値電圧が変化する。これにより、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。さらに単一素子により基本的なメモリ動作が実現されるので高密度の集積化が可能である。
【０２７５】
本実施形態においては、図２９に示すように、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ソース領域に接する領域において微粒子体が存在しない部分が設けられているので、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することができる。
【０２７６】
また、本実施形態において、微粒子体の設けられた領域が少なくともソース−ドレイン間の短絡電流を妨げる方向で複数の領域に分割された形状を有することにより、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することもできる。
【０２７７】
（第１８の実施形態）
図３０は、本発明の第１８の実施形態における半導体素子の断面図である。同図に示すように、半導体基板であるｐ型シリコン基板３０５１上に、電荷の移動に対して障壁として機能する表面障壁層である厚さ１ｎｍ程度の熱酸化ＳｉＯ２膜３０５２ａが設けられている。また、表面障壁層である熱酸化ＳｉＯ２膜３０５２ａの上に、電荷の移動に対して障壁として機能するＳｉＯ２膜が設けられ、このＳｉＯ２膜に第１の微粒子体であるシリコン微粒子３０５４が分散した微粒子分散層であるＳｉＯｘ層（１．５＜ｘ＜２）からなるシリコン過多酸化膜３０５３が設けられている。また、微粒子分散層であるシリコン過多酸化膜（Ｓｉｌｉｃｏｎ　ｒｉｃｈ　ｏｘｉｄｅ）３０５３の上に、障壁層として機能する堆積ＳｉＯ２膜３０５２ｂが設けられている。そして、堆積ＳｉＯ２膜２０５２ｂの上に、第２の微粒子体である直径２ｎｍの金微粒子３０５５が設けられている。また、上記第２の微粒子体である金微粒子３０５５の上に絶縁体層である厚さ８ｎｍのＳｉＯ２膜３０５６が設けられており、最上部に電極層であるｎ型多結晶シリコン電極３０５７が設けられている。金微粒子３０５５は、金コロイド溶液へのウエハ浸漬により、直径２〜５ｎｍの微粒子が１×１０１０ｃｍ−２〜１×１０１２ｃｍ−２程度の面内密度で固定されたものである。
【０２７８】
上述の第１６の実施形態では、第１の微粒子体を第１の障壁層の上に微細構造として作製しているので、第１の微粒子体の粒径分布や面内分散状態等を制御する必要がある。しかし、本実施形態では、ＳｉＯｘ層（１．５＜ｘ＜２）からなるシリコン過多酸化膜３０５３（微粒子分散層）を用いることにより、容易に障壁層であるＳｉＯ２膜中に微小なシリコン微粒子３０５４が分散した構造を実現できる。すなわち、ＳｉＯｘ膜中の微小なシリコンアイランドが微粒子体として機能するので、特に微細構造を制御する必要がない。この結果、半導体素子の製造が容易となり、素子特性の再現性も高い。ＳｉＯｘ層は、ＣＶＤ法により容易に高品質の膜が製造できるが、スパッタ法等の他の方法によっても作製できる。なお、ＳｉＯｘ層（１．５＜ｘ＜２）中の酸素含有比ｘが１．８＜ｘ＜２の範囲にあることにより、より微小なシリコンアイランドを形成することができ好ましい。ＳｉＯｘ層（１．５＜ｘ＜２）の厚さは３〜１０ｎｍの範囲にあることにより、低電圧での素子動作が可能となる。本実施形態では、厚さ６ｎｍのＳｉＯ１．９層を用いている。ここで、第１の微粒子体として機能するＳｉＯｘ層（１．５＜ｘ＜２）中のシリコン微粒子３０５４の粒径は１ｎｍ以下であり、金微粒子３０５５（第２の微粒子体）の直径は、このシリコン微粒子３０５４の直径の２倍以上である。
【０２７９】
特に、金微粒子３０５５（第２の微粒子体）とシリコン過多酸化膜３０５３（微粒子分散層）との間に障壁層として機能する堆積ＳｉＯ２膜３０５２ｂを設けたので、金微粒子３０５５に保持された電荷が所望しないときにシリコン過多酸化膜３０５３中のシリコン微粒子（第１の微粒子体）に移動するのを確実に防止することができる利点がある。
【０２８０】
なお、本実施形態では、作製したＳｉＯｘ層を特に熱処理することなくそのまま使用し、ＳｉＯｘ層中の微小なシリコンアイランドを微粒子体として利用しているが、ＳｉＯｘ層を１０００℃程度で熱処理することにより、シリコン微粒子を成長させ、その粒径を制御することもできる。
【０２８１】
また、本実施形態では、微粒子分散層としてＳｉＯｘ層を使用しているが、絶縁体層内に半導体イオンあるいは金属イオンを注入することにより、微粒子分散層を形成することにより、本実施形態の微粒子分散層と同等の電荷制御機能を有する構造をさらに容易に形成することもできる。半導体あるいは金属イオンが注入された絶縁体層は微粒子を分散した構造とは異なるが、絶縁体中で半導体や金属原子が形成する準位は、本実施形態における粒径の小さな第１の微粒子体と実質的に同様の機能を得られるので、本実施形態における微粒子分散層として使用することができる。かかる半導体イオンや金属イオンの例としては、ＳｉイオンやＷイオン等があり、これらのイオンが注入したＳｉＯ２膜などを微粒子分散層として使用することで、本実施形態の半導体素子と同様の機能を得ることができる。
【０２８２】
本実施形態においても、第１６の実施形態と同様の原理により、微粒子体への電荷の注入・保持・放出を効率よく制御できる。さらに、本実施形態では前述のように、第１の微粒子体を微細構造として作製する必要がないため、製造が容易で素子特性の再現性が高い利点がある。
【０２８３】
さらに、本実施形態では第１６の実施形態と異なり、半導体基板と第２の微粒子体の間の電荷移動は通常、単一の第１の微粒子体だけではなく、複数の第１の微粒子体を介して行われる。このような複数の微粒子体を介したトンネル過程では単一の微粒子体を介した過程に比べてトンネル電流は減少するが、その減少率は書込み時のような比較的強い電界下に比べて電荷保持時のような弱い電界下の方が大きい。その結果、書込・消去時のトンネル電流（書込・消去電流）と、電荷保持時のトンネル電流（リーク電流）の比がさらに増大され高速で長寿命の素子を実現できる。
【０２８４】
なお、第２の微粒子体を設けず、単に第１の微粒子分散層を設けただけの構造では電荷保持が静電容量の高い第１の微粒子体で行われ、さらに電荷保持時に第１の微粒子分散層の中でもより静電容量の高い半導体基板に隣接する微粒子体へと逆流するので長期間の電荷保持は困難である。また、この場合、第１の微粒子分散層では横方向に電荷が分散しやすいので一部のリーク電流により広範囲の蓄積電荷を失う場合があり信頼性の高い半導体素子の実現が困難である。
【０２８５】
また、後述の第ｘの実施形態で記載の第２の微粒子体に代えて、単一の浮遊導電体を設けた構造でも、一部のリーク電流により全ての電荷を失ってしまうことになる。本実施形態では、リーク位置の真上にある第２の微粒子体のみが電荷を失うだけで、他の第２の微粒子体には影響が及ばないので高い信頼性を有する。
【０２８６】
なお、本実施形態の半導体素子において、微粒子分散層と第２の微粒子体の間に、第２の障壁層が設けられていることによりリーク電流をさらに抑制することもできる。
【０２８７】
また、本実施形態の半導体素子においては、半導体基板と微粒子分散層の間に表面障壁層を設けているが、微粒子分散層の微粒子密度があまり高くない場合等はこれを省略して半導体基板上に直接微粒子分散層を設けることもできる。
【０２８８】
本実施形態の半導体素子の構造を利用して、第１７の実施形態と同様の半導体メモリ素子を構成することができる。
【０２８９】
図３１は、本実施形態の半導体素子を利用して形成される半導体メモリ素子の断面図である。半導体基板であるｐ型シリコン基板３０６１上に、ソース・ドレイン領域３０６２と、表面障壁層である熱酸化ＳｉＯ２膜３０６３ａと、障壁層であるＳｉＯ２膜中に第１の微粒子体であるシリコン微粒子３０６５が分散したシリコン過多酸化膜３０６４と、障壁層である堆積ＳｉＯ２膜３０６３ｂと、第２の微粒子体である金微粒子３０６６と、ＳｉＯ２膜からなるゲート絶縁膜３０６７と、電極層であるｎ型多結晶シリコン電極３０６８と、ソース・ドレイン電極３０６９とが設けられている。つまり、第１７の実施形態と同様のＭＩＳ型トランジスタ構造が形成されており、そのゲート絶縁膜３０６７と半導体基板３０６１の間に、微粒子分散層（ＳｉＯｘ層）が介在している。これにより、第２の微粒子体である金微粒子３０６６中に電荷が保持されている状態と電荷が無い状態とではＭＩＳ型トランジスタ特性の閾値電圧が変化し、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。
【０２９０】
また、本実施形態の半導体メモリ素子においては、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ソース領域に接する領域のいずれか一方あるいは両方の領域において、少なくとも微粒子分散層および微粒子体が存在しない部分が設けられているので、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を通って短絡した電流が流れることをより効果的に防止することができる。
【０２９１】
（第１９の実施形態）
図３２は、本発明の第１９の実施形態における半導体素子の断面図である。半導体基板であるｐ型シリコン基板３０７１の上に、電荷の移動に対して障壁として機能する表面障壁層として、厚さ１．２ｎｍ程度の熱酸化ＳｉＯ２膜３０７２ａが設けられている。また、上記表面障壁層である熱酸化ＳｉＯ２膜３０７２ａの上に、電荷の移動に対して障壁として機能するＳｉＯ２膜中に第１の微粒子体としてシリコン微粒子３０７４が分散した第１の微粒子分散層となる厚さ３ｎｍ程度の第１のＳｉＯｘ層（１．５＜ｘ＜２）からなるシリコン過多酸化膜３０７３が設けられている。また、第１の微粒子分散層であるシリコン過多酸化膜３０７３の上に、障壁層として機能する堆積ＳｉＯ２膜３０７３ｂと、電荷の移動に対して障壁層として機能するＳｉＯ２膜中に第２の微粒子体であるシリコン微粒子３０７６が分散した第２の微粒子分散層である厚さ５ｎｍ程度の第２のＳｉＯｘ層（１．５＜ｘ＜２）からなるシリコン過多酸化膜３０７５とが順次設けられている。また、上記第２の微粒子分散層であるシリコン過多酸化膜３０７５の上に絶縁体層である厚さ１０ｎｍのＳｉＯ２膜３０７７が設けられており、最上部に電極層であるｎ型多結晶シリコン電極３０７８が設けられている。
【０２９２】
第１の微粒子体３０７４と第２の微粒子体３０７６はいずれもＳｉＯｘ層（１．５＜ｘ＜２）中に分散されたシリコン微粒子であるが、ＳｉＯｘ膜の組成制御と熱処理により微粒子体の粒径を制御できる。いずれの層も、ＣＶＤ装置を用いてＳｉＯｘ層（１．５＜ｘ＜２）を堆積した後、約１１００℃で熱処理することによりシリコン微粒子を成長させているが、第２の微粒子分散層（シリコン過多酸化膜３０７５）のＳｉ含有比を第１の微粒子分散層（シリコン過多酸化膜３０７３）のＳｉ組成比含有比に比べて高くすることにより、第２の微粒子分散層に成長するシリコン微粒子の粒径を大きくすることができる。本実施形態では、第１の微粒子分散層（シリコン過多酸化膜３０７３）の組成をＳｉＯ１．９とする一方、第２の微粒子分散層（シリコン過多酸化膜３０７５）の組成をＳｉＯ１．７としている。ここで、第２の微粒子体の粒径は１．７ｎｍ以上である。また、第１の微粒子体の粒径は約０．８ｎｍ以下である。そして、第２の微粒子体の粒径は、第１の微粒子体の粒径の約１．８倍以上である。その結果、上述のように、第２の微粒子体における電荷の注入・保持特性を良好に発揮することができる。
【０２９３】
また、本実施形態では、第１，第２の微粒子分散層としてＳｉＯｘ層を使用しているが、絶縁体層内に半導体イオンあるいは金属イオンを注入することにより、微粒子分散層層を形成することにより、本実施形態の第１，第２の微粒子分散層と同等の電荷制御機能を有する構造をさらに容易に形成することもできる。
【０２９４】
本実施形態でも、第１８の実施形態と同様の原理により微粒子体への電荷の注入・保持・放出を効率よく制御できる。また、第１８の実施形態では第２の微粒子体を第１の微粒子分散層上に微細構造として作製する必要があるが、本実施形態では、第２の障壁層中に第２の微粒子体が分散された構造を用いることにより、さらに半導体素子の作製が容易となり素子特性の再現性も高い利点がある。
【０２９５】
なお、第２の微粒子分散層を設けず、単に第１の微粒子分散層を設けただけの構造では電荷保持が静電容量の小さな第１の微粒子体で行われ、さらに電荷保持時に第１の微粒子分散層の中でもより静電容量の高い半導体基板に隣接する微粒子体へと逆流するので長期間の電荷保持は困難である。
【０２９６】
なお、本実施形態の半導体素子において、第１の微粒子分散層と第２の微粒子分散層の間に、第２の障壁層が設けられていることによりリーク電流をさらに抑制することもできる。
【０２９７】
また、本実施形態の半導体素子においては、半導体基板と第１の微粒子分散層の間に表面障壁層を設けているが、第１の微粒子分散層の微粒子密度があまり高くない場合等はこれを省略して半導体基板上に直接第１の微粒子分散層を設けることもできる。
【０２９８】
本実施形態では、第１の微粒子分散層と第２の微粒子分散層の間に明確な界面があるが、第１の微粒子分散層と第２の微粒子分散層が連続的な微粒子密度分布を有し、両者の間に明確な界面がないような構成にすることも可能である。この場合でも実質的に本実施形態と同様の効果が得られる。
【０２９９】
本実施形態の半導体素子の構造を利用して、第１７の実施形態と同様の半導体メモリ素子を構成することができる。
【０３００】
図３３は、本実施形態の半導体素子を利用して形成された半導体メモリ素子の断面図である。半導体基板であるｐ型シリコン基板３０８１上に、ソース・ドレイン領域３０８２と、表面障壁層である熱酸化ＳｉＯ２膜３０８３ａと、障壁層であるＳｉＯ２膜中に第１の微粒子体であるシリコン微粒子３０８５が分散した第１の微粒子分散層であるシリコン過多酸化膜３０８４と、障壁層として機能する堆積ＳｉＯ２膜３０８３ｂと、障壁層であるＳｉＯ２膜中に第２の微粒子体である金微粒子３０８７が分散した第２の微粒子分散層であるシリコン過多酸化膜３０８６と、ＳｉＯ２膜からなるゲート絶縁膜３０８８と、電極層であるｎ型多結晶シリコン電極３０８９と、ソース・ドレイン電極３０８０とが設けられている。つまり、第１７の実施形態と同様のＭＩＳ型トランジスタ構造が形成されており、そのゲート絶縁膜３０８８と半導体基板３０８１の間に、２つの微粒子分散層（ＳｉＯｘ層及び金微粒子がＳｉＯ２中に分散した層）が介在している。これにより、第２の微粒子体である金微粒子３０８７中に電荷が保持されている状態と電荷が無い状態とではＭＩＳ型トランジスタ特性の閾値電圧が変化し、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。
【０３０１】
なお、本実施形態の半導体メモリ素子においては、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ソース領域に接する領域のいずれか一方あるいは両方の領域において、少なくとも微粒子分散層が存在しない部分が設けられているので、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を通って短絡した電流が流れることを防止することができる。
【０３０２】
（第２０の実施形態）
図３４は、本発明の第２０の実施形態における半導体素子の断面図である。半導体基板であるｐ型シリコン基板３０９１上に、電荷の移動に対して障壁として機能する表面障壁層である厚さ１．３ｎｍ程度の熱酸化ＳｉＯ２膜３０９２が設けられている。また、上記表面障壁層上に、電荷の移動に対して障壁として機能する障壁層であるＳｉＯ２膜中に第１の微粒子体であるシリコン微粒子３０９４と第２の微粒子体であるイオン注入されたタングステン原子３０９５とが分散した厚さ５ｎｍ程度の微粒子分散層３０９３が設けられている。また、上記微粒子分散層３０９３の上に絶縁体層として厚さ６ｎｍのＳｉＯ２膜３０９６が設けられており、最上部に電極層であるｎ型多結晶シリコン電極３０９７が設けられている。
【０３０３】
ここで第１の微粒子体９４と第２の微粒子体３０９５はいずれも障壁層であるＳｉＯ２膜中に分散された微粒子体であるが、第２の微粒子体３０９５の粒径は２．６ｎｍ以上であり実質的な粒径が約０．５ｎｍ以下の第１の微粒子体３０９４の１．８倍以上である。
【０３０４】
上述のような微粒子分散層はＣＶＤ装置を用いてＳｉＯｘ（１．５＜ｘ＜２）膜を堆積した後、約１１００℃で熱処理することによりシリコン微粒子を成長し、さらにタングステン原子をイオン注入することで作製できる。本実施形態では、第１の微粒子体である絶縁体層に注入されたタングステン原子を使用しているが、この他のイオン注入により導入された半導体原子あるいは金属原子、あるいはその他の半導体微粒子あるいは金属微粒子を利用することもできる。
【０３０５】
本実施形態でも、第１８の実施形態と同様の原理により、微粒子体への電荷の注入・保持・放出を効率よく制御できる。また、第１８の実施形態では、適切な素子動作速度と記録保持期間を得るには第１の微粒子分散層の厚さを制御する必要があるが、本実施形態では、許容される厚さ範囲が広く、素子作製が容易である。すなわち、分散された第１の微粒子体と第２の微粒子体が様々な位置関係にあるが、書込み時に半導体表面から引抜かれた電荷はより電荷移動の容易な経路を選択し、比較的注入の容易な第２の微粒子体から注入されていく。電荷保持時は、半導体表面に隣接する等の第２の微粒子体からは速やかに電荷が放出されるが、より電荷放出の困難な位置では、長期にわたり電荷の保持が行われる。本実施形態では、第１８の実施形態に比べて注入される電荷に対する保持される電荷の割合が少いが、素子構成がより簡素であるため再現性の高い半導体素子を容易に作製できる利点を有する。
【０３０６】
なお、本実施形態では、第１の微粒子体と第２の微粒子体に明確な区別があるが、同一材料でも十分広い範囲にわたる様々な粒径を有する微粒子体を作製することにより連続的な粒径分布を有する微粒子体を設け、粒径の小さな微粒子体を第１の微粒子体として機能させ、粒径の大きな微粒子体を第２の微粒子体として機能させることもできる。この場合、第１の微粒子体と第２の微粒子体の間に明確な区別を行うことはできないが、注入された電荷は粒径が大きく静電容量の大きな微粒子に選択的に保持されるので、電荷によって選択された微粒子体が第２の微粒子体として機能することになる。半導体表面付近の微粒子体への電荷の逆流を防ぐためには微粒子体の粒径分布は少なくとも中間的な粒径を有する微粒子の０．７倍から１．４倍の範囲より広い範囲に分布を持つ必要がある。また長期の電荷保持を行うには少なくとも０．４倍から１．６倍以上の範囲に粒径分布を持つことが望ましい。
【０３０７】
また、微粒子体の粒径分布は、中央に谷を有し、その両側に２つのピークを有する形状とすることが好ましい。
【０３０８】
また、本実施形態の半導体素子においては、半導体基板と微粒子分散層の間に表面障壁層を設けているが、微粒子分散層の微粒子密度があまり高くない場合等はこれを省略して半導体基板上に直接微粒子分散層を設けることもできる。
【０３０９】
本実施形態の半導体素子の構造を利用して、第１７の実施形態と同様の半導体メモリ素子を構成することができる。
【０３１０】
図３５は、本実施形態の半導体素子を利用して形成された半導体メモリ素子の断面図である。半導体基板であるｐ型シリコン基板３１０１の上に、ソース・ドレイン領域３１０２と、表面障壁層である熱酸化ＳｉＯ２膜３１０３と、障壁層であるＳｉＯ２膜中に第１の微粒子体であるシリコン微粒子３１０５と第２の微粒子体であるタングステン微粒子３１０６とが分散した微粒子分散層３１０４と、ＳｉＯ２膜からなるゲート絶縁膜３１０７と、電極層であるｎ型多結晶シリコン電極３１０８と、ソース・ドレイン電極３１０９とが設けられている。これにより、第２の微粒子体中に電荷が保持されている状態と電荷が無い状態とではＭＩＳ型トランジスタ特性の閾値電圧が変化し、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。
【０３１１】
本実施形態の半導体メモリ素子において、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ソース領域に接する領域のいずれか一方あるいは両方の領域において、少なくとも微粒子分散層が存在しない部分が設けられていることにより、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することができる。
【０３１２】
（第２１の実施形態）
図３６は、本発明の第２１の実施形態における半導体素子の断面図である。半導体基板であるｐ型シリコン基板３１１１上に、まず第１のＳｉＯ２層である厚さ１ｎｍ程度の熱酸化ＳｉＯ２膜３１１２が設けられている。また、上記第１のＳｉＯ２層上にＳｉＯｘＮｙ層（０≦ｘ＜２，０＜ｙ≦４／３）である厚さ１．２ｎｍ程度のＳｉ３Ｎ４層３１１３が設けられており、さらに上記ＳｉＯｘＮｙ層上に厚さ１．８ｎｍ程度の第２のＳｉＯ２層３１１４が設けられている。また上記第２のＳｉＯ２層３１１４の上に、微粒子体である直径２ｎｍの金微粒子３１１５が設けられている。また、上記微粒子体上に絶縁体層である厚さ１０ｎｍのＳｉＯ２膜３１１６が設けられており、最上部に電極層であるｎ型多結晶シリコン電極３１１７が設けられている。金微粒子３１１５の面内密度は１×１０１０ｃｍ−２〜１×１０１２ｃｍ−２の範囲である。
【０３１３】
本実施形態では、第１６の実施形態と異なり、粒径の異なる２種の微粒子体を設けてはいない。しかし、本実施形態では、ＳｉＯｘＮｙ層（０≦ｘ＜２，０＜ｙ≦４／３）が第１のＳｉＯ２層と第２のＳｉＯ２層にはさまれた構成となっているので、ＳｉＯｘＮｙ層と第２のＳｉＯ２層の間の界面付近およびＳｉＯｘＮｙ層内部に電荷を授受することのできる準位（界面準位）が発生する。この界面準位における準位間のエネルギー間隔が大きく、また、電荷を受取った際の界面準位の電位上昇が大きいので、実効的に粒径の小さな微粒子体と同様の機能を提供することができる。すなわち、本実施形態ではＳｉＯｘＮｙ　層と第２のＳｉＯ２層の間の界面準位が第１６の実施形態における第１の微粒子体と同等の機能を有している。その結果、本実施形態における微粒子体では、第１６の実施形態における第２の微粒子体と同様に蓄積された電荷を安定に保持することができる。したがって、本実施形態でも、第１６の実施形態と同様の原理により微粒子体への電荷の注入・保持・放出を効率よく制御できる。
【０３１４】
また、第１６の実施形態では第１の微粒子体を第１の障壁層上に微細構造として作製する必要があるが、本実施形態では、ＳｉＯｘＮｙ層を利用するので、第１の微粒子体の微細構造を特に制御する必要がない。この結果、半導体素子の製造が容易となり、素子特性の再現性も高い利点がある。ＳｉＯｘＮｙ層はＣＶＤ法により容易に高品質の膜が製造できる。
【０３１５】
本実施形態では、ＳｉＯｘＮｙ層（０≦ｘ＜２，０＜ｙ≦４／３）であるＳｉ３Ｎ４層を用いたが、この他、一般式ＳｉＯｘＮｙ（０＜ｘ＜２，０＜ｙ＜４／３）で表される組成を有するシリコン酸窒化膜を使用することもできる。
【０３１６】
なお、微粒子体を設けず、単にＳｉＯｘＮｙ層が第１のＳｉＯ２層と第２のＳｉＯ２層にはさまれている構造のみでは、電荷保持が静電容量の高い界面準位で行われるので長期間の電荷保持は困難である。さらに、電荷保持が行われる界面準位間では横方向の電荷分散が無視できないので、一部のリーク電流により全ての蓄積電荷を失う場合があり半導体素子の信頼性が低い。
【０３１７】
本実施形態の半導体素子の構造を利用して、第１７の実施形態と同様の半導体メモリ素子を構成することができる。
【０３１８】
図３７は、本実施形態の半導体素子を利用して形成された半導体メモリ素子の断面図である。半導体基板であるｐ型シリコン基板３１２１の上に、ソース・ドレイン領域３１２２と、第１のＳｉＯ２層である熱酸化ＳｉＯ２膜３１２３と、ＳｉＯｘＮｙ層（０≦ｘ＜２，０＜ｙ≦４／３）であるＳｉＯ１．５Ｎ３．５層３１２４と、第２のＳｉＯ２層３１２５と、微粒子体である金微粒子３１２６と、ＳｉＯ２膜３１２７と、ｎ型多結晶シリコン電極３１２８と、ソース・ドレイン電極３１２９とが設けられている。これにより、第２の微粒子体中に電荷が保持されている状態と電荷が無い状態とではＭＩＳ型トランジスタ特性の閾値電圧が変化し、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。
【０３１９】
また、本実施形態の半導体メモリ素子においては、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ソース領域に接する領域のいずれか一方あるいは両方の領域において、少なくともＳｉＯｘＮｙ層および微粒子体が存在しない部分が設けられているので、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することができる。
【０３２０】
（第２２の実施形態）
図３８は、本発明の第２２の実施形態における半導体素子の断面図である。半導体基板としてｐ型シリコン基板３１３１上に、第１のＳｉＯ２層である厚さ１．３ｎｍ程度の熱酸化ＳｉＯ２膜３１３２が設けられている。また、上記第１のＳｉＯ２層上に厚さ１．８ｎｍ程度のＳｉＯｘＮｙ層（０≦ｘ＜２，０＜ｙ≦４／３）であるＳｉＯ０．５Ｎ層３１３３が設けられており、さらにＳｉＯ０．５Ｎ層上に、電荷の移動に対して障壁として機能する障壁層であるＳｉＯ２中に微粒子体であるシリコン微粒子３１３５が分散した第１の微粒子分散層であるＳｉＯｘ層（１．５＜ｘ＜２）からなるシリコン過多酸化膜３１３４が設けられている。また、第１の微粒子分散層上に、絶縁体層である厚さ１０ｎｍのＳｉＯ２膜３１３６が設けられており、最上部に電極層であるｎ型多結晶シリコン電極３１３７が設けられている。本実施形態において、ＳｉＯｘ層の厚さは約５ｎｍ、その組成はＳｉＯ１．８である。
【０３２１】
本実施形態においても、第２１の実施形態と同様の原理により微粒子体への電荷の注入・保持・放出を効率よく制御できる。また、第２１の実施形態では微粒子体を微細構造として粒径分布や面内分散状態等を制御して作製する必要があるが、本実施形態では、障壁層中に微粒子体が分散した構造を用いることにより素子の作製が容易となり再現性が高い利点がある。
【０３２２】
本実施形態では、ＳｉＯｘＮｙ層（０≦ｘ＜２，０＜ｙ≦４／３）としてＳｉＯ０．５Ｎ層を用いたが、この他、Ｓｉ３Ｎ４層や、他の組成を有するシリコン酸窒化膜を使用することもできる。
【０３２３】
また、本実施形態において、ＳｉＯｘＮｙ層（０≦ｘ＜２，０＜ｙ≦４／３）層と微粒子分散層の間に、第２のＳｉＯ２層が設けられていることによりリーク電流をさらに抑制することもできる。
【０３２４】
本実施形態の半導体素子の構造を利用して、第１７の実施形態と同様の半導体メモリ素子を構成することができる。
【０３２５】
図３９は、本実施形態の半導体素子を利用して形成された半導体メモリ素子の断面図である。半導体基板であるｐ型シリコン基板３１４１の上に、ソース・ドレイン領域３１４２と、熱酸化ＳｉＯ２膜３１４３と、Ｓｉ３Ｎ４層３１４４と、微粒子体であるシリコン微粒子３１４６と、シリコン過多酸化膜３１４５と、ＳｉＯ２膜３１４７と、ｎ型多結晶シリコン電極３１４８と、ソース・ドレイン電極３１４９とが設けられている。これにより、微粒子体中に電荷が保持されている状態と電荷が無い状態とではＭＩＳ型トランジスタ特性の閾値電圧が変化し、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。
【０３２６】
本実施形態の半導体メモリ素子においては、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ソース領域に接する領域のいずれか一方あるいは両方の領域において、少なくともＳｉＯｘＮｙ層および微粒子分散層が存在しない部分が設けられているので、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することができる。
【０３２７】
（第２３の実施形態）
図４０は、本発明の第２３の実施形態における半導体素子の断面図である。同図に示すように、半導体基板としてのｐ型シリコン基板３１５１上に、まず電荷の移動に対して障壁として機能する第１の障壁層である厚さ２ｎｍ程度の熱酸化ＳｉＯ２膜３１５２が設けられている。また上記第１の障壁層である熱酸化ＳｉＯ２膜３１５２上に、第１の微粒子体として直径２ｎｍのシリコン微粒子３１５３が設けられている。また上記第１の微粒子体であるシリコン微粒子３１５３の上に、電荷の移動に対して障壁として機能する第２の障壁層である厚さ２ｎｍ程度のＳｉＯ２膜３１５４が設けられている。また上記第２の障壁層であるＳｉＯ２膜３１５４の上に、第２の微粒子体である直径２ｎｍのＳｉＧｅ微粒子３１５５が設けられている。また上記第２の微粒子体であるＳｉＧｅ微粒子３１５５の上に絶縁体層として厚さ１０ｎｍのＳｉＯ２膜３１５６が設けられており、最上部には電極層であるｎ型多結晶シリコン電極３１５７が設けられている。
【０３２８】
ここで、上記第２の微粒子体であるＳｉＧｅ微粒子３１５５の直径は上記第１の微粒子体であるシリコン微粒子３１５３の直径と同じとなっているが、両者の電子親和力が異なる。すなわち、第１の微粒子体であるシリコン微粒子３１５３の電子親和力は、第２の微粒子体であるＳｉＧｅ微粒子３１５５の電子親和力よりも小さい。また、この場合には、第１の微粒子体であるシリコン微粒子３１５３の電子親和力と禁制帯幅との和が、第２の微粒子体であるＳｉＧｅ微粒子３１５５の電子親和力と禁制帯幅との和よりも大きい。したがって、本実施形態の構造は、第２の微粒子体であるＳｉＧｅ微粒子３１５５に、電子，正孔のいずれをも情報媒体である電荷として保持させて使用することができる構造である。
【０３２９】
以上のように、本発明の新規な構造を有する半導体素子により、従来になく作製が容易で信頼性の高く、長期の電荷保持が可能な微粒子体への電荷注入、保持、消去の手段が提供される。
【０３３０】
図４１は、本発明の第２３の実施形態における半導体素子を利用して得られる半導体メモリ素子の断面図である。同図に示すように、半導体メモリ素子は、半導体基板であるｐ型シリコン基板３１６１中に形成されたソース領域あるいはドレイン領域として機能するｎ型領域３１６２と、厚さ１．９ｎｍ程度の熱酸化ＳｉＯ２膜３０４３と、第１の微粒子体であるシリコン微粒子３１６４と、第２の障壁層であるＳｉＯ２膜３１６５と、第２の微粒子体であるＳｉＧｅ微粒子３０４６と、ゲート絶縁膜であるＳｉＯ２ゲート絶縁層３１６７と、ゲート電極であるｎ型多結晶シリコン電極３１６８と、ソース／ドレイン電極である金属電極３１６９とを備え、ＭＩＳ型トランジスタ構造を有している。
【０３３１】
この構造によっても、第２３の実施形態と同様の原理により、微粒子体への電荷の注入・保持・放出を制御できる構造を実現できる。さらに、本実施形態では電荷を保持する構造がＭＩＳ型トランジスタ構造のゲート領域に形成されていることにより、第２の微粒子体中に電荷が保持されている状態と電荷が無い状態とではＭＩＳ型トランジスタ特性の閾値電圧が変化する。これにより、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。さらに単一素子により基本的なメモリ動作が実現されるので高密度の集積化が可能である。
【０３３２】
本実施形態においては、図４０に示すように、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ソース領域に接する領域において微粒子体が存在しない部分が設けられているので、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することができる。
【０３３３】
なお、第１６〜第２３の実施形態においては、半導体基板としてｐ型シリコン基板を用いているが、本発明では、この他にｎ型シリコン基板、ＧａＡｓ基板等他の半導体材料を用いた基板を用いることもできる。
【０３３４】
また、第１６〜第２３の実施形態においては、絶縁層を構成する材料としてＳｉＯ２を用いているが、前述のように、Ｓｉ３Ｎ４、ＳｉｘＯｙＮｚ（４ｘ＝２ｙ＋３ｚ）、ＣｅＯ２、ＺｎＳ、ＺｎＯ、Ａｌ２Ｏ３、等他の絶縁体材料を用いることもできる。
【０３３５】
また、第１６〜第２３の実施形態においては、微粒子体としてシリコン微粒子や金微粒子、タングステン原子、ＳｉＧｅ微粒子等を用いているが、前述のように他の半導体材料や金属を用いることもできる。
【０３３６】
（第２４の実施形態）
図４２は、本発明の第２４の実施形態の半導体素子の断面図である。半導体基板としてｐ型シリコン基板４０１１上に、第１の絶縁層である厚さ４ｎｍのＳｉＯ２膜４０１２が設けられ、第１の絶縁体層の上に第１の微粒子体である金微粒子４０１３が設けられている。また、上記第１の微粒子体上に、電荷の移動に対して障壁として機能する第１の障壁層である厚さ２ｎｍ程度の熱酸化ＳｉＯ２膜４０１４が設けられている。また上記第１の障壁層上に、第２の微粒子体である直径約１ｎｍのシリコン微粒子４０１５が設けられている。また、第２の微粒子体上に、電荷の移動に対して障壁として機能する厚さ２ｎｍ程度のＳｉＯ２膜４０１６（第２の障壁層）が設けられている。また、第２の障壁層上に、第３の微粒子体である金微粒子４０１７が設けられている。また、第３の微粒子体上に第２の絶縁体層である厚さ１０ｎｍのＳｉＯ２膜４０１８が設けられており、最上部には電極層であるｎ型多結晶シリコン電極４０１９が設けられている。金微粒子はいずれも高さが約１ｎｍ、横方向の直径が５〜８ｎｍである。ここで、第１の微粒子体および第３の微粒子体の実効的な粒径は、第２の微粒子体の１．８倍以上となっており、その静電容量は第２の微粒子体に比べて大きい。また、第１及び第３の微粒子体の電子親和力は第２の微粒子体より大きく、第１及び第３の微粒子体の電子親和力と禁制帯幅の和は第２の微粒子体より小さい。
【０３３７】
シリコン微粒子は、化学的気相合成（ＣＶＤ）法により、１×１０１１ｃｍ−２〜１×１０１３ｃｍ−２程度の面内密度で形成されており、金微粒子は、金コロイド溶液へのウエハ浸漬により、１×１０１０ｃｍ−２〜１×１０１２ｃｍ−２程度の面内密度で固定されている。
【０３３８】
図５７に示す従来の半導体素子においては、すでに説明したように、半導体表面の電場状態に応じて微粒子体上の電荷量が徐々に変動するため、信頼性の高い電荷保持を行うことが困難であった。これに対して、本発明の構成によれば下記のようにして大幅に素子の信頼性を高めることができる。
【０３３９】
本実施形態においては、第２の微粒子体を介した第１の微粒子体と第３の微粒子体の間の電荷移動により情報が記録される。情報の記録（書込・消去）は上部電極と半導体基板の間に外部から書込（消去）電界を加えることにより第１の微粒子体と第３の微粒子体の間に電場勾配を与えて両者の間で電荷を移動させ、電荷の分布状態を変化させることで行う。
【０３４０】
本実施形態において、第１の微粒子体と半導体基板表面の間には絶縁体層が設けられており、通常、半導体基板と微粒子体の間の電荷移動は起こらない。電荷が保持される微粒子体が半導体表面から隔離された位置に設けられているので半導体表面の状態の影響は間接的なものに抑制される。たとえ、電荷保持時に半導体表面が蓄積状態あるいは強反転状態となり、表面に多数の正孔あるいは電子が存在しても、これらは微粒子体間の電荷移動に直接関与しない。半導体基板の表面状態が変化した場合、それに対応する電場勾配の変化が第１の微粒子体と第３の微粒子体の間にも発生するが、この電場勾配は書込・消去時の外部電界による電場勾配に比較して十分小さく抑制することができる。
【０３４１】
上記の効果により、本実施形態による半導体素子は、半導体基板の表面状態からの影響による微粒子体の電荷保持状態の変動が少なく、信頼性の高い半導体素子を実現できる。
【０３４２】
本実施形態の素子の具体的な電荷注入と電荷保持の動作を以下に説明する。
【０３４３】
外部から書込み電圧として、例えば正電圧がｎ型多結晶シリコン電極４０１９に印可されると、第１の微粒子体（金微粒子４０１３）から電子が引抜かれて第２の微粒子体（シリコン微粒子４０１５）に移動する。ここで、第２の微粒子体の粒径は第１の微粒子体あるいは第３の微粒子体（金微粒子４０１７）の粒径に比べて小さいのでその静電容量は小さく、第２の微粒子体上の電荷は不安定である。このため、余剰の電子は速やかに第２の微粒子体から第３の微粒子体に移動する。この電荷移動により、第１の微粒子体に＋ｅ、第３の微粒子体に−ｅの電荷が蓄積される。第１の微粒子体および第３の微粒子体の静電容量は第２の微粒子体の静電容量に比較して大きいので、蓄積された電荷により生じる電界は書き込み時の外部電界に比べて十分小さく、一度蓄積された電荷は長期間放電せずに保持されることとなる。特に、第２の微粒子体の粒径が５ｎｍ以下のときは、その単電荷による電位上昇が蓄積電荷による電場勾配や熱エネルギーに比較して大きくなるため、第２の微粒子を介した電荷移動が困難となり長期の電荷保持が可能となる。なお、消去時は書込み時と反対方向で同程度の大きさの外部電界を印可することにより容易に蓄積された電荷を放電させることができる。
【０３４４】
第２の微粒子体の状態が量子化され、量子準位のエネルギー間隔が室温の熱エネルギーおよび第３の微粒子体の電位上昇に比べて大きい場合は、次に示すようにさらなる電荷保持の安定化が可能である。
【０３４５】
図４３（ａ），（ｂ）は、電子による電荷移動の際の伝導帯端付近のバンド構造を概略的に示すバンド図である。図４３（ａ）に示すように、第１〜第３の微粒子体に電荷が無い状態で、第２の微粒子体が量子化され、その基底準位４０３２は電子が占め、第１励起準位４０３１は空で両者のエネルギー間隔が熱エネルギーより十分大きいとする。外部より書込みのため電界を加えると、図４３（ｂ）に示すように、第１の微粒子体から第２の微粒子体の第１励起準位４０３１を介したトンネル過程４０３５により電子が第３の微粒子体に注入される。第３の微粒子体の粒径が大きい場合は外部電界を除いても、図４３（ｃ）に示すように、第３の微粒子体のフェルミレベル４０３４は第１励起準位４０３１より低くなる。両者の差が熱エネルギーよりも小さい場合は電荷の放出が困難となり、第３の微粒子体および第１の微粒子体の電荷が安定に保持されることとなる。ここでは、電子を注入電荷として用いる場合について述べたが同様に正孔を用いることもできる。
【０３４６】
なお、リーク電流が抑制されて電荷保持が安定化される効果を利用して、障壁層の厚さを薄くすることにより書込・消去速度を高速化したり書込・消去電圧を低電圧化することもできる。
【０３４７】
電荷として電子を用いる場合には、第１の微粒子体および第３の微粒子体の電子親和力が第２の微粒子体に比べて大きいことにより、また、電荷として正孔を用いる場合には、第１の微粒子体および第３の微粒子体の電子親和力と禁制帯幅の和が第２の微粒子体に比べて小さいことにより、第２の微粒子体を介した電荷リークが抑制できるので電荷保持がさらに容易となる。特に、第２の微粒子体が半導体材料により構成され、第１の微粒子体および第３の微粒子体が金属材料により構成されることにより長期の電荷保持が安定となる。
【０３４８】
さらに、あらかじめ上部電極（多結晶シリコン層）４０１９に書込・消去時に比べて大きな電界を加えて第１の微粒子体あるいは第３の微粒子体に、ｐ型シリコン基板４０１１あるいは上部電極であるｎ型多結晶シリコン電極４０１９から余剰の初期電荷を蓄積させることもできる。初期電荷として、例えば、各第１の微粒子体（金微粒子４０１３）あるいは第３の微粒子体（金微粒子４０１７）に平均１個の単電荷を与えた場合、この単電荷が第１の微粒子体にある状態と、第３の微粒子体にある状態の区別により情報を記録することができる。初期電荷が無い場合の単電荷の移動により発生する電場勾配が約２ｑ／（Ｃ×ｄ）（ただし、ｑは電荷素量、Ｃ：第１の微粒子体と第３の微粒子体の間の静電容量、ｄ：第１の微粒子体と第３の微粒子対の間の有効距離）であるのに比較して、単電荷の初期電荷が第１の微粒子体あるいは第３の微粒子体に存在する場合の電場勾配は約ｑ／（Ｃ×ｄ）と小さくなる。これにより、さらに情報保持時の電荷移動は抑制され、長期間情報を保持することが容易となる。
【０３４９】
以上のように、本実施形態による半導体素子では、従来に無く長時間の電荷保持が可能で信頼性の高い情報記録、保持、消去の手段が提供される。
【０３５０】
本実施形態では、微粒子体中に注入・蓄積される電荷としては、電子と正孔のいずれをも利用可能である。
【０３５１】
また、本実施形態では、半導体基板としてｐ型のシリコン基板を用いたが、同様にｎ型のシリコン基板やその他の材料からなる半導体基板を用いることもできる。
【０３５２】
また、本実施形態では微粒子体としてシリコン微粒子と金微粒子を用いたが、同様に、金属や他の半導体材料を用いることもできる。
【０３５３】
また、本実施形態では第１の微粒子体（金微粒子４０１３）と第３の微粒子体（金微粒子４０１７）との間に、第１の障壁層（熱酸化ＳｉＯ２膜４０１４）と第２の障壁層（ＳｉＯ２膜４０１６）とによって挟まれた第２の微粒子体（シリコン微粒子４０１５）を１層のみ設けているが、第２の微粒子体を複数層設け、各層の間にさらに障壁層をはさんだ構造によりさらに第１の微粒子体および第３の微粒子体内の電荷保持を安定化させることもできる。
【０３５４】
本実施形態において、微粒子体が設けられた領域の周囲が絶縁体により覆われていることにより、蓄積された電荷が周辺からの短絡により消失することが無く望ましい。また特に初期電荷を蓄積する場合、電荷が外部に放出してしまわないために周囲を絶縁体で覆う必要がある。
【０３５５】
（第２５の実施形態）
図４４は、本発明の第２５の実施形態における半導体メモリ素子の断面図である。半導体基板であるｐ型シリコン基板４０４１中にはソース領域あるいはドレイン領域として機能するｎ型伝導領域４０４２が設けられており、ソース／ドレイン電極である金属電極４４１１、ゲート絶縁膜であるＳｉＯ２ゲート絶縁層４０４９、ゲート電極であるｎ型多結晶シリコン電極４４１０と合わせてＭＩＳ型トランジスタ構造が形成されている。また、上記ＭＩＳ型トランジスタ構造のゲート絶縁膜４０４９とｐ型シリコン基板４０４１の間に、以下の構造が設けらている。
【０３５６】
ｐ型シリコン基板４０４１上に、絶縁層である厚さ４ｎｍのＳｉＯ２膜４０４３が設けられ、絶縁層上に第１の微粒子体である金微粒子４０４４が設けられている。第１の微粒子体上に、電荷の移動に対して障壁として機能する厚さ２ｎｍ程度の熱酸化ＳｉＯ２膜４０４５（第１の障壁層）が設けられている。第１の障壁層上に、第２の微粒子体である直径１ｎｍのシリコン微粒子４０４６が設けられている。第２の微粒子体上に、電荷の移動に対して障壁として機能する厚さ２ｎｍ程度のＳｉＯ２膜４０４７（第２の障壁層）が設けられている。第２の障壁層上に、第３の微粒子体である金微粒子４０４８が設けられている。さらに、ＳｉＯ２膜４０４３，金微粒子４０４４，熱酸化ＳｉＯ２膜４０４５，シリコン微粒子４０４６，ＳｉＯ２膜４０４７及び金微粒子４０４８の側面上に、ＳｉＯ２サイドウォール４４１２が設けられている。ここで、金微粒子４０４４，４０４８は、いずれも高さが約１ｎｍ、横方向の直径が５〜８ｎｍである。
【０３５７】
ここで、第１の微粒子体（金微粒子４０４４）および第３の微粒子体（金微粒子４０４８）の実効的な粒径は、第２の微粒子体（シリコン微粒子４０４６）の１．８倍以上となっており、それらの静電容量は第２の微粒子体に比べてそれぞれ大きい。ここで、シリコン微粒子４０４４，４０４８の面内密度は１×１０１１ｃｍ−２〜１×１０１３ｃｍ−２であり、金微粒子の面内密度は１×１０１０ｃｍ−２〜１×１０１２ｃｍ−２程度である。また、微粒子体が設けられた領域の周囲には、絶縁体からなるＳｉＯ２サイドウォール４４１２が設けらている。このように、微粒子体を設けた領域の周囲を絶縁体サイドウォールにより覆われているにより、蓄積された電荷が周辺からの短絡により消失するのを確実に防止することができる。また、微粒子体に初期電荷を蓄積しても、電荷が外部に放出するのを有効に抑制することができる。
【０３５８】
また、本実施形態の半導体メモリ素子において、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ドレイン領域に接する領域のいずれか一方あるいは両方の領域において、少なくとも微粒子分散層が存在しない部分が設けられていることにより、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することができる。
【０３５９】
本実施形態においても、第２４の実施形態と同様の原理により、微粒子体への電荷の注入・保持・放出を制御できる構造を実現できる。さらに、本実施形態では電荷を保持する構造がＭＩＳ型トランジスタ構造のゲート領域に形成されていることにより、第１の微粒子体および第３の微粒子体中の電荷の分布状態の変化に応じてＭＩＳ型トランジスタ特性の閾値電圧が変化する。これにより高速かつ信頼性の高い不揮発性の半導体メモリ素子として動作する。
【０３６０】
また、本実施形態において、ゲート領域の微粒子体の設けられた領域が少なくともソース−ドレイン間の短絡電流を妨げる方向で複数の領域に分割された形状を有することにより、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することもできる。
【０３６１】
（第２６の実施形態）
図４５は、本発明の第２６の実施形態における半導体素子の断面図である。半導体基板であるｐ型シリコン基板４０５１上に、第１の絶縁体層である厚さ４ｎｍのＳｉＯ２膜４０５２が設けられ、第１の絶縁体層上に第１の微粒子体である直径５ｎｍのシリコン微粒子４０５３が設けられている。第１の微粒子体上には、電荷の移動に対して障壁として機能する障壁層としての，ＳｉＯ２中に第２の微粒子体であるシリコン微粒子４０５５が分散した第１の微粒子分散層，つまり，ＣＶＤ装置を用いて堆積したＳｉＯｘ（１．５＜ｘ＜２）からなるシリコン過多酸化膜４０５４が設けられている。さらに、微粒子分散層上に、第２の微粒子体である直径５ｎｍのシリコン微粒子４０５６が設けられている。
【０３６２】
ここで、第１の微粒子体と第３の微粒子体であるシリコン微粒子４０５３，４０５６の表面はいずれも酸化され、シリコン微粒子４０５３，４０５６の周囲は、電荷の移動に対して障壁として機能する厚さ１ｎｍ程度のＳｉＯ２膜（障壁層）により覆われている。第３の微粒子体上には、第２の絶縁体層である厚さ１０ｎｍのＳｉＯ２膜４０５７が設けられており、最上部には電極層であるｎ型多結晶シリコン電極４０５８が設けられている。
【０３６３】
第１，第３の微粒子体であるシリコン微粒子４０５３，４０５６は、ＣＶＤ法により形成され、その面内密度は、いずれも１×１０１０ｃｍ−２〜１×１０１２ｃｍ−２程度である。
【０３６４】
第２４の実施形態においては、第２の微粒子体を第１の障壁層上に微細構造として作製するので粒径分布や面内分散状態等を制御する必要がある。しかし、本実施形態では、ＳｉＯｘ層（１．５＜ｘ＜２）（シリコン過多酸化膜４０５４）を利用することにより、容易に障壁層であるＳｉＯ２中に微小なシリコン微粒子４０５５が分散した構造を実現できる。すなわち、ＳｉＯｘ層中の微小なシリコンアイランド（シリコン微粒子４０５５）が第２の微粒子体として機能するので、特に微細構造を制御する必要がない。この結果、半導体素子の製造が容易となり素子特性の再現性も高い。ＳｉＯｘ層（シリコン過多酸化膜４０５４）は、ＣＶＤ法により容易に高品質の膜が製造できるが、この他スパッタ法等によっても作製できる。なおＳｉＯｘ層（１．５＜ｘ＜２）の酸素含有比ｘが１．８＜ｘ＜２の範囲にあることにより、より微小なシリコンアイランドを形成することができ、好ましい。ＳｉＯｘ層（１．５＜ｘ＜２）の厚さは５〜２０ｎｍの範囲にあることにより、低電圧での素子動作が可能となる。本実施形態では厚さ１０ｎｍのＳｉＯ１．９を用いている。
【０３６５】
ここで、第２の微粒子体として機能するＳｉＯｘ層（１．５＜ｘ＜２）中のシリコン微粒子４０５５の粒径は１ｎｍ以下であり、第１，第３の微粒子体であるシリコン微粒子４０５３，４０５６の直径はその１．８倍以上である。
【０３６６】
なお、本実施形態では、作製したＳｉＯｘ層を特に熱処理することなくそのまま使用し、微小なシリコンアイランドを微粒子体として利用しているが、ＳｉＯｘ層を１０００℃程度で熱処理することによりシリコン微粒子を成長させ、その粒径を制御することもできる。
【０３６７】
また、本実施形態では微粒子分散層としてＳｉＯｘ膜を用いているが、絶縁体に半導体イオンあるいは金属イオンを注入することにより作製された層を本実施形態の微粒子分散層の代わりに用いることにより、さらに容易に本実施形態の微粒子分散層と同等の電荷制御機能を有する構造を作製することもできる。半導体イオンあるいは金属イオンを注入した絶縁体は、シリコン微結晶等を分散した構造とは異なるが、絶縁体中で半導体や金属原子が形成する準位は本発明における粒径の小さな第１の微粒子体と実質的に同様の機能を発揮するので、本発明における微粒子分散層として使用することができる。例えば、ＳｉイオンやＷイオン等を注入したＳｉＯ２膜などを微粒子分散層として使用することで、本実施形態と同様の効果を発揮することができる。
【０３６８】
本実施形態でも、第２４の実施形態と同様の原理により、微粒子体への電荷の注入・保持・放出を効率よく制御できる。さらに、本実施形態では、前述のように、第２の微粒子体を微細構造として作製する必要がないため、製造が容易で素子特性の再現性が高い利点がある。
【０３６９】
さらに、本実施形態では、第２４の実施形態と異なり、第１の微粒子体と第３の微粒子体との間の電荷移動は、通常、単一の第２の微粒子体だけではなく、複数の第２の微粒子体を介して行われる。複数の微粒子体を介したトンネル過程では、単一の微粒子体を介した過程に比べ、特に電荷保持時の弱い電界下でのトンネル電流が減少するので、より長期の電荷保持が容易となる。
【０３７０】
なお、本実施形態の半導体素子においては、第１，第３の微粒子体であるシリコン微粒子４０５３，４０５６の表面はいずれも酸化され、その周囲は電荷の移動に対して障壁として機能する障壁層により覆われているが、上記障壁層のない構造により素子作製工程を簡素化することもできる。
【０３７１】
また、本実施形態の半導体素子において、第１の微粒子体あるいは第３の微粒子体と微粒子分散層の間に、障壁層が設けられていることによりリーク電流をさらに抑制することもできる。
【０３７２】
また、本実施形態の半導体素子において、第１の微粒子体および第３の微粒子体についても、電荷の移動に対して障壁として機能する障壁層内部に分散された状態とすることにより素子作製を簡易化することもできる。
【０３７３】
本実施形態の半導体素子の構造を利用して、第２５の実施形態と同様の半導体メモリ素子を構成することができる。
【０３７４】
図４６は、本実施形態の半導体素子を用いて形成される半導体メモリ素子の断面図である。同図に示すように、半導体基板であるｐ型シリコン基板４０６１上に、ソース領域あるいはドレイン領域として機能するｎ型伝導領域４０６２と、ＳｉＯ２膜４０６３と、第１の微粒子体である金微粒子４０６４と、熱酸化ＳｉＯ２膜４０６５と、第２の微粒子体であるシリコン微粒子４０６７と、ＳｉＯ２膜４０６８と、ｎ型多結晶シリコン電極４０６９とが設けられている。さらに、ＳｉＯ２膜４０６３，金微粒子４０６４，熱酸化ＳｉＯ２膜４０６５，シリコン微粒子４０６７及びＳｉＯ２膜４０６８の側面上に、ＳｉＯ２サイドウォールが設けられている。また、ｎ型伝導領域４０６２の上に、ソース／ドレイン電極である金属電極４６１０が設けられ、全体としてＭＩＳ型トランジスタ構造が形成されている。
【０３７５】
これにより、第１の微粒子体（シリコン微粒子４０６４）および第３の微粒子体（シリコン微粒子４０６７）中の電荷の分布状態の変化に応じてＭＩＳ型トランジスタ特性の閾値電圧が変化するのを利用して、この半導体素子を高速かつ信頼性の高い不揮発性の半導体メモリ素子として動作させることができる。
【０３７６】
本実施形態の半導体メモリ素子においても、第２５の実施形態と同様に、微粒子分散層等を設けた領域の周囲が絶縁体により覆われていることにより、蓄積された電荷分布が周辺からの短絡により消失することが無く望ましい。また微粒子体に初期電荷を蓄積しても、電荷が外部に放出してしまわないので望ましい。
【０３７７】
また、本実施形態の半導体メモリ素子において、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ドレイン領域に接する領域のいずれか一方あるいは両方の領域において、少なくとも微粒子分散層が存在しない部分が設けられていることにより、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することができる。
【０３７８】
（第２７の実施形態）
図４７は、本発明の第２７の実施形態における半導体素子の断面図である。半導体基板であるｐ型シリコン基板４０７１の上に、第１の絶縁体層である厚さ４ｎｍのＳｉＯ２膜４０７２と、電荷の移動に対して障壁として機能する障壁層であるＳｉＯ２層中に第１の微粒子体であるシリコン微粒子４０７５と第２の微粒子体であるイオン注入されたタングステン原子４０７４とが分散された厚さ５ｎｍ程度の微粒子分散層４０７３とが設けられている。微粒子分散層４０７３上に第２の絶縁体層である厚さ１０ｎｍのＳｉＯ２膜４０７６が設けられており、最上部に電極層であるｎ型多結晶シリコン電極４０７７が設けられている。
【０３７９】
ここで、第１の微粒子体（シリコン微粒子４０７５）と第２の微粒子体（タングステン原子４０７４）とは、いずれも障壁層であるＳｉＯ２層中に分散された微粒子体であるが、第２の微粒子体（タングステン原子４０７４）の粒径は２．６ｎｍ以上であり、実質的な粒径が約０．５ｎｍ以下である第１の微粒子体（シリコン微粒子４０７５）の１．８倍以上である。
【０３８０】
上述のような微粒子分散層４０７３は、ＣＶＤ装置を用いてＳｉＯｘ膜（１．５＜ｘ＜２）を堆積した後、約１１００℃で熱処理することによりシリコン微粒子４０７５を成長させて、さらに、タングステン原子４０７４をイオン注入することによって作製することができる。
【０３８１】
本実施形態では、第２の微粒子体として、絶縁体に注入されたタングステン原子４０７４を用いているが、この他のイオン注入により導入された半導体粒子あるいは金属原子、あるいはその他の方法により導入された半導体粒子もしくは金属微粒子を利用することもできる。
【０３８２】
本実施形態においても、第２４の実施形態と同様に微粒子体間の電荷移動および保持が可能である。本実施形態における第１の微粒子体は、第２４の実施形態における第１の微粒子体と第３の微粒子体のいずれか、あるいは両者を兼ねた機能を担う。例えば書込み時に上部電極に正電圧を印可すると、比較的基板側にある第１の微粒子体から電子が引き抜かれ、いくつかの第２の微粒子体を介した電荷移動によって、より上部電極に近い第１の微粒子に注入・蓄積される。微粒子分散層中には第１の微粒子体と第２の微粒子体が様々な位置関係にあるが、電荷の引き抜きと蓄積はより電荷移動の容易な微粒子間から選択的に起こる。また、場合によっては蓄積された第１の微粒子体からさらに電子が引き抜かれ、より上方の第１の微粒子へと移動する。
【０３８３】
このようにして特に第１の微粒子体と第２の微粒子体の位置関係を制御しなくても自己選択的に容易な場所から電荷移動が起こり、最終的により下方の第１の微粒子体には正電荷が、またより上方の微粒子体には負電荷が多く分布する。書込み電圧を除去するとこの電荷分布はいくらか減少するが、多くは消失せずに長期間保持される。
【０３８４】
なお、初期的に上部電極に高電圧を印可する等して、外部より一定の余剰電荷（例えば電子）を微粒子分散層に注入・蓄積しておき、外部電圧により余剰電荷の分布を変化させることで情報を記録することも可能である。
【０３８５】
上記のように、本実施形態においても、第２４の実施形態と同様の原理により、微粒子体への電荷の注入・保持・放出を効率よく制御できる。また、第２４の実施形態では、適切な素子動作速度と記録保持期間を得るには微粒子分散層の厚さを制御する必要があるが、本実施形態では、電荷移動が容易な場所から選択的に行われるので許容される厚さ範囲が広く、素子作製が容易である。
【０３８６】
なお、本実施形態では第１の微粒子体と第２の微粒子体に明確な区別があるが、同一材料でも十分広い範囲にわたる様々な粒径を有する微粒子体を作製することにより連続的な粒径分布を有する微粒子体を設け、粒径の大きな微粒子体を第１の微粒子体として機能させ、粒径の小さな微粒子体を第２の微粒子体として機能させることもできる。この場合、第１の微粒子体と第２の微粒子体の間に明確な区別を行うことはできないが、注入された電荷は粒径が大きく静電容量の大きな微粒子に選択的に保持されるので、電荷によって選択された微粒子体が第１の微粒子体として機能することになる。電荷分布保持のためには微粒子の粒径分布は少なくとも中間的な粒径を有する微粒子の０．７倍から１．４倍の範囲より広い範囲に分布を持つ必要がある。また長期の電荷保持を行うには少なくとも０．４倍から１．６倍以上の範囲に粒径分布を持つことが望ましい。
【０３８７】
本実施形態の半導体素子の構造を利用して、第２５の実施形態と同様の半導体メモリ素子を構成することができる。
【０３８８】
図４８は、本実施形態の半導体素子を用いて形成される半導体メモリ素子の断面図である。同図に示すように、半導体基板であるｐ型シリコン基板４０８１上に、ソース領域あるいはドレイン領域として機能するｎ型伝導領域４０８２と、ＳｉＯ２膜４０８３と、第１の絶縁体層であるＳｉＯ２膜４０８３と、障壁層であるＳｉＯ２層中に第１の微粒子体であるシリコン微粒子４０８６と第２の微粒子体であるイオン注入されたタングステン原子４０８５とが分散された厚さ５ｎｍ程度の微粒子分散層４０８４と、ＳｉＯ２膜４０８７と、ｎ型多結晶シリコン電極４０８８とが設けられている。さらに、ＳｉＯ２膜４０８３，微粒子分散層４０８４及びＳｉＯ２膜４０８７の側面上に、ＳｉＯ２サイドウォール４８１０が設けられている。また、ｎ型伝導領域４０８２の上に、ソース／ドレイン電極である金属電極４０８９が設けられ、全体としてＭＩＳ型トランジスタ構造が形成されている。
【０３８９】
これにより、第２の微粒子体中に電荷が保持されている状態と電荷が無い状態とではＭＩＳ型トランジスタ特性の閾値電圧が変化し、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。
【０３９０】
また、微粒子分散層４０８４の周囲に絶縁体であるＳｉＯ２サイドウォール４８１０が設けられていることにより、蓄積された電荷が周辺からの短絡により消失することが無く望ましい。また微粒子体に初期電荷を蓄積しても、電荷が外部に放出してしまわない点でも好ましい。
【０３９１】
また、本実施形態の半導体メモリ素子において、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ドレイン領域に接する領域のいずれか一方あるいは両方の領域において、少なくとも微粒子分散層が存在しない部分が設けられていることにより、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することができる。
【０３９２】
（第２８の実施形態）
図４９は、本発明の第２８の実施形態における半導体素子の断面図である。半導体基板であるｐ型シリコン基板４０９１上に、第１の絶縁体層である厚さ５ｎｍのＳｉＯ２膜４０９２が設けられ、第１の絶縁体層上に第１の微粒子体である直径３ｎｍのシリコン微粒子４０９３が設けられている。第１の微粒子体上には、第１のＳｉＯ２層である厚さ１．８ｎｍ程度のＳｉＯ２膜４０９４が設けられている。第１のＳｉＯ２層上には、ＳｉＯｘＮｙ層（０≦ｘ＜２，０＜ｙ≦４／３）である厚さ８ｎｍ程度のＳｉ３Ｎ４層４０９５が設けられており、さらにＳｉＯｘＮｙ層上に厚さ１．８ｎｍ程度の第２のＳｉＯ２層４０９６が設けられている。第２のＳｉＯ２層上には、第２の微粒子体である直径３ｎｍのシリコン微粒子４０９７が設けられている。第２の微粒子体上には、第２の絶縁体層である厚さ１２ｎｍのＳｉＯ２膜４０９８が設けられており、最上部には電極層であるｎ型多結晶シリコン電極４０９９が設けられている。
【０３９３】
ここで、第１の微粒子体と第２の微粒子体のシリコン微粒子はＣＶＤ法により形成されており、その面内密度は、いずれも１×１０１０ｃｍ−２〜１×１０１２ｃｍ−２程度である。
【０３９４】
本実施形態では、第２４の実施形態と異なり、粒径の異なる２種の微粒子体を設けてはいない。しかし、本実施形態では、ＳｉＯｘＮｙ層（０≦ｘ＜２，０＜ｙ≦４／３）が第１のＳｉＯ２層と第２のＳｉＯ２層とによって挟まれた構成となっているので、ＳｉＯｘＮｙ層と各ＳｉＯ２層の間の界面付近およびＳｉＯｘＮｙ層内部に電荷を授受することのできる準位（界面準位）が発生する。この界面準位は、準位間のエネルギー間隔が大きく、電荷を受取った際の電位上昇が大きいので、実効的に粒径の小さな微粒子体と同様の機能を提供することができる。
【０３９５】
すなわち、本実施形態では、ＳｉＯｘＮｙ層と各ＳｉＯ２層との間の界面付近およびＳｉＯｘＮｙ層内部の界面準位が第２４の実施形態における第２の微粒子体と同等の機能を有している。その結果、本実施形態の半導体素子においては、第１の微粒子体（シリコン微粒子４０９３）と第２の微粒子体（シリコン微粒子４０９７）とに蓄積された電荷を安定に保持することができる。したがって、本実施形態でも、第２４の実施形態と同様の原理により微粒子体への電荷の注入・保持・放出を効率よく制御できる。
【０３９６】
また、第２４の実施形態では第２の微粒子体を第１の障壁層上に微細構造として作製する必要があるが、本実施形態では、ＳｉＯｘＮｙ層を利用するので、この点で微細構造を特に制御する必要がない。この結果、半導体素子の製造が容易となり素子特性の再現性も高い利点がある。ＳｉＯｘ　Ｎｙ層はＣＶＤ法により容易に高品質の膜が製造できる。
【０３９７】
本実施形態では、ＳｉＯｘＮｙ層（０≦ｘ＜２，０＜ｙ≦４／３）であるＳｉ３Ｎ４層を用いたが、この他、ＳｉＯｘＮｙ層（０＜ｘ＜２，０＜ｙ＜４／３）として表される組成を有するシリコン酸窒化膜を使用することもできる。
【０３９８】
本実施形態の半導体素子の構造を利用して、第２５の実施形態と同様の半導体メモリ素子を構成することができる。
【０３９９】
図５０は、本実施形態の半導体素子を用いて形成される半導体メモリ素子の断面図である。同図に示すように、半導体基板であるｐ型シリコン基板４１０１上に、ソース領域あるいはドレイン領域として機能するｎ型伝導領域４１０２と、第１の絶縁体層であるＳｉＯ２膜４１０３と、第１の微粒子体であるシリコン微粒子４１０４と、第１のＳｉＯ２層であるＳｉＯ２膜４１０５と、ＳｉＯｘＮｙ層（０≦ｘ＜２，０＜ｙ≦４／３）であるＳｉ３Ｎ４層４１０６と、第２のＳｉＯ２層４１０７と、第２の微粒子体であるシリコン微粒子４１０８と、第２の絶縁体層であるＳｉＯ２膜４１０９と、電極層であるｎ型多結晶シリコン電極４１１０とが設けられている。さらに、ＳｉＯ２膜４１０３，シリコン微粒子４１０４，ＳｉＯ２膜４１０５，Ｓｉ３Ｎ４層４１０６，第２のＳｉＯ２層４１０７，シリコン微粒子４１０８及びＳｉＯ２膜４１０９の側面上に、ＳｉＯ２サイドウォールが設けられている。また、ｎ型伝導領域４１０２の上に、ソース／ドレイン電極である金属電極４１１１が設けられ、全体としてＭＩＳ型トランジスタ構造が形成されている。
【０４００】
これにより、第１の微粒子体および第２の微粒子体中の電荷の分布状態の変化に応じてＭＩＳ型トランジスタ特性の閾値電圧が変化し、高速かつ信頼性の高い不揮発性の半導体メモリ素子として動作する。
【０４０１】
本実施形態の半導体メモリ素子において、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ドレイン領域に接する領域のいずれか一方あるいは両方の領域において、少なくとも微粒子分散層および微粒子体が存在しない部分が設けられていることにより、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することができる。
【０４０２】
また、微粒子体等を設けた領域の周囲が絶縁体により覆われていることにより、蓄積された電荷分布が周辺からの短絡により消失することがない点で好ましい。また、微粒子体に初期電荷を蓄積しても、電荷が外部に放出してしまわない点でも好ましい構造である。
【０４０３】
以上のように、本発明の新規な構造を有する半導体素子により従来になく信頼性が高く、作製が容易で長期の電荷保持が可能な微粒子体への電荷注入、保持、消去の手段が提供される。
【０４０４】
第２４〜第２８実施形態においては、半導体基板としてｐ型シリコン基板を用いているが、本発明ではこの他にｎ型シリコン基板、ＧａＡｓ基板等他の半導体材料を用いた基板を用いることもできる。
【０４０５】
また、第２４〜第２８の実施形態においては、絶縁層をＳｉＯ２により構成したが、前述のように、Ｓｉ３Ｎ４、ＳｉｘＯｙＮｚ（４ｘ＝２ｙ＋３ｚ）、ＣｅＯ２、ＺｎＳ、ＺｎＯ、Ａｌ２Ｏ３、等の他の絶縁体材料により絶縁層を形成してもよい。
【０４０６】
また、第２４〜第２８の実施形態においては、微粒子体としてシリコン微粒子や金微粒子、タングステン原子等を用いているが、前述のように他の半導体材料や金属を用いることもできる。
【０４０７】
（第２９の実施形態）
図５１は、本発明の第２９の実施形態における半導体素子の断面図である。基板上に設けられた半導体層であるｐ型シリコン層５０１１上に、電荷の移動に対して障壁として機能する障壁層である厚さ４ｎｍ程度のＳｉＯ２膜５０１２が設けられている。障壁層上には、電荷保持担体である厚さ９ｎｍの金属タングステン５０１４が設けられ、電荷保持担体上には、絶縁体層である厚さ１０ｎｍのＳｉＯ２膜５０１５が設けられており、最上部には、電極層であるｎ型多結晶シリコン電極５０１６が設けられている。さらに、上記半導体層と上記電荷保持担体の間には、上記障壁層の内部に微粒子体である直径２ｎｍのシリコン微粒子５０１３が設けられている。本実施形態では、微粒子体を設ける領域は半導体層と電荷保持担体の間の一部の領域に限定されており、シリコン微粒子５０１３は、化学的気相合成（ＣＶＤ）法により１×１０１１ｃｍ−２〜１×１０１３ｃｍ−２程度の面内密度で形成されている。
【０４０８】
本構造の機能を説明するため、まず従来技術による構成と電荷注入・保持機構について記述する。
【０４０９】
図５２は、上述の文献に記載されている従来の複数のシリコンの微粒子を用いた半導体素子を示す断面図である。この半導体メモリ素子においては、ｐ型シリコン基板５０２１上にＳｉＯ２膜からなるトンネル酸化膜５０２２、ＳｉＯ２膜５０２４が下から順に堆積されており、さらにその上にはｎ型多結晶シリコン電極５０２５が設けられている。トンネル酸化膜５０２２とＳｉＯ２膜５０２４との間には、微粒子体であるシリコン微粒子５２０３が埋め込まれている。
【０４１０】
この半導体素子において、ｎ型多結晶シリコン電極５０２５に正の電圧を印加することにより、トンネル酸化膜５０２２を経て、シリコン微粒子５０２３に電子を注入することができる。また、ｎ型多結晶シリコン電極５０２５に負の電圧を印加することにより、シリコン微粒子５０２３中の電子を引き抜くことができる。シリコン微粒子５０２３におけるこの電子の有無によって、半導体素子を利用したメモリ素子のしきい値電圧を変化させることができる。このしきい値電圧の高低を情報Ｈ（ハイ）と情報Ｌ（ロー）とに対応させることにより、情報の書き込み・読み出しを行う。
【０４１１】
図５２に示す従来の半導体素子によっては、高速な電荷注入・放出を可能とし、しかも長期間の電荷保持を保証できる実用的な半導体メモリ素子の作製は困難であることがわかっている。この種の半導体素子では、書込・消去の速度と電荷保持時の保持特性はいずれも障壁を介した微粒子体と半導体基板の間のトンネル遷移確率により支配される。したがって、高速で長寿命の素子を実現するには、書込・消去時のトンネル電流（書込・消去電流）と、電荷保持時のトンネル電流（リーク電流）の比を十分大きくする必要がある。
【０４１２】
しかし、上記図５２に示す従来の半導体素子では、書込時、消去時、電荷保持時はそれぞれ微粒子体の電荷数と微粒子体の半導体基板に対する電位が異なるだけで、いずれも微粒子体／トンネル障壁／半導体基板という同じ系でのトンネル現象を利用しているので、この系のトンネル電流を低い外部電圧（上部電極電圧）で大きく変えることは容易ではない。例えばリーク電流を抑制しようとしてトンネル障壁の高さや厚さを大きくすると、書込・消去電流も減少して書込・消去速度が低下してしまう。
【０４１３】
また、書込み時（あるいは消去時）の微粒子体の電位はデバイス構造と微粒子体の位置関係により決まる。ここで、微粒子体を上部電極（図５２におけるｎ型多結晶シリコン電極５０２５）に近付けると、書込み時の微粒子体の電位上昇が大きくなるので、原理的には書込電流を増大できる。しかし、微粒子体を上部電極側にあまり近付けるとデバイス読み取り時のゲート電圧シフトが小さくなり感度が下がりすぎる問題が発生する。
【０４１４】
また、微粒子体の静電容量を大きくすれば電荷保持時の微粒子体の電位上昇を抑制できるので、リーク電流を抑制する効果がある。しかし、実際には微粒子体の静電容量が大きくなるため、微粒子体の粒径を大きくしたり、微粒子体と半導体基板間の距離を小さくすると、微粒子体／半導体基板間のトンネル確率が増大し、逆にリーク電流が増大してしまう結果となる。原理的には、微粒子体の粒径を大きくし、同時にトンネル障壁の厚さを大きくすると、リーク電流のみをある程度抑制できる可能性があるが、あまり微粒子サイズを大きくすると微粒子体の面内密度が低下し、デバイスの感度を支えるのに必要量の電荷が保持できなくなる。さらに、障壁厚さが大きすぎると、フラッシュＥＥＰＲＯＭに近い構成となり、障壁膜に大きな電圧が印可されるので電荷移動による膜質劣化が起こる問題が発生する。また、作製工程においても長寿命の素子を得るには微粒子サイズや微粒子の分布状態、障壁厚さの制御に高い精度が要求される。
【０４１５】
以上のように、従来技術により高速な書込・消去動作が可能で長寿命の記録が可能な素子を実現することは困難である。これに対して、本発明の構成によれば下記のようにして書込・消去の速度を低下することなく電荷保持時のリーク電流を大幅に低減できる。
【０４１６】
本発明の素子の具体的な電荷注入と電荷保持な動作は以下に説明する。電荷注入時の書込み過程では、上部電極（ｎ型多結晶シリコン電極５０１６）に外部から書込電圧を印可することにより、まず障壁層（ＳｉＯ２膜５０１２）を介したトンネル電流により半導体基板から電荷が引抜かれて微粒子体（シリコン微粒子５０１３）に移動する。この過程における微粒子体の電位や微粒子体と半導体表面の関係は、ほぼ従来技術の書込み過程と同一であるので電荷移動速度も同等である。
【０４１７】
本発明では、微粒子体上の電荷はさらに障壁層を介して隣接する電荷保持担体（金属タングステン５０１５）に移動することとなる。ここで、微粒子体と電荷保持担体の間のトンネル遷移は、微粒子体と半導体表面の間のトンネル遷移とほぼ同等の条件下にある。従って電位差が同じ場合には、半導体表面から微粒子体への電荷移動速度と微粒子体から電荷保持担体への電荷移動速度はぼぼ同じ程度となる。しかし、本実施形態では、既に電荷を有する微粒子体と電荷を持たない電荷保持担体の間には、外部からの書込電圧に加えて電荷による微粒子体の電位上昇（ΔＶ＝Δｑ／Ｃｄｏｔ）（ただし、ｑは電荷素量，Ｃｄｏｔは、シリコン微粒子５０１３の静電容量）に起因する電界が発生している。静電容量が小さい微粒子体の電荷による電位上昇の効果は大きく、微粒子体から電荷保持担体への電荷移動はさらに加速されることとなる。本発明の書込み過程では、２回のトンネル過程を経る必要があるが、微粒子体から電荷保持担体への電荷移動が半導体基板から微粒子体への電荷移動と同等以上の速度で行われるので、全体の電荷移動速度は従来技術による素子と同等の書込み速度を実現できる。なお、ここでは書込過程について記述したが、負の電圧を微粒子体から蓄積電荷を放出させる消去過程においても同様である。
【０４１８】
次に、書込みを終了して上部からの書込電圧を除去すると、微粒子体と電荷保持担体はそれぞれの電荷と静電容量に対応する電位になる。一部の微粒子体には余剰電荷を有するものもあるが、微粒子体は半導体層に隣接しており、また静電容量が小さくて電荷あたりの電位上昇も大きいので余剰電荷は速やかに半導体層に戻る。一方、電荷保持担体では静電容量が大きいため、その電位上昇は低く抑制される。電荷保持担体自身は状態密度が大きいが、隣接する微粒子体の状態密度が低いため、電位上昇の低い電荷保持担体から微粒子体への電荷移動確率は低い。また電荷移動の際には、微粒子体が電位上昇の半分（ΔＶ／２）に相当するエネルギーを消費するので、微粒子体が十分小さい場合はこれよりエネルギーレベルの低い電荷は遷移が抑制される。以上の結果として電荷保持担体に蓄積された電荷は長期間保持されることとなる。
【０４１９】
上述の説明では、本発明による素子の書込・消去速度を従来技術による素子と同等としたが、リーク電流が抑制されて電荷保持が安定化される効果を利用して、さらに障壁層の厚さを薄くすることにより書込・消去速度の高速化や書込・消去電圧の低電圧化を実現することもできる。
【０４２０】
また、微粒子体の電子親和力が電荷保持担体に比較して小さい場合には、蓄積された電子はさらに安定化される。
【０４２１】
本実施形態における半導体基板，第１の障壁層，第１の微粒子体，第２の障壁層及び第２の微粒子体における伝導帯端のバンド状態の微粒子体に電荷が無い状態，電子注入状態及び電荷保持状態における変化は、図２７（ａ）〜（ｃ）に示すとおりである。
【０４２２】
すなわち、電荷保持状態（図２７（ｃ）参照）における第２の微粒子体のフェルミ準位は、電荷の無い状態（図２７（ａ）参照）に比べて上昇しているが、微粒子体の伝導帯端のエネルギーレベルよりはポテンシャルが低いので、電荷を長期間安定して保持することができる。電荷として電子を用いる場合には、第２の微粒子体の電子親和力が第１の微粒子体の電子親和力よりも大きいことにより、電荷として正孔を用いる場合には、第２の微粒子体の禁制帯幅と電子親和力との和が第２の微粒子体よりも小さいことにより、それぞれ第２の微粒子体に電荷が安定して保持される。また、電荷として電子を用いる場合には、微粒子体の電子親和力が半導体層より小さいことにより、また電荷として正孔を用いる場合、微粒子体の電子親和力と禁制帯幅の和が半導体層より大きいことにより、第２の微粒子体に電荷が安定して保持される。
【０４２３】
微粒子体の状態が量子化され、量子準位のエネルギー間隔が室温の熱エネルギーおよび電荷保持担体の電位上昇に比べて大きい場合は、量子効果による電荷保持の安定化も可能である。
【０４２４】
図５３（ａ）〜（ｃ）は、注入電荷として電子を用いる場合の伝導帯端付近のバンド構造を概略的に示す図である。図５３（ａ）に示すように、第１の微粒子体に電荷が無い状態で、微粒子体が量子化され、その基底準位５０４２は電子が占め、第１励起準位５０４１は空で両者のエネルギー間隔が熱エネルギーより十分大きいとする。外部より書込みのため電界を加えると、図５３（ｂ）に示すように、半導体基板から第１励起準位５０４１を介したトンネル過程５０４３により電子が電荷保持担体に注入される。この後、外部電界を除くと、電荷保持担体の粒径が大きい場合、図５３（ｃ）に示すように、電荷保持担体のフェルミ準位５０４４は第１励起準位５０４１より低くなる。両者の差が熱エネルギーよりも小さいと電荷の放出が困難となり、電荷保持担体内の電荷が安定に保持される。ここでは、電子が注入電荷として用いられる場合について述べたが、正孔を用いる場合も同様の効果がある。
【０４２５】
以上のように、本発明による半導体素子では、電荷保持担体と電荷移動を制御する微粒子体を独立に設けることにより書込・消去が高速でかつ、従来になく長時間の電荷保持が可能で信頼性の高い微粒子体への電荷注入、保持、消去の手段が提供される。
【０４２６】
（第３０の実施形態）
図５４は、本発明の第３０の実施形態の半導体メモリ素子の断面図である。半導体層であるｐ型シリコン層５０５１中にはソース領域あるいはドレイン領域である機能するｎ型伝導領域５０５２が設けられている。さらに、ｐ型シリコン層５０４１の上には、ソース／ドレイン電極である金属電極５０５８と、ゲート絶縁膜であるＳｉＯ２ゲート絶縁層５０５６と、ゲート電極であるｎ型多結晶シリコン電極５０５７とが設けられている。すなわち、本実施形態の半導体素子は、ＭＩＳ型トランジスタ構造の半導体メモリ素子である。
【０４２７】
また、上記ＭＩＳ型トランジスタ構造のゲート絶縁層５０５６とｐ型シリコン層５０５１との間に、以下の構造が設けらている。ｐ型シリコン層５０５１の上には、電荷の移動に対して障壁として機能する障壁層である厚さ３．５ｎｍのＳｉＯ２膜５３が設けられている。また、上記障壁層上に電荷保持担体である厚さ８ｎｍの金属鉄５０５５が設けられている。
【０４２８】
さらに、上記半導体層と上記電荷保持担体の間で、上記障壁層の内部に微粒子体である直径１ｎｍのシリコン微粒子５０５４が設けられている。本実施形態では、微粒子体が設けられている領域は、ＭＩＳ型トランジスタのソース領域の上部および上記ソース領域に接する領域に限定されており、シリコン微粒子５０５４は、化学的気相合成（ＣＶＤ）法により、１×１０１１ｃｍ−２〜１×１０１３ｃｍ−２程度の面内密度で形成されている。
【０４２９】
本実施形態においても、第２９の実施形態と同様の原理により、電荷保持担体への電荷の注入・保持・放出を制御できる構造を実現できる。さらに、本実施形態では電荷を保持する構造がＭＩＳ型トランジスタ構造のゲート領域に形成されていることにより、電荷保持担体に電荷が保持されている状態と電荷が無い状態とではＭＩＳ型トランジスタ特性の閾値電圧が変化する。これにより、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。さらに単一素子により基本的なメモリ動作が実現されるので高密度の集積化が可能である。
【０４３０】
本実施形態においては、微粒子体を設ける領域をＭＩＳ型トランジスタのソース領域の上部および上記ソース領域に接する領域に限定しているので、例え素子の読出し時にドレイン領域およびチャネル領域の電位が変動しても、ソース領域の電位を一定にすれば読出し動作よる電荷保持担体との間の電荷移動を抑制できる。素子の書込／消去時には、ソース電極とゲート電極の間に読出し時より大きな電位差を加えることで電荷の注入／放出を制御できる。
【０４３１】
なお、半導体素子を駆動する回路方式によっては、本実施形態とは逆に微粒子体を設ける領域をＭＩＳ型トランジスタのドレイン領域の上部および上記ドレイン領域に接する領域に限定したり、あるいはチャネル領域に接する領域のみに限定することにより、より適切に電荷制御ができる場合もある。
【０４３２】
また、微粒子体を設ける領域を限定せず、半導体層と電荷保持担体の間の全面に微粒子体を設ける構成を用いれば、素子作製の工程を簡素化することもできる。
【０４３３】
以上のように、本発明の新規な構造を有する半導体素子により、従来になく作製が容易で信頼性の高く、長期の電荷保持が可能な電荷注入、保持、消去の手段が提供される。
【０４３４】
（第３１の実施形態）
図５５は、本発明の第３１の実施形態における半導体素子の断面図である。基板上に設けられた半導体層であるｐ型シリコン層５０６１上に、電荷の移動に対して障壁として機能する障壁層である厚さ４ｎｍ程度のＳｉＯ２膜５０６２が設けられている。障壁層上には、電荷保持担体である厚さ９ｎｍの金属タングステン５０６４が設けられ、電荷保持担体上には、絶縁体層である厚さ１０ｎｍのＳｉＯ２膜５０６５が設けられており、最上部には、電極層であるｎ型多結晶シリコン電極５０６６が設けられている。さらに、上記半導体層と上記電荷保持担体の間には、第２９の実施形態における微粒子体に代えて、ＳｉＯｘＮｙ層５０６３（０≦ｘ＜２，０＜ｙ≦４／３）（Ｓｉ３Ｎ４膜あるいはＳｉＯＮ膜）が設けられている。本実施形態では、ＳｉＯｘＮｙ層５０６３を設ける領域は半導体層と電荷保持担体の間の一部の領域に限定されており、ＳｉＯｘＮｙ層５０６３はＣＶＤ方により容易に形成される。
【０４３５】
本実施形態においては、ＳｉＯｘＮｙ層５０６３とＳｉＯ２膜５０６５との界面付近又はＳｉＯｘＮｙ層５０６３内部に形成される界面準位が、第２９の実施形態における微粒子体と同等の電荷の受け渡し機能を有する。よって、第２９の実施形態と同様の効果を発揮することができる。
【０４３６】
しかも、シリコン微粒子を形成するのに比べて、ＳｉＯｘＮｙ層５０６３はＣＶＤによって容易に形成できるので、製造の容易化を図ることができる。
【０４３７】
本実施形態の半導体素子の構造を利用して、第２９実施形態と同様の半導体メモリ素子を構成することができる。
【０４３８】
図５６は、第３１の実施形態の半導体素子を用いて形成される半導体メモリ素子の断面図である。同図に示すように、半導体基板であるｐ型シリコン基板５０７１上に、ソース領域あるいはドレイン領域として機能するｎ型伝導領域５０７２と、絶縁体層であるＳｉＯ２膜５０７３と、ＳｉＯｘＮｙ層５０７４（０≦ｘ＜２，０＜ｙ≦４／３）と、電荷保持担体である金属タングステン５０７５と、ＳｉＯ２膜５０７６と、ｎ型多結晶シリコン電極５０７７とが設けられている。また、ｎ型伝導領域５０７２の上に、ソース／ドレイン電極である金属電極５０７８が設けられ、全体としてＭＩＳ型トランジスタ構造が形成されている。
【０４３９】
これにより、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。さらに単一素子により基本的なメモリ動作が実現されるので高密度の集積化が可能である。
【０４４０】
上記各実施形態では、微粒子体中に注入・蓄積される電荷としては、電子と正孔のいずれをも利用可能である。
【０４４１】
第２９〜第３１の実施形態においては、半導体層としてｐ型のシリコン層を用いたが、この他にｎ型シリコン層や、ポリシリコン薄膜、ＧａＡｓ層等他の半導体材料膜を用いることもできる。
【０４４２】
また、第２９〜第３１の実施形態においては、微粒子体としてシリコン微粒子を用いているが、他の半導体材料や金属からなる微粒子体を用いることもできる。
【０４４３】
また、第２９〜第３１の実施形態においては、電荷保持担体としてタングステンおよび鉄を用いているが、金属や他の半導体材料を用い手も、同様の効果を発揮することができる。
【０４４４】
またｍだい２９〜第３１の実施形態においては、電荷保持担体と半導体基板の間に障壁層内部に微粒子体を１層のみ設けているが、微粒子体を複数層設けたり、微粒子を分散させた領域を設けた構造にすることもできる。
【０４４５】
また、第２９〜第３１の実施形態においては、絶縁層をＳｉＯ２により構成しているが、前述のように、Ｓｉ３Ｎ４、ＳｉｘＯｙＮｚ（４ｘ＝２ｙ＋３ｚ）、ＣｅＯ２、ＺｎＳ、ＺｎＯ、Ａｌ２Ｏ３、等、他の絶縁体材料により絶縁層を構成してもよい。
【０４４６】
上記第１〜第３１の実施形態において、半導体基板として、絶縁体基板の上にエピタキシャル半導体層を形成したものや、半導体基板内に絶縁層を形成したいわゆるＳＯＩ基板を用いても、上記各実施形態と同じ効果を発揮することができる。
【０４４７】
また、上記各実施形態のうちいくつかの実施形態においては、微粒子体を含む層の側面上にＳｉＯ２サイドウォールを設けたが、必ずしもＳｉＯ２サイドウォールを設ける必要はない。つまり、ソース・ドレイン領域の双方又は一方の上に微粒子が存在している構造であっても、他の手段によりリーク電流などの発生を防止することは可能である。
【０４４８】
【発明の効果】
本発明によれば、半導体素子において、微粒子体を絶縁体等の中に分散して構成する電荷保持領域を設けることにより、従来の半導体素子のようにトンネル酸化膜の厚さ及び微粒子体の粒径を制御する必要がなく、かつ、蓄積された電子の自然放出を効果的に抑制できるため、作製が容易で、かつ、信頼性の高い、新規な半導体素子を実現できる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体素子の断面図である。
【図２】従来の半導体素子におけるＳｉＯ２　膜、シリコン微粒子、トンネル酸化膜及びｐ型シリコン基板のエネルギーバンド構造を示すバンド図である。
【図３】従来の半導体素子における電子注入・電子保持を行う際のエネルギーバンド状態をそれぞれ示す部分バンド図である。
【図４】第１の実施形態に係る半導体素子におけるバンド図である。
【図５】第１の実施形態の半導体素子における電子注入・電子保持を行う際のエネルギーバンド状態をそれぞれ示す部分バンド図である。
【図６】第２の実施形態に係る半導体素子を示す断面図である。
【図７】第３の実施形態に係る半導体素子の断面図である。
【図８】第４の実施形態に係る半導体素子を示す断面図である。
【図９】第５の実施形態に係る半導体素子の断面図である。
【図１０】第６の実施形態に係る半導体素子を示す断面図である。
【図１１】第７の実施形態に係る半導体素子の断面図である。
【図１２】第８の実施形態に係る半導体素子を示す断面図である。
【図１３】第１の実施形態に係る半導体素子の製造工程を示す断面図である。
【図１４】第７の実施形態に係る半導体素子におけるバンド図である。
【図１５】複数のＳｉＧｅ微粒子を有し、基板の下方から順に、電荷保持域内に、配置された複数の微粒子群を備える半導体素子の断面図である。
【図１６】第９の実施形態に係る半導体素子の断面図である。
【図１７】第９の実施形態に係る半導体素子におけるバンド図である。
【図１８】（ａ）、（ｂ）、（ｃ）は、第９の実施形態の半導体素子における電子注入・電子保持を行う際のエネルギーバンド状態をそれぞれ示す部分バンド図である。
【図１９】第１０の実施形態に係る半導体素子を示す断面図である。
【図２０】第１１の実施形態に係る半導体素子の断面図である。
【図２１】第１２の実施形態に係る半導体素子を示す断面図である。
【図２２】第１３の実施形態に係る半導体素子の断面図である。
【図２３】第１４の実施形態に係る半導体素子を示す断面図である。
【図２４】第１５の実施形態に係る半導体素子の断面図である。
【図２５】本発明の第１６の実施形態における半導体素子の断面図である。
【図２６】（ａ）〜（ｃ）は、注入電荷として電子を用いる場合の伝導帯付近のバンド構造の概略図を示すバンド図である。
【図２７】（ａ）〜（ｃ）は、電荷として電子を用いる場合における半導体基板−第２の微粒子体間の電圧の高低と電荷の移動特性とのより好ましい関係を説明するためのバンド図である。
【図２８】第１の微粒子体の粒径と、第１，第２の微粒子体の粒径比とが電荷の保持特性に与える影響について説明するための図である。
【図２９】第１７の実施形態における半導体メモリ素子の断面図である。
【図３０】第１８の実施形態における半導体素子の断面図である。
【図３１】第１８の実施形態の半導体素子を利用して形成される半導体メモリ素子の断面図である。
【図３２】第１９の実施形態における半導体素子の断面図である。
【図３３】第１９の実施形態の半導体素子を利用して形成された半導体メモリ素子の断面図である。
【図３４】第２０の実施形態における半導体素子の断面図である。
【図３５】第２０の実施形態の半導体素子を利用して形成された半導体メモリ素子の断面図である。
【図３６】第２１の実施形態における半導体素子の断面図である。
【図３７】第２１の実施形態の半導体素子を利用して形成された半導体メモリ素子の断面図である。
【図３８】第２２の実施形態における半導体素子の断面図である。
【図３９】第２２の実施形態の半導体素子を利用して形成された半導体メモリ素子の断面図である。
【図４０】第２３の実施形態における半導体素子の断面図である。
【図４１】第２３の実施形態における半導体素子を利用して得られる半導体メモリ素子の断面図である。
【図４２】第２４の実施形態の半導体素子の断面図である。
【図４３】（ａ），（ｂ）は、電子による電荷移動の際の伝導帯端付近のバンド構造を概略的に示すバンド図である。
【図４４】第２５の実施形態における半導体メモリ素子の断面図である。
【図４５】第２６の実施形態における半導体素子の断面図である。
【図４６】第２６の実施形態の半導体素子を用いて形成される半導体メモリ素子の断面図である。
【図４７】第２７の実施形態における半導体素子の断面図である。
【図４８】第２７の実施形態の半導体素子を用いて形成される半導体メモリ素子の断面図である。
【図４９】第２８の実施形態における半導体素子の断面図である。
【図５０】第２８の実施形態の半導体素子を用いて形成される半導体メモリ素子の断面図である。
【図５１】第２９の実施形態における半導体素子の断面図である。
【図５２】従来の文献に記載されている従来の複数のシリコンの微粒子を用いた半導体素子を示す断面図である。
【図５３】（ａ）〜（ｃ）は、注入電荷として電子を用いる場合の伝導帯端付近のバンド構造を概略的に示す図である。
【図５４】第３０の実施形態の半導体メモリ素子の断面図である。
【図５５】第３１の実施形態における半導体素子の断面図である。
【図５６】３１の実施形態の半導体素子を用いて形成される半導体メモリ素子の断面図である。
【図５７】従来の複数のシリコンの微粒子を用いたメモリとして機能する半導体メモリ素子を示す断面図である。
【符号の説明】
１０１１　ｐ型シリコン基板
１０１２　電荷保持領域
１０１２ａ　微粒子分散領域
１０１３　シリコン微粒子
１０１４　ＳｉＯ２
１０１５　ＳｉＯ２　膜
１０１６　ｎ型多結晶シリコン電極
１０１７　衝撃によってはじき出された原子、分子

Claims (10)

  1. 導体層を有する基板と、
    上記導体層の上に設けられ、電荷の移動に対して障壁として機能する第１の障壁層と、
    上記第１の障壁層の上に設けられた第１の粒子体と、
    上記第１の粒子体の上に設けられ、電荷の移動に対して障壁として機能する第２の障壁層と、
    上記第２の障壁層上に設けられた第２の粒子体とを備え、
    上記第２の粒子体の保持・放出しようとする電荷に対するポテンシャルが、上記第１の粒子体のポテンシャルよりも低いことを特徴とする半導体素子。
  2. 請求項１に記載の半導体素子において、
    上記保持・放出しようとする電荷は電子であり、上記第２の粒子体の電子親和力が上記第１の粒子体の電子親和力より大きいことを特徴とする半導体素子。
  3. 請求項２に記載の半導体素子において、
    上記導体層は、半導体層であり、
    上記第２の粒子体の電子親和力が半導体層の電子親和力よりも大きいことを特徴とする半導体素子。
  4. 請求項１に記載の半導体素子において、
    上記保持・放出しようとする電荷は正孔であり、第２の粒子体の電子親和力と禁制帯幅との和が、上記第１の粒子体の電子親和力と禁制帯幅との和よりも小さいことを特徴とする半導体素子。
  5. 請求項４に記載の半導体素子において、
    上記導体層は、半導体層であり、
    上記第２の粒子体の電子親和力と禁制帯幅との和が、半導体基板の電子親和力と禁制帯幅との和よりも小さいことを特徴とする半導体素子。
  6. 請求項１〜５のうちいずれか１つに記載の半導体素子において、
    上記第２の粒子体の上に設けられた絶縁体層と、
    上記絶縁体層の上に設けられたゲート電極と、
    上記導体層における上記ゲート電極の両側方に位置する領域に設けられたソース・ドレイン領域とをさらに備え、
    ＭＩＳ型トランジスタとして機能することを特徴とする半導体素子。
  7. 導体層を有する基板と、
    上記導体層の上に設けられた第１の絶縁体層と、
    上記第１の絶縁体層の上に設けられた第１の粒子体と、
    上記第１の粒子体の上に設けられた電荷の移動に対して障壁として機能する第１の障壁層と、
    上記第１の障壁層の上に設けられた第２の粒子体と、
    上記第２の粒子体の上に設けられ、電荷の移動に対して障壁として機能する第２の障壁層と、
    上記第２の障壁層上に設けられた第３の粒子体とを備え、
    上記第１の粒子体及び第３の粒子体の保持・放出しようとする電荷に対するポテンシャルが、上記第２の粒子体のポテンシャルよりもそれぞれ低いことを特徴とする半導体素子。
  8. 請求項７に記載の半導体素子において、
    上記保持・放出しようとする電荷は電子であり、上記第１，第３の粒子体の電子親和力が上記第２の粒子体の電子親和力よりそれぞれ大きいことを特徴とする半導体素子。
  9. 請求項７に記載の半導体素子において、
    上記保持・放出しようとする電荷は正孔であり、第１，第３の粒子体の電子親和力と禁制帯幅との和が、上記第２の粒子体の電子親和力と禁制帯幅との和よりもそれぞれ小さいことを特徴とする半導体素子。
  10. 請求項７〜８のうちいずれか１つに記載の半導体素子において、
    上記第３の粒子体の上に設けられた絶縁体層と、
    上記絶縁体層の上に設けられたゲート電極と、
    上記導体層における上記ゲート電極の両側方に位置する領域に設けられたソース・ドレイン領域とをさらに備え、
    ＭＩＳ型トランジスタとして機能することを特徴とする半導体素子。
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