JP2004004850A

JP2004004850A - アクティブマトリクスパネル

Info

Publication number: JP2004004850A
Application number: JP2003141014A
Authority: JP
Inventors: Norio Ozawa; 小澤　徳郎
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-05-19
Filing date: 2003-05-19
Publication date: 2004-01-08
Anticipated expiration: 2020-06-15
Also published as: JP3659251B2

Abstract

【目的】シフトレジスタ部およびビデオ信号線を最適条件で系列化して、シフトレジスタ部の系列毎の表示に対する影響を容易に補正可能なアクティブマトリクス表示パネルを実現すること。
【構成】アクティブマトリクス表示パネルのソース線駆動回路１２ａにおいて、シフトレジスタ部１３ａはＡ〜Ｃ系列のシフトレジスタＡ_１　，Ｂ_１　，Ｃ_１　・・・に３系列化されている一方、ビデオ信号線Ｖｉｄｅｏも第１〜第３系列のビデオ信号線Ｖ_１　，Ｖ_２　，Ｖ_３　に３系列化され、シフトレジスタ部１３ａの系列化による表示への影響は、各系列のビデオ信号の電位を変えて系列毎に調整する。
【選択図】　　図１

Description

【０００１】
【産業上の利用分野】
本発明は液晶表示パネルなどのアクティブマトリクスパネルに関し、特に、その表示駆動部に対する系列化技術に関する。
【０００２】
【従来の技術】
液晶の配向状態などを利用して情報を表示するフラット型表示パネルのうち、アクティブマトリクス方式の液晶表示パネルにおいては、その全体構成を図４にブロック図で示すように、画素マトリクス２２，ソース線駆動回路１２およびゲート線駆動回路２１が同一の透明基板１１の上に形成されており、そのうち、ソース線駆動回路１２は、シフトレジスタ部１３と、第１〜第３系列のビデオ信号線Ｖ_１　，Ｖ_２　，Ｖ_３　からなるビデオ信号線Ｖｉｄｅｏおよびこれらに対応するアナログスイッチＳ_１　，Ｓ_２　，Ｓ_３　・・・を備えるサンプルホールド回路１７とを有する。また、画素マトリクス２２は、ソース線駆動回路１２の側に接続された複数のソース線Ｘ_１　，Ｘ_２　，Ｘ_３　，Ｘ_４　・・・と、ゲート線駆動回路２１に接続された複数のゲート線Ｙ_１　，Ｙ_２　・・・と、これらのゲート線およびソース線の交点に形成された複数の画素Ｚ_１１，Ｚ_１２・・・とを有し、各画素Ｚ_１１，Ｚ_１２・・・には薄膜トランジスタ（ＴＦＴ）２９および液晶セル３０を有する。さらに、ソース線駆動回路１２の側には、そのシフトレジスタ部１３にクロック信号を入力すべき複数のクロック信号線３４が配置されている。
【０００３】
このような構成のアクティブマトリクス表示パネルにおいては、その表示駆動に対する高周波化が求められているが、そのシフトレジスタ部１３を構成するＴＦＴの動作を高周波数化するには限界がある。そこで、従来のアクティブマトリクス表示パネルにおいては、そのシフトレジスタ部の構成を、図６にブロック図で示し、図７に回路図で示すように、シフトレジスタ部１３ｂ（シフトレジスタ部１３）を、Ａ系列のクロック信号（φ_Ａ　，φ_Ａ　＊）で駆動されるＡ系列のシフトレジスタＡ_１　，Ａ_２　，Ａ_３　・・・と、Ａ系列のクロック信号（φ_Ａ　，φ_Ａ　＊）に対して位相が９０°ずれたＢ系列のクロック信号（φ_Ｂ　，φ_Ｂ　＊）で駆動されるＢ系列のシフトジスタＢ_１　，Ｂ_２　，Ｂ_３　・・・とに２系列化し、Ａ系列のシフトレジスタＡ_１　，Ａ_２　，Ａ_３　・・・から出力されるビット出力信号Ｐ_１　，Ｐ_３　・・・によって、奇数番目のアナログスイッチＳ_１　，Ｓ_３　・・・を駆動する一方、Ｂ系列のシフトレジスタＢ_１　，Ｂ_２　，Ｂ_３　・・・から出力されるビット出力信号Ｐ_２　，Ｐ_４　・・・によって、偶数番目のアナログスイッチＳ_２　，Ｓ_４　・・・を駆動して、シフトレジスタ部１３ｂの動作を実質的に高周波数化している。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のアクティブマトリクス表示パネルにおいては、シフトレジスタ部１３ｂの側はＡ系列のシフトレジスタＡ_１　，Ａ_２　，Ａ_３　・・・とＢ系列のシフトジスタＢ_１　，Ｂ_２　，Ｂ_３　・・・とに２系列化されているのに対して、ビデオ信号線Ｖｉｄｅｏは第１〜第３系列のビデオ信号線Ｖ_１　，Ｖ_２　，Ｖ_３　に３系列化されているため、シフトレジスタ部１３ｂにおける系列毎の電気的特性の差とビデオ信号線Ｖｉｄｅｏにおける系列毎の電気的特性の差によって、シフトレジスタ部１３ｂの系列数とビデオ信号線Ｖｉｄｅｏの系列数の最小公倍数毎のソース線Ｘ_１　，Ｘ_２　，Ｘ_３　，Ｘ_４　・・・に異常電位が生じて、画面に輝線や暗線などが発生するという問題点がある。すなわち、系列駆動化されたアクティブマトリクス表示パネルにおいては、図８にタイミングチャートを示すように、走査信号Ｄが入力された以降、Ａ系列のシフトレジスタＡ_１　，Ａ_２　，Ａ_３　・・・のうち、シフトレジスタＡ_１　はクロック信号φ_Ａ　に基づいてビット出力信号Ｐ_１　を送出してアナログスイッチＳ_１　を駆動し、アナログスイッチＳ_１　は第１系列のビデオ信号線Ｖ_１　からのビデオ信号を表示信号Ｑ_１　としてソース線Ｘ_１　にホールドする一方、シフトレジスタＡ_２　はビット出力信号Ｐ_３　を送出してアナログスイッチＳ_３　を駆動し、アナログスイッチＳ_３　は第３のビデオ信号線Ｖ_３　からのビデオ信号を表示信号Ｑ_３　としてソース線Ｘ_３　にホールドする。これに対して、Ｂ系列のシフトレジスタＢ_１　，Ｂ_２　，Ｂ_３　・・・のうち、シフトレジスタＢ_１　はクロック信号（φ_Ｂ　，φ_Ｂ　＊）に基づいてビット出力信号Ｐ_２　を送出してアナログスイッチＳ_２　を駆動し、アナログスイッチＳ_２　はビデオ信号線Ｖ_２　からのビデオ信号を表示信号Ｑ_２　としてソース線Ｘ_２　にホールドする一方、シフトレジスタＢ_２　はビット出力信号Ｐ_４　を送出してアナログスイッチＳ_４　を駆動し、アナログスイッチＳ_４　はビデオ信号線Ｖ_１　からのビデオ信号を表示信号Ｑ_４　としてソース線Ｘ_４　にホールドする。ここで、シフトレジスタ部１３ｂの側から画素に至るいずれの系列の電気経路にも、たとえば、図９に示すように、アナログスイッチの寄生容量Ｃａ_１　，ソース線の寄生容量Ｃａ_２　および画素の容量Ｃａ_３　が存在し、ビット出力信号Ｐに基づいて、アナログスイッチＳ_１　がオフするときには、アナログスイッチの寄生容量Ｃａ_１　に対するソース線の寄生容量Ｃａ_２　および画素の容量Ｃａ_３　のカップリングによって交点Ｒにおける電位が低下する。このため、各ソース線Ｘ_１　，Ｘ_２　，Ｘ_３　，Ｘ_４　にホールドされた表示信号Ｑ_１　，Ｑ_２　，Ｑ_３　，Ｑ_４　の電位は、図８に示すように、ビデオ信号線Ｖ_１　，Ｖ_２　，Ｖ_３　から供給されたビデオ信号の電位に比較して低下する。しかも、シフトレジスタ部１３ｂの側から画素マトリクスに至る電気経路上のアナログスイッチの寄生容量Ｃａ_１　の大きさはＡ系列とＢ系列との間で異なり、ビット出力信号Ｐ_１　，Ｐ_２　，Ｐ_３　，Ｐ_４　の立ち下がりの時定数τ_１　，τ_２　，τ_３　，τ_４　が小さい程、表示信号Ｑ_１　，Ｑ_２　，Ｑ_３　，Ｑ_４　の電位の低下度合いが大きい。このため、図８に示すように、Ａ系列のシフトレジスタＡ_１　，Ａ_２　に対応するビット出力信号Ｐ_１　，Ｐ_３　の立ち下がりの時定数τ_１　，τ_３　が小さい場合には、表示信号Ｑ_１　，Ｑ_３　における電位の低下が著しい。そこで、第１〜第３系列のビデオ信号線Ｖ_１　，Ｖ_２　，Ｖ_３　から供給されるビデオ信号の電位のレベルを調整して、すなわち、ビデオ信号線Ｖｉｄｅｏの電位を、第３系列のビデオ信号線Ｖ_３　の電位＞第１系列のビデオ信号線Ｖ_１　の電位＞第２系列のビデオ信号線Ｖ_２　の電位に調整して、画面の表示状態の調整を行う場合がある。しかし、この調整方法を従来のアクティブマトリクス表示パネルに対して行うと、第１〜第３系列のビデオ信号線Ｖ_１　，Ｖ_２　，Ｖ_３　に対応するアナログスイッチＳ_１　，Ｓ_２　，Ｓ_３　，Ｓ_４　は、シフトレジスタ部１３ｂの系列に対応していないため、すなわち、第１系列のビデオ信号線Ｖ_１　にはアナログスイッチＳ_１　，Ｓ_４　が対応しているが、このうち、アナログスイッチＳ_１　はＡ系列のシフトレジスタＡ_１　に対応している一方、アナログスイッチＳ_４　はＢ系列のシフトレジスタＢ_２　に対応しているため、シフトレジスタ部１３ｂの系列毎に異なるレベルでソース線Ｘ_１　，Ｘ_２　，Ｘ_３　，Ｘ_４　にホールドされた表示信号Ｑ_１　，Ｑ_２　，Ｑ_３　，Ｑ_４　間の電位差を補正することができない。それ故、第１〜第３系列のビデオ信号線Ｖ_１　，Ｖ_２　，Ｖ_３　のうちの最も電位が高い第３系列のビデオ信号線Ｖ_３　と、ビット出力信号Ｐ_１　，Ｐ_２　，Ｐ_３　，Ｐ_４　の時定数が大きなＢ系列のシフトレジスタＢ_２　との組合せ、すなわち、シフトレジスタ部１３ｂの系列数とビデオ信号線Ｖｉｄｅｏの系列数の最小公倍数毎に相当するソース線に発生する異常に高い電位の表示信号によって、画面に輝線が発生することになる。
【０００５】
以上の問題点に鑑みて、本発明の課題は、シフトレジスタ部およびビデオ信号線を最適条件で系列化して、シフトレジスタ部の系列毎の表示に対する影響を容易に補正可能なアクティブマトリクス表示パネルを実現することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明において講じた手段は、複数のソース線が配設される画素マトリクスと、２系列以上のシフトレジスタ部と、複数系列のビデオ信号線の各ビデオ信号線と前記ソース線の間に介挿され、前記シフトレジスタ部から送出される系列毎のビット出力信号に基づいて駆動されるスイッチと、を有し、一の前記ビデオ信号線に各々接続される前記スイッチであって互いに隣接するスイッチ同士は、前記ビット出力信号に基づいて、互いに重なってかつ異なるタイミングで順次駆動されることを特徴とする。また、前記シフトレジスタ部の系列数および前記ビデオ信号線の系列数は同一であることを特徴とする。さらに、前記複数のビデオ信号線の各々は一つの色に対応したビデオ信号を供給することを特徴とする。
【０００７】
【作用】
上記手段を講じたアクティブマトリクス表示パネルにおいては、シフトレジスタ部からの系列毎のビット出力信号が、その電気経路上の電気的寄生成分などに起因して異なるレベルの影響をソース線側にホールドされるビデオ信号のレベルに対して及ぼす場合であっても、この影響はビデオ信号線の信号レベルを系列毎に補正することによって確実に吸収される。
【０００８】
【実施例】
つぎに、添付図面を参照して、本発明の一実施例について説明する。
【０００９】
図１は本発明の実施例に係るアクティブマトリクス表示パネル（液晶表示パネル）におけるソース線駆動回路側の構成を示すブロック図、図２はその回路図である。ここで、本例のアクティブマトリクス表示パネルの特徴点である系列化に係る構成についての説明に先立って、その全体構成を説明しておくが、本例のアクティブマトリクス表示パネルの全体構成は、図４に示すブロック図で示したアクティブマトリクス表示パネルと概ね同様であるため、同じく図４を参照して、その全体構成を説明する。また、本例のアクティブマトリクス表示パネルの構成は、図６ないし図９に基づいて説明した従来のアクティブマトリクス表示パネルと基本的には同様な構成になっており、その系列化のための構成のみが異なるため、対応する部分には同符号を付して説明する。
【００１０】
図４において、本例のアクティブマトリクス表示パネル１０は、画素マトリクス２２，ソース線駆動回路１２およびゲート線駆動回路２１が同一の透明基板１１の上に形成されて、表示装置の小型化，高精細化および低コスト化が図られている。ここで、ソース線駆動回路１２は、シフトレジスタ部１３と、第１〜第３系列のビデオ信号線Ｖ_１　，Ｖ_２　，Ｖ_３　からなるビデオ信号線Ｖｉｄｅｏおよびこれらのビデオ信号線Ｖｉｄｅｏに対応するアナログスイッチＳ_１　，Ｓ_２　，Ｓ_３　・・・を備えるサンプルホールド回路１７とを有する一方、ゲート線駆動回路２１はシフトレジスタ部２０およびバッファ回路２３を有する。また、画素マトリクス２２は、ソース線駆動回路１２の側に接続された複数のソース線Ｘ_１　，Ｘ_２　，Ｘ_３　，Ｘ_４　・・・と、ゲート線駆動回路２１に接続された複数のゲート線Ｙ_１　，Ｙ_２　・・・と、これらのゲート線およびソース線の交点に形成された複数の画素Ｚ_１１，Ｚ_１２・・・とを有し、各画素Ｚ_１１，Ｚ_１２・・・にはそれぞれ薄膜トランジスタ（ＴＦＴ）２９および液晶セル３０を有する。さらに、ソース線駆動回路１２の側には、そのシフトレジスタ部１３にクロック信号を入力すべき複数系列のクロック信号線３４が配置されている一方、ゲート線駆動回路２１の側には、そのシフトレジスタ部２０にクロック信号を入力すべきクロック信号線３７が配置されている。なお、３５，３８はソース線駆動回路１２およびゲート線駆動回路２１にそれぞれスタート信号を入力するスタート信号線である。
【００１１】
このような構成のアクティブマトリクス表示パネル１０において、図１および図２に示すように、そのソース線駆動回路１２ａ（ソース線駆動回路１３）のシフトレジスタ部１３ａ（シフトレジスタ部１３）は、Ａ系列のクロック信号（φ_Ａ　，φ_Ａ　＊）で駆動されるＡ系列のシフトレジスタＡ_１　，Ａ_２　・・・と、クロック信号（φ_Ａ　，φ_Ａ　＊）に対して位相が６０°ずれたＢ系列のクロック信号（φ_Ｂ　，φ_Ｂ　＊）で駆動されるＢ系列のシフトジスタＢ_１　，Ｂ_２　・・・と、クロック信号（φ_Ｂ　，φ_Ｂ　＊）に対してが６０°ずれたＣ系列のクロック信号（φ_Ｃ　，φ_Ｃ　＊）で駆動されるＣ系列のシフトジスタＣ_１　，Ｃ_２　・・・とに３系列化されており、これらのＡ〜Ｃ系列のシフトレジスタＡ_１　，Ａ_２　・・・，Ｂ_１　，Ｂ_２　・・・，Ｃ_１　，Ｃ_２　・・・から送出されるビット出力信号Ｐ_１　，Ｐ_２　，Ｐ_３　，Ｐ_４　・・・によって、各アナログスイッチＳ_１　，Ｓ_２　，Ｓ_３　，Ｓ_４　・・・が駆動されて、第１〜第３系列のビデオ信号線Ｖ_１　，Ｖ_２　，Ｖ_３　から供給される各ビデオ信号を表示信号Ｑ_１　，Ｑ_２　，Ｑ_３　，Ｑ_４　・・・としてソース線Ｘ_１　，Ｘ_２　，Ｘ_３　，Ｘ_４　・・・の側にホールド可能になっている。このため、シフトレジスタ部１３ａを構成するＴＦＴ自身の動作速度を高めなくとも、表示動作を高周波数化して表示の品位を高めることが可能になっている。ここで、第１〜第３系列のビデオ信号線Ｖ_１　，Ｖ_２　，Ｖ_３　は、それぞれ、赤，青および緑を各画素で表示するためのビデオ信号線であり、シフトレジスタ部１３ａと同数に３系列化されている。なお、クロック信号φ_Ａ　，φ_Ｂ　とクロック信号φ_Ａ　＊，φ_Ｂ　＊（φ_Ａ　バー，φφ_Ｂ　バー）とは互いに逆相の関係にあることを示す。また、Ａ〜Ｃ系列のシフトレジスタＡ_１　，Ａ_２　・・・，Ｂ_１　，Ｂ_２　・・・，Ｃ_１　，Ｃ_２　・・・は、いずれも、１ビット当たり、１つのインバータ２と２つのクロックドインバータ３ａ，３ｂ，４ａ，４ｂで構成され、そのうち、インバータ２は、図５（ａ）に示すように、ｐ型ＴＦＴ２０１とｎ型ＴＦＴ２０２とからなるＣＭＯＳ構造になっている。
【００１２】
また、クロックドインバータ３ａ，４ａは、図５（ｂ）に示すように、ｐ型ＴＦＴ３０１ａ，３０２ａとｎ型ＴＦＴ４０１ａ，４０２ａとから構成されてクロック信号φ（φ_Ａ　，φ_Ｂ　，φ_Ｃ　）で駆動可能になっているのに対して、クロックドインバータ３ｂ，４ｂは、図１４（ｄ）に示すように、ｐ型ＴＦＴ３０１ｂ，３０２ｂとｎ型ＴＦＴ４０１ｂ，４０２ｂとから構成されてクロック信号φ（φ_Ａ　，φ_Ｂ　，φ_Ｃ　）に対して逆相のクロック信号φ＊（φ_Ａ　＊　，φ_Ｂ　＊，φ_Ｃ　＊）で駆動可能になっている。
【００１３】
このような構成のアクティブマトリクス表示パネル１０のソース線駆動回路１３ａは、図３に示すタイミングチャートに基づいて駆動される。ここで、Ａ系列のシフトレジスタＡ_１　_，　Ａ_２　・・・に入力されるクロック信号φ_Ａ　，φ_Ａ　＊と、Ｂ系列のシフトレジスタＢ_１　_，　Ｂ_２　・・・に入力されるクロック信号φ_Ｂ　，φ_Ｂ　＊と、Ｃ系列のシフトレジスタＣ_１　_，　Ｃ_２　・・・に入力されるクロック信号φ_Ｃ　，φ_Ｃ　＊とは、それぞれを６０°ずらしてある。このため、走査信号Ｄが入力された以降において、Ａ系列のシフトレジスタＡ_１　は、期間ｔ_１　において、クロック信号φ_Ａ　＊のパルス立ち下がり（クロック信号φ_Ａ　のパルス立ち上がり）に対応してビット出力信号Ｐ_１　をアナログスイッチＳ_１　に向けて出力し、Ｂ系列のシフトレジスタＢ_１　は、期間ｔ_２　において、クロック信号φ_Ｂ　＊のパルス立ち下がり（クロック信号φ_Ｂ　のパルス立ち上がり）に対応してビット出力信号Ｐ_２　をアナログスイッチＳ_２　に向けて出力し、Ｃ系列のシフトレジスタＣ_１　は、期間ｔ_３　において、クロック信号φ_Ｃ　＊のパルス立ち下がり（クロック信号φ_Ｃ　のパルス立ち上がり）に対応してビット出力信号Ｐ_３　をアナログスイッチＳ_３　に向けて出力する。また、Ａ系列のシフトレジスタＡ_２　は、期間ｔ_４　において、クロック信号φ_Ａ　＊のパルス立ち下がり（クロック信号φ_Ａ　のパルス立ち上がり）に対応してビット出力信号Ｐ_４　をアナログスイッチＳ_４　に向けて出力する。そして、ビット出力信号Ｐ_１　〜Ｐ_４　に基づいて、アナログスイッチＳ_１　〜Ｓ_４　が動作して、第１〜第３系列のビデオ信号線Ｖ_１　，Ｖ_２　，Ｖ_３　の側とソース線Ｘ_１　〜Ｘ_４　の側とを接続状態にして、第１〜第３系列のビデオ信号線Ｖ_１　，Ｖ_２　，Ｖ_３　を介して供給されたビデオ信号が表示信号Ｑ_１　，Ｑ_２　，Ｑ_３　，Ｑ_４　としてソース線Ｘ_１　，Ｘ_２　，Ｘ_３　，Ｘ_４　・・・にホールドされ、これらの表示信号Ｑ_１　，Ｑ_２　，Ｑ_３　，Ｑ_４　によって各画素Ｚ_１１，Ｚ_１２・・・における表示状態が規定される。
【００１４】
ここで、シフトレジスタ部１３ａの側から画素マトリクス側に至るいずれの系列毎の電気経路にも、たとえば、図９に示すように、アナログスイッチの寄生容量Ｃａ_１　，ソース線の寄生容量Ｃａ_２　および画素の容量Ｃａ_３　が存在し、アナログスイッチＳ_１　をオフするときには、そのビット出力信号Ｐ_１　，Ｐ_２　，Ｐ_３　，Ｐ_４　が立ち下がる時に、アナログスイッチの寄生容量Ｃａ_１　に対するソース線の寄生容量Ｃａ_２　および画素の容量Ｃａ_３　のカップリングによって、ソース線Ｘ_１　，Ｘ_２　，Ｘ_３　，Ｘ_４　にホールドされる表示信号Ｑ_１　，Ｑ_２　，Ｑ_３　，Ｑ_４　の電位は、プッシュダウンされてビデオ信号線Ｖ_１　，Ｖ_２　，Ｖ_３　から供給されたビデオ信号の電位に比較して低下する。しかも、シフトレジスタ部１３ａの側から画素マトリクスに至る電気経路上のアナログスイッチの寄生容量Ｃａ_１　の値はＡ系列_，　Ｂ系列およびＣ系列の間で異なり、ビット出力信号Ｐ_１　，Ｐ_２　，Ｐ_３　，Ｐ_４　の立ち下がりの時定数τ_１　，τ_２　，τ_３　，τ_４　が小さい程、表示信号Ｑ_１　，Ｑ_２　，Ｑ_３　，Ｑ_４　の電位の低下度合いが大きい。たとえば、図３に示すように、Ａ系列に相当するビット出力信号Ｐ_１　，Ｐ_４　の立ち下がりの時定数τ_１　，τ_４　が小さい場合には、表示信号Ｑ_１　Ｑ_４　における電位の低下が著しい。そこで、第１〜第３系列のビデオ信号線Ｖ_１　，Ｖ_２　，Ｖ_３　のうち、第１系列のビデオ信号線Ｖ_１　から供給されるビデオ信号の電位のレベルを第２および第３系列のビデオ信号線Ｖ_２　，Ｖ_３　から供給されるビデオ信号の電位のレベルに比較して高めて、第１系列のビデオ信号線Ｖ_１　からのビデオ信号に対応する表示信号Ｑ_１　Ｑ_４　の電位を高めて、ソース線Ｘ_１　，Ｘ_４　にホールドされるＱ_１　，Ｑ_４　の電位レベルを調整する。同様に、第３系列のビデオ信号線Ｖ_３　から供給されるビデオ信号の電位のレベルを第２系列のビデオ信号線Ｖ_２　から供給されるビデオ信号の電位のレベルに比較して高めて、第３系列のビデオ信号線Ｖ_３　からのビデオ信号に対応する表示信号Ｑ_３　の電位を高めて、Ｑ_３　の電位レベルを調整する。その結果、ソース線Ｘ_１　，Ｘ_２　，Ｘ_３　，Ｘ_４　・・・にホールドされた状態におけるＱ_１　，Ｑ_２　，Ｑ_３　，Ｑ_４　の電位レベルは均等化される。このため、特定のソース線Ｘ_１　，Ｘ_２　，Ｘ_３　，Ｘ_４　・・・に異常に高い表示信号が供給されることがないので、画面に輝線や暗線が発生せず、表示の品位が高い。なお、上記の調整方法を従来のアクティブマトリクス表示パネル１０に対して行うと、第１〜第３系列のビデオ信号線に対応するアナログスイッチが、シフトレジスタ部の系列に対応していないため、他の電位に比較して著しく高い表示信号が発生して、画面に輝線や暗線が発生してしまう。
【００１５】
以上のとおり、本例のアクティブマトリクス表示パネル１０においては、第１〜第３系列のビデオ信号線Ｖ_１　，Ｖ_２　，Ｖ_３　に対応するアナログスイッチＳ_１　，Ｓ_２　，Ｓ_３　，Ｓ_４　は、それぞれシフトレジスタ部１３ａの系列にも対応しているため、たとえば、第１系列のビデオ信号線Ｖ_１　に対応するアナログスイッチＳ_１　，Ｓ_４　は、いずれもＡ系列のシフトレジスタＡ_１　，Ａ_２　に対応しているため、Ａ系列のシフトレジスタＡ_１　，Ａ_２　の側の電気的特性がソース線Ｘ_１　，Ｘ_４　にホールドされた状態の表示信号Ｑ_１　，Ｑ_４　の電位レベルに影響を及ぼす状態にあっても、第１のビデオ信号線Ｖ_１　から供給されるビデオ信号の電位を調整して、この表示信号Ｑ_１　，Ｑ_４　を他の表示信号Ｑ_２　，Ｑ_３　と同等の電位にまで補正することができる。従って、シフトレジスタ部１３ａを多系列駆動化しても、画面には輝線などが発生しないので、色再現性がよい。また、ビデオ信号線Ｖｉｄｅｏ側において、カラーローテーションなどを行う必要がない。また、Ａ〜Ｃ系列のいずれの系列のシフトレジスタの影響に対しても、ビデオ信号線Ｖｉｄｅｏを介して独立して調整できるので、色相調整が容易であり、しかもアクティブマトリクス表示パネル１０の製造後も色相調整を行なえる。
【００１６】
なお、シフトレジスタ部の系列数およびビデオ信号線の系列数については、同系列数であれば、その数に制限がない。
【００１７】
以上のとおり、シフトレジスタ部からのビット出力信号が、その電気経路上の電気的寄生成分などの影響によって、系列毎に異なるレベルの影響をソース線側にホールドされるビデオ信号に影響を及ぼす場合であっても、その影響は、ビデオ信号線の信号レベルを系列毎に補正することによって確実に吸収することできるので、シフトレジスタ部を多系列駆動化しても、画面に輝線などが発生することを防止できるという効果を奏する。また、３系列のビデオ信号線に色相を対応させた場合には、画面の色相調整などが容易にでき、色再現性が向上するという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施例に係るアクティブマトリクス表示パネルにおけるソース線駆動回路側の構成を示すブロック図である。
【図２】図１に示すソース線駆動回路の回路図である。
【図３】図１に示すソース線駆動回路の各部に入出力される信号のタイミングチャート図である。
【図４】アクティブマトリクス表示パネルの全体構成を示すブロック図である。
【図５】（ａ）はアクティブマトリクス表示パネルのソース線駆動回路のインバータの構成を示す回路図、（ｂ）はそのクロック信号φで駆動されるクロックドインバータの構成を示す回路図、（ｃ）はそのクロック信号φ＊で駆動されるクロックドインバータの構成を示す回路図である。
【図６】従来のアクティブマトリクス表示パネルにおけるソース線駆動回路側の構成を示すブロック図である。
【図７】図６に示すソース線駆動回路の回路図である。
【図８】図６に示すソース線駆動回路の各部に入出力される信号のタイミングチャート図である。
【図９】アクティブマトリクス表示パネルのソース線駆動回路の電気経路上の容量成分を示す説明図図である。
【符号の説明】
１０・・・アクティブマトリクス表示パネル
１２，１２ａ，１２ｂ・・・ソース線駆動回路
１３，１３ａ，１３ｂ・・・シフトレジスタ部
Ａ_１　，Ａ_２　・・・Ａ系列のシフトレジスタ
Ｂ_１　，Ｂ_２　・・・Ｂ系列のシフトレジスタ
Ｃ_１　・・・Ｃ系列のシフトレジスタ
Ｓ_１　，Ｓ_２　，Ｓ_３　，Ｓ_４　・・・アナログスイッチＰ_１　，Ｐ_２　，Ｐ_３　，Ｐ_４　・・・ビット出力信号Ｑ_１　，Ｑ_２　，Ｑ_３　，Ｑ_４　・・・表示信号Ｖｉｄｅｏ・・・ビデオ信号線
Ｖ_１　・・・第１系列のビデオ信号線
Ｖ_２　・・・第２系列のビデオ信号線
Ｖ_３　・・・第３系列のビデオ信号線
Ｘ_１　，Ｘ_２　，Ｘ_３　，Ｘ_４　・・・ソース線Ｙ_１　，Ｙ_２　・・・ゲート線
Ｚ_１１，Ｚ_１２・・・画素

Claims

複数のソース線が配設される画素マトリクスと、２系列以上のシフトレジスタ部と、複数系列のビデオ信号線の各ビデオ信号線と前記ソース線の間に介挿され、前記シフトレジスタ部から送出される系列毎のビット出力信号に基づいて駆動されるスイッチと、を有し、一の前記ビデオ信号線に各々接続される前記スイッチであって互いに隣接するスイッチ同士は、前記ビット出力信号に基づいて、互いに重なってかつ異なるタイミングで順次駆動されることを特徴とするアクティブマトリクスパネル。
請求項１において、前記シフトレジスタ部の系列数および前記ビデオ信号線の系列数は同一であることを特徴とするアクティブマトリクスパネル。
請求項１または２において、前記複数のビデオ信号線の各々は一つの色に対応したビデオ信号を供給することを特徴とするアクティブマトリクスパネル。