JP2003529996A

JP2003529996A - 高電圧ｃｍｏｓ信号ドライバシステムおよび方法

Info

Publication number: JP2003529996A
Application number: JP2001573636A
Authority: JP
Inventors: ダーウィン、ダブリュ．マートス; ブライアン、エム．アポルド
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2000-03-30
Filing date: 2001-03-08
Publication date: 2003-10-07
Also published as: DE60112566D1; DE60112566T2; EP1277284A2; WO2001076071A3; US6388470B1; WO2001076071A2; EP1277284B1

Abstract

(57)【要約】ＣＭＯＳデバイスのゲートを形成する薄い酸化膜層に過剰に有害な電界をかけることなしに、薄い酸化膜ゲートのＣＭＯＳデバイスによる比較的高い電圧信号の伝送を容易にするシステムおよび方法。高電圧ＣＭＯＳの薄い酸化膜ゲートシステムおよび方法は、ＣＭＯＳデバイスの薄い酸化膜ゲートに劣化抑制バイアス電圧信号を供給する。劣化抑制バイアス電圧信号は、薄い酸化膜ゲートの出力ＣＭＯＳデバイスのソースおよびドレイン構成要素と薄い酸化膜ゲートの出力ＣＭＯＳデバイスのゲート構成要素の間に差電圧電位を設定する。劣化抑制バイアス電圧信号は、出力ＣＭＯＳデバイスの薄い酸化膜ゲートを形成する酸化膜層に過剰に有害な電界ストレスが誘起されるのを防止するレベルに維持される。本システムおよび方法によれば、追加の電源または基準電圧を必要とせず、薄いゲート酸化膜デバイスは静的（スイッチングのない）状態で追加の電力を消費することがない。

Description

【発明の詳細な説明】

【０００１】本発明は集積回路設計および半導体チップ製造の分野における高電圧ＣＭＯＳ
信号ドライバシステムに関する。より詳細には、本発明は最小の電力消費で高電
圧信号を伝送するための電圧敏感な薄いゲート酸化膜の相補形対象金属酸化膜半
導体（ＣＭＯＳ）製造回路に関する。

【０００２】（背景）電子システムおよび回路は、現代社会の進歩に対して多大な貢献をし、いくつ
かの分野で使用されて有利な結果を達成している。ディジタルコンピュータ、計
算機、オーディオ装置、ビデオ機器、および電話システムのような電子技術は、
ビジネス、科学、教育、および娯楽の多くの領域におけるデータ、観念、および
傾向の解析および通信で生産性の向上およびコスト低減を促進している。多くの
場合、これらの結果を提供するように設計された電子システムは、集積回路技術
を含み、比較的高電圧の信号を伝送しようとする。

【０００３】一般的な集積回路は、小さな単一半導体チップ上の大量の電気部品またはデバ
イスで構成される。集積回路の重要な利点は、そのコンパクトな大きさである。
現代の集積回路製造方法を使用して、個々の電気デバイス（例えば、トランジス
タ）のサイズは絶えず小さくなっている。しかし、デバイスのサイズが小さくな
ると、デバイスはますます敏感になる。集積回路内の電気デバイスを形成するた
めに使用される材料は、導電率能力および電界ストレスに耐える能力のような動
作性能を制限する本質的な特性を有する。特定の材料で構成される部品のある電
気機能を行う能力は、そのデバイスに含まれた材料の量で大きく影響される。例
えば、デバイスの全体としての三次元のサイズが比例縮小されると、アクテブな
動作レベルを維持するために、ＭＯＳデバイスではますます薄いゲート酸化膜の
厚さが必要になる。しかし、過剰な電界ストレスは、比較的薄い酸化膜層で形成
されたゲートに特に有害な影響を及ぼす。

【０００４】図１は、オン状態にあって、高電圧電界ストレス条件に曝されたＰ型出力ＣＭ
ＯＳデバイス１００の図である。Ｐ型ＣＭＯＳデバイス１００は、ゲート１００
、ドレイン１２０、ソース１３０、基板１４０、および伝導チャネル１５０を含
む。ドレイン１２０およびソース１３０は、正にドーピングされた材料を含む。
バルク１６０および基板１４０は、負にドーピングされた材料を含む。ゲート１
１０は、ゼロ電圧の電位にある。ドレイン１２０、ソース１３０、およびバルク
１６０は、Ｖｈｖの比較的高い電圧電位にある。ゲート１００からドレイン１２
０およびソース１３０までの差電圧電位によって、ゲート１１０を形成する酸化
膜層に対して電界ストレスが生じる。例えば、ドレイン１２０とソース１３０の
電圧Ｖｈｖの電位が、ゲート１１０の０Ｖの電位に対して増加すると、結果とし
て生じる電界によって、ゲート１１０を形成する酸化膜層は劣化するようになる
。この劣化は、デバイスの動作および寿命に悪影響を及ぼす。

【０００５】一般的な集積回路は、入力／出力（Ｉ／Ｏ）バッファ構成要素を含み、このバ
ッファは、外部デバイスへの電気信号の入出力伝送を制御する。いくつかの用途
では、出力電気信号は比較的高電圧で伝送される必要がある。比較的高電圧の電
気信号を伝送しながら、適切に動作し妥当な寿命を有するデバイスの能力は、デ
バイスに含まれた材料の種類および材料の厚さで定義される許容範囲で大部分が
決定される。ある状況では、厚いゲート酸化膜層のデバイスが、比較的高電圧の
信号を伝送することができるが、比較的薄いゲート酸化膜のデバイスのコスト的
な有利を提供することがない。しかし、薄いゲート酸化膜のデバイスを使用して
比較的高電圧の信号を伝送すると、デバイスに有害なストレスを加える電界にな
ることが多い。また、この有害な電界ストレスは、通常、デバイスの性能および
寿命の障害となる。

【０００６】必要なものは、デバイスのゲートを形成する酸化膜層に過度に有害な電界をか
けることなく、比較的高電圧のレベルで電気信号を伝送することができる比較的
薄いゲート酸化膜のデバイスを含む集積回路システムおよび方法である。薄いゲ
ート酸化膜のデバイスは、薄いゲート酸化膜層にかかる過剰な電界ストレスによ
る寿命劣化を悪化させること無しに動作しなければならない。それは、追加の電
源を必要としてはならないし、また、薄いゲート酸化膜のデバイスが静的（スイ
ッチングがない）状態で追加の電力を消費するようになってはならない。

【０００７】（概要）本発明は、デバイスのゲートを形成する酸化膜層に過度に有害な電界をかける
ことなく、比較的高電圧のレベルで電気信号を伝送することができる比較的薄い
ゲート酸化膜のＣＭＯＳデバイスを含む集積回路システムおよび方法である。本
発明のシステムおよび方法は、薄いゲート酸化膜層にかかる過剰な電界ストレス
による寿命劣化を悪化させること無し、薄いゲート酸化膜のデバイスの動作を容
易にする。本発明は、追加の電源または基準電圧を必要としないし、また、静的
（スイッチングがない）状態で追加の電力を消費しない。

【０００８】本発明の一実施形態では、劣化抑制バイアス電圧構成要素が、高電圧出力の薄
いゲート酸化膜のＣＭＯＳデバイスのゲートに劣化抑制バイアス電圧信号を加え
る。劣化抑制バイアス電圧は、出力ＣＭＯＳデバイスのゲートから出力ＣＭＯＳ
デバイスのソースおよびドレインまでの電圧差が、その電圧差によってゲートに
過剰な電界ストレスが生じないように維持される範囲内で設定される。例えば、
本発明の一実施形態では、劣化抑制バイアス電圧構成要素は、バイアス電圧範囲
リミッタを使用して、ＣＭＯＳゲート信号の電圧を許容可能な範囲内に制限する
。信号が回路を伝搬している間、劣化抑制バイアス電圧ドライバが使用されて、
劣化抑制バイアス電圧信号を能動的に励振し、堅固に保持する。信号が回路を伝
搬した後で、劣化抑制バイアス電圧ドライバは作動しないようにされる。

【０００９】（詳細な説明）高電圧ＣＭＯＳの薄い酸化膜ゲート信号ドライバを実現するためのシステムお
よび方法である本発明の好ましい実施形態を詳細に参照し、その例を添付の図面
に示す。好ましい実施形態に関連して本発明を説明するが、それは本発明をこれ
らの実施形態に限定する意図でないことは理解されるであろう。逆に、本発明は
、添付の特許請求の範囲で定義されるような本発明の精神および範囲内に含まれ
る代替物、変更物、均等物を含む意図である。さらに、本発明に関する下記の詳
細な説明において、多数の特定の細部は、本発明を完全に理解するためのもので
ある。しかし、当業者には明らかになるであろうが、本発明はこれらの特定の細
部無しで実施することができる。他の例では、周知の方法、手順、構成要素、お
よび回路は、本発明の態様を不必要に曖昧にしないために、詳細に説明しなかっ
た。

【００１０】本発明のシステムおよび方法は、劣化抑制バイアス電圧（Ｖｂｉａｓ）を、高
電圧出力の薄い酸化膜ゲートＣＭＯＳデバイスのゲートに加える。図２Ａは、劣
化抑制バイアス電圧システム２００Ａを説明するブロック図であり、この劣化抑
制バイアス電圧システム２００Ａは、本発明の一実施形態である劣化抑制バイア
ス電圧構成要素２０５を含む。劣化抑制バイアス電圧構成要素２０５は、ゲート
２８２に結合され、このゲート２８２はソース２８１およびドレイン２８３に結
合されている。劣化抑制バイアス電圧構成要素２０５は、劣化抑制バイアス電圧
（Ｖｂｉａｓ）信号をゲート２８２に供給する。劣化抑制バイアス電圧（Ｖｂｉ
ａｓ）は、出力ＣＭＯＳデバイスのゲートから出力ＣＭＯＳデバイスのソースお
よびドレインまでの電圧差を、この電圧差によってゲートに対する過剰な電界ス
トレスが生じないように維持する。このようにして、ソース２８１とドレイン２
８３の間の電圧差が比較的高い場合でも（例えば、ゲート酸化膜電圧ストレス限
界の従来の制限よりも高くても）、ゲート２８２からソース２８１までの電圧差
（Ｖｇｓ）およびゲート２８２からドレイン２８３までの電圧差（Ｖｇｄ）は、
ゲート２８２に含まれる酸化膜層の許容できる電界許容範囲制限を越えることは
ない。

【００１１】図２Ｂは、本発明のＰ型出力ＣＭＯＳデバイス２０１の説明図である。Ｐ型出
力ＣＭＯＳデバイス２０１は、ゲート２１０、ドレイン２２０、ソース２３０、
基板２４０および伝導チャネル２５０を含む。ドレイン２２０およびソース２３
０は、正にドーピングされた材料を含む。バルク２６０および基板２４０は、負
にドーピングされた材料を含む。ドレイン２２０およびソース２３０は、Ｖｈｖ
の比較的高電圧の電位にある。ゲート２１０は、Ｖｂｉａｓの劣化抑制バイアス
電圧にある。ここで、Ｖｂｉａｓは、Ｐ型出力ＣＭＯＳデバイス２０１の固有の
電気的特性および限界に基づいて予め決定された所望範囲の限界内に保持される
。所望のＶｂｉａｓ範囲の限界は、ゲート２１０からドレイン２２０およびソー
ス２３０までの差電圧電位がゲート２１０を形成する酸化膜層に対する電界スト
レスを生じさせないように、または誤ってゲートをオフにさせないように選ばれ
る。

【００１２】図２Ｃは、本発明のプロセス容認Ｖｂｉａｓ範囲表２９０の一例であり、Ｐ型
出力ＣＭＯＳデバイス２０１の所望Ｖｂｉａｓ範囲とＰ型出力ＣＭＯＳデバイス
２０１に加えられた他の電圧の間の関係を示す。Ｖｂｉａｓ範囲限界の値Ｖｌｏ
ｗｅｒおよびＶｕｐｐｅｒは、いくつかの要素で決定される。Ｖｌｏｗｅｒは、
ＶｈｖとＶｌｏｗｅｒの間の電圧差が出力ＣＭＯＳデバイス２０１の許容できる
電界ストレス許容範囲限界を越えないようにする値に設定される。本発明の一実
施形態では、Ｖｕｐｐｅｒは、ゲートの電圧電位がソースの電圧レベルに十分に
近くなって薄いゲート酸化膜のＣＭＯＳデバイスを不注意にオフさせることがな
いように十分に低く設定される。

【００１３】本発明の一実施形態では、Ｖｌｏｗｅｒは、出力電圧から許容範囲電圧を引く
ことで決定される。例えば、Ｐ型出力ＣＭＯＳデバイス２０１の一実施形態は最
大許容範囲電圧が３．６３ボルトであり、出力要求が３．９ボルトである。ゲー
ト２１０からドライン２２０およびソース２３０までの電圧差が３．６３ボルト
以下に保たれている限りでは（許容範囲電圧と同じレベル）、ゲート１１０を形
成する薄い金属酸化膜層に対する過剰な電気的ストレスはない。このようにして
、Ｐ型出力ＣＭＯＳデバイス２０１の一実施形態のＶｌｏｗｅｒは、０．２７ボ
ルトであるか（３．９の出力要求電圧から３．６３の許容範囲電圧を引いたもの
）、またはこれより高く、ＶｂｉａｓはＶｌｏｗｅｒ以上であるので、Ｐ型出力
ＣＭＯＳデバイス２０１は、ゲート２１０を形成する金属酸化膜層に対して過剰
な電界ストレスを招くこと無く、比較的高電圧の出力信号を伝送することができ
る。

【００１４】図２Ｄは、劣化抑制バイアス電圧構成要素２０５の一実施形態であるバイアス
電圧範囲リミッタ２７０を示すブロック図である。バイアス電圧範囲リミッタ２
７０はゲート２８２に結合し、このゲート２８２はソース２８１およびドレイン
２８３に結合している。バイアス電圧範囲リミッタ２７０は、Ｖｕｐｐｅｒの値
とＶｌｏｗｅｒの値の間のＶｂｉａｓ信号を維持する。図２Ｅは、バイアス電圧
範囲リミッタ２７０の一実施形態の説明図である。この実施形態で、バイアス電
圧範囲リミッタ２７０は、ダイオード２７１およびダイオード２７２を含む。ダ
イオード２７１はダイード２７２およびＶｂｉａｓ信号に結合されている。ダイ
オード２７１は、Ｖｂｉａｓ信号の下限電圧レベル（Ｖｌｏｗｅｒ）を制御し、
ダイオード２７２は、Ｖｂｉａｓ信号の上限電圧レベル（Ｖｕｐｐｅｒ）を制御
する。ＶｌｏｗｅｒおよびＶｕｐｐｅｒは、Ｖｄｄ基準点２７３とＶｓｓ基準点
２７４の間で電流が流れないようなレベルに設定され、電力消費はない。このよ
うにして、ゲート２８２が「オン」になり、比較的高電圧（Ｖｈｖ）の信号がソ
ース２８１からドレイン２８３に引き出された時に、ゲート２８１に対する電気
ストレスはＶｂｉａｓ信号（この例ではゼロボルトでない）によって許容可能レ
ベルに維持される。一例では、ゲート２８２をＶｈｖと同じ電圧レベルに設定す
ることで、ゲート２８２は「オフ」になる。

【００１５】図３は、本発明の一実施形態である高電圧ＣＭＯＳの薄い酸化膜ゲートの信号
ドライバシステム３００の説明図である。高電圧ＣＭＯＳの薄い酸化膜ゲートの
信号ドライバシステム３００は、バイアス電圧範囲リミッタ３１０、バイアス電
圧レベルドライバ３２０、高電圧入力構成要素３３０、オン状態構成要素３４０
、オフ状態構成要素３５０、プルダウン構成要素３６０、インバータ３７１、Ｃ
ＭＯＳデバイス（ＭＰＡ）３７２、ＣＭＯＳデバイス（ＭＰＢ）３７３、および
パッド３７５を備える。バイアス電圧範囲リミッタ３１０は、バイアス電圧レベ
ルドライバ３２０、オン状態構成要素３４０、およびＣＭＯＳデバイス（ＭＰＢ
）３７３に結合されている。バイアス電圧レベルドライバ３２０は、高電圧入力
構成要素３３０、オン状態構成要素３４０、およびＣＭＯＳデバイス（ＭＰＢ）
３７３に結合されている。高電圧入力構成要素３３０は、バイアス電圧レベルド
ライバ３２０、プルダウン構成要素３６０、ＣＭＯＳデバイス（ＭＰＡ）３７２
、ＣＭＯＳデバイス（ＭＰＢ）３７３、およびパッド３７５に結合されている。
オフ状態構成要素３５０は、インバータ３７１、ＣＭＯＳデバイス（ＭＰＢ）３
７３、およびオン状態構成要素３４０に結合され、またオン状態構成要素３４０
はＣＭＯＳデバイス（ＭＰＢ）３７３に結合されている。高電圧入力構成要素３
３０、プルダウン構成要素３６０、パッド３７５、ＣＭＯＳデバイス（ＭＰＢ）
３７３は全て互いに結合されている。ＣＭＯＳデバイス（ＭＰＡ）３７２は、Ｃ
ＭＯＳデバイス（ＭＰＢ）３７３に結合されている。

【００１６】高電圧ＣＭＯＳの薄い酸化膜ゲート信号ドライバシステム３００の構成要素は
協働して、ＣＭＯＳデバイス（ＭＰＡ）３７２およびＣＭＯＳデバイス（ＭＰＢ
）３７３に含まれるゲートを形成する酸化膜層に大きな有害な影響を与えること
なしに、比較的高電圧の出力を供給する。バイアス電圧範囲リミッタ３１０は、
所定のゲート劣化バイアス電圧範囲からＶｂｉａｓ信号電圧が逸脱するのを防止
する。バイアス電圧レベルドライバ３２０は、信号が高電圧ＣＭＯＳの薄い酸化
膜ゲート信号ドライバシステム３００を通過する間、所望のゲート劣化抑制バイ
アス電圧範囲内の値にＶｂｉａｓを能動的に励振し、堅固に保持する。高電圧入
力構成要素３３０は、帰還信号をバイアス電圧レベルドライバ３２０に供給する
入力受信機である。オン状態構成要素３４０は、出力デバイスのＣＭＯＳデバイ
ス（ＭＰＡ）３７２を活動化する。オフ状態構成要素３５０は、ＣＭＯＳデバイ
ス（ＭＰＡ）３７２のゲートを比較的高い電圧（例えば、Ｖｈｖ）に励振する信
号を伝える。本発明の一実施形態では、ＣＭＯＳデバイス（ＭＰＢ）３７３は常
にオンであり、Ｖｂｉａｓに設定される。プルダウン構成要素３６０は、信号を
下方に引っ張るために使用される。インバータ３７１は、前記出力ＣＭＯＳがオ
ンにする信号とオフにする信号を同時に受け取ることがないようにするように構
成されている。ＣＭＯＳデバイス（ＭＰＡ）３７２およびＣＭＯＳデバイス（Ｍ
ＰＢ）３７３は、比較的高電圧の信号（例えば、Ｖｈｖ）の伝送を制御する出力
デバイス（例えば、ＰＭＯＳトランジスタ）である。パッド３７５は、高電圧外
部信号伝送のための接続点である。

【００１７】図４Ａは、バイアス電圧範囲リミッタ３１０の一実施形態であるバイアス電圧
範囲リミッタ３１０Ａの説明図である。バイアス電圧範囲リミッタ３１０は、所
定の範囲からＶｂｉａｓ信号が逸脱するのを防止する。ここで、信号が高電圧Ｃ
ＭＯＳの薄い酸化膜ゲート信号ドライバシステム３００を通過していない時、こ
の所定の範囲で、Ｖｂｉａｓ信号が許容可能な上限（Ｖｕｐｐｅｒ）と許容可能
な下限（Ｖｌｏｗｅｒ）の間で変化することができるようになる。バイアス電圧
範囲リミッタ３１０Ａは、直列に結合された一組のダイオードおよび電圧バイア
スノード４１７を含む。ダイオードの組は、直列に結合されたＤｕ４１１、Ｄｕ
４１２からＤｕ（ｎ）４１３、Ｄｄ４１４、およびＤｄ（ｎ）４１５を含む。直
列の一端から他端までの電圧差はＶｄｄ−Ｖｓｓである。Ｖｂｉａｓはダイオー
ドＤｕ（ｎ）４１３とダイオードＤｄ４１４の間に結合された電圧バイアスノー
ド３１７から伝送される。または、引き出される。ＶｄｄからＶｂｉａｓまでに
結合されたダイオードの組は（例えば、Ｄｕ４１１からＤｕ（ｎ）４１３）、許
容可能な下限よりも下に下がらないようにＶｂｉａｓを制限する働きをする。Ｖ
ｓｓ（例えば、０Ｖ）からＶｂｉａｓまでに結合されたダイオード（例えば、Ｄ
ｄ４１４からＤｄ（ｎ））は、所望の上限より上にならないようにＶｂｉａｓを
制限する。ＶｂｉａｓがＶｌｏｗｅｒとＶｕｐｐｅｒの間にある時、ＶｄｄとＶ
ｓｓの間の漏れ電流の流れは比較的小さく、電力消費は実質的に無いか、または
無視できるほどである。

【００１８】図４Ｂは、ＮＭＯＳ型デバイスを使用して実施されたバイアス電圧範囲リミッ
タ３１０の実施形態であるバイアス電圧範囲リミッタ３１０Ｂを示す。バイアス
電圧範囲リミッタ３１０Ｂは、Ｎ型ＭＯＳデバイスの組と電圧バイアスノード４
２７を含む。ＭＯＳデバイスの組は、直列に結合されたＭＮ４２１、ＭＮ４２２
、ＭＮ４２３、ＭＮ４２４、およびＭＮ４２５を含む。直列の一端かた他端まで
の電圧差はＶｄｄ−Ｖｓｓである。Ｖｂｉａｓは、ＭＯＳデバイスＭＮ４２２と
ＭＯＳデバイスＭＮ４２３の間に結合された電圧バイアスノード３２７から引き
出される。電圧バイアスノード４２７は、バイアス電圧（例えば、Ｖｂｉａｓ）
を伝送するように構成されている。

【００１９】図４Ｃは、ＰＭＯＳ型デバイスで構成されるバイアス電圧範囲リミッタ３１０
の実施形態であるバイアス電圧範囲リミッタ３１０Ｃを示す。バイアス電圧範囲
リミッタ３１０Ｂは、Ｐ型ＭＯＳデバイス、Ｎ型ＭＯＳデバイスの組、および電
圧バイアスノード４３７を含む。ＭＯＳデバイスの組は、直列に結合されたＭＰ
４３１、ＭＰ４３２、ＭＮ４３３、ＭＮ４３４、およびＭＮ４３５を含む。直列
の一端から他端までの電圧差はＶｄｄ−Ｖｓｓである。Ｖｂｉａｓは、ＭＯＳデ
バイスＭＰ４３２とＭＯＳデバイスＭＰ４３３の間に結合された電圧バイアスノ
ード４３７から引き出される。電圧バイアスノード４３７は、バイアス電圧（例
えば、Ｖｂｉａｓ）を伝送する。本発明は当業者によって他の構成に対応するよ
うに構成されることは理解すべきことである。例えば、本発明の一実施形態はＮ
ＭＯＳデバイスＭＮ４３３、ＭＮ４３４、およびＭＮ４３５の代わりにＰＭＯＳ
デバイスを含む。

【００２０】図５Ａは、バイアス電圧レベルドライバ３２０の一実施形態の説明図である。
この実施形態では、バイアス電圧レベルドライバ３２０は、第１の状態構成要素
５１０および第２の状態構成要素５２０を含む。第１の状態構成要素５１０は、
第２の状態構成要素５２０に結合されている。第１の状態構成要素５１０は、第
１のレベルスイッチ５１１、第２のレベルスイッチ５１２、第１のレベル抵抗器
５１３、第２のレベル抵抗器５１４、第３のレベルスイッチ５１５、および第４
のレベルスイッチ５１６を含む。第２のレベルスイッチ５１２は、第１のレベル
スイッチ５１１および第１のレベル抵抗器５１３に結合され、この第１のレベル
抵抗器５１３は第２のレベル抵抗器５１４に結合されている。第３のレベルスイ
ッチ５１５は、第２のレベル抵抗器５１４および第４のレベルスイッチ５１６に
結合されている。第２の状態構成要素５２０は、第７のレベルスイッチ５２１、
第８のレベルスイッチ５２２、第３のレベル抵抗器５２３、第４のレベル抵抗器
５２４、第９のレベルスイッチ５２５、および第１０のレベルスイッチ５２６を
含む。第８のレベルスイッチ５２２は、第７のレベルスイッチ５２１および第３
のレベル抵抗器５２３に結合され、この第３のレベル抵抗器５２３は第４のレベ
ル抵抗器５２４に結合されている。第９のレベルスイッチ５２５は、第４のレベ
ル抵抗器５２４および第１０のレベルスイッチ５２６に結合されている。

【００２１】信号が高電圧ＣＭＯＳの薄い酸化膜ゲートの信号ドライバシステム３００を通
って伝搬する時、バイアス電圧レベルドライバ３２０はバイアス電圧Ｖｂｉａｓ
信号を能動的に励振し、それを堅固に保持して、電荷再分布効果によってＶｂｉ
ａｓが所望の範囲から取り出されることがないようにする。論理０の値から論理
１の値への信号遷移（例えば、０ボルトから１ボルト、０ボルトから５ボルト、
等）が、バイアス電圧レベルドライバ３２０を通って伝搬する時、この信号遷移
が回路を通過するまで、回路は第１の状態に設定される。論理１の値から論理０
の値への信号遷移（例えば、５ボルトから０ボルト）がバイアス電圧レベルドラ
イバ３２０を通って伝搬する時、信号遷移が回路を通過するまで、回路は第２の
状態に設定される。そうでない場合は、回路は第３の状態にあり、そこでは、バ
イアス電圧レベルドライバ３２０は電圧バイアス信号を能動的に励振しない。例
えば、信号が高電圧ＣＭＯＳの薄い酸化膜ゲートの信号ドライバシステム３００
を伝搬した後で、バイアス電圧レベルドライバ３２０は、別の遷移が起こるまで
、Ｖｂｉａｓを能動的に励振しなくなる。

【００２２】図５Ｂは、バイアス電圧レベルドライバ３２０の状態の概略説明図である。第
１の状態３２０Ａと第２の状態３２０Ｂの間の主要な差は、レベル抵抗器５１３
から５２４の抵抗の値である。第１の状態と第２の状態の両方がＶｂｉａｓに同
じ電圧を生成するように、抵抗は設定されているが、第１のレベル抵抗器５１３
および第２のレベル抵抗器５１４の値は、第３のレベル抵抗器５２３および第４
のレベル抵抗器５２４の値よりも遥かに小さい。本発明の一例では、パッドの信
号がバイアス電圧レベルドライバ３２０によって非常に大きなＶｂｉａｓ信号が
生成されるように要求する時、第２の状態が起こる。第２の状態は、バイアス電
圧レベルドライバ３２０をアクテイブに励振することを利用して、デバイス（例
えば、ＣＭＯＳデバイス（ＭＰＢ）３７３）のゲートとドレインの間の容量性結
合特性のために、ＶｂｉａｓがＶｌｏｗｅｒより下になることが無いようにする
。このようにして、第２の状態は、第１の状態よりも信号伝送中により多くの電
力を消費する。本発明の一実施形態では、第１のレベル抵抗器５１３および第２
のレベル抵抗器５１４は、第２の状態のために使用される。第２の状態は小さな
抵抗値を必要としないので、抵抗値の差は存在可能である。第３の状態３２０Ｃ
で、ＶｄｄとＶｂｉａｓの間およびＶｂｉａｓとＶｓｓの間に開放が生じる。本
発明の一実施形態は、ＣＭＯＳデバイス（ＭＰＢ）３７３の一実施形態のゲート
とドレインの間の結合の容量性によって、ＶｂｉａｓがＶｌｏｗｅｒより下に低
下しないようにする能動的励振を含む。

【００２３】図６は、オフ状態構成要素３５０の一実施形態であるオフ状態構成要素３５０
Ａの回路図である。オフ状態構成要素３５０Ａは、ＮＭＯＳデバイス６０１、Ｎ
ＭＯＳデバイス６０２、ＮＭＯＳデバイス６０３、ＰＭＯＳデバイス６０４、Ｐ
ＭＯＳデバイス６０５、およびＮＭＯＳデバイス６０７を含む。ＮＭＯＳデバイ
ス６０２は、ＮＭＯＳデバイス６０１、ＰＭＯＳデバイス６０７、ＰＭＯＳデバ
イス６０５、およびＮＭＯＳデバイス６０３に結合され、ＮＭＯＳデバイス６０
３はＰＭＯＳデバイス６０４に結合される。入力信号３８１が論理ＬＯＷの値で
ある時、オフ状態構成要素３５０ＡはトランジスタＭＰＡ３７２を「オフ」状態
にする。オフ状態構成要素３５０Ａの構成要素は協働して動作し、ＰＭＯＳ出力
デバイスＭＰＡ３７２のゲートにかかる比較的高い電圧（例えば、Ｖｈｖ）を励
振して、ＰＭＯＳ出力デバイスＭＰＡ３７２をオフにする。

【００２４】図７Ａは、オン状態構成要素３４０の一実施形態であるオン状態構成要素３４
０Ａの回路図である。オン状態構成要素３４０Ａは、ＰＭＯＳデバイス７０１、
ＰＭＯＳデバイス７０２、ＮＭＯＳデバイス７０３、ＮＭＯＳデバイス７０４、
ＰＭＯＳデバイス７０５、ＮＭＯＳデバイス７０６、ＰＭＯＳデバイス７０７、
および中間ノード７０８を含む。ＰＭＯＳデバイス７０２は、ＰＭＯＳデバイス
７０１、ＰＭＯＳデバイス７０５、およびＮＭＯＳデバイス７０３に結合され、
このＮＭＯＳデバイス７０３はＮＭＯＳデバイス７０４に結合されている。ＰＭ
ＯＳデバイス７０５は、中間ノード７０８に結合され、この中間ノード７０８は
ＮＭＯＳデバイス７０６およびＮＭＯＳデバイス７０７に結合されている。オン
状態構成要素３４０Ａは、トランジスタＭＰＡ３７２を「オン」状態にするため
に使用される。ＰＭＯＳデバイス７０１およびＰＭＯＳデバイス７０２は、ｐｇ
ａｔｅ信号をＶｂｉａｓ電圧レベルに引き下げるために使用される。ＶｄｄがＮ
ＭＯＳデバイス７０７をオンさせるほどに十分高くない時に、中間ノード７０８
が確実に引き下げられるようにするために、ＰＭＯＳデバイス７０５が設計に含
まれている。ＰＭＯＳデバイス７０１、ＰＭＯＳデバイス７０２、ＮＭＯＳデバ
イス７０３、およびＮＭＯＳデバイス７０４は、ＰＭＯＳデバイス７０５を制御
するために使用される。ＰＭＯＳデバイス７０５のゲートはＶｈｖかｓら０Ｖま
で変化するが、ＰＭＯＳデバイス７０５が接続される方法のために、デバイスに
対するオーバストレスを起こさない（ゲート電圧が０Ｖのときでも）。

【００２５】図７Ｂは、オン状態構成要素３４０Ｂの他の実施形態の説明図である。オン状
態構成要素３４０Ｂは、ＮＭＯＳデバイス７１１、中間ノード７１２、ＮＭＯＳ
デバイス７１３、および信号ブースト回路７１５を含む。中間ノード７１２は、
ＮＭＯＳデバイス７１１およびＮＭＯＳデバイス７１３に結合され、このＮＭＯ
Ｓデバイス７１３は信号ブースト回路７１５に結合されている。ブースタ回路は
、また、ＮＭＯＳデバイス７１２のゲートを励振するために使用される。これに
よって、ＶｄｄからＶｂｉａｓを引いた値がＶｇｓに等しい時に、確実に、ＮＭ
ＯＳデバイス７１３のゲートはデバイスをＯＮさせるように十分高い電圧になる
。ここで、ＶｇｓはＮＭＯＳデバイス７１３をオンさせるのに十分であってはな
らない。ＮＭＯＳデバイス７１３はＶｄｄより上のレベルに励振される。

【００２６】図７Ｃは、オン状態構成要素３４０Ｃの別の実施形態の説明図である。オン状
態構成要素３４０Ｃは、ＰＭＯＳデバイス７３１、ＰＭＯＳデバイス７３２、Ｎ
ＭＯＳデバイス７３３、ＮＭＯＳデバイス７３４、ＰＭＯＳデバイス７３５、Ｎ
ＭＯＳデバイス７３９、ＰＭＯＳデバイス７３６、ＮＭＯＳデバイス７３７、お
よびＰＭＯＳデバイス７３８を含む。ＰＭＯＳデバイス７３２は、ＰＭＯＳデバ
イス７３１、ＰＭＯＳデバイス７３５、およびＮＭＯＳデバイス７３３に結合さ
れ、このＮＭＯＳデバイス７３３はＮＭＯＳデバイス７３４に結合されている。
ＰＭＯＳデバイス７３５は、ＮＭＯＳデバイス７３９およびＮＭＯＳデバイス７
４５に結合されている。ＮＭＯＳデバイス７４５はＰＭＯＳデバイス７３６、Ｎ
ＭＯＳデバイス７３７およびＰＭＯＳデバイス７３８に結合されている。オン状
態構成要素３４０Ｃは、ＰＭＯＳデバイス７３６、ＮＭＯＳデバイス７３７、お
よびＰＭＯＳデバイス７３８を含み、ＮＭＯＳデバイス７４５のゲートが論理Ｌ
ＯＷの値である時に、ＮＭＯＳデバイス７４５のゲート・ドレイン接合での発生
による可能な過渡オーバストレス条件を、ＮＭＯＳデバイス７４５が受けないよ
うにする。

【００２７】図８は、電力順序付け能力および出力イネーブル機能を含む本発明の他の実施
形態である高電圧ＣＭＯＳの薄い酸化膜ゲート信号ドライバシステム８００の説
明図である。高電圧ＣＭＯＳの薄い酸化膜ゲート信号ドライバシステム８００は
、バイアス電圧範囲リミッタ８０１、バイアス電圧レベルドライバ８０２、高電
圧入力構成要素８０３、オン状態構成要素８０４、オフ状態構成要素８０５、プ
ルダウン構成要素８０６、インバータ８７１、ＰＭＯＳデバイス（ＭＰＡ）８７
２、ＰＭＯＳデバイス（ＭＰＢ）８７３、パッド８７５、出力イネーブル論理構
成要素８３０、および電力順序付け構成要素８４０を含む。リミッタ８０１は、
バイアス電圧レベルドライバ８０２およびＰＭＯＳデバイス（ＭＰＡ）８７３に
結合されている。バイアス電圧レベルドライバ８０２は、高電圧入力構成要素８
０３、オン状態構成要素８０４、およびＰＭＯＳデバイス（ＭＰＡ）８７３、オ
フ状態構成要素８０５に結合され、このオフ状態構成要素８０５はＰＭＯＳデバ
イス（ＭＰＡ）８７２に結合されている。高電圧入力構成要素８３０はオン状態
構成要素８０４に結合されている。ＰＭＯＳデバイス（ＭＰＡ）８７２は、ＰＭ
ＯＳデバイス（ＭＰＡ）８７３に結合され、このＰＭＯＳデバイス（ＭＰＡ）８
７３はパッド８７５およびプルダウン構成要素８０６に結合されている。インバ
ータ８７１はプルダウン構成要素８０６に結合されている。電力順序付け構成要
素８４０は、オフ状態構成要素８０５に結合されている。

【００２８】高電圧ＣＭＯＳの薄い酸化膜ゲート信号ドライバシステム８００の構成要素は
、高電圧ＣＭＯＳの薄い酸化膜ゲート信号ドライバシステム３００と似た動作を
して、ＰＭＯＳデバイス（ＭＰＡ）８７２およびＰＭＯＳデバイス（ＭＰＡ）８
７３に含まれたゲートを形成する酸化膜層に対して重要な有害な影響を与えるこ
となく、比較的高電圧の出力を供給する。バイアス電圧範囲リミッタ８０１は、
Ｖｂｉａｓ電圧を所定のゲート劣化抑制バイアス電圧範囲に制限する。バイアス
電圧レベルドライバ８０２は、信号が高電圧ＣＭＯＳの薄酸化膜ゲート信号ドラ
イバシステム８００を通過している間、Ｖｂｉａｓを、所望のゲート劣化抑制バ
イアス電圧範囲以内の値に保持する。高電圧入力構成要素８０３は、帰還信号を
バイアス電圧レベルドライバ８０２に供給する入力受信機である。オン状態構成
要素８０４は、出力ＰＭＯＳデバイス（ＭＰＡ）８７２を活動化する（オンにす
る）。オフ状態構成要素８０５は、ＰＭＯＳデバイス（ＭＰＡ）８７２のゲート
を比較的高い電圧（例えば、Ｖｈｖ）に励振する信号を伝える。プルダウン構成
要素８０６は、信号を下に引き下げるために使用される。インバータ８７１は、
出力ＣＭＯＳデバイスがオンにする信号とオフにする信号を確実に同時に受け取
らないようにする。ＰＭＯＳデバイス（ＭＰＡ）８７２およびＰＭＯＳデバイス
（ＭＰＡ）８７３は、比較的高電圧の信号（例えば、Ｖｈｖ）の伝送を制御する
出力デバイス（例えば、ＰＭＯＳトランジスタ）である。パッド８７５は、高電
圧外部信号伝送のための接続点を与える。

【００２９】高電圧ＣＭＯＳの薄い酸化膜ゲートの信号ドライバシステム３００に類似した
機能を提供することに加えて、高電圧ＣＭＯＳの薄い酸化膜ゲートの信号ドライ
バシステム８００は、追加の機能を容易にする構成要素を含んでいる。例えば、
高電圧ＣＭＯＳの薄い酸化膜ゲートの信号ドライバシステム８００は、電力順序
付け能力および出力イネーブル機能を含む。出力イネーブル論理構成要素８３０
および電力順序付け構成要素８４０は、電源ＶｈｖとＶｄｄが別個に活動化され
ている時、電流が流れないようにする。このようにして、Ｖｈｖが給電され、し
ばらくの間Ｖｄｄが０Ｖのままである時、出力イネーブル論理構成要素８３０お
よび電力順序付け構成要素８４０は電力消費を減少させる。また、それらは、高
電圧ＣＭＯＳの薄い酸化膜ゲートの信号ドライバシステム８００でラッチアップ
の発生を低減する。

【００３０】本発明の一実施形態では、出力イネーブル論理構成要素８３０は、ＮＭＯＳデ
バイス８３１から８３４およびインバータ８３５を備える。ＮＭＯＳデバイス８
３１は、ＮＭＯＳデバイス８３２から８３４およびインバータ８３５に結合され
、このインバータ８３５はまた、ＮＭＯＳデバイス８３４に結合されている。出
力イネーブル論理構成要素８３０は、ダイオードモードかオフモードのいずれか
で動作する。オフモードでは、出力イネーブル論理構成要素８３０は、高電圧Ｃ
ＭＯＳの薄い酸化膜ゲートの信号ドライバシステム８００が比較的高電圧の出力
動作を行うのをディエーブル、または防止しない。ＯＥＮ信号がＨＩＧＨである
時、出力イネーブル論理構成要素８３０はダイオードモードであり、高電圧ＣＭ
ＯＳの薄い酸化膜ゲートの信号ドライバシステム８００が比較的高電圧の出力動
作を行うのをディエーブル、または防止する。高電圧ＣＭＯＳの薄い酸化膜ゲー
トの信号ドライバシステム８００をディエーブルするために、ｐｇａｔｅ信号は
ＨＩＧＨに励振され、ｐｇａｔｅ信号が確実にＨＩＧＨに励振されるようにする
ために、ＯＥＮがＨＩＧＨの時はいつでも、ＰＭＯＳゲート８５１は、出力イネ
ーブル論理構成要素によってＬＯＷに引っ張られている。高電圧ＣＭＯＳの薄い
酸化膜ゲートの信号ドライバシステム８００のこの実施形態では、出力イネーブ
ル論理構成要素８３０は、ダイオード構成を使用してＰＭＯＳゲート８５１をＬ
ＯＷに引っ張る。このようにして、ＰＭＯＳゲート８５１は、ずっと引き下げら
れていなで、電圧範囲のＬＯＷ限界は出力イネーブル論理構成要素８３０のダイ
オードで維持される。

【００３１】ＶｅｅがゼロボルトでＶｄｄが既に起動されている時、電力順序付け構成要素
８４０は、信号を制御して電力消費を低減する。本発明の一実施形態では、電力
順序付け構成要素８４０は、ＮＭＯＳデバイス８５２、ＰＭＯＳデバイス８４２
およびＰＭＯＳデバイス８４３を含む。ＰＭＯＳデバイス８４２は、ＰＭＯＳデ
バイス８４１および８４３に結合されている。Ｖｅｅがゼロである場合、ノード
８５２はゼロであり、ノード８５３はＶｄｄ（ＨＩＧＨ）であり、その結果、ノ
ード８５４とノード８５５の間に開放条件が生じる。ノード８５５がＶｄｄに引
き上げられ、論理的には公知である。このようにして、ノード８５７も論理的に
公知であり、バイアス電圧レベルドライバ８０２、オフ状態構成要素８０５また
はノード８５５からの信号で制御されるインバータ３７１のような他の構成要素
を通って、クロウバー電流が流れることはない。

【００３２】電力順序付け構成要素８４０の一実施形態は、ＶｅｅがＶｄｄよりも小さい時
を感知するＶｅｅ低電圧センサを含む。図９は、本発明の一実施形態である低電
圧センサ９００の回路図である。低電圧センサ９００は、ＰＭＯＳデバイス９１
０、ＮＭＯＳデバイス９２０、ＰＭＯＳデバイス９３０、およびＮＭＯＳデバイ
ス９４０を含む。ＰＭＯＳデバイス９１０は、ＮＭＯＳデバイス９２０、ＰＭＯ
Ｓデバイス９３０、およびＮＭＯＳデバイス９４０に結合されている。Ｖｄｄは
、ＰＭＯＳデバイス９３０およびＮＭＯＳデバイス９４０に結合され、このＮＭ
ＯＳデバイス９４０はＶｅｅに結合されている。低電圧センサがＶｅｅがＶｄｄ
よりも小さいことを感知した時、高電圧ＣＭＯＳの薄い酸化膜ゲートの信号ドラ
イバシステム８００はＶｄｄからＶｓｓへの電流の流れを防止する。

【００３３】図１０は、オフ状態構成要素８０５Ａの一実施形態であるオフ状態構成要素８
０５Ａの一実施形態の説明図である。オフ状態構成要素８０５Ａは、ＮＭＯＳデ
バイス１０１０、ＮＭＯＳデバイス１０２０、ＮＭＯＳデバイス１０３０、ＰＭ
ＯＳデバイス１０４０、ＰＭＯＳデバイス１０５０、およびＰＭＯＳ１０７０を
含む。ＮＭＯＳデバイス１０２０は、ＮＭＯＳデバイス１０１０、ＰＭＯＳデバ
イス１０５０、ＰＭＯＳデバイス１０７０、およびＮＭＯＳデバイス１０３０に
結合され、このＮＭＯＳデバイス１０３０はＰＭＯＳデバイス１０４０に結合さ
れている。入力信号１０８１が論理ＬＯＷ値である時、オフ状態構成要素８０５
Ａは、トランジスタＭＰＡ８７２を「オフ」状態にする。オフ状態構成要素８０
５Ａの構成要素は協働して動作し、ＰＭＯＳ出力デバイスＭＰＡ８７２のゲート
にかかる比較的高い電圧（例えば、ＶｅｅまたはＶｈｖと同じ電圧レベルである
ｈｉｇｈ＿ｖｏｌｔ信号）を励振して、ＰＭＯＳ出力デバイスＭＰＡ８７２をオ
フにする。

【００３４】図１１は、バイアス電圧レベルドライバ８０２の一実施形態であるバイアス電
圧レベルドライバ８０２Ａの回路図である。バイアス電圧レベルドライバ８０２
は、ＰＭＯＳデバイスＭＰ１１１１から１１１４、１１２１および１１２２、Ｎ
ＭＯＳデバイスＭＮ１１１５から１１１９、および１１２８から１１２９を含む
。ＰＭＯＳデバイスＭＰ１１１２は、ＰＭＯＳデバイスＭＰ１１１１およびＰＭ
ＯＳデバイスＭＰ１１１４に結合されている。ＰＭＯＳデバイスＭＰ１１２２は
、ＰＭＯＳデバイスＭＰ１１２１およびＰＭＯＳデバイス１１１４に結合されて
いる。ＮＭＯＳデバイスＭＮ１１１８は、ＮＭＯＳデバイスＭＮ１１１９および
ＮＭＯＳデバイス１１１５に結合されている。ＮＭＯＳデバイスＭＮ１１２８は
、ＮＭＯＳデバイスＭＮ１１２９およびＮＭＯＳデバイスＭＮ１１１５に結合さ
れている。ＰＭＯＳデバイスＭＰ１１１４およびＮＭＯＳデバイスＭＮ１１１５
は、互いに結合され、さらにバイアス電圧信号Ｖｂｉａｓに結合されている。

【００３５】信号が高電圧ＣＭＯＳの薄い酸化膜ゲートの信号ドライバシステム８００を伝
搬する時、バイアス電圧レベルドライバ８０２Ａは、バイアス電圧Ｖｂｉａｓ信
号を能動的に励振し、それを堅固に保持して、それが電荷再分布効果によって所
望範囲から出ないようにする。論理０から論理１への信号遷移（例えば、０から
５ボルト）がバイアス電圧レベルドライバ８０２Ａを通って伝搬する時、ＰＭＯ
ＳデバイスＭＰ１１１１と１１１２およびＮＭＯＳデバイスＭＮ１１１８と１１
１９によって設定された第１の状態に、回路は設定される。論理１から論理０へ
の信号遷移（例えば、５から０ボルト）がバイアス電圧レベルドライバ８０２Ａ
を通って伝搬する時、ＰＭＯＳデバイスＭＰ１１２１と１１２２およびＮＭＯＳ
デバイスＭＮ１１２８と１１２９によって設定された第２の状態に、回路は設定
される。そうでない場合、回路は、ＰＭＯＳデバイスＭＰ１１１４およびＮＭＯ
ＳデバイスＭＮ１１５が開放で、かつバイアス電圧レベルドライバ８０２Ａが電
圧バイアス信号を能動的に励振しない第３の状態にある。バイアス電圧レベルド
ライバ３２０２Ａと同様に、バイアス電圧レベルドライバ８０２Ａでは、第１の
状態と第２の状態の主な差は、ＰＭＯＳデバイスＭＰ１１１１、１１１２、１１
２１および１１２２、およびＮＭＯＳデバイスＭＮ１１１８、１１１９、１１２
８および１１１２９で設定される抵抗の値である。

【００３６】図１２は、大電圧差ＣＭＯＳ薄酸化膜ゲート信号ドライバの方法１２００の流
れ図である。大電圧差ＣＭＯＳ薄酸化膜ゲート信号ドライバの方法１２００は、
ＣＭＯＳゲートの薄い酸化膜層がソースとドレインの間の比較的大きな電圧差の
信号を制御することができるようにする。大電圧差ＣＭＯＳ薄酸化膜ゲート信号
ドライバの方法１２００は、過剰な高電界がゲートを形成する酸化膜層にかから
ないようにし、それによって、ＣＭＯＳデバイスの動作または寿命に及ぶ可能性
のある悪影響を低減する。

【００３７】本発明の一実施形態では、大電圧差ＣＭＯＳ薄酸化膜ゲート信号ドライバの方
法１２００は、入力／出力（Ｉ／Ｏ）バッファに含まれる。この入力／出力（Ｉ
／Ｏ）バッファは、入力論理ＬＯＷ電圧値（例えば、ゼロボルト）と入力論理Ｈ
ＩＧＨ電圧値（例えば、Ｖｄｄ）の間で遷移するＬＯＷ電圧入力ディジタル信号
を受け取り、出力論理ＬＯＷ電圧値（例えば、ゼロボルト）と出力論理ＨＩＧＨ
電圧値（例えば、Ｖｈｖ）の間で遷移する出力ディジタル信号を伝送する。ＨＩ
ＧＨ電圧出力信号の遷移は、ＬＯＷ電圧入力ディジタル信号の遷移に対応する。
大電圧差ＣＭＯＳ薄酸化膜ゲート信号ドライバの方法１２００で使用される劣化
抑制バイアス電圧は、薄い酸化膜ゲートの出力ＣＭＯＳデバイスでの電界ストレ
スによる動作能力および寿命の過度な劣化を防止する。

【００３８】ステップ１２１０で、比較的大きな差電圧信号（例えば、Ｖｈｖ）が薄い酸化
膜ゲートのＣＭＯＳデバイスのソース部分に加えられる。一例では、比較的大き
な差電圧信号は、薄い酸化膜ゲートのＣＭＯＳデバイスのゲートを形成する金属
酸化膜層の電界ストレス許容範囲限界を越える電界を、そうでない場合に、生成
する電圧レベルよりも大きい。しかし、大電圧差ＣＭＯＳ薄酸化膜ゲート信号ド
ライバの方法１２００は、ＣＭＯＳデバイスの薄い酸化膜ゲートを形成する酸化
膜層に対して過度に有害な電界ストレスが形成されるのを防止する。

【００３９】ステップ１２２０で、劣化抑制バイアス電圧信号（例えば、Ｖｂｉａｓ）が薄
い酸化膜ゲートのＣＭＯＳデバイスのゲートに供給される。劣化抑制バイアス弾
圧信号は、ゲートの電圧電位を高めて、薄酸化膜ゲートＣＭＯＳデバイスのソー
ス部分とゲート部分の間の差電圧電位が、薄い酸化膜ゲートを形成する酸化膜層
に過度に有害な電界ストレスを生じないようにする。本発明の一実施形態では、
劣化抑制バイアス電圧信号は、回路内に存在する電源（例えば、Ｖｄｄ）から引
き出される。

【００４０】大電圧差ＣＭＯＳ薄酸化膜ゲート信号ドライバの方法１２００は、ステップ１
２３０で劣化抑制バイアス電圧信号を維持して、薄酸化膜ゲートＣＭＯＳデバイ
スのソース部分とゲート部分の間の差電圧電位が、薄い酸化膜ゲートを形成する
酸化膜層に過度に有害な電界ストレスを生じないようにする。本発明の一実施形
態では、劣化抑制バイアス電圧信号は、所定の許容可能な範囲に制限される。本
発明の一実施形態では、リミッタは、静的状態では、上限電圧値（例えば、Ｖｕ
ｐｐｅｒ）と下限電圧値（例えば、Ｖｌｏｗｅｒ）の間に劣化抑制バイアス電圧
信号を保持する。本発明の他の実施形態では、信号伝搬中は、レベルドライバに
よって、劣化抑制バイアス電圧信号が適切な電圧レベルで、能動的に励振され、
堅固に保持される。このようにして、大電圧差ＣＭＯＳ薄酸化膜ゲート信号ドラ
イバの方法１２００は、レベルドライバのパッドのおける立上りエッジ遷移で要
求される比較的大きな劣化抑制バイス電圧信号、およびレベルドライバのパッド
のおける立下りエッジ遷移で要求される比較的小さな劣化抑制バイアス電圧信号
に対応することができる。

【００４１】ステップ１２４０で、劣化抑制バイアス電圧信号は、前記の薄酸化膜ゲートＣ
ＭＯＳデバイスが偶然にオフになるような電圧レベルに達しないように制御され
る。本発明の一実施形態では、大電圧差ＣＭＯＳ薄酸化膜ゲート信号ドライバの
方法１２００は、ゲートの電圧電位がソースの電圧レベルに十分接近して薄い酸
化膜ゲートＣＭＯＳデバイスの原因とならないように十分低い上限電圧値を設定
する。

【００４２】大電圧差ＣＭＯＳ薄酸化膜ゲート信号ドライバの方法１２００の一実施形態で
は、出力イネーブル機能が、ＣＭＯＳデバイスのイネーブルおよびディスエーブ
ルを制御する。出力イネーブル機能によって、大電圧差ＣＭＯＳ薄酸化膜ゲート
信号ドライバの方法１２００は、ダイオードモードかオフモードのいずれかで動
作するようになる。オフモードで、高電圧ＣＭＯＳの薄い酸化膜ゲートの信号ド
ライバ方法１２００は、高電圧出力動作をディスエーブルまたは防止しない。イ
ネーブル信号がＨＩＧＨである時、高電圧ＣＭＯＳの薄い酸化膜ゲートの信号ド
ライバ方法１２００は、ダイオードモードであり、高電圧出力動作をディスエー
ブルまたは防止する。

【００４３】大電圧差ＣＭＯＳ薄酸化膜ゲート信号ドライバ方法１２００では、Ｖｅｅがゼ
ロボルトでＶｄｄが既に起動されている時、電力消費を防ぐように制御信号が順
序付けされる。Ｖｅｅがゼロである場合、ある構成要素（例えば、バイアス電圧
レベルドライバ、オフ状態構成要素、またはインバータ）に結合されたあるノー
ドの信号は、これらの構成要素にクロウバー電流を誘起することなく、論理的に
決定される。大電圧差ＣＭＯＳ薄酸化膜ゲート信号ドライバ方法１２００の一実
施形態は、ＶｅｅがＶｄｄよりも小さい時を感知するステップを含む。大電圧差
ＣＭＯＳ薄酸化膜ゲート信号ドライバ方法１２００が、ＶｅｅがＶｄｄよりも小
さいことを感知した時、大電圧差ＣＭＯＳ薄酸化膜ゲート信号ドライバ方法１２
００はＶｄｄからＶｓｓへの電流の流れを防止する。

【００４４】このようにして、本発明は、比較的高電圧レベルの電気信号を伝送することが
でき、デバイスのゲートを形成する酸化膜に過度に有害な電界がかからない比較
的薄いゲート酸化膜のＣＭＯＳデバイスを含む集積回路システムおよび方法を含
む。本発明のシステムおよび方法は、薄い酸化膜ゲート層にかかる過剰な電界ス
トレスによって寿命劣化が悪化することのない薄いゲート酸化膜デバイスの動作
を容易にする。本発明は、追加の電源または基準電圧を必要とせず、また静的（
スイッチングがない）状態において追加の電力を消費しない。

【００４５】本発明の特定の実施形態についての前記の説明は、例証と説明のために行った
。それらは、網羅的であること、または開示された明らかな形態に本発明を限定
することを意図していない。明らかに、上記の教示を考慮に入れて多くの変更物
および変化物が可能である。実施形態は、本発明の原理および実際の応用を適切
に説明し、それによって、当業者が本発明および様々な実施形態を様々な変更物
とともに意図された特定の使用に適するように最良に使用することができるよう
にするために選び説明した。本発明の範囲はここに添付された特許請求の範囲お
よびその均等物によって定義される意図である。

【図面の簡単な説明】

【図１】オン状態で高電圧電界ストレスに曝された従来技術のＰ型出力ＣＭＯＳデバイ
スの説明図である。

【図２Ａ】本発明の一実施形態である劣化抑制バイアス電圧システムを示すブロック図で
ある。

【図２Ｂ】本発明のＰ型出力ＣＭＯＳデバイスの説明図である。

【図２Ｃ】Ｐ型出力ＣＭＯＳデバイスの所望Ｖｂｉａｓ範囲とＰ型出力ＣＭＯＳデバイス
に加えられる他の電圧との関係を示す、本発明のプロセス容認Ｖｂｉａｓ範囲表
の一例である。

【図２Ｄ】劣化抑制バイアス電圧構成要素の一実施形態であるバイアス電圧範囲リミッタ
を示すブロック図である。

【図２Ｅ】バイアス電圧範囲リミッタがダイオードを含むバイアス電圧範囲リミッタの一
実施形態の説明図である。

【図３】本発明の高電圧ＣＭＯＳの薄い酸化膜ゲートの信号ドライバシステムの一実施
形態の説明図である。

【図４Ａ】本発明のバイアス電圧範囲リミッタの一実施形態の回路図である。

【図４Ｂ】ＮＭＯＳデバイスを使用する本発明のバイアス電圧範囲リミッタの一実施形態
の回路図である。

【図４Ｃ】ＰＭＯＳデバイスを使用する本発明のバイアス電圧範囲リミッタの一実施形態
の回路図である。

【図５Ａ】本発明の一実施形態に含まれるバイアス電圧レベルドライバの一実施形態の回
路図である。

【図５Ｂ】本発明のバイアス電圧レベルドライバの一実施形態の状態の概略説明図である
。

【図６】本発明のオフ状態構成要素の説明図である。

【図７Ａ】本発明のオン状態構成要素の一実施形態の説明図である。

【図７Ｂ】信号ブースト回路を含む本発明のオン状態構成要素の他の実施形態の説明図で
ある。

【図７Ｃ】ＮＭＯＳデバイスのゲート・ドレイン接合で遷移オーバストレス条件を経験し
ないオン状態構成要素の他の実施形態の説明図である。

【図８】電力順序付け能力および出力イネーブル機能を含む本発明の高電圧ＣＭＯＳの
薄い酸化膜ゲートの信号ドライバシステムの他の実施形態の説明図である。

【図９】本発明の一実施形態に含まれる低電圧センサの説明図である。

【図１０】イネーブル機能およびディスエーブル機能を含む高電圧ＣＭＯＳの薄い酸化膜
ゲートの信号ドライバシステムで実施された本発明のオフ状態構成要素の他の実
施形態の説明図である。

【図１１】ＣＭＯＳデバイスを使用する本発明のバイアス電圧レベルドライバの他の実施
形態の説明図である。

【図１２】高電圧ＣＭＯＳの薄い酸化膜ゲートの信号ドライバ方法の流れ図である。

【符号の説明】

２０５劣化抑制バイアス電圧構成要素２８１ソース２８２ゲート２８３ドレイン２１０ゲート２２０ドレイン２３０ソース２４０基板２５０伝導チャネル２６０バルク２７０バイアス電圧範囲２８１ソース２８２ゲート２８３ドレイン３００ドライバシステム３１０バイアス電圧範囲リミッタ３２０バイアス電圧レベル励振器３３０高電圧入力構成要素３４０オン状態構成要素３５０オフ状態構成要素３６０プルダウン構成要素３７１インバータ３７２，３７３ＣＭＯＳデバイス３７５パッド４１７，４２７，４３７電圧バイアスノード５１０第１の状態構成要素５２０第２の状態構成要素６０１，６０２，６０３，６０７ＮＭＯＳデバイス６０４，６０５ＰＭＯＳデバイス８００ゲート信号ドライバシステム９００低電圧センサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ブライアン、エム．アポルドアメリカ合衆国カリフォルニア州、フリモント、サンドストーン、ドライブ、251 Ｆターム(参考） 5F048 AA05 AA07 AB07 AB10 AC03 BA01 BB05 5J056 AA05 BB17 CC04 CC13 CC29 DD13 DD29 EE06 EE07 FF06 FF08 GG09 KK00 KK02

Claims

【特許請求の範囲】

【請求項１】高電圧出力ＣＭＯＳの薄い酸化膜ゲート信号ドライバシステムであって、高電圧信号を伝送するように構成された出力ＣＭＯＳデバイスと、前記出力ＣＭＯＳデバイスに結合されたバイアス電圧範囲リミッタと、前記出力ＣＭＯＳデバイスに結合され、信号を引き下げるように構成されたプ
ルダウン構成要素とを備えてなるシステム。
【請求項２】前記バイアス電圧範囲リミッタが、前記出力ＣＭＯＳデバイスのゲートから前
記出力ＣＭＯＳデバイスのソースおよびドレインまでの許容可能電圧差をもたら
す範囲内に、ゲート劣化抑制バイアス電圧信号を制限するように構成され、前記
許容可能電圧差が前記出力ＣＭＯＳデバイスの電界ストレス許容範囲限界内であ
る、請求項１に記載のシステム。
【請求項３】前記出力ＣＭＯＳデバイスに結合されたバイアス電圧レベルドライバをさらに
備え、前記バイアス電圧レベルドライバが前記出力ＣＭＯＳデバイスのゲートか
ら前記出力ＣＭＯＳデバイスのソースおよびドレインまでの電圧差をもたらす許
容可能レベルに、前記ゲート劣化抑制バイアス電圧信号を能動的に励振するよう
に構成され、前記電圧差が前記出力ＣＭＯＳデバイスの電界ストレス許容範囲限
界内である、請求項２に記載のシステム。
【請求項４】前記バイアス電圧レベルドライバが、さらに、前記ゲート劣化抑制バイアス電
圧信号を前記許容可能レベルに堅固に保持するように構成されている、請求項３
に記載のシステム。
【請求項５】前記バイアス電圧レベルドライバが、遷移時に、前記ゲート許容範囲バイアス
電圧を所定のレベルに堅固に保持するように構成された状態構成要素をさらに備
える、請求項３に記載のシステム。
【請求項６】前記バイアス電圧範囲リミッタが、バイアス電圧を伝えるように構成された電圧バイアスノードと、前記出力ＣＭＯＳデバイスのゲートから前記出力ＣＭＯＳデバイスのソースお
よびドレインまでの電圧差をもたらす前記範囲の下限電圧より上に、前記ゲート
劣化抑制バイアス電圧信号を制限するように構成された、前記電圧バイアスノー
ドおよび電圧Ｖｄｄに結合された第１のダイオードと、ここで前記電圧差は前記
出力ＣＭＯＳの電界ストレス許容範囲限界内であり、前記出力ＣＭＯＳデバイスのゲートから前記出力ＣＭＯＳデバイスのソースお
よびドレインまでの電圧差をもたらす前記範囲の上限電圧より下に、前記ゲート
劣化抑制バイアス電圧信号を制限するように構成された、前記電圧バイアスノー
ドおよび電圧Ｖｓｓに結合された第２のダイオードとをさらに備え、ここで前記
電圧差は前記出力ＣＭＯＳの電界ストレス許容範囲限界内にある、請求項２に記
載のシステム。
【請求項７】前記バイアス電圧レベルドライバに結合され、前記バイアス電圧レベルドライ
バに帰還信号を供給するように構成された入力受信機として構成された高電圧入
力構成要素をさらに備える、請求項２に記載のシステム。
【請求項８】前記出力ＣＭＯＳデバイスに結合された出力イネーブル論理構成要素をさらに
備え、前記出力イネーブル論理構成要素が、前記出力ＣＭＯＳデバイスがディス
エーブルにされるダイオードモードか、前記出力イネーブル論理構成要素が前記
出力ＣＭＯＳデバイスをディスエーブルにしないオフモードかのいずれかで動作
する、請求項２に記載のシステム。
【請求項９】高電圧信号を伝送するように構成され、前記第１のＣＭＯＳデバイスに結合さ
れた第２のＣＭＯＳデバイスと、前記第２のＣＭＯＳデバイスに結合され、前記第２のＣＭＯＳデバイスをオン
状態に励振するように構成されたオン状態構成要素と、前記第２のＣＭＯＳデバイスに結合され、前記第２のＣＭＯＳデバイスをオフ
にするように構成されたオフ状態構成要素と、前記オフ状態構成要素に結合され、前記第２のＣＭＯＳデバイスがオンにする
信号とオフにする信号を同時に受け取らないことを保証するように構成されたイ
ンバータ構成要素とをさらに備える、請求項２に記載のシステム。
【請求項１０】前記オフ状態構成要素に結合され、ＶｅｅがゼロボルトでＶｄｄが起動されて
いる時、電力消費を防ぐように制御信号を順序付けるように構成されている電力
順序付け構成要素をさらに備える、請求項９に記載のシステム。
【請求項１１】比較的高い電圧信号を受け取るように構成されたソース構成要素と、前記ソース構成要素に結合され、前記比較的高い電圧信号をを伝送するように
構成されたドレイン構成要素と、前記ソース構成要素に結合され、前記比較的高い電圧信号の流れを制御するよ
うに構成されたゲート構成要素と、前記ゲート構成要素から前記ソース構成要素および前記ドレイン構成要素まで
の電圧差を、前記電圧差が前記ゲート構成要素の適切な電界ストレス限界を超え
ないように維持するように構成された、前記ゲート構成要素に結合された劣化抑
制バイアス電圧構成要素とを備えてなる高電圧ＣＭＯＳの薄い酸化膜ゲートシス
テム。
【請求項１２】前記劣化抑制バイアス電圧構成要素が、前記ゲート許容範囲バイアス電圧を、
上限電圧と下限電圧の間に維持するように構成されたバイアス電圧範囲リミッタ
を含み、前記上限電圧と前記下限電圧の範囲内の電圧によって、前記ゲート構成
要素に対して過度に有害な影響および動作劣化が生じない、請求項１１に記載の
システム。
【請求項１３】前記劣化抑制バイアス電圧構成要素が、前記ゲート許容範囲バイアス電圧を所
定のレベルに堅固に保持するように構成されたバイアス電圧レベルドライバを含
む、請求項１１に記載のシステム。
【請求項１４】遷移時に、前記ゲート許容範囲バイアス電圧を所定のレベルに堅固に保持する
ように構成された状態構成要素をさらに備える、請求項１３に記載のシステム。
【請求項１５】高電圧ＣＭＯＳの薄い酸化膜ゲート信号ドライバの方法であって、薄い酸化膜ゲートＣＭＯＳデバイスのソース構成要素に比較的高い電圧出力信
号を加えるステップと、前記薄い酸化膜ゲートＣＭＯＳデバイスのゲートに劣化抑制バイアス電圧信号
を供給するステップと、前記薄い酸化膜ゲートＣＭＯＳデバイスの前記ソース構成要素と前記薄い酸化
膜ゲートＣＭＯＳデバイスの前記ゲート構成要素の間の差電圧電位が、前記薄い
酸化膜ゲートを形成する酸化膜層に過剰に有害な電界ステレスを生じさせないよ
うに、前記劣化抑制バイアス電圧信号を維持するステップと、前記劣化抑制バイアス電圧信号が、前記薄い酸化膜ゲートＣＭＯＳデバイスを
偶然にオフにする電圧レベルに達しないように、前記劣化抑制バイアス電圧信号
を制御するステップとを含む方法。
【請求項１６】前記劣化抑制バイアス電圧信号を、上限電圧値と下限電圧値で制限された所定
の許容範囲に制限するステップをさらに含む、請求項１５に記載の方法。
【請求項１７】劣化抑制バイアス電圧信号が前記薄い酸化膜ゲートのＣＭＯＳデバイスのゲー
トに結合されない時、前記比較的高い電圧出力信号値が、前記薄い酸化膜ゲート
の出力ＣＭＯＳデバイスの動作能力および寿命を劣化させる電界ストレスを生成
するほどに十分大きい、請求項１５に記載の方法。
【請求項１８】前記劣化抑制バイアス電圧信号を能動的に励振し前記劣化抑制バイアス電圧信
号を堅固に保持するステップをさらに含む、請求項１５に記載の方法。
【請求項１９】入力論理ＬＯＷ電圧値から入力論理ＨＩＧＨ電圧値に遷移する低い電圧入力デ
ィジタル信号を受け取るステップと、出力論理ＬＯＷ電圧値と出力論理ＨＩＧＨ電圧値の間で遷移する比較的高い電
圧出力ディジタル信号を伝送するステップとをさらに含む、請求項１５に記載の
方法。
【請求項２０】ＶｅｅがゼロボルトでＶｄｄが既に起動されている時、電力消費を防ぐように
、制御信号を順序付けするステップをさらに含む、請求項１５に記載の方法。
【請求項２１】ＶｅｅがＶｄｄよりも小さい時を感知するステップと、ＶｄｄからＶｓｓへの電流の流れを防止するステップをさらに含む、請求項２
０に記載の方法。