JP2003524834A - 最適なアクセスのためのレジスタ構成 - Google Patents

最適なアクセスのためのレジスタ構成

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Abstract

(57)【要約】 ホストＣＰＵのネットワークインターフェイスにおけるレジスタへのアクセスを最適化して、そのようなアクセスのＣＰＵへの影響を減じるようレジスタを構成することを可能にするレジスタ構成。ＣＰＵによって頻繁に読み出されねばならないレジスタは第１のグループに組合され、レジスタアドレス範囲の一方の末端に対応する連続アドレスを割り当てられる。ＣＰＵによって頻繁に書込まれねばならないレジスタは第２のグループに組合され、レジスタアドレス範囲の反対側の末端に対応する連続アドレスを割当てられる。ＣＰＵによって頻繁に読出および書込の両方が行なわれねばならないレジスタは、第３のグループに組合されて、第１のグループのアドレスと第２のグループのアドレスとの間の連続アドレスを割当てられる。

Description

【発明の詳細な説明】
【０００１】 発明の分野 この発明はデータ処理に関し、より特定的には、レジスタへの最適なアクセス
が得られるようレジスタを構成することに関する。
【０００２】 背景技術 ＣＰＵとメモリサブシステムとを含むコンピュータシステムにおいて、ネット
ワークコントローラはＰＣＩバスを介してＣＰＵおよびメモリと通信する。特定
的には、ＣＰＵはさまざまな制御およびステータスビットを、ネットワークコン
トローラ内の多数のレジスタに書込みかつこれらから読出して、フレーム送信お
よび受信を開始および完了させて、ネットワークコントローラのステータスを確
認し、かつその機能を制御する。
【０００３】 ネットワークコントローラ内のレジスタへのＰＣＩバスを介した直接アクセス
は、ＣＰＵの動作を実質的に遅延させる。したがって、そのようなアクセスのＣ
ＰＵ性能への影響を減じるようレジスタを構成することが望ましい。
【０００４】 発明の開示 この発明は、ホストプロセッサのレジスタへのアクセスを最適化するための、
データ処理システムにおけるレジスタ構成の新規な方法を提案する。ホストプロ
セッサによってデータの読出しのためにのみ頻繁にアクセスされるレジスタは、
第１のグループに組み合わされ得る。このグループのレジスタは、レジスタアド
レスの第１の末端に対応する連続アドレスを割当てられる。ホストプロセッサに
よってデータの書込みのためにのみ頻繁にアクセスされるレジスタは、第２のグ
ループに組み合わされ得る。このグループのレジスタには、レジスタアドレス範
囲の第１の末端に対して反対側である第２の末端に対応する連続アドレスが割当
てられる。
【０００５】 さらに、ホストコンピュータによって読出しおよび書込みの両方のために頻繁
にアクセスされねばならないレジスタは、第３のグループに組み合わされ得る。
第３のグループのレジスタは、第１のグループのアドレスと第２のグループのア
ドレスの間の連続アドレスを割当てられる。
【０００６】 この発明の１つの局面にしたがうと、データ処理システムは、ホストプロセッ
サと、ホストプロセッサがアクセス可能である多数のレジスタを含むレジスタブ
ロックとを含む。レジスタブロックは、ホストプロセッサによって頻繁に読出さ
れねばならないレジスタを組合せた第１のレジスタグループと、ホストプロセッ
サによって頻繁に書込まれねばならないレジスタを組合せた第２のレジスタグル
ープとを含む。レジスタブロックはまた、ホストプロセッサによって頻繁に読出
しおよび書込みの両方が行なわれなければならないレジスタを組合せた第３のレ
ジスタグループをも含む。
【０００７】 たとえば、第１のレジスタグループは、システムの通常の動作の間にホストプ
ロセッサによる読出アクセスしか必要としないレジスタを含み得、第２のレジス
タグループはシステムの通常の動作の間にホストプロセッサによる書込アクセス
しか必要としないレジスタを含み得、第３のレジスタグループはホストプロセッ
サによる読出および書込アクセスの両方を必要とするレジスタを含み得る。
【０００８】 この発明の別の局面によると、ホストプロセッサはＰＣＩインターフェイスを
介してレジスタブロックにアクセスし得る。レジスタブロック内のレジスタの構
成は、ホストコンピュータが単一のＰＣＩバースト読出トランザクションで第１
のレジスタグループにアクセスし、かつ単一のＰＣＩバースト書込トランザクシ
ョンで第２のレジスタグループにアクセスすることを可能にする。
【０００９】 さらに、この発明はホストコンピュータが単一のＰＣＩバースト読出トランザ
クションで第１および第３のレジスタグループにアクセスし、かつ単一のＰＣＩ
バースト書込トランザクションで第２および第３のレジスタグループにアクセス
することを可能にする。
【００１０】 たとえば、ホストは単一のバースト読出転送で第１および第３のグループのレ
ジスタに読出アクセスを行ない得る。次いで、ホストは単一のバースト書込転送
で第２および第３のグループのレジスタに書込アクセスを行ない得る。
【００１１】 この発明のさらに別の目的や利点は、以下の詳細な説明により、当業者におい
ては容易に明らかとなるであろうが、発明の実行において企図されるベストモー
ドの例示としてのみ、この発明の好ましい実施例のみが示され説明されている。
認識されるように、この発明は他のおよび異なった実施例が可能であり、そのい
くつもの細部が、すべてこの発明から逸脱することなく、さまざまな明白な点で
変更が可能である。したがって、図面と説明とは例示的な性質であって、限定的
なものではないと理解されるべきである。
【００１２】 発明を実行するためのベストモード この発明は一般的にデータ処理の分野に適用可能であるが、この発明を実施す
るためのベストモードは、イーサネット（Ｒ）（ＩＥＥＥ８０２．３）ネットワ
ークなどの、パケット交換ネットワークにおけるネットワークインターフェイス
の実現化に一部基づく。
【００１３】 図１は、この発明の実施例にしたがったイーサネット（Ｒ）ネットワークのメ
ディアにアクセスする、例示的なネットワークインターフェイス１０のブロック
図である。
【００１４】 好ましくは単一チップ３２ビットイーサネット（Ｒ）コントローラであるネッ
トワークインターフェイス１０は、たとえば周辺装置相互接続（ＰＣＩ）ローカ
ルバスなどのコンピュータのローカルバス１２と、イーサネット（Ｒ）ベースの
メディア５０との間にインターフェイスを提供する。参照番号５０は、実際のネ
ットワークメディア、またはこれに代えて、ネットワークメディアに結合された
物理層トランシーバへの信号経路（たとえばメディア独立インターフェイス（Ｍ
ＩＩ））を識別する。
【００１５】 ネットワークインターフェイス１０は、ＰＣＩバスインターフェイスユニット
１６、メモリ制御ユニット１８、ネットワークインターフェイス部２０、デスク
リプタ管理ユニット２２、ならびに、レジスタ制御およびステータスユニット２
４を含む。ネットワークインターフェイス部２０は、ＩＥＥＥ８０２．３準拠お
よび全二重通信可能メディアアクセス制御（ＭＡＣ）コア２６、外部１０Ｍｂ／
ｓ、１００Ｍｂ／ｓ、または１０００Ｍｂ／ｓトランシーバを接続するためのメ
ディア独立インターフェイス（ＭＩＩ）ポート２８、外部アドレス検出インター
フェイス（ＥＡＤＩ）ポート３０、およびネットワークポートマネージャユニッ
ト３２を含む。ネットワークインターフェイス１０はまた、外部ＥＥＰＲＯＭの
読出および書込のためのＥＥＰＲＯＭインターフェイス３４、ＬＥＤ制御３６、
ＩＥＥＥ１１４９．１準拠ＪＴＡＧバウンダリスキャンテストアクセスポートイ
ンターフェイス３８、クロック生成ユニット４０、および拡張バスインターフェ
イス４２を含む。拡張バスインターフェイス４２は、フレーム記憶のための外部
または内部データメモリ（図１には示さず）へ、かつスタートアップの間のブー
トＲＯＭ用途の不揮発性（たとえばＥＰＲＯＭまたはフラッシュメモリ）記憶装
置へインターフェイスする。
【００１６】 ＰＣＩローカルバス規格（改訂２．２）準拠のＰＣＩバスインターフェイスユ
ニット１６は、ホストコンピュータメモリからＰＣＩバス１２を介してデータフ
レームを受取る。ＰＣＩバスインターフェイスユニット１６は、デスクリプタ管
理ユニット２２の制御下で、ホストコンピュータからの転送をＰＣＩバス１２を
介して受取る。たとえば、ＰＣＩバスインターフェイスユニット１６から受取ら
れた送信データはメモリ制御ユニット１８に送られて、そのデータメモリに記憶
される。次いで、メモリ制御ユニット１８は送信データをデータメモリから検索
し、それを最終的なネットワークへの送信のためにＭＡＣ２６に送る。同様に、
ネットワーク５０からの受信データはＭＡＣ２６によって処理され、メモリ制御
ユニット１８に送られてデータメモリに記憶される。次いで、メモリ制御ユニッ
ト１８は受信データをデータメモリから検索し、それをＰＣＩバス１２を介した
ホストコンピュータへの転送のためにＰＣＩバスインターフェイスユニット１６
に送る。
【００１７】 デスクリプタ管理ユニット２２は、ＰＣＩバスインターフェイスユニット１６
を介したホストコンピュータからの、およびホストコンピュータへのデータ転送
を管理する。ホストコンピュータのメモリに含まれているデータ構造は、データ
バッファのサイズおよび場所と、さまざまな制御およびステータス情報とを特定
する。デスクリプタ管理ユニット２２はメモリ制御ユニット１８とインターフェ
イスして制御情報を送信データストリームに挿入し、かつ受信データストリーム
からステータス情報を検索する。
【００１８】 ネットワークインターフェイス部２０は、メディア５０を介してリンクパート
ナー内の対応の自動ネゴシエーション機能ユニット（たとえば集中型ハブ、リピ
ータ、ワークステーション、またはスイッチ）と通信することにより自動ネゴシ
エーション機能を行なうネットワークポートマネージャ３２を含む。
【００１９】 ネットワークインターフェイス１０はまた、Magic Packet技術およびＰＣＩバ
スパワー管理インターフェイス規格プロトコルへの準拠を含む、Microsoft OnNo
wおよびＡＣＰＩ規格にしたがって、ネットワークメディア５０上の予め定めら
れたパターンを検出することにより、ネットワークメディア５０を介したホスト
コンピュータの遠隔起動（すなわち、電源投入）を可能にするパワー管理ユニッ
ト４４を含む。
【００２０】 ネットワークインターフェイス１０はまた、ＭＩＢカウンタユニット４６を含
むが、これはフレーム送受信についての情報をＭＡＣ２６から受取り、ネットワ
ーク管理のために必要な統計を維持する。これらの統計は、ホストコンピュータ
によりＰＣＩバスインターフェイスユニット１６を介してアクセスされる。
【００２１】 図２を参照すると、ネットワークインタフェイス１０はレジスタ論理ブロック
１００を含み、これはホストＣＰＵにアクセス可能であるネットワークインター
フェイス１０のトップレベルレジスタを管理する。レジスタ論理ブロック１００
はレジスタインターフェイス１０４を介してＰＣＩバスインターフェイスユニッ
ト１６に結合され、レジスタへの読出および書込アクセスを可能にする。ＰＣＩ
バスインターフェイスユニット１６はホストＣＰＵ１０２によるレジスタへの読
出および書込アクセスを認識し、レジスタアドレス信号と書込および読出信号と
をレジスタ論理ブロック１００に送る。レジスタアドレス信号はＰＣＩバス１２
からアクセスされるべきレジスタを識別する。書込および読出信号は、書込また
は読出アクセス動作が行なわれているかどうかを識別する。アクセスされたレジ
スタに書込まれている、またはここから読出されているデータは、ＰＣＩバス１
２およびレジスタインターフェイス１０４内のデータバスを介して転送される。
【００２２】 たとえば、レジスタ論理ブロック１００は、デコーダと、コマンドレジスタｃ
ｍｄ０〜ｃｍｄ３、ステータスレジスタｓｔａｔ０，ｓｔａｔ１、割込みレジス
タｉｎｔ０，ｉｎｔ１および割込みイネーブルレジスタｉｎｔｅｎ０，ｉｎｔｅ
ｎなどの、多数のグローバスレジスタとを含み得る。デコーダはＰＣＩバスイン
ターフェイスユニット１６を介してアクセスされるレジスタのアドレスをデコー
ドし、選択されたレジスタへのアクセスを提供する。
【００２３】 コマンドレジスタは、ネットワークインターフェイス１０のさまざまなブロッ
クによってコマンドとして解釈された制御ビットを含み得る。たとえば、コマン
ドレジスタは、ネットワークインターフェイス１０に装着されたＥＥＰＲＯＭの
読出を行なうようネットワークインタフェイス１０に命令するＥＥＰＲＯＭ読出
コマンド、フレーム送信および受信動作を可能にする送信開始および受信開始コ
マンド、受信されるべきフレームの最後のバイトがローディングされたことを示
す送信フレーム終了コマンドなどの、コマンドを含み得る。
【００２４】 ステータスレジスタは、あるネットワークインターフェイス動作の状態を示す
ためのステータスビットを含み得る。たとえば、ステータスレジスタは現在およ
び次の送信および受信ステータスを示すステータスビットを含み得る。
【００２５】 割込みレジスタは、さまざまな送信および受信割込み事象に対応する割り込み
ステータスビットを含み得る。送信割込み事象の中には、送信デスクリプタが処
理されたときにアサートされる送信デスクリプタ割込み、送信バッファ内のいく
つかのバイトが空いた場合にアサートされる空きバイト割込み、送信フレームが
成功してネットワークに送信されたかまたはエラー条件などで中止されたかのい
ずれかをを示す送信フレーム完了割込みなどが含まれる。受信割込み事象は、受
信フレームの全体が処理されたことを示す受信フレーム完了割込み、ネットワー
クアダプタが受信データをシステムメモリに転送しようとしても使用できる受信
デスクリプタがない場合にアサートされるデスクリプタ無し割込みなどが含まれ
る。割込みビットはＰＣＩバスインターフェイスユニット１６に送られて、割込
み要求出力ＩＮＴＡ／を活性化させる。
【００２６】 割込みイネーブルレジスタは、割込みレジスタ内の割込みステータスビットに
関連する割込みイネーブルビットを含み得る。割込みイネーブルルビットは、対
応の割込みステータスビットに応答して割り込み要求出力ＩＮＴＡ／の活性化を
可能にするよう、予め定められた状態に設定される。
【００２７】 ＰＣＩバスを介したネットワークインターフェイス内のレジスタへの直接アク
セスは、ＣＰＵの動作を実質的に遅延させる。そのようなアクセスのＣＰＵ性能
への影響を減じるために、この発明はレジスタブロック１００内のレジスタの新
規な構成を提案する。レジスタは、ＣＰＵが最適にアクセスできるよう構成され
る。特定的には、レジスタブロック１００内のレジスタのアドレスが、ＰＣＩホ
ストによるそのレジスタへの書込または読出アクセスの頻度にしたがって割当て
られる。
【００２８】 たとえば、ＣＰＵ１０２によって頻繁に読出されねばならないレジスタは、併
せてグループ化されて、ネットワークインターフェイス１０において採用される
レジスタアドレス範囲の一方の末端に対応する、連続アドレスを割当てられる。
ＣＰＵ１０２によって頻繁に書込まれねばならないレジスタは、併せてグループ
化されてレジスタアドレス範囲の反対側の末端に対応する連続アドレスを割当て
られる。ＣＰＵ１０２によって頻繁に読出および書込の両方が行なわれねばなら
ないレジスタは併せてグループ化されて、第１のグループのアドレスと第２のグ
ループのアドレスの間の連続アドレスを割当てられる。
【００２９】 図３は、レジスタブロック１００のレジスタアドレス範囲を示す例示的なレジ
スタマッピングテーブルを示す。たとえば、ネットワークインターフェイス１０
の通常の動作の間に、ＣＰＵ１０２はステータスレジスタｓｔａｔ０およびｓｔ
ａｔ１に読出アクセスのみを行なって、ステータス情報を読み出す。これらのレ
ジスタへの書込アクセスは必要ではない。したがって、ステータスレジスタｓｔ
ａｔ０およびｓｔａｔ１は併せてグループ化されて、レジスタアドレス範囲の下
位の末端に対応するアドレスを割当てられる。たとえば、ステータスレジスタｓ
ｔａｔ０およびｓｔａｔ１はそれぞれ１６進法でのアドレス３０および３４を割
当てられ得る。
【００３０】 ネットワークインターフェイス１０の通常の動作の間に、コマンドレジスタお
よび割り込みイネーブルレジスタはＣＰＵ１０２によってデータ書込のためにの
みアクセスされる。ＣＰＵ１０２によるこれらのレジスタへの読出アクセスは必
要ではない。よって、コマンドレジスタと割込みイネーブルレジスタは併せてグ
ループ化されて、レジスタアドレス範囲の高位の末端に対応するアドレスを割当
てられる。たとえば、コマンドレジスタｃｍｄ３，ｃｍｄ２，ｃｍｄ１およびｃ
ｍｄ０はそれぞれ１６進法でアドレス５４、５０、４ｃ、および４８を割当てら
れ得る。割込みイネーブルレジスタｉｎｔｅｎ１およびｉｎｔｅｎ０もまた、そ
れぞれ１６進法でアドレス４４および４０を割当てられる。
【００３１】 ＣＰＵ１０２は、読出アクセスを割込みレジスタｉｎｔ０およびｉｎｔ１に対
して行ない、割込み事象を示す割込みステータスビットを読出す。割込みレジス
タｉｎｔ０およびｉｎｔ１の読出しの後で、ＣＰＵ１０２はこれらのレジスタへ
の書込アクセスを行なって、割込みステータスビットをクリアする。よって、割
込みレジスタｉｎｔ０およびｉｎｔ１は頻繁にＣＰＵ１０２により読出および書
込を行なわれなければならない。したがって、これらのレジスタはグループ化さ
れてステータスレジスタを組合せたグループに割当てられた下位のアドレスと、
コマンドおよび割込みイネーブルレジスタを組合せたグループに割当てられた上
位のレジスタとの間のアドレスを割当てられる。たとえば、割込みレジスタｉｎ
ｔ０およびｉｎｔ１はそれぞれ１６進法のアドレス３８および３ｃを割当てられ
得る。
【００３２】 レジスタは、ネットワークインターフェイス１０の状態またはレジスタ内のど
のビットの値を変化させることもなく、レジスタへの読出アクセスを提供するよ
う設計される。
【００３３】 この発明のレジスタ構成は、ＣＰＵ１２０が単一のバースト転送を用いて連続
アドレスを有するレジスタのグループにアクセスすることを可能にする。特定的
には、ＣＰＵ１０２によって読出のみを行なわれるべき第１のグループのレジス
タは、ＰＣＩバス１２を介して単一のバースト読出転送によってアクセスされ得
る。ＣＰＵ１０２によって書込みのみを行なわれるべき第２のグループは、ＰＣ
Ｉバス１２を介して単一のバースト読出転送によってアクセスされる。
【００３４】 さらに、ＣＰＵ１０２によって読出および書込みされるべき第３のグループの
レジスタは、第１のグループへのバースト読出転送が行なわれている間に読出の
ためにアクセスされ、第２のグループへのバースト書込転送が行なわれている間
に書込のためにアクセスされる。
【００３５】 たとえば、割込み要求ピンＩＮＴＡ／の活性化に応答して、ＣＰＵ１０２はＰ
ＣＩバスを介して単一のバースト読出転送を用いて連続アドレスを有するｓｔａ
ｔ０，ｓｔａｔ１，ｉｎｔ０およびｉｎｔ１レジスタを読み出す。次いで、ＣＰ
Ｕ１０２は、ｉｎｔ０およびｉｎｔ１レジスタへ、およびもし必要であれば、ｉ
ｎｔｅｎ０，ｉｎｔｅｎ１，ｃｍｄ０，ｃｍｄ１，ｃｍｄ２およびｃｍｄ３レジ
スタへ、ＰＣＩバス１２を介して単一のバースト書込転送を用いて書込アクセス
を行なう。
【００３６】 ここまで、ネットワークインターフェイス１２におけるレジスタへのホストＣ
ＰＵの最適化を可能にし、そのようなアクセスのＣＰＵ性能への影響を減じるた
めの、レジスタ構成が説明されてきた。ＣＰＵによって頻繁に読出されねばなら
ないレジスタは第１のグループに組合され、レジスタアドレス範囲の一方の末端
に対応する連続アドレスを割り当てられる。ＣＰＵによって頻繁に書込まれねば
ならないレジスタは第２のグループに組合され、レジスタアドレス範囲の反対側
の末端に対応する連続アドレスを割当てられる。ＣＰＵによって頻繁に読出しお
よび書込みの両方が行なわれねばならないレジスタは、第３のグループに組合さ
れて、第１のグループのアドレスと第２のグループのアドレスとの間の連続アド
レスを割当てられる。
【００３７】 こうして、ホストＣＰＵはＰＣＩバスを介して単一のバースト読出トランザク
ションで第１および第３のグループのレジスタに読出アクセスを行ない、単一の
ＰＣＩバースト書込転送で第２および第３のグループのレジスタに書込アクセス
を行なうことができる。単一のＰＣＩバーストトランザクションでの連続アドレ
スを有するレジスタへのアクセスは、各レジスタへの個々のＰＣＩアクセスより
も速く行なわれるので、この発明はコンピュータシステムの性能を実質的に向上
させる。
【００３８】 当業者においては、この発明が、発明の概念の精神および範囲の中に多数の変
更を認めることが認識されるであろう。たとえば、レジスタアドレスはいくつも
の異なった態様で構成されてもよい。
【００３９】 以上、この発明の好ましい実施例と考えられるものが説明されたが、この中で
さまざまな変更が可能であり、この発明はさまざまな形および実施例で実現する
ことができ、いくつもの用途に適用され得るものであるが、その中の一部のみが
ここで説明されたことを理解されたい。発明の真の範囲に含まれるそのような変
更および展開例のすべては、前掲の特許請求の範囲によって主張されることが意
図される。
【図面の簡単な説明】
【図１】 この発明を実現し得る例示的なネットワークインターフェイスの
ブロック図である。
【図２】 この発明のレジスタアクセス方式を示すブロック図である。
【図３】 この発明の例示的なレジスタアドレス範囲を示すブロック図であ
る。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ (72)発明者 ドゥウォーク，ジェフリー アメリカ合衆国、95124 カリフォルニア 州、サン・ノゼ、トゥポロ・ドライブ、 1682 Ｆターム(参考） 5B033 AA10 DD02 DD06 DD09

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 ホストプロセッサによって直接アクセス可能であるレジスタ
    を有するデータ処理システムにおけるレジスタ構成の方法であって、 ホストプロセッサによって頻繁に読出されねばならないレジスタを第１のグル
    ープに組合せるステップと、 第１のグループにおけるレジスタにアドレス範囲の第１の末端に対応する連続
    アドレスを割当てるステップと、 ホストプロセッサによって頻繁に書込まれねばならないレジスタを第２のグル
    ープに組合せるステップと、 第２のグループにおけるレジスタに、アドレス範囲の第１の末端に対して反対
    側の第２の末端に対応する連続アドレスを割当てるステップとを含む、方法。
  2. 【請求項２】 ホストプロセッサによって頻繁に読出しおよび書込みの両方
    が行なわれねばならないレジスタを第３のグループに組合せるステップと、 第３のグループにおけるレジスタに、第１のグループのアドレスと第２のグル
    ープのアドレスとの間の連続アドレスを割当てるステップとをさらに含む、請求
    項１に記載の方法。
  3. 【請求項３】 データ処理システムであって、 ホストプロセッサと、 ホストプロセッサによってアクセス可能である多数のレジスタを含むレジスタ
    ブロックとを含み、レジスタブロックは ホストプロセッサによって頻繁に読出されねばならないレジスタを組合せた第
    １のグループと、 ホストプロセッサによって頻繁に書込まれねばならないレジスタを組合せた第
    ２のグループとを含む、データ処理システム。
  4. 【請求項４】 第１のレジスタグループにおけるレジスタは、レジスタアド
    レス範囲の第１の末端に対応する連続アドレスを割当てられる、請求項３に記載
    のシステム。
  5. 【請求項５】 第２のレジスタグループにおけるレジスタは、レジスタアド
    レス範囲の第１の末端に対して反対側の、第２の末端に対応する連続アドレスを
    割当てられる、請求項４に記載のシステム。
  6. 【請求項６】 レジスタブロックは、ホストプロセッサによって頻繁に読出
    しおよび書込みの両方が行なわれねばならないレジスタを組合せた第３のレジス
    タグループを含む、請求項５に記載のシステム。
  7. 【請求項７】 第３のレジスタグループにおけるレジスタは、第１のレジス
    タグループのアドレスと第２のレジスタグループのアドレスとの間の連続アドレ
    スを割当てられる、請求項６に記載のシステム。
  8. 【請求項８】 ホストプロセッサのレジスタブロックへのアクセスを提供す
    るＰＣＩインターフェイスをさらに含む、請求項７に記載のシステム。
  9. 【請求項９】 レジスタブロックは、ホストプロセッサが単一のＰＣＩバー
    スト読出トランザクションで第１のレジスタグループのレジスタにアクセスする
    ことを可能にするよう構成される、請求項８に記載のシステム。
  10. 【請求項１０】 レジスタブロックは、ホストプロセッサが単一のＰＣＩバ
    ースト書込トランザクションで第２のレジスタグループのレジスタにアクセスす
    ることを可能にするよう構成される、請求項８に記載のシステム。
  11. 【請求項１１】 レジスタブロックは、ホストプロセッサが単一のＰＣＩバ
    ースト読出トランザクションで第１および第３のレジスタグループのレジスタに
    アクセスすることを可能にするよう構成される、請求項８に記載のシステム。
  12. 【請求項１２】 レジスタブロックは、ホストプロセッサが単一のＰＣＩバ
    ースト書込トランザクションで第２および第３のレジスタグループのレジスタに
    アクセスすることを可能にするよう構成される、請求項８に記載のシステム。
  13. 【請求項１３】 第１のレジスタグループは、ホストプロセッサによる読出
    アクセスのみを必要とするレジスタを含み、第２のレジスタグループは、ホスト
    プロセッサによる書込アクセスのみを必要とするレジスタを含み、第３のレジス
    タグループは、ホストプロセッサによる読出および書込アクセスの両方を必要と
    するレジスタを含む、請求項６に記載のシステム。
  14. 【請求項１４】 ホストにＰＣＩインターフェイスを介したレジスタへのア
    クセスを提供する方法であって、 ホストによって頻繁に読出されねばならないレジスタを第１のグループに組合
    せるステップと、 単一のＰＣＩバースト読出トランザクションを用いて、第１のグループのすべ
    てのレジスタにアクセスを行なうステップとを含む、方法。
  15. 【請求項１５】 ホストによって頻繁に書込まれねばならないレジスタを第
    ２のグループに組合せるステップと、 単一のＰＣＩバースト書込トランザクションを用いて、第１のグループのすべ
    てのレジスタにアクセスを行なうステップとをさらに含む、請求項１４に記載の
    方法。
  16. 【請求項１６】 ホストによって頻繁に読出しおよび書込みの両方が行なわ
    れねばならないレジスタを第３のグループに組合せるステップと、 単一のＰＣＩバースト読出トランザクションを用いて、第１および第３のグル
    ープのすべてのレジスタにアクセスを行なうステップとをさらに含む、請求項１
    ５に記載の方法。
  17. 【請求項１７】 単一のＰＣＩバースト読出トランザクションを用いて、第
    ２および第３のグループのすべてのレジスタにアクセスを行なうステップをさら
    に含む、請求項１６に記載の方法。
  18. 【請求項１８】 ホストに、単一のバースト読出転送で、第１および第３の
    グループのレジスタへの読出アクセスを提供するステップと、 その後に、ホストに、単一のバースト書込転送で、第３のグループのレジスタ
    への書込アクセスを提供するステップとをさらに含む、請求項１７に記載の方法
    。
  19. 【請求項１９】 ホストは、単一のバースト書込転送で、第２および第３の
    グループのレジスタへの書込アクセスを提供される、請求項１８に記載の方法。
  20. 【請求項２０】 第１のグループはホストプロセッサによる読出アクセスの
    みを必要とするレジスタを含み、第２のグループはホストプロセッサによる書込
    アクセスのみを必要とするレジスタを含み、第３のグループはホストプロセッサ
    による読出および書込アクセスの両方を必要とするレジスタを含む、請求項１６
    に記載の方法。
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