JP2003524834A - 最適なアクセスのためのレジスタ構成 - Google Patents
最適なアクセスのためのレジスタ構成Info
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- JP2003524834A JP2003524834A JP2001544138A JP2001544138A JP2003524834A JP 2003524834 A JP2003524834 A JP 2003524834A JP 2001544138 A JP2001544138 A JP 2001544138A JP 2001544138 A JP2001544138 A JP 2001544138A JP 2003524834 A JP2003524834 A JP 2003524834A
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Abstract
Description
が得られるようレジスタを構成することに関する。
ワークコントローラはPCIバスを介してCPUおよびメモリと通信する。特定
的には、CPUはさまざまな制御およびステータスビットを、ネットワークコン
トローラ内の多数のレジスタに書込みかつこれらから読出して、フレーム送信お
よび受信を開始および完了させて、ネットワークコントローラのステータスを確
認し、かつその機能を制御する。
は、CPUの動作を実質的に遅延させる。したがって、そのようなアクセスのC
PU性能への影響を減じるようレジスタを構成することが望ましい。
データ処理システムにおけるレジスタ構成の新規な方法を提案する。ホストプロ
セッサによってデータの読出しのためにのみ頻繁にアクセスされるレジスタは、
第1のグループに組み合わされ得る。このグループのレジスタは、レジスタアド
レスの第1の末端に対応する連続アドレスを割当てられる。ホストプロセッサに
よってデータの書込みのためにのみ頻繁にアクセスされるレジスタは、第2のグ
ループに組み合わされ得る。このグループのレジスタには、レジスタアドレス範
囲の第1の末端に対して反対側である第2の末端に対応する連続アドレスが割当
てられる。
にアクセスされねばならないレジスタは、第3のグループに組み合わされ得る。
第3のグループのレジスタは、第1のグループのアドレスと第2のグループのア
ドレスの間の連続アドレスを割当てられる。
サと、ホストプロセッサがアクセス可能である多数のレジスタを含むレジスタブ
ロックとを含む。レジスタブロックは、ホストプロセッサによって頻繁に読出さ
れねばならないレジスタを組合せた第1のレジスタグループと、ホストプロセッ
サによって頻繁に書込まれねばならないレジスタを組合せた第2のレジスタグル
ープとを含む。レジスタブロックはまた、ホストプロセッサによって頻繁に読出
しおよび書込みの両方が行なわれなければならないレジスタを組合せた第3のレ
ジスタグループをも含む。
ロセッサによる読出アクセスしか必要としないレジスタを含み得、第2のレジス
タグループはシステムの通常の動作の間にホストプロセッサによる書込アクセス
しか必要としないレジスタを含み得、第3のレジスタグループはホストプロセッ
サによる読出および書込アクセスの両方を必要とするレジスタを含み得る。
介してレジスタブロックにアクセスし得る。レジスタブロック内のレジスタの構
成は、ホストコンピュータが単一のPCIバースト読出トランザクションで第1
のレジスタグループにアクセスし、かつ単一のPCIバースト書込トランザクシ
ョンで第2のレジスタグループにアクセスすることを可能にする。
クションで第1および第3のレジスタグループにアクセスし、かつ単一のPCI
バースト書込トランザクションで第2および第3のレジスタグループにアクセス
することを可能にする。
ジスタに読出アクセスを行ない得る。次いで、ホストは単一のバースト書込転送
で第2および第3のグループのレジスタに書込アクセスを行ない得る。
ては容易に明らかとなるであろうが、発明の実行において企図されるベストモー
ドの例示としてのみ、この発明の好ましい実施例のみが示され説明されている。
認識されるように、この発明は他のおよび異なった実施例が可能であり、そのい
くつもの細部が、すべてこの発明から逸脱することなく、さまざまな明白な点で
変更が可能である。したがって、図面と説明とは例示的な性質であって、限定的
なものではないと理解されるべきである。
るためのベストモードは、イーサネット(R)(IEEE802.3)ネットワ
ークなどの、パケット交換ネットワークにおけるネットワークインターフェイス
の実現化に一部基づく。
ディアにアクセスする、例示的なネットワークインターフェイス10のブロック
図である。
トワークインターフェイス10は、たとえば周辺装置相互接続(PCI)ローカ
ルバスなどのコンピュータのローカルバス12と、イーサネット(R)ベースの
メディア50との間にインターフェイスを提供する。参照番号50は、実際のネ
ットワークメディア、またはこれに代えて、ネットワークメディアに結合された
物理層トランシーバへの信号経路(たとえばメディア独立インターフェイス(M
II))を識別する。
16、メモリ制御ユニット18、ネットワークインターフェイス部20、デスク
リプタ管理ユニット22、ならびに、レジスタ制御およびステータスユニット2
4を含む。ネットワークインターフェイス部20は、IEEE802.3準拠お
よび全二重通信可能メディアアクセス制御(MAC)コア26、外部10Mb/
s、100Mb/s、または1000Mb/sトランシーバを接続するためのメ
ディア独立インターフェイス(MII)ポート28、外部アドレス検出インター
フェイス(EADI)ポート30、およびネットワークポートマネージャユニッ
ト32を含む。ネットワークインターフェイス10はまた、外部EEPROMの
読出および書込のためのEEPROMインターフェイス34、LED制御36、
IEEE1149.1準拠JTAGバウンダリスキャンテストアクセスポートイ
ンターフェイス38、クロック生成ユニット40、および拡張バスインターフェ
イス42を含む。拡張バスインターフェイス42は、フレーム記憶のための外部
または内部データメモリ(図1には示さず)へ、かつスタートアップの間のブー
トROM用途の不揮発性(たとえばEPROMまたはフラッシュメモリ)記憶装
置へインターフェイスする。
ニット16は、ホストコンピュータメモリからPCIバス12を介してデータフ
レームを受取る。PCIバスインターフェイスユニット16は、デスクリプタ管
理ユニット22の制御下で、ホストコンピュータからの転送をPCIバス12を
介して受取る。たとえば、PCIバスインターフェイスユニット16から受取ら
れた送信データはメモリ制御ユニット18に送られて、そのデータメモリに記憶
される。次いで、メモリ制御ユニット18は送信データをデータメモリから検索
し、それを最終的なネットワークへの送信のためにMAC26に送る。同様に、
ネットワーク50からの受信データはMAC26によって処理され、メモリ制御
ユニット18に送られてデータメモリに記憶される。次いで、メモリ制御ユニッ
ト18は受信データをデータメモリから検索し、それをPCIバス12を介した
ホストコンピュータへの転送のためにPCIバスインターフェイスユニット16
に送る。
を介したホストコンピュータからの、およびホストコンピュータへのデータ転送
を管理する。ホストコンピュータのメモリに含まれているデータ構造は、データ
バッファのサイズおよび場所と、さまざまな制御およびステータス情報とを特定
する。デスクリプタ管理ユニット22はメモリ制御ユニット18とインターフェ
イスして制御情報を送信データストリームに挿入し、かつ受信データストリーム
からステータス情報を検索する。
ナー内の対応の自動ネゴシエーション機能ユニット(たとえば集中型ハブ、リピ
ータ、ワークステーション、またはスイッチ)と通信することにより自動ネゴシ
エーション機能を行なうネットワークポートマネージャ32を含む。
スパワー管理インターフェイス規格プロトコルへの準拠を含む、Microsoft OnNo
wおよびACPI規格にしたがって、ネットワークメディア50上の予め定めら
れたパターンを検出することにより、ネットワークメディア50を介したホスト
コンピュータの遠隔起動(すなわち、電源投入)を可能にするパワー管理ユニッ
ト44を含む。
むが、これはフレーム送受信についての情報をMAC26から受取り、ネットワ
ーク管理のために必要な統計を維持する。これらの統計は、ホストコンピュータ
によりPCIバスインターフェイスユニット16を介してアクセスされる。
100を含み、これはホストCPUにアクセス可能であるネットワークインター
フェイス10のトップレベルレジスタを管理する。レジスタ論理ブロック100
はレジスタインターフェイス104を介してPCIバスインターフェイスユニッ
ト16に結合され、レジスタへの読出および書込アクセスを可能にする。PCI
バスインターフェイスユニット16はホストCPU102によるレジスタへの読
出および書込アクセスを認識し、レジスタアドレス信号と書込および読出信号と
をレジスタ論理ブロック100に送る。レジスタアドレス信号はPCIバス12
からアクセスされるべきレジスタを識別する。書込および読出信号は、書込また
は読出アクセス動作が行なわれているかどうかを識別する。アクセスされたレジ
スタに書込まれている、またはここから読出されているデータは、PCIバス1
2およびレジスタインターフェイス104内のデータバスを介して転送される。
md0〜cmd3、ステータスレジスタstat0,stat1、割込みレジス
タint0,int1および割込みイネーブルレジスタinten0,inte
nなどの、多数のグローバスレジスタとを含み得る。デコーダはPCIバスイン
ターフェイスユニット16を介してアクセスされるレジスタのアドレスをデコー
ドし、選択されたレジスタへのアクセスを提供する。
クによってコマンドとして解釈された制御ビットを含み得る。たとえば、コマン
ドレジスタは、ネットワークインターフェイス10に装着されたEEPROMの
読出を行なうようネットワークインタフェイス10に命令するEEPROM読出
コマンド、フレーム送信および受信動作を可能にする送信開始および受信開始コ
マンド、受信されるべきフレームの最後のバイトがローディングされたことを示
す送信フレーム終了コマンドなどの、コマンドを含み得る。
ためのステータスビットを含み得る。たとえば、ステータスレジスタは現在およ
び次の送信および受信ステータスを示すステータスビットを含み得る。
ステータスビットを含み得る。送信割込み事象の中には、送信デスクリプタが処
理されたときにアサートされる送信デスクリプタ割込み、送信バッファ内のいく
つかのバイトが空いた場合にアサートされる空きバイト割込み、送信フレームが
成功してネットワークに送信されたかまたはエラー条件などで中止されたかのい
ずれかをを示す送信フレーム完了割込みなどが含まれる。受信割込み事象は、受
信フレームの全体が処理されたことを示す受信フレーム完了割込み、ネットワー
クアダプタが受信データをシステムメモリに転送しようとしても使用できる受信
デスクリプタがない場合にアサートされるデスクリプタ無し割込みなどが含まれ
る。割込みビットはPCIバスインターフェイスユニット16に送られて、割込
み要求出力INTA/を活性化させる。
関連する割込みイネーブルビットを含み得る。割込みイネーブルルビットは、対
応の割込みステータスビットに応答して割り込み要求出力INTA/の活性化を
可能にするよう、予め定められた状態に設定される。
セスは、CPUの動作を実質的に遅延させる。そのようなアクセスのCPU性能
への影響を減じるために、この発明はレジスタブロック100内のレジスタの新
規な構成を提案する。レジスタは、CPUが最適にアクセスできるよう構成され
る。特定的には、レジスタブロック100内のレジスタのアドレスが、PCIホ
ストによるそのレジスタへの書込または読出アクセスの頻度にしたがって割当て
られる。
せてグループ化されて、ネットワークインターフェイス10において採用される
レジスタアドレス範囲の一方の末端に対応する、連続アドレスを割当てられる。
CPU102によって頻繁に書込まれねばならないレジスタは、併せてグループ
化されてレジスタアドレス範囲の反対側の末端に対応する連続アドレスを割当て
られる。CPU102によって頻繁に読出および書込の両方が行なわれねばなら
ないレジスタは併せてグループ化されて、第1のグループのアドレスと第2のグ
ループのアドレスの間の連続アドレスを割当てられる。
スタマッピングテーブルを示す。たとえば、ネットワークインターフェイス10
の通常の動作の間に、CPU102はステータスレジスタstat0およびst
at1に読出アクセスのみを行なって、ステータス情報を読み出す。これらのレ
ジスタへの書込アクセスは必要ではない。したがって、ステータスレジスタst
at0およびstat1は併せてグループ化されて、レジスタアドレス範囲の下
位の末端に対応するアドレスを割当てられる。たとえば、ステータスレジスタs
tat0およびstat1はそれぞれ16進法でのアドレス30および34を割
当てられ得る。
よび割り込みイネーブルレジスタはCPU102によってデータ書込のためにの
みアクセスされる。CPU102によるこれらのレジスタへの読出アクセスは必
要ではない。よって、コマンドレジスタと割込みイネーブルレジスタは併せてグ
ループ化されて、レジスタアドレス範囲の高位の末端に対応するアドレスを割当
てられる。たとえば、コマンドレジスタcmd3,cmd2,cmd1およびc
md0はそれぞれ16進法でアドレス54、50、4c、および48を割当てら
れ得る。割込みイネーブルレジスタinten1およびinten0もまた、そ
れぞれ16進法でアドレス44および40を割当てられる。
して行ない、割込み事象を示す割込みステータスビットを読出す。割込みレジス
タint0およびint1の読出しの後で、CPU102はこれらのレジスタへ
の書込アクセスを行なって、割込みステータスビットをクリアする。よって、割
込みレジスタint0およびint1は頻繁にCPU102により読出および書
込を行なわれなければならない。したがって、これらのレジスタはグループ化さ
れてステータスレジスタを組合せたグループに割当てられた下位のアドレスと、
コマンドおよび割込みイネーブルレジスタを組合せたグループに割当てられた上
位のレジスタとの間のアドレスを割当てられる。たとえば、割込みレジスタin
t0およびint1はそれぞれ16進法のアドレス38および3cを割当てられ
得る。
のビットの値を変化させることもなく、レジスタへの読出アクセスを提供するよ
う設計される。
アドレスを有するレジスタのグループにアクセスすることを可能にする。特定的
には、CPU102によって読出のみを行なわれるべき第1のグループのレジス
タは、PCIバス12を介して単一のバースト読出転送によってアクセスされ得
る。CPU102によって書込みのみを行なわれるべき第2のグループは、PC
Iバス12を介して単一のバースト読出転送によってアクセスされる。
レジスタは、第1のグループへのバースト読出転送が行なわれている間に読出の
ためにアクセスされ、第2のグループへのバースト書込転送が行なわれている間
に書込のためにアクセスされる。
CIバスを介して単一のバースト読出転送を用いて連続アドレスを有するsta
t0,stat1,int0およびint1レジスタを読み出す。次いで、CP
U102は、int0およびint1レジスタへ、およびもし必要であれば、i
nten0,inten1,cmd0,cmd1,cmd2およびcmd3レジ
スタへ、PCIバス12を介して単一のバースト書込転送を用いて書込アクセス
を行なう。
PUの最適化を可能にし、そのようなアクセスのCPU性能への影響を減じるた
めの、レジスタ構成が説明されてきた。CPUによって頻繁に読出されねばなら
ないレジスタは第1のグループに組合され、レジスタアドレス範囲の一方の末端
に対応する連続アドレスを割り当てられる。CPUによって頻繁に書込まれねば
ならないレジスタは第2のグループに組合され、レジスタアドレス範囲の反対側
の末端に対応する連続アドレスを割当てられる。CPUによって頻繁に読出しお
よび書込みの両方が行なわれねばならないレジスタは、第3のグループに組合さ
れて、第1のグループのアドレスと第2のグループのアドレスとの間の連続アド
レスを割当てられる。
ションで第1および第3のグループのレジスタに読出アクセスを行ない、単一の
PCIバースト書込転送で第2および第3のグループのレジスタに書込アクセス
を行なうことができる。単一のPCIバーストトランザクションでの連続アドレ
スを有するレジスタへのアクセスは、各レジスタへの個々のPCIアクセスより
も速く行なわれるので、この発明はコンピュータシステムの性能を実質的に向上
させる。
更を認めることが認識されるであろう。たとえば、レジスタアドレスはいくつも
の異なった態様で構成されてもよい。
さまざまな変更が可能であり、この発明はさまざまな形および実施例で実現する
ことができ、いくつもの用途に適用され得るものであるが、その中の一部のみが
ここで説明されたことを理解されたい。発明の真の範囲に含まれるそのような変
更および展開例のすべては、前掲の特許請求の範囲によって主張されることが意
図される。
ブロック図である。
る。
Claims (20)
- 【請求項1】 ホストプロセッサによって直接アクセス可能であるレジスタ
を有するデータ処理システムにおけるレジスタ構成の方法であって、 ホストプロセッサによって頻繁に読出されねばならないレジスタを第1のグル
ープに組合せるステップと、 第1のグループにおけるレジスタにアドレス範囲の第1の末端に対応する連続
アドレスを割当てるステップと、 ホストプロセッサによって頻繁に書込まれねばならないレジスタを第2のグル
ープに組合せるステップと、 第2のグループにおけるレジスタに、アドレス範囲の第1の末端に対して反対
側の第2の末端に対応する連続アドレスを割当てるステップとを含む、方法。 - 【請求項2】 ホストプロセッサによって頻繁に読出しおよび書込みの両方
が行なわれねばならないレジスタを第3のグループに組合せるステップと、 第3のグループにおけるレジスタに、第1のグループのアドレスと第2のグル
ープのアドレスとの間の連続アドレスを割当てるステップとをさらに含む、請求
項1に記載の方法。 - 【請求項3】 データ処理システムであって、 ホストプロセッサと、 ホストプロセッサによってアクセス可能である多数のレジスタを含むレジスタ
ブロックとを含み、レジスタブロックは ホストプロセッサによって頻繁に読出されねばならないレジスタを組合せた第
1のグループと、 ホストプロセッサによって頻繁に書込まれねばならないレジスタを組合せた第
2のグループとを含む、データ処理システム。 - 【請求項4】 第1のレジスタグループにおけるレジスタは、レジスタアド
レス範囲の第1の末端に対応する連続アドレスを割当てられる、請求項3に記載
のシステム。 - 【請求項5】 第2のレジスタグループにおけるレジスタは、レジスタアド
レス範囲の第1の末端に対して反対側の、第2の末端に対応する連続アドレスを
割当てられる、請求項4に記載のシステム。 - 【請求項6】 レジスタブロックは、ホストプロセッサによって頻繁に読出
しおよび書込みの両方が行なわれねばならないレジスタを組合せた第3のレジス
タグループを含む、請求項5に記載のシステム。 - 【請求項7】 第3のレジスタグループにおけるレジスタは、第1のレジス
タグループのアドレスと第2のレジスタグループのアドレスとの間の連続アドレ
スを割当てられる、請求項6に記載のシステム。 - 【請求項8】 ホストプロセッサのレジスタブロックへのアクセスを提供す
るPCIインターフェイスをさらに含む、請求項7に記載のシステム。 - 【請求項9】 レジスタブロックは、ホストプロセッサが単一のPCIバー
スト読出トランザクションで第1のレジスタグループのレジスタにアクセスする
ことを可能にするよう構成される、請求項8に記載のシステム。 - 【請求項10】 レジスタブロックは、ホストプロセッサが単一のPCIバ
ースト書込トランザクションで第2のレジスタグループのレジスタにアクセスす
ることを可能にするよう構成される、請求項8に記載のシステム。 - 【請求項11】 レジスタブロックは、ホストプロセッサが単一のPCIバ
ースト読出トランザクションで第1および第3のレジスタグループのレジスタに
アクセスすることを可能にするよう構成される、請求項8に記載のシステム。 - 【請求項12】 レジスタブロックは、ホストプロセッサが単一のPCIバ
ースト書込トランザクションで第2および第3のレジスタグループのレジスタに
アクセスすることを可能にするよう構成される、請求項8に記載のシステム。 - 【請求項13】 第1のレジスタグループは、ホストプロセッサによる読出
アクセスのみを必要とするレジスタを含み、第2のレジスタグループは、ホスト
プロセッサによる書込アクセスのみを必要とするレジスタを含み、第3のレジス
タグループは、ホストプロセッサによる読出および書込アクセスの両方を必要と
するレジスタを含む、請求項6に記載のシステム。 - 【請求項14】 ホストにPCIインターフェイスを介したレジスタへのア
クセスを提供する方法であって、 ホストによって頻繁に読出されねばならないレジスタを第1のグループに組合
せるステップと、 単一のPCIバースト読出トランザクションを用いて、第1のグループのすべ
てのレジスタにアクセスを行なうステップとを含む、方法。 - 【請求項15】 ホストによって頻繁に書込まれねばならないレジスタを第
2のグループに組合せるステップと、 単一のPCIバースト書込トランザクションを用いて、第1のグループのすべ
てのレジスタにアクセスを行なうステップとをさらに含む、請求項14に記載の
方法。 - 【請求項16】 ホストによって頻繁に読出しおよび書込みの両方が行なわ
れねばならないレジスタを第3のグループに組合せるステップと、 単一のPCIバースト読出トランザクションを用いて、第1および第3のグル
ープのすべてのレジスタにアクセスを行なうステップとをさらに含む、請求項1
5に記載の方法。 - 【請求項17】 単一のPCIバースト読出トランザクションを用いて、第
2および第3のグループのすべてのレジスタにアクセスを行なうステップをさら
に含む、請求項16に記載の方法。 - 【請求項18】 ホストに、単一のバースト読出転送で、第1および第3の
グループのレジスタへの読出アクセスを提供するステップと、 その後に、ホストに、単一のバースト書込転送で、第3のグループのレジスタ
への書込アクセスを提供するステップとをさらに含む、請求項17に記載の方法
。 - 【請求項19】 ホストは、単一のバースト書込転送で、第2および第3の
グループのレジスタへの書込アクセスを提供される、請求項18に記載の方法。 - 【請求項20】 第1のグループはホストプロセッサによる読出アクセスの
みを必要とするレジスタを含み、第2のグループはホストプロセッサによる書込
アクセスのみを必要とするレジスタを含み、第3のグループはホストプロセッサ
による読出および書込アクセスの両方を必要とするレジスタを含む、請求項16
に記載の方法。
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