JP2003524834A - 最適なアクセスのためのレジスタ構成 - Google Patents

最適なアクセスのためのレジスタ構成

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Abstract

(57)【要約】 ホストCPUのネットワークインターフェイスにおけるレジスタへのアクセスを最適化して、そのようなアクセスのCPUへの影響を減じるようレジスタを構成することを可能にするレジスタ構成。CPUによって頻繁に読み出されねばならないレジスタは第1のグループに組合され、レジスタアドレス範囲の一方の末端に対応する連続アドレスを割り当てられる。CPUによって頻繁に書込まれねばならないレジスタは第2のグループに組合され、レジスタアドレス範囲の反対側の末端に対応する連続アドレスを割当てられる。CPUによって頻繁に読出および書込の両方が行なわれねばならないレジスタは、第3のグループに組合されて、第1のグループのアドレスと第2のグループのアドレスとの間の連続アドレスを割当てられる。

Description

【発明の詳細な説明】
【0001】 発明の分野 この発明はデータ処理に関し、より特定的には、レジスタへの最適なアクセス
が得られるようレジスタを構成することに関する。
【0002】 背景技術 CPUとメモリサブシステムとを含むコンピュータシステムにおいて、ネット
ワークコントローラはPCIバスを介してCPUおよびメモリと通信する。特定
的には、CPUはさまざまな制御およびステータスビットを、ネットワークコン
トローラ内の多数のレジスタに書込みかつこれらから読出して、フレーム送信お
よび受信を開始および完了させて、ネットワークコントローラのステータスを確
認し、かつその機能を制御する。
【0003】 ネットワークコントローラ内のレジスタへのPCIバスを介した直接アクセス
は、CPUの動作を実質的に遅延させる。したがって、そのようなアクセスのC
PU性能への影響を減じるようレジスタを構成することが望ましい。
【0004】 発明の開示 この発明は、ホストプロセッサのレジスタへのアクセスを最適化するための、
データ処理システムにおけるレジスタ構成の新規な方法を提案する。ホストプロ
セッサによってデータの読出しのためにのみ頻繁にアクセスされるレジスタは、
第1のグループに組み合わされ得る。このグループのレジスタは、レジスタアド
レスの第1の末端に対応する連続アドレスを割当てられる。ホストプロセッサに
よってデータの書込みのためにのみ頻繁にアクセスされるレジスタは、第2のグ
ループに組み合わされ得る。このグループのレジスタには、レジスタアドレス範
囲の第1の末端に対して反対側である第2の末端に対応する連続アドレスが割当
てられる。
【0005】 さらに、ホストコンピュータによって読出しおよび書込みの両方のために頻繁
にアクセスされねばならないレジスタは、第3のグループに組み合わされ得る。
第3のグループのレジスタは、第1のグループのアドレスと第2のグループのア
ドレスの間の連続アドレスを割当てられる。
【0006】 この発明の1つの局面にしたがうと、データ処理システムは、ホストプロセッ
サと、ホストプロセッサがアクセス可能である多数のレジスタを含むレジスタブ
ロックとを含む。レジスタブロックは、ホストプロセッサによって頻繁に読出さ
れねばならないレジスタを組合せた第1のレジスタグループと、ホストプロセッ
サによって頻繁に書込まれねばならないレジスタを組合せた第2のレジスタグル
ープとを含む。レジスタブロックはまた、ホストプロセッサによって頻繁に読出
しおよび書込みの両方が行なわれなければならないレジスタを組合せた第3のレ
ジスタグループをも含む。
【0007】 たとえば、第1のレジスタグループは、システムの通常の動作の間にホストプ
ロセッサによる読出アクセスしか必要としないレジスタを含み得、第2のレジス
タグループはシステムの通常の動作の間にホストプロセッサによる書込アクセス
しか必要としないレジスタを含み得、第3のレジスタグループはホストプロセッ
サによる読出および書込アクセスの両方を必要とするレジスタを含み得る。
【0008】 この発明の別の局面によると、ホストプロセッサはPCIインターフェイスを
介してレジスタブロックにアクセスし得る。レジスタブロック内のレジスタの構
成は、ホストコンピュータが単一のPCIバースト読出トランザクションで第1
のレジスタグループにアクセスし、かつ単一のPCIバースト書込トランザクシ
ョンで第2のレジスタグループにアクセスすることを可能にする。
【0009】 さらに、この発明はホストコンピュータが単一のPCIバースト読出トランザ
クションで第1および第3のレジスタグループにアクセスし、かつ単一のPCI
バースト書込トランザクションで第2および第3のレジスタグループにアクセス
することを可能にする。
【0010】 たとえば、ホストは単一のバースト読出転送で第1および第3のグループのレ
ジスタに読出アクセスを行ない得る。次いで、ホストは単一のバースト書込転送
で第2および第3のグループのレジスタに書込アクセスを行ない得る。
【0011】 この発明のさらに別の目的や利点は、以下の詳細な説明により、当業者におい
ては容易に明らかとなるであろうが、発明の実行において企図されるベストモー
ドの例示としてのみ、この発明の好ましい実施例のみが示され説明されている。
認識されるように、この発明は他のおよび異なった実施例が可能であり、そのい
くつもの細部が、すべてこの発明から逸脱することなく、さまざまな明白な点で
変更が可能である。したがって、図面と説明とは例示的な性質であって、限定的
なものではないと理解されるべきである。
【0012】 発明を実行するためのベストモード この発明は一般的にデータ処理の分野に適用可能であるが、この発明を実施す
るためのベストモードは、イーサネット(R)(IEEE802.3)ネットワ
ークなどの、パケット交換ネットワークにおけるネットワークインターフェイス
の実現化に一部基づく。
【0013】 図1は、この発明の実施例にしたがったイーサネット(R)ネットワークのメ
ディアにアクセスする、例示的なネットワークインターフェイス10のブロック
図である。
【0014】 好ましくは単一チップ32ビットイーサネット(R)コントローラであるネッ
トワークインターフェイス10は、たとえば周辺装置相互接続(PCI)ローカ
ルバスなどのコンピュータのローカルバス12と、イーサネット(R)ベースの
メディア50との間にインターフェイスを提供する。参照番号50は、実際のネ
ットワークメディア、またはこれに代えて、ネットワークメディアに結合された
物理層トランシーバへの信号経路(たとえばメディア独立インターフェイス(M
II))を識別する。
【0015】 ネットワークインターフェイス10は、PCIバスインターフェイスユニット
16、メモリ制御ユニット18、ネットワークインターフェイス部20、デスク
リプタ管理ユニット22、ならびに、レジスタ制御およびステータスユニット2
4を含む。ネットワークインターフェイス部20は、IEEE802.3準拠お
よび全二重通信可能メディアアクセス制御(MAC)コア26、外部10Mb/
s、100Mb/s、または1000Mb/sトランシーバを接続するためのメ
ディア独立インターフェイス(MII)ポート28、外部アドレス検出インター
フェイス(EADI)ポート30、およびネットワークポートマネージャユニッ
ト32を含む。ネットワークインターフェイス10はまた、外部EEPROMの
読出および書込のためのEEPROMインターフェイス34、LED制御36、
IEEE1149.1準拠JTAGバウンダリスキャンテストアクセスポートイ
ンターフェイス38、クロック生成ユニット40、および拡張バスインターフェ
イス42を含む。拡張バスインターフェイス42は、フレーム記憶のための外部
または内部データメモリ(図1には示さず)へ、かつスタートアップの間のブー
トROM用途の不揮発性(たとえばEPROMまたはフラッシュメモリ)記憶装
置へインターフェイスする。
【0016】 PCIローカルバス規格(改訂2.2)準拠のPCIバスインターフェイスユ
ニット16は、ホストコンピュータメモリからPCIバス12を介してデータフ
レームを受取る。PCIバスインターフェイスユニット16は、デスクリプタ管
理ユニット22の制御下で、ホストコンピュータからの転送をPCIバス12を
介して受取る。たとえば、PCIバスインターフェイスユニット16から受取ら
れた送信データはメモリ制御ユニット18に送られて、そのデータメモリに記憶
される。次いで、メモリ制御ユニット18は送信データをデータメモリから検索
し、それを最終的なネットワークへの送信のためにMAC26に送る。同様に、
ネットワーク50からの受信データはMAC26によって処理され、メモリ制御
ユニット18に送られてデータメモリに記憶される。次いで、メモリ制御ユニッ
ト18は受信データをデータメモリから検索し、それをPCIバス12を介した
ホストコンピュータへの転送のためにPCIバスインターフェイスユニット16
に送る。
【0017】 デスクリプタ管理ユニット22は、PCIバスインターフェイスユニット16
を介したホストコンピュータからの、およびホストコンピュータへのデータ転送
を管理する。ホストコンピュータのメモリに含まれているデータ構造は、データ
バッファのサイズおよび場所と、さまざまな制御およびステータス情報とを特定
する。デスクリプタ管理ユニット22はメモリ制御ユニット18とインターフェ
イスして制御情報を送信データストリームに挿入し、かつ受信データストリーム
からステータス情報を検索する。
【0018】 ネットワークインターフェイス部20は、メディア50を介してリンクパート
ナー内の対応の自動ネゴシエーション機能ユニット(たとえば集中型ハブ、リピ
ータ、ワークステーション、またはスイッチ)と通信することにより自動ネゴシ
エーション機能を行なうネットワークポートマネージャ32を含む。
【0019】 ネットワークインターフェイス10はまた、Magic Packet技術およびPCIバ
スパワー管理インターフェイス規格プロトコルへの準拠を含む、Microsoft OnNo
wおよびACPI規格にしたがって、ネットワークメディア50上の予め定めら
れたパターンを検出することにより、ネットワークメディア50を介したホスト
コンピュータの遠隔起動(すなわち、電源投入)を可能にするパワー管理ユニッ
ト44を含む。
【0020】 ネットワークインターフェイス10はまた、MIBカウンタユニット46を含
むが、これはフレーム送受信についての情報をMAC26から受取り、ネットワ
ーク管理のために必要な統計を維持する。これらの統計は、ホストコンピュータ
によりPCIバスインターフェイスユニット16を介してアクセスされる。
【0021】 図2を参照すると、ネットワークインタフェイス10はレジスタ論理ブロック
100を含み、これはホストCPUにアクセス可能であるネットワークインター
フェイス10のトップレベルレジスタを管理する。レジスタ論理ブロック100
はレジスタインターフェイス104を介してPCIバスインターフェイスユニッ
ト16に結合され、レジスタへの読出および書込アクセスを可能にする。PCI
バスインターフェイスユニット16はホストCPU102によるレジスタへの読
出および書込アクセスを認識し、レジスタアドレス信号と書込および読出信号と
をレジスタ論理ブロック100に送る。レジスタアドレス信号はPCIバス12
からアクセスされるべきレジスタを識別する。書込および読出信号は、書込また
は読出アクセス動作が行なわれているかどうかを識別する。アクセスされたレジ
スタに書込まれている、またはここから読出されているデータは、PCIバス1
2およびレジスタインターフェイス104内のデータバスを介して転送される。
【0022】 たとえば、レジスタ論理ブロック100は、デコーダと、コマンドレジスタc
md0〜cmd3、ステータスレジスタstat0,stat1、割込みレジス
タint0,int1および割込みイネーブルレジスタinten0,inte
nなどの、多数のグローバスレジスタとを含み得る。デコーダはPCIバスイン
ターフェイスユニット16を介してアクセスされるレジスタのアドレスをデコー
ドし、選択されたレジスタへのアクセスを提供する。
【0023】 コマンドレジスタは、ネットワークインターフェイス10のさまざまなブロッ
クによってコマンドとして解釈された制御ビットを含み得る。たとえば、コマン
ドレジスタは、ネットワークインターフェイス10に装着されたEEPROMの
読出を行なうようネットワークインタフェイス10に命令するEEPROM読出
コマンド、フレーム送信および受信動作を可能にする送信開始および受信開始コ
マンド、受信されるべきフレームの最後のバイトがローディングされたことを示
す送信フレーム終了コマンドなどの、コマンドを含み得る。
【0024】 ステータスレジスタは、あるネットワークインターフェイス動作の状態を示す
ためのステータスビットを含み得る。たとえば、ステータスレジスタは現在およ
び次の送信および受信ステータスを示すステータスビットを含み得る。
【0025】 割込みレジスタは、さまざまな送信および受信割込み事象に対応する割り込み
ステータスビットを含み得る。送信割込み事象の中には、送信デスクリプタが処
理されたときにアサートされる送信デスクリプタ割込み、送信バッファ内のいく
つかのバイトが空いた場合にアサートされる空きバイト割込み、送信フレームが
成功してネットワークに送信されたかまたはエラー条件などで中止されたかのい
ずれかをを示す送信フレーム完了割込みなどが含まれる。受信割込み事象は、受
信フレームの全体が処理されたことを示す受信フレーム完了割込み、ネットワー
クアダプタが受信データをシステムメモリに転送しようとしても使用できる受信
デスクリプタがない場合にアサートされるデスクリプタ無し割込みなどが含まれ
る。割込みビットはPCIバスインターフェイスユニット16に送られて、割込
み要求出力INTA/を活性化させる。
【0026】 割込みイネーブルレジスタは、割込みレジスタ内の割込みステータスビットに
関連する割込みイネーブルビットを含み得る。割込みイネーブルルビットは、対
応の割込みステータスビットに応答して割り込み要求出力INTA/の活性化を
可能にするよう、予め定められた状態に設定される。
【0027】 PCIバスを介したネットワークインターフェイス内のレジスタへの直接アク
セスは、CPUの動作を実質的に遅延させる。そのようなアクセスのCPU性能
への影響を減じるために、この発明はレジスタブロック100内のレジスタの新
規な構成を提案する。レジスタは、CPUが最適にアクセスできるよう構成され
る。特定的には、レジスタブロック100内のレジスタのアドレスが、PCIホ
ストによるそのレジスタへの書込または読出アクセスの頻度にしたがって割当て
られる。
【0028】 たとえば、CPU102によって頻繁に読出されねばならないレジスタは、併
せてグループ化されて、ネットワークインターフェイス10において採用される
レジスタアドレス範囲の一方の末端に対応する、連続アドレスを割当てられる。
CPU102によって頻繁に書込まれねばならないレジスタは、併せてグループ
化されてレジスタアドレス範囲の反対側の末端に対応する連続アドレスを割当て
られる。CPU102によって頻繁に読出および書込の両方が行なわれねばなら
ないレジスタは併せてグループ化されて、第1のグループのアドレスと第2のグ
ループのアドレスの間の連続アドレスを割当てられる。
【0029】 図3は、レジスタブロック100のレジスタアドレス範囲を示す例示的なレジ
スタマッピングテーブルを示す。たとえば、ネットワークインターフェイス10
の通常の動作の間に、CPU102はステータスレジスタstat0およびst
at1に読出アクセスのみを行なって、ステータス情報を読み出す。これらのレ
ジスタへの書込アクセスは必要ではない。したがって、ステータスレジスタst
at0およびstat1は併せてグループ化されて、レジスタアドレス範囲の下
位の末端に対応するアドレスを割当てられる。たとえば、ステータスレジスタs
tat0およびstat1はそれぞれ16進法でのアドレス30および34を割
当てられ得る。
【0030】 ネットワークインターフェイス10の通常の動作の間に、コマンドレジスタお
よび割り込みイネーブルレジスタはCPU102によってデータ書込のためにの
みアクセスされる。CPU102によるこれらのレジスタへの読出アクセスは必
要ではない。よって、コマンドレジスタと割込みイネーブルレジスタは併せてグ
ループ化されて、レジスタアドレス範囲の高位の末端に対応するアドレスを割当
てられる。たとえば、コマンドレジスタcmd3,cmd2,cmd1およびc
md0はそれぞれ16進法でアドレス54、50、4c、および48を割当てら
れ得る。割込みイネーブルレジスタinten1およびinten0もまた、そ
れぞれ16進法でアドレス44および40を割当てられる。
【0031】 CPU102は、読出アクセスを割込みレジスタint0およびint1に対
して行ない、割込み事象を示す割込みステータスビットを読出す。割込みレジス
タint0およびint1の読出しの後で、CPU102はこれらのレジスタへ
の書込アクセスを行なって、割込みステータスビットをクリアする。よって、割
込みレジスタint0およびint1は頻繁にCPU102により読出および書
込を行なわれなければならない。したがって、これらのレジスタはグループ化さ
れてステータスレジスタを組合せたグループに割当てられた下位のアドレスと、
コマンドおよび割込みイネーブルレジスタを組合せたグループに割当てられた上
位のレジスタとの間のアドレスを割当てられる。たとえば、割込みレジスタin
t0およびint1はそれぞれ16進法のアドレス38および3cを割当てられ
得る。
【0032】 レジスタは、ネットワークインターフェイス10の状態またはレジスタ内のど
のビットの値を変化させることもなく、レジスタへの読出アクセスを提供するよ
う設計される。
【0033】 この発明のレジスタ構成は、CPU120が単一のバースト転送を用いて連続
アドレスを有するレジスタのグループにアクセスすることを可能にする。特定的
には、CPU102によって読出のみを行なわれるべき第1のグループのレジス
タは、PCIバス12を介して単一のバースト読出転送によってアクセスされ得
る。CPU102によって書込みのみを行なわれるべき第2のグループは、PC
Iバス12を介して単一のバースト読出転送によってアクセスされる。
【0034】 さらに、CPU102によって読出および書込みされるべき第3のグループの
レジスタは、第1のグループへのバースト読出転送が行なわれている間に読出の
ためにアクセスされ、第2のグループへのバースト書込転送が行なわれている間
に書込のためにアクセスされる。
【0035】 たとえば、割込み要求ピンINTA/の活性化に応答して、CPU102はP
CIバスを介して単一のバースト読出転送を用いて連続アドレスを有するsta
t0,stat1,int0およびint1レジスタを読み出す。次いで、CP
U102は、int0およびint1レジスタへ、およびもし必要であれば、i
nten0,inten1,cmd0,cmd1,cmd2およびcmd3レジ
スタへ、PCIバス12を介して単一のバースト書込転送を用いて書込アクセス
を行なう。
【0036】 ここまで、ネットワークインターフェイス12におけるレジスタへのホストC
PUの最適化を可能にし、そのようなアクセスのCPU性能への影響を減じるた
めの、レジスタ構成が説明されてきた。CPUによって頻繁に読出されねばなら
ないレジスタは第1のグループに組合され、レジスタアドレス範囲の一方の末端
に対応する連続アドレスを割り当てられる。CPUによって頻繁に書込まれねば
ならないレジスタは第2のグループに組合され、レジスタアドレス範囲の反対側
の末端に対応する連続アドレスを割当てられる。CPUによって頻繁に読出しお
よび書込みの両方が行なわれねばならないレジスタは、第3のグループに組合さ
れて、第1のグループのアドレスと第2のグループのアドレスとの間の連続アド
レスを割当てられる。
【0037】 こうして、ホストCPUはPCIバスを介して単一のバースト読出トランザク
ションで第1および第3のグループのレジスタに読出アクセスを行ない、単一の
PCIバースト書込転送で第2および第3のグループのレジスタに書込アクセス
を行なうことができる。単一のPCIバーストトランザクションでの連続アドレ
スを有するレジスタへのアクセスは、各レジスタへの個々のPCIアクセスより
も速く行なわれるので、この発明はコンピュータシステムの性能を実質的に向上
させる。
【0038】 当業者においては、この発明が、発明の概念の精神および範囲の中に多数の変
更を認めることが認識されるであろう。たとえば、レジスタアドレスはいくつも
の異なった態様で構成されてもよい。
【0039】 以上、この発明の好ましい実施例と考えられるものが説明されたが、この中で
さまざまな変更が可能であり、この発明はさまざまな形および実施例で実現する
ことができ、いくつもの用途に適用され得るものであるが、その中の一部のみが
ここで説明されたことを理解されたい。発明の真の範囲に含まれるそのような変
更および展開例のすべては、前掲の特許請求の範囲によって主張されることが意
図される。
【図面の簡単な説明】
【図1】 この発明を実現し得る例示的なネットワークインターフェイスの
ブロック図である。
【図2】 この発明のレジスタアクセス方式を示すブロック図である。
【図3】 この発明の例示的なレジスタアドレス範囲を示すブロック図であ
る。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 EP(AT,BE,CH,CY, DE,DK,ES,FI,FR,GB,GR,IE,I T,LU,MC,NL,PT,SE),JP,KR (72)発明者 ドゥウォーク,ジェフリー アメリカ合衆国、95124 カリフォルニア 州、サン・ノゼ、トゥポロ・ドライブ、 1682 Fターム(参考) 5B033 AA10 DD02 DD06 DD09

Claims (20)

    【特許請求の範囲】
  1. 【請求項1】 ホストプロセッサによって直接アクセス可能であるレジスタ
    を有するデータ処理システムにおけるレジスタ構成の方法であって、 ホストプロセッサによって頻繁に読出されねばならないレジスタを第1のグル
    ープに組合せるステップと、 第1のグループにおけるレジスタにアドレス範囲の第1の末端に対応する連続
    アドレスを割当てるステップと、 ホストプロセッサによって頻繁に書込まれねばならないレジスタを第2のグル
    ープに組合せるステップと、 第2のグループにおけるレジスタに、アドレス範囲の第1の末端に対して反対
    側の第2の末端に対応する連続アドレスを割当てるステップとを含む、方法。
  2. 【請求項2】 ホストプロセッサによって頻繁に読出しおよび書込みの両方
    が行なわれねばならないレジスタを第3のグループに組合せるステップと、 第3のグループにおけるレジスタに、第1のグループのアドレスと第2のグル
    ープのアドレスとの間の連続アドレスを割当てるステップとをさらに含む、請求
    項1に記載の方法。
  3. 【請求項3】 データ処理システムであって、 ホストプロセッサと、 ホストプロセッサによってアクセス可能である多数のレジスタを含むレジスタ
    ブロックとを含み、レジスタブロックは ホストプロセッサによって頻繁に読出されねばならないレジスタを組合せた第
    1のグループと、 ホストプロセッサによって頻繁に書込まれねばならないレジスタを組合せた第
    2のグループとを含む、データ処理システム。
  4. 【請求項4】 第1のレジスタグループにおけるレジスタは、レジスタアド
    レス範囲の第1の末端に対応する連続アドレスを割当てられる、請求項3に記載
    のシステム。
  5. 【請求項5】 第2のレジスタグループにおけるレジスタは、レジスタアド
    レス範囲の第1の末端に対して反対側の、第2の末端に対応する連続アドレスを
    割当てられる、請求項4に記載のシステム。
  6. 【請求項6】 レジスタブロックは、ホストプロセッサによって頻繁に読出
    しおよび書込みの両方が行なわれねばならないレジスタを組合せた第3のレジス
    タグループを含む、請求項5に記載のシステム。
  7. 【請求項7】 第3のレジスタグループにおけるレジスタは、第1のレジス
    タグループのアドレスと第2のレジスタグループのアドレスとの間の連続アドレ
    スを割当てられる、請求項6に記載のシステム。
  8. 【請求項8】 ホストプロセッサのレジスタブロックへのアクセスを提供す
    るPCIインターフェイスをさらに含む、請求項7に記載のシステム。
  9. 【請求項9】 レジスタブロックは、ホストプロセッサが単一のPCIバー
    スト読出トランザクションで第1のレジスタグループのレジスタにアクセスする
    ことを可能にするよう構成される、請求項8に記載のシステム。
  10. 【請求項10】 レジスタブロックは、ホストプロセッサが単一のPCIバ
    ースト書込トランザクションで第2のレジスタグループのレジスタにアクセスす
    ることを可能にするよう構成される、請求項8に記載のシステム。
  11. 【請求項11】 レジスタブロックは、ホストプロセッサが単一のPCIバ
    ースト読出トランザクションで第1および第3のレジスタグループのレジスタに
    アクセスすることを可能にするよう構成される、請求項8に記載のシステム。
  12. 【請求項12】 レジスタブロックは、ホストプロセッサが単一のPCIバ
    ースト書込トランザクションで第2および第3のレジスタグループのレジスタに
    アクセスすることを可能にするよう構成される、請求項8に記載のシステム。
  13. 【請求項13】 第1のレジスタグループは、ホストプロセッサによる読出
    アクセスのみを必要とするレジスタを含み、第2のレジスタグループは、ホスト
    プロセッサによる書込アクセスのみを必要とするレジスタを含み、第3のレジス
    タグループは、ホストプロセッサによる読出および書込アクセスの両方を必要と
    するレジスタを含む、請求項6に記載のシステム。
  14. 【請求項14】 ホストにPCIインターフェイスを介したレジスタへのア
    クセスを提供する方法であって、 ホストによって頻繁に読出されねばならないレジスタを第1のグループに組合
    せるステップと、 単一のPCIバースト読出トランザクションを用いて、第1のグループのすべ
    てのレジスタにアクセスを行なうステップとを含む、方法。
  15. 【請求項15】 ホストによって頻繁に書込まれねばならないレジスタを第
    2のグループに組合せるステップと、 単一のPCIバースト書込トランザクションを用いて、第1のグループのすべ
    てのレジスタにアクセスを行なうステップとをさらに含む、請求項14に記載の
    方法。
  16. 【請求項16】 ホストによって頻繁に読出しおよび書込みの両方が行なわ
    れねばならないレジスタを第3のグループに組合せるステップと、 単一のPCIバースト読出トランザクションを用いて、第1および第3のグル
    ープのすべてのレジスタにアクセスを行なうステップとをさらに含む、請求項1
    5に記載の方法。
  17. 【請求項17】 単一のPCIバースト読出トランザクションを用いて、第
    2および第3のグループのすべてのレジスタにアクセスを行なうステップをさら
    に含む、請求項16に記載の方法。
  18. 【請求項18】 ホストに、単一のバースト読出転送で、第1および第3の
    グループのレジスタへの読出アクセスを提供するステップと、 その後に、ホストに、単一のバースト書込転送で、第3のグループのレジスタ
    への書込アクセスを提供するステップとをさらに含む、請求項17に記載の方法
  19. 【請求項19】 ホストは、単一のバースト書込転送で、第2および第3の
    グループのレジスタへの書込アクセスを提供される、請求項18に記載の方法。
  20. 【請求項20】 第1のグループはホストプロセッサによる読出アクセスの
    みを必要とするレジスタを含み、第2のグループはホストプロセッサによる書込
    アクセスのみを必要とするレジスタを含み、第3のグループはホストプロセッサ
    による読出および書込アクセスの両方を必要とするレジスタを含む、請求項16
    に記載の方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8593465B2 (en) * 2007-06-13 2013-11-26 Advanced Micro Devices, Inc. Handling of extra contexts for shader constants
US10949202B2 (en) 2016-04-14 2021-03-16 International Business Machines Corporation Identifying and tracking frequently accessed registers in a processor
US10007590B2 (en) 2016-04-14 2018-06-26 International Business Machines Corporation Identifying and tracking frequently accessed registers in a processor
US20190095143A1 (en) * 2017-09-25 2019-03-28 Kabushiki Kaisha Toshiba Integrated circuit, image forming apparatus, and address assignment method
CN115081366B (zh) * 2022-06-13 2024-04-05 云合智网(上海)技术有限公司 寄存器突发访问的建模方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06231072A (ja) * 1993-02-04 1994-08-19 Mitsubishi Electric Corp マイクロコンピュータ
US5752073A (en) * 1993-01-06 1998-05-12 Cagent Technologies, Inc. Digital signal processor architecture

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4177462A (en) * 1976-12-30 1979-12-04 Umtech, Inc. Computer control of television receiver display
US4916301A (en) * 1987-02-12 1990-04-10 International Business Machines Corporation Graphics function controller for a high performance video display system
US5440714A (en) 1992-12-14 1995-08-08 Industrial Technology Research Institute Method and system configuration for simplifying the decoding system for access to an register file with overlapping windows
JP3676411B2 (ja) 1994-01-21 2005-07-27 サン・マイクロシステムズ・インコーポレイテッド レジスタファイル装置及びレジスタファイルアクセス方法
US5805842A (en) 1995-09-26 1998-09-08 Intel Corporation Apparatus, system and method for supporting DMA transfers on a multiplexed bus
US6189082B1 (en) * 1999-01-29 2001-02-13 Neomagic Corp. Burst access of registers at non-consecutive addresses using a mapping control word

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5752073A (en) * 1993-01-06 1998-05-12 Cagent Technologies, Inc. Digital signal processor architecture
JPH06231072A (ja) * 1993-02-04 1994-08-19 Mitsubishi Electric Corp マイクロコンピュータ

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