JP2003523112A - パケットルーティング動作におけるプロセッサ用キューイングシステム - Google Patents

パケットルーティング動作におけるプロセッサ用キューイングシステム

Info

Publication number
JP2003523112A
JP2003523112A JP2001558844A JP2001558844A JP2003523112A JP 2003523112 A JP2003523112 A JP 2003523112A JP 2001558844 A JP2001558844 A JP 2001558844A JP 2001558844 A JP2001558844 A JP 2001558844A JP 2003523112 A JP2003523112 A JP 2003523112A
Authority
JP
Japan
Prior art keywords
packet
queue
processor
identifier
packets
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001558844A
Other languages
English (en)
Other versions
JP3801919B2 (ja
Inventor
ネミロフスキイ，マリオ
ムソル，エンリケ
メルビン，ステイーブン
サンカー，ナレンドラ
サンパス，ナンダクマール
ネミロフスキイ，アドルフオ
Original Assignee
クリアウオーター・ネツトワークス・インコーポレイテツド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クリアウオーター・ネツトワークス・インコーポレイテツド filed Critical クリアウオーター・ネツトワークス・インコーポレイテツド
Publication of JP2003523112A publication Critical patent/JP2003523112A/ja
Application granted granted Critical
Publication of JP3801919B2 publication Critical patent/JP3801919B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/54—Interprogram communication
    • G06F9/546—Message passing systems or structures, e.g. queues
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/10—Flow control; Congestion control
    • H04L47/24—Traffic characterised by specific attributes, e.g. priority or QoS
    • H04L47/2441—Traffic characterised by specific attributes, e.g. priority or QoS relying on flow classification, e.g. using integrated services [IntServ]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/10—Flow control; Congestion control
    • H04L47/32—Flow control; Congestion control by discarding or delaying data units, e.g. packets or frames
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/50—Queue scheduling
    • H04L47/62—Queue scheduling characterised by scheduling criteria
    • H04L47/621—Individual queue per connection or flow, e.g. per VC
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/50—Queue scheduling
    • H04L47/62—Queue scheduling characterised by scheduling criteria
    • H04L47/6215—Individual queue per QOS, rate or priority
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/20—Support for services
    • H04L49/201—Multicast operation; Broadcast operation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/901—Buffering arrangements using storage descriptor, e.g. read or write pointers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9063—Intermediate storage in different physical parts of a node or terminal
    • H04L49/9068—Intermediate storage in different physical parts of a node or terminal in the network interface card
    • H04L49/9073—Early interruption upon arrival of a fraction of a packet
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/20—Support for services
    • H04L49/205—Quality of Service based

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Multi Processors (AREA)
  • Studio Devices (AREA)
  • Management, Administration, Business Operations System, And Electronic Commerce (AREA)
  • Hardware Redundancy (AREA)

Abstract

(57)【要約】 データパケットプロセッサ２０１において、処理中のパケットアカウンティングのための構成可能なキューイングシステム２１１が、１つまたは複数のクラスタに配置された複数のキューと、到着するパケットのパケット識別子を作成する識別機構と、パケット識別子をキューに挿入し、パケット識別子をどのキューに挿入するかを決定する挿入論理と、識別されたパケットの処理、完了したパケットのダウンロードの開始のためにキューからパケット識別子を選択し、または選択されたパケット識別子の再エンキューのための選択論理とを有する。

Description

【発明の詳細な説明】
【０００１】 （発明の分野） 本発明は、ディジタル処理の分野で、パケットネットワーク用のルータ内での
パケットの処理の装置および方法に関し、具体的には、特にダイナミックマルチ
ストリーミングプロセッサでの、異なるタイプのプロセッサおよびマルチプロセ
ッサシステムを使用するルーティング動作でのパケットのキューイングおよび優
先順位付けの装置および方法に関する。
【０００２】 （関連文書の相互参照） 本明細書は、２０００年８月２日出願の米国仮特許出願第６０／１８１３６４
号の米国特許法１１９（ｅ）条の下での優先の利益を主張し、前の特許出願のす
べての開示を参照によって組み込む。
【０００３】 （発明の背景） よく知られているインターネットネットワークは、本願の提出の時点で有名な
よく知られた公衆がアクセス可能な通信ネットワークであり、これまでに使用可
能にされたものの中で最も堅牢な情報および通信のソースであると論証できる。
インターネットは、主な例として、本明細書で教示される装置および方法から利
益を得るデータパケットネットワークの現在の応用分野の例で使用されるが、こ
のデータパケットネットワークは、特定の標準化されたプロトコルに従うネット
ワークの１つにすぎない。やはり非常によく知られているように、インターネッ
ト（および関係するネットワーク）は、常に仕掛品である。すなわち、多数の研
究者および開発者が、そのようなネットワークの動作を機能強化するための、ソ
フトウェアを含む新しいよりよい装置および方法を提供するために常時競争して
いる。
【０００４】 一般に、データパケットネットワークでの最も需要の多い改良は、より高速の
ルーティング（単位時間あたりのパケット数が多い）と、メッセージングでのよ
りよい信頼性および忠実度を提供するものである。一般に必要とされているもの
は、パケットをルータ内で処理できる速度を高めるルータ装置および方法である
。
【０００５】 当技術分野でよく知られているように、パケットルータは、データパケットを
、通常は複数のポートの１つまたは複数で受信し、ある形で処理し、ルータの同
一のまたは他のポートに送出して、下流の宛先へ継続する、コンピュータ化され
た機械である。そのようなコンピュータ化された動作の例として、インターネッ
トが、個々のルータの膨大な相互接続されたネットワークであることを念頭にお
くと、個々のルータは、それが通信ポートによって接続されている外部ルータが
どれであるかと、着信パケットについてネットワークを介する代替経路のどれが
最適経路であるかを記憶しなければならない。個々のルータは、フローアカウン
ティングも達成しなければならず、フローは、一般に、共通のソースおよび終点
宛先を有するパケットのストリームを意味する。一般に望まれているものは、個
々のフローが共通の経路に従うことである。当業者は、コンピュータ化された処
理に関する多数のそのような要件を知っている。
【０００６】 通常、インターネットネットワーク内のルータは、必要な多数のコンピューテ
ィングタスクを達成するための専用マイクロプロセッサとして１つまたは複数の
中央処理装置（ＣＰＵ）を有する。本願出願時点での最新技術では、これらが、
単一ストリーミングプロセッサである、すなわち、各プロセッサが、命令の単一
のストリームを処理することができる。いくつかの場合に、開発者は、そのよう
なルーティング動作にマルチプロセッサ技術を適用する。本発明人は、複数の命
令ストリームを同時に処理することができるダイナミックマルチストリーミング
（ＤＭＳ）プロセッサの開発にしばらくかかわった。そのようなプロセッサに好
ましい応用分野が、インターネットなどのパケットネットワークでのパケットの
処理である。
【０００７】 上の「関連文書の相互参照」に記載の仮特許出願に、パケット処理へのＤＭＳ
応用に好ましいアーキテクチャの説明および図面がある。そのアーキテクチャの
機能領域の１つが、キューイングシステムを含む、汎用キューとそれに関連する
方法および回路である。本発明が関係するのは、権能を付与する詳細を下で説明
する、このキューイングシステムである。
【０００８】 （発明の概要） 本発明の好ましい実施形態では、データパケットプロセッサにおいて、処理中
のパケットアカウンティング用の構成可能キューイングシステムが提供され、こ
のシステムには、１つまたは複数のクラスタに配置された複数のキューと、到着
するパケットのパケット識別子を作成する識別機構と、パケット識別子をキュー
に挿入し、パケット識別子をどのキューに挿入するかを決定する挿入論理と、識
別されたパケットの処理の開始、完了したパケットのダウンロード、または選択
されたパケット識別子の再キューイングのためにキューからのパケット識別子を
選択する選択論理とが含まれる。
【０００９】 いくつかの実施形態では、すべてのキュー内のパケット識別子の総数が、固定
され、クラスタの数およびクラスタごとのキューの数を、１から同一の最大個数
まで変更することができ、クラスタの数が１と等しい場合に、キューの数が最大
個数になり、逆も同様である。また、いくつかの実施形態で、キューの数を決定
するクラスタの相対的な数が、プロセッサに関連する構成レジスタをセットする
ことによってセットされる。
【００１０】 いくつかの場合に、パケット識別子の総数が２５６であり、２５６個のパケッ
トが、どの時点でもデータパケットプロセッサ内で処理中になることができるこ
とを意味する。また、いくつかの場合に、クラスタまたはキューのいずれかの最
大個数が３２であり、クラスタまたはキューの数が２のべきになるように制御さ
れる。
【００１１】 いくつかの実施形態で、作成される前記パケット識別子が、前記パケット自体
が処理中に保管されるメモリ位置に関連する。この場合に、処理中にパケットデ
ータを保管するオンボードメモリが、パケットページに配置され、前記パケット
識別子が、パケットの前記パケットデータが保管されるパケットページの先頭を
識別するアドレスである。もう１つの機能強化で、作成されキューイングされる
前記パケット識別子が、前記メモリ位置の他に、前記パケットがそこから受信さ
れた装置の１つまたは複数の識別子と、前記パケットが処理中に総サイズが増加
または減少したかどうかの表示と、関連するパケットに対する処理が完了したか
否かの表示と、前記パケット識別子を挿入しなければならない次のキューと、前
記パケットが現在処理中であるかどうかの識別子とを含む。
【００１２】 いくつかの実施形態で、前記挿入論理が、パケットの優先順位を判定し、判定
された前記優先順位に応じて前記パケットを特定のキューに挿入する。クラスタ
に番号を付けることができ、識別されたパケットを処理する優先順位が、これら
の場合では、クラスタ番号による。
【００１３】 いくつかの実施形態で、選択システムが、前記パケット識別子内でセットされ
た次のキュー番号の値に基づいて再キューイングのためにパケットを選択する。
また、いくつかの実施形態で、選択システムが、関連するパケットに対する処理
が完了したかどうかの表示の値に基づいて、ダウンロードのためにパケットを選
択する。
【００１４】 いくつかの実施形態で、選択システムが、キュー番号による優先順位に基づい
て処理のためにパケットを選択し、いくつかの場合に、処理のためにパケットを
選択するために優先順位クラスタ内のキューを選択する時に、公平アルゴリズム
に従う。
【００１５】 いくつかの好ましい実施形態では、前記データパケットプロセッサが、コンテ
キストレジスタによって実施され個々のストリームに関連する別々のコンテキス
トを有するマルチストリーミングプロセッサであり、選択システムが、選択され
た識別子に関連するパケットからのヘッダ情報を、使用可能なコンテキストにロ
ードさせる。ストリームより多数のコンテキストが存在することができ、使用可
能なコンテキストへのヘッダ情報のローディングを、バックグラウンドすなわち
、パケットの処理と並列に、達成することができる。
【００１６】 本発明のいくつかの実施形態では、プロセッサによって実行されるソフトウェ
アが、パケット識別子内のフィールドの個々の１つの値を操作することをイネー
ブルされる。また、いくつかの実施形態では、前記挿入論理が、少なくとも部分
的にフローに従って、パケットをキューに挿入し、挿入および選択論理が、個々
のフロー内のパケットの順序を保存するために協力する。さらなる実施形態では
、前記挿入論理が、ネットワークまたはスイッチングファブリックから着信する
パケットを、キューへの識別子挿入に関する最高の優先順位を用いて扱い、再キ
ューイングされるパケット識別子を次に高い優先順位を用いて扱い、ソフトウェ
アによって生成されるパケットの識別子を最低の優先順位を用いて扱う。
【００１７】 本発明のもう１つの態様では、１つまたは複数のソースからの着信パケットを
バッファリングする入力バッファと、処理中にパケットデータを保管するローカ
ルパケットメモリと、パケットデータを処理するストリームプロセッサユニット
と、処理中のパケットアカウンティング用の構成可能なキューイングシステムと
を含むデータパケットプロセッサが提供される。前記キューイングシステムが、
１つまたは複数のクラスタに配置された複数のキューと、到着するパケットのパ
ケット識別子を作成する識別機構と、パケット識別子をキューに挿入し、パケッ
ト識別子をどのキューに挿入するかを決定する挿入論理と、識別されたパケット
の処理の開始、完了したパケットのダウンロード、または選択されたパケット識
別子の再キューイングのためにキューからパケット識別子を選択する選択論理と
を含む。
【００１８】 プロセッサのいくつかの実施形態では、すべてのキュー内のパケット識別子の
総数が、固定され、クラスタの数およびクラスタごとのキューの数を、１から同
一の最大個数まで変更することができ、クラスタの数が１と等しい場合に、キュ
ーの数が最大個数になり、逆も同様である。また、いくつかの実施形態で、キュ
ーの数を決定するクラスタの相対的な数が、プロセッサに関連する構成レジスタ
をセットすることによってセットされる。
【００１９】 いくつかの場合に、パケット識別子の総数が２５６であり、２５６個のパケッ
トが、どの時点でも前記データパケットプロセッサ内で処理中になることができ
ることを意味する。また、いくつかの場合に、クラスタまたはキューのいずれか
の最大個数が３２であり、クラスタまたはキューの数が２のべきになるように制
御される。
【００２０】 いくつかの実施形態で、作成される前記パケット識別子が、前記パケット自体
が処理中に保管されるメモリ位置に関連する。これらの実施形態では、処理中に
パケットデータを保管するオンボードメモリが、パケットページに配置され、前
記パケット識別子が、パケットの前記パケットデータが保管されるパケットペー
ジの先頭を識別するアドレスである。
【００２１】 いくつかの場合に、作成されキューイングされる前記パケット識別子が、前記
メモリ位置の他に、前記パケットがそこから受信された装置の１つまたは複数の
識別子と、前記パケットが処理中に総サイズが増加または減少したかどうかの表
示と、関連するパケットに対する処理が完了したか否かの表示と、前記パケット
識別子を挿入しなければならない次のキューと、前記パケットが現在処理中であ
るかどうかの識別子とを含む。
【００２２】 いくつかの実施形態で、前記挿入論理が、パケットの優先順位を判定し、判定
された前記優先順位に応じて前記パケットを特定のキューに挿入する。これらの
実施形態の一部では、クラスタが、番号を付けられ、識別されたパケットを処理
する優先順位が、クラスタ番号による。
【００２３】 いくつかの場合に、選択システムが、前記パケット識別子内でセットされた次
のキュー番号の値に基づいて再キューイングのためにパケットを選択する。また
、いくつかの場合に、選択システムが、関連するパケットに対する処理が完了し
たかどうかの表示の値に基づいて、ダウンロードのためにパケットを選択する。
さらに、キューが優先順位によって番号を付けられる場合に、選択システムが、
キュー番号による優先順位に基づいて処理のためにパケットを選択することがで
きる。この場合に、処理のためにパケットを選択するために優先順位クラスタ内
のキューを選択する時に従う公平アルゴリズムを設けることができる。
【００２４】 いくつかの好ましい実施形態では、前記データパケットプロセッサが、コンテ
キストレジスタによって実施され個々のストリームに関連する別々のコンテキス
トを有するマルチストリーミングプロセッサであり、選択システムが、選択され
た識別子に関連するパケットからのヘッダ情報を、使用可能なコンテキストにロ
ードさせる。これらの実施形態のいくつかで、ストリームより多数のコンテキス
トがあり、使用可能なコンテキストへのヘッダ情報のローディングが、バックグ
ラウンドすなわち、パケットの処理と並列に、達成される。
【００２５】 このプロセッサのいくつかの実施形態で、プロセッサによって実行されるソフ
トウェアが、パケット識別子内のフィールドの個々の１つの値を操作することを
イネーブルされる。また、このプロセッサのいくつかの実施形態で、前記挿入論
理が、少なくとも部分的にフローに従って、パケットをキューに挿入し、挿入お
よび選択論理が、個々のフロー内のパケットの順序を保存するために協力する。
いくつかの場合に、前記挿入論理が、ネットワークまたはスイッチングファブリ
ックから着信するパケットを、キューへの識別子挿入に関する最高の優先順位を
用いて扱い、再キューイングされるパケット識別子を次に高い優先順位を用いて
扱い、ソフトウェアによって生成されるパケットの識別子を最低の優先順位を用
いて扱う。
【００２６】 本発明のもう１つの態様で、データパケットプロセッサ内でのパケットのアカ
ウンティングの方法であって、（ａ）プロセッサ内で１つまたは複数のクラスタ
内の複数のキューを設けるステップと、（ｂ）到着するパケットのパケット識別
子を作成するステップと、（ｃ）どのキューに挿入するかを決定する論理を有す
る挿入機構によってパケット識別子をキューに挿入するステップと、（ｄ）識別
されたパケットの処理の開始、完了したパケットのダウンロード、または選択さ
れたパケット識別子の再キューイングのために、選択論理によってキューからパ
ケット識別子を選択するステップとを含む方法。
【００２７】 この方法のいくつかの実施形態では、すべてのキュー内のパケット識別子の総
数が、固定され、クラスタの数およびクラスタごとのキューの数を、１から同一
の最大個数まで変更することができ、クラスタの数が１と等しい場合に、キュー
の数が最大個数になり、逆も同様である。いくつかの実施形態では、キューの数
を決定するクラスタの相対的な数が、プロセッサに関連する構成レジスタをセッ
トすることによってセットされる。
【００２８】 この方法のいくつかの実施形態では、パケット識別子の総数が２５６であり、
２５６個のパケットが、どの時点でもデータパケットプロセッサ内で処理中にな
ることができることを意味する。クラスタまたはキューのいずれかの最大個数を
３２にすることができ、クラスタまたはキューの数が２のべきになるように制御
される。
【００２９】 この方法の他の実施形態では、作成される前記パケット識別子が、前記パケッ
ト自体が処理中に保管されるメモリ位置に関連する。メモリをパケットページに
配置することができ、前記パケット識別子が、パケットの前記パケットデータが
保管されるパケットページの先頭を識別するアドレスである。
【００３０】 いくつかの場合に、作成されキューイングされる前記パケット識別子が、前記
メモリ位置の他に、前記パケットがそこから受信された装置の１つまたは複数の
識別子と、前記パケットが処理中に総サイズが増加または減少したかどうかの表
示と、関連するパケットに対する処理が完了したか否かの表示と、前記パケット
識別子を挿入しなければならない次のキューと、前記パケットが現在処理中であ
るかどうかの識別子とを含む。
【００３１】 いくつかの実施形態で、前記挿入論理が、パケットの優先順位を判定し、判定
された前記優先順位に応じて前記パケットを特定のキューに挿入する。これらの
場合のいくつかでは、クラスタが、番号を付けられ、識別されたパケットを処理
する優先順位が、クラスタ番号による。これらの場合では、選択システムが、前
記パケット識別子内でセットされた次のキュー番号の値に基づいて再キューイン
グのためにパケットを選択する。
【００３２】 この方法のいくつかの実施形態では、選択システムが、関連するパケットに対
する処理が完了したかどうかの表示の値に基づいて、ダウンロードのためにパケ
ットを選択し、キュー番号による優先順位に基づいて処理のためにパケットを選
択することができる。処理のためにパケットを選択するために優先順位クラスタ
内のキューを選択する時に、公平アルゴリズムに従うことができる。
【００３３】 本発明のいくつかの好ましい実施形態では、前記データパケットプロセッサが
、コンテキストレジスタによって実施され個々のストリームに関連する別々のコ
ンテキストを有するマルチストリーミングプロセッサであり、選択システムが、
選択された識別子に関連するパケットからのヘッダ情報を、使用可能なコンテキ
ストにロードさせる。
【００３４】 いくつかの実施形態で、ストリームより多数のコンテキストがあり、使用可能
なコンテキストへのヘッダ情報のローディングが、バックグラウンドすなわち、
パケットの処理と並列に、達成される。
【００３５】 いくつかの実施形態で、プロセッサによって実行されるソフトウェアが、パケ
ット識別子内のフィールドの個々の１つの値を操作することをイネーブルされる
。また、いくつかの実施形態で、前記挿入論理が、少なくとも部分的にフローに
従って、パケットをキューに挿入し、挿入および選択論理が、個々のフロー内の
パケットの順序を保存するために協力する。いくつかの場合に、前記挿入論理が
、ネットワークまたはスイッチングファブリックから着信するパケットを、キュ
ーへの識別子挿入に関する最高の優先順位を用いて扱い、再キューイングされる
パケット識別子を次に高い優先順位を用いて扱い、ソフトウェアによって生成さ
れるパケットの識別子を最低の優先順位を用いて扱う。
【００３６】 本発明のもう１つの態様では、処理を待っている到着するパケットを管理する
キューイングシステムを有するデータパケットプロセッサにおいて、固定された
範囲のパケット番号と、割当機構とを有するパケット番号付けシステムが提供さ
れる。前記割当機構が、前記固定された範囲の個別の番号をアカウンティングし
、前記キューイングシステム内のパケットが処理のために送られる時に番号をイ
ンアクティブとマークし、インアクティブな番号を前記キューイングシステムに
置かれる新たに到着したパケットに再割り当てする。
【００３７】 いくつかの実施形態で、プローブビットが、ある時点でパケットに割り当てら
れたパケット番号が別の時点で同一のパケットに割り当てられることを保証する
ために各パケットに関連付けられ、前記プローブビットが、パケット番号が割り
当てられる時にデアサートされ、ストリームによって実行されるＰｒｏｂｅ ａ
ｎｄ Ｓｅｔコマンドによってアサートされ、プローブビットがアサートされた
後のどの時刻にも、アサートされたプローブビットが、前記パケット番号が前記
同一のパケットに関連することを示すようにすることを特徴とする。
【００３８】 下の権能を付与する詳細で教示される本発明の実施形態は、初めて、従来の機
器を用いて前に可能であった速度をはるかに超える速度で、効率的でコスト効率
のよい形で、着信パケットをキューに入れ、管理する、データパケットプロセッ
サを提供する。
【００３９】 （好ましい実施形態の説明） 上で参照した仮特許出願第６０／１８１３６４号に、発明人がＸＣａｌｉｂｅ
ｒプロセッサと呼ぶ、パケットネットワークでのパケット処理専用のＤＭＳプロ
セッサのアーキテクチャに関する開示がある。参照された開示には、２つの広範
囲の図面が提供され、その１つのＮＩＯブロック図と称する図には、ＸＣａｌｉ
ｂｅｒプロセッサの全体的なアーキテクチャが、パケット処理ＡＳＩＣとの間の
入出力ポートと共に示され、他方の図には、ＮＩＯ図に示された汎用キューの多
数の態様が示されている。この優先権書類のＮＩＯシステムは、本明細書のパケ
ット管理ユニット（ＰＭＵ）と等しい。本明細書が対象とするものは、汎用キュ
ーの複数の態様である。
【００４０】 図１は、優先権文書のＮＩＯ図に示されたものより高水準の機能ユニットの副
分割を伴うＸＣａｌｉｂｅｒ ＤＭＳプロセッサ１０１の単純化されたブロック
図である。図１では、ＸＣａｌｉｂｅｒ ＤＭＳプロセッサ１０１が、３つの機
能領域に編成されるものとして示されている。外側のシステムインターフェース
ユニット（ＳＩＵ）領域１０７は、外部装置すなわち、ＸＣａｌｉｂｅｒプロセ
ッサの外部の、通常はパケットを送信し、受信するための装置との通信を提供す
る。内側では、プロセッサ１０１が、２つの広範囲の機能ユニットすなわち、上
記の優先権文書のＮＩＯシステムと等しいパケット管理ユニット（ＰＭＵ）１０
３と、ストリームプロセッサユニット（ＳＰＵ）１０７に分割される。ＰＭＵの
機能には、受信され処理されるすべてのパケットの、アカウンティングと管理が
含まれる。ＳＰＵは、すべての計算タスクの責任を負う。
【００４１】 ＰＭＵは、ＸＣａｌｉｂｅｒプロセッサのうちで、コストの高いパケットヘッ
ダアクセスとパケットのソートおよび管理のタスクの実行からＳＰＵをオフロー
ドする部分であり、これらのタスクは、こうなっていなければ、プロセッサ全体
の性能を大きく低下させるはずである。
【００４２】 パケット管理は、（ａ）パケット記憶用に割り振られるオンチップメモリの管
理と、（ｂ）バックグラウンドで、着信パケットからのパケットヘッダ情報をＸ
Ｃａｌｉｂｅｒプロセッサの異なるコンテキスト（下でさらに説明するコンテキ
ストレジスタ）にアップロードすることと、（ｃ）柔軟なキューイングシステム
で、現在ＸＣａｌｉｂｅｒ内で処理中のパケットのパケット識別子を維持するこ
とによって達成される。
【００４３】 説明した、ＰＭＵによって実行されるパケット管理およびアカウンティングの
タスクは、ＳＰＵコアによるパケットの処理と並列に実行される。この機能性を
実装するために、ＰＭＵは、ネットワークから着信するパケットをバッファリン
グし、それらをＳＰＵコアに供給し、必要な場合に、処理が完了した時にそれら
をネットワークに送出する、ハードウェア構造の組を有する。ＰＭＵは、本明細
書の焦点である、内部パケットメモリストレージおよびキューイングシステムの
構成など、その複数の機能の高い度合のプログラム可能性を特徴とする。
【００４４】 図２は、追加の詳細を示す、図１のＸＣａｌｉｂｅｒプロセッサのブロック図
である。ＳＩＵ１０７およびＳＰＵ１０５は、図１で使用されたものと同一の符
号を有する、単一のブロックとして図２に示されている。しかし、ＰＭＵは、要
素の間に通信回線を示されて、かなり拡大されて詳細に示されている。
【００４５】 図２では、ネットワーク／スイッチングファブリックインターフェース２０３
が示されており、これは、いくつかの場合に、たとえばインターネットなどのネ
ットワークへまたは、たとえばパケットを受信し、送信し、ＸＣａｌｉｂｅｒプ
ロセッサとパケットをやりとりする、パケットルータ内のスイッチングファブリ
ックへの直接のインターフェース専用の特定用途向け集積回路（ＡＳＩＣ）であ
る。この特定の例では、プロセッサ２０１と通信する２つのインポートと２つの
アウトポートがある。ネットワークインインターフェース回路２０５およびネッ
トワークアウトインターフェース回路２１５は、プロセッサへおよびプロセッサ
からのパケットトラフィックを処理し、これらの２つのインターフェースは、図
２では便宜上別々に図示されているが、正しくはＳＩＵ１０７の一部である。
【００４６】 また、ＰＭＵ内のネットワークインターフェースには、プロセッサ２０１内に
、入力バッファ２０７および出力バッファ２１７があり、これらは、プロセッサ
２０１から出入りするパケットのフローをバッファリングするように働く。
【００４７】 図１をもう一度参照すると、パケット管理ユニット（ＰＭＵ）１０３が示され
ており、このＰＭＵ１０３を、パケット管理およびアカウンティングの要件をス
トリーム処理ユニットからオフロードするユニットとして説明した。これは、具
体的には、図２で展開されたユニットであり、実質的に、入力バッファ（ＩＢ）
２０７、出力バッファ（ＯＢ）２１７、ページングメモリ管理ユニット（ＰＭＭ
Ｕ）２０９、ローカルパケットメモリ（ＬＰＭ）２１９、コマンドユニット（Ｃ
Ｕ）２１３、キューイングシステム（ＱＳ）２１１、構成レジスタ２２１、およ
びレジスタ転送ユニット（ＲＴＵ）２２７からなる。ＰＭＵの要素の間の通信経
路は、図２では矢印によって示されており、特に本明細書の特定の焦点であるＱ
Ｓ２１１を含む、ＰＭＵの要素のさらなる説明を、下で提供する。
【００４８】 ＰＭＵの概要 図２に、ＰＭＵの要素が示されており、これらを下で簡単に識別する。パケッ
トは、この例では、１６バイトネットワーク入力インターフェースを介してＰＭ
Ｕに到着する。この実施形態では、パケットデータが、２０Ｇｂｐｓ（最大）の
速度でＰＭＵに到着する。３００ＭＨｚのＸＣａｌｉｂｅｒコア周波数動作速度
で、平均８バイトのパケットデータが、すべてのＸＣａｌｉｂｅｒコアサイクル
に受信される。ネットワーク入力インターフェースからの着信データは、インバ
ッファ（ＩＢ）ブロック２０７でバッファリングされる。ＸＣａｌｉｂｅｒ内の
ネットワークインターフェース２０５は、外部装置がパケット送信の前にパケッ
トにサイズを付加できなかった場合に、送信されるパケットのサイズをパケット
自体に付加する機能を有する。２つまでの装置が、ＸＣａｌｉｂｅｒに（装置ご
とに１０Ｇｂｐｓ）でパケットデータを送信することができ、２つのインポート
が、接続されたＡＳＩＣから図示されている。特定のＡＳＩＣの存在および使用
が、例示的であり、パケットを、他の装置から受信できることを理解されたい。
さらに、いくつかの実施形態で、図示された２つのインポートより多数またはよ
り少数のポートを設けることができる。
【００４９】 パケットメモリマネージャユニット（ＰＭＭＵ）２０９は、各着信パケットを
オンチップローカルパケットメモリ（ＬＰＭ）２１９に保管しなければならない
かどうかを決定するか、たとえばＬＰＭにそれを保管する余地が存在しない場合
に、ＳＩＵブロックを介して、図示されていない外部パケットメモリ（ＥＰＭ）
にパケットを送り出すかパケットをドロップすることを決定することができる。
パケットをＬＰＭに保管する場合には、ＰＭＭＵは、パケットを保管する位置を
決定し、それを行うのに必要なすべてのアドレスを生成する。生成されるアドレ
スは、好ましい実施形態では、ＬＰＭ内の１６バイトラインに対応し、パケット
が、このメモリ内に連続して保管される。
【００５０】 ＰＭＭＵが着信パケットをドロップしない（最もありそうな）場合に、パケッ
ト識別子が作成され、このパケット識別子には、パケットが保管され始めたパケ
ットメモリ内の固定サイズページへのポインタ（ｐａｃｋｅｔＰａｇｅと称する
）が含まれる。識別子は、作成され、キューイングシステム（ＱＳ）ブロック２
１１にエンキューされる。ＱＳは、０から２５５までの番号（ｐａｃｋｅｔＮｕ
ｍｂｅｒと称する）を、新しいパケットのそれぞれに割り当てる。ＱＳは、パケ
ットの優先順位に基づいて、ＸＣａｌｉｂｅｒ内で生きているパケットの識別子
をソートし、ＳＰＵコアがパケットの状況に対する変更を通知する時に、ソーテ
ィングを更新する。ＱＳは、次にＳＰＵに供給されるパケット識別子を選択する
。やはり、ＱＳは、本発明の特定の焦点である。
【００５１】 レジスタ転送ユニット（ＲＴＵ）ブロック２２７は、ＱＳからパケット識別子
（ｐａｃｋｅｔＰａｇｅおよびｐａｃｋｅｔＮｕｍｂｅｒ）を受け取る時に、好
ましい実施形態のＸＣａｌｉｂｅｒが特徴とする８つのコンテキストの中から、
使用可能なコンテキスト（２２９、図２）を検索する。アーキテクチャおよび説
明の目的から、コンテキストは、図２では別のユニット２２９として図示されて
いるが、より広義のストリーム処理ユニットの一部とみなされる。
【００５２】 使用可能なコンテキストがない場合には、ＲＴＵは、１組の割込みを介してＳ
ＰＵにこのイベントについて通知する能力を有する。コンテキストが使用可能で
ある場合には、ＲＴＵは、パケット識別子情報とパケットのヘッダの選択された
フィールドとをコンテキストにロードし、その後、コンテキストを解放する（こ
れは、その時点でＳＰＵの制御下に来る。ＲＴＵは、ＳＩＵを介してパケットの
ヘッダ情報にアクセスする。というのは、パケットが、オフチップＥＰＭに保管
されている可能性があるからである。
【００５３】 結局、ＳＰＵコア内のストリームが、コンテキストを処理し、この事実につい
てＱＳに通知する。好ましい実施形態では、ＤＭＳコア内に８つのストリームが
ある。その後、ＱＳは、パケットの状況を（完了に）更新し、結局、このパケッ
トが、ダウンロードのために選択される（すなわち、対応するパケットのパケッ
トデータが、ＸＣａｌｉｂｅｒプロセッサから２つの外部装置の１つに送り出さ
れる）。
【００５４】 パケットが、ダウンロードのために選択される時に、ＱＳは、ｐａｃｋｅｔＰ
ａｇｅ（他の情報の中でも）をＰＭＭＵブロックに送り、ＰＭＭＵブロックは、
対応するラインアドレスを生成して、ＬＰＭからパケットデータを読み取るか（
パケットがオンチップローカルメモリに保管された場合）、ＳＩＵに外部パケッ
トメモリからＰＭＵにパケットを移動するように指示する。どの場合でも、読み
取られたパケットデータのラインが、アウトバッファ（ＯＢ）ブロックにバッフ
ァリングされ、そこから、１６バイトネットワーク出力インターフェースを介し
て装置に送り出される。このインターフェースは、出力の相対物と独立である。
好ましい実施形態のこのインターフェースの最大集計帯域幅も、出力装置ごとに
１０Ｇｂｐｓの２０Ｇｂｐｓである。
【００５５】 コマンドユニット（ＣＵ）２１３は、ＳＰＵ１０５によって送られたコマンド
を受け取る。コマンドは、多くの場合に新たに定義された命令である、ＳＰＵコ
アによってディスパッチされたパケット命令である。これらのコマンドは、３つ
の独立のタイプに分類され、ＰＭＵは、サイクルごとにタイプごとに１つのコマ
ンド（合計３コマンド毎サイクルまで）を実行することができる。コマンドは、
ロード様またはストア様とすることができる（ＰＭＵがＳＰＵへの応答を提供す
るか否かに依存する）。
【００５６】 ＰＭＵの多数の特徴が、メモリマップされた構成レジスタ２２１を介して、Ｓ
ＰＵによって構成される。そのような特徴の一部は、ブート時にプログラムされ
なければならず、残りは、動的に変更することができる。後者の一部について、
ＳＰＵは、特徴の機能性を正しくプログラムするために、単一スレッドモードで
動作していなければならない。ＣＵブロックは、これらの構成レジスタの更新を
管理する。
【００５７】 ＰＭＵは、ＡＳＩＣ２０３とＸＣａｌｉｂｅｒ ＤＭＳプロセッサ２０１の間
のフロー制御を助ける機構を提供する。ＬＰＭ２１９またはＱＳ２１１が満杯に
なろうとしている時に、２つの異なる割込みが、ＳＰＵ１０５に対してＰＭＵに
よって生成される。ソフトウェアによって、対応する構造が完全に満杯になる前
に、前もって何回の割込みが生成されるかが制御される。ソフトウェアは、これ
らの割込みの生成をディスエーブルすることもできる。
【００５８】 ＬＰＭ２１９も、メモリマップ式であり、ＳＰＵ１０５は、従来のロード／ス
トア機構を介してこれにアクセスすることができる。構成レジスタ２２１とＬＰ
Ｍ２１９の両方が、ＳＩＵ１０７によって保たれる開始アドレス（ベースアドレ
ス）を有する。ＳＰＵ１０５からのＬＰＭ２１９および構成スペースに対する要
求は、ＳＩＵブロック１０７を介してＰＭＵに到達する。ＳＩＵは、外部パケッ
トメモリのベースアドレスも知っている。
【００５９】 インバッファ（ＩＢ） 外部装置によって送られたパケットデータは、ネットワーク入力インターフェ
ース２０５を介して、好ましい実施形態ではＸＣａｌｉｂｅｒコアサイクルごと
に８バイトの平均速度でＰＭＵに到着する。ＰＭＵのＩＢブロック２０７が、こ
のデータを受け取り、バッファリングし、ＦＩＦＯ様の形でＬＰＭ２１９に供給
し、いくつかの場合に、ＳＩＵにも供給する（本明細書の別の個所で説明する、
パケットオーバーフローの場合に）。
【００６０】 ＸＣａｌｉｂｅｒ ＤＭＳプロセッサ２０１は、潜在的に、２つまでの独立の
装置との間でパケットデータを送信／受信することができる。各装置は、パケッ
トデータと共に供給される装置識別子を用いてＳＩＵ１０７でタグを付けられる
。１つの装置がパケットからのデータの送信を開始する時に、その装置は、パケ
ットの終りに達するかバスエラーがＳＩＵによって検出されるまで、その同一の
パケットからのデータの送信を継続する。
【００６１】 好ましい実施形態では、パケットの最初のバイトが、必ず、そのパケットの最
初に送信される１６バイトのバイト０から始まる。パケットの最初の２バイトに
よって、パケットのバイト単位のサイズ（最初の２バイトを含む）が指定される
。これらの２バイトは、外部装置がそれを付加しなかった場合に、ＳＩＵによっ
て必ず付加される。１６バイトチャンクのバイトｋが、有効なバイトである場合
に、バイト０からｋ−１も、有効なバイトである。これを保証できるのは、パケ
ットの最初のバイトが、必ずバイト０から始まるからである。パケットが、必ず
１６バイトチャンクのバイト０から始まり、パケットのサイズが前もって知られ
る（最初の２バイトで）ので、各バイトを検証するための有効ビットが不要であ
ることに留意されたい。ネットワークインターフェースは、すべてのコアクロッ
クで、１６バイトチャンクに少なくとも１つの有効なバイトが含まれるかどうか
を指定する制御ビットを供給する。
【００６２】 ネットワーク入力インターフェースから受け取られた有効なデータは、バッフ
ァ２０７内で編成される。これは、８エントリのバッファであり、各エントリが
、１６バイトのデータと各チャンクに関連する制御ビットとを保持する。ＰＭＭ
Ｕ２０９は、各エントリの制御ビットを調べ、新しいパケットが開始されるのか
どうか、または２つ（までの）アクティブパケットのどちらにデータが属するか
を判定し、それ相応に動作する。
【００６３】 ＩＢ２０７のエントリのそれぞれの１６バイトチャンクは、ＬＰＭ２１９内ま
たはＥＰＭ（図示せず）内に保管される。ＬＰＭコントローラまたはＳＩＵのい
ずれかによって、パケットメモリに書き込む帯域幅が、少なくとも着信パケット
データの帯域幅に一致することと、パケットメモリへの着信パケットデータの書
込が、パケットメモリへの他のアクセスより高い優先順位を有することが保証さ
れる。
【００６４】 いくつかの場合に、ＰＭＭＵ２０９がストールしたのでＩＢ２０７が満杯にな
る可能性があり、したがって、ＬＰＭが、ストールが解決されるまでＩＢのデー
タをそれ以上消費しなくなる。ＩＢが満杯になった時には、必ず、信号がネット
ワーク入力インターフェース２０５に送られ、ネットワーク入力インターフェー
ス２０５は、ＩＢが受け入れるまで、必要な回数だけ次の１６バイトチャンクを
再送出する。したがって、ＩＢが満杯になることに起因して失われるパケットデ
ータはない。
【００６５】 アウトバッファ（ＯＢ） ネットワーク出力インターフェース２１５も、入力インターフェースと同様に
、２０Ｇｂｐｓ（出力装置ごとに１０Ｇｂｐｓ）の総集計帯域幅をサポートする
。３００ＭＨｚのＸＣａｌｉｂｅｒクロック周波数で、ネットワーク出力インタ
ーフェースは、ＯＢブロックから、すべてのＸＣａｌｉｂｅｒサイクルに平均８
バイトのデータを受け入れ、２つの出力装置の１つにそれを送る。ネットワーク
入力インターフェースおよびネットワーク出力インターフェースは、互いに完全
に独立である。
【００６６】 ２つまでのパケット（出力装置ごとに１つ）を、同時に送ることができる。パ
ケットが送られる装置は、パケットを送る装置に対応する必要がない。送出され
るパケットデータは、ＬＰＭ２１９またはＥＰＭ（図示せず）のいずれかから来
る。
【００６７】 ネットワークアウトインターフェース２１５で接続された２つの出力装置のそ
れぞれについて、ＰＭＭＵ２０９は、ダウンロードされ始める準備ができたパケ
ットまたはダウンロード中のパケットを有するか、ダウンロードすべきパケット
を有しないことができる。すべてのサイクルに、ＰＭＭＵ２０９は、両方の出力
装置にまたがって最高のパケットを選択し、そのパケットに関する１６バイトの
データのダウンロードを開始する。ＰＭＭＵが、パケットから出力装置にパケッ
トデータをダウンロードしている時には、必ず、現在のパケットが完全にダウン
ロードされるまで、異なるパケットからのデータが、同一の装置にダウンロード
されない。
【００６８】 ＬＰＭ２１９から読み取られた（関連する制御情報と共に）パケットデータの
１６バイトチャンクは、２つの８エントリバッファ（装置識別子ごとに１つ）の
１つに供給される。これらのバッファの１つの先頭の内容は、ネットワーク出力
インターフェースがそれを要求する時に、必ずネットワーク出力インターフェー
スに供給される。両方のバッファの先頭が有効である時には、ＯＢが、ラウンド
ロビン式にデータを供給する。
【００６９】 ネットワーク入力インターフェースと異なって、ネットワーク出力インターフ
ェースに送られる１６ビットチャンク内では、バイトｋが有効である場合に、バ
イト０からｋ−１も有効であることを保証できない。この理由は、パケットが送
出される時に、メモリ内の１６バイトチャンクのバイト０から開始する必要がな
いからである。したがって、送出されるパケットの先頭を含むデータの１６バイ
トチャンクのそれぞれについて、ＯＢ２１７は、チャンクの第１の有効なバイト
がどこに存在するかをネットワークインターフェースに通知する必要がある。さ
らに、パケットの最初の２バイトにバイト単位のパケットのサイズが含まれるの
で、ネットワーク出力インターフェースは、そのパケットの最後の１６バイトチ
ャンクのデータ内にあるパケットの最後の有効なバイトを見つけるための情報を
有する。さらに、ＯＢ２１７は、ＳＩＵ１０７に、それがパケットのＣＲＣを計
算する必要があるかどうかと、必要な場合にＣＲＣのタイプを知らせる制御ビッ
トも供給する。この制御ビットは、ＰＭＭＵ２０９によってＯＢ２１７に供給さ
れる。
【００７０】 ページングメモリ管理ユニット（ＰＭＭＵ） パケットメモリアドレススペースは、１６ＭＢである。１６ＭＢのうちで、Ｘ
Ｃａｌｉｂｅｒプロセッサは、２５６ＫＢオンチップを特徴とする。残り（また
は一部）は、外部ストレージを使用して実装される。
【００７１】 パケットメモリアドレススペースは、ＳＰＵ１０５のＴＬＢ内で、ユーザスペ
ースまたはカーネルスペースとして、かつ、キャッシュ可能またはキャッシュ不
能としてマッピングすることができる。キャッシュ可能としてマッピングされる
場合に、パケットメモリスペースは、ＳＰＵ１０５のＬ１データキャッシュにキ
ャッシュ（ライトスルー）されるが、Ｌ２キャッシュにはキャッシュされない。
【００７２】 ＰＭＭＵ２０９の目標は、着信パケット（およびＳＰＵが生成したパケットも
）をパケットメモリに保管することである。ネットワーク入力インターフェース
からのパケットがＬＰＭ２１９におさまる場合に、ＰＭＭＵ２０９は、それを保
管する場所を決定し、ＬＰＭ２１９への必要な書込アクセスを生成するが、ネッ
トワーク入力インターフェースからのパケットがＥＰＭに保管されようとしてい
る場合には、ＳＰＵ１０５は、ＥＰＭ内のどこにパケットを保管する必要がある
かを判定し、ＳＩＵ１０７が、パケットの保管を担当する。どちらの場合でも、
パケットは、連続的に保管され、パケット識別子が、ＰＭＭＵ２０９によって作
成され、ＱＳ２１１に送られる。
【００７３】 ＳＰＵ１０５は、所与のサイズより大きいパケットが絶対にＬＰＭに保管され
ないように、ＬＰＭ２１９を構成することができる。そのようなパケットならび
に、余地がないのでＬＰＭにおさまらないパケットは、ＰＭＭＵ２０９によって
、ＳＩＵ１０７を介してＥＰＭに送られる。これは、オーバーフローと呼ばれる
機構であり、ＰＭＵがそれを行うようにＳＰＵによって構成される。パケットの
オーバーフローが許容されない場合には、パケットがドロップされる。この場合
には、ＰＭＭＵ２０９が、ＳＰＵに割り込む（やはり、そうするように構成され
ている場合）。
【００７４】 パケットメモリへのパケットのアップロード ＩＢ２０５の先頭に有効なデータがある時には、必ず、対応する装置識別子ビ
ットを使用して、データがどのパケット（受け取られる２つの可能なパケットの
うちの）に属するかを判定する。ネットワーク入力インターフェースが、装置識
別子ｄと共に新しいパケットのデータの送出を開始する時に、データの残りのす
べてが、エラーがネットワークインターフェースブロックによって識別されない
かぎり、結局、同一の装置識別子ｄと共に到着する。ネットワーク入力インター
フェースは、２つの異なる装置識別子からのデータをインターリーブすることが
できるが、所与のサイクル内には、１つの装置からのデータだけがＩＢ２０７に
よって受け取られる。
【００７５】 パケットをＬＰＭ２１９に保管する必要がある時には、ＰＭＭＵ２０９が、Ｌ
ＰＭ２１９に対するすべての書込アドレスおよび書込ストローブを生成する。パ
ケットをＥＰＭに保管する必要がある場合には、ＳＩＵ１０７がそれらを生成す
る。
【００７６】 図３は、ＬＰＭ２１９または、図３で要素３０５として示されているが図２に
図示されていないＥＰＭのいずれかへのデータのアップロードを示す図である。
ＬＰＭまたはＥＰＭへの書込ストローブは、ＩＢのヘッダが有効なデータを有し
ない場合には生成されない。書込ストローブが生成される時には、必ず、ＩＢの
先頭のデータの１６バイトチャンク（ＬＭＰラインに対応する）が、ＩＢから削
除され、ＬＰＭまたはＥＰＭに保管される。ＩＢの先頭の装置識別子ビットは、
２つのアドレスジェネレータ（入力装置ごとに１つ）から正しい書込アドレスを
選択するのに使用される。
【００７７】 現在の実施形態では、１つの着信パケットだけを、ＳＩＵによってＥＰＭに同
時に保管することができる（すなわち、１時に１つのオーバーフローパケットだ
けを、ＳＩＵによって処理することができる）。したがって、オーバーフローを
必要とする第２のパケットがネットワーク入力インターフェースによって送られ
る場合に、このパケットのデータは、捨てられる（すなわち、パケットがドロッ
プされる）。
【００７８】 ２バイトパケットサイズヘッダ ネットワーク入力インターフェースは、必ず、外部装置から受信したパケット
に２バイトを付加する（この外部装置がまだそれを行っていない場合。そうでな
い場合には、ＳＩＵが、それらを付加しないようにプログラムされる）。この付
加されたデータは、２つの付加されたバイトを含む、パケット全体のバイト単位
のサイズを示す。したがって、ＸＣａｌｉｂｅｒ ＤＭＳプロセッサによって処
理されるパケットの最大サイズは、最初の２バイトを含めて６５５３５バイトで
ある。
【００７９】 ネットワーク出力インターフェースは、パケットがＰＭＵによって返される時
に（その処理中にドロップされなかった場合）、最初の２バイトが、やはり処理
されたパケットのサイズを示すことを期待する。元のパケットのサイズが、ＸＣ
ａｌｉｂｅｒプロセッサによって実行される処理の結果として変更される可能性
がある（パケットが増大または縮小する可能性がある）。したがって、処理が６
４Ｋ−１バイトを超えるサイズの増加をもたらす場合には、そのパケットを２つ
の異なるより小さいパケットに分割することが、ソフトウェアの責任になる。
【００８０】 ＰＭＵは、受け取られるパケットの優先順位が前もってわかっている時に、よ
り効率的である。外部装置が優先順位情報をＰＭＵに提供できる場合に、パケッ
トの第３バイトが、優先順位のために使用される。ソフトウェアは、ＰＭＵを、
このバイトの情報を使用するか否かについてプログラムし、これは、Ｌｏｇ２Ｉ
ｎＱｕｅｕｅｓと称するブート時構成レジスタを介して行われる。
【００８１】 パケットのドロップ ＬＰＭ２１９またはＥＰＭ３０５のいずれかに完全に保管されたパケットは、
ＳＰＵ１０５が、それをドロップするコマンドを明示的にＰＭＵに送った場合に
限ってドロップされる。パケットメモリに既に保管されているパケットの自動的
なドロップは、行うことができない。言い換えると、ＸＣａｌｉｂｅｒ ＤＭＳ
プロセッサによって受け取られたパケットのドロップアルゴリズムは、すべて、
ソフトウェアで実装される。
【００８２】 しかし、ＰＭＵが着信パケットをドロップする可能性がある、いくつかの情況
が存在する。（ａ）パケットがＬＰＭにおさまらず、パケットのオーバーフロー
がディスエーブルされている、（ｂ）パケットに関する受け取られたバイトの総
数が、ＡＳＩＣ固有ヘッダの最初の２バイトでＡＳＩＣによって指定されたバイ
ト数と同一でない、または（ｃ）外部装置とＳＩＵのネットワーク入力インター
フェースブロックの間で送信エラーが発生した場合がある。ＰＭＭＵブロックは
、そのようなエラーについて通知される。
【００８３】 上のケース（ａ）、（ｂ）、および（ｃ）のそれぞれについて、ＳＰＵへの割
込みが生成される。ソフトウェアは、ＡｕｔｏｍａｔｉｃＰａｃｋｅｔＤｒｏｐ
ＩｎｔＥｎａｂｌｅ、ＰａｃｋｅｔＥｒｒｏｒＩｎｔＥｎａｂｌｅオンザフライ
構成フラグを使用して、これらの割込みの生成をディスエーブルすることができ
る。
【００８４】 仮想ページ ＰＭＭＵ２０９の重要な処理が、メモリ断片化をできる限り少なくして、パケ
ットをＬＰＭ２１９に連続的に保管する効率的な方法を提供することである。好
ましい実施形態のアーキテクチャでは、ＳＰＵ１０５に、ＬＰＭ２１９の同一の
領域内で類似するサイズのパケットをできる限りグループ化する機能が与えられ
る。これによって、総合的なメモリ断片化が減る。
【００８５】 低断片化特徴を実装するために、ＬＰＭ２１９が、それぞれ６４ＫＢの４つの
ブロックに論理的に分割される。各ブロックは、２５６バイトの固定されたアト
ミックページに分割される。しかし、すべてのブロックが、２のべきの増分での
２５６バイトから６４ＫＢまで範囲の仮想ページを有する。ソフトウェアは、Ｖ
ｉｒｔｕａｌＰａｇｅＥｎａｂｌｅと称するオンザフライ構成レジスタを使用し
て、４つのブロックのそれぞれについて仮想ページの異なるサイズをイネーブル
／ディスエーブルすることができる。これによって、いくつかのブロックを、あ
るサイズまでのパケットを保管するように構成することができるようになる。
【００８６】 ＰＭＵの編成および特徴は、サイズｓのパケットが、ｓ未満の最大仮想ページ
サイズを有するブロックに絶対に保管されないことを保証する。しかし、ｒの最
小仮想ページサイズを有するブロックは、ｒより小さいサイズのパケットを受け
入れる。これは、通常は、たとえば、１つまたは複数の他のブロックがより小さ
いパケットを保管するように構成されているが、満杯である場合に、そうなる。
【００８７】 ソフトウェアは、ＬＰＭの４つのブロックのどれであっても所有権を得ること
ができ、これは、対応する６４ＫＢのメモリが、ソフトウェア管理になることを
意味する。このために、ブロックごとに構成フラグ（ＳｏｆｔｗａｒｅＯｗｎｅ
ｄ）が存在する。ＰＭＭＵブロックは、関連するＳｏｆｔｗａｒｅＯｗｎｅｄフ
ラグがアサートされているＬＰＭのブロックには、ネットワーク入力インターフ
ェースからの着信パケットを保管しない。同様に、ＰＭＭＵは、Ｓｏｆｔｗａｒ
ｅＯｗｎｅｄフラグがアサートされているブロックのメモリについて、ＧｅｔＳ
ｐａｃｅ動作（他所で説明する）を満足しない。しかし、ＰＭＭＵは、ソフトウ
ェア所有ブロックにソフトウェアによって保管されたパケットを、どれでもダウ
ンロードすることができる。
【００８８】 ＰＭＭＵ論理は、着信パケットがＬＰＭのブロックのどれかにおさまるかどう
かを判定する。パケットがおさまる場合に、ＰＭＭＵは、４つのブロックのどれ
におさまるかを判定し（パケットが複数のブロックにおさまる可能性があるので
）、選択されたブロック内でパケットが使用する最初および最後のアトミックペ
ージを判定する。アトミックページが、着信パケットのために割り振られる。ア
トミックページに保管されるパケットデータが、ネットワーク出力インターフェ
ースを介してＸＣａｌｉｂｅｒプロセッサから安全に送出された時に、ＬＰＭ内
の対応するスペースを割振り解除する（すなわち、他の着信パケットに使用可能
にする）ことができる。
【００８９】 ＥＰＭは、ＬＰＮと同様に、２５６バイトのアトミックページに論理的に分割
される。しかし、ＰＭＭＵは、これらのページの割振り状況を維持しない。これ
らのページの割振り状況は、ソフトウェアによって管理される。どのパケットを
保存するかに無関係に、ＰＭＭＵは、パケットの最初のデータが保管される位置
の、パケットメモリ内のオフセット（アトミックページ単位）を生成する。この
オフセットを、今後、ｐａｃｋｅｔＰａｇｅと呼ぶ。パケットメモリの最大サイ
ズは１６ＭＢなので、ｐａｃｋｅｔＰａｇｅは１６ビット値である。
【００９０】 ＰＭＭＵが、パケットをＬＰＭ内に安全に保管するか、パケットの最後のバイ
トがＥＰＭに安全に保管されたことの肯定応答をＳＩＵ１０７から受け取るや否
や、そのパケットのために作成されたｐａｃｋｅｔＰａｇｅが、ＱＳに送られる
。ＱＳの動作は、下の権能を付与する詳細で説明する。
【００９１】 ｐａｃｋｅｔＰａｇｅオフセットの生成 ＰＭＭＵは、ＩＢの先頭のパケットデータに関連する装置識別子（ｄｅｖｉｃ
ｅＩｄ）を常に監視する。ｄｅｖｉｃｅＩｄが現在アクティブでない（すなわち
、そのｄｅｖｉｃｅＩｄによって送信された前のパケットが完全に受信済みであ
る）場合に、これは、ＩＢの先頭に新しいパケットの最初のデータが含まれるこ
とを示す。この場合には、最初の２バイト（１６バイトチャンクのバイト０およ
びバイト１）によって、バイト単位のパケットのサイズが指定される。新しい着
信パケットのサイズの情報を用いて、ＰＭＭＵは、そのパケットがＬＰＭ２１９
におさまるかどうかを判定し、そうである場合には、それが４つのブロックのど
れに保管されるかと、そのブロック内の開始アトミックページおよび終了アトミ
ックページを判定する。
【００９２】 パケットがＬＰＭ２１９におさまるかどうかを判定し、その場合にどのアトミ
ックページが必要であるかを判定する、ＰＭＭＵの現在の実施形態での必要なス
ループットは、２サイクルごとに１パケットである。１つの可能な２サイクル実
装は、次のようになる：（ａ）判定が１サイクルで行われ、１時に１つの判定だ
けが行われ、（ｂ）判定の次のサイクルに、パケットを保管するのに必要なアト
ミックページが、割り振られ、仮想ページの新しい状態（割振り済み／割振り解
除）を計算する。このサイクルでは、判定は許容されない。
【００９３】 図４ａは、ローカルパケットメモリに関する、並列の判定および割振りを示す
図である。判定論理は、図示のように、４つの６４ＫＢブロックのすべてについ
て並列に実行される。
【００９４】 図４ｂに、４つの６４ＫＢブロックのそれぞれについて維持される必要がある
状態を示す。この状態は、ＡｌｌｏｃａｔｉｏｎＭａｔｒｉｘと呼ばれ、１つま
たは複数のアトミックページが割り振られるか割振り解除されるたびに再計算さ
れ、判定論理の入力である。ＦｉｔｓＶｅｃｔｏｒおよびＩｎｄｅｘＶｅｃｔｏ
ｒに、ＡｌｌｏｃａｔｉｏｎＭａｔｒｉｘから計算される情報が含まれる。
【００９５】 ＡｌｌｏｃａｔｉｏｎＭａｔｒｉｘ［ＶＰＳｉｚｅ］［ＶＰＩｎｄｅｘ］は、
バイト単位のサイズＶＰＳｉｚｅの仮想ページ番号ＶＰＩｎｄｅｘが既に割り振
られているか否かを示す。ＦｉｔｓＶｅｃｔｏｒ［ＶＰＳｉｚｅ］は、ブロック
が、少なくとも１つの割り振られていないサイズＶＰＳｉｚｅの仮想ページを有
するかどうかを示す。ＦｉｔｓＶｅｃｔｏｒ［ＶＰＳｉｚｅ］がアサートされて
いる場合には、ＩｎｄｅｘＶｅｃｔｏｒ［ＶＰＳｉｚｅ］ベクトルに、サイズＶ
ＰＳｉｚｅの割り振られていない仮想ページのインデックスが含まれる。
【００９６】 ＳＰＵは、どの仮想ページサイズがイネーブルされているかをブロックのそれ
ぞれについてプログラムする。ＥｎａｂｌｅＶｅｃｔｏｒ［ＶＰＳｉｚｅ］にこ
の情報が含まれる。この構成は、ＶｉｒｔｕａｌＰａｇｅＥｎａｂｌｅオンザフ
ライ構成レジスタを使用して実行される。対応するＳｏｆｔｗａｒｅＯｗｎｅｄ
フラグがアサートされている場合に、ＡｌｌｏｃａｔｉｏｎＭａｔｒｉｘ［］［
］、ＦｉｔｓＶｅｃｔｏｒ［］、ＩｎｄｅｘＶｅｃｔｏｒ［］、およびＥｎａｂ
ｌｅＶｅｃｔｏｒ［］が、ドントケアであることに留意されたい。
【００９７】 この例では、判定論理のアルゴリズム（サイズｓバイトのパケットに関する）
が、次のようになる。
【００９８】 １）Ｆｉｔｓ論理：ブロックのそれぞれについて、パケットがおさまるか否か
を検査する。おさまる場合に、仮想ページサイズと、そのサイズの最初の仮想ペ
ージの番号を記憶する。
【数１】
【００９９】 ２）ブロック選択：パケットをおさめることができる最小の仮想ページ（イネ
ーブルされていてもいなくても）を有するブロックが候補である。最小のイネー
ブルされた仮想ページを有するブロックを選択する。
【数２】
【０１００】 パケットがＬＰＭにおさまる場合に、作成されるｐａｃｋｅｔＰａｇｅは、パ
ケットの最初のデータが保管されるＬＰＭ内のアトミックページの番号（ＬＰＭ
内には１Ｋ個までの異なるアトミックページがある）になる。パケットがおさま
らない場合には、ｐａｃｋｅｔＰａｇｅは、構成レジスタＯｖｅｒｆｌｏｗＡｄ
ｄｒｅｓｓの内容を右に８ビットシフトしたものになる。パケットオーバーフロ
ー機構を、副題「パケットオーバーフロー」の下で、本明細書の他所で説明する
。
【０１０１】 パケットをどこに保管するかの判定の次のサイクルに、選択されたブロックに
ついて、ＡｌｌｏｃａｔｉｏｎＭａｔｒｉｘ、ＦｉｔｓＶｅｃｔｏｒ、およびＩ
ｎｄｅｘＶｅｃｔｏｒの新しい値を再計算しなければならない。ＦｉｔｓＶｅｃ
ｔｏｒ［ＶＰＳｉｚｅ］がアサートされる場合には、ＩｎｄｅｘＶｅｃｔｏｒ［
ＶＰＳｉｚｅ］が、対応する仮想ページサイズについて可能な最大の割り振られ
ていない仮想ページのインデックスである。ＦｉｔｓＶｅｃｔｏｒ［ＶＰＳｉｚ
ｅ］がデアサートされる場合には、ＩｎｄｅｘＶｅｃｔｏｒ［ＶＰＳｉｚｅ］は
未定義である。
【０１０２】 パケットを保管するのに必要なアトミックページの数を計算し（ＮｕｍＡＰｓ
）、対応するアトミックページを割り振る。選択されたブロック（Ｂ）に関する
アトミックページの割振りは、下記のように行われる。
【０１０３】 １．ｊが最初のアトミックページ、ｋが最後のアトミックページ（ｋ−ｊ＋１
＝ＮｕｍＡＰｓ）であるものとして、ＡｌｌｏｃａｔｉｏｎＭａｔｒｉｘ［ＡＰ
ｓｉｚｅ］［ｊ．．ｋ］内のアトミックページの割振り状況に、割振り済みをセ
ットする。
【０１０４】 ２．ＡｌｌｏｃａｔｉｏｎＭａｔｒｉｘ［ｒ］［ｓ］の仮想ページの割振り状
況を、図４ｂのメッシュ構造に従って更新する。（２ｋ＋１バイト仮想ページを
構成する２つの２ｋバイト仮想ページのいずれかが割り振られる場合に、２ｋ＋ １ バイト仮想ページが割り振られる）。
【０１０５】 ｐａｃｋｅｔＰａｇｅが生成された時に、そのｐａｃｋｅｔＰａｇｅが、エン
キューのためにＱＳに送られる。ＱＳは、満杯の場合（非常にまれ）に、ＰＭＭ
Ｕによって供給されるｐａｃｋｅｔＰａｇｅを受け入れることができない。この
場合には、ＰＭＭＵは、次の新しいパケットのために新しいｐａｃｋｅｔＰａｇ
ｅを生成することができなくなる。これがＩＢに圧力をかけ、ＩＢは、ＱＳが複
数サイクルにわたって満杯のままである場合に満杯になる可能性がある。
【０１０６】 ＰＭＭＵブロックは、ＱＳがｐａｃｋｅｔＰａｇｅを保管しなければならない
キュー番号も送る。ＰＭＭＵがこのキュー番号を生成する方法は、下で特にＱＳ
に割り当てられた節で説明する。
【０１０７】 ページ割振りの例 図５ａおよび５ｂに、アトミックページを割り振る方法の例を示す。簡単にす
るために、この例では、それぞれ２ＫＢの２つのブロック（０および１）があり
、アトミックページサイズが２５６バイトであり、両方のブロックがＳｏｆｔｗ
ａｒｅＯｗｎｅｄフラグをデアサートされていると仮定する。単一および二重の
斜線区域は、割り振られた仮想ページを表す（単一の斜線のページは、現在のサ
イクルで割り振られるページに対応する）。この例では、２５６バイト、５１２
バイト、１Ｋバイト、および５１２バイトのパケットサイズのシーケンスについ
て、ページがどのように割り振られるかを示す。このシーケンスの後に、たとえ
ば２Ｋバイトパケットが、この例のＬＰＭにおさまらないことに留意されたい。
【０１０８】 ＦｉｔｓＶｅｃｔｏｒ［ＶＰＳｉｚｅ］がアサートされる時には、必ず、Ｉｎ
ｄｅｘＶｅｃｔｏｒ［ＶＰＳｉｚｅ］に、仮想ページサイズＶＰＳｉｚｅの最大
の割り振られていない仮想ページインデックスが含まれる。最大のインデックス
を選択する理由は、メモリスペースがよりよく利用されるからである。これを、
図６ａおよび６ｂに示すが、この図では、２つの２５６バイトパケットが、１ブ
ロックに保管されている。シナリオＡでは、２５６バイト仮想ページが、ランダ
ムに選択されるが、シナリオＢでは、最大のインデックスが必ず選択される。図
からわかるように、シナリオＡのブロックでは、２つの５１２バイト仮想ページ
だけが許容されるが、シナリオＢのブロックでは、３つが許容される。しかし、
両方が、同数の２５６バイトパケットを許容するが、これは、このサイズが最小
の割振り単位であるからである。常に最小の仮想ページインデックス番号を選択
することによって、同一の効果が得られることに留意されたい。
【０１０９】 パケットオーバーフロー パケットをＬＰＭに保管できない理由は、次の２つだけである。（ａ）パケッ
トのサイズが、４つのすべてのブロックにまたがってイネーブルされた最大の仮
想ページより大きい、または（ｂ）パケットのサイズが、イネーブルされた最大
仮想ページ以下であるが、ＬＰＭ内で余地を見つけることができない。
【０１１０】 パケットがＬＰＭにおさまらない時には、ＰＭＭＵが、ＳＩＵを介してＥＰＭ
にパケットをオーバーフローさせる。それを行うために、ＰＭＭＵは、パケット
が保管される初期アドレスをＳＩＵに供給する（パケットメモリ内の１６バイト
オフセット）。この２０ビットアドレスは、次のようにして得られる。（ａ）１
６ＭＳＢビットは、ＯｖｅｒｆｌｏｗＡｄｄｒｅｓｓ構成レジスタの１６ＭＳＢ
ビットに対応する（すなわち、パケットメモリ内のアトミックページ番号）。（
ｂ）４ＬＳＢビットは、ＨｅａｄｅｒＧｒｏｗｔｈＯｆｆｓｅｔ構成レジスタに
対応する。このオーバーフローされるパケットのｐａｃｋｅｔＰａｇｅ値（ＱＳ
に送られる）は、ＯｖｅｒｆｌｏｗＡｄｄｒｅｓｓ構成レジスタの１６ＭＳＢビ
ットである。
【０１１１】 オンザフライ構成フラグＯｖｅｒｆｌｏｗＥｎａｂｌｅがアサートされている
場合に、ＰＭＭＵは、ＯｖｅｒｆｌｏｗＳｔａｒｔｅｄＩｎｔ割込みを生成する
。ＯｖｅｒｆｌｏｗＳｔａｒｔｅｄＩｎｔ割込みが生成される時に、オーバーフ
ローされるパケットのバイト単位のサイズが、ＰＭＭＵによって、ＳＰＵ読取専
用構成レジスタＳｉｚｅＯｆＯｖｅｒｆｌｏｗｅｄＰａｃｋｅｔに書き込まれる
。この時点で、ＰＭＭＵは、新しいパケットのオーバーフローを防ぐ内部ロック
フラグをセットする。このロックフラグは、ソフトウェアがオンザフライ構成レ
ジスタＯｖｅｒｆｌｏｗＡｄｄｒｅｓｓに書き込む時にリセットされる。パケッ
トのオーバーフローが必要であるが、ロックフラグがセットされている場合には
、そのパケットがドロップされる。
【０１１２】 この機構を用いて、オーバーフローされるパケットごとに１つの割込みだけが
生成され、サービスされることが保証される。これによって、オーバーフローさ
れる次のパケットが保管される開始アドレスが、ＳｉｚｅＯｆＯｖｅｒｆｌｏｗ
ｅｄＰａｃｋｅｔレジスタを介して割り込みサービスルーチンに可視になる場所
をソフトウェアが決定するためのプラットフォームも作られる。言い換えると、
ソフトウェアがＥＰＭを管理する。
【０１１３】 ソフトウェアが、２つのＯｖｅｒｆｌｏｗＳｔａｒｔｅｄＩｎｔ割込みの間に
ＯｖｅｒｆｌｏｗＡｄｄｒｅｓｓを複数回書き込む場合には、その結果は未定義
である。さらに、ソフトウェアが、ＯｖｅｒｆｌｏｗＡｄｄｒｅｓｓの１６ＭＳ
Ｂビットに０から１０２３をセットする場合に、パケットメモリ内の最初の１Ｋ
アトミックページがＬＰＭに対応するので、その結果も未定義である。
【０１１４】 パケットメモリからのパケットのダウンロード 結局、ＳＰＵは、パケットの処理を完了し、その事実をＱＳに知らせる。この
時点で、パケットを、ＬＰＭまたはＥＰＭのいずれかのメモリからダウンロード
し、ＯＢを介して、接続された装置の１つに送信することができる。図７は、パ
ケットのダウンロードに使用されるＸＣａｌｉｂｅｒ ＤＭＳプロセッサのブロ
ックの最上位の概略であり、図７の要素は、図２と同一の符号を付されている。
ダウンロード処理は、以下の説明の助けを得て図７で追跡することができる。
【０１１５】 ＱＳ２１１が、パケットの処理が完了したことを知らされた時に、ＱＳは、こ
のパケットを完了としてマークし、数サイクル後（パケットの優先順位に依存す
る）に、ＱＳが、パケットに関する下記の情報をＰＭＭＵ２０９に供給する（Ｐ
ＭＭＵがそれを要求する限り）。 （ａ）ｐａｃｋｅｔＰａｇｅ （ｂ）優先順位（それが抽出された元のクラスタ番号） （ｃ）末尾増大／縮小情報（本明細書で後で説明する） （ｄ）アウトバウンド装置識別子ビット （ｅ）ＣＲＣタイプフィールド（本明細書で後で説明する） （ｆ）ＫｅｅｐＳｐａｃｅビット
【０１１６】 ＰＭＭＵブロック２０９に送られる装置識別子は、パケットが送信される外部
装置を指定する１ビット値である。このアウトバウンド装置識別子は、ソフトウ
ェアによって、２ビット値としてＱＳ２１１に供給される。
【０１１７】 パケットがＬＰＭ２１９に保管された場合には、ＰＭＭＵ２０９が、ＬＰＭ２
１９への（１６ビットライン）読取アドレスおよび読取ストローブのすべてを生
成する。読取アドレスが計算され、ＬＰＭ２１９から読み取られるラインをバッ
ファリングするのに十分な余地がＯＢ２１７にあると、すぐに、読取ストローブ
が生成される。ＯＢ内のバッファｄが、装置識別子ｄに関連付けられる。このバ
ッファは、２つの理由すなわち、（ａ）外部装置ｄが、一時的にＸＣａｌｉｂｅ
ｒからのデータを受け入れないか、（ｂ）ＯＢからの読取データの速度が、それ
に書き込まれるデータの速度より低いのいずれかである場合に、満杯になる可能
性がある。
【０１１８】 アトミックページ内のパケットデータが、すべてダウンロードされ、ＯＢに送
られると、すぐに、そのアトミックページを割振り解除することができる。１つ
または複数のアトミックページの割振り解除は、上で説明したものと同一の手順
に従う。しかし、ＬＰＭビットがデアサートされている場合には、アトミックペ
ージの割振り解除は行われない。パケットがＥＰＭ７０１にある場合には、Ｋｅ
ｅｐＳｐａｃｅビットがドントケアになる。
【０１１９】 パケットがＥＰＭ７０１に保管された場合には、ＰＭＭＵ２０９は、パケット
の最初のバイトがあるＥＰＭ内のアドレスをＳＩＵ１０７に供給する。ＳＩＵは
、ＥＰＭからのパケットのダウンロードを実行する。ＳＩＵは、ＯＢ２１７内の
対応するバッファ内のバッファスペースも監視して、ＥＰＭ７０１から読み取ら
れる１６バイトチャンクを書き込む余地があるかどうかを判定する。パケットが
完全にダウンロードされた時に、ＳＩＵは、その事実についてＰＭＭＵに知らせ
、その結果、ＰＭＭＵが、同一の装置識別子を有する次のパケットをダウンロー
ドできるようにする。
【０１２０】 ２つのパケット（装置ごとに１つ）が、同時に送信されている時に、最高優先
順位のパケットからのデータが、まずメモリから読み出される。このプリエンプ
ションは、１６バイト境界で、またはパケットがその伝送を終了した時に、発生
する可能性がある。両方のパケットが同一の優先順位（ＱＳによって供給される
）を有する場合には、ラウンドロビン法を使用して、データを次にダウンロード
されるパケットを選択する。この選択論理では、ＯＢ内の２つのバッファがどれ
ほど満杯であるかも考慮に入れる。たとえばバッファｄが満杯である場合に、装
置識別子ｄを有するパケットは、データの次の１６バイトチャンクのダウンロー
ドのためにＰＭＭＵ内で選択されなくなる。
【０１２１】 パケットが、パケットメモリ（ローカルまたは外部）からのダウンロードを開
始される時に、ＰＭＭＵは、パケットの最初の有効なバイトがどこに存在するか
を知っている。しかし、パケットのサイズは、パケットデータの最初のライン（
または、いくつかの場合に最初の２ライン）がパケットメモリから読み取られる
まで未知である。というのは、パケットのサイズが、パケットデータの最初の２
バイトに含まれるからである。したがって、パケットのダウンロードの処理では
、まず、パケットのサイズを判定するのに必要なラインアドレスを生成し、その
後、必要な場合に、アクセスの残りを生成する。
【０１２２】 この論理では、パケットのサイズを指定する最初の２バイトが、データの１６
バイトライン内のどの位置にも存在する可能性があることを考慮に入れる。特定
のケースが、最初の２バイトが２つの連続するラインにまたがる時である（これ
は、最初のバイトがラインの第１６バイトであり、第２バイトが次のラインの第
１バイトである時に発生する。
【０１２３】 ＰＭＭＵが、パケットのダウンロードを終了する（パケットのすべてのデータ
がパケットメモリから読み取られ、ＯＢに送られた）とすぐに、ＰＭＭＵが、こ
のイベントについてＱＳに通知する。ＱＳは、対応するパケットをそのキューイ
ングシステムから無効化する。
【０１２４】 パケットのダウンロードが開始される時に、パケットを先取りすることができ
ない、すなわち、パケットが、その送信を終了する。同一のアウトバウンド装置
識別子を有する、ダウンロードの準備ができた他のパケットは、前のパケットが
送信されつつある間は、前のパケットが完全に送信されるまで送信することがで
きない。
【０１２５】 パケットの増大／縮小 パケットの処理の結果として、ネットワークパケットのサイズが、増大、縮小
、または同一サイズにとどまる可能性がある。サイズが変化する場合には、ＳＰ
Ｕが、パケットの同一の最初の２バイトにパケットの新しいサイズを書き込まな
ければならない。パケットの増大および縮小の現象を、図８に示す。
【０１２６】 パケットのヘッダと末尾の両方が、増大または縮小することができる。パケッ
トが増大する時に、追加されるデータによって、ヘッダ増大を経験するパケット
の直前に保管されていた可能性がある別のパケットまたは末尾増大の場合には真
後に保管された別のパケットのデータが上書きされる可能性がある。この問題を
避けるために、パケットがパケットメモリに保管される時に、すべてのパケット
の前後に空のスペースが割り振られるようにＰＭＵを構成することができる。こ
れらの空のスペースは、それぞれＨｅａｄｅｒＧｒｏｗｔｈＯｆｆｓｅｔおよび
ＴａｉｌＧｒｏｗｔｈＯｆｆｓｅｔというブート時構成レジスタを用いて指定さ
れ、これらのレジスタの粒度は、１６バイトである。最大のＨｅａｄｅｒＧｒｏ
ｗｔｈＯｆｆｓｅｔは２４０バイト（１５個の１６バイトチャンク）であり、最
大のＴａｉｌＧｒｏｗｔｈＯｆｆｓｅｔは、１００８バイト（６３個の１６バイ
トチャンク）である。どちらの場合でも、最小値は０バイトである。これらの増
大オフセットが、すべての着信パケットに適用される、すなわち、異なる増大オ
フセットを異なるパケットに適用する機構がないことに留意されたい。
【０１２７】 ＰＭＭＵは、ＬＰＭ内のスペースを検索する時に、Ｓｉｚｅ（ｐａｃｋｅｔ）
＋（（ＨｅａｄｅｒＧｒｏｗｔｈＯｆｆｓｅｔ＋ＴａｉｌＧｒｏｗｔｈＯｆｆｓ
ｅｔ）＜＜４）の連続したスペースを探す。したがって、パケットの最初のバイ
ト（ＡＳＩＣ固有ヘッダの最初のバイト）は、実際には、パケットメモリ内のオ
フセット（（ｐａｃｋｅｔＰａｇｅ＜＜８）＋（ＨｅａｄｅｒＧｒｏｗｔｈＯｆ
ｆｓｅｔ＜＜４））から始まる。
【０１２８】 ソフトウェアは、デフォルトオフセットがいくつであるかを知っており、した
がって、パケットが先頭と末尾の両方でどれだけ安全に増大できるかを知ってい
る。パケットが最大オフセットを超えて増大する必要がある場合には、ソフトウ
ェアは、パケットメモリ内の新しい位置にパケットを明示的に移動しなければな
らない。これを行うステップは、次の通りである。
【０１２９】 １）ソフトウェアが、ＰＭＵに、新しいサイズの連続したスペースのチャンク
を要求する。ＰＭＵは、この新しいスペースを識別する（ポイントする）新しい
ｐａｃｋｅｔＰａｇｅを返す。
【０１３０】 ２）ソフトウェアが、データを新しいメモリスペースに書き込む。
【０１３１】 ３）ソフトウェアが、新しいｐａｃｋｅｔＰａｇｅを用いて古いｐａｃｋｅｔ
Ｐａｇｅの名前を変更する。
【０１３２】 ４）ソフトウェアが、ＰＭＵに、古いｐａｃｋｅｔＰａｇｅに関連付けられた
スペースを割振り解除するように要求する。
【０１３３】 ヘッダ増大または縮小の場合に、パケットデータは、もはや（（ｐａｃｋｅｔ
Ｐａｇｅ＜＜８）＋（ＨｅａｄｅｒＧｒｏｗｔｈＯｆｆｓｅｔ＜＜４））から始
まらない。新しい開始位置は、パケットの処理が完了した時にＳＰＵによって実
行される特殊な命令を用いてＰＭＵに供給される。この情報が、ＱＳブロックに
よってＰＭＭＵに供給される。
【０１３４】 タイムスタンプ ＰＭＵ（次の節で詳細に説明する）のＱＳブロックは、ＸＣａｌｉｂｅｒプロ
セッサ内で処理中のパケットのｐａｃｋｅｔＰａｇｅ識別子をＦＩＦＯ様キュー
に保存することによって、着信パケットの順序を保証する。しかし、ソフトウェ
アは、ＱＳから明示的に識別子を抽出し、それらをキューのいずれかの末尾に挿
入することによって、この順序付けを破ることができる。
【０１３５】 ソフトウェアがパケットの相対順序を保証するのを助けるために、ＰＭＭＵブ
ロックに到着するすべてのパケットにタイムスタンプを付けるように、オンザフ
ライ構成フラグＴｉｍｅＳｔａｍｐＥｎａｂｌｅｄを使用してＰＭＵを構成する
ことができる。タイムスタンプは、８バイト値であり、コアクロックサイクルご
とに増分される６４ビットカウンタから得られる。
【０１３６】 タイムスタンプ機能がオンである時には、ＰＭＭＵが、各パケットの前に８バ
イトタイムスタンプ値を付加し、タイムスタンプは、パケットがネットワーク出
力インターフェースに送られる時にはぎとられる。タイムスタンプ値は、必ず、
パケットメモリの第（ｋ−１）１６バイトチャンクの８ＭＳＢバイトを占め、こ
こで、ｋは、パケットのデータが開始される１６バイトラインオフセットである
（ｋ＞０）。ＨｅａｄｅｒＧｒｏｗｔｈＯｆｆｓｅｔが０の場合には、タイムス
タンプ値は、ＴｉｍｅＳｔａｍｐＥｎａｂｌｅｄがアサートされている場合であ
っても、付加されない。
【０１３７】 完全な６４ビットタイムカウンタ値は、読取専用構成レジスタ（ＴｉｍｅＣｏ
ｕｎｔｅｒ）を介してソフトウェアに供給される。
【０１３８】 ＰＭＭＵでのソフトウェア動作 ソフトウェアは、ＰＭＭＵにアクセスして、連続するスペースのチャンクを要
求するか解放する。具体的に言うと、ソフトウェアがＰＭＭＭＵに対して実行で
きる２つの動作がある。まず、ソフトウェアは、動作ＧｅｔＳｐａｃｅ（ｓｉｚ
ｅ）を介して、ＬＰＭ内でｓｉｚｅバイトの連続したスペースを見つけることを
試みることができる。ＰＭＵは、見つかった連続するスペースが始まるアトミッ
クページ番号（すなわちｐａｃｋｅｔＰａｇｅ）と、成功ビットを用いて応答す
る。ＰＭＵが、スペースを見つけることができた場合には、成功ビットに「１」
がセットされ、そうでない場合には「０」がセットされる。ＳｏｆｔｗａｒｅＯ
ｗｎｅｄ構成ビットがアサートされているメモリのブロックについては、Ｇｅｔ
Ｓｐａｃｅは満足されない。したがって、ソフトウェアは、ソフトウェア所有の
ＬＰＭブロックのメモリスペースを明示的に管理する。
【０１３９】 ＰＭＭＵは、要求されたスペースに必要なアトミックページを割り振る。着信
パケットのアトミックページの割振りに使用されるビットの組ＥｎａｂｌｅＶｅ
ｃｔｏｒは、ＧｅｔＳｐａｃｅ動作ではドントケアである。言い換えると、ｓｉ
ｚｅバイトを含むのに十分な連続する割り振られていないアトミックページが、
特定のブロックに存在する限り、ＧｅｔＳｐａｃｅ（ｓｉｚｅ）動作は、そのブ
ロック内のすべての仮想ページがディスエーブルされている場合であっても成功
する。
【０１４０】 さらに、ソフトウェア所有でないブロックの中で、ＧｅｔＳｐａｃｅ動作は、
まずその仮想ページのすべてをディスエーブルされているブロックを使用してサ
ービスされる。そのようなブロックが複数存在する場合には、最も小さいブロッ
ク番号が選択される。ｓｉｚｅが０である場合には、ＧｅｔＳｐａｃｅ（ｓｉｚ
ｅ）は「０」を返す。
【０１４１】 ソフトウェアがＰＭＭＵに対して実行できる第２の動作が、ＦｒｅｅＳｐａｃ
ｅ（ｐａｃｋｅｔＰａｇｅ）である。この動作では、ＰＭＵが、前に割り振られ
たアトミックページ（ｐａｃｋｅｔＰａｇｅで始まる）を割振り解除する。この
スペースは、着信パケットの結果としてＰＭＭＵによって自動的に割り振られた
ものまたはＧｅｔＳｐａｃｅコマンドの結果としてのいずれかであった可能性が
ある。ＦｒｅｅＳｐａｃｅは、結果をソフトウェアに返さない。Ｓｏｆｔｗａｒ
ｅＯｗｎｅｄビットをアサートされたブロックに対するＦｒｅｅＳｐａｃｅ動作
は、無視される（何も行われず、結果がＳＰＵに返されない）。
【０１４２】 ローカルパケットメモリ 図２および７の２１９に示されたローカルパケットメモリ（ＬＰＭ）は、この
実施形態では、２５６ＫＢのサイズ、バイトイネーブルを伴う１６バイトライン
幅、２バンク（偶数／奇数）、バンクごとに１つの読取ポートと１つの書込ポー
トを有し、完全にパイプライン式であり、１サイクルの待ち時間を有する。
【０１４３】 パケット処理において、ＬＰＭは、ＰＭＭＵおよびＳＩＵの両方から読取要求
および書込要求を受け取る。ＬＰＭコントローラが、ＰＭＭＵからの要求が最高
の優先順位を有することを保証する。ＰＭＭＵは、別のパケットを書き込んでい
る間に、多くとも１つのパケットを読み取る。ＬＰＭコントローラは、ＰＭＭＵ
が、必ずＬＰＭへの専用ポートを有することを保証する。
【０１４４】 悪意のあるソフトウェアが、ＰＭＭＵによって書き込まれている／読み取られ
ているものと同一のデータを読み取る／書き込むことができる。したがって、同
一サイクル内の読取アクセスと書込アクセスが、異なる１６バイトラインアドレ
スに対して実行されるという保証はない。
【０１４５】 ＬＰＭへの要求は、この例では、１６バイトの単一アクセス（読取または書込
のいずれか）として定義される。ＳＩＵは、マスクドロードまたはマスクドスト
アに関する複数の要求を生成するが、これは、本発明人が知っている新しい命令
であり、少なくとも１つの別の特許申請書の主題である。したがって、マスクド
ロード／ストア動作は、最高優先順位のＰＭＭＵアクセスが同一のポートを必要
とする場合に、これらの複数の要求の途中でストールされる可能性がある。
【０１４６】 ＰＭＭＵが読み取るか書き込む時に、バイトイネーブル信号が、セットされて
いると仮定される（すなわち、ライン内の１６バイトのすべてが、読み取られる
か書き込まれる）。ＳＩＵが読取または書込を行う時には、バイトイネーブル信
号が、意味を持ち、ＳＩＵによって供給される。
【０１４７】 ＳＰＵが、ＬＰＭ内の単一のバイト／ワードを読み取る時に、ＳＩＵは、対応
する１６バイトラインを読み取り、所望のバイト／ワードの抽出および右寄せを
実行する。ＳＰＵが、単一のバイト／ワードを書き込む時には、ＳＩＵが、正し
い位置にそのバイト／ワードを有する１６バイトラインと有効バイト信号を生成
する。
【０１４８】 動作の間の優先順位付け ＰＭＭＵは、３つの異なるソース（ＩＢ、ＱＳ、およびソフトウェア）から、
動作を実行する要求を３つまで受け取ることができる。たとえば、連続するスペ
ースのチャンクに関する検索を実行する要求と、対応するアトミックページサイ
ズを割り振る要求と、生成されたｐａｃｋｅｔＰａｇｅを供給する要求が、ＩＢ
および／またはソフトウェアから来る場合がある。所与のｐａｃｋｅｔＰａｇｅ
に関連するアトミックページの割振り解除を実行する要求が、ＱＳおよび／また
はソフトウェアから来る場合もある。
【０１４９】 これらの動作の最初の動作が、２つを超えないサイクルを要することと、第２
の動作が、１つを超えないサイクルを要することが必要である。ＰＭＭＵは、１
時に１つの動作だけを実行する。ＰＭＭＵブロックは、最高から最低への順で、
ＩＢ、ＱＳ、およびソフトウェアからの要求に優先順位を与える。
【０１５０】 早期満杯ＰＭＭＵ検出 ＰＭＵは、外部装置とＸＣａｌｉｂｅｒプロセッサの間のフロー制御を助ける
機構を実施する。この機構の一部は、ＬＰＭが満杯になることの検出であり、こ
の場合には、ＳＰＵに対するＮｏＭｏｒｅＰａｇｅｓＯｆＸｓｉｚｅＩｎｔ割込
みが生成される。ＥＰＭは、ソフトウェア制御であり、したがって、その状態は
、ＰＭＭＵハードウェアによって維持されない。
【０１５１】 ソフトウェアは、仮想ページサイズｓを指定することによって、ＮｏＭｏｒｅ
ＰａｇｅｓＯｆＸｓｉｚｅＩｎｔ割込みをイネーブルすることができる。ＰＭＭ
Ｕは、そのサイズの使用可能な仮想ページが使用可能でない（すなわち、すべて
のブロックについてＦｉｔｓＶｅｃｔｏｒ［ｓ］がデアサートされている）こと
を検出した時に、必ずこの割込みを生成する。選択された仮想ページサイズが大
きいほど、割込みが早く生成される。仮想ページのサイズは、オンザフライ構成
レジスタＩｎｔＩｆＮｏＭｏｒｅＴｈａｎＸｓｉｚｅＰａｇｅｓ内の４ビット値
（０：２５６バイト、１：５１２バイト、…、８：６４ＫＢ）を用いて示される
。この値が８を超える時には、割込みは絶対に生成されない。
【０１５２】 最小仮想ページサイズが選択される（２５６バイト）場合には、ＬＰＭが完全
に満杯（すなわち、１バイトパケットであっても、これ以上パケットが受け入れ
られない）時に、ＮｏＭｏｒｅＰａｇｅｓＯｆＸｓｉｚｅＩｎｔ割込みが生成さ
れる。
【０１５３】 一般に、ＩｎｔＩｆＮｏＭｏｒｅＴｈａｎＸｓｉｚｅＰａｇｅｓがＸである場
合に、最も早く割込みが生成されるのは、ローカルパケットメモリが（１００／
２Ｘ）％満杯の時である。アトミックページが２５６バイトなので、ＬＰＭが、
３Ｋバイトのパケットデータで満杯になる可能性がある（パケットごとに３バイ
ト、各パケットが１アトミックページを使用）ことに留意されたい。
【０１５４】 パケットサイズ不一致 ＰＭＭＵは、何バイトがＬＰＭまたはＥＰＭにアップロードされているかを記
憶する。このサイズが、最初の２バイトで指定されたサイズと異なる場合には、
ＳＰＵに対するＰａｃｋｅｔＥｒｒｏｒＩｎｔ割込みが生成される。この場合に
、不一致のパケットサイズを有するパケットは、ドロップされる（既に割り振ら
れたアトミックページは、割振り解除され、ｐａｃｋｅｔＰａｇｅは作成されな
い）。この場合には、ＡｕｔｏｍａｔｉｃＤｒｏｐＩｎｔ割込みは生成されない
。実際のサイズが、最初の２バイトで指定されたサイズより大きい場合には、Ａ
ＳＣＩから受け取られつつある残りのパケットデータが、安全に破棄される。
【０１５５】 パケットサイズ不一致が、インバウンド装置識別子Ｄ（Ｄ＝０、１）で検出さ
れた時には、同一の装置識別子から受け取られるそれ以降のパケットが、ソフト
ウェアがＣｌｅａｒＥｒｒｏｒＤ構成レジスタに（なんらかの値を）書き込むま
で、ドロップされる。
【０１５６】 バスエラー回復 不完全なパケットデータが、外部バスエラーに起因して、ＰＭＵに到着するか
ＰＭＵから出てゆく可能性がある。具体的に言うと、ネットワーク入力インター
フェースが、送り込まれたデータの１６バイトチャンクがバスエラーを有するこ
とを通知する場合があり、また、ＳＩＵが、ＥＰＭからダウンロードされたデー
タの１６バイトチャンクがバスエラーを有することを通知する場合がある。どち
らの場合でも、ＰＭＭＵは、ＰａｃｋｅｔＥｒｒｏｒＩｎｔ割込みを生成して、
このイベントについてＳＰＵに通知する。他の情報は、ＳＰＵには供給されない
。
【０１５７】 エラーがＬＰＭ内で生成される場合には、このオンチップメモリ内でエラー検
出機構が実装されていないので、そのエラーが検出されないことに留意されたい
。バスエラーが発生する時には、必ず、影響されたパケットのデータが、それ以
上はＰＭＵによって受け取られなくなる。これは、どちらの場合でもＳＩＵによ
って行われる。第１の場合について、ＰＭＭＵは、エラーイベントの前に受け取
ったパケットデータのために使用された既に割り振られているアトミックページ
を割振り解除するだけでよい。
【０１５８】 バスエラーが、インバウンド装置識別子Ｄ（Ｄ＝０、１）で検出される時には
、同一の装置識別子から受け取られるそれ以降のパケットが、ソフトウェアがＣ
ｌｅａｒＥｒｒｏｒＤ（Ｄ＝０、１）構成レジスタに（なんらかの値を）書き込
むまでドロップされる。
【０１５９】 キューイングシステム（ＱＳ） ＸＣａｌｉｂｅｒプロセッサのＰＭＵ内のキューイングシステム（ＱＳ）は、
現在ＸＣａｌｉｂｅｒプロセッサ内で処理中のパケットのパケット識別子および
パケットの状態を保持する機能、デフォルトまたはソフトウェア供給の優先順位
によってパケットをソートされた状態に保つ機能、使用可能なコンテキストの１
つにプリロードされる必要がある（バックグラウンドで）パケットを選択する機
能、および外部装置への送出の準備ができた処理済みパケットを選択する機能を
有する。
【０１６０】 図９は、ＱＳと、ＰＭＵおよびＳＰＵ内の他のブロックとの間の高水準通信を
示すブロック図である。ＰＭＭＵが、ｐａｃｋｅｔＰａｇｅを作成する時に、そ
のｐａｃｋｅｔＰａｇｅが、キュー番号および装置識別子と共にＱＳに送られる
。ＱＳは、そのｐａｃｋｅｔＰａｇｅを対応するキューにエンキューし、そのパ
ケットに番号（ｐａｃｋｅｔＮｕｍｂｅｒ）を関連付ける。結局、パケットが、
選択され、ＲＴＵに供給され、ＲＴＵは、ｐａｃｋｅｔＰａｇｅ、ｐａｃｋｅｔ
Ｎｕｍｂｅｒおよびパケットヘッダの選択されたフィールドを、使用可能なコン
テキストにロードする。結局、ＳＰＵが、そのコンテキストを処理し、他の情報
の中でも、パケットの処理が完了するかパケットがドロップされた時を、ＰＭＵ
に通信する。この通信に関して、ＳＰＵは、パケット識別子としてｐａｃｋｅｔ
Ｎｕｍｂｅｒを供給する。ＱＳは、完了（最初のケースで）としてそのパケット
をマークし、パケットは、結局、パケットメモリからのダウンロードのために選
択される。
【０１６１】 同一のフロー（同一のソースおよび宛先）のパケットが、ＸＣａｌｉｂｅｒプ
ロセッサに到着したのと同一の順序で外部装置に送出される必要がある（ソフト
ウェアが明示的にこの順序付けを壊さない限り）ことが、この実施形態の要件で
ある（非常に望ましい）。ＳＰＵがパケットの処理を開始する時には、フローは
知られていない。フロー内のパケットの順序付けの記憶は、必要な処理の量に起
因して、また、応用分野によってはアクティブフローの数が非常に大きくなる可
能性があるので、コストの高いタスクである。したがって、フロー内の順序は、
通常は、アグリゲーテッドフローキューを使用することによって記憶される。ア
グリゲーテッドフローキューでは、異なるフローからのパケット識別子が、順序
付けのために同一のフローからのものとして扱われる。
【０１６２】 ＱＳは、アグリゲーテッドフローキューの維持というコストの高いタスクを、
ハードウェアでバックグラウンドで行うことによって、このタスクをオフロード
する。現在の実施形態では、３２個までのアグリゲーテッドフローキューを維持
することができ、これらのキューのそれぞれが、暗黙の優先順位を有する。ソフ
トウェアは、３２個までのキューのどれにでもｐａｃｋｅｔＰａｇｅをエンキュ
ーすることができ、あるキューから別のキューへｐａｃｋｅｔＰａｇｅ識別子を
移動することができる（たとえば、そのパケットの優先順位がソフトウェアによ
って発見された時に）。ソフトウェアは、必要な場合に、同一のフローに属する
パケットのすべてのｐａｃｋｅｔＰａｇｅ識別子を同一のキューにエンキューす
ることが期待される。そうでなければ、パケットが、同一のフロー内で順序はず
れで送出されるので、ネットワークの性能の低下が発生する可能性がある。ソフ
トウェアの介入なしで、ＱＳは、フローごとの到着の順序を保証する。
【０１６３】 汎用キュー ＱＳは、３２個までのＦＩＦＯ様キューの組を実装し、これらのキューは、３
２キューの場合に、０から３１までの番号が付けられる。各キューは、２５６個
までのエントリを有することができる。しかし、すべてのキューのすべてのエン
トリの合計が、２５６を超えることはできない。したがって、キューサイズは動
的である。キューエントリは、ｐａｃｋｅｔＰａｇｅ識別子と他の情報を合わせ
たものに対応する。したがって、２５６個までのパケットが、所与の時点でＸＣ
ａｌｉｂｅｒプロセッサ内で処理中であることを許容される。この最大値は、ソ
フトウェアには不可視である。
【０１６４】 ＱＳがｐａｃｋｅｔＰａｇｅをエンキューする時には、必ず、０から２５５ま
での番号（ｐａｃｋｅｔＮｕｍｂｅｒ）が、ｐａｃｋｅｔＰａｇｅに割り当てら
れる。この番号は、ｐａｃｋｅｔＰａｇｅの値と共にソフトウェアに供給される
。ソフトウェアは、ＱＳに対する動作を実行したい時に、ｐａｃｋｅｔＮｕｍｂ
ｅｒ識別子を供給する。この識別子は、ＱＳによって、ｐａｃｋｅｔＰａｇｅ（
および対応するパケットに関連する他の情報）をそのキューの中およびキューの
間で突き止めるのに使用される。
【０１６５】 ソフトウェアは、ＸＣａｌｉｂｅｒプロセッサ内のキューの最大の個数が３２
であることを知っている。キューは、使用されない限りディスエーブルされる。
すなわち、ソフトウェアは、何個のキューが必要であるかを前もって判断する必
要がない。キューは、少なくとも１つのパケットがそのキューに存在する時にイ
ネーブルされる。
【０１６６】 異なるキューからの複数のパケット識別子が、実行される特定の動作の候補に
なることができる。したがって、動作が最初に適用されるパケット識別子を選択
するための、優先順位付け機構が存在しなければならない。ソフトウェアは、「
オンザフライ」構成レジスタＰｒｉｏｒｉｔｙＣｌｕｓｔｅｒｓを使用して、キ
ューの間での相対優先順位を（オンザフライで）構成することができる。これは
、異なるキューをクラスタにグループ化する方法を指定する３ビット値である。
各クラスタは、優先順位を関連付けられる（クラスタ番号が高いほど、優先順位
が高い）。ＱＳを構成することができる現在の実施形態での６つの異なるモード
を、図１０に示す。
【０１６７】 図１０の最初の列は、「オンザフライ」構成レジスタＰｒｉｏｒｉｔｙＣｌｕ
ｓｔｅｒｓの値である。ソフトウェアは、この番号を制御し、それによってＱＳ
構成が定義される。たとえば、ＰｒｉｏｒｉｔｙＣｌｕｓｔｅｒｓ＝２の場合に
、ＱＳは、４つのクラスタに構成され、各クラスタに８つのキューがある。４つ
のクラスタの第１のクラスタが、キュー０から７を有し、第２のクラスタが、キ
ュー８から１５を有し、第３のクラスタが、１６から２３、４つのクラスタの最
後のクラスタが、キュー２４から３１を有する。
【０１６８】 クラスタ内のキューは、ラウンドロビン式に公平に扱われる。クラスタは、厳
密な優先順位式に扱われる。したがって、すべてのキューの枯渇がないことを保
証する唯一のモードが、３２個のキューの１つのクラスタを意味する、Ｐｒｉｏ
ｒｉｔｙＣｌｕｓｔｅｒｓが０である時である。
【０１６９】 ＱＳへのｐａｃｋｅｔＰａｇｅ／ｄｅｖｉｃｅＩｄの挿入 図１１は、この実施形態の、図２および７のＱＳ２１１の包括的なアーキテク
チャを示す図である。ｐａｃｋｅｔＰａｇｅおよびＤｅｖｉｃｅＩｄの情報の挿
入が、個々のキューに向かう矢印によって示されている（この例では３２個のキ
ュー）。この情報は、３つの可能なソースすなわち、ＰＭＭＵ、ＳＰＵ、および
ＱＳからの再挿入から挿入される可能性がある。複数のソースがＱＳへの挿入の
準備ができているｐａｃｋｅｔＰａｇｅを有する場合のための、機能要素１１０
１によって示される優先順位論理がある。この実施形態では、優先順位は、優先
順位の降順で、ＰＭＭＵ、ＱＳ、およびＳＰＵ（ソフトウェア）である。
【０１７０】 ＳＰＵ（ソフトウェア）からのパケットの挿入に関して、ソフトウェアは、そ
れ自体でパケットを作成することができる。それを行うために、ソフトウェアは
、まず、所与のサイズの空きスペースの連続したチャンク（ＳＰＵドキュメンテ
ーションを参照されたい）をＰＭＵに要求し、ＰＭＵが、スペースが見つかった
場合にｐａｃｋｅｔＰａｇｅを返す。ソフトウェアは、パケットが結局送出され
るようにするために、そのｐａｃｋｅｔＰａｇｅを明示的に挿入する必要がある
。ＱＳがこのｐａｃｋｅｔＰａｇｅを挿入する時に、作成されたｐａｃｋｅｔＮ
ｕｍｂｅｒがＳＰＵに返される。ソフトウェアは、コマンドユニットを介して挿
入を要求する（図２を参照されたい）。
【０１７１】 ＱＳからの挿入の場合には、キューの先頭にあるエントリを、別のキューの末
尾に移動することができる。この動作は、選択機能１１０３として図示されてい
る。
【０１７２】 ＰＭＵからの挿入の場合には、パケットがＸＣａｌｉｂｅｒプロセッサに到着
した時に、ＰＭＭＵが、パケットにｐａｃｋｅｔＰａｇｅを割り当て、対応する
パケットがパケットメモリに安全に保管されるや否や、ｐａｃｋｅｔＰａｇｅが
ＱＳに送られる。
【０１７３】 キュー内の例示的なエントリが、要素１１０５として図示されており、これは
、下記のフィールドを有する。Ｖａｌｉｄ（１）は、エントリを検証する。Ｐａ
ｃｋｅｔＰａｇｅ（１６）は、パケットによって使用されるメモリ内の最初のア
トミックページ番号である。ＮｅｘｔＱｕｅｕｅ（５）は、このエントリが現在
属するキュー番号と異なる場合があり、その場合には、この番号によって、エン
トリがキューの先頭に達した時にｐａｃｋｅｔＰａｇｅが次に挿入される必要が
あるキューを示す。Ｄｅｌｔａ（１０）には、パケットのヘッダが増大または縮
小のいずれかを受けたバイト数が含まれる。この値は、２の補数でコード化され
る。Ｃｏｍｐｌｅｔｅｄ（１）は、ソフトウェアが対応するパケットの処理を終
了したかどうかを示す単一ビットである。ＤｅｖｉｃｅＩｄ（２）は、パケット
に関連する装置識別子である。Ｃｏｍｐｌｅｔｅ動作がパケットに対して実行さ
れる（下で説明する）前には、ＤｅｖｉｃｅＩｄフィールドに、パケットを送り
込んだ外部装置の装置識別子が含まれる。Ｃｏｍｐｌｅｔｅ動作の後には、この
フィールドに、パケットが送られる装置の装置識別子が含まれる。Ａｃｔｉｖｅ
（１）は、関連するパケットが現在ＳＰＵによって処理中であるかどうかを示す
単一ビットである。ＣＲＣｔｙｐｅ（２）は、ＣＲＣをパケットについて計算す
る必要がある場合に、そのＣＲＣのタイプをネットワーク出力インターフェース
に示す。Ｃｏｍｐｌｅｔｅ動作がパケットに対して実行される前には、このフィ
ールドは０である。ＫｅｅｐＳｐａｃｅ（１）は、パケットがＬＰＭ内で占める
アトミックページを、ＰＭＭＵが割振り解除する（ＫｅｅｐＳｐａｃｅがデアサ
ートされている）か否か（ＫｅｅｐＳｐａｃｅがアサートされている）を指定す
る。パケットがＥＰＭに存在する場合には、このビットは、ＰＭＭＵによって無
視される。
【０１７４】 ＱＳは、ｐａｃｋｅｔＰａｇｅが挿入されるキューの番号を知る必要がある。
ソフトウェアがｐａｃｋｅｔＰａｇｅを挿入する時には、キュー番号が、ＸＳｔ
ｒｅａｍパケット命令によって明示的に供給され、このＸＳｔｒｅａｍパケット
命令は、ＳＰＵの機能であり、本明細書の他所で説明する。ｐａｃｋｅｔＰａｇ
ｅが、ＱＳ自体によって挿入される場合には、キュー番号は、ｐａｃｋｅｔＰａ
ｇｅが存在するエントリのＮｅｘｔＱｕｅｕｅフィールドの値である。
【０１７５】 ｐａｃｋｅｔＰａｇｅがＰＭＭＵによって挿入される時に、キュー番号は、ソ
フトウェアがＬｏｇ２ＩｎｐｕｔＱｕｅｕｅｓ構成レジスタを（ブート時に）ど
のように構成したかに依存する。Ｌｏｇ２ＩｎｐｕｔＱｕｅｕｅｓに０がセット
されている場合には、着信パケットのすべてのｐａｃｋｅｔＰａｇｅが、同一の
キューにエンキューされ、このキューは、オンザフライ構成レジスタＦｉｒｓｔ
ＩｎｐｕｔＱｕｅｕｅによって指定される。Ｌｏｇ２ＩｎｐｕｔＱｕｅｕｅｓに
ｋ（１≦ｋ≦５）がセットされている場合には、パケットの第３バイトのｋ個の
ＭＳＢビットによって、キュー番号が決定される。したがって、外部装置（また
はＳＩＵのネットワーク入力インターフェースブロック）は、ＰＭＵに送られる
パケットのそれぞれについて、２５６個までの優先順位を割り当てることができ
る。ＱＳは、この２５６個の優先順位を、２ｋにマッピングし、キュー番号Ｆｉ
ｒｓｔＩｎｐｕｔＱｕｅｕｅからＦｉｒｓｔＩｎｐｕｔＱｕｅｕｅ＋２ｋ−１ま
でを使用して、着信パケットのｐａｃｋｅｔＰａｇｅおよびｄｅｖｉｃｅＩｄ情
報を挿入する。
【０１７６】 外部装置が、同一フローのすべてのパケットについて、第３バイトの同一の５
ＭＳＢビットを送信することが期待される。そうでないと、パケットが同一のフ
ロー内で順序はずれで外部装置に送り返される可能性があるので、ネットワーク
の性能の低下が発生する可能性がある。ソフトウェアは、外部装置（またはＳＩ
Ｕ）が第３バイトでパケットの優先順位の情報を提供できるか否かを知っている
。
【０１７７】 ｐａｃｋｅｔＰａｇｅ ｐがキューｑに挿入される時に、使用されるエントリ
のＰａｃｋｅｔＰａｇｅフィールドにｐがセットされ、Ｖａｌｉｄフィールドに
「１」がセットされる。他のフィールドの値は、挿入のソースに依存する。ソー
スがソフトウェア（ＳＰＵ）である場合には、Ｃｏｍｐｌｅｔｅｄが「０」であ
り、ＮｅｘｔＱｕｅｕｅがＳＰＵによって供給され、ＤｅｖｉｃｅＩｄが「０」
であり、Ａｃｔｉｖｅが「１」であり、ＣＲＣｔｙｐｅが０であり、ＫｅｅｐＳ
ｐａｃｅが０であり、Ｐｒｏｂｅｄが０である。
【０１７８】 ソースがＱＳである場合には、残りのフィールドに、挿入されるｐａｃｋｅｔ
Ｐａｇｅが現在存在するエントリでそれらのフィールドが有する値が割り当てら
れる。ソースがＰＭＭＵである場合には、Ｃｏｍｐｌｅｔｅｄが「０」であり、
ＮｅｘｔＱｕｅｕｅがｑであり、ＤｅｖｉｃｅＩｄが、パケットをＸＣａｌｉｂ
ｅｒに送信した外部装置の装置識別子であり、Ａｃｔｉｖｅが「０」であり、Ｃ
ＲＣｔｙｐｅが０であり、ＫｅｅｐＳｐａｃｅが０であり、Ｐｒｏｂｅｄが０で
ある。
【０１７９】 監視論理 ＱＳは、すべてのキューのエントリを監視して、ある状態を検出するか、エン
トリを再エンキューする、ダウンロードのためにＰＭＭＵにｐａｃｋｅｔＰａｇ
ｅ（および他の情報）を送る、ｐａｃｋｅｔＰａｇｅ（および他の情報）をＲＴ
Ｕに送るなど、対応する動作を実行する。
【０１８０】 検出のすべてが、単一サイクルで行われ、並列に行われる。
【０１８１】 エントリの再エンキュー ＱＳは、キューの先頭のエンティティのすべてを監視して、パケットを別のキ
ューに移動する必要があるかどうかを判定する。再エンキューされる候補エント
リは、有効であり、キューの先頭にあり、パケットが現在存在するキューのキュ
ー番号と異なるＮｅｘｔＱｕｅｕｅフィールド値を有する必要がある。
【０１８２】 再エンキューの複数の候補が存在する場合には、選択されるエントリは、本明
細書で後で説明する優先順位方式に従って選択される。
【０１８３】 ダウンロードのためのエントリのＰＭＭＵへの送出 ＱＳは、キューの先頭のエンティティのすべてを監視して、パケットがパケッ
トメモリからのダウンロードを必要としているかどうかを判定する。この動作が
、図１１の１１０２である。ＸＣａｌｉｂｅｒから送出される候補エントリは、
有効であり、キューの先頭にあり、パケットが現在存在するキューのキュー番号
と同一のＮｅｘｔＱｕｅｕｅフィールド値を有し、Ｃｏｍｐｌｅｔｅｄフラグを
アサートされ、Ａｃｔｉｖｅフラグをデアサートされている必要がある。さらに
、ＱＳは、ダウンロードコマンドをＱＳに発行したものと同一のコンテキストか
らの保留中の読取または書込が存在しないことを保証する必要がある。
【０１８４】 ダウンロードの候補が複数存在する場合には、選択されるエントリは、本明細
書で後で説明する優先順位方式に従って選択される。
【０１８５】 選択された候補は、ＰＭＭＵがそれを要求した場合に、ＰＭＭＵに送られるの
みである。候補が要求された場合に、選択されたｐａｃｋｅｔＰａｇｅが、それ
が抽出されたクラスタ番号、末尾増大／縮小、アウトバウンド装置識別子ビット
、ＣＲＣｔｙｐｅおよびＫｅｅｐＳｐａｃｅビットと共に、ＰＭＭＵに送られる
。
【０１８６】 図１２は、Ｄｅｖｉｃｅｉｄフィールドのコーディングを示す表である。Ｄｅ
ｖｉｃｅｉｄフィールドが０である場合には、アウトバウンドデバイス識別子は
、インバウンドデバイス識別子と同一であり、後は表に示された通りである。
【０１８７】 エントリがＰＭＭＵに送られる時に、そのエントリは、「送信中」としてマー
クされ、キューイングシステムから抽出される（その結果、そのエントリが、送
信の準備ができている他のパケットをブロックせず、異なるアウトバウンド装置
識別子に進むようになる）。しかし、エントリは、対応するパケットが完全にダ
ウンロードされたことをＰＭＭＵが通知するまで、無効化されない。したがって
、このエントリに対するプローブタイプの動作は、有効としてすなわち、まだＸ
Ｃａｌｉｂｅｒプロセッサ内に存在するものとして扱われる。
【０１８８】 リインカーネーション効果 上で説明したように、ＱＳは、０から２５５まで（合計２５６個の数）のｐａ
ｃｋｅｔＮｕｍｂｅｒを、ＸＣａｌｉｂｅｒに到達し、キューに挿入されるパケ
ットのそれぞれに割り当てる。これは、パケット識別子が挿入される２５６エン
トリのテーブルを維持することによって行われる。この時点で、パケット識別子
のＶａｌｉｄビットもアサートされる。ＸＣａｌｉｂｅｒによって処理されるパ
ケットの総数は２５６をはるかに超えるので、パケット番号は、もちろん、ＸＣ
ａｌｉｂｅｒプロセッサの動作全体を通じて再利用されなければならない。した
がって、パケットがダウンロードのために選択される時に、ある時点で、ｐａｃ
ｋｅｔＮｕｍｂｅｒが、もはや進行中の有効なパケットに関連しなくなり、その
番号を再利用できるようになる。
【０１８９】 パケットは、ＸＣａｌｉｂｅｒ内で有効である限り、当初に割り当てられたｐ
ａｃｋｅｔＮｕｍｂｅｒに関連する。ｐａｃｋｅｔＮｕｍｂｅｒを再利用に使用
可能にする通常の形は、処理の前にコンテキストにプリロードするためにパケッ
トがＱＳによってＲＴＵに送られることである。その後、パケットが、完全に処
理され、完全にメモリからダウンロードされた時に、ｐａｃｋｅｔＮｕｍｂｅｒ
を関連付けるテーブル内のパケット識別子が、Ｖａｌｉｄビットを操作すること
によって無効とマークされる（図１１および付随するテキストを参照されたい）
。
【０１９０】 通常の動作では、これまでに説明したシステムが、完全に妥当である。しかし
、発明人は、ＡｃｔｉｖｅビットおよびＶａｌｉｄビットが、ストリームの間の
競合を回避するのに十分でない状況があることを発見した。これらの状況の１つ
が、時々ガーベジコレクションと称するクリーンアップ処理に関係し、この処理
では、ソフトウェアが、すべてのパケット番号を監視して、パケットがシステム
内に長くとどまりすぎている時を判定し、ある条件の下でパケットを破棄し、新
たに到着するパケットのためにシステム内のスペースを解放する。
【０１９１】 ガーベジコレクションなどのこれらの特殊な動作では、ストリームが、パケッ
トの所有権を得なければならず、ストリームがパケットに対して実行する動作が
、実際に正しいパケットに対して実行されることを保証しなければならない。し
かし、ソフトウェアがパケットをプローブする時に、処置を講ずる前に、複数の
ストリームが動作しているので、また、システムの通常の動作によって、パケッ
トがたとえばＲＴＵにも送られる可能性があるので、これらの特殊な動作で、プ
ローブされるパケットが、特殊な動作が完了する前に、別のストリームによって
選択され、影響を受けることが、完全に可能である。パケットは、たとえば、Ｒ
ＴＵに送られ、処理され、ダウンロードされる可能性があり、新しいパケットが
、そのｐａｃｋｅｔＮｕｍｂｅｒに割り当てられる可能性があり、その新しいパ
ケットが、当初のパケットと正確に同一のｐａｃｋｅｔＰａｇｅに保管される可
能性さえある。ガーベジコレクション処理でのパケットの破棄などの特殊な動作
が、元々破棄のために選択されたパケットではなく、新しい完全に有効なパケッ
トを破棄する危険性がある。これは、もちろん、トラブルにつながる可能性があ
る、潜在的に多数のそのような特殊な動作の１つにすぎない。
【０１９２】 上記を検討して、発明人は、時間上の２つの異なる絶対点、たとえば時刻ｓお
よび時刻ｒを与えられて、時刻ｓでの有効なｐａｃｋｅｔＮｕｍｂｅｒと時刻ｒ
での同一のｐａｃｋｅｔＮｕｍｂｅｒが、同一のパケットに関連付けられている
ことを保証する機構を提供した。単純なプローブ動作は、十分でない。というの
は、ｓの後でｒの前のある時に関連するパケットがダウンロードされ、もう１つ
の（異なる）パケットが到着し、前のパケットと正確に同一のメモリ位置に保管
され、ダウンロードされたパケットと同一のｐａｃｋｅｔＮｕｍｂｅｒを割り当
てられている可能性があるからである。
【０１９３】 異なる時刻での特定のパケットとのｐａｃｋｅｔＮｕｍｂｅｒの関連を保証す
るためにＸＣａｌｉｂｅｒで実装された機構には、パケット識別子内のプローブ
ビットが含まれる。ガーベジコレクションなどの処理を実行する第１のストリー
ムが、パケットをプローブする時に、Ｐｒｏｂｅ＆Ｓｅｔと称する特殊なコマン
ドが使用される。Ｐｒｏｂｅ＆Ｓｅｔは、プローブビットをセット（アサート）
し、Ｖａｌｉｄビット、Ａｃｔｉｖｅビット、ｐａｃｋｅｔＰａｇｅアドレス、
およびプローブビットの古い値などの通常の情報が、返される。第１ストリーム
は、その後、本明細書の他所で説明するＣｏｎｄｉｔｉｏｎａｌ Ａｃｔｉｖａ
ｔｅ命令を実行して、パケットの所有権を得る。また、キューイングシステムは
、このＣｏｎｄｉｔｉｏｎａｌ Ａｃｔｉｖａｔｅ命令を実行する時に、パケッ
トのアクティブビットをアサートする。第１ストリームによってプローブビット
がセットされた後のどの時刻であっても、第２ストリームが、後に同一のパケッ
トをプローブする時に、アサートされたプローブビットによって、第１ストリー
ムがこのパケットの制御を得ようとしていることが示される。第２ストリームは
、このパケットをそのままにしておくことを知る。このプローブビットは、パケ
ットがＸＣａｌｉｂｅｒプロセッサに入り、新しい（有効でない）番号が割り当
てられる時にデアサートされる。
【０１９４】 ＲＴＵへのエントリの送出 ＲＴＵは、ＳＰＵ内でＸＣａｌｉｂｅｒプロセッサに対してバックグラウンド
で、到着し、パケットメモリに完全に保管されたパケットのヘッダのいくつかの
フィールドをアップロードする。このバックグラウンドでのパケットのヘッダの
アップロードは、同一のパケットに関して複数回行われる場合がある。ＱＳは、
どのパケットをＲＴＵに送る必要があるかを記憶する。この選択動作が、図１１
に１１０４として図示されている。
【０１９５】 ＲＴＵは、パケットをプリロードするコンテキストを選択する時に、かならず
、対応するパケットがもはやインアクティブパケットでないことをＱＳに通知す
る。ＱＳは、そのパケットをアクティブとしてマークする。
【０１９６】 ＲＴＵに送られる候補エントリは、有効であり、ＡｃｔｉｖｅビットおよびＣ
ｏｍｐｌｅｔｅｄビットをデアサートされた最も古いエントリであり、パケット
が現在存在するキューのキュー番号と同一のＮｅｘｔＱｕｅｕｅフィールド値を
有し、候補が存在するキュー内のある個数を超えないパケットがＳＰＵ内で現在
処理されつつあるという制限に従う必要がる。この制限に関するさらなる詳細は
、本明細書で後に提供する。エントリがプリロードのためにＲＴＵに送られる時
に、対応するＡｃｔｉｖｅビットがアサートされる。
【０１９７】 キューは、既にＲＴＵに提示されたパケット識別子を有するエントリと、まだ
提示されていないエントリを有することができる。すべてのキューが、ＲＴＵに
送られる必要がある、そのキュー内で最も古いエントリをポイントするポインタ
（ＮｅｘｔＰａｃｋｅｔＦｏｒＲＴＵ）を有する。キュー内では、パケット識別
子が、キューに挿入されたのと同じ順序で、ＲＴＵに送られる。
【０１９８】 ＲＴＵに送られる候補パケット識別子は、キューに関連する異なるＮｅｘｔＰ
ａｃｋｅｔＦｏｒＲＴＵによってポイントされる識別子である。しかし、これら
のポインタのいくつかが、存在しないエントリをポイントする場合がある（たと
えば、キューが空の時、またはすべてのエントリが既にＲＴＵに送られている時
）。キューのそれぞれの状態を記憶するハードウェアが、これらの状態を判定す
る。ＮｅｘｔＰａｃｋｅｔＦｏｒＲＴＵポインタによってポイントされる有効な
エントリであることのほかに、候補エントリは、現在ＲＴＵ内で別のエントリに
よって使用されていないＲＴＵ優先順位（本明細書で後に説明する）を関連付け
られることが必要である。複数の候補が存在する場合には、選択されるエントリ
は、本明細書で後に説明する優先順位方式に従って選択される。
【０１９９】 エントリがダウンロードのためにＰＭＭＵに送られる場合と異なって、ＲＴＵ
に送られるエントリは、そのキューから抽出されない。そうではなく、対応する
ＮｅｘｔＰａｃｋｅｔＦｏｒＲＴＵポインタが更新され、対応するＡｃｔｉｖｅ
ビットがアサートされる。
【０２００】 ＱＳは、エントリが有効な候補であり、ＲＴＵテーブル内の対応するスロット
が空いている限り、ＲＴＵブロック内の８エントリテーブルにエントリを送る。
ＲＴＵは、ＲＴＵがＳＰＵに対して生成できる割込みのそれぞれについて１つの
、多くとも８つのエントリを受け入れる。
【０２０１】 ＱＳは、ＲＴＵに送りたいエントリ（それが存在するキュー番号によって与え
られる）の優先順位を、ＲＴＵによって処理される８つの優先順位（ＲＴＵ優先
順位）の１つにマッピングする。このマッピングを、図１３の表に示すが、この
マッピングは、異なるキューがグループ化されるクラスタの数（構成レジスタＰ
ｒｉｏｒｉｔｙＣｌｕｓｔｅｒｓ）およびエントリが存在するキュー番号に依存
する。
【０２０２】 ＲＴＵは、ＲＴＵ優先順位ごとに１つの８エントリのテーブルを有する。各エ
ントリには、パケット識別子（ｐａｃｋｅｔＰａｇｅ、ｐａｃｋｅｔＮｕｍｂｅ
ｒ、キュー番号）と、それを検証するＶａｌｉｄビットが含まれる。ＲＴＵは、
そのテーブルのエントリｐの対応するＶａｌｉｄビットがデアサートされている
場合に、必ずＲＴＵ優先順位ｐのパケット識別子を受け入れる。ＲＴＵが、ＱＳ
からＲＴＵ優先順位ｐのパケット識別子を受け取る時に、テーブルのエントリｐ
のＶａｌｉｄビットがアサートされ、パケット識別子が保管される。その時に、
ＱＳが、対応するＮｅｘｔＰａｃｋｅｔＦｏｒＲＴＵポインタを更新することが
できる。
【０２０３】 キュー内で送られるパケット数の制限 ソフトウェアが、キューごとに、アクティブにすることができる（すなわち、
ＳＰＵ内のストリームのいずれかによって処理される）パケットの数を制限する
ことができる。これは、ＭａｘＡｃｔｉｖｅＰａｃｋｅｔｓオンザフライ構成レ
ジスタを介して達成され、このレジスタでは、キューごとに、そのキュー内でス
トリームによって処理されることができるパケットの最大個数に対応する、１と
２５６の間の値が指定される。
【０２０４】 ＱＳは、キューｑの現在アクティブなパケットの数を記憶する、キューｑごと
のカウンタを維持する。このカウンタは、パケット識別子がキューｑからＲＴＵ
に送られる時、Ｍｏｖｅ動作によってパケットがキューｑに移動される時、また
はＩｎｓｅｒｔ動作によってパケット識別子がキューｑに挿入される時に、必ず
増分され、下記の動作のいずれかがキューｑ内の有効なエントリ内で実行される
時に減分される：Ｃｏｍｐｌｅｔｅ動作、Ｅｘｔｒａｃｔ動作、エントリを異な
るキューに移動するＭｏｖｅ動作、またはエントリをいずれかのキュー（同一の
キューを含む）に移動するＭｏｖｅＡｎｄＲｅａｃｔｉｖａｔｅ動作。Ｍｏｖｅ
、ＭｏｖｅＡｎｄＲｅａｃｔｉｖａｔｅ、Ｉｎｓｅｒｔ、Ｃｏｍｐｌｅｔｅ、お
よびＥｘｔｒａｃｔは、本明細書の他所で説明する動作である。
【０２０５】 キューｑのカウンタの値が、ＭａｘＡｃｔｉｖｅＰａｃｋｅｔｓ構成レジスタ
で指定された対応する最大値以上である時には、必ず、キューｑのエントリが、
ＲＴＵへの送出を許可されない。カウンタの値が、より大きくなる可能性がある
のは、ソフトウェアが、変更の時点でカウンタ値より小さい値にキューのＭａｘ
ＡｃｔｉｖｅＰａｃｋｅｔｓ構成レジスタを変更することができ、キューが移動
または挿入のバーストを受け取ることができるからである。
【０２０６】 ＱＳに対するソフトウェア動作 ソフトウェアは、ＱＳに影響する複数の命令を実行する。下記は、ＸＳｔｒｅ
ａｍパケット命令のＳＰＵコアによるディスパッチの結果としてＱＳに対して生
成される可能性があるすべての命令のリストである。
【０２０７】 Ｉｎｓｅｒｔ（ｐ、ｑ）：ｐａｃｋｅｔＰａｇｅ ｐを、キューｑに挿入する
。挿入が成功であった場合には、ＳＰＵに「１」が返され、そうでない場合には
「０」が返される。挿入は、使用可能なエントリがない時（すなわち、２５６個
のエントリのすべてが有効である時）に限って不成功になる。
【０２０８】 Ｍｏｖｅ（ｎ、ｑ）：ｑに対して、ｐａｃｋｅｔＮｕｍｂｅｒ ｎが存在する
エントリのＮｅｘｔＱｕｅｕｅフィールドをアサートする。
【０２０９】 ＭｏｖｅＡｎｄＲｅａｃｔｉｖａｔｅ（ｗ、ｑ）：ｐａｃｋｅｔＮｕｍｂｅｒ
ｎが存在するエントリのＮｅｘｔＱｕｅｕｅフィールドをｑにアサートし、Ａ
ｃｔｉｖｅビットをデアサートする。
【０２１０】 Ｃｏｍｐｌｅｔｅ（ｎ、ｄ、ｅ）：ｐａｃｋｅｔＮｕｍｂｅｒ ｎが存在する
エントリのＣｏｍｐｌｅｔｅｄフラグをアサートし、Ｄｅｌｔａフィールドをｄ
にアサートし、ｄｅｖｉｃｅＩｄフィールドをｅにアサートする。Ａｃｔｉｖｅ
ビットをデアサートし、ＫｅｅｐＳｐａｃｅビットをデアサートする。
【０２１１】 ＣｏｍｐｌｅｔｅＡｎｄＫｅｅｐＳｐａｃｅ（ｎ、ｄ、ｅ）：Ｃｏｍｐｌｅｔ
ｅ（）と同一であるが、ＫｅｅｐＳｐａｃｅビットをアサートする。
【０２１２】 Ｅｘｔｒａｃｔ（ｎ）：ｐａｃｋｅｔＮｕｍｂｅｒ ｎが存在するエントリの
Ｖａｌｉｄフラグをリセットする。
【０２１３】 Ｒｅｐｌａｃｅ（ｎ、ｐ）：ｐａｃｋｅｔＮｕｍｂｅｒ ｎが存在するエント
リのＰａｃｋｅｔＰａｇｅフィールドにｐａｃｋｅｔＰａｇｅ ｐをセットする
。
【０２１４】 Ｐｒｏｂｅ（ｎ）：ｐａｃｋｅｔＮｕｍｂｅｒ ｎがＱＳ内に存在するか否か
の情報をソフトウェアに返す。存在する場合には、ＰａｃｋｅｔＰａｇｅ、Ｃｏ
ｍｐｌｅｔｅｄ、ＮｅｘｔＱｕｅｕｅ、ＤｅｖｉｃｅＩｄ、ＣＲＣｔｙｐｅ、Ａ
ｃｔｉｖｅ、ＫｅｅｐＳｐａｃｅ、およびＰｒｏｂｅｄフィールドを返す。
【０２１５】 ＣｏｎｄｉｔｉｏｎａｌＡｃｔｉｖａｔｅ（ｎ）：ｐａｃｋｅｔＮｕｍｂｅｒ
ｎが有効であり、Ｐｒｏｂｅｄがアサートされ、Ａｃｔｉｖｅがデアサートさ
れ、パケットが送信中でない場合に、「１」を返す。この場合に、Ａｃｔｉｖｅ
ビットがアサートされる。
【０２１６】 ＱＳは、潜在的にアクティブにされているパケットのパケット識別子が、ＲＴ
Ｕテーブルにあり、プリロードを待っている、またはプリロードされているかど
うかを判定するためにＲＴＵに照会する。パケット識別子がテーブル内にある場
合に、ＲＴＵがそれを無効化する。キューが、たまたは同時にそのパケットのプ
リロードを開始する場合には、ＱＳはそのパケットをアクティブにしない。
【０２１７】 ＰｒｏｂｅＡｎｄＳｅｔ（ｎ）：Ｐｒｏｂｅ（）と同一であるが、Ｐｒｏｂｅ
ｄビットをアサートする（返されるＰｒｏｂｅｄビットは、古いＰｒｏｂｅｄビ
ットである）。
【０２１８】 Ｐｒｏｂｅ（ｑ）：キューｑ内のサイズ（すなわち、有効なエントリの数）を
提供する。
【０２１９】 無効な（すなわち存在しない）ｐａｃｋｅｔＮｕｍｂｅｒに対するＭｏｖｅ（
）、ＭｏｖｅＡｎｄＲｅａｃｔｉｖａｔｅ（）、Ｃｏｍｐｌｅｔｅ（）、Ｃｏｍ
ｐｌｅｔｅＡｎｄＫｅｅｐＳｐａｃｅ（）、Ｅｘｔｒａｃｔ（）、およびＲｅｐ
ｌａｃｅ（）は、無視される（割込みが生成されない）。
【０２２０】 Ａｃｔｉｖｅビットがデアサートされている有効なｐａｃｋｅｔＮｕｍｂｅｒ
に対するＭｏｖｅ、ＭｏｖｅＡｎｄＲｅａｃｔｉｖａｔｅ、Ｃｏｍｐｌｅｔｅ、
ＣｏｍｐｌｅｔｅＡｎｄＫｅｅｐＳｐａｃｅ、Ｅｘｔｒａｃｔ、およびＲｅｐｌ
ａｃｅは、生じてはならない（ソフトウェアによって保証される）。生じた場合
には、結果は未定義である。Ｉｎｓｅｒｔ、Ｐｒｏｂｅ、ＰｒｏｂｅＡｎｄＳｅ
ｔ、およびＣｏｎｄｉｔｉｏｎａｌＡｃｔｉｖａｔｅ動作だけが、ＳＰＵに応答
する。
【０２２１】 ソフトウェアが、同一のパケットに影響するｍｏｖｅ様動作をＰＭＵに発行す
る場合に、結果は未定義である。というのは、移動がソフトウェアが指定した通
りに発生するという保証がないからである。
【０２２２】 図１４は、有効なパケットのＡｃｔｉｖｅビット、Ｃｏｍｐｌｅｔｅｄビット
、およびＰｒｏｂｅｄビットの許容される組合せを示す表である。
【０２２３】 基本動作 ソフトウェア動作および監視論理をサポートするために、ＱＳは、下記の基本
動作をサポートする。 １．エントリを、キューの末尾にエンキューする。 ２．エントリを、それが存在するキューからデキューする。 ３．エントリを、それが現在存在するキューの先頭から別のキューの末尾に移
動する。 ４．キューのエントリをＲＴＵに供給する。 ５．キューのサイズを供給する。 ６．ｐａｃｋｅｔＮｕｍｂｅｒに関連するフィールドのいずれかを更新する。
【０２２４】 上の動作１、２、４、および６（同時に異なるパケットに適用される）は、本
発明の好ましい実施形態では４サイクルで完了する。これは、１サイクルあたり
１命令のスループットを暗示する。
【０２２５】 複数の動作が、同時に実行を開始される可能性がある時に、なんらかの優先順
位付けが必要である。最高から最低の優先順位への順で、これらのイベントは、
ＰＭＭＵからの挿入、エントリのデキュー、あるキューから別のキューへのエン
トリの移動、プリロードのためにＲＴＵへのエントリの送出、またはソフトウェ
ア動作である。ソフトウェア動作の間の優先順位付けは、ソフトウェア動作が必
ず順番に実行されるので、設計によって提供される。
【０２２６】 早期ＱＳ満杯検出 ＰＭＵは、ＡＳＩＣ（図２の要素２０３など）とＸＣａｌｉｂｅｒプロセッサ
の間のフロー制御を助ける機構を実装する。この機構の一部は、ＱＳが満杯にな
りつつあることを検出することであり、この場合には、ＳＰＵに対してＬｅｓｓ
ＴｈａｎＸｐａｃｋｅｔＩｄＥｎｔｒｉｅｓＩｎｔ割込みが生成される。ソフト
ウェアは、０より大きい数ｚを指定する（ＩｎｔＩｆＬｅｓｓＴｈａｎＸｐａｃ
ｋｅｔＩｄＥｎｔｒｉｅｓ構成レジスタで）ことによって、この割込みをイネー
ブルすることができる。割込みは、２５６−ｙ＜ｚの時に生成され、このｙは、
現在ＸＣａｌｉｂｅｒ内で処理中のパケットの総数である。ｚ＝０の時には、割
込みは絶対に発生しない。
【０２２７】 レジスタ転送ユニット（ＲＴＵ） ＲＴＵブロックの目標は、使用可能なコンテキストに、ＸＣａｌｉｂｅｒ内で
生きているパケットの情報をプリロードすることである。この情報は、パケット
のｐａｃｋｅｔＰａｇｅおよびｐａｃｋｅｔＮｕｍｂｅｒと、そのヘッダのいく
つかのフィールドである。選択されたコンテキストは、プリロードの時点でＰＭ
Ｕによって所有され、プリロードされるや否や、ＳＰＵに解放される。したがっ
て、ＳＰＵは、ヘッダ情報をロードする、コストの高いロード動作を実行する必
要がなく、したがって、パケット処理の総合的な待ち時間が減らされる。
【０２２８】 ＲＴＵは、ＱＳからパケット識別子（ｐａｃｋｅｔＰａｇｅ、ｐａｃｋｅｔＮ
ｕｍｂｅｒ）と、パケットがそこから来たキューの番号を）ＱＳから受け取る。
この識別子は、部分的にはネットワーク入力インターフェースを介してＸＣａｌ
ｉｂｅｒに新しいパケットが到着した結果としてＰＭＭＵによって作成され（ｐ
ａｃｋｅｔＰａｇｅ）、部分的にはｐａｃｋｅｔＰａｇｅおよびデバイス識別子
がエンキューされる時にＱＳによって作成される（ｐａｃｋｅｔＮｕｍｂｅｒ）
。
【０２２９】 ＲＴＵのもう１つの機能が、ＳＰＵコアによってディスパッチされたマスクド
ロード／ストア命令を実行することである。というのは、マスクドロード／スト
ア命令を実行する論理が、プリロードを実行する論理に類似するからである。し
たがって、両方の動作についてハードウェアを共用することができる。この理由
から、ＲＴＵは、１時に両方ではなく、マスクドロード／ストア命令またはプリ
ロードのいずれかを実行する。マスクドロード／ストア命令は、コマンドキュー
（ＣＵ）ブロックを介してＲＴＵに到達する。
【０２３０】 コンテキストの状態 コンテキストは、ＰＭＵ所有またはＳＰＵ所有の２つの状態の１つになること
ができる。コンテキストの所有権は、現在の所有者がコンテキストを解放する時
に変更される。ＰＭＵは、３つの場合にＳＰＵにコンテキストを解放する。第１
に、ＲＴＵが、コンテキストへのパケットの情報のプリロードを終了した時であ
る。第２に、ＳＰＵがＲＴＵにコンテキストを要求する時に、ＰＭＵがＳＰＵに
コンテキストを解放する。この場合には、ＲＴＵが、解放できるコンテキストを
有する場合に、そのコンテキストを解放する。第３に、８つのすべてのコンテキ
ストが、ＰＭＵ所有である。プリロードされているコンテキストは、ＰＭＵ所有
コンテキストとみなされることに留意されたい。
【０２３１】 ＳＰＵは、ＸＳｔｒｅａｍ ＲＥＬＥＡＳＥ命令をディスパッチする時に、Ｒ
ＴＵにコンテキストを解放する。
【０２３２】 コンテキストのプリロード ブート時に、ＰＭＵが、現在の例で説明される本発明の実施形態で使用可能な
８つのコンテキストのうちの７つを所有し、ＳＰＵが、１つのコンテキストを所
有する。ＰＭＵは、それが所有するコンテキストにパケットの情報をプリロード
することだけができる。コンテキストへのパケットの情報のプリロードの処理は
、２ステップに分割することができる。パケットが開始されるアドレス（パケッ
トメモリアドレススペース内のオフセット）をロードする第１フェーズ。このオ
フセットは、パケットのバイト単位のサイズをコーディングする２バイト値の第
１バイトをポイントする。パケットが、タイムスタンプされ、ＨｅａｄｅｒＧｒ
ｏｗｔｈＯｆｆｓｅｔが、０でない場合には、タイムスタンプ値が、オフセット
−４に配置される。オフセットアドレスは、（ｐａｃｋｅｔＰａｇｅ＜＜８）｜
（ＨｅａｄｅｒＧｒｏｗｔｈＯｆｆｓｅｔ＜＜４）として計算される。このオフ
セットは、選択されたコンテキストのレジスタ番号ＳｔａｒｔＬｏａｄｉｎｇＲ
ｅｇｉｓｔｅｒにロードされる。ＳｔａｒｔＬｏａｄｉｎｇＲｅｇｉｓｔｅｒは
、ブート時構成レジスタである。ｐａｃｋｅｔＮｕｍｂｅｒ値は、レジスタ番号
ＳｔａｒｔＬｏａｄｉｎｇＲｅｇｉｓｔｅｒ＋１にロードされる。
【０２３３】 第２フェーズは、パケットヘッダをロードすることである。パケットヘッダは
、レジスタＳｔａｒｔＬｏａｄｉｎｇＲｅｇｉｓｔｅｒ＋２、ＳｔａｒｔＬｏａ
ｄｉｎｇＲｅｇｉｓｔｅｒ＋３、…（ＧＰＲレジスタが存在する限り、必要なだ
けいくつでも）を使用してロードされる。ＰａｔｔｅｒｎＭａｔｃｈｉｎｇＴａ
ｂｌｅ［ｑ］（ｑは、パケットに関連するキュー番号である）マスクによって、
パケットのヘッダをコンテキストのＧＰＲレジスタにロードする方法が指定され
る。ＰａｔｔｅｒｎＭａｔｃｈｉｎｇＴａｂｌｅは、マスクを含む、オンザフラ
イ構成レジスタである。ヘッダデータを得るために、ＲＴＵは、必要な数のパケ
ットデータの１６バイトラインをパケットメモリに読み込むようにＳＩＵに要求
する。ＲＴＵは、パケットメモリから１６バイトライン（ローカルまたは外部の
いずれか）を受け取る時に、この動作を制御するパターンマスクを使用して、コ
ンテキストにロードすることが望まれるバイトを選択する。
【０２３４】 直前で説明した、パケットヘッダをロードするステップは、オンザフライＰｒ
ｅｌｏａｄＭａｓｋＮｕｍｂｅｒ構成レジスタを介して、キューごとに、ソフト
ウェアによってディスエーブルすることができる。このレジスタでは、ＱＳ内の
可能な３２個のキューのそれぞれについて、ＰａｔｔｅｒｎＭａｔｃｈｉｎｇＴ
ａｂｌｅ内のどのマスク（０から２３まで）が、プリロードに使用されることに
なるかを指定する。２４と３１の間の値が、この構成レジスタ内で指定される場
合には、それは、ＲＴＵによって、実行しないものとして解釈される。
【０２３５】 ＲＴＵは、コンテキストのＧＰＲレジスタにロードするだけである。必要なＣ
Ｐ０レジスタは、ＳＰＵによって初期化される。ロードされるコンテキストは、
ＰＭＵ所有コンテキストなので、ＲＴＵは、ロードを実行するために、そのコン
テキストへの使用可能なすべての書込ポート（この実施形態では４つ）を有する
。
【０２３６】 プリロード動作が開始される時には、必ず、ＲＴＵが、専用インターフェース
を介してＳＰＵにこのイベントを通知する。同様に、プリロード動作が完了する
時にも、ＲＴＵが、ＳＰＵに通知する。したがって、ＳＰＵは、パケットのプリ
ロードのそれぞれについて、２回の通知（開始および終了）を期待する。ＲＴＵ
が、同一サイクルでプリロードを開始し、終了する時（これは、パケットヘッダ
のロードのステップがディスエーブルされてる時に発生する）には、特別な通知
が、ＳＰＵに供給される。この３つの場合のどれでも、ＲＴＵは、パケットに関
連するコンテキスト番号およびＣｏｄｅＥｎｔｒｙＰｏｉｎｔ構成レジスタの内
容を供給する。ＰＭＵが、８つのすべてのコンテキストがＰＭＵ所有なのでＳＰ
Ｕにコンテキストを解放する場合には、ＣｏｄｅＥｎｔｒｙＰｏｉｎｔＳｐｅｃ
ｉａｌの内容が、ＳＰＵに供給される。ＲＴＵは、８エントリのテーブル（コン
テキストごとに１エントリ）を有し、各エントリが、プリロードの準備ができて
いるパケット識別子と、そのエントリを検証する有効ビットを有する。ＲＴＵは
、プリロードを行うために、必ず、最高のエントリインデックスの有効な識別子
を選択する。コンテキストが、この識別子に関連付けられる時に、対応する有効
ビットが、デアサートされる。ＲＴＵは、１時に１つのコンテキストをプリロー
ドする。コンテキストをロードした後に、そのコンテキストが、ＳＰＵに解放さ
れ、ＳＰＵ所有コンテキストになる。この時点で、ＲＴＵは、コンテキストにプ
リロードされる次のパケットについてテーブルを検索する（少なくとも１つのＰ
ＭＵ所有コンテキストがある場合）。
【０２３７】 パターン照合テーブル 図１５に、サブマスクの組を含むオンザフライ構成レジスタであるパターン照
合テーブルを示す。ＲＴＵは、コンテキストのプリロードに、このテーブル内の
サブマスク（０から２３まで）のどれでも使用することができる。サブマスクを
、複数のサブマスクを含むより大きいマスクにグループ化することもできる。
【０２３８】 図１６に、マスクのフォーマットを示す。マスクは、図示のように、それぞれ
３２×２ビットのサブマスクの変数番号（１から８まで）である。すべてのサブ
マスクが、複合マスクが対応するサブマスクで終るのか、次のサブマスクに継続
するのかを示す、関連付けられたビット（ＥｎｄＯｆＭａｓｋ)を有する。サブ
マスクの最大の総数は３２であり、そのうちの２４個（サブマスクインデックス
０から２３）がグローバルであり、これは、ＳＰＵ内のすべてのストリームが、
それを使用でき更新できることを意味し、８個が、ストリームごとのサブマスク
である。ストリームごとのサブマスクは、ＥｎｄＯｆＭａｓｋビットを有しない
が、これは、ストリームごとのサブマスクのグループ化が許容されないからであ
る。
【０２３９】 各サブマスクの２つの３２ビットベクトルを、ＳｅｌｅｃｔＶｅｃｔｏｒおよ
びＲｅｇｉｓｔｅｒＶｅｃｔｏｒと呼ぶ。ＳｅｌｅｃｔＶｅｃｔｏｒは、パケッ
トのヘッダからのどのバイトが、コンテキストに保管されるかを示す。Ｒｅｇｉ
ｓｔｅｒＶｅｃｔｏｒは、ＳｅｌｅｃｔＶｅｃｔｏｒによって選択されたバイト
を保管し続けるためにコンテキスト内の次の連続するレジスタに切り替える時を
示す。バイトは、レジスタ内で必ず右寄せされる。
【０２４０】 図１７に、図１６のマスクを使用するプリロード動作の例を示す。Ｓｅｌｅｃ
ｔＶｅｃｔｏｒでアサートされたビットによって、ヘッダの対応するバイトがレ
ジスタに保管されることが示される。たとえば、ヘッダのバイト０、１、および
７が、それぞれＧＰＲ番号ＳｔａｒｔＬｏａｄｉｎｇＲｅｇｉｓｔｅｒ＋２のバ
イト０、１、および２にロードされる（すなわち、ヘッダバイトは、レジスタに
ロードされる時に右寄せされる）。ＲｅｇｉｓｔｅｒＶｅｃｔｏｒでアサートさ
れたビットは、現在のＧＰＲレジスタにそれ以上のヘッダバイトがロードされな
いことと、次のヘッダバイトがある場合に、それが次の（連続する）ＧＰＲレジ
スタにロードされることを示す。この例では、ヘッダのバイト１２および１３が
、ＧＰＲ番号ＳｔａｒｔＬｏａｄｉｎｇＲｅｇｉｓｔｅｒ＋３にロードされる。
【０２４１】 ＰＭＵ所有コンテキストの選択 ＰＭＵコアには、合計８つの機能ユニットがある。しかし、複雑さと性能のト
レードオフに起因して、ストリーム（コンテキスト）は、４つの機能ユニットの
固定された組に命令を発行することだけができる。
【０２４２】 ＲＴＵは、所与の時に複数のコンテキストを所有することができる。したがっ
て、プリロードが実行される時またはコンテキストをＳＰＵに供給する時に、コ
ンテキストの１つを選択する論理が設けられる。この論理は、ＰＭＵコア内の異
なるストリーム（コンテキスト）が、異なる機能ユニットに潜在的にどのように
命令をディスパッチできるかに基づいて定義され、この論理の目標は、ＳＰＵ内
の機能ユニットが潜在的に受け取ることができる動作のバランスをとることであ
る。
【０２４３】 選択論理は、入力として、コンテキストごとに１ビットの、そのコンテキスト
がＰＭＵ所有またＳＰＵ所有のどちらであるかを示す８ビットをとる。この論理
は、選択が可能なＰＭＵ所有コンテキストを出力する。
【表１】
【０２４４】 選択論理は、前の２５４個の番号のリストを用いて指定される。数のそれぞれ
が、ＳＰＵ／ＰＭＵ所有コンテキストの可能な組合せに関連する。たとえば、第
１の数は、組合せ「０００００００１」に対応する、すなわち、コンテキスト番
号０がＰＭＵ所有であり、コンテキスト番号１から７がＳＰＵ所有である（ＬＳ
Ｂ桁がコンテキスト０に対応し、ＭＳＢ桁がコンテキスト７に対応し、０の値が
ＳＰＵ所有を意味し、１の値がＰＭＵ所有を意味する）。第２の数は、組合せ「
００００００１０」に対応し、第３の数は、組合せ「００００００１１」に対応
し、組合せ「１１１１１１１０」まで同様である。１９番目の組合せ（「０００
１００１１」）は、前のリストの数３（または「００００００１１」）に関連し
、これは、コンテキスト０および１を選択できることを意味する。コンテキスト
４を選択することもできるが、これは、ＳＰＵコア内の機能ユニットの使用のバ
ランスをとるための最適の選択ではない。
【０２４５】 使用可能なコンテキストがない時の割込み ＲＴＵは、ＮｅｗＰａｃｋｅｔＩｄＴａｂｌｅ）と呼ばれる８エントリのテー
ブルを有する。このテーブルのエントリｐには、ｐのＲＴＵ優先順位を有するパ
ケット識別子（ｐａｃｋｅｔＰａｇｅ、ｐａｃｋｅｔＮｕｍｂｅｒ、およびキュ
ー番号）と、その識別子を検証するＶａｌｉｄビットが含まれる。ＲＴＵは、プ
リローディングまたはマスクドロード／ストアの実行でビジーでない時に、この
テーブルから、最高のＲＴＵ優先順位を有する有効な識別子を得る。それが存在
し、少なくとも１つのＰＭＵ所有コンテキストがある場合に、ＲＴＵは、ＰＭＵ
所有コンテキストのプリロードを開始し、テーブル内のＶａｌｉｄビットをリセ
ットする。
【０２４６】 ＰＭＵ所有コンテキストがない場合には、ＲＴＵは、コンテキストがＳＰＵに
よって解放されるまで、アイドルになる（保留中のソフトウェア動作がないと仮
定して）。コンテキストが解放された時点で、ＲＴＵは、やはり、ＮｅｗＰａｃ
ｋｅｔＩｄＴａｂｌｅから最高の有効なＲＴＵ優先順位の識別子を得る（ＲＴＵ
がＳＰＵによるコンテキストの解放を待っている間に、最高のＲＴＵ優先順位を
有する新しい識別子が、ＱＳによって送られた可能性があるので）。Ｖａｌｉｄ
ビットがリセットされ、パケット情報が、使用可能なコンテキストへのプリロー
ドを開始される。この時点で、ＲＴＵは、ＱＳからＲＴＵ優先順位ｐのパケット
を受け入れることができる。
【０２４７】 ＲＴＵ優先順位ｐを有する識別子が、ＱＳによってＲＴＵに送られる時に、そ
の識別子が、ＮｅｗＰａｃｋｅｔＩｄＴａｂｌｅのエントリｐにロードされ、Ｖ
ａｌｉｄビットがセットされる。この時に、ＮｅｗＰａｃｋｅｔＩｄＴａｂｌｅ
内の有効な識別子の数（やってくる１つをカウントせずに）が、現在の使用可能
なＰＭＵ所有コンテキスト（ＲＴＵが現在ロードしようとしているコンテキスト
をカウントせずに）以上である場合に、ＰａｃｋｅｔＡｖａｉｌａｂｌｅＢｕｔ
ＮｏＣｏｎｔｅｘｔＰｒｉｏｒｉｔｙＰＩｎｔ割込みが、ＳＰＵに対して生成さ
れる。Ｐは、０から７までの範囲であり、その値は、ブート時構成フラグＰａｃ
ｋｅｔＡｖａｉｌａｂｌｅＢｕｔＮｏ ＣｏｎｔｅｘｔＩｎｔＭａｐｐｉｎｇに
よって決定される。このフラグが「０」である場合には、Ｐは、３ビットのブー
ト時構成レジスタＤｅｆａｕｌｔＰａｃｋｅｔＰｒｉｏｒｉｔｙによって決定さ
れる。このフラグが「１」の場合には、Ｐは、ＲＴＵ優先順位である。しかし、
ＰａｃｋｅｔＡｖａｉｌａｂｌｅＢｕｔＮｏＣｏｎｔｅｘｔＰｒｉｏｒｉｔｙＰ
ｉｎｔは、対応する構成フラグＰａｃｋｅｔＡｖａｉｌａｂｌｅＢｕｔＮｏＣｏ
ｎｔｅｘｔＰｒｉｏｒｉｔｙＰｉｎｔＥｎａｂｌｅがデアサートされている場合
には、生成されない。
【０２４８】 ＳＰＵは、割込みを受け取った時に、ＲＴＵが新しいパケットのｐａｃｋｅｔ
Ｐａｇｅ、ｐａｃｋｅｔＮｕｍｂｅｒ、およびヘッダ情報をプリロードできるよ
うにするために、それが所有するコンテキストを解放するか否かを決定する。
【０２４９】 ＲＴＵは、ＰａｃｋｅｔＡｖａｉｌａｂｌｅＢｕｔＮｏＣｏｎｔｅｘｔＰｒｉ
ｏｒｉｔｙＰＩｎｔ割込みを生成する時に、数サイクル後に、ＳＰＵによって解
放されたコンテキストを受け取る場合がある。しかし、このコンテキストは、た
とえばストリームの１つがパケットの処理を終了した時に解放されたものである
可能性がある。これは、ＰａｃｋｅｔＡｖａｉｌａｂｌｅＢｕｔＮｏＣｏｎｔｅ
ｘｔＰｒｉｏｒｉｔｙＰＩｎｔ割込みの割り込みサービスルーチンが終了する前
に発生する可能性がある。したがって、コンテキストが、ＩＳＲ完了に起因して
解放される時に、割込みを引き起こしたプリロードされたパケットが、すでに、
ＳＰＵ内の別のストリームによって最初に解放されたコンテキストを使用してい
る可能性がある。したがって、割込みに起因して解放されるコンテキストが、別
の（おそらく将来の）パケットプリロードに使用される。ＮｅｗＰａｃｋｅｔＩ
ｄＴａｂｌｅ内の他のエントリが有効でない場合には、コンテキストは、識別子
がＲＴＵに到達するか、ＳＰＲがＲＴＵにコンテキストを要求するまで、使用さ
れ、そのままになる。
【０２５０】 コンテキストがＳＰＵ所有になり、ＲＴＵが保留中のプリロードを有する時に
は、必ず、ＲＴＵが、最高優先順位の保留中のプリロード（ＮｅｗＰａｃｋｅｔ
Ｔａｂｌｅ内の最高の有効なエントリに対応する）を選択し、プリロードを開始
する。このレベルに関連するＰａｃｋｅｔＡｖａｉｌａｂｌｅＢｕｔＮｏＣｏｎ
ｔｅｘｔＰｒｉｏｒｉｔｙｉｎｔ割込みがアサートされた場合には、プリロード
が開始される時に、その割込みがデアサートされる。
【０２５１】 ＲＴＵでのソフトウェア動作 ソフトウェアは、ＲＴＵに影響する複数の命令を実行する。下記は、ＳＰＵコ
アによるＸＳｔｒｅａｍパケット命令のディスパッチの結果としてＲＴＵに対し
て生成される可能性があるすべての動作のリストである。動作は、コマンドキュ
ー（ＣＵ）を介して、命令を発行したストリームに関連するコンテキスト番号と
共にＲＴＵに到着する。
【０２５２】 １．Ｒｅｌｅａｓｅ（ｃ）：コンテキスト番号ｃが、ＰＭＵ所有になる。
【０２５３】 ２．ＧｅｔＣｏｎｔｅｘｔ：ＲＴＵが、ＰＭＵ所有コンテキスト番号の番号を
返す。このコンテキストは、存在する場合に、ＳＰＵ所有になり、成功フラグが
アサートされて返される。存在しない場合には、デアサートされて返され、この
場合には、コンテキスト番号は無意味である。
【０２５４】 ３．ＭａｓｋｅｄＬｏａｄ（ｒ、ａ、ｍ）、ＭａｓｋｅｄＳｔｏｒｅ（ｒ、ａ
、ｍ）：ＳＰＵコアが、特殊な機能ユニットとしてＲＴＵを使用して、マスクド
ロード／ストア命令を実行する。というのは、マスクドロード／ストア命令を実
行する論理が、プリロードを実行する論理に似ているからである。したがって、
両方の動作についてハードウェアを共用することができる。この理由から、ＲＴ
Ｕは、１時に、両方ではなく、マスクドロード／ストアまたはプリロードのいず
れかを実行する。マスクドロードまたはマスクドストアのいずれかについて、Ｒ
ＴＵは、下記のパラメータを受け取る。 （ａ）マスクドロード／ストア動作によって使用される、ＰａｔｔｅｒｎＭａ
ｔｃｈｉｎｇＴａｂｌｅ内の最初のサブマスクのインデックスに対応するマスク
番号ｍ。 （ｂ）マスクの適用が開始される（すべての）メモリ内の最初のバイトをポイ
ントする３６ビットアドレスａ。 （ｃ）マスクドロード／ストア動作に用いられる最初のレジスタに対応するレ
ジスタ番号ｒ（供給されたコンテキスト番号内の）。同一のコンテキスト番号内
の後続のレジスタが、選択されたマスクに従って使用される。
【０２５５】 マスクドロード／ストア動作に関して、マスクは、メモリの任意のバイトで適
用を開始されることができるが、プリロード動作で（マスクドロード様動作）は
、マスクが、必ず１６バイト境界アドレスから適用される。というのは、ネット
ワーク入力インターフェースから来るパケットデータが、必ず、パケットメモリ
内で１６バイトライン内のＬＳＢバイトから保管されるからである。
【０２５６】 ＭａｓｋｅｄＬｏａｄ動作、ＭａｓｋｅｄＳｔｏｒｅ動作、およびＧｅｔＣｏ
ｎｔｅｘｔ動作は、ＲＴＵとＳＰＵの間の専用インターフェースを介して、完了
した時をＳＰＵに通信する。ＲＴＵは、ソフトウェア動作にパケットプリロード
より高い優先順位を与える。プリロードでは、パケットメモリにアクセスするが
、マスクドロード／ストアでは、キャッシュ可能またはライトスルーでない限り
、システム内のどのメモリにもアクセスすることができる。そうでない場合には
、結果は未定義である。
【０２５７】 ＲＴＵは、前のマスクドロード／ストアコマンドを実行している間にＧｅｔＣ
ｏｎｔｅｘｔコマンドまたはＲｅｌｅａｓｅコマンドを実行することができる。
【０２５８】 プログラミングモデル ソフトウェアは、ブート時またはオンザフライのいずれかで、ＰＭＵの特徴の
いくつかを構成することができる。ブート時のみに構成可能な特徴のすべて、お
よびオンザフライで構成可能な特徴の一部が、ＳＰＵが単一ストリームモードで
動作している時に限って発生しなければならない。そうでない場合には、結果は
未定義である。ＰＭＵは、ＳＰＵがどのモードで動作しているかを検査しない。
【０２５９】 ソフトウェアは、所与のパケットについてＰＭＵが維持する情報の一部を更新
することができ、この情報を得ることもできる。これは、別の特許出願の対象で
ある新しいＸＳｔｒｅａｍパケット命令を介して、ソフトウェアによって達成さ
れる。これらの命令は、ＰＭＵによって実行される３つの異なるタイプの動作（
動作がＰＭＵのどのブロックすなわち、ＰＭＭＵ、ＱＳ、またはＲＴＵのどれに
影響するかに依存する）を作る。これらの動作の一部が、結果をＰＭＵからＳＰ
Ｕに送り返すことを必要とする。
【０２６０】 パケットメモリおよび構成スペースは、メモリマップ式である。ＳＩＵは、パ
ケットメモリのベースアドレスを用いて構成レジスタ（１６ＭＢ整列）を維持し
、ＥＰＭのベースアドレスを用いて第２の構成レジスタを維持する。ソフトウェ
アは、連続するスペースとしてパケットメモリを見る。しかし、このシステムで
は、パケットメモリのＥＰＭ部分を異なるスペースにマッピングすることができ
る。
【０２６１】 ＳＩＵは、ＰＭＵ構成レジスタスペースのベースを用いて、第３の構成レジス
タも維持する。ＳＰＵによって実行されるＬＰＭおよびおよび構成スペースへの
ロード／ストアアクセスのすべてが、ＳＩＵを介してＰＭＵに達する。ＳＩＵは
、アクセスがどのスペースに属するかを判定し、ＰＭＵに、アクセスがＬＰＭま
たはＰＭＵ構成スペースのどちらに対するものであるかを知らせる。ＥＰＭへの
アクセスは、ＰＭＵには透過的である。
【０２６２】 ＰＭＵは、あるイベントが発生した時にＳＰＵに割り込むことができる。ソフ
トウェアは、構成レジスタを介して、これらの割込みのすべてをディスエーブル
することができる。
【０２６３】 構成レジスタ ＰＭＵの構成レジスタは、ＸＣａｌｉｂｅｒアドレススペースのＰＭＵ構成ス
ペース内にある。このスペースのベースアドレスは、ＳＩＵによって維持され、
ＰＭＵによって可視にする必要はない。ＳＩＵは、ＳＰＵによって実行される読
取／書込アクセスがこのスペースに属する時を、書込アクセスの際に特定のレジ
スタを更新するのに必要な情報と共に、信号を用いてＰＭＵに通知する。
【０２６４】 ＰＭＵ構成レジスタには、ブート時にのみ構成することができるものと、オン
ザフライで構成することができるものがある。すべてのブート時構成レジスタお
よび一部のオンザフライ構成レジスタには、単一ストリームモードでアクセスす
る必要がある。ブート時構成レジスタは、ＰＭＵがリセットモードである場合に
のみ更新されなければならない。そうでない場合には、結果は未定義である。Ｐ
ＭＵは、単一ストリームモード構成レジスタが更新される時に、ＳＰＵが実際に
単一ストリームモードであるかどうかを検査しない。すべての構成レジスタが、
リセットシーケンスの後にデフォルト値を有する。
【０２６５】 この実施形態では、４ＫＢのＸＣａｌｉｂｅｒアドレススペースが、ＰＭＵ構
成スペースに割り振られる。ＸＣａｌｉｂｅｒのＰＭＵ内では、これらの構成レ
ジスタの一部が、使用されないか、まばらに使用される（すなわち、３２ビット
構成レジスタの一部のビットだけが意味を持つ）のいずれかである。ＰＭＵ構成
スペース内の定義されていないビットは、将来のＰＭＵ世代のために予約されて
いる。ソフトウェアは、これらの予約済みビットを読み取るか書き込むことがで
きるが、その内容は、完全に決定的ではあるが、未定義である。
【０２６６】 図１８に、論理的に３２ビットワードに分割される、ＰＭＵ構成スペースを示
す。各ワードまたはワードの組に、構成レジスタが含まれる。
【０２６７】 図１９ａおよび１９ｂは、異なるＰＭＵ構成レジスタの、構成スペースの異な
るワードへのマッピングを示す表の２つの部分である。各構成レジスタのブロッ
ク所有者も、この表に示されている。
【０２６８】 下記は、この特定の実施形態のすべての構成レジスタと、説明およびデフォル
ト値（ＰＭＵリセット後の）のリストである。構成レジスタのそれぞれについて
、ビット幅を括弧内に示す。特に指定されない限り、構成レジスタの値は、構成
スペース内の対応するワード内で右寄せされる。
【０２６９】 ブート時のみ構成レジスタ １．Ｌｏｇ２ＩｎｐｕｔＱｕｅｕｅｓ（５） （ａ）デフォルト値：０ （ｂ）説明：入力キューとして使用されるＱＳ内のキューの数（すなわち、
ＰＭＭＵからのｐａｃｋｅｔＰａｇｅ／ｄｅｖｉｃｅＩｄが挿入されるキューの
数）。
【０２７０】 ２．ＰｒｉｏｒｉｔｙＣｌｕｓｔｅｒｉｎｇ（３） （ａ）デフォルト値：５（３２クラスタ） （ｂ）説明：ＱＳ内の異なるキューが優先順位クラスタ内でどのようにグル
ープ化されるかを指定する（０：１クラスタ、１：２クラスタ、２：４クラスタ
、…、５：３２クラスタ）。
【０２７１】 ３．ＨｅａｄｅｒＧｒｏｗｔｈＯｆｆｓｅｔ（４） （ａ）デフォルト値：０ （ｂ）説明：パケットがパケットメモリに保管される時にパケットの前に残
される空の１６バイトチャンクの数。最大値は、１５個の１６バイトチャンク。
最小値は０。
【０２７２】 ４．ＴａｉｌＧｒｏｗｔｈＯｆｆｓｅｔ（６） （ａ）フォルト値：０ （ｂ）説明：パケットがパケットメモリに保管される時にパケットの後に残
される空の１６バイトチャンクの数。最大値は、６３個の１６バイトチャンク。
最小値は０。
【０２７３】 ５．ＰａｃｋｅｔＡｖａｉｌａｂｌｅＢｕｔＮｏＣｏｎｔｅｘｔＩｎｔＭａｐ
ｐｉｎｇ（１） （ａ）デフォルト値：０ （ｂ）説明：ＰａｃｋｅｔＡｖａｉｌａｂｌｅＢｕｔＮｏＣｏｎｔｅｘｔＰ
ｒｉｏｒｉｔｙＰＩｎｔ割込みがイネーブルされる場合のＰを指定する。可能な
値は次の通り： （１）０：ＰはＤｅｆａｕｌｔＰａｃｋｅｔＰｒｉｏｒｉｔｙレジスタに
よって指定される。 （２）１：ＰはＲＴＵ優先順位である。
【０２７４】 ６．ＳｔａｒｔＬｏａｄｉｎｇＲｅｇｉｓｔｅｒ（５） （ａ）デフォルト値：１ （ｂ）説明：選択されたコンテキストでのパケットヘッダのバックグラウン
ドロードを実行する時にＲＴＵによってロードされる最初のＧＰＲレジスタ番号
を決定する。このレジスタには、値（ｐａｃｋｅｔＰａｇｅ＜＜８）｜（Ｈｅａ
ｄｅｒＧｒｏｗｔｈＯｆｆｓｅｔ＜＜４）がロードされる。ｐａｃｋｅｔＮｕｍ
ｂｅｒは、次のＧＰＲレジスタにロードされる。それに続くＧＰＲレジスタは、
ＰａｔｔｅｒｎＭａｔｃｈｉｎｇＭａｓｋ０マスクがイネーブルされる場合に、
それに続いてパケットヘッダデータをプリロードするのに使用される。
【０２７５】 ７．ＰｒｅｌｏａｄＭａｓｋＮｕｍｂｅｒ（３２×５） （ａ）デフォルト値：すべてのキューについてマスク３１（すなわち、ヘッ
ダのプリロードがディスエーブルされる）。 （ｂ）説明：ＱＳの３２個の可能なキューのそれぞれについて、Ｐａｔｔｅ
ｒｎＭａｔｃｈｉｎｇＴａｂｌｅ内のどのマスクがプリロードに使用されるかを
指定する。
【０２７６】 図１９ａから１９ｃに、ＰｒｅｌｏａｄＭａｓｋＮｕｍｂｅｒ構成レジスタの
マッピングを示す。
【０２７７】 上で説明した構成レジスタは、現在の例のブート時のみ構成レジスタである。
真下に、オンザフライ構成レジスタをリストする。
【０２７８】 単一ストリーム構成レジスタ １．ＯｖｅｒｆｌｏｗＥｎａｂｌｅ（１） （ａ）デフォルト値：０ （ｂ）説明：パケットがＬＰＭにおさまらない場合のパケットのオーバーフ
ローをイネーブル／ディスエーブルする。ディスエーブルされた時には、パケッ
トがドロップされる。
【０２７９】 ２．ＰａｔｔｅｒｎＭａｔｃｈｉｎｇＴａｂｌｅ（２４×（３２×２＋１） （ａ）デフォルト値（２４個のエントリのそれぞれについて） （１）ＳｅｌｅｃｔＶｅｃｔｏｒ：すべてのバイトを選択する （２）ＲｅｇｉｓｔｅｒＶｅｃｔｏｒ：レジスタごとに４つの連続するバ
イトを保管する （３）ＥｎｄＯｆＭａｓｋ：１ （ｂ）説明：マスクドロード／ストア動作について、どのバイトをどの（連
続する）レジスタにロード／ストアするかを指定する。このテーブルのマスク０
は、ＲＴＵによって、バックグラウンドで、使用可能なコンテキストの１つにパ
ケットのヘッダの一部のバイトをプリロードするのに使用される。合計２４個の
マスクがある。 （ｃ）注：マスク０は、ＰＭＵがフリーズされる時（セクション０を参照さ
れたい）に書き込まれる必要があり、そうでなければ、結果は未定義である。
【０２８０】 図２１に、真上で説明したＰａｔｔｅｒｎＭａｔｃｈｉｎｇＴａｂｌｅを示す
。
【０２８１】 ３．Ｆｒｅｅｚｅ（１） （ａ）デフォルト値：１ （ｂ）説明：フリーズモードをイネーブル／ディスエーブルする。
【０２８２】 ４．Ｒｅｓｅｔ（１） （ａ）デフォルト値：０ （ｂ）説明：１がセットされている時に、ＰＭＵに強制的にリセットシーケ
ンスを実行させる。ＰＭＵ内のすべてのパケットデータが失われる。リセットシ
ーケンスの後には、すべての構成レジスタがデフォルト値を有する。
【０２８３】 複数ストリーム構成レジスタ １．ＣｌｅａｒＥｒｒｏｒＤ（Ｄ＝０、１） （ａ）デフォルト値：０ （ｂ）説明：ソフトウェアによって（なんらかのデータを）書き込まれる時
に、装置識別子Ｄで検出されたパケットエラー状態がクリアされる。
【０２８４】 ２．ＰａｃｋｅｔＡｖａｉｌａｂｌｅＢｕｔＮｏＣｏｎｔｅｘｔＰｒｉｏｒｉ
ｔｙＰｉｎｔＥｎａｂｌｅ（８）［Ｐ＝０．．７］ （ａ）デフォルト値：０（すべてのレベルについて） （ｂ）説明：ＰａｃｋｅｔＡｖａｉｌａｂｌｅＢｕｔＮｏＣｏｎｔｅｘｔＰ
ｒｉｏｒｉｔｙＰｉｎｔ割込みをイネーブル／ディスエーブルする。
【０２８５】 ３．ＡｕｔｏｍａｔｉｃＰａｃｋｅｔＤｒｏｐＩｎｔＥｎａｂｌｅ（１） （ａ）デフォルト値：１ （ｂ）説明：ＡｕｔｏｍａｔｉｃＰａｃｋｅｔＤｒｏｐＩｎｔ割込みをイネ
ーブル／ディスエーブルする。
【０２８６】 ４．ＴｉｍｅＳｔａｍｐＥｎａｂｌｅ（１） （ａ）デフォルト値：０ （ｂ）説明：パケットのタイムスタンプをイネーブル／ディスエーブルする
。イネーブルされ、ＨｅａｄｅｒＧｒｏｗｔｈＯｆｆｓｅｔが０より大きい時に
、パケットがパケットメモリに書き込まれる前に、４バイトのタイムスタンプが
パケットに付加される。
【０２８７】 ５．ＰａｃｋｅｔＥｒｒｏｒＩｎｔＥｎａｂｌｅ（１） （ａ）デフォルト値：０ （ｂ）説明：ＰａｃｋｅｔＥｒｒｏｒＩｎｔ割込みをイネーブル／ディスエ
ーブルする。
【０２８８】 ６．ＶｉｒｔｕａｌＰａｇｅＥｎａｂｌｅ（９×４） （ａ）デフォルト値：すべてのブロックについてすべての仮想ページがイネ
ーブルされる。 （ｂ）説明：ＬＰＭが分割される４つのブロックのそれぞれの仮想ページを
イネーブル／ディスエーブルする。２５６バイト（ＬＳＢビットによってイネー
ブルされる）から６４Ｋバイト（ＭＳＢビットによってイネーブルされる）まで
の、その間は２のべきのサイズの、９つまでの仮想ページがある。
【０２８９】 図２２に、ＶｉｒｔｕａｌＰａｇｅＥｎａｂｌｅレジスタを示す。
【０２９０】 ７．ＯｖｅｒｆｌｏｗＡｄｄｒｅｓｓ（２４） （ａ）デフォルト値：０ｘ４００００（ＥＰＭ内の最初のアトミックページ
）。 （ｂ）説明：１６ＭＳＢビットが、オーバーフローしたパケットが保管され
始めるパケットメモリ内のアトミックページ番号に対応する。８ＬＳＢビットは
、「０」にハードワイヤされる（すなわち、ソフトウェアによってこれらのビッ
トにセットされた値が、無視される）。ＯｖｅｒｆｌｏｗＡｄｄｒｅｓｓは、１
６ＭＢパケットメモリ内のオフセットアドレスである。ＳＩＵは、このオフセッ
トを、ＥＰＭ内の対応する物理アドレスに変換する。パケットメモリの最初の１
Ｋアトミックページが、ＬＰＭに対応する。ソフトウェアが、Ｏｖｅｒｆｌｏｗ
Ａｄｄｒｅｓｓの１６ＭＳＢに０から１０２３までの値をセットした場合には、
結果は未定義である。パケットがオーバーフローした時に、ＯｖｅｒｆｌｏｗＡ
ｄｄｒｅｓｓの１６ＭＳＢビットが、そのパケットのｐａｃｋｅｔＰａｇｅにな
る。ＳＰＵは、この構成レジスタに書き込んだ時に、次のパケットオーバーフロ
ーを許容する。
【０２９１】 ８．ＩｎｔＩｆＮｏＭｏｒｅＸｓｉｚｅＰａｇｅｓ（４） （ａ）デフォルト値：０ｘＦ（すなわち、割込みが絶対に生成されない）。 （ｂ）説明：仮想ページのインデックスを指定する（０：２５６バイト、１
：５１２バイト、…、８：６４Ｋバイト、９から１５：仮想ページなし）。ＰＭ
ＭＵが、すべてのＬＰＭにそのサイズの仮想ページがこれ以上存在しないことを
検出した時に、必ず、ＳＰＵに対してＮｏＭｏｒｅＴｈａｎＸＳｉｚｅＰａｇｅ
ｓＩｎｔ割込みが生成される。
【０２９２】 ９．ＩｎｔＩｆＬｅｓｓＴｈａｎＸｐａｃｋｅｔＩｄＥｎｔｒｉｅｓ（９） （ａ）デフォルト値：０ （ｂ）説明：新しいパケット識別子に使用可能なＱＳ内のエントリの最小個
数。使用可能なエントリの実際の個数がこの数未満である場合には、ＳＰＵに対
して割込みが生成される。この数が０である場合には、ＬｅｓｓＴｈａｎＸＰａ
ｃｋｅｔＩｄＥｎｔｒｉｅｓＩｎｔ割込みは生成されない。
【０２９３】 １０．ＤｅｆａｕｌｔＰａｃｋｅｔＰｒｉｏｒｉｔｙ（３） （ａ）デフォルト値：０ （ｂ）説明：ＰａｃｋｅｔＡｖａｉｌａｂｌｅＢｕｔＮｏＣｏｎｔｅｘｔＭ
ａｐｐｉｎｇが０である時の、ＰａｃｋｅｔＡｖａｉｌａｂｌｅＢｕｔＮｏＣｏ
ｎｔｅｘｔＩｎｔ割込みの優先順位レベルを与える。
【０２９４】 １１．ＣｏｎｔｅｘｔＳｐｅｃｉｆｉｃＰａｔｔｅｒｎＭａｔｃｈｉｎｇＭａ
ｓｋ：（８×（３２×２）） （ａ）デフォルト値： （１）ＳｅｌｅｃｔＶｅｃｔｏｒ：すべてのバイトを選択する （２）ＲｅｇｉｓｔｅｒＶｅｃｔｏｒ：各レジスタに４バイトを保管する
（ＥｎｄＯｆＭａｓｋは１にハードワイヤされる） （ｂ）説明：マスクドロード／ストア動作について、どのバイトをどの（連
続する）レジスタにロード／ストアするかを指定する。ソフトウェアは、ストリ
ームがその対応するコンテキスト固有マスクだけにアクセスすることを保証する
。
【０２９５】 図２３に、ＣｏｎｔｅｘｔＳｐｅｃｉｆｉｃＰＡｔｔｅｒｎＭＡｔｃｈｉｎｇ
マスク構成レジスタを示す。
【０２９６】 １２．ＦｉｒｓｔＩｎｐｕｔＱｕｅｕｅ（５） （ａ）デフォルト値：０ （ｂ）説明：ＰＭＭＵからのパケットが挿入されるキューの最小の番号を指
定する。
【０２９７】 １３．ＳｏｆｔｗａｒｅＯｗｎｅｄ（４） （ａ）デフォルト値：０（ソフトウェア所有でない） （ｂ）説明：ＬＰＭブロックごとに１ビット。「１」の場合に、そのブロッ
クがソフトウェア所有され、そのブロックのメモリがソフトウェアによって管理
されることを示し、そのブロックのＶｉｒｔｕａｌＰａｇｅＥｎａｂｌｅビット
がドントケアであることを示す。
【０２９８】 １４．ＭａｘＡｃｔｉｖｅＰａｃｋｅｔｓ（３２×９） （ａ）デフォルト値：キューのそれぞれについて２５６。 （ｂ）説明：各キューｑについて、ＳＰＵによって処理できるキューｑ内の
パケットの最大個数に対応する、０と２５６の間の値を指定する。
【０２９９】 図２４に、ＭａｘＡｃｔｉｖｅＰａｃｋｅｔｓ構成レジスタを示す。
【０３００】 １５．ＣｏｄｅＥｎｔｒｙＰｏｉｎｔ（３２×３０） （ａ）デフォルト値：キューのそれぞれについて０。 （ｂ）説明：キューｑに関連するＣｏｄｅＥｎｔｒｙＰｏｉｎｔレジスタの
内容は、キューｑに存在するパケットをプリロードされたコンテキストがアクテ
ィブにされる時に、ＳＰＵに送られる。
【０３０１】 １６．ＣｏｄｅＥｎｔｒｙＰｏｉｎｔＳｐｅｃｉａｌ（３０） （ａ）デフォルト値：０ （ｂ）説明：このレジスタの内容は、すべてのコンテキストがＰＭＵ所有に
なるという事実に起因してコンテキストがアクティブにされる時に、ＳＰＵに送
られる。
【０３０２】 １７．ＢｙｐａｓｓＨｏｏｋｓ（９） （ａ）デフォルト値：０ （ｂ）説明：図３２を参照されたい。各ビットが、１つのハードウェアバイ
パスフックをアクティブにする。バイパスフックは、このレジスタの対応するビ
ットがアサートされているサイクルに適用される。
【０３０３】 １８．ＩｎｔｅｒｎａｌＳｔａｔｅＷｒｉｔｅ（１２） （ａ）デフォルト値：０ （ｂ）説明：図３３を参照されたい。内部ＰＭＵ状態の１ワードを指定する
。内部状態のワードは、ＩｎｔｅｒｎａｌＳｔａｔｅＲｅａｄ構成レジスタを読
み取る時に、ソフトウェアから使用可能になる。ＩｎｔｅｒｎａｌＳｔａｔｅＷ
ｒｉｔｅ構成レジスタは、１実施形態では、ＰＭＵのデバッグに使用されるのみ
である。
【０３０４】 読取専用レジスタ １．ＳｉｚｅＯｆＯｖｅｒｆｌｏｗｅｄＰａｃｋｅｔ（１６） （ａ）デフォルト値：０ （ｂ）説明：ＰＭＵがパケットをオーバーフローしなければならない時に、
必ず、このレジスタに、そのパケットのバイト単位のサイズが含まれる。
【０３０５】 ２．ＴｉｍｅＣｏｕｎｔｅｒ（６４） （ａ）デフォルト値：０ （ｂ）説明：ＰＭＵの最後のリセット以降のコアクロックサイクルの数が含
まれる。
【０３０６】 ＴｉｍｅＣｏｕｎｔｅｒ構成レジスタを、図２５に示す。
【０３０７】 ３．ＳｔａｔｕｓＲｅｇｉｓｔｅｒ（８） （ａ）デフォルト値：１ （ｂ）説明：ＰＭＵの状態が含まれる。このレジスタは、リセットまたはフ
リーズが完了した時を見つける（ＦｒｅｅｚｅビットおよびＲｅｓｅｔビット）
か、インバウンド装置識別子ごとのパケットエラーのソースを見つける（Ｅｒｒ
：１−エラー、０−エラーなし；ＥＰＭ：１−パケットをＥＰＭにオーバーフロ
ーする間にエラーが発生した、０−パケットをＬＰＭにストアしている間にエラ
ーが発生した；ＰＳＭ：１−パケットサイズ不一致に起因するエラー、０−バス
エラーに起因するエラー）ために、ＳＰＵによってポーリングされる。
【０３０８】 図２６に、ＳｔａｔｕｓＲｅｇｉｓｔｅｒ構成レジスタを示す。
【０３０９】 割込み ＰＭＵは、あるイベントが発生した時にＳＰＵに割り込むことができる。ソフ
トウェアは、上にリストした構成レジスタの一部を使用して、これらの割込みの
すべてをディスエーブルすることができる。さらに、各ストリームが、これらの
割込みを個別にマスクすることができるが、これは、別の特許出願の対象である
。ＰＭＵが生成する割込みのリストは、次の通りである。
【０３１０】 １．ＯｖｅｒｆｌｏｗＳｔａｒｔｅｄＩｎｔ （ａ）割込み条件：ＰＭＭＵは、着信パケットをＬｏｃａｌＰａｃｋｅｔＭ
ｅｍｏｒｙに保管できない時に、ＳＩＵを介してＥｘｔｅｒｎａｌＰａｃｋｅｔ
Ｍｅｍｏｒｙにパケットをオーバーフローする。 （ｂ）ディスエーブル条件：ＯｖｅｒｆｌｏｗＥｎａｂｌｅ＝「０」
【０３１１】 ２．ＮｏＭｏｒｅＰａｇｅｓＯｆＸＳｉｚｅＩｎｔ （ａ）割込み条件：ＩｎｔＩｆＮｏＭｏｒｅＸＳｉｚｅＰａｇｅｓで示され
たサイズの、使用可能な空き仮想ページがない。 （ｂ）ディスエーブル条件：ＩｎｔＩｆＮｏＭｏｒｅＸＳｉｚｅＰａｇｅｓ
＝｛１０、１１、１２、１３、１４、１５｝。
【０３１２】 ３．ＬｅｓｓＴｈａｎＸＰａｃｋｅｔＩｄＥｎｔｒｉｅｓＩｎｔ （ａ）割込み条件：ＱＳ内で使用可能なエントリの実際の個数が、ＩｎｔＩ
ｆＬｅｓｓＴｈａｎＸＰａｃｋｅｔＩｄＥｎｔｒｉｅｓ未満である。 （ｂ）ディスエーブル条件：ＩｎｔＩｆＬｅｓｓＴｈａｎＸＰａｃｋｅｔＩ
ｄＥｎｔｒｉｅｓ＝０
【０３１３】 ４．ＰａｃｋｅｔＡｖａｉｌａｂｌｅＢｕｔＮｏＣｏｎｔｅｘｔＰｒｉｏｒｉ
ｔｙＰｉｎｔ（Ｐ＝０．．７） （ａ）割込み条件：パケットが、ＱＳからＲＴＵによって受け取られたが、
使用可能なコンテキストがない。
【０３１４】 （ｂ）ディスエーブル条件：ＰａｃｋｅｔＡｖａｉｌａｂｌｅＢｕｔＮｏＣ
ｏｎｔｅｘｔＰｒｉｏｒｉｔｙＰＩｎｔＥｎａｂｌｅ＝「０」
【０３１５】 ５．ＡｕｔｏｍａｔｉｃＰａｃｋｅｔＤｒｏｐＩｎｔ （ａ）割込み条件：パケットをＬＰＭに保管することができず、Ｏｖｅｒｆ
ｌｏｗＥｎａｂｌｅ＝「０」である時。 （ｂ）ディスエーブル条件：ＡｕｔｏｍａｔｉｃＰａｃｋｅｔＤｒｏｐＩｎ
ｔＥｎａｂｌｅ＝「０」
【０３１６】 ６．ＰａｃｋｅｔＥｒｒｏｒＩｎｔ （ａ）割込み条件：ＡＳＩＣから受け取られるパケットの実際のサイズが、
ＡＳＩＣ固有ヘッダの最初の２バイトの値と一致しない時、またはバスエラーが
発生した時。 （ｂ）ディスエーブル条件：ＰａｃｋｅｔＥｒｒｏｒＩｎｔＥｎａｂｌｅ＝
「０」
【０３１７】 この実施形態でのＳＰＵへの割込みは、エッジトリガであり、これは、割込み
がサービスされる時に、割込みを引き起こした条件がハードウェアでクリアされ
ることを意味する。これは、割込みがＳＰＵによってサービスされる前に、割込
みを引き起こした条件が複数回発生する可能性があることも意味する。したがっ
て、対応する割込みサービスルーチンは、割込みを引き起こした条件が複数回発
生した場合であっても、１回だけ実行される。
【０３１８】 この挙動は、いくつかの割込みについて望ましくない。それらの場合について
、割込みがサービスされるまでその条件がさらに発生しないことを保証する特殊
なインターロック機構が、ハードウェアで実装される。
【０３１９】 特殊なインターロック機構の例が、ＯｖｅｒｆｌｏｗＳｔａｒｔｅｄＩｎｔ割
込みおよびＰａｃｋｅｔＡｖａｉｌａｂｌｅＢｕｔＮｏＣｏｎｔｅｘｔＰｒｉｏ
ｒｉｔｙＰＩｎｔ割込みの場合である。第１の場合には、パケットがオーバーフ
ローされた時に、ソフトウェアがオンザフライ構成レジスタＯｖｅｒｆｌｏｗＡ
ｄｄｒｅｓｓに新しいアドレスを書き込むまで、他のパケットはオーバーフロー
されない。パケットがオーバーフローされたが、ＯｖｅｒｆｌｏｗＡｄｄｒｅｓ
ｓレジスタがまだソフトウェアによって書き込まれていない場合には、ＬＰＭに
おさまらないのでそうでなければオーバーフローされるはずの後続のパケットを
、ドロップしなければならない。
【０３２０】 ８つのＰａｃｋｅｔＡｖａｉｌａｂｌｅＢｕｔＮｏＣｏｎｔｅｘｔＰｒｉｏｒ
ｉｔｙＰＩｎｔ（Ｐ＝０．．７）割込みについて、ＰＭＵアーキテクチャは、暗
黙のうちに、複数の条件（Ｐのそれぞれについて）が発生しないことを保証する
。これが設計によって保証されるのは、下記の理由による。 （ａ）ＰａｃｋｅｔＡｖａｉｌａｂｌｅＢｕｔＮｏＣｏｎｔｅｘｔＰｒｉｏｒ
ｉｔｙＰＩｎｔ割込みは、ＲＴＵ優先順位Ｐのパケット識別子がＲＴＵに到達し
た時に限って生成され、 （ｂ）ＲＴＵ優先順位Ｐを有するパケット識別子は、多くとも１つだけがＲＴ
Ｕに存在する。
【０３２１】 他の割込みは、複数の条件の影響をこうむる可能性がある。したがって、ソフ
トウェアは、条件が発生した回数を正確に知るために、所与のタイプの割込みが
発生した回数をカウントすることに頼ってはならない。
【０３２２】 保護の問題 この実施形態のＰＭＵのアーキテクチャは、下記の保護の問題を生じる。
【０３２３】 １．ストリームが、それが処理しているもの以外のパケットからデータを読み
取る／書き込むことができる。ストリームは、すべてのパケットメモリにアクセ
スでき、パケットメモリがカーネルスペースとしてマッピングされない限り、ス
トリームが、全く関係のないパケットからのデータにアクセスできなくする機構
がない。
【０３２４】 ２．構成レジスタがメモリマップ式なので、どのストリームでも、ＳＰＵが単
一ストリームモードであるか否かに無関係に、構成レジスタを更新することがで
きる。具体的に言うと、どのストリームでも、ＰＭＵをフリーズし、リセットす
ることができる。
【０３２５】 ３．パケットが、再アクティブ化を伴う完了または移動を行われる時に、必ず
、ソフトウェアがそのパケットの「処理」を継続することを妨げるものがない。
【０３２６】 コマンドユニット（ＣＵ） ソフトウェアは、所与のパケットについてＰＭＵが維持するいくつかの情報を
更新し、この情報を得ることができる。これは、上で参照した新しいＸＳｔｒｅ
ａｍパケット命令の一部を介して、ソフトウェアによって達成される。これらの
命令の一部は、ＰＭＵからの応答を必要とするという意味で、ロード様である。
他の命令は、ストア様命令であり、ＰＭＵからの応答を必要としない。
【０３２７】 図２７は、この例のＸＣａｌｉｂｅｒの他のブロックに関連する、図２のコマ
ンドユニット２１３の図であり、図２７のブロックのすべてが、図２と同一の符
号を有する。ＳＰＵは、すべてのコンテキストにまたがって１サイクルあたり多
くとも２つのパケット命令をディスパッチする（ＳＰＵのクラスタごとに１命令
）。パケット命令のタイプは、命令が影響するＰＭＵブロック（ＰＭＭＵ、ＱＳ
、またはＲＴＵ）に対応する。ＳＰＵがパケット命令をディスパッチする時に、
ＰＭＵへの単一のコマンドが、生成され、ＣＵブロック内の３つの異なるキュー
の１つに挿入される（コマンドが送られるＰＭＵブロックごとに１つのキュー）
。ＰＭＵに対するコマンドは、ＰＭＭＵコマンドキュー２７０３に発行され、Ｑ
Ｓへのコマンドは、ＱＳコマンドキュー２７０５に進み、ＲＴＵへのコマンドは
、ＲＴＵコマンドキュー２７０７に進む。各キューが、８つまでのコマンドを保
持することができる。ＳＰＵは、対応するキューに十分な空きエントリがある場
合に限って、ＣＵにコマンドをディスパッチする。
【０３２８】 ＣＵは、コマンドをめいめいのブロックにディスパッチし、ＳＰＵに返される
応答をキューイングする８エントリのＲｅｓｐｏｎｓｅＱｕｅｕｅ２７０９に応
答（ある場合に）を収集する責任を負う。ＣＵは、所与のサイクルで３つ（３つ
のブロックのそれぞれから１つ）までの応答を受け取ることができる。（ａ）ス
トリームごとに１つの未解決のパケット命令だけが許容され、（ｂ）Ｒｅｓｐｏ
ｎｓｅ Ｑｕｅｕｅが、ストリームと同数のエントリを有し、（ｃ）ＰＭＵに対
するコマンドがパケット命令ごとに１つだけ生成され、（ｄ）各ロード様コマン
ドごとに１つの応答だけが生成されるので、ＰＭＵブロックによって生成された
応答をエンキューするのに十分なスペースがＲｅｓｐｏｎｓｅＱｕｅｕｅにある
ことが保証される。ＲｅｓｐｏｎｓｅＱｕｅｕｅは、１時に２つまでのコマンド
をエンキューできなければならない。
【０３２９】 ＣＵ２１３は、ＳＩＵ１０７から、構成レジスタを更新する要求も受け取る。
これらのコマンドは、コマンドとしてＰＭＭＵ、ＲＴＵ、およびＱＳブロックに
も送られる。ＰＭＭＵ、ＱＳ、およびＲＴＵは、それらに適用される構成レジス
タのローカルコピーを保持する。ＣＵも、すべての構成レジスタのコピーを保持
し、このコピーが、ＳＩＵからの構成レジスタ読取を満足するのに使用される。
【０３３０】 読取専用構成レジスタに関して、ＣＵと読取専用構成レジスタを所有する特定
のユニットとの間に特殊なインターフェースが設けられる。ＸＣａｌｉｂｅｒの
ＰＭＵ内には、２つの読取専用構成レジスタが存在し、一方はＰＭＭＵブロック
内（ＳｉｚｅＯｆＯｖｅｒｆｌｏｗｅｄＰａｃｋｅｔ）、他方はＣＵブロック内
（ＳｔａｔｕｓＲｅｇｉｓｔｅｒ）に存在する。ＰＭＭＵは、ＳｉｚｅＯｆＯｖ
ｅｒｆｌｏｗｅｄＰａｃｋｅｔレジスタに書き込む時に、必ず、ＣＵに通知し、
ＣＵは、そのローカルコピーを更新する。
【０３３１】 異なるキュー内のコマンドは、独立であり、ＰＭＵによって順序はずれで実行
することができる。しかし、キュー内では、コマンドが、順番に、１時に１つず
つ実行される。ＰＭＵは、１サイクルあたり３つまでのコマンドの実行を開始す
ることができる。ＰＭＭＵブロックおよびＱＳブロックは、他のイベント（新し
いパケットがＰＭＭＵに達した時の新しいｐａｃｋｅｔＰａｇｅの作成、または
ＱＳに送出する必要があるパケット識別子の抽出など）に、ＳＰＵからのコマン
ドより高い優先順位を与える。これは、ＳＰＵにデータを送り返すことを要求す
るコマンドが、ＰＭＭＵまたはＱＳのいずれかが他の動作の実行でビジーなので
、実行に複数サイクルを要する可能性があることを意味する。
【０３３２】 ＲＴＵ２２７は、コマンドの２つのソースすなわち、ＱＳ（使用可能なコンテ
キストにパケット情報をプリロードするため）およびＳＰＵ（ソフトウェアコマ
ンド）を有する。ＲＴＵは、必ず、より高い優先順位をＳＰＵコマンドに与える
。しかし、ＲＴＵは、保留中のＳＰＵコマンドを実行する前に、進行中のコンテ
キストプリロード動作を終了する。
【０３３３】 コマンド／応答フォーマット ＣＭＵによって受け取られるコマンドは、この実施形態では３つのフィールド
を有する。 １．コンテキスト番号。これは、コマンドを生成したストリームに関連するコ
ンテキストである。 ２．コマンドオペコード。これは、ＰＭＵによって実行されるコマンドのタイ
プを指定する数である。 ３．コマンドデータ。これは、コマンドオペコードフィールドで指定されたコ
マンドを実行するために、ＰＭＵが必要とする異なる情報である。
【０３３４】 ＰＭＵは、コマンドを受け取った時に、そのコマンドを挿入する必要があるコ
マンドキューがどれであるかを判定する。キューのいずれかに挿入されたコマン
ドは、受け取られたコマンドに類似する構造を有するが、オペコードおよびデー
タのビット幅は、キューによって変化する。図２８の表に、キューのそれぞれに
挿入されるコマンドのフォーマットを示す。含まれていないのが、ＣＵがＰＭＭ
Ｕブロック、ＱＳブロック、およびＲＴＵブロックに送るＲｅａｄ Ｃｏｎｆｉ
ｇｕｒａｔｉｏｎ ＲｅｇｉｓｔｅｒコマンドおよびＷｒｉｔｅ Ｃｏｎｆｉｇ
ｕｒａｔｉｏｎ Ｒｅｇｉｓｔｅｒコマンドである。
【０３３５】 応答を必要とするコマンドのそれぞれが、そのコマンドを生成したストリーム
に関連するコンテキストに対応する番号を用いてタグを付けられる。生成される
応答も、同一のコンテキスト番号を用いてタグを付けられ、その結果、ＳＰＵが
、発行されたコマンドのどれにその応答が属するかを知るようになる。
【０３３６】 上で説明したように、３つのＰＭＵブロックからの応答をバッファリングする
ＲｅｓｐｏｎｓｅＱｕｅｕｅ２７０９（図２７）が、１つだけ存在する。応答を
必要とするパケット命令が、ストリームごとに多くとも１つが未解決になるので
、応答がどのブロックから来たかを示す必要がないことに留意されたい。したが
って、応答に関連するコンテキスト番号は、応答をストリームに関連付けるのに
十分な情報である。
【０３３７】 図２９は、異なるブロックが生成してＣＵに返す応答のフォーマットを示す表
である。この表に含まれていないのは、ＣＵが構成レジスタ読取を実行する時の
、ブロックのそれぞれによってＣＵに供給される構成レジスタ値である。
【０３３８】 ＲＴＵは、下記のイベントについて、ＣＵをバイパスする専用インターフェー
ス（図２７の経路２７１１）を介してＳＰＵに通知する。
【０３３９】 １．マスクドロード／ストア動作が完了した。インターフェースは、コンテキ
スト番号を供給する。
【０３４０】 ２．ＧｅｔＣｏｎｔｅｘｔが完了した。ＧｅｔＣｏｎｔｅｘｔ動作をディスパ
ッチしたストリームに関連するコンテキスト番号およびＲＴＵによって選択され
たコンテキスト番号が、インターフェースによって供給される。ＧｅｔＣｏｎｔ
ｅｘｔが成功した時には、成功ビットがアサートされ、そうでない場合にはデア
サートされる。
【０３４１】 ３．プリロードの開始または終了。パケットに関連するコンテキスト番号およ
び優先順位が、ＳＰＵに供給される。
【０３４２】 リセットモードおよびフリーズモード ＰＭＵは、次の２つの場合にリセットモードに入ることができる。 １．ＳＰＵがＲｅｓｅｔ構成フラグをセットした。 ２．ＸＣａｌｉｂｅｒがブートされた。
【０３４３】 ＰＭＵは、次の２つの場合にフリーズモードに入ることができる。 １．ＳＰＵがＦｒｅｅｚｅ構成フラグをセットした。 ２．ＰＭＵがリセットシーケンスを完了した
【０３４４】 ＰＭＵのリセットシーケンスは、数サイクルを要する。このシーケンス中に、
ＳｔａｔｕｓＲｅｇｉｓｔｅｒ構成レジスタのＲｅｓｅｔビットがセットされる
。リセットシーケンスの後に、すべての構成レジスタに、そのデフォルト値がセ
ットされ、ＰＭＵが、フリーズモードに入る（ＳｔａｔｕｓＲｅｇｉｓｔｅｒの
Ｒｅｓｅｔビットが、リセットされ、Ｆｒｅｅｚｅビットがセットされる）。こ
れが終わった時に、ＳＰＵが、Ｆｒｅｅｚｅ構成フラグをリセットし、その時点
から、ＰＭＵが通常モードで動作する。
【０３４５】 ＳＰＵが、Ｆｒｅｅｚｅ構成フラグをセットする時に、ＰＭＵは、Ｓｔａｔｕ
ｓＲｅｇｉｓｔｅｒのＦｒｅｅｚｅビットをセットする前に、現在の１つまたは
複数のトランザクションを終了する。フリーズモードに入った後は、ＰＭＵは、
ネットワーク入力インターフェースからのデータを受け入れず、ネットワーク出
力インターフェースを介してデータを送出せず、パケットをプリロードしない。
【０３４６】 ＰＭＵは、フリーズモードである間にすべてのＳＰＵコマンドの実行を継続す
る。
【０３４７】 ＳＰＵは、ＳｔａｔｕｓＲｅｇｉｓｔｅｒ構成レジスタをポーリングして、Ｐ
ＭＵがどのモードであるか（リセットまたはフリーズ）を判定し、ＰＭＵがモー
ドを変更する時を検出する必要がある。
【０３４８】 ＣＵブロックは、残りのブロックに、リセットおよびフリーズを実行するよう
に指示する。下記は、ＣＵがリセットおよび／またはフリーズ構成ビットへの書
込を受け取る時の、ＣＵと他のブロックの間のプロトコルである。 １．ＣＵは、フリーズまたはリセットのいずれかを実行する必要があるブロッ
クに通知する。 ２．すべてのブロックが、フリーズまたはリセットを実行する。完了の後に、
ブロックが、フリーズまたはリセットを完了したことをＣＵにシグナルバックす
る。 ３．ＣＵは、リセットまたはフリーズが完了されるや否や、ＳｔａｔｕｓＲｅ
ｇｉｓｔｅｒのビットを更新する。ソフトウェアが、ＳｔａｔｕｓＲｅｇｉｓｔ
ｅｒをポーリングして、ＰＭＵが完全にフリーズした時を判定する。
【０３４９】 ＰＭＵ内の異なるブロックは、下記の時にフリーズを終了する。 １．ＩＢ、ＬＰＭ、ＣＵ、およびＱＳは、フリーズする必要がない。 ２．インバウンドパケットがある場合に、ＰＭＭＵがインバウンドパケットの
アップロードを終了すると同時に、およびアウトバウンドパケットがある場合に
、ＰＭＭＵがそのダウンロードを終了すると同時に。 ３．プリロード動作がある場合に、ＲＴＵが現在のプリロード動作を終了する
と同時に。 ４．ＯＢが空になると同時に。
【０３５０】 フリーズモードの時には、ブロックは、 １．新しいパケットのアップロードを開始せず、完了したパケットのダウンロ
ードを開始せず、ＳＰＵ（ＰＭＭＵ）への割込みを生成せず、 ２．コンテキストをプリロードせず、ＳＰＵ（ＲＴＵ）への割込みを生成しな
い。
【０３５１】 ソフトウェアが、Ｆｒｅｅｚｅ／Ｒｅｓｅｔ構成レジスタに「１」を書き込み
、その後、ＰＭＵがフリーズまたはリセットする前に「０」を書き込む場合に、
結果は未定義である。ＰＭＵは、フリーズ／リセットシーケンスを開始した後に
、それを完了する。
【０３５２】 性能カウンタインターフェース ＰＭＵは、異なるユニット内のいくつかのイベントをプローブする。これらの
プローブは、ＳＩＵに送られ、性能プローブとしてソフトウェアによって使用さ
れる。ＳＩＵは、ＰＭＵがＳＩＵに送るイベントの一部をカウントするのに使用
されるカウンタの組を有する。ソフトウェアが、ＸＣａｌｉｂｅｒチップ全体を
通じて監視したいイベントを決定する。ソフトウェアが性能カウンタをどのよう
に構成できるかに関するさらなる情報については、ＳＵＩアーキテクチャ仕様文
書を参照されたい。
【０３５３】 図３０に、ＰＭＵとＳＩＵの間の性能カウンタインターフェースを示す。６４
個までのイベントを、ＰＭＵ内でプローブすることができる。６４個のすべての
イベントが、各サイクルに、６４ビットバスを介してＳＩＵ（ＥｖｅｎｔＶｅｃ
ｔｏｒ）に送られる。
【０３５４】 ６４個のイベントのそれぞれに、値（０から６４Ｋ−１）を関連付けることが
できる。ソフトウェアが、イベントのうちの２つを選択する（ＥｖｅｎｔＡおよ
びＥｖｅｎｔＢ）。この２つのそれぞれについて、ＰＭＵが、イベントがＥｖｅ
ｎｔＶｅｃｔｏｒバスに供給されるのと同時に、関連する１６ビット値（それぞ
れＥｖｅｎｔＤａｔａＡおよびＥｖｅｎｔＤａｔａＢ）を供給する。
【０３５５】 イベントは、レベルトリガである。したがって、ＰＭＵが、２つの連続するサ
イクルにわたってイベントをアサートする場合に、そのイベントは、２回カウン
トされる。ＥｖｅｎｔＶｅｃｔｏｒの対応する信号は、イベントが発生した場合
に限って、イベントの状態が保持されるサイクルにわたってアサートされる。
【０３５６】 ＳＩＵは、実際にカウントされるイベントを選択する（ソフトウェアがＳＩＵ
をどのようにプログラムしたかに基づく）。ＳＩＵが、ＥｖｅｎｔＡまたはＥｖ
ｅｎｔＢと異なるイベント番号をカウントすると決定した場合に、ＳＩＵ内のカ
ウンタが、ＥｖｅｎｔＶｅｃｔｏｒ内の対応するビットがアサートされるサイク
ルについてイベントをカウントする。監視されるイベントがＥｖｅｎｔＡおよび
／またはＥｖｅｎｔＢである場合に、ＳＩＵは、イベント／ｓをカウントするほ
かに、イベントが発生するたびに、ＥｖｅｎｔＤａｔａＡおよび／またはＥｖｅ
ｎｔＤａｔａＢによってもう１つのカウンタを増分する。
【０３５７】 図３１に、ＰＭＵ１０３内の異なるブロック間の内部インターフェースの可能
な実装を示す。ＣＵは、ＰＭＵとＳＩＵの間の、性能カウンタに関するインター
フェースとして働く。ＣＵ２１３は、ＥｖｅｎｔＡおよびＥｖｅｎｔＢ内の情報
を異なるユニットに分配し、ユニットのそれぞれの個々のＥｖｅｎｔＶｅｃｔｏ
ｒ、ＥｖｅｎｔＤａｔａＡ、およびＥｖｅｎｔＤａｔａＢを収集する。
【０３５８】 ＣＵブロックは、異なるブロックからすべてのイベントを収集し、それらをＳ
ＩＵに送る。ＣＵは、異なるブロックとインターフェースして、各ブロック内の
どのイベントがＥｖｅｎｔＤａｔａＡおよび／またはＥｖｅｎｔＤａｔａＢ値を
提供する必要があるかを通知する。
【０３５９】 性能イベントは、タイムクリティカルではない、すなわち、性能イベントは、
発生したのと同一のサイクルにＳＩＵに報告される必要がない。
【０３６０】 図３４から３９に、性能カウンタに関連するすべてのイベントをリストした表
が含まれる。これらのイベントは、ＰＭＵ内のブロックによってグループ化され
る。イベント番号を、第２列に示す。この番号は、イベントが発生する時にアサ
ートされる、ＥｖｅｎｔＶｅｃｔｏｒ内のビットに対応する。第３列は、イベン
ト名である。第４列に、イベントに関連するデータ値と、括弧内にそのビット幅
を示す。最後の列に、イベントの説明を示す。
【０３６１】 ＣＵブロックは、異なるブロックからすべてのイベントを収集し、それらをＳ
ＩＵに送る。ＣＵは、異なるブロックとインターフェースして、各ブロック内の
どのイベントがＥｖｅｎｔＤａｔａＡおよび／またはＥｖｅｎｔＤａｔａＢ値を
提供する必要があるかを通知する。
【０３６２】 性能イベントは、タイムクリティカルではない、すなわち、性能イベントは、
発生したのと同一のサイクルにＳＩＵに報告される必要がない。
【０３６３】 デバッグバイパスおよびトリガイベント ハードウェアデバッグフックが、シリコンのデバッグを助けるためにＰＭＵ内
で実装されている。デバッグフックは、下記の２つのカテゴリに分類される。 １．バイパスフック：これによって、潜在的に欠陥のある機能をバイパスする
。これらの機能によって生成される不完全な結果（または、場合によっては、結
果が全くない）の代わりに、バイパスフックは、他の隣接するブロックをテスト
できるようにする少なくともいくつかの機能性を提供する。 ２．トリガイベント：ＰＭＵ内で特定の条件（トリガイベント）が発生する時
に、ＰＭＵは、自動的にシングルステップモードに入り、これは、ＯＣＩインタ
ーフェース（セクション）を介して、ＳＩＵがシングルステップモードを抜ける
コマンドをＰＭＵに送るまで続く。
【０３６４】 さらに、ＰＭＵは、シングルステップされる能力を有する。信号（Ｓｉｎｇｌ
ｅＳｔｅｐ）が、ＯＣＩインターフェースから来る。サイクルごとに、ＰＭＵの
異なるブロックが、この信号を監視する。この信号がデアサートされている時に
、ＰＭＵは、普通に機能する。ＳｉｎｇｌｅＳｔｅｐがアサートされた時に、Ｐ
ＭＵは、作業を一切実行しなくなり、進行中のすべての動作が、この信号がデア
サートされるまで保持される。言い換えると、ＰＭＵは、この信号がアサートさ
れた時に何も行わない。これに対する唯一の例外が、ブロックがデータを失う可
能性がある時である（例は、２つのブロックの間のインターフェース内とするこ
とができる。ブロックＡが、データをブロックＢに送り、ブロックＢが次のサイ
クルにそのデータを得ると仮定する。ＳｉｎｇｌｅＳｔｅｐがこのサイクルにア
サートされた場合には、ブロックＢは、Ａからのデータが失われないことを保証
しなければならない）。
【０３６５】 バイパスフック ＰＭＵ内の異なるバイパスフックは、オンザフライＢｙｐａｓｓＨｏｏｋｓ構
成レジスタを介してアクティブ化される。図４０は、ＰＭＵ内で実装される異な
るバイパスフックを示す表である。各フックの番号は、ＢｙｐａｓｓＨｏｏｋｓ
レジスタ内のビット番号に対応する。バイパスフックは、このレジスタ内の対応
するビットがアサートされているサイクルの間、適用される。
【０３６６】 トリガイベント 下記は、ＰＭＵ内で実装されるトリガイベントのリストである。
【０３６７】 １．サイズｓバイトの新しいパケットが、ＩＢＵの先頭にある。
【数３】
【０３６８】 ２．ｐａｃｋｅｔＰａｇｅ ｐｐを有するソースｓからのｐａｃｋｅｔＩｄが
、ＱＳのキューｑに挿入される。
【数４】
【０３６９】 ３．ｐａｃｋｅｔＰａｇｅ ｐｐおよびｐａｃｋｅｔＮｕｍｂｅｔ ｐｎを有
するキューｑからのｐａｃｋｅｔＩｄが、ＲＴＵに送られる。
【数５】
【０３７０】 ４．ｐａｃｋｅｔＰａｇｅ ｐｐおよびｐａｃｋｅｔＮｕｍｂｅｒ ｐｎを有
するｐａｃｋｅｔＩｄが、ＱＳのキューｑの先頭に達する。
【数６】
【０３７１】 ５．ＲＴＵ優先順位ｐとｐａｃｋｅｔＰａｇｅ ｐｐおよびｐａｃｋｅｔＮｕ
ｍｂｅｒ ｐｎを有するパケットが、コンテキストｃにプリロードされる。
【数７】
【０３７２】 ６．ｐａｃｋｅｔＰａｇｅ ｐｐおよびｐａｃｋｅｔＮｕｍｂｅｒ ｐｎを有
するキューｑからのｐａｃｋｅｔＩｄが、ダウンロードのためにＰＭＭに送られ
る。
【数８】
【０３７３】 ７．ｐａｃｋｅｔＰａｇｅ ｐｐおよびｐａｃｋｅｔＮｕｍｂｅｒ ｐｎを有
するｐａｃｋｅｔＩｄが、ＱＳのキューｑの先頭に達する。
【数９】
【０３７４】 ８．パケットコマンドｐｃが、ブロックｂによって実行される。
【数１０】
【０３７５】 ＳＰＵおよびＳＩＵとの詳細なインターフェース 前の節で説明したアーキテクチャは、図４１に示されたハードウェアブロック
で実装される。
【０３７６】 ＳＰＵ−ＰＭＵインターフェース 図４２から４５で、ＳＰＵ−ＰＭＵインターフェースを説明する。
【０３７７】 ＳＰＵ−ＰＭＵインターフェース 図４６から４９で、ＳＩＵ−ＰＭＵインターフェースを説明する。
【０３７８】 上の明細書で、パケットの処理に適応するマルチストリーミングプロセッサの
パケットメモリユニット（ＰＭＵ）を権能を付与する詳細で説明した。アーキテ
クチャ、ハードウェア、ソフトウェア、および動作の詳細が、例示的実施形態で
与えられる。説明した実施形態を、本発明の趣旨および範囲から逸脱せずにかな
り詳細に変更できることが、当業者に明白であろう。たとえば、教示された新規
のアーキテクチャおよび機能性を厳守しながらＩＣハードウェア、ファームウェ
ア、およびソフトウェアをさまざまな形で達成できることが、よく知られている
。したがって、添付の請求項は、最も広義の解釈と一致しなければならない。
【図面の簡単な説明】
【図１】 本発明の好ましい実施形態のＤＭＳプロセッサの機能領域の関係を示す単純化
されたブロック図である。
【図２】 追加の詳細を示す、図１のＤＭＳプロセッサのブロック図である。
【図３】 本発明の実施形態でのＬＰＭまたはＥＰＭへのデータのアップロードを示すブ
ロック図である。
【図４ａ】 本発明の実施形態でのデータアップロードのための判定および割振りを示す図
である。
【図４ｂ】 ４つの６４ＫＢブロックのそれぞれについて維持される必要がある状態を示す
図である。
【図５ａ】 本発明の実施形態でアトミックページがどのように割り振られるかの例を示す
図である。
【図５ｂ】 本発明の実施形態でアトミックページがどのように割り振られるかの例を示す
図である。
【図６ａ】 本発明の実施形態でメモリスペースがどのように効率的に使用されるかを示す
図である。
【図６ｂ】 本発明の実施形態でメモリスペースがどのように効率的に使用されるかを示す
図である。
【図７】 パケットのダウンロードに使用されるＸＣａｌｉｂｅｒ ＰＭＵユニットのブ
ロックの最上位の概略を示す図である。
【図８】 パケットの増大および縮小の現象を示す図である。
【図９】 本発明の実施形態での、ＱＳと、ＰＭＵおよびＳＰＵ内の他のブロックとの間
の高水準通信を示すブロック図である。
【図１０】 ＱＳを構成できる、本発明の実施形態での６つの異なるモードを示す表である
。
【図１１】 本発明の実施形態での、図２および図７のＱＳの包括的なアーキテクチャを示
す図である。
【図１２】 本発明の実施形態でのアウトバウンドＤｅｖｉｃｅＩｄフィールドのコーディ
ングを示す表である。
【図１３】 本発明の実施形態でのＲＴＵ転送の優先順位マッピングを示す表である。
【図１４】 本発明の実施形態での有効パケットのＡｃｔｉｖｅビット、Ｃｏｍｐｌｅｔｅ
ｄビット、およびＰｒｏｂｅｄビットの許容される組合せを示す表である。
【図１５】 本発明の実施形態でのパターン照合テーブルの図である。
【図１６】 本発明の１実施形態でのマスクのフォーマットを示す図である。
【図１７】 図１６のマスクを使用するプリロード動作の例を示す図である。
【図１８】 本発明の実施形態でのＰＭＵ構成スペースを示す図である。
【図１９ａ】 構成レジスタマッピングの表である。
【図１９ｂ】 構成レジスタマッピングの表である。
【図１９ｃ】 構成レジスタマッピングの表である。
【図２０】 ＰｒｅｌｏａｄＭａｓｋＮｕｍｂｅｒ構成レジスタを示す図である。
【図２１】 本発明の好ましい実施形態のＰａｔｔｅｒｎＭａｔｃｈｉｎｇＴａｂｌｅを示
す図である。
【図２２】 本発明の好ましい実施形態のＶｉｒｔｕａｌＰａｇｅＥｎａｂｌｅ構成レジス
タを示す図である。
【図２３】 本発明の好ましい実施形態のＣｏｎｔｅｘｔＳｐｅｃｉｆｉｃＰａｔｔｅｒｎ
ＭａｔｃｈｉｎｇＭａｓｋ構成レジスタを示す図である。
【図２４】 本発明の実施形態のＭａｘＡｃｔｉｖｅＰａｃｋｅｔｓ構成レジスタを示す図
である。
【図２５】 本発明の実施形態のＴｉｍｅＣｏｕｎｔｅｒ構成レジスタを示す図である。
【図２６】 本発明の実施形態のＳｔａｔｕｓＲｅｇｉｓｔｅｒ構成レジスタを示す図であ
る。
【図２７】 本発明の実施形態のコマンドユニットおよびコマンドキューの概略を示す図で
ある。
【図２８】 本発明の実施形態のコマンドキューに挿入されるコマンドのフォーマットを示
す表である。
【図２９】 本発明の実施形態の異なるブロックが生成してＣＵに返す応答のフォーマット
を示す図である。
【図３０】 本発明の実施形態のＰＭＵとＳＩＵの間の性能カウンタインターフェースを示
す図である。
【図３１】 本発明の実施形態のＰＭＵ内の異なるユニット間の内部インターフェースの可
能な実装を示す図である。
【図３２】 本発明の実施形態のＢｙｐａｓｓＨｏｏｋｓ構成レジスタの図である。
【図３３】 本発明の実施形態のＩｎｔｅｒｎａｌＳｔａｔｅＷｒｉｔｅ構成レジスタの図
である。
【図３４】 本発明の実施形態の性能カウンタに関連するイベントをリストした表である。
【図３５】 本発明の実施形態の性能カウンタに関連するイベントをリストした表である。
【図３６】 本発明の実施形態の性能カウンタに関連するイベントをリストした表である。
【図３７】 本発明の実施形態の性能カウンタに関連するイベントをリストした表である。
【図３８】 本発明の実施形態の性能カウンタに関連するイベントをリストした表である。
【図３９】 本発明の実施形態の性能カウンタに関連するイベントをリストした表である。
【図４０】 本発明の実施形態のＰＭＵ内で実装される異なるバイパスフックを示す表であ
る。
【図４１】 本発明の実施形態の関連するアーキテクチャブロックおよびハードウェアブロ
ックを示す表である。
【図４２】 本発明の実施形態のＳＰＵ−ＰＭＵインターフェースを示す表である。
【図４３】 本発明の実施形態のＳＰＵ−ＰＭＵインターフェースを示す表である。
【図４４】 本発明の実施形態のＳＰＵ−ＰＭＵインターフェースを示す表である。
【図４５】 本発明の実施形態のＳＰＵ−ＰＭＵインターフェースを示す表である。
【図４６】 本発明の実施形態のＳＩＵ−ＰＭＵインターフェースを示す表である。
【図４７】 本発明の実施形態のＳＩＵ−ＰＭＵインターフェースを示す表である。
【図４８】 本発明の実施形態のＳＩＵ−ＰＭＵインターフェースを示す表である。
【図４９】 本発明の実施形態のＳＩＵ−ＰＭＵインターフェースを示す表である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，Ｃ Ｈ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ， ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，Ｋ Ｐ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ， ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，Ｓ Ｇ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 メルビン，ステイーブン アメリカ合衆国、カリフオルニア・94114、 サン・フランシスコ、フオーテイーンス・ ストリート・967 (72)発明者 サンカー，ナレンドラ アメリカ合衆国、カリフオルニア・95051、 サンタ・クララ、オーク・グローブ・ドラ イブ・450、アパートメント・313 (72)発明者 サンパス，ナンダクマール アメリカ合衆国、カリフオルニア・95054、 サンタ・クララ、ミル・クリーク・レイ ン・580 (72)発明者 ネミロフスキイ，アドルフオ アメリカ合衆国、カリフオルニア・95129、 サン・ホセ、オールダーブルツク・レイ ン・1044 Ｆターム(参考） 5B045 BB01 BB28 BB31 BB44 5K030 HA08 HB17 HD03 LE05 MB15

Claims (59)

    【特許請求の範囲】
  1. 【請求項１】 データパケットプロセッサにおいて、処理中のパケットアカ
    ウンティング用の構成可能なキューイングシステムであって、 １つまたは複数のクラスタに配置された複数のキューと、 到着するパケットのパケット識別子を作成する識別機構と、 パケット識別子をキューに挿入し、パケット識別子をどのキューに挿入するか
    を決定する挿入論理と、 識別されたパケットの処理、完了したパケットのダウンロードの開始のために
    キューからパケット識別子を選択し、または選択したパケット識別子を再キュー
    イングする選択論理と を有するキューイングシステム。
  2. 【請求項２】 すべてのキューのパケット識別子の総数が、固定され、クラ
    スタの数およびクラスタごとのキューの数を、１から同一の最大個数まで変化す
    ることができ、クラスタの数が１と等しい場合、キューの数が最大個数になり、
    逆も同様である、請求項１に記載のキューイングシステム。
  3. 【請求項３】 キューの数を決定するクラスタの相対的な数が、プロセッサ
    に関連する構成レジスタをセットすることによってセットされる、請求項２に記
    載のキューイングシステム。
  4. 【請求項４】 パケット識別子の総数が２５６であり、２５６個のパケット
    が、どの時点でもデータパケットプロセッサで処理中になることができることを
    意味する、請求項２に記載のキューイングシステム。
  5. 【請求項５】 クラスタまたはキューのいずれかの最大個数が３２であり、
    クラスタまたはキューの数が２のべきになるように制御される、請求項２に記載
    のキューイングシステム。
  6. 【請求項６】 作成される前記パケット識別子が、前記パケット自体が処理
    中に保管されるメモリ位置に関連する、請求項１に記載のキューイングシステム
    。
  7. 【請求項７】 処理中にパケットデータを保管するオンボードメモリが、パ
    ケットページに配置され、前記パケット識別子が、パケットの前記パケットデー
    タが保管されるパケットページの先頭を識別するアドレスである、請求項６に記
    載のキューイングシステム。
  8. 【請求項８】 作成されキューイングされる前記パケット識別子が、前記メ
    モリ位置の他に、前記パケットを受信する装置の１つまたは複数の識別子と、前
    記パケットが処理中に総サイズが増加または減少したかの表示と、関連するパケ
    ットに関する処理が完了したか否かの表示と、前記パケット識別子を挿入すべき
    次のキューと、前記パケットが現在処理中であるかどうかの識別子とを含む、請
    求項６に記載のキューイングシステム。
  9. 【請求項９】 前記挿入論理が、パケットの優先順位を決定し、決定した前
    記優先順位に応じて前記パケットを特定のキューに挿入する、請求項１に記載の
    キューイングシステム。
  10. 【請求項１０】 クラスタが、番号を付けられ、識別されたパケットを処理
    する優先順位が、クラスタ番号による、請求項９に記載のキューイングシステム
    。
  11. 【請求項１１】 選択システムが、前記パケット識別子にセットされた次の
    キュー番号の値に基づいて再キューイングするパケットを選択する、請求項８に
    記載のキューイングシステム。
  12. 【請求項１２】 選択システムが、関連するパケットに関する処理が完了し
    たかどうかの表示の値に基づいて、ダウンロードするパケットを選択する、請求
    項８に記載のキューイングシステム。
  13. 【請求項１３】 選択システムが、キュー番号による優先順位に基づいて処
    理するパケットを選択する、請求項１０に記載のキューイングシステム。
  14. 【請求項１４】 処理するパケットを選択するために優先順位クラスタのキ
    ューを選択する時に、公平アルゴリズムを伴う、請求項１３に記載のキューイン
    グシステム。
  15. 【請求項１５】 前記データパケットプロセッサが、コンテキストレジスタ
    によって実施され個々のストリームに関連する別々のコンテキストを有するマル
    チストリーミングプロセッサであり、選択システムが、選択された識別子に関連
    するパケットからのヘッダ情報を、使用可能なコンテキストにロードさせる、請
    求項１に記載のキューイングシステム。
  16. 【請求項１６】 ストリームより多数のコンテキストがあり、使用可能なコ
    ンテキストへのヘッダ情報のローディングが、バックグラウンドで、すなわち、
    パケットの処理と並列に、達成される、請求項１５に記載のキューイングシステ
    ム。
  17. 【請求項１７】 プロセッサによって実行されるソフトウェアが、パケット
    識別子のフィールドの個々の値を操作することが可能な、請求項８に記載のキュ
    ーイングシステム。
  18. 【請求項１８】 前記挿入論理が、少なくとも部分的にフローに従って、パ
    ケットをキューに挿入し、挿入および選択論理が、個々のフローのパケット順序
    を保存するために協力する、請求項１に記載のキューイングシステム。
  19. 【請求項１９】 前記挿入論理が、ネットワークまたは交換装置から着信す
    るパケットを、キューへの識別子挿入に関する最高の優先順位を用いて扱い、再
    キューイングするパケット識別子を次に高い優先順位を用いて扱い、ソフトウェ
    アによって生成されるパケットの識別子を最低の優先順位を用いて扱う、請求項
    １に記載のキューイングシステム。
  20. 【請求項２０】 データパケットプロセッサであって、 １つまたは複数のソースからの着信パケットをバッファリングする入力バッフ
    ァと、 処理中にパケットデータを保管するローカルパケットメモリと、 パケットデータを処理するストリームプロセッサユニットと、 処理中のパケットアカウンティング用の構成可能なキューイングシステムと を含み、前記キューイングシステムが、１つまたは複数のクラスタに配置され
    た複数のキューと、到着するパケットのパケット識別子を作成する識別機構と、
    パケット識別子をキューに挿入し、パケット識別子をどのキューに挿入するかを
    決定する挿入論理と、識別されたパケットの処理の開始のためにキューからパケ
    ット識別子を選択し、完了したパケットをダウンロードし、または選択したパケ
    ット識別子を再キューイングする選択論理とを含む データパケットプロセッサ。
  21. 【請求項２１】 すべてのキューのパケット識別子の総数が固定され、クラ
    スタの数およびクラスタごとのキューの数が、１から同一の最大個数まで変化す
    ることができ、クラスタの数が１と等しい場合、キューの数が最大個数になり、
    逆も同様である、請求項２０に記載のプロセッサ。
  22. 【請求項２２】 キューの数を決定するクラスタの相対的な数が、プロセッ
    サに関連する構成レジスタをセットすることによってセットされる、請求項２１
    に記載のプロセッサ。
  23. 【請求項２３】 パケット識別子の総数が２５６であり、２５６個のパケッ
    トが、どの時点でも前記データパケットプロセッサで処理中になることができる
    ことを意味する、請求項２１に記載のプロセッサ。
  24. 【請求項２４】 クラスタまたはキューのいずれかの最大個数が３２であり
    、クラスタまたはキューの数が２のべきになるように制御される、請求項２１に
    記載のプロセッサ。
  25. 【請求項２５】 作成される前記パケット識別子が、前記パケット自体が処
    理中に保管されるメモリ位置に関連する、請求項２０に記載のプロセッサ。
  26. 【請求項２６】 処理中にパケットデータを保管するオンボードメモリが、
    パケットページに配置され、前記パケット識別子が、パケットの前記パケットデ
    ータが保管されるパケットページの先頭を識別するアドレスである、請求項２５
    に記載のプロセッサ。
  27. 【請求項２７】 作成されキューイングされる前記パケット識別子が、前記
    メモリ位置の他に、前記パケットを受信する装置の１つまたは複数の識別子と、
    前記パケットが処理中に総サイズが増加または減少したかの表示と、関連するパ
    ケットに関する処理が完了したか否かの表示と、前記パケット識別子を挿入すべ
    き次のキューと、前記パケットが現在処理中かどうかの識別子とを含む、請求項
    ２５に記載のプロセッサ。
  28. 【請求項２８】 前記挿入論理が、パケットの優先順位を決定し、決定した
    前記優先順位に応じて前記パケットを特定のキューに挿入する、請求項２０に記
    載のプロセッサ。
  29. 【請求項２９】 クラスタが、番号を付けられ、識別されたパケットを処理
    する優先順位が、クラスタ番号による、請求項２８に記載のプロセッサ。
  30. 【請求項３０】 選択システムが、前記パケット識別子にセットされた次の
    キュー番号の値に基づいて再キューイングするパケットを選択する、請求項２７
    に記載のプロセッサ。
  31. 【請求項３１】 選択システムが、関連するパケットに関する処理が完了し
    たかどうかの表示の値に基づいて、ダウンロードするパケットを選択する、請求
    項２７に記載のプロセッサ。
  32. 【請求項３２】 選択システムが、キュー番号による優先順位に基づいて処
    理するパケットを選択する、請求項２９に記載のプロセッサ。
  33. 【請求項３３】 処理するパケットを選択する優先順位クラスタのキューを
    選択する時に、公平アルゴリズムを伴う、請求項３２に記載のプロセッサ。
  34. 【請求項３４】 前記データパケットプロセッサが、コンテキストレジスタ
    によって実施され個々のストリームに関連する別々のコンテキストを有するマル
    チストリーミングプロセッサであり、選択システムが、選択された識別子に関連
    するパケットからのヘッダ情報を、使用可能なコンテキストにロードさせる、請
    求項２０に記載のプロセッサ。
  35. 【請求項３５】 ストリームより多数のコンテキストがあり、使用可能なコ
    ンテキストへのヘッダ情報のローディングが、バックグラウンドで、すなわち、
    パケットの処理と並列に、達成される、請求項３４に記載のプロセッサ。
  36. 【請求項３６】 プロセッサによって実行されるソフトウェアが、パケット
    識別子のフィールドの個々の値を操作することができる、請求項２７に記載のプ
    ロセッサ。
  37. 【請求項３７】 前記挿入論理が、少なくとも部分的にフローに従って、パ
    ケットをキューに挿入し、挿入および選択論理が、個々のフローでパケットの順
    序を保存するために協力する、請求項２０に記載のプロセッサ。
  38. 【請求項３８】 前記挿入論理が、ネットワークまたは交換装置から着信す
    るパケットを、キューへの識別子挿入に関する最高の優先順位を用いて扱い、再
    キューイングするパケット識別子を次に高い優先順位を用いて扱い、ソフトウェ
    アによって生成されるパケットの識別子を最低の優先順位を用いて扱う、請求項
    ２０に記載のプロセッサ。
  39. 【請求項３９】 データパケットプロセッサのパケットのアカウンティング
    の方法であって、 （ａ）プロセッサで１つまたは複数のクラスタに複数のキューを設けるステッ
    プと、 （ｂ）到着するパケットのパケット識別子を作成するステップと、 （ｃ）どのキューに挿入するかを決定する論理を有する挿入機構によってパケ
    ット識別子をキューに挿入するステップと、 （ｄ）識別されたパケットの処理の開始、完了したパケットのダウンロード、
    または選択されたパケット識別子の再キューイングのために、選択論理によって
    キューからパケット識別子を選択するステップと を含む方法。
  40. 【請求項４０】 すべてのキューのパケット識別子の総数が、固定され、ク
    ラスタの数およびクラスタごとのキューの数が、１から同一の最大個数まで変化
    することができ、クラスタの数が１と等しい場合に、キューの数が最大個数にな
    り、逆も同様である、請求項３９に記載の方法。
  41. 【請求項４１】 キューの数を決定するクラスタの相対的な数が、プロセッ
    サに関連する構成レジスタをセットすることによってセットされる、請求項４０
    に記載の方法。
  42. 【請求項４２】 パケット識別子の総数が２５６であり、２５６個のパケッ
    トが、どの時点でもデータパケットプロセッサで処理中になることができること
    を意味する、請求項４０に記載の方法。
  43. 【請求項４３】 クラスタまたはキューのいずれかの最大個数が３２であり
    、クラスタまたはキューの数が２のべきになるように制御される、請求項４０に
    記載の方法。
  44. 【請求項４４】 作成される前記パケット識別子が、前記パケット自体が処
    理中に保管されるメモリ位置に関連する、請求項３９に記載の方法。
  45. 【請求項４５】 処理中にパケットデータを保管するオンボードメモリが、
    パケットページに配置され、前記パケット識別子が、パケットの前記パケットデ
    ータが保管されるパケットページの先頭を識別するアドレスである、請求項４４
    に記載の方法。
  46. 【請求項４６】 作成され、キューイングされる前記パケット識別子が、前
    記メモリ位置の他に、前記パケットを受信する装置の１つまたは複数の識別子と
    、前記パケットが処理中に総サイズが増加または減少したかの表示と、関連する
    パケットに関する処理が完了したか否かの表示と、前記パケット識別子を挿入す
    べき次のキューと、前記パケットが現在処理中であるかの識別子とを含む、請求
    項４４に記載の方法。
  47. 【請求項４７】 前記挿入論理が、パケットの優先順位を決定し、決定した
    前記優先順位に応じて前記パケットを特定のキューに挿入する、請求項３９に記
    載の方法。
  48. 【請求項４８】 クラスタが、番号を付けられ、識別したパケットを処理す
    る優先順位が、クラスタ番号による、請求項４７に記載の方法。
  49. 【請求項４９】 選択システムが、前記パケット識別子にセットされた次の
    キュー番号の値に基づいて再キューイングのためにパケットを選択する、請求項
    ４６に記載の方法。
  50. 【請求項５０】 選択システムが、関連するパケットに関する処理が完了し
    たかどうかの表示の値に基づいて、ダウンロードのためにパケットを選択する、
    請求項４６に記載の方法。
  51. 【請求項５１】 選択システムが、キュー番号による優先順位に基づく処理
    のためにパケットを選択する、請求項４８に記載の方法。
  52. 【請求項５２】 処理のためにパケットを選択する優先順位クラスタのキュ
    ーを選択する時に、公平アルゴリズムを伴う、請求項１３に記載の方法。
  53. 【請求項５３】 前記データパケットプロセッサが、コンテキストレジスタ
    によって実施され、個々のストリームに関連する別々のコンテキストを有するマ
    ルチストリーミングプロセッサであり、選択システムが、選択された識別子に関
    連するパケットからのヘッダ情報を、使用可能なコンテキストにロードさせる、
    請求項３９に記載の方法。
  54. 【請求項５４】 ストリームより多数のコンテキストがあり、使用可能なコ
    ンテキストへのヘッダ情報のローディングが、バックグラウンドすなわち、パケ
    ットの処理と並列に、達成される、請求項５３に記載の方法。
  55. 【請求項５５】 プロセッサによって実行されるソフトウェアが、パケット
    識別子のフィールドの個々の値を操作することが可能な、請求項８に記載の方法
    。
  56. 【請求項５６】 前記挿入論理が、少なくとも部分的にフローに従って、パ
    ケットをキューに挿入し、挿入および選択論理が、個々のフローのパケット順序
    を保存するために協力する、請求項３９に記載の方法。
  57. 【請求項５７】 前記挿入論理が、ネットワークまたは交換装置から着信す
    るパケットを、キューへの識別子挿入のために最高の優先順位を用いて扱い、再
    キューイングされるパケット識別子を次に高い優先順位を用いて扱い、ソフトウ
    ェアによって生成されるパケットの識別子を最低の優先順位を用いて扱う、請求
    項３９に記載の方法。
  58. 【請求項５８】 処理を待っている到着するパケットを管理するキューイン
    グシステムを有するデータパケットプロセッサにおいて、 パケット番号の固定された範囲と、 割当機構と を有し、前記割当機構が、前記固定された範囲の個別の番号をアカウンティン
    グし、前記キューイングシステムのパケットが処理のために送られるかソフトウ
    ェアがパケットをアクティブにする時に番号を無効とマークし、前記キューイン
    グシステムに置かれる新たに到着したパケットに無効な番号を再割り当てするこ
    とを特徴とする パケット番号付けシステム。
  59. 【請求項５９】 ある時点でパケットに割り当てられたパケット番号が別の
    時点で同一のパケットに割り当てられることを保証するために、プローブビット
    が各パケットに関連付けられ、前記プローブビットが、パケット番号が割り当て
    られる時にデアサートされ、ストリームによって実行されるプローブ・アンド・
    セット（Ｐｒｏｂｅ ａｎｄ Ｓｅｔ）コマンドによってアサートされ、プロー
    ブビットがアサートされた後のどの時刻にも、アサートされたプローブビットが
    、前記パケット番号が前記同一のパケットに関連することを示すようにすること
    を特徴とする、請求項５８に記載のシステム。
JP2001558844A 2000-02-08 2001-01-08 パケットルーティング動作におけるプロセッサ用キューイングシステム Expired - Fee Related JP3801919B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US18136400P 2000-02-08 2000-02-08
US60/181,364 2000-02-08
US09/737,375 2000-12-14
US09/737,375 US7058064B2 (en) 2000-02-08 2000-12-14 Queueing system for processors in packet routing operations
PCT/US2001/000587 WO2001059585A1 (en) 2000-02-08 2001-01-08 Queueing system for processors in packet routing operations

Publications (2)

Publication Number Publication Date
JP2003523112A true JP2003523112A (ja) 2003-07-29
JP3801919B2 JP3801919B2 (ja) 2006-07-26

Family

ID=26877123

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001558844A Expired - Fee Related JP3801919B2 (ja) 2000-02-08 2001-01-08 パケットルーティング動作におけるプロセッサ用キューイングシステム

Country Status (7)

Country Link
US (3) US7058064B2 (ja)
EP (1) EP1259888B1 (ja)
JP (1) JP3801919B2 (ja)
AT (1) ATE460030T1 (ja)
AU (1) AU2001227736A1 (ja)
DE (1) DE60141452D1 (ja)
WO (1) WO2001059585A1 (ja)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7155516B2 (en) * 2000-02-08 2006-12-26 Mips Technologies, Inc. Method and apparatus for overflowing data packets to a software-controlled memory when they do not fit into a hardware-controlled memory
US20010052053A1 (en) * 2000-02-08 2001-12-13 Mario Nemirovsky Stream processing unit for a multi-streaming processor
US7649901B2 (en) 2000-02-08 2010-01-19 Mips Technologies, Inc. Method and apparatus for optimizing selection of available contexts for packet processing in multi-stream packet processing
US7032226B1 (en) 2000-06-30 2006-04-18 Mips Technologies, Inc. Methods and apparatus for managing a buffer of events in the background
US7058065B2 (en) 2000-02-08 2006-06-06 Mips Tech Inc Method and apparatus for preventing undesirable packet download with pending read/write operations in data packet processing
US7165257B2 (en) 2000-02-08 2007-01-16 Mips Technologies, Inc. Context selection and activation mechanism for activating one of a group of inactive contexts in a processor core for servicing interrupts
US7502876B1 (en) 2000-06-23 2009-03-10 Mips Technologies, Inc. Background memory manager that determines if data structures fits in memory with memory state transactions map
US7065096B2 (en) * 2000-06-23 2006-06-20 Mips Technologies, Inc. Method for allocating memory space for limited packet head and/or tail growth
US7076630B2 (en) * 2000-02-08 2006-07-11 Mips Tech Inc Method and apparatus for allocating and de-allocating consecutive blocks of memory in background memo management
US7082552B2 (en) * 2000-02-08 2006-07-25 Mips Tech Inc Functional validation of a packet management unit
US7058064B2 (en) 2000-02-08 2006-06-06 Mips Technologies, Inc. Queueing system for processors in packet routing operations
US7042887B2 (en) 2000-02-08 2006-05-09 Mips Technologies, Inc. Method and apparatus for non-speculative pre-fetch operation in data packet processing
US7139901B2 (en) * 2000-02-08 2006-11-21 Mips Technologies, Inc. Extended instruction set for packet processing applications
US7000034B2 (en) * 2000-03-02 2006-02-14 Agere Systems Inc. Function interface system and method of processing issued functions between co-processors
US7162615B1 (en) * 2000-06-12 2007-01-09 Mips Technologies, Inc. Data transfer bus communication using single request to perform command and return data to destination indicated in context to allow thread context switch
GB2371705B (en) * 2001-01-30 2003-04-23 3Com Corp Network switch with mutually coupled look-up engine and network processor
JP2004071103A (ja) * 2002-08-08 2004-03-04 Sharp Corp 自己同期型ｆｉｆｏメモリ装置
US7263105B2 (en) * 2002-12-18 2007-08-28 Intel Corporation WLAN device and method for interfacing between a MAC sublayer and a physical layer
US8731378B2 (en) 2003-06-30 2014-05-20 Broadcom Corporation System, method, and apparatus for playing back a plurality of video elementary streams with one playback channel
US7664823B1 (en) 2003-09-24 2010-02-16 Cisco Technology, Inc. Partitioned packet processing in a multiprocessor environment
US8243744B2 (en) * 2004-03-01 2012-08-14 Futurewei Technologies, Inc. Priority sorting
US8161270B1 (en) * 2004-03-30 2012-04-17 Extreme Networks, Inc. Packet data modification processor
US7385984B2 (en) * 2004-03-30 2008-06-10 Extreme Networks, Inc. Packet processing system architecture and method
US7778168B1 (en) * 2004-08-02 2010-08-17 Lsi Corporation Queuing system with mechanism to limit blocking of high-priority packets
US7366865B2 (en) * 2004-09-08 2008-04-29 Intel Corporation Enqueueing entries in a packet queue referencing packets
CA2590686C (en) * 2004-12-17 2013-05-21 Onechip Photonics Inc. Compact load balanced switching structures for packet based communication networks
US8331380B2 (en) * 2005-02-18 2012-12-11 Broadcom Corporation Bookkeeping memory use in a search engine of a network device
US7664041B2 (en) * 2005-05-26 2010-02-16 Dale Trenton Smith Distributed stream analysis using general purpose processors
WO2007018852A1 (en) * 2005-07-27 2007-02-15 Sinett Corporation Queuing and scheduling architecture using both internal and external packet memory for network appliances
US7584286B2 (en) * 2006-06-28 2009-09-01 Intel Corporation Flexible and extensible receive side scaling
JP4626582B2 (ja) * 2006-07-03 2011-02-09 ソニー株式会社 カード型周辺機器およびカード通信システム
US7760748B2 (en) 2006-09-16 2010-07-20 Mips Technologies, Inc. Transaction selector employing barrel-incrementer-based round-robin apparatus supporting dynamic priorities in multi-port switch
US7773621B2 (en) 2006-09-16 2010-08-10 Mips Technologies, Inc. Transaction selector employing round-robin apparatus supporting dynamic priorities in multi-port switch
US7961745B2 (en) 2006-09-16 2011-06-14 Mips Technologies, Inc. Bifurcated transaction selector supporting dynamic priorities in multi-port switch
US7990989B2 (en) * 2006-09-16 2011-08-02 Mips Technologies, Inc. Transaction selector employing transaction queue group priorities in multi-port switch
CN101277175B (zh) * 2007-03-30 2012-02-29 国际商业机器公司 改进会话启动协议服务器性能的方法和装置
US8170042B2 (en) * 2007-11-27 2012-05-01 Cisco Technology, Inc. Transmit-side scaler and method for processing outgoing information packets using thread-based queues
WO2010117359A1 (en) * 2009-04-07 2010-10-14 Cisco Technology, Inc. Transmit-side scaler and method for processing outgoing information packets using thread-based queues
WO2010147473A1 (en) * 2009-06-16 2010-12-23 Ontime Networks As Method on a network element for the purpose of synchronization of clocks in a network
CN102385558B (zh) * 2010-08-31 2015-08-19 国际商业机器公司 请求控制装置、请求控制方法及相关的处理器
US9197576B2 (en) * 2010-11-15 2015-11-24 Rockwell Automation Technologies, Inc. Method and apparatus for allocating and prioritizing data transmission
US8605732B2 (en) 2011-02-15 2013-12-10 Extreme Networks, Inc. Method of providing virtual router functionality
US8490107B2 (en) 2011-08-08 2013-07-16 Arm Limited Processing resource allocation within an integrated circuit supporting transaction requests of different priority levels
US9582440B2 (en) 2013-02-10 2017-02-28 Mellanox Technologies Ltd. Credit based low-latency arbitration with data transfer
US9641465B1 (en) * 2013-08-22 2017-05-02 Mellanox Technologies, Ltd Packet switch with reduced latency
CN105912273B (zh) * 2016-04-15 2019-05-24 成都欧飞凌通讯技术有限公司 一种报文共享储存管理的fpga实现方法
US10545786B2 (en) 2017-09-22 2020-01-28 International Business Machines Corporation Accounting and enforcing non-process execution by container-based software transmitting data over a network
US10810038B2 (en) 2017-09-22 2020-10-20 International Business Machines Corporation Accounting and enforcing non-process execution by container-based software receiving data over a network
CN111258832B (zh) * 2020-01-22 2023-06-20 泰康保险集团股份有限公司 一种接口参数校验方法、装置、设备及介质
CN112187667B (zh) * 2020-09-16 2022-09-13 深圳希施玛数据科技有限公司 数据下载方法、装置、设备及存储介质

Family Cites Families (143)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR294864A (fr) * 1899-12-01 1900-01-01 Vicarino Charles Auguste Nouveau systeme d'eclairage des voitures de chemins de fer par dynamo a vitesse variable et accumulateurs
US4200927A (en) * 1978-01-03 1980-04-29 International Business Machines Corporation Multi-instruction stream branch processing mechanism
US4707784A (en) * 1983-02-28 1987-11-17 Honeywell Bull Inc. Prioritized secondary use of a cache with simultaneous access
US4942518A (en) * 1984-06-20 1990-07-17 Convex Computer Corporation Cache store bypass for computer
US5021945A (en) 1985-10-31 1991-06-04 Mcc Development, Ltd. Parallel processor system for processing natural concurrencies and method therefor
CA1293819C (en) * 1986-08-29 1991-12-31 Thinking Machines Corporation Very large scale computer
US5023776A (en) * 1988-02-22 1991-06-11 International Business Machines Corp. Store queue for a tightly coupled multiple processor configuration with two-level cache buffer storage
US5295258A (en) * 1989-12-22 1994-03-15 Tandem Computers Incorporated Fault-tolerant computer system with online recovery and reintegration of redundant components
US5161156A (en) * 1990-02-02 1992-11-03 International Business Machines Corporation Multiprocessing packet switching connection system having provision for error correction and recovery
US5121383A (en) * 1990-11-16 1992-06-09 Bell Communications Research, Inc. Duration limited statistical multiplexing in packet networks
US5291461A (en) * 1990-11-28 1994-03-01 Raytheon Company Elastomer structure for transducers
US5367643A (en) 1991-02-06 1994-11-22 International Business Machines Corporation Generic high bandwidth adapter having data packet memory configured in three level hierarchy for temporary storage of variable length data packets
EP0504537A1 (en) 1991-03-22 1992-09-23 International Business Machines Corporation Method and apparatus for the testing and evaluation of geographically distributed telecommunication networks
US5659797A (en) * 1991-06-24 1997-08-19 U.S. Philips Corporation Sparc RISC based computer system including a single chip processor with memory management and DMA units coupled to a DRAM interface
US5291481A (en) * 1991-10-04 1994-03-01 At&T Bell Laboratories Congestion control for high speed packet networks
US5295133A (en) * 1992-02-12 1994-03-15 Sprint International Communications Corp. System administration in a flat distributed packet switch architecture
US6047122A (en) 1992-05-07 2000-04-04 Tm Patents, L.P. System for method for performing a context switch operation in a massively parallel computer system
US5742760A (en) * 1992-05-12 1998-04-21 Compaq Computer Corporation Network packet switch using shared memory for repeating and bridging packets at media rate
US5465331A (en) * 1992-12-23 1995-11-07 International Business Machines Corporation Apparatus having three separated and decentralized processors for concurrently and independently processing packets in a communication network
US5796966A (en) * 1993-03-01 1998-08-18 Digital Equipment Corporation Method and apparatus for dynamically controlling data routes through a network
US5675790A (en) * 1993-04-23 1997-10-07 Walls; Keith G. Method for improving the performance of dynamic memory allocation by removing small memory fragments from the memory pool
JPH06314264A (ja) * 1993-05-06 1994-11-08 Nec Corp セルフ・ルーティング・クロスバー・スイッチ
US5864679A (en) 1993-09-06 1999-01-26 Kabushiki Kaisha Toshiba Transaction routing in a multiple processor system using an extracted transaction feature parameter and transaction historical data
US5471598A (en) * 1993-10-18 1995-11-28 Cyrix Corporation Data dependency detection and handling in a microprocessor with write buffer
GB2288097B (en) 1994-03-23 1998-09-23 Roke Manor Research ATM queuing and scheduling apparatus
US5812810A (en) * 1994-07-01 1998-09-22 Digital Equipment Corporation Instruction coding to support parallel execution of programs
US5521916A (en) * 1994-12-02 1996-05-28 At&T Corp. Implementation of selective pushout for space priorities in a shared memory asynchronous transfer mode switch
US5619497A (en) * 1994-12-22 1997-04-08 Emc Corporation Method and apparatus for reordering frames
US5724565A (en) * 1995-02-03 1998-03-03 International Business Machines Corporation Method and system for processing first and second sets of instructions by first and second types of processing systems
US5550803A (en) * 1995-03-17 1996-08-27 Advanced Micro Devices, Inc. Method and system for increasing network information carried in a data packet via packet tagging
US5684797A (en) 1995-04-05 1997-11-04 International Business Machines Corporation ATM cell multicasting method and apparatus
US5918050A (en) * 1995-05-05 1999-06-29 Nvidia Corporation Apparatus accessed at a physical I/O address for address and data translation and for context switching of I/O devices in response to commands from application programs
US5742840A (en) * 1995-08-16 1998-04-21 Microunity Systems Engineering, Inc. General purpose, multiple precision parallel operation, programmable media processor
US5893077A (en) 1995-08-23 1999-04-06 Microsoft Corporation Method and apparatus for generating and collecting a billing event object within an on-line network
US5708814A (en) * 1995-11-21 1998-01-13 Microsoft Corporation Method and apparatus for reducing the rate of interrupts by generating a single interrupt for a group of events
US5784649A (en) * 1996-03-13 1998-07-21 Diamond Multimedia Systems, Inc. Multi-threaded FIFO pool buffer and bus transfer control system
KR100225910B1 (ko) * 1996-04-04 1999-10-15 구자홍 액정표시장치(liquid crystal display device)
US5778187A (en) 1996-05-09 1998-07-07 Netcast Communications Corp. Multicasting method and apparatus
US7266686B1 (en) 1996-05-09 2007-09-04 Two-Way Media Llc Multicasting method and apparatus
US5784699A (en) * 1996-05-24 1998-07-21 Oracle Corporation Dynamic memory allocation in a computer using a bit map index
US5978893A (en) * 1996-06-19 1999-11-02 Apple Computer, Inc. Method and system for memory management
US6247105B1 (en) * 1996-06-20 2001-06-12 Sun Microsystems, Inc. Externally identifiable descriptor for standard memory allocation interface
US5987578A (en) * 1996-07-01 1999-11-16 Sun Microsystems, Inc. Pipelining to improve the interface of memory devices
US6173327B1 (en) 1996-07-11 2001-01-09 Jeroen De Borst Object-oriented method and apparatus for information delivery
US5951670A (en) 1996-09-06 1999-09-14 Intel Corporation Segment register renaming in an out of order processor
US6247040B1 (en) 1996-09-30 2001-06-12 Lsi Logic Corporation Method and structure for automated switching between multiple contexts in a storage subsystem target device
US6009516A (en) * 1996-10-21 1999-12-28 Texas Instruments Incorporated Pipelined microprocessor with efficient self-modifying code detection and handling
US5951679A (en) 1996-10-31 1999-09-14 Texas Instruments Incorporated Microprocessor circuits, systems, and methods for issuing successive iterations of a short backward branch loop in a single cycle
US5835491A (en) * 1996-11-21 1998-11-10 Xerox Corporation Method for supporting multicast capabilities in switching networks with a reservation ring
US5978379A (en) * 1997-01-23 1999-11-02 Gadzoox Networks, Inc. Fiber channel learning bridge, learning half bridge, and protocol
US6412004B1 (en) 1997-03-27 2002-06-25 Microsoft Corporation Metaserver for a multimedia distribution network
US6314511B2 (en) * 1997-04-03 2001-11-06 University Of Washington Mechanism for freeing registers on processors that perform dynamic out-of-order execution of instructions using renaming registers
US6067608A (en) 1997-04-15 2000-05-23 Bull Hn Information Systems Inc. High performance mechanism for managing allocation of virtual memory buffers to virtual processes on a least recently used basis
US5892966A (en) 1997-06-27 1999-04-06 Sun Microsystems, Inc. Processor complex for executing multimedia functions
US5896517A (en) 1997-08-18 1999-04-20 Bull Hn Information Systems Inc. High performance processor employing background memory move mechanism
US6226680B1 (en) * 1997-10-14 2001-05-01 Alacritech, Inc. Intelligent network interface system method for protocol processing
US6567839B1 (en) 1997-10-23 2003-05-20 International Business Machines Corporation Thread switch control in a multithreaded processor system
US6085294A (en) 1997-10-24 2000-07-04 Compaq Computer Corporation Distributed data dependency stall mechanism
EP0918280B1 (en) * 1997-11-19 2004-03-24 IMEC vzw System and method for context switching on predetermined interruption points
US6188699B1 (en) 1997-12-11 2001-02-13 Pmc-Sierra Ltd. Multi-channel encoder/decoder
US6131163A (en) * 1998-02-17 2000-10-10 Cisco Technology, Inc. Network gateway mechanism having a protocol stack proxy
US6219339B1 (en) * 1998-02-20 2001-04-17 Lucent Technologies Inc. Method and apparatus for selectively discarding packets
US6088745A (en) * 1998-03-17 2000-07-11 Xylan Corporation Logical output queues linking buffers allocated using free lists of pointer groups of multiple contiguous address space
US6023738A (en) * 1998-03-30 2000-02-08 Nvidia Corporation Method and apparatus for accelerating the transfer of graphical images
US6151644A (en) * 1998-04-17 2000-11-21 I-Cube, Inc. Dynamically configurable buffer for a computer network
US6219783B1 (en) 1998-04-21 2001-04-17 Idea Corporation Method and apparatus for executing a flush RS instruction to synchronize a register stack with instructions executed by a processor
EP0953898A3 (en) * 1998-04-28 2003-03-26 Matsushita Electric Industrial Co., Ltd. A processor for executing Instructions from memory according to a program counter, and a compiler, an assembler, a linker and a debugger for such a processor
GB2339035B (en) * 1998-04-29 2002-08-07 Sgs Thomson Microelectronics A method and system for transmitting interrupts
AU4071499A (en) 1998-05-08 1999-11-29 C-Port Corporation Digital communications processor
US7100020B1 (en) 1998-05-08 2006-08-29 Freescale Semiconductor, Inc. Digital communications processor
US6070202A (en) * 1998-05-11 2000-05-30 Motorola, Inc. Reallocation of pools of fixed size buffers based on metrics collected for maximum number of concurrent requests for each distinct memory size
US6157955A (en) * 1998-06-15 2000-12-05 Intel Corporation Packet processing system including a policy engine having a classification unit
US6593937B2 (en) 1998-06-18 2003-07-15 Sony Corporation Method of and apparatus for handling high bandwidth on-screen-display graphics data over a distributed IEEE 1394 network utilizing an isochronous data transmission format
US6820087B1 (en) 1998-07-01 2004-11-16 Intel Corporation Method and apparatus for initializing data structures to accelerate variable length decode
US6640248B1 (en) * 1998-07-10 2003-10-28 Malibu Networks, Inc. Application-aware, quality of service (QoS) sensitive, media access control (MAC) layer
US6249801B1 (en) * 1998-07-15 2001-06-19 Radware Ltd. Load balancing
US6195680B1 (en) 1998-07-23 2001-02-27 International Business Machines Corporation Client-based dynamic switching of streaming servers for fault-tolerance and load balancing
US6155840A (en) 1998-09-18 2000-12-05 At Home Corporation System and method for distributed learning
US6389449B1 (en) 1998-12-16 2002-05-14 Clearwater Networks, Inc. Interstream control and communications for multi-streaming digital processors
US6477562B2 (en) 1998-12-16 2002-11-05 Clearwater Networks, Inc. Prioritized instruction scheduling for multi-streaming processors
US7257814B1 (en) 1998-12-16 2007-08-14 Mips Technologies, Inc. Method and apparatus for implementing atomicity of memory operations in dynamic multi-streaming processors
US6574230B1 (en) * 1998-12-18 2003-06-03 Nortel Networks Limited Scheduling technique for delayed queue service
US6377972B1 (en) 1999-01-19 2002-04-23 Lucent Technologies Inc. High quality streaming multimedia
US6393028B1 (en) 1999-02-25 2002-05-21 Advanced Micro Devices, Inc. Method and apparatus for providing EOF for frame modification
US6546366B1 (en) 1999-02-26 2003-04-08 Mitel, Inc. Text-to-speech converter
US6453360B1 (en) * 1999-03-01 2002-09-17 Sun Microsystems, Inc. High performance network interface
US6389468B1 (en) 1999-03-01 2002-05-14 Sun Microsystems, Inc. Method and apparatus for distributing network traffic processing on a multiprocessor computer
US6483804B1 (en) * 1999-03-01 2002-11-19 Sun Microsystems, Inc. Method and apparatus for dynamic packet batching with a high performance network interface
US6650640B1 (en) 1999-03-01 2003-11-18 Sun Microsystems, Inc. Method and apparatus for managing a network flow in a high performance network interface
US6721794B2 (en) 1999-04-01 2004-04-13 Diva Systems Corp. Method of data management for efficiently storing and retrieving data to respond to user access requests
US6535905B1 (en) * 1999-04-29 2003-03-18 Intel Corporation Method and apparatus for thread switching within a multithreaded processor
US6618820B1 (en) 2000-01-10 2003-09-09 Imagex.Com, Inc. Method for configuring an application server system
US6813268B1 (en) * 1999-05-21 2004-11-02 Broadcom Corporation Stacked network switch configuration
US6581102B1 (en) 1999-05-27 2003-06-17 International Business Machines Corporation System and method for integrating arbitrary isochronous processing algorithms in general media processing systems
US6169745B1 (en) * 1999-06-18 2001-01-02 Sony Corporation System and method for multi-level context switching in an electronic network
US6549996B1 (en) 1999-07-02 2003-04-15 Oracle Corporation Scalable multiple address space server
US6539476B1 (en) 1999-08-12 2003-03-25 Handspring, Inc. Mobile computer system capable for copying set-up application including removal routine from peripheral device for removing device programs after the device is removed
US6477580B1 (en) 1999-08-31 2002-11-05 Accenture Llp Self-described stream in a communication services patterns environment
US6502213B1 (en) * 1999-08-31 2002-12-31 Accenture Llp System, method, and article of manufacture for a polymorphic exception handler in environment services patterns
US6738371B1 (en) * 1999-09-28 2004-05-18 Ericsson Inc. Ingress data queue management in a packet data router
US6529515B1 (en) * 1999-09-30 2003-03-04 Lucent Technologies, Inc. Method and apparatus for efficient network management using an active network mechanism
US6438135B1 (en) * 1999-10-21 2002-08-20 Advanced Micro Devices, Inc. Dynamic weighted round robin queuing
US6523109B1 (en) * 1999-10-25 2003-02-18 Advanced Micro Devices, Inc. Store queue multimatch detection
US6611724B1 (en) 1999-11-24 2003-08-26 Square D Company On line monitor for a control device
US20020124262A1 (en) * 1999-12-01 2002-09-05 Andrea Basso Network based replay portal
US6714978B1 (en) * 1999-12-04 2004-03-30 Worldcom, Inc. Method and system for processing records in a communications network
EP1258142A4 (en) 1999-12-10 2005-08-10 Sedna Patent Services Llc METHOD AND DEVICE FOR CARRYING OUT A USER LIFE IN A POLLING VIDEO SERVICE ENVIRONMENT
US6625808B1 (en) * 1999-12-10 2003-09-23 Microsoft Corporation Method and apparatus for facilitating memory management in a program comprised of heterogeneous components
EP1258144A1 (en) * 1999-12-14 2002-11-20 General Instrument Corporation Dynamic configuration of input filtering parameters for an mpeg re-multiplexer
US7076630B2 (en) * 2000-02-08 2006-07-11 Mips Tech Inc Method and apparatus for allocating and de-allocating consecutive blocks of memory in background memo management
US7065096B2 (en) 2000-06-23 2006-06-20 Mips Technologies, Inc. Method for allocating memory space for limited packet head and/or tail growth
US20010052053A1 (en) * 2000-02-08 2001-12-13 Mario Nemirovsky Stream processing unit for a multi-streaming processor
US7058065B2 (en) 2000-02-08 2006-06-06 Mips Tech Inc Method and apparatus for preventing undesirable packet download with pending read/write operations in data packet processing
US7155516B2 (en) 2000-02-08 2006-12-26 Mips Technologies, Inc. Method and apparatus for overflowing data packets to a software-controlled memory when they do not fit into a hardware-controlled memory
US7649901B2 (en) * 2000-02-08 2010-01-19 Mips Technologies, Inc. Method and apparatus for optimizing selection of available contexts for packet processing in multi-stream packet processing
US7032226B1 (en) * 2000-06-30 2006-04-18 Mips Technologies, Inc. Methods and apparatus for managing a buffer of events in the background
US7058064B2 (en) 2000-02-08 2006-06-06 Mips Technologies, Inc. Queueing system for processors in packet routing operations
US7082552B2 (en) * 2000-02-08 2006-07-25 Mips Tech Inc Functional validation of a packet management unit
US7042887B2 (en) * 2000-02-08 2006-05-09 Mips Technologies, Inc. Method and apparatus for non-speculative pre-fetch operation in data packet processing
US7502876B1 (en) 2000-06-23 2009-03-10 Mips Technologies, Inc. Background memory manager that determines if data structures fits in memory with memory state transactions map
US7165257B2 (en) 2000-02-08 2007-01-16 Mips Technologies, Inc. Context selection and activation mechanism for activating one of a group of inactive contexts in a processor core for servicing interrupts
US7139901B2 (en) * 2000-02-08 2006-11-21 Mips Technologies, Inc. Extended instruction set for packet processing applications
US6381242B1 (en) * 2000-08-29 2002-04-30 Netrake Corporation Content processor
US20020107962A1 (en) 2000-11-07 2002-08-08 Richter Roger K. Single chassis network endpoint system with network processor for load balancing
US6792509B2 (en) 2001-04-19 2004-09-14 International Business Machines Corporation Partitioned cache of multiple logical levels with adaptive reconfiguration based on multiple criteria
US7058070B2 (en) * 2001-05-01 2006-06-06 Integrated Device Technology, Inc. Back pressure control system for network switch port
US20020174244A1 (en) 2001-05-18 2002-11-21 Telgen Corporation System and method for coordinating, distributing and processing of data
US6965982B2 (en) 2001-06-29 2005-11-15 International Business Machines Corporation Multithreaded processor efficiency by pre-fetching instructions for a scheduled thread
US6738378B2 (en) * 2001-08-22 2004-05-18 Pluris, Inc. Method and apparatus for intelligent sorting and process determination of data packets destined to a central processing unit of a router or server on a data packet network
US7272659B2 (en) 2002-06-25 2007-09-18 Olympus Corporation Information rewriting method, recording medium storing information rewriting program and information terminal device
US7283549B2 (en) * 2002-07-17 2007-10-16 D-Link Corporation Method for increasing the transmit and receive efficiency of an embedded ethernet controller
US20040049570A1 (en) * 2002-09-17 2004-03-11 Frank Ed H. Method and system for network management in a hybrid wired/wireless network
AU2003270828A1 (en) 2002-09-18 2004-04-08 Netezza Corporation Asymmetric data streaming architecture having autonomous and asynchronous job processing unit
US7099997B2 (en) * 2003-02-27 2006-08-29 International Business Machines Corporation Read-modify-write avoidance using a boundary word storage mechanism
US20040210663A1 (en) * 2003-04-15 2004-10-21 Paul Phillips Object-aware transport-layer network processing engine
US7138019B2 (en) * 2003-07-30 2006-11-21 Tdk Corporation Method for producing magnetostrictive element and sintering method
US7346680B2 (en) 2003-09-22 2008-03-18 Intel Corporation Speculative prefetch of a protocol control block from an external memory unit
US7325099B2 (en) 2004-10-27 2008-01-29 Intel Corporation Method and apparatus to enable DRAM to support low-latency access via vertical caching
JP2006187901A (ja) * 2005-01-04 2006-07-20 Funai Electric Co Ltd プリンタ装置およびレーザビームプリンタ装置
US7463593B2 (en) * 2005-01-13 2008-12-09 International Business Machines Corporation Network host isolation tool
US8121148B2 (en) * 2005-03-24 2012-02-21 Ixia Protocol stack using shared memory
US20070008989A1 (en) 2005-06-30 2007-01-11 Intel Corporation Packet processing
US20080072264A1 (en) * 2006-08-02 2008-03-20 Aaron Crayford Distribution of content on a network

Also Published As

Publication number Publication date
JP3801919B2 (ja) 2006-07-26
US7058064B2 (en) 2006-06-06
EP1259888A1 (en) 2002-11-27
WO2001059585A1 (en) 2001-08-16
ATE460030T1 (de) 2010-03-15
US7715410B2 (en) 2010-05-11
US20060159104A1 (en) 2006-07-20
US20010043610A1 (en) 2001-11-22
US7551626B2 (en) 2009-06-23
EP1259888B1 (en) 2010-03-03
EP1259888A4 (en) 2008-02-13
DE60141452D1 (de) 2010-04-15
AU2001227736A1 (en) 2001-08-20
US20060153197A1 (en) 2006-07-13

Similar Documents

Publication Publication Date Title
JP3801919B2 (ja) パケットルーティング動作におけるプロセッサ用キューイングシステム
US7765554B2 (en) Context selection and activation mechanism for activating one of a group of inactive contexts in a processor core for servicing interrupts
US7197043B2 (en) Method for allocating memory space for limited packet head and/or tail growth
US8081645B2 (en) Context sharing between a streaming processing unit (SPU) and a packet management unit (PMU) in a packet processing environment
US7139901B2 (en) Extended instruction set for packet processing applications
US7058065B2 (en) Method and apparatus for preventing undesirable packet download with pending read/write operations in data packet processing
US7280548B2 (en) Method and apparatus for non-speculative pre-fetch operation in data packet processing
US7644307B2 (en) Functional validation of a packet management unit
US8539199B2 (en) Hash processing in a network communications processor architecture
US8321385B2 (en) Hash processing in a network communications processor architecture
US8537832B2 (en) Exception detection and thread rescheduling in a multi-core, multi-thread network processor
US6822959B2 (en) Enhancing performance by pre-fetching and caching data directly in a communication processor's register set
US20020051460A1 (en) Method for automatic resource reservation and communication that facilitates using multiple processing events for a single processing task
WO2002011368A2 (en) Pre-fetching and caching data in a communication processor's register set

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050812

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050927

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20051221

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060322

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060418

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060426

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3801919

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090512

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100512

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110512

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110512

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120512

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120512

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130512

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140512

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees