JP2003519868A - プロセッサ内での動作モードの確立 - Google Patents

Abstract

(57)【要約】 プロセッサは、アドレスサイズが３２ビットよりも大きく、かつオペランドサイズが３２ビットまたは６４ビットであり得る処理モードをサポートする。アドレスサイズは公称６４ビットとして示され得るが、プロセッサの種々の実施例は、３２ビットよりも大きく６４ビット以下のすべてのアドレスサイズを処理モードで実現し得る。処理モードは、制御レジスタ内のイネーブル指示をイネーブル状態にし、かつセグメント記述子内の第１の動作モード指示および第２の動作モード指示を予め規定された状態にセットすることによって、確立され得る。ｘ８６プロセッサアーキテクチャとの互換ができる３２ビットおよび１６ビット処理のための互換モードが提供されるように、（イネーブル指示はイネーブル状態のままで）第１の動作モード指示と第２の動作モード指示との他の組合せが用いられ得る。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】

この発明はプロセッサの分野に関し、より具体的には、プロセッサ内のアドレ
スサイズおよびオペランドサイズに関する。

【０００２】

【関連技術の説明】

ｘ８６アーキテクチャ（ＩＡ−３２アーキテクチャとしても知られる）は市場
で広く受け入れられ、成功を享受してきた。したがって、ｘ８６アーキテクチャ
に従ってプロセッサを設計することが有利である。このようなプロセッサは、ｘ
８６アーキテクチャに書込まれた大量のソフトウェアから利益を得ることができ
る（このようなプロセッサはソフトウェアを実行でき、そのプロセッサを採用す
るコンピュータシステムは大量の利用可能なソフトウェアのために市場でより広
く受け入れられ得るからである）。

【０００３】 コンピュータシステムは進化し続けてきたため、６４ビットアドレスサイズ（
時としてオペランドサイズ）が望ましいものとなった。より大きなアドレスサイ
ズによって、より大きなメモリフットプリント（プログラムによって動作させら
れるデータおよびプログラム内の命令によって占有されるメモリの量）を有する
プログラムがメモリスペース内で動作することが可能となる。より大きなオペラ
ンドサイズによって、より大きなオペランド上で、より正確にはオペランド内で
の動作が可能となる。６４ビットアドレスおよび／またはオペランドサイズを用
いると、より高性能なアプリケーションおよび／またはオペレーティングシステ
ムが可能となり得る。

【０００４】 残念ながら、ｘ８６アーキテクチャは最大３２ビットオペランドサイズおよび
３２ビットアドレスサイズに限定されている。オペランドサイズとは、プロセッ
サによって動作させられるビットの数（たとえば、ソースまたはデスティネーシ
ョンオペランド内のビット数）を指す。アドレスサイズとは、プロセッサが生成
するアドレス内のビットの数を指す。したがって、ｘ８６アーキテクチャを採用
するプロセッサは、６４ビットアドレスサイズまたはオペランドサイズから利益
を得ることができるアプリケーションのニーズを満たさないおそれがある。

【０００５】

【発明の概要】

上述の問題は、ここで説明されるようなプロセッサによって大部分が解決され
る。そのプロセッサは、アドレスサイズが３２ビットよりも大きく、かつオペラ
ンドサイズが３２ビットまたは６４ビットであり得る第１の処理モードをサポー
トする。アドレスサイズは公称６４ビットとして示され得るが、プロセッサの種
々の実施例は、３２ビットよりも大きく６４ビット以下のあらゆるアドレスサイ
ズを第１の処理モードで実現し得る。第１の処理モードは、制御レジスタ内のイ
ネーブル指示をイネーブル状態にし、さらにはセグメント記述子内の第１の動作
モード指示および第２の動作モード指示を予め規定された状態にセットする(set
)ことによって、確立され得る。ｘ８６プロセッサアーキテクチャとの互換がで
きる３２ビットおよび１６ビット処理のための互換モードが提供されるように、
（イネーブル指示はイネーブル状態のままで）第１の動作モード指示と第２の動
作モード指示との他の組合せが用いられ得る。有利なことには、ｘ８６プロセッ
サアーキテクチャとの互換性が提供され、したがってｘ８６プロセッサアーキテ
クチャに書込まれた既存のコードをサポートしながら、６４ビット処理が提供さ
れ得る。

【０００６】 さらに、第１の処理モードのためのイネーブル指示が制御レジスタ内で依然と
してイネーブル状態である間に３２ビットおよび１６ビット処理のための互換モ
ードを提供することによって、ソフトウェアの互換性が簡素化され得る。たとえ
ば、第１の処理モードを利用するようにコーディングされたオペレーティングシ
ステムは、３２ビットモードまたは１６ビットモードに書込まれたアプリケーシ
ョンを依然として実行し得る。プロセッサは、オペレーティングシステムコード
を実行する間に第１の処理モードで動作し得る。アプリケーションコードを実行
している間に、プロセッサは、（対応するセグメント記述子内の第１の動作モー
ド指示および第２の動作モード指示によって指示されるように）３２ビットモー
ドまたは１６ビットモードで動作し得る。しかし、オペレーティングシステムへ
の呼出が行なわれるか、または、例外または割込によってオペレーティングシス
テムコードが実行させられると、イネーブル指示はプロセッサにオペレーティン
グシステムコードは第１の処理モードにあり得ることを示し、したがって（オペ
レーティングシステムに対応するセグメント記述子内の第１の動作モード指示お
よび第２の動作モード指示に基づいて）第１の処理モードがスイッチで確立され
ることを可能にし得る。

【０００７】 加えて、制御レジスタ内のイネーブル指示がディセーブル状態にあるならば、
プロセッサは１６ビットおよび３２ビットｘ８６動作モードをサポートし得る。
イネーブル指示がディセーブルにされていると、第１の動作モード指示は不定と
され得る。第２の動作モード指示は、プロセッサの動作モードが１６ビットかま
たは３２ビットかを決定し得る。このようなモードは、たとえば、プロセッサが
異なる態様で第１の動作モード指示を規定するセグメント記述子をサポートする
ならば、用いられ得る。

【０００８】 概して、プロセッサが企図される。プロセッサは、セグメントレジスタと制御
レジスタとを含む。セグメントレジスタは、第１の動作モード指示および第２の
動作モード指示を含むセグメント記述子を識別するセグメントセレクタを記憶す
るように構成される。制御レジスタは、イネーブル指示を記憶するように構成さ
れる。イネーブル指示、第１の動作モード指示、および第２の動作モード指示に
応答して、プロセッサは動作モードを確立するように構成される。

【０００９】 加えて、セグメントレジスタと、イネーブル指示を記憶するように構成される
制御レジスタとを含むプロセッサが企図される。セグメントレジスタは、セグメ
ント記述子からの情報およびセグメントセレクタを記憶するように構成される。
セグメントセレクタは、プロセッサが結合されるメモリ内に記憶されたセグメン
ト記述子テーブルへのインデックスを含み、セグメント記述子は、インデックス
によって指示されるエントリ内のセグメント記述子テーブル内に記憶される。プ
ロセッサは、セグメントセレクタに応答してセグメント記述子テーブルからセグ
メント記述子を読出すように構成され、セグメント記述子は動作モード指示を含
む。プロセッサは、イネーブル指示がイネーブル状態にあることと動作モード指
示が第１の状態にあることとに応答して仮想アドレスが３２ビットよりも大きい
動作モードで動作するように構成される。

【００１０】 さらに、方法が企図される。動作モードは、プロセッサ内の制御レジスタの中
のイネーブル指示、セグメント記述子内の第１の動作モード指示、およびセグメ
ント記述子内の第２の動作モード指示に応答して、プロセッサ内で確立される。
動作モードに応答して、オペランドが取出され、アドレスが生成される。

【００１１】 以下の詳細な説明を読み、さらには添付の図を参照することによって、この発
明の他の目的および利点が明らかとなるだろう。

【００１２】 この発明には種々の変形および代替の形が可能であるが、その具体的な実施例
は図における例によって示され、ここで詳細に説明される。しかし、図およびそ
れに対する詳細な説明は、この発明を開示されたある特定の形に限定することを
意図するものではなく、逆に、追加の請求項によって規定されるようなこの発明
の思想および範囲内にあるすべての変形、均等物、および代替物を包含すること
が意図されることが理解されるべきである。

【００１３】

【好ましい実施例の詳細な説明】

図１を参照して、プロセッサ１０のある実施例を例示するブロック図が示され
る。他の実施例も可能であり、企図される。図１の実施例では、プロセッサ１０
は、命令キャッシュ１２、実行コア１４、データキャッシュ１６、外部インター
フェイスユニット１８、メモリマネージメントユニット（ＭＭＵ）２０、および
レジスタファイル２２を含む。例示される実施例では、ＭＭＵ２０は、１組のセ
グメントレジスタ２４、第１の制御レジスタ２６、第２の制御レジスタ２８、ロ
ーカル記述子テーブルレジスタ（ＬＤＴＲ）３０、およびグローバル記述子テー
ブルレジスタ（ＧＤＴＲ）３２を含む。命令キャッシュ１２は、外部インターフ
ェイスユニット１８、実行コア１４、およびＭＭＵ２０に結合される。実行コア
１４はさらに、ＭＭＵ２０、レジスタファイル２２、およびデータキャッシュ１
６に結合される。データキャッシュ１６はさらに、ＭＭＵ２０と外部インターフ
ェイスユニット１８とに結合される。外部インターフェイスユニット１８はさら
に、ＭＭＵ２０と外部インターフェイスとに結合される。

【００１４】 一般に、プロセッサ１０は、ｘ８６アーキテクチャと互換性があり、かつ６４
ビット処理をサポートするための追加のアーキテクチャ特徴を含む、プロセッサ
アーキテクチャを採用する。プロセッサ１０は、現在実行されているコードに対
応するコードセグメント記述子内に記憶された情報に応答して、さらには１つ以
上の制御レジスタ内に記憶された１つ以上のイネーブル指示に応答して、動作モ
ードを確立するように構成される。ここで用いられるように、「動作モード」は
プログラム的に選択可能な種々のプロセッサ属性のためのデフォルト値を指定す
る。たとえば、動作モードは、デフォルトオペランドサイズとデフォルトアドレ
スサイズとを指定し得る。デフォルトオペランドサイズは、命令の符号化がデフ
ォルトをオーバーライドしない限りは、命令のオペランド内のビット数を指定す
る。デフォルトアドレスサイズは、命令の符号化がデフォルトをオーバーライド
しない限りは、命令のメモリオペランドのアドレス内のビット数を指定する。デ
フォルトアドレスサイズは、メモリオペランドの少なくとも仮想アドレスサイズ
を指定し、また物理アドレスサイズも指定し得る。代替的には、物理アドレスサ
イズは、デフォルトアドレスサイズから独立していてもよく、代わりに以下で説
明されるＬＭＥビットに依存し得るか（たとえば、物理アドレスは、ＬＭＥビッ
トがクリア(clear)ならば、３２ビットであり得るが、ＬＭＥビットがセットさ
れている(set)ならば、３２ビットよりも大きく６４ビットよりも小さい実現例
によって異なるサイズであり得る）、または別の制御ビット（たとえば、別の制
御レジスタ内の物理アドレス拡張ビットまたはＰＡＥビット）に依存し得る。こ
こで用いられるように、「仮想アドレス」とは、メモリにアクセスするために実
際に用いられるアドレスである「物理アドレス」へとアドレス変換メカニズム（
たとえば、ページングメカニズム）によって変換される前に生成されるアドレス
である。加えて、ここで用いられるように、「セグメント記述子」とは、メモリ
のセグメントのための状況およびアクセスコントロールを規定するためにソフト
ウェアが作成し、かつプロセッサが用いるデータ構造である。「セグメント記述
子テーブル」とは、多数のエントリを有するメモリ内のテーブルであり、各エン
トリはセグメント記述子を記憶することが可能である。

【００１５】 例示される実施例では、ＭＭＵ２０は動作モードを生成し、その動作モードを
実行コア１４に伝達する。実行コア１４は、動作モードを用いて命令を実行する
。より具体的には、実行コア１４は、（メモリオペランドがキャッシュ可能でデ
ータキャッシュ１６でヒットするならばデータキャッシュ１６を通して、または
メモリオペランドがキャッシュ不可能でデータキャッシュ１６でミスとなるなら
ば外部インターフェイスユニット１８を通して）レジスタファイル２２またはメ
モリからデフォルトオペランドサイズを有するオペランドを取出すが、以上は、
ある特定の命令の符号化がデフォルトオペランドサイズをオーバーライドする場
合以外のことであり、オーバーライドする場合には、オーバーライドする(overr
iding)オペランドサイズが用いられる。同様に、実行コア１４は、アドレスがデ
フォルトアドレスサイズを有する、メモリオペランドのアドレスを生成するが、
これはある特定の命令の符号化がデフォルトアドレスサイズをオーバーライドし
ない限りにおいてのことであり、オーバーライドする場合には、オーバーライド
するアドレスサイズが用いられる。他の実施例では、動作モードを用いるプロセ
ッサ１０の部分（たとえば、実行コア１４）内で、動作モードを生成するために
用いられる情報を局所的にバックアップ(shadow)することもでき、動作モードは
局所的なシャドーコピー（shadow copies)から決定され得る。

【００１６】 上述のように、ＭＭＵ２０は、実行されているコードに対応するコードセグメ
ント記述子に応答して、さらには制御レジスタ内の１つ以上の値に応答して、動
作モードを生成する。コードセグメント記述子からの情報がセグメントレジスタ
２４のうちの１つ（ＣＳまたはコードセグメントと呼ばれるレジスタ）の中に記
憶される。加えて、制御レジスタ２６は、デフォルトアドレスサイズが３２ビッ
トよりも大きい動作モード（「３２／６４モード」）と、３２ビットおよび１６
ビット動作モードのためのある特定の互換モードとをイネーブルにするために用
いられるイネーブル指示（ＬＭＥ）を記憶する。デフォルトオペランドサイズは
３２／６４モードでは３２ビットであり得るが、所望ならば命令が６４ビットオ
ペランドサイズでデフォルト３２ビットオペランドサイズをオーバーライドし得
る。ＬＭＥ指示がイネーブル状態ならば、３２ビットモードおよび１６ビットモ
ードに加えて３２／６４モードが用いられ得る。ＬＭＥ指示がディセーブル状態
ならば、３２／６４ビットはディセーブルにされる。ある実施例では、３２／６
４モードでのデフォルトアドレスサイズは、実現例に依存するものであり得るが
、６４ビット以下のいかなる値であってもよい。さらに、仮想アドレスのサイズ
は、所与の実現ではその実現での物理アドレスのサイズと異なり得る。

【００１７】 イネーブル指示は、イネーブル状態がビットのセットされた状態であり、かつ
ディセーブル状態がビットのクリアにされた状態であるビットとしてここで説明
され得ることが注目される。しかし、多数のビットが用いられる符号化と、イネ
ーブル状態がクリア状態でありかつディセーブル状態がセット状態である符号化
とを含む、他の符号化も可能である。したがって、この説明の残りの部分は、制
御レジスタ２６内のＬＭＥ指示をＬＭＥビットとして呼び、ここではイネーブル
状態がセットであり、ディセーブル状態がクリアであり得る。しかし、上述のよ
うに、ＬＭＥ指示の他の符号化も企図される。

【００１８】 セグメントレジスタ２４は、プロセッサ１０が実行しているコードが現在使っ
ているセグメント記述子からの情報を記憶する。上述のように、ＣＳは、セグメ
ントレジスタ２４のうちの１つであり、メモリのコードセグメントを指定する。
コードセグメントは実行されているコードを記憶する。他のセグメントレジスタ
が種々のデータセグメントを規定し得る（たとえば、ＳＳセグメントレジスタが
規定するスタックデータセグメント、ならびにＤＳセグメントレジスタと、ＥＳ
セグメントレジスタと、ＦＳセグメントレジスタと、ＧＳセグメントレジスタと
が規定する最大４つのデータセグメント）。図１は例示的なセグメントレジスタ
２４Ａの内容を例示し、これは、セレクタフィールド２４ＡＡおよび記述子フィ
ールド２４ＡＢを含む。セレクタフィールド２４ＡＡは、実行コア１４が実行す
るある特定のセグメントロード命令に応答してセグメントセレクタでロードされ
てある特定のセグメントを活動化させる。セグメントセレクタは、メモリ内のセ
グメント記述子テーブルの中のセグメント記述子を識別する。より具体的には、
プロセッサ１０は２つのセグメント記述子テーブル、すなわち、ローカル記述子
テーブルとグローバル記述子テーブルとを採用し得る。ローカル記述子テーブル
の基底アドレスがＬＤＴＲ３０内に記憶される。同様に、グローバル記述子テー
ブルの基底アドレスがＧＤＴＲ３２内に記憶される。セグメントセレクタ内のあ
るビット（テーブルインディケータビット）が記述子テーブルを選択し、セグメ
ントセレクタの残りが、選択されたテーブルへのインデックスとして用いられる
。ある命令がセグメントセレクタをセグメントレジスタ２４のうちの１つにロー
ドすると、ＭＭＵ２０は、対応するセグメント記述子を選択されたセグメント記
述子テーブルから読出し、セグメント記述子からの情報をセグメント記述子フィ
ールド（たとえば、セグメントレジスタ２４Ａのためのセグメント記述子フィー
ルド２４ＡＢ）に記憶する。セグメント記述子フィールド内に記憶される情報は
、所望ならば、すべてのセグメント記述子を含む好適なあらゆるセグメント記述
子のサブセットを含み得る。加えて、所望ならば、セグメント記述子または他の
ソースから引き出された他の情報がセグメント記述子フィールド内に記憶され得
る。たとえば、ある実施例は、コードセグメント記述子から動作モード指示を復
号化することもでき、動作モード指示の元の値というよりはむしろ復号化された
値を記憶し得る。ある命令によってＣＳがセグメントセレクタでロードされると
、コードセグメントは変化して、したがってプロセッサ１０の動作モードが変化
し得る。セグメント記述子テーブルは以下でより詳細に説明される。

【００１９】 ある実施例では、ＣＳセグメントレジスタのみが３２／６４モードで用いられ
る。データセグメントレジスタは無視される。１６ビットモードおよび３２ビッ
トモードでは、コードセグメントおよびデータセグメントが活動状態になり得る
。さらに、制御レジスタ２８内の第２のイネーブル指示（ＰＥ）がＭＭＵ２０の
動作に影響を及ぼし得る。ＰＥイネーブル指示を用いて保護モードをイネーブル
にすることもでき、ここではセグメンテーションおよび／またはページングアド
レス変換メカニズムが用いられ得る。ＰＥイネーブル指示がディセーブル状態に
ある場合には、セグメンテーションおよびページングメカニズムがディセーブル
にされ、プロセッサ１０は「実モード」となる（ここでは、実行コア１４が生成
するアドレスは物理アドレスである）。ＬＭＥ指示と同様に、ＰＥ指示は、イネ
ーブル状態はセットされたビットで、かつディセーブル状態はクリアなビットで
ある、ビットであり得る。しかし、上述のように他の実施例も企図される。

【００２０】 ＭＭＵ２０は、所望であれば、さらなるハードウェアメカニズムを採用し得る
ことが注目される。たとえば、ＭＭＵ２０は、仮想アドレスから物理アドレスへ
のページングアドレス変換を実現するためのページングハードウェアを含み得る
。ページングハードウェアは、ページ変換を記憶するための変換ルックアサイド
バッファ（ＴＬＢ）を含み得る。

【００２１】 制御レジスタ２６および２８はアーキテクトされた制御レジスタとして実現さ
れ得る（たとえば、制御レジスタ２６はＣＲ４で、制御レジスタ２８はＣＲ０で
あり得る）ことが注目される。代替的には、制御レジスタのうちの１つまたは両
者がモデル専用レジスタとして実現されて３２／６４モードに干渉することなし
にアーキテクトされた制御レジスタの他の用途が可能にされてもよい。

【００２２】 一般に、命令キャッシュ１２は、命令バイトを記憶するための高速キャッシュ
メモリである。実行コア１４は、実行のために命令キャッシュ１２から命令を取
出す。命令キャッシュ１２は、直接マッピング、セットアソシエーティブ、およ
び完全にアソシエーティブな構成を含む、好適なあらゆるキャッシュ機構を採用
し得る。命令の取出が命令キャッシュ１２内でミスとなると、命令キャッシュ１
２は外部インターフェイスユニット１８と通信してミッシングキャッシュライン
を命令キャッシュ１２へと入れる(fill)こともできる。加えて、命令キャッシュ
１２はＭＭＵ２０と通信して命令キャッシュ１２から取出された仮想アドレスの
ための物理アドレス変換を受取り得る。

【００２３】 実行コア１４は命令キャッシュ１２から取出された命令を実行する。実行コア
１４は、レジスタファイル２２からレジスタオペランドを取出し、レジスタファ
イル２２内のデスティネーションレジスタを更新する。レジスタオペランドのサ
イズは、動作モードと、ある特定の命令のための動作モードのすべてのオーバー
ライドとによって制御される。同様に、実行コア１４は、メモリオペランドのキ
ャッシュ性(cacheability)およびデータキャッシュ１６内でのヒットを条件とし
て、データキャッシュ１６からメモリオペランドを取出し、データキャッシュ１
６内のデスティネーションメモリロケーションを更新する。メモリオペランドの
サイズも同様に、動作モードと、ある特定の命令のための動作モードのすべての
オーバーライドとによって制御される。さらに、実行コア１４が生成するメモリ
オペランドのアドレスのサイズは、動作モードと、ある特定の命令のための動作
モードのすべてのオーバーライドとによって制御される。

【００２４】 実行コア１４は好適なあらゆる構造を採用し得る。たとえば、実行コア１４は
、スーパーパイプラインコア、スーパースカラコア、またはそれらの組合せであ
り得る。実行コア１４は、設計上の選択に従って、アウトオブオーダ投機的実行
またはインオーダ実行を採用し得る。

【００２５】 レジスタファイル２２は６４ビットレジスタを含み得るが、これは、プロセッ
サ１０の動作モードおよびある特定の命令のためのあらゆるオーバーライドによ
って指示されるように６４ビットレジスタ、３２ビットレジスタ、１６ビットレ
ジスタ、または８ビットレジスタとしてアクセスされてもよい。ある実施例のレ
ジスタフォーマットが以下で図７に関して説明される。レジスタファイル２２内
に含まれるレジスタは、ＬＥＡＸレジスタ、ＬＥＢＸレジスタ、ＬＥＣＸレジス
タ、ＬＥＤＸレジスタ、ＬＥＤＩレジスタ、ＬＥＳＩレジスタ、ＬＥＳＰレジス
タ、およびＬＥＢＰレジスタを含み得る。レジスタファイル２２はさらにＬＥＩ
Ｐレジスタを含み得る。代替的には、実行コア１４は、レジスタファイル２２内
のあらゆるレジスタがアーキテクトされたレジスタにマッピングされ得るレジス
タリネームの形を採用してもよい。レジスタファイル２２内のレジスタの数は、
このような実施例については実現例によって異なり得る。

【００２６】 データキャッシュ１６は、データを記憶するように構成された高速キャッシュ
メモリである。データキャッシュ１６は、直接マッピング、セットアソシエーテ
ィブ、および完全にアソシエーティブな構成を含む、好適なあらゆるキャッシュ
機構を採用し得る。データの取出または更新がデータキャッシュ１６内でミスと
なると、データキャッシュ１６は外部インターフェイスユニット１８と通信して
データキャッシュ１６へとミッシングキャッシュラインを入れることもできる。
加えて、データキャッシュ１６がライトバックキャッシュポリシーを採用する場
合には、データキャッシュ１６から外に出される(cast out）更新されるキャッ
シュラインが外部インターフェイスユニット１８に伝達されてメモリにライトバ
ックされ得る。データキャッシュ１６はＭＭＵ２０と通信してデータキャッシュ
１６に与えられる仮想アドレスのための物理アドレス変換を受取り得る。

【００２７】 外部インターフェイスユニット１８は、プロセッサ１０の外部のシステムの部
分と通信を行なう。外部インターフェイスユニット１８は、上述のような命令キ
ャッシュ１２およびデータキャッシュ１６のためにキャッシュラインを伝達し、
ＭＭＵ２０とも通信を行ない得る。たとえば、外部インターフェイスユニット１
８は、ＭＭＵ２０に代わってセグメント記述子テーブルおよび／またはページン
グテーブルにアクセスし得る。

【００２８】 所望ならば、プロセッサ１０は統合レベル(integrated level)２（Ｌ２）キャ
ッシュを含み得ることが注目される。さらに、外部インターフェイスユニット１
８は、システムとの通信に加えてバックサイドキャッシュと通信するように構成
され得る。

【００２９】 図２を参照して、３２／６４モードのためのコードセグメント記述子４０のあ
る実施例のブロック図が示される。他の実施例も可能であり、企図される。図２
の実施例では、コードセグメント記述子４０は８バイトを含み、最下位４バイト
の上方に最上位４バイトが例示される。最上位４バイトは最下位４バイトよりも
数の上でより大きなアドレスに記憶される。４バイトの各グループの最上位ビッ
トは、図２（および以下の図３）でビット３１として示され、最下位ビットはビ
ット０として示される。（図２および図３の両方において）４バイト内の短い垂
直の線は各々のビットを区切り、長い垂直の線もビットを区切るが、それはまた
フィールドも区切る。

【００３０】 以下の図３で示される３２ビットおよび１６ビットコードセグメント記述子と
は異なって、コードセグメント記述子４０は基底アドレスまたはリミット(limit
)を含まない。プロセッサ１０は（３２ビットおよび１６ビットモードで採用さ
れるセグメント化されたリニアアドレススペースというよりはむしろ）３２／６
４モードのためにフラット(flat)仮想アドレススペースを採用する。したがって
、それ以外の場合には基底アドレスおよびリミットを記憶するであろうコードセ
グメント記述子４０の部分は、セグメント記述子４０内でリザーブされる。セグ
メンテーションを通して提供される仮想アドレスはここで「リニアアドレス」と
も呼ばれ得ることが注目される。「仮想アドレス」という用語は、セグメント化
されていないアーキテクチャ内で生成される他の仮想アドレスおよびリニアアド
レスを含む、メモリをアドレス指定するために実際に用いられる物理アドレスへ
と変換メカニズムを通して変換されるすべてのアドレスを含む。

【００３１】 セグメント記述子４０は、Ｄビット４２、（３２／６４モードコードセグメン
トのために１にセットされる）Ｌビット４４、使用可能(available)ビット（Ａ
ＶＬ）４６、現在の（Ｐ）ビット４８、記述子特権レベル（ＤＰＬ）５０、およ
びタイプフィールド５２を含む。以下の図５で示されるように、Ｄビット４２と
Ｌビット４４とはプロセッサ１０の動作モードを決定するために用いられる。Ａ
ＶＬビット４６は、システムソフトウェア（たとえば、動作システム）によって
用いられることのために使用可能である。Ｐビット４８が用いられてセグメント
がメモリ内に存在するか否かが示される。Ｐビット４８がセットされていると、
セグメントは存在し、コードがセグメントから取出され得る。Ｐビット４８がク
リアであると、セグメントは存在せず、例外が生じて（たとえば、ディスク記憶
デバイスから、またはネットワーク接続を通して）セグメントがメモリへとロー
ドされる。ＤＰＬはセグメントの特権レベルを示す。プロセッサ１０は、（ＤＰ
Ｌフィールド内で０から３として符号化され、かつレベル０が最も特権を与えら
れたレベルである）４つの特権レベルを採用する。ある特定の命令およびプロセ
ッサリソース（たとえば、構成レジスタおよび制御レジスタ）は、より特権を与
えられたレベルでのみ実行可能またはアクセス可能であり、より低い特権レベル
でこれらの命令を実行すること、またはこれらのリソースにアクセスすることを
試みることによって、結果として例外が生じる。コードセグメント４０からの情
報がＣＳセグメントレジスタにロードされると、ＤＰＬがプロセッサ１０の現在
の特権レベル（ＣＰＬ）となる。タイプフィールド５２はセグメントのタイプを
符号化する。コードセグメントでは、タイプフィールド５２の最上位ビット２ビ
ットがセットされ得る（最上位ビットはシステムセグメントからコードまたはデ
ータセグメントを区別し、第２の最上位ビットはデータセグメントからコードセ
グメントを区別する）。残りのビットはさらなるセグメントタイプ情報（たとえ
ば、実行専用、実行および読出、または実行および読出専用、コンフォーミング
、およびコードセグメントがアクセスされたか否か）を符号化し得る。

【００３２】 コードセグメント記述子内のいくつかの指示は、セットされた値およびクリア
された値が規定の意味を有するビットとして説明されるが、他の実施例は所望で
あれば反対の符号化を採用してもよく、多数のビットを用いてもよいことが注目
される。したがって、たとえば、Ｄビット４２とＬビット４４との各々は、上述
のイネーブル指示の考察と同様に、所望であれば１つ以上のビットであり得る動
作モード指示の例であり得る。

【００３３】 図３を参照して、３２および１６ビット互換モードのためのコードセグメント
記述子５４のある実施例のブロック図が示される。他の実施例も可能であり、企
図される。図２の実施例と同様に、コードセグメント記述子５４も８バイトを含
み、最下位４バイトの上方に最上位４バイトが示される。

【００３４】 コードセグメント記述子５４は、コードセグメント記述子４０の上の説明と同
様に、Ｄビット４２、Ｌビット４４、ＡＶＬビット４６、Ｐビット４８、ＤＰＬ
５０、およびタイプフィールド５２を含む。加えて、コードセグメント記述子５
４は、基底アドレスフィールド（参照番号５６Ａ、５６Ｂ、および５６Ｃ）、リ
ミットフィールド（参照番号５７Ａおよび５７Ｂ）、およびＧビット５８を含む
。基底アドレスフィールドは、（ＬＥＩＰレジスタ内に記憶される）ロジカル取
出アドレスに加えられる基底アドレスを記憶してある命令のリニアアドレスを形
成し、これは次に任意でページング変換メカニズムを通して物理アドレスに変換
され得る。リミットフィールドは、セグメントのサイズを規定するセグメントリ
ミットを記憶する。セグメントリミットよりも大きな論理アドレスのバイトにア
クセスする試みは、認められず、例外を生じさせる。Ｇビット５８はセグメント
リミットフィールドのスケーリングを決定する。Ｇビット５８がセットされると
、リミットは４Ｋバイトページにスケーリングされる（たとえば、１２の最下位
０がリミットフィールド内のリミットに追加される）。Ｇビット５８がクリアな
らば、リミットはそのまま用いられる。

【００３５】 ３２／６４モードが制御レジスタ２６内のＬＭＥビットを介してイネーブルに
されていない時の３２および１６ビットモードのためのコードセグメント記述子
は、Ｌビットがリザーブされていて０であるように規定されている以外は、コー
ドセグメント記述子５４と同様のものであり得ることが注目される。ある実施例
に従った３２ビットモードおよび１６ビットモード（ＬＭＥビットがセットされ
た互換モードと、ＬＭＥビットがクリアにされたモードとの両者）では、データ
セグメントも用いられることがさらに注目される。データセグメント記述子は、
Ｄビット４２がセグメントの上限を指示するように規定されているか、または（
スタックセグメントのための）デフォルトスタックサイズを定めるように規定さ
れていること以外は、コードセグメント記述子５４と同様のものであり得る。

【００３６】 次に図４を参照して、制御レジスタ２６内のＬＭＥビットと、３２／６４モー
ド、ならびに３２ビットモードおよび１６ビットモードを実現する高度な柔軟性
を可能にするための互換モードとの例示的な用途を例示する図が示される。ボッ
クス６０はＬＭＥビットがセットされているときの例示的な動作を示し、ボック
ス６２はＬＭＥビットがクリアであるときの例示的な動作を示す。

【００３７】 ボックス６０で示されるように、ＬＭＥビットがセットされているときにサポ
ートされる互換モードは、６４ビットオペレーティングシステム（つまり、３２
ビットを超える仮想アドレススペースおよび物理アドレススペース、および／ま
たは６４ビットのデータオペランドを利用するように設計されるオペレーティン
グシステム）が３２ビットアプリケーションプログラム（つまり、３２ビットの
オペランドサイズおよびアドレスサイズを用いて書込まれるアプリケーションプ
ログラム）で動作することを可能にし得る。オペレーティングシステムのための
コードセグメントは、図２で示される３２／６４モードコードセグメント記述子
４０によって規定され得るため、Ｌビットがセットされ得る。したがって、オペ
レーティングシステムは、（たとえば、セグメント記述子テーブルおよびページ
ング変換テーブルを含む）オペレーティングシステムが維持するデータ構造およ
びオペレーティングシステムコードのために拡張された仮想アドレススペースお
よび物理アドレススペースを利用することができる。オペレーティングシステム
はまた、デフォルト３２ビットオペランドサイズをオーバーライドする命令符号
化を用いて３２／６４モードで規定される６４ビットデータタイプを用いること
もできる。さらに、オペレーティングシステムは、セグメント記述子テーブル内
で１つ以上の３２ビット互換モードセグメント記述子（クリアにされたＬビット
、セットされたＤビット、たとえば、図２で示されるセグメント記述子５４）を
確立し、さらには互換モードセグメントのうちの１つへと分岐することによって
、３２ビットアプリケーションプログラムを実行することもできる。同様に、オ
ペレーティングシステムは、セグメント記述子テーブル内で１つ以上の１６ビッ
ト互換モードセグメント記述子（クリアにされたＬビット、クリアにされたＤビ
ット、たとえば、図２で示されるセグメント記述子５４）を確立させ、さらには
互換モードセグメントのうちの１つへと分岐することによって、１６ビットアプ
リケーションプログラムを実行することもできる。したがって、６４ビットオペ
レーティングシステムは、互換モードで既存の３２ビットアプリケーションプロ
グラムおよび１６ビットアプリケーションプログラムを実行するための能力を保
持することができる。ある特定のアプリケーションプログラムは、拡張された能
力がそのプログラムに望まれると３２／６４モードに移され得るか、または３２
ビットまたは１６ビットのままであり得る。

【００３８】 プロセッサ１０が３２ビットアプリケーションプログラムを実行している間、
プロセッサ１０の動作モードは３２ビットである。したがって、アプリケーショ
ンプログラムは一般に、それが（たとえば、オペレーティングシステムも３２ビ
ットオペレーティングシステムである時）ＬＭＥビットがクリアな状態で３２ビ
ットモードで実行されるのと同じ態様で、実行され得る。しかし、アプリケーシ
ョンプログラムは、オペレーティングシステムサービスを呼出し、例外を経験す
るか、または終了し得る。これらの事例ごとに、プロセッサ１０は（図４の矢印
６４で示されるように）オペレーティングシステムコードの実行に戻り得る。オ
ペレーティングシステムコードは３２／６４モードで動作するため、オペレーテ
ィングシステムサービスルーチン、例外ハンドラ等のアドレスは３２ビットを超
え得る。したがって、プロセッサ１０は、オペレーティングシステムコードに戻
る前に３２ビットよりも大きなアドレスを生成する必要があり得る。ＬＭＥビッ
トは、現在の動作モードがたとえ３２ビットであったとしてもオペレーティング
システムは３２／６４モードで動作しているかもしれないという表示をプロセッ
サ１０に提供し、このようにして、プロセッサ１０は、オペレーティングシステ
ム呼出および例外のためにより大きなアドレススペースを提供し得る。

【００３９】 ある実施例では、割込セグメント記述子テーブル内に記憶される割込セグメン
ト記述子を用いて、例外が処理される。ＬＭＥビットがセットされていると、割
込セグメント記述子は、例外を処理するオペレーティングシステムルーチンの６
４ビットアドレスを含む１６バイトエントリであり得る。ＬＭＥビットがクリア
であると、割込セグメント記述子は、３２ビットアドレスを含む８バイトエント
リであり得る。したがって、プロセッサ１０はＬＭＥ指示に応答して割込記述子
テーブルにアクセスする（つまり、ＬＭＥビットがセットされていると１６バイ
トエントリを読出し、ＬＭＥビットがクリアであると８バイトエントリを読出す
）。したがって、例外は、たとえアプリケーションプログラムが３２ビット互換
モードで実行されていても、６４ビットオペレーティングシステムによって処理
され得る。さらに、プロセッサ１０は、ＬＭＥビットがクリアならば３２ビット
（または１６ビット）オペレーティングシステムをサポートする。

【００４０】 同様に、プロセッサ１０内の呼出メカニズムは、ＬＭＥビットの状態に基づい
て異なった態様で動作し得る。オペレーティングシステムは典型的にはアプリケ
ーションプログラムよりもより高い特権レベルで実行されるため、アプリケーシ
ョンプログラムからオペレーティングシステムへの転送(transfers)は、慎重に
制御されてアプリケーションプログラムは許可されたオペレーティングシステム
ルーチンの実行のみ可能であることが確実にされる。より一般的には、特権レベ
ルの変化は慎重に制御される。ある実施例では、プロセッサ１０は、オペレーテ
ィングシステム呼出を行なうために少なくとも２つのメカニズムをサポートし得
る。１つの方法は、（以下でより詳細に説明される）セグメント記述子テーブル
内の呼出ゲートを通してのものであり得る。別の方法は、プロセッサ１０がサポ
ートするＳＹＳＣＡＬＬ命令であり得るが、これはモデル専用レジスタをオペレ
ーティングシステムルーチンのアドレスのソースとして用いる。モデル専用レジ
スタの更新は特権を与えられた動作であり、したがって、より高い特権レベルで
実行されているコード（たとえば、オペレーティングシステムコード）のみが、
ＳＹＳＣＡＬＬ命令によって用いられるモデル専用レジスタ内にアドレスを確立
することができる。ＳＹＳＣＡＬＬ方法では、第２のモデル専用レジスタが、オ
ペレーティングシステムルーチンのアドレスの最上位３２ビットを記憶するよう
に規定され得る。したがって、ＬＭＥビットがセットされていると、アドレスは
２つのモデル専用レジスタから読出され得る。ＬＭＥビットがクリアであると、
アドレスは最下位３２ビットを記憶するモデル専用レジスタから読出され得る。
代替的には、ＳＹＳＣＡＬＬ命令が用いるモデル専用レジスタは６４ビットに拡
張されてもよく、アドレスは、ＬＭＥビットの状態に基づいて３２ビット（モデ
ル専用レジスタの最下位３２ビット）または６４ビットであり得る。

【００４１】 上述のように、ＬＭＥビットをセットすることによって、オペレーティングシ
ステムは６４ビットであり、かつ１つ以上のアプリケーションプログラムは６４
ビットではない（たとえば、図示されるように３２ビットまたは上の説明と同様
の様態で動作する１６ビットである）システムでプロセッサ１０が動作すること
が可能となり得る。加えて、ボックス６２で示されるように、ＬＭＥビットをク
リアにすることによって、ｘ８６アーキテクチャと互換性がある３２ビットまた
は１６ビットモードでプロセッサ１０が動作することが可能となり得る。上述の
ように、例外およびオペレーティングシステム呼出を処理するためのメカニズム
は、セットされたまたはクリアなＬＭＥビットを処理するように設計され、した
がって、たとえプロセッサ１０が３２／６４モードで動作可能であっても、３２
ビットおよび１６ビットモードは変更されずに動作し得る。さらに、ＬＭＥビッ
トがクリアなときにｘ８６と互換性のある１６ビットおよび３２ビットモードを
提供することによって（さらには、これらのモード内にリザーブされるＬビット
を無視することによって）、プロセッサ１０は、Ｌビットが３２／６４モード以
外の他のいくつかの目的のために規定されるシステムで動作し、ＬＭＥビットが
セットされると依然として３２／６４モードをサポートし得る。したがって、３
２ビットオペレーティングシステムおよび３２ビットまたは１６ビットアプリケ
ーションプログラムを採用するシステムは、プロセッサ１０を採用することがで
きる。続いて、システムは、プロセッサ１０を変える必要なしに６４ビットオペ
レーティングシステムへとアップグレードされ得る。

【００４２】 図４で例示されていないものは、ＬＭＥビットがセットされた状態で動作する
６４ビットオペレーティングシステムおよび６４ビットアプリケーションプログ
ラムである。６４ビットオペレーティングシステムおよび３２ビットアプリケー
ションプログラムのために上で説明されたオペレーティングシステムルーチンの
呼出のためのメカニズムは、６４ビットアプリケーションプログラムにも等しく
当てはまり得る。加えて、（以下でより詳細に説明されるように）６４ビットオ
フセットをサポートする呼出ゲートがサポートされる。

【００４３】 次に図５を参照して、プロセッサ１０のある実施例に従った、ＬＭＥビット、
コードセグメント記述子内のＬビット、およびコードセグメント記述子内のＤビ
ットの状態と、プロセッサ１０の対応する動作モードとを例示する表７０が示さ
れる。他の実施例も可能であり、企図される。表７０が示すように、ＬＭＥビッ
トがクリアならば、Ｌビットはリザーブされる（０と規定される）。しかし、プ
ロセッサ１０は、ＬＭＥビットがクリアならば、Ｌビットをドントケアとして扱
い得る。このようにして、ＬＭＥビットがクリアならば、ｘ８６と互換性のある
１６ビットおよび３２ビットモードがプロセッサ１０によって提供され得る。Ｌ
ＭＥビットがセットされていてコードセグメント内のＬビットがクリアならば、
プロセッサ１０によって互換動作モードが確立され、Ｄビットが１６ビットまた
は３２ビットモードを選択する。ＬＭＥビットおよびＬビットがセットされてい
てＤビットがクリアならば、プロセッサ１０のために３２／６４モードが選択さ
れる。最後に、ＬＭＥビット、Ｌビット、およびＤビットがすべてセットされて
いるならば選択されるであろうモードがリザーブされる。

【００４４】 上で言及され、以下の図６で例示されるように、３２／６４動作モードは（実
現例に依存するが最大６４ビットの）３２ビットを超えるデフォルトアドレスサ
イズと、３２ビットのデフォルトオペランドサイズとを含む。３２ビットのデフ
ォルトオペランドサイズは、ある特定の命令の符号化を介して６４ビットへとオ
ーバーライドされてもよい。プログラムが行なうデータ操作の多くにとって３２
ビットが十分であるプログラムのために平均命令長を最小にするために、３２ビ
ットのデフォルトオペランドサイズが選択される（なぜならば、６４ビットへと
オーバーライドすることは命令符号化に命令プレフィックスを含むことを伴い、
これによって命令長が増大させられ得るためである）。（現在存在するプログラ
ムのうちのかなりの数であり得る）このようなプログラムでは、６４ビットオペ
ランドサイズへと移ることによって、プログラムが達成する実行性能が実際に減
じられるおそれがある（つまり、実行時間が増大する）。この減少は、６４ビッ
ト値が記憶されるときにプログラムが用いるデータ構造のメモリサイズの倍増(d
oubling)にある程度起因し得る。３２ビットが十分ならば、これらのデータ構造
は３２ビット値を記憶する。したがって、データ構造がアクセスされるときにア
クセスされるバイトの数は、３２ビット値が十分であり得るときに６４ビット値
が用いられると増大し、増大したメモリ帯域幅（および各値によって占有される
増大したキャッシュスペース）によって、実行時間が増大するおそれがある。し
たがって、デフォルトオペランドサイズとして３２ビットが選択され、ある特定
の命令の符号化を介してデフォルトがオーバーライドされ得る。

【００４５】 次に図６を参照して、ある特定の命令のために動作モードをオーバーライドす
るための命令プレフィックスの用途のある実施例を例示する表７２が示される。
他の実施例も可能であり、企図される。実行コア１４は、表７２に従ってある特
定の命令のためにアドレスサイズおよびオペランドサイズを決定する。特に図６
で示される実施例では、命令プレフィックスバイト（アドレスサイズオーバーラ
イドプレフィックスバイト）が用いられてデフォルトアドレスサイズがオーバー
ライドされ、別の命令プレフィックスバイト（オペランドサイズオーバーライド
プレフィックスバイト）が用いられてデフォルトオペランドサイズがオーバーラ
イドされ得る。アドレスサイズオーバーライドプレフィックスバイトは（１６進
法では）６７として符号化され、オペランドサイズオーバーライドプレフィック
スバイトは（１６進法では）６６として符号化される。ある特定の命令でのオー
バーライドプレフィックスの数によって、表の列が形成される。表の行は、動作
モードおよび対応する列内のオーバーライドプレフィックスの数に基づいて、あ
る特定の命令のオペランドサイズおよびアドレスサイズを示す。オーバーライド
プレフィックスの数は、対応するタイプのオーバーライドプレフィックスの数を
指す（たとえば、アドレスサイズの行は、アドレスサイズオーバーライドプレフ
ィックスの数に基づいたアドレスサイズであり、オペランドサイズの行は、オペ
ランドサイズオーバーライドプレフィックスの数に基づいたオペランドサイズで
ある）。

【００４６】 オーバーライドプレフィックスの数で「０」とラベル付けされる列は、各動作
モードのためのデフォルトオペランドサイズおよびアドレスサイズを示す。３２
ビットモードの行および１６ビットモードの行は、互換モード（ＬＭＥセット）
と標準モード（ＬＭＥクリア）との両者を指すことが注目される。さらに、デフ
ォルトアドレスサイズは３２／６４モードでは６４ビットであるが、アドレスビ
ットの実際の数は、上述のように実現例に依存したものであり得る。

【００４７】 表７２で示されるように、３２／６４ビットモード内に１つのアドレスサイズ
オーバーライドプレフィックスを含むことによって、アドレスサイズが６４ビッ
ト（所与の実現では６４ビットよりも少ないものであり得るが、３２ビットより
は大きい）から３２ビットへと変化する。加えて、３２／６４ビットモード内に
１つのオペランドサイズオーバーライドプレフィックスを含むことによって、オ
ペランドサイズが３２ビットから６４ビットへと変化する。（たとえば、「Ｃ」
プログラミング言語において短整数データ型をサポートするために）１６ビット
オペランドにも備えることが所望であり得る。したがって、３２／６４モード内
に２つのオペランドサイズオーバーライドプレフィックスを含むことによって、
１６ビットのオペランドサイズが選択される。２つよりも多いオペランドサイズ
オーバーライドプレフィックスを含むことによって結果として、２つのオペラン
ドサイズオーバーライドプレフィックスを含むときと同じオペランドサイズが得
られる。同様に、１つよりも多いアドレスサイズオーバーライドプレフィックス
を含むことによって結果として、１つのアドレスサイズオーバーライドプレフィ
ックスを含むときと同じアドレスサイズが得られる。

【００４８】 ３２ビットモードでは、１つのオーバーライドプレフィックスを含むことによ
って、デフォルト３２ビットサイズが１６ビットへと切換えられ、１つよりも多
いオーバーライドプレフィックスを含むことは、１つのオーバーライドプレフィ
ックスを含むことと同じ効果を有する。同様に、１６ビットモードでは、１つの
オーバーライドプレフィックスを含むことによって、デフォルト１６ビットサイ
ズが３２ビットに切換えられ、１つよりも多いオーバーライドプレフィックスを
含むことは、１つのオーバーライドプレフィックスを含むことと同じ効果を有す
る。

【００４９】 図７を参照して、ＬＥＡＸレジスタ７４のある実施例を例示する図が示される
。レジスタファイル２２内の他のレジスタも同様であり得る。他の実施例も可能
であり、企図される。図７の実施例では、レジスタ７４は６４ビットを含み、最
上位ビットはビット６３としてラベル付けされ、最下位ビットはビット０として
ラベル付けされる。図７は、（Ａレジスタがオペランドとして選択された場合）
命令のオペランドサイズに基づいてアクセスされるＬＥＡＸレジスタの部分を示
す。より具体的には、オペランドサイズが６４ビットならば、（図７で「ＬＥＡ
Ｘ」とラベル付けされたブレース(brace)によって示されるように）レジスタ７
４全体がアクセスされる。オペランドサイズが３２ビットならば、（図７で「Ｅ
ＡＸ」とラベル付けされたブレースによって示されるように）レジスタ７４のビ
ット３１：０がアクセスされる。オペランドサイズが１６ビットならば、（図７
で「ＡＸ」とラベル付けされたブレースによって示されるように）レジスタのビ
ット１６：０がアクセスされる。上述のオペランドサイズは、動作モードおよび
オーバーライドプレフィックスのいずれかを含むことに基づいて選択され得る。
しかし、８ビットレジスタ（図７のＡＨまたはＡＬ）にアクセスするある特定の
命令演算コードが規定される。

【００５０】 次に図８を参照して、グローバル記述子テーブル８０およびローカル記述子テ
ーブル８２のある実施例を例示するブロック図が示される。他の実施例も可能で
あり、企図される。図８で示され、かつ上で言及されるように、グローバル記述
子テーブル８０の基底アドレスはＧＤＴＲ３２によって提供され、ローカル記述
子テーブル８２の基底アドレスはＬＤＴＲ３０によって提供される。したがって
、仮想アドレススペース内にグローバル記述子テーブル８０とローカル記述子テ
ーブル８２とを恣意的に置くことをサポートするために、ＧＤＴＲ３２とＬＤＴ
Ｒ３０とは６４ビット基底アドレスを記憶し得る。ＬＭＥビットがクリアならば
、基底アドレスの最下位３２ビットが用いられて記述子テーブルが位置付け(loc
ate)られ得る。

【００５１】 グローバル記述子テーブル８０とローカル記述子テーブル８２との両者は、種
々の種類のセグメント記述子を記憶するように構成される。たとえば、３２／６
４モードコードセグメント記述子８４、８６、および９０と、互換モード記述子
９２および９４とが図８で示される。記述子８４−９４の各々は対応する記述子
テーブル内でエントリを占有し、ここではエントリは１つのセグメント記述子（
たとえば、図２および図３で示される実施例では８バイト）を記憶することがで
きる。グローバル記述子テーブル８０内の別の種類の記述子はローカル記述子テ
ーブル記述子９６であり、これは、ローカル記述子テーブル８２のためにシステ
ムセグメントを規定し、ＬＤＴＲ３０内に記憶される基底アドレスを提供する。
ＬＤＴＲ３０は、グローバル記述子テーブル８０内に記述子９６を位置付けるセ
グメントセレクタをオペランドとして有するＬＬＤＴ命令を用いて初期設定され
る。グローバル記述子テーブル８０は、所望ならば、異なったローカル記述子テ
ーブルを位置付ける多数のＬＤＴ記述子を記憶し得る。ＬＭＥビットがセットさ
れているとＬＤＴ記述子９６は６４ビットオフセットを記憶し得るため、ＬＤＴ
記述子９６はグローバル記述子テーブル８０内に２つのエントリを占有し得る。
ＬＭＥビットがクリアであると、ＬＤＴ記述子９６はグローバル記述子テーブル
８０内に単一のエントリを占有し得る。同様に、各々のタスクは、記述子テーブ
ル８０および８２のうちの１つの中にタスク状態セグメント（ＴＳＳ）記述子を
有してタスクに関連するある特定の情報を記憶し得る。したがって、ＴＳＳ記述
子は２つのエントリを占有してＴＳＳ情報が６４ビットアドレススペース内のど
こにでも記憶されることを可能にし得る。

【００５２】 ローカル記述子テーブルおよびグローバル記述子テーブルはまた、呼出ゲート
記述子を記憶することもできる。たとえば、図８は呼出ゲート記述子１００、１
０２、および１０４を示す。呼出ゲート記述子は、６４ビットオフセットもサポ
ートし、したがって、対応する記述子テーブル内で２つのエントリを占有し得る
。例示的な３２／６４呼出ゲート記述子が以下の図９で示される。

【００５３】 セグメント記述子テーブル８０および８２を８バイトで維持し、かつ６４ビッ
トオフセットを含む記述子のために２つのエントリを用いることによって、１６
ビットモードおよび３２ビットモードのための記述子は、６４ビットオフセット
を含む記述子と同じテーブル内に記憶され得る。したがって、互換モードで動作
するアプリケーションは、６４ビットオペレーティングシステムと同じセグメン
ト記述子テーブル内で適切な記述子を有することができる。

【００５４】 一般に、呼出ゲートが用いられてより小さい特権レベルを有するコードセグメ
ントとより大きい特権レベルを有するコードセグメント（たとえば、オペレーテ
ィングシステムルーチンを呼出すアプリケーションプログラム）との間の遷移が
管理される。より少ない特権を与えられたコードは、呼出または、ターゲットと
してセグメントセレクタ（および、この事例では無視されるが、セグメントへの
オフセット）を特定する他の分岐命令を含む。セグメントセレクタは、記述子テ
ーブル内の呼出ゲート記述子を識別し、これは、より大きな特権レベルコードを
実行するのに必要とされる最小の特権レベルを含む。プロセッサ１０が呼出また
は他の分岐命令を実行するとき、プロセッサ１０はセグメントセレクタで記述子
テーブルに索引をつけ、呼出ゲートを位置付ける。プロセッサ１０の現在の特権
レベルと、（セグメントセレクタの一部であり、特権検査目的のために現在の特
権レベルを下げるために用いられ得る）リクエスタ(requestor)特権レベルとの
両者が十分な特権を反映していると（たとえば、特権レベルは呼出ゲート記述子
内の最小特権レベルよりも数の上において少ないかまたはそれと等しいと）、呼
出が進み得る。呼出ゲート記述子は、ターゲットセグメント（より大きな特権レ
ベルを有するコードセグメント）のためのセグメントセレクタと、コード取出が
そこで開始されるターゲットセグメント内のオフセットとを含む。プロセッサ１
０は、呼出ゲート記述子からセグメントセレクタおよびオフセットを抽出し、タ
ーゲットセグメント記述子を読出してより大きな特権レベルを有するコードの取
出を開始する。一方で、現在の特権レベルまたはリクエスタ特権レベルのいずれ
かが呼出ゲート記述子内の最小特権レベルよりも小さい特権レベルであるならば
（たとえば、現在の特権レベルまたはリクエスタ特権レベルのいずれかが最小特
権レベルよりも数の上で大きいならば）、プロセッサ１０は、呼出ゲート記述子
にアクセスした後、かつターゲット記述子にはアクセスすることなしに、例外を
知らせる。したがって、より大きな特権レベルで実行されているコードへのアク
セスは慎重に制御される。

【００５５】 上述のように、呼出ゲート記述子は、ターゲットセグメントセレクタおよびセ
グメント内のオフセットを含む。ターゲットセグメント記述子への参照は、呼出
ゲート記述子から別の記述子への矢印として図８で例示される。たとえば、呼出
ゲート記述子１００はモード記述子９０を参照し、呼出ゲート記述子１０２は３
２／６４モード記述子８６を参照し、呼出ゲート記述子１０４は３２／６４モー
ド記述子８４を参照する。図８で示されるように、呼出ゲート記述子は両方の記
述子テーブル内に記憶されてもよく、他方のテーブル内または同じテーブル内の
記述子を参照し得る。さらに、呼出ゲート記述子は、３２／６４モード記述子ま
たは互換モード記述子のいずれかを参照し得る。

【００５６】 一般に、プロセッサ１０がセグメントセレクタを用いて記述子テーブルのうち
の１つから記述子を読出すと、１つの記述子テーブルエントリが読出される。し
かし、ＬＭＥビットがセットされていて、かつプロセッサ１０によってエントリ
が呼出ゲート記述子、ＬＤＴ記述子、またはＴＳＳ記述子であることが検出され
ると、プロセッサ１０はテーブル内の次に続くエントリを読出して記述子の残り
を得る。したがって、呼出ゲート記述子、ＬＤＴ記述子、およびＴＳＳ記述子は
、テーブルエントリのサイズを再定義することなしに、さらには１つのエントリ
を占有する記述子のためにテーブルはどのように管理されるのかを再定義するこ
となしに、異なるサイズの互換モード記述子（または標準モード記述子）ととも
にテーブル内で共存し得る。さらに、ＴＳＳ記述子、ＬＤＴ記述子、および呼出
ゲート記述子の第２の部分はセグメント記述子としてアクセスされ得るため、以
下の図９で示されるように、記述子が記述子テーブルへと記憶されると、第２の
部分内での記述子のタイプフィールドであり得る記述子の部分が無効タイプにセ
ットされる。代替的には、記述子テーブル読出が行なわれるたびに、プロセッサ
１０は２つの連続するエントリを記述子テーブルから読出すこともでき、第１の
エントリが呼出ゲート、ＬＤＴ記述子タイプ、またはＴＳＳ記述子タイプである
と第２のエントリが用いられ得る。

【００５７】 いずれかの動作モード（３２／６４モード、３２ビット互換モード、または１
６ビット互換モード）で動作しているコードは、ＬＭＥビットがセットされてい
ると呼出ゲート記述子を参照し得ることが注目される。したがって、３２ビット
または１６ビットアプリケーションは、たとえルーチンのアドレスが３２ビット
または１６ビットアドレススペースの外にあったとしても、呼出ゲートメカニズ
ムを用いてオペレーティングシステムルーチンを呼出すことができる。加えて、
呼出ゲート記述子は、あらゆる動作モードを有するコードセグメントを参照する
ことができる。オペレーティングシステムは、（３２ビットターゲットセグメン
トのために）呼出ゲート内のオフセットの最上位３２ビットが０であるか、また
は（１６ビットターゲットセグメントのために）呼出ゲート内のオフセットの最
上位４８ビットが０であることを保証し得る。

【００５８】 図９を参照して、呼出ゲート記述子１２０のある実施例のブロック図が示され
る。他の実施例も可能であり、企図される。図２および図３と同様に、最下位バ
イトの上方に最上位バイトが示される。４バイトの各グループの最上位ビットが
ビット３１として示され、最下位ビットがビット０として示される。４バイト内
の短い垂直の線は各々のビットを区切り、長い垂直の線もビットを区切るが、そ
れはまたフィールドも区切る。上述のように、呼出ゲート記述子は記述子テーブ
ル内で２つのエントリを占有する。図９の水平方向の破線によって、呼出ゲート
記述子１２０は（線の上の）上部と（線の下の）下部とに分割される。下部は、
呼出ゲートのセグメントセレクタによって索引付けされるエントリ内に記憶され
、上部は次に続くエントリ内に記憶される。

【００５９】 呼出ゲート記述子１２０は、ターゲットセグメントセレクタ（フィールド１２
２）、オフセット（フィールド１２４Ａ、１２４Ｂ、および１２４Ｃ）、現在の
（Ｐ）ビット１２６、記述子特権レベル（ＤＰＬ）１２８、タイプフィールド１
３０、および擬似タイプフィールド１３２を含む。Ｐビットは上述のＰビット４
８と同様のものである。ターゲットセグメントセレクタは、（より大きな特権レ
ベルを有する）ターゲットセグメント記述子が記憶される記述子テーブルのうち
の１つのエントリを識別する。オフセットは、コード取出が開始されるアドレス
を識別する。３２／６４モードでは、コードセグメントは基底アドレスを有さず
、さらにはフラットリニアアドレス指定が用いられるため、オフセットはコード
取出が始まるアドレスである。他のモードでは、オフセットはターゲットセグメ
ント記述子が規定するセグメントベースに加えられてコード取出が始まるアドレ
スが生成される。上述のように、オフセットはこの実施例では６４ビットを含み
得る。

【００６０】 ＤＰＬ１２８は、（現在の特権レベルおよび要求された(requested)特権レベ
ルの両方において）呼出ルーチンが有さなければならない最小特権レベルを記憶
し、これは呼出ゲートをうまく通り抜け、ターゲットセグメント記述子内で特定
される特権レベルにおいて呼出されたルーチンを実行し得る。

【００６１】 タイプフィールド１３０は呼出ゲート記述子タイプにコーディングされる。あ
る実施例では、このタイプは、ｘ８６アーキテクチャ内で規定される３２ビット
呼出ゲートタイプとしてコーディングされる。代わりに、他の符号化が用いられ
てもよい。最後に、擬似タイプフィールド１３２が無効タイプ（たとえば、０）
にコーディングされて呼出ゲート記述子１２０の上半分を記憶するセグメントテ
ーブルエントリを識別するセグメントセレクタが与えられると(presented)、プ
ロセッサ１０によって例外が知らされることが保証される。

【００６２】 ＬＤＴ記述子９６の下半分は３２ビットＬＤＴ記述子と同様のものであり得る
ことと、ＬＤＴ記述子９６の上半分は呼出ゲート記述子１２０の上半分と同様の
ものであり得ることとが注目される。

【００６３】 次に図１０を参照して、プロセッサ１０が実行する命令のための命令フォーマ
ット１４０のブロック図が示される。他の実施例も可能であり、企図される。図
１０の実施例では、命令フォーマット１４０は、プレフィックスフィールド１４
２、演算コードフィールド１４４、ｍｏｄ Ｒ／Ｍ（レジスタ／メモリ）フィー
ルド１４６、ＳＩＢ（スケールインデックスベース）フィールド１４８、変位フ
ィールド１５０、および即値フィールド１５２を含む。演算コードフィールド１
４４以外の各フィールドは任意である。したがって、命令フォーマット１４０に
よって、可変長命令が規定され得る。

【００６４】 プレフィックスフィールド１４２は、命令のためのいかなる命令プレフィック
スのためにも用いられる。上述のように、オペランドサイズオーバーライドプレ
フィックスおよびアドレスサイズオーバーライドプレフィックスはある命令へと
符号化されてプロセッサ１０の動作モードをオーバーライドし得る。これらのオ
ーバーライドプレフィックスがプレフィックスフィールド１４２内に含まれる。
上述のように、オペランドサイズオーバーライドプレフィックスおよびアドレス
サイズオーバーライドプレフィックスの各々は、バイト単位で(by bytes)プレフ
ィックスフィールド１４２内に含まれ得る。

【００６５】 演算コードフィールド１４４は、命令の演算コード（つまり、命令セット内の
どの命令が実行されているのか）を含む。いくつかの命令では、オペランドは演
算コードフィールド１４４内で特定され得る。他の命令では、演算コードの一部
がｍｏｄ Ｒ／Ｍフィールド１４６内に含まれ得る。さらに、ある特定の演算コ
ードは、オペランドとして８ビットまたは１６ビットレジスタを特定する。した
がって、演算コード符号化はまた、プロセッサ１０の動作モードによって示され
るデフォルトをオーバーライドするように働き得る。

【００６６】 Ｍｏｄ Ｒ／Ｍフィールド１４６およびＳＩＢフィールド１４８は、命令のオ
ペランドを示す。変位フィールド１５０はいかなる変位情報をも含み、即値フィ
ールド１５２は即値オペランドを含む。

【００６７】 コンピュータシステム 図１１を参照して、バスブリッジ２０２を通して種々のシステム構成要素に結
合されるプロセッサ１０を含むコンピュータシステム２００のある実施例のブロ
ック図が示される。他の実施例も可能であり、企図される。示されるシステムで
は、メモリバス２０６を通してメインメモリ２０４がバスブリッジ２０２に結合
され、ＡＧＰバス２１０を通してグラフィックスコントローラ２０８がバスブリ
ッジ２０２に結合される。最後に、ＰＣＩバス２１４を通して複数のＰＣＩデバ
イス２１２Ａ−２１２Ｂがバスブリッジ２０２に結合される。ＥＩＳＡ／ＩＳＡ
バス２２０を通した１つ以上のＥＩＳＡまたはＩＳＡデバイス２１８への電気的
インターフェイスに対応する(accomodate)ように、２次的なバスブリッジ２１６
がさらに設けられ得る。プロセッサ１０は、ＣＰＵバス２２４を通してバスブリ
ッジ２０２に結合され、任意のＬ２キャッシュ２２８にも結合される。ＣＰＵバ
ス２２４とＬ２キャッシュ２２８に対するインターフェイスとは共に、外部イン
ターフェイスユニット１８が結合し得る外部インタフェースを含み得る。

【００６８】 バスブリッジ２０２は、プロセッサ１０、メインメモリ２０４、グラフィック
スコントローラ２０８、およびＰＣＩバス２１４に接続されるデバイスの間のイ
ンターフェイスを提供する。バスブリッジ２０２に接続されるデバイスのうちの
１つからある動作が受取られると、バスブリッジ２０２は動作のターゲット（た
とえば、ある特定のデバイスまたは、ＰＣＩバス２１４の場合には、ターゲット
はＰＣＩバス２１４上にあること）を識別する。バスブリッジ２０２は動作をタ
ーゲットのデバイスへと経路付ける。バスブリッジ２０２は一般に、ソースデバ
イスまたはバスが用いるプロトコルからターゲットデバイスまたはバスが用いる
プロトコルへと動作を変換する。

【００６９】 ＩＳＡ／ＥＩＳＡバスに対するインターフェイスをＰＣＩバス２１４に提供す
ることに加えて、所望ならば、２次的なバスブリッジ２１６はさらに付加的な機
能を組込んでもよい。２次的なバスブリッジ２１６の外側にあるか、またはそれ
と一体化されている入力／出力コントローラ（図示せず）もコンピュータシステ
ム２００内に含まれてもよく、所望ならば、キーボードおよびマウス２２２、な
らびに種々のシリアルポートおよびパラレルポートに動作サポートを提供し得る
。他の実施例では、外部キャッシュユニット（図示せず）がさらにプロセッサ１
０とバスブリッジ２０２との間のＣＰＵバス２２４に結合され得る。代替的には
、外部キャッシュはバスブリッジ２０２に結合されてもよく、外部キャッシュの
ためのキャッシュ制御ロジックはバスブリッジ２０２と一体化され得る。Ｌ２キ
ャッシュ２２８がさらに、プロセッサ１０に対する後方構成で示される。Ｌ２キ
ャッシュ２２８は、プロセッサ１０から分離されていてもよく、プロセッサ１０
を備えるカートリッジ（たとえば、スロット１またはスロットＡ）と一体化され
ていてもよく、またはプロセッサ１０を備える半導体基板とさえ一体化されてい
てもよいことが注目される。

【００７０】 メインメモリ２０４は、アプリケーションプログラムが記憶され、さらにはそ
こからプロセッサ１０が主に実行されるメモリである。好適なメインメモリ２０
４はＤＲＡＭ（ダイナミックランダムアクセスメモリ）を含む。たとえば、ＳＤ
ＲＡＭ（同期ＤＲＡＭ）またはランバスＤＲＡＭ（ＲＤＲＡＭ）の複数のバンク
も好適であり得る。

【００７１】 ＰＣＩデバイス２１２Ａ−２１２Ｂは、たとえば、ネットワークインターフェ
イスカード、ビデオアクセラレータ、オーディオカード、ハードディスクドライ
ブまたはハードドライブコントローラ、フロッピー（Ｒ）ディスクドライブまた
はフロッピー（Ｒ）ドライブコントローラ、ＳＣＳＩ（小型コンピュータシステ
ムインターフェイス）アダプタ、および電話カード等の種々の周辺デバイスを例
証する。同様に、ＩＳＡデバイス２１８は、モデム、サウンドカード、ならびに
ＧＰＩＢまたはフィールドバスインターフェイスカード等の種々のデータ収集カ
ード等の種々の種類の周辺デバイスを例証する。

【００７２】 グラフィックスコントローラ２０８が設けられてディスプレイ２２６上のテキ
ストおよび画像のレンダリングが制御される。グラフィックスコントローラ２０
８は、メインメモリ２０４へと、さらにはそこから効果的にシフトされ得る三次
元データ構造をレンダリングするような、当該技術分野で一般に公知の典型的な
グラフィックスアクセラレータを具体化し得る。したがって、グラフィックスコ
ントローラ２０８は、バスブリッジ２０２内のターゲットインターフェイスへの
アクセスを要求し、かつそれを受取ってメインメモリ２０４へのアクセスを得る
ことができるという点で、ＡＧＰバス２１０のマスタであり得る。専用グラフィ
ックスバスは、メインメモリ２０４からのデータの迅速な検索に対応する。ある
特定の動作では、グラフィックスコントローラ２０８はさらに、ＡＧＰバス２１
０上でＰＣＩプロトコルトランザクションを生成するように構成され得る。した
がって、バスブリッジ２０２のＡＧＰインターフェイスは、ＡＧＰプロトコルト
ランザクションならびにＰＣＩプロトコルターゲットとイニシエータトランザク
ションとの両者をサポートするための機能を含む。ディスプレイ２２６は、画像
またはテキストが示され得るすべての電子ディスプレイである。好適なディスプ
レイ２２６は、陰極線管（“ＣＲＴ”）、液晶ディスプレイ（“ＬＣＤ”）等を
含む。

【００７３】 ＡＧＰ、ＰＣＩ、およびＩＳＡまたはＥＩＳＡバスが上の説明で例として用い
られてきたが、所望であればいかなるバスアーキテクチャも代わりになり得るこ
とが注目される。コンピュータシステム２００は、追加のプロセッサ（たとえば
、コンピュータシステム２００の任意の構成要素として示されるプロセッサ１０
ａ）を含む多重処理コンピュータシステムであってもよいことがさらに注目され
る。プロセッサ１０ａはプロセッサ１０と同様のものであり得る。より具体的に
は、プロセッサ１０ａはプロセッサ１０の同一コピーでもあり得る。プロセッサ
１０ａは、（図１１で示されるように）独立したバスを介してバスブリッジ２０
２に接続されてもよく、またはプロセッサ１０とともにＣＰＵバス２２４を共有
してもよい。さらに、プロセッサ１０ａは、Ｌ２キャッシュ２２８と同様の任意
のＬ２キャッシュ２２８ａに結合され得る。

【００７４】 図１２を参照して、コンピュータシステム３００の別の実施例が示される。他
の実施例も可能であり、企図される。図１２の実施例では、コンピュータシステ
ム３００は、いくつかの処理ノード３１２Ａ、３１２Ｂ、３１２Ｃ、および３１
２Ｄを含む。各処理ノードは、それぞれの処理ノード３１２Ａ−３１２Ｄ内に含
まれるメモリコントローラ３１６Ａ−３１６Ｄを介してそれぞれのメモリ３１４
Ａ−３１４Ｄに結合される。加えて、処理ノード３１２Ａ−３１２Ｄは、処理ノ
ード３１２Ａ−３１２Ｄ間の通信のために用いられるインターフェイスロジック
を含む。たとえば、処理ノード３１２Ａは、処理ノード３１２Ｂと通信を行なう
ためのインターフェイスロジック３１８Ａ、処理ノード３１２Ｃと通信を行なう
ためのインターフェイスロジック３１８Ｂ、およびさらなる別の処理ノード（図
示せず）と通信を行なうための第３のインターフェイスロジック３１８Ｃを含む
。同様に、処理ノード３１２Ｂは、インターフェイスロジック３１８Ｄ、３１８
Ｅ、および３１８Ｆを含み、処理ノード３１２Ｃは、インターフェイスロジック
３１８Ｇ、３１８Ｈ、および３１８Ｉを含み、処理ノード３１２Ｄは、インター
フェイスロジック３１８Ｊ、３１８Ｋ、および３１８Ｌを含む。処理ノード３１
２Ｄは、インターフェイスロジック３１８Ｌを介して複数の入力／出力デバイス
（たとえば、デイジーチェーン構成のデバイス３２０Ａ−３２０Ｂ）と通信する
ように結合される。他の処理ノードも同様の態様で他のＩ／Ｏデバイスと通信し
得る。

【００７５】 処理ノード３１２Ａ−３１２Ｄは、処理ノード間の通信のためにパケットベー
スリンクを実現する。この実施例では、リンクは何組かの単方向ラインとして実
現される（たとえば、ライン３２４Ａが用いられて処理ノード３１２Ａから処理
ノード３１２Ｂへとパケットが伝送され、ライン３２４Ｂが用いられて処理ノー
ド３１２Ｂから処理ノード３１２Ａへとパケットが伝送される）。図１２で示さ
れるように、他の組のライン３２４Ｃ−３２４Ｈが用いられて他の処理ノード間
でパケットが伝送される。一般に、ライン３２４の各々の組は、１つ以上のデー
タラインと、データラインに対応する１つの以上のクロックラインと、伝達され
ているパケットの種類を示す１つ以上のコントロールラインを含み得る。リンク
は、処理ノード間の通信のためにキャッシュコヒーレント態様で動作され得るか
、または処理ノードとＩ／Ｏデバイス（または、ＰＣＩバスまたはＩＳＡバス等
の従来の構造のＩ／Ｏバスへのバスブリッジ）との間の通信のために非コヒーレ
ント態様で動作され得る。さらに、リンクは、図示されるようなＩ／Ｏデバイス
間のデイジーチェーン構造を用いて非コヒーレント態様で動作され得る。ある処
理ノードから別のものへと伝送されるパケットは１つ以上の中間ノードを通り抜
け得ることが注目される。たとえば、図１２で示されるように、処理ノード３１
２Ａによって処理ノード３１２Ｄへと伝送されるパケットは、処理ノード３１２
Ｂまたは処理ノード３１２Ｃのいずれかを通り抜け得る。好適なあらゆる配線ア
ルゴリズムが用いられ得る。コンピュータシステム３００の他の実施例は、図１
２で示される実施例よりもより多くの、またはより少ない処理ノードを含み得る
。

【００７６】 一般に、パケットは、ノード間のライン３２４上の１つ以上のビットタイム(b
it times)として伝送され得る。ビットタイムは、対応するクロックライン上の
クロック信号の立上がり端縁または立下がり端縁であり得る。パケットは、トラ
ンザクションを開始するためのコマンドパケット、キャッシュコヒーレンシを維
持するためのプローブパケット、およびプローブとコマンドとに応答するための
応答パケットを含み得る。

【００７７】 メモリコントローラおよびインターフェイスロジックに加えて、処理ノード３
１２Ａ−３１２Ｄは１つ以上のプロセッサを含み得る。概して、処理ノードは、
少なくとも１つのプロセッサを含み、所望であればメモリと通信するためのメモ
リコントローラおよび他のロジックを任意で含み得る。より具体的には、各処理
ノード３１２Ａ−３１２Ｄは、プロセッサ１０の１つ以上のコピーを含み得る。
外部インターフェイスユニット１８は、ノード内にインターフェイスロジック３
１８およびメモリコントローラ３１６を含み得る。

【００７８】 メモリ３１４Ａ−３１４Ｄは、好適なあらゆるメモリデバイスを含み得る。た
とえば、メモリ３１４Ａ−３１４Ｄは、１つ以上のＲＡＭＢＵＳ ＤＲＡＭ（Ｒ
ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、スタティックＲＡＭ等を含み得る。
コンピュータシステム３００のアドレススペースはメモリ３１４Ａ−３１４Ｄ内
で分割される。処理ノード３１２Ａ−３１２Ｄの各々は、どのアドレスがどのメ
モリ３１４Ａ−３１４Ｄにマッピングされ、したがってどの処理ノード３１２Ａ
−３１２Ｄにある特定のアドレスのためのメモリ要求が経路付けされるべきなの
かを判断するために用いられるメモリマップを含み得る。ある実施例では、コン
ピュータシステム３００内のアドレスのためのコヒーレンシポイントは、アドレ
スに対応するメモリ記憶バイトに結合されたメモリコントローラ３１６Ａ−３１
６Ｄである。言換えると、メモリコントローラ３１６Ａ−３１６Ｄは、対応する
メモリ３１４Ａ−３１４Ｄへのメモリアクセスの各々がキャッシュコヒーレント
態様で起こることを保証することを担当する。メモリコントローラ３１６Ａ−３
１６Ｄは、メモリ３１４Ａ−３１４Ｄとインターフェイスをとるための制御回路
を含み得る。加えて、メモリコントローラ３１６Ａ−３１６Ｄは、メモリ要求を
列に並ばせるための要求待ち行列を含み得る。

【００７９】 一般に、インターフェイスロジック３１８Ａ−３１８Ｌは、リンクからパケッ
トを受信し、さらにはリンク上で伝送されるべきパケットをバッファリングする
ための種々のバッファを含み得る。コンピュータシステム３００は、パケットを
伝送するための好適なあらゆるフロー制御メカニズムを採用し得る。たとえば、
ある実施例では、各インターフェイスロジック３１８は、そのインターフェイス
ロジックが接続されるリンクの他端のレシーバ内に各々の種類のバッファの数の
カウントを記憶する。インターフェイスロジックは、受信インターフェイスロジ
ックがパケットを記憶するための解放されたバッファを有さない限りは、パケッ
トを伝送しない。パケットを前方に(onward)経路付けることによって受信バッフ
ァが解放されると、受信インターフェイスロジックは送信インターフェイスロジ
ックへとメッセージを伝送してバッファが解放されたことを示す。このようなメ
カニズムは「クーポンベース」システムと呼ばれ得る。

【００８０】 Ｉ／Ｏデバイス３２０Ａ−３２０Ｂは、好適なあらゆるＩ／Ｏデバイスであり
得る。たとえば、Ｉ／Ｏデバイス３２０Ａ−３２０Ｂは、ネットワークインター
フェイスカード、ビデオアクセラレータ、オーディオカード、ハードディスクド
ライブまたはハードドライブコントローラ、フロッピー（Ｒ）ディスクドライブ
またはフロッピー（Ｒ）ドライブコントローラ、ＳＣＳＩ（小型コンピュータシ
ステムインターフェイス）アダプタおよび電話カード、モデム、サウンドカード
、およびＧＰＩＢまたはフィールドバスインターフェイスカード等の種々のデー
タ収集カードを含み得る。

【００８１】 上述の開示が完全に理解されると、多くの変更および変形が当業者に明らかと
なるだろう。前掲の請求項はこのようなすべての変更および変形を包含すると解
釈されることが意図される。

【図面の簡単な説明】

【図１】 プロセッサのある実施例のブロック図である。

【図２】 ３２／６４モードのためのセグメント記述子のある実施例のブロ
ック図である。

【図３】 互換モードのためのセグメント記述子のある実施例のブロック図
である。

【図４】 図１で示されるプロセッサのある実施例に従った、互換モードお
よびレガシーモードにおける動作を示すブロック図である。

【図５】 セグメント記述子および制御レジスタ値の関数としての動作モー
ドの１つの実施例を例示する表である。

【図６】 デフォルト動作モードをオーバーライドするための命令プレフィ
ックスの用途のある実施例を例示する表である。

【図７】 レジスタのある実施例を示すブロック図である。

【図８】 グローバル記述子テーブルおよびローカル記述子テーブルのある
実施例を例示する図である。

【図９】 ３２／６４呼出ゲート記述子のある実施例のブロック図である。

【図１０】 命令フォーマットのブロック図である。

【図１１】 図１で示されるプロセッサを含むコンピュータシステムのある
実施例のブロック図である。

【図１２】 図１で示されるプロセッサを含むコンピュータシステムの別の
実施例のブロック図である。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１４年４月２日（２００２．４．２）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正の内容】

【０００４】 残念ながら、ｘ８６アーキテクチャは最大３２ビットオペランドサイズおよび
３２ビットアドレスサイズに限定されている。オペランドサイズとは、プロセッ
サによって動作させられるビットの数（たとえば、ソースまたはデスティネーシ
ョンオペランド内のビット数）を指す。アドレスサイズとは、プロセッサが生成
するアドレス内のビットの数を指す。したがって、ｘ８６アーキテクチャを採用
するプロセッサは、６４ビットアドレスサイズまたはオペランドサイズから利益
を得ることができるアプリケーションのニーズを満たさないおそれがある。 この発明の概要の前に、２つの背景技術文献が以下のように確認される。 ＵＳ−Ａ−５ ７７４ ６８６は、拡張指示(extension indication)を記憶す
るように構成される制御レジスタを含むプロセッサを開示し、ここでは、前記プ
ロセッサは、前記拡張指示に応答して、さらには命令セットフラグ(flag)とシス
テムフラグとに応答して、命令セット構成およびシステム構成を確立するように
構成される。 ＵＳ−Ａ−５ ７８７ ４９５は、セグメントレジスタへのセレクタの記憶の
ステップを開示している。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正の内容】

【０００８】 概して、さらにはこの発明の１つの局面に従って、特に請求項１で規定される
ようなプロセッサが提供される。このプロセッサは、セグメントレジスタと制御
レジスタとを含む。セグメントレジスタは、第１の動作モード指示および第２の
動作モード指示を含むセグメント記述子を識別するセグメントセレクタを記憶す
るように構成される。制御レジスタは、イネーブル指示を記憶するように構成さ
れる。イネーブル指示、第１の動作モード指示、および第２の動作モード指示に
応答して、プロセッサは動作モードを確立するように構成され、この動作モード
は、プロセッサがそれを実行するように構成されている命令のためにデフォルト
オペランドサイズおよびデフォルトアドレスサイズを特定する。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正の内容】

【０００９】 請求項１１で規定されるように、セグメントセレクタは、プロセッサが結合さ
れるメモリ内に記憶されるセグメント記述子テーブルへのインデックスを含み得
る。セグメント記述子は、インデックスによって示されるエントリ内のセグメン
ト記述子テーブル内に記憶され、プロセッサは、セグメントセレクタに応答して
セグメント記述子テーブルからセグメント記述子を読出すように構成され、プロ
セッサは、イネーブル指示がイネーブル状態にあり、かつ動作モード指示が第１
の状態にあることに応答して仮想アドレスが３２ビットよりも大きい動作モード
で動作するように構成される。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正の内容】

【００１０】 この発明の別の局面に従うと、特に請求項１７で規定されるような方法が提供
される。動作モードは、プロセッサ内の制御レジスタの中のイネーブル指示、セ
グメント記述子内の第１の動作モード指示、およびセグメント記述子内の第２の
動作モード指示に応答して、プロセッサ内で確立される。この動作モードは、プ
ロセッサがそれを実行するように構成されている命令のためにデフォルトオペラ
ンドサイズおよびデフォルトアドレスサイズを特定する。動作モードに応答して
、オペランドが取出され、アドレスが生成される。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正の内容】

【００１２】 この発明には種々の変形および代替の形が可能であるが、その具体的な実施例
は図における例によって示され、ここで詳細に説明される。しかし、図およびそ
れに対する詳細な説明は、この発明を開示されたある特定の形に限定することを
意図するものではなく、逆に、追加の請求項によって規定されるようなすべての
変形、均等物、および代替物を包含することが意図されることが理解されるべき
である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マクグラス，ケビン・ジェイ アメリカ合衆国、95033 カリフォルニア 州、ロス・ガトス、ハチソン・ロード、 22876 (72)発明者 クラーク，マイケル・ティ アメリカ合衆国、78739 テキサス州、オ ースティン、モードレッド・レーン、6137 Ｆターム(参考） 5B033 AA10 DA07 DA17

Claims (22)

【特許請求の範囲】
1. 【請求項１】 プロセッサであって、 第１の動作モード指示と第２の動作モード指示とを含むセグメント記述子を識
   別するセグメントセレクタを記憶するように構成されるセグメントレジスタと、 イネーブル指示を記憶するように構成される制御レジスタとを含み、前記プロ
   セッサは、前記イネーブル指示、前記第１の動作モード指示、および前記第２の
   動作モード指示に応答して動作モードを確立するように構成される、プロセッサ
   。
2. 【請求項２】 前記動作モードは、前記イネーブル指示がイネーブル状態に
   あり、かつ前記第１の動作モード指示が第１の状態にあると、第１の動作モード
   であり、前記動作モードは、前記イネーブル指示が前記イネーブル状態にあり、
   かつ前記第１の動作モード指示が第２の状態にあり、さらには前記第２の動作モ
   ード指示が前記第１の状態にあると、第２の動作モードである、請求項１に記載
   のプロセッサ。
3. 【請求項３】 前記第２の動作モードは、前記イネーブル指示が前記イネー
   ブル状態にあり、かつ前記第１の動作モード指示が前記第２の状態にあると、利
   用可能な複数の動作モードのうちの１つであり、前記複数の動作モードのうちの
   前記１つは、前記第２の動作モード指示の状態に応答して選択される、請求項２
   に記載のプロセッサ。
4. 【請求項４】 前記複数の動作モードのうちの１つは３２ビット動作モード
   である、請求項３に記載のプロセッサ。
5. 【請求項５】 前記複数の動作モードのうちの１つは１６ビット動作モード
   である、請求項３に記載のプロセッサ。
6. 【請求項６】 前記第１の動作モードは３２ビットよりも大きいデフォルト
   アドレスサイズを含む、請求項２に記載のプロセッサ。
7. 【請求項７】 前記デフォルトアドレスサイズは前記プロセッサが生成する
   仮想アドレスに当てはまる、請求項６に記載のプロセッサ。
8. 【請求項８】 仮想アドレスは前記プロセッサが採用するセグメンテーショ
   ンメカニズムに従って生成される、請求項７に記載のプロセッサ。
9. 【請求項９】 前記デフォルトアドレスサイズはさらに前記プロセッサが生
   成する物理アドレスに当てはまる、請求項７に記載のプロセッサ。
10. 【請求項１０】 前記イネーブル指示がディセーブル状態にあると、前記第
    １の動作モード指示は不定とされ、前記プロセッサは前記第２の動作モード指示
    に応答して前記動作モードを確立するように構成される、請求項１に記載のプロ
    セッサ。
11. 【請求項１１】 プロセッサであって、 セグメント記述子からの情報およびセグメントセレクタを記憶するように構成
    されるセグメントレジスタを含み、前記セグメントセレクタは、前記プロセッサ
    が結合されるメモリ内に記憶されたセグメント記述子テーブルへのインデックス
    を含み、前記セグメント記述子は、前記インデックスによって示されるエントリ
    内の前記セグメント記述子テーブル内に記憶され、前記プロセッサは前記セグメ
    ントセレクタに応答して前記セグメント記述子テーブルから前記セグメント記述
    子を読出すように構成され、前記セグメント記述子は動作モード指示を含み、前
    記プロセッサはさらに、 イネーブル指示を記憶するように構成される制御レジスタを含み、 前記プロセッサは、前記イネーブル指示がイネーブル状態にあり、かつ前記動
    作モード指示が第１の状態にあることに応答して、仮想アドレスが３２ビットよ
    りも大きい動作モードで動作するように構成される、プロセッサ。
12. 【請求項１２】 物理アドレスは前記動作モードでは３２ビットよりも大き
    い、請求項１１に記載のプロセッサ。
13. 【請求項１３】 物理アドレスは６４ビットよりも少ないかまたはそれに等
    しいビットの第１の数である、請求項１２に記載のプロセッサ。
14. 【請求項１４】 仮想アドレスは６４ビットよりも少ないかまたはそれに等
    しいビットの第１の数である、請求項１１に記載のプロセッサ。
15. 【請求項１５】 前記セグメント記述子はさらに特権レベルを含む、請求項
    １１に記載のプロセッサ。
16. 【請求項１６】 第２のイネーブル指示を記憶するように構成される第２の
    制御レジスタをさらに含み、前記プロセッサは、前記第２のイネーブル指示が前
    記イネーブル状態にあることに応答して前記セグメント記述子テーブルから前記
    セグメント記述子を読出すように構成される、請求項１１に記載のプロセッサ。
17. 【請求項１７】 方法であって、 前記プロセッサ内の制御レジスタ内のイネーブル指示、セグメント記述子内の
    第１の動作モード指示、および前記セグメント記述子内の第２の動作モード指示
    に応答して、プロセッサ内で動作モードを確立するステップと、 前記動作モードに応答してオペランドを取出し、アドレスを生成するステップ
    とを含む、方法。
18. 【請求項１８】 前記確立するステップは、前記イネーブル指示がイネーブ
    ル状態にあり、かつ前記第１の動作モード指示が第１の状態にあることに応答し
    て第１の動作モードを確立するステップを含み、前記第１の動作モードは３２ビ
    ットよりも大きなデフォルトアドレスサイズを含む、請求項１７に記載の方法。
19. 【請求項１９】 前記デフォルトアドレスサイズは仮想アドレスに当てはま
    る、請求項１８に記載の方法。
20. 【請求項２０】 前記デフォルトアドレスサイズは物理アドレスに当てはま
    る、請求項１９に記載の方法。
21. 【請求項２１】 前記確立するステップはさらに、前記イネーブル指示がイ
    ネーブル状態にあり、かつ前記第１の動作モード指示が第２の状態にあり、さら
    には前記第２の動作モードが前記第１の状態にあることに応答して第２の動作モ
    ードを確立するステップを含み、前記第１の動作モードは３２ビットのデフォル
    トアドレスサイズを含む、請求項１８に記載の方法。
22. 【請求項２２】 前記確立するステップはさらに、前記イネーブル指示が前
    記イネーブル状態にあり、かつ前記第１の動作モード指示が第２の状態にあると
    複数の動作モードのうちの１つを確立するステップを含み、前記複数の動作モー
    ドのうちの前記１つは前記第２の動作モード指示の状態に応答して選択される、
    請求項１８に記載の方法。