JP2003517733A - １つまたは複数のチップを含むモジュール - Google Patents

１つまたは複数のチップを含むモジュール

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Abstract

(57)【要約】 １つまたは複数のチップおよびキャリアを備えるモジュール。本発明は、キャリア（６）が、多数の配線を備える導電層（７）を支持し、チップ（２〜５：１０；２７〜３０）がキャリア（６）上の導電層（７）に直接実装され、前記チップ（２〜５；１０；２７〜３０）が導体システム（７）に電気的に直接接続され、キャリアに支持された導電層が、キャリア（６）の前記１つまたは複数チップと同じ側に配置したはんだボールまたは対応するデバイスの形態の端子（８、９）を含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】 本発明は、１つまたは複数のチップを含み且つ既知の種類の回路板（ＰＣＢ）
に実装するよう意図されたモジュールに関する。
【０００２】 電子産業の発達により、様々なコンポーネントの組み込みに対する需要が絶え
間なく増加している。様々なシステムが絶えず小型化し、性能が向上して、熱状
態の克服がさらに困難になっている。それと同時に、多チップ・システムがさら
に安価になると予想される。
【０００３】 既知の技術によると、チップがパッケージに実装され、１つまたは複数のチッ
プを１つの同じパッケージに設けることができる。次に、回路板に導体を接続す
るよう意図された接触ピンをパッケージに設ける。実装は、従来、ＱＦＰ（クオ
ッド・フラット・パッケージ）、ＰＧＡ（ピン・グリッド・アレイ）またはＢＧ
Ａ（ボール・グリッド・アレイ）で実行する。
【０００４】 チップのパッケージングは、比較的多数の作業工程を必要とする費用のかかる
プロセス即ち方法であり、各チップをパッケージ内部の基板に接続しなければな
らず、基板をリード・フレームに接続しなければならない。全ての接続の結果、
パッケージは、パッケージングされた個々のチップの表面と比較して、相対的に
大きい表面を有する。
【０００５】 パッケージは往々にしてプラスチックの容器に入れることを含むので、これら
既知のパッケージの冷却は問題を呈する。このようなパッケージを回路板に実装
する場合、パッケージ内部で発生した熱がその中に封入される。温度が高すぎる
と、チップの機能が損なわれる。十分な冷却を達成するのに十分効果的な空気交
換を設けると、問題を生じることが多い。この冷却の問題は、言うまでもなく、
回路板にあるパッケージおよび他のコンポーネントの数とともに悪化する。
【０００６】 既知の技術に伴う別の問題は、特に、接続リードおよびリード・フレームによ
って生じる追加のインダクタンスにある。
【０００７】 本発明は、従来のパッケージング・技術に伴う問題を解決する。
【０００８】 したがって、本発明は１つまたは複数のチップおよびキャリアを含むモジュー
ルに関し、モジュールは、多数の配線を備える導電層がキャリアに配置され、１
つまたは複数のチップがキャリアに支持された導電層に直接実装され、前記１つ
または複数のチップが導電層に電気的に直接接続され、キャリアに支持された導
電層に、キャリアのチップと同じ側に配置したはんだボールまたは対応するエレ
メントの形態の端子を設けることを特徴とする。
【０００９】 次に、本発明について、部分的には添付図面で示す本発明の例示的実施形態に
関して、さらに詳細に説明する。
【００１０】 図２は、１つまたは複数のチップ２、３、４、５およびキャリア即ち担体６を
含む本発明のモジュールの断面図である。
【００１１】 本発明によると、キャリア６は多数の配線即ち導電体を含む導電層７を支持す
る。導電層７は、図２では交互に明るい部分と暗い部分とで図示され、これはそ
れぞれ配線および中間の絶縁層を示す。本発明によると、チップ２〜５は、キャ
リアで支持された導電層７に直接実装され、前記チップは、導電層の導体システ
ムに電気的に直接接続される。本発明によると、キャリア６の導電層７は、キャ
リア６のチップ２〜５と同じ側に配置されたはんだボール８、９または技術的に
同等のデバイスの形態の端子も含む。これらのはんだボール８、９は導体層７に
電気的に接続され、それによって導体システム７の媒体を通して端子８、９を前
記チップに接続する。
【００１２】 あるいは、はんだボールの代わりに他の導電材料および接着材料、例えば導電
性接着剤を使用してもよい。
【００１３】 図示のモジュール１は、前記はんだボール８、９の媒体を通して従来の回路板
（ＰＣＢ）に電気的に接続するよう意図される。
【００１４】 図２の参照番号２６は、チップ間に成形またはキャストされたプラスチックを
示す。
【００１５】 本発明の１つの非常に好ましい実施形態によると、導体システム７は既知の薄
膜技術によって構築される。
【００１６】 図１は、本発明の種類の導電層を示す。図１は、導電層７の一部の断面図であ
る。参照番号１１はキャリアを示し、参照番号１２はポリマ材料の層などの絶縁
層を示し、参照番号１３は導電金属層を示し、参照番号１４は絶縁層を示し、参
照番号１５は導電金属層を示し、参照番号１６は絶縁層を示し、参照番号１７は
金属層を示し識別し、参照番号１８は絶縁層を示し、参照番号１９は金属層を示
し、参照番号２０は絶縁層を示す。したがって、部品２１、２２、２３は、図示
の断面図のように導電層７に形成された導電金属層である。
【００１７】 しかし、場合によっては薄膜技術の代わりに厚膜技術を使用することが可能で
ある。
【００１８】 図１の実施形態では、チップ１０はワイヤ２４によって導電層にワイヤ・ボン
ディングされる。これは、チップを導体システムに電気的に接続する１つの方法
を構成する。このチップの接続方法を適用する場合は、チップ１０自体を導体層
７の上側にしっかり接着する。
【００１９】 別の好ましい方法によると、チップは、図２に示すように導体システムにある
端子にはんだ付けすることにより、導体システムに接続される。図２の参照番号
２５ははんだボールを示し、それによって個々のチップ２〜５にある端子が導体
層７にある端子に電気的に接続される。
【００２０】 別の実施例によると、チップ２〜５は、導電性接着剤での接着によって導体シ
ステムに接続される。
【００２１】 したがって、本発明は、チップをパッケージングする必要性をなくす。モジュ
ール全体が回路板に直接実装されるからである。これによって、他の方法では必
要になる作業工程の数が減少し、したがって価格が低下する。
【００２２】 さらに、本発明は利点も提供する。例えば、回路の冷却に関して、図２の実施
例の場合は熱が上方に伝達される。したがって、冷却面はキャリア６の上側全体
で構成される。キャリアをシリコンまたはアルミなどの熱伝導性が優れた材料で
構成した場合、極めて効果的な冷却が達成される。適宜、さらに冷却を効果的に
するデバイスをキャリア６に装着することもできる。
【００２３】 １つまたは複数のチップに加えて、インダクタ、コンデンサおよびレジスタな
どの受動的コンポーネントをキャリアに集積する能力は、特定の用途では非常に
重要である。この点で、特に高周波で寄生インダクタンスを削減することが非常
に重要になることがある。これに留意すると、ガラスまたはセラミックのコンポ
ーネントなど、受動的な高周波コンポーネントを適用できるよう、比誘電率が高
い材料からキャリアを作成することが好ましい。
【００２４】 本発明によると、はんだボール８、９を回路板に接触した状態で配置する。ボ
ールは、図３に示すように、モジュールの外縁に沿って適切に配置する。図３で
は、はんだボールの外列３１および内列３２がモジュールの周囲に延在する。こ
れらのボールは、導電層７を介してチップ２７〜３０に接続される。モジュール
は、１０００個ものボールを含むことができる。
【００２５】 本発明は、複数のチップを含むモジュールの構成を単純化することが明白であ
る。
【００２６】 以上で多数の例示的実施例について説明してきたが、モジュールが含むチップ
数を増加させたり、受動的コンポーネントを含んだり、導電層を他の構成にした
りしてもよいことは明白である。当業者は、作成するモジュールに適するよう構
成を修正することができる。
【００２７】 したがって、本発明は、上述し、図示した実施例に限定されるとは見なされな
い。添付の請求の範囲内で修正および変更ができるからである。
【図面の簡単な説明】
【図１】 薄膜技術で作成した導電層の一部の断面図であり、ワイヤ・ボンディングされ
たチップも示す。
【図２】 本発明による多チップ・モジュールの断面図である。
【図３】 本発明による完成した多チップ・モジュールの斜視図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１４年３月８日（２００２．３．８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ， ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 ウォールストレーム、ウルフ スウェーデン国 リンケピング、ハムンガ タン 14 (72)発明者 トベール、マルク スウェーデン国 ボレンスベルグ、テーレ ベルグ (72)発明者 ペルソン、スヴェン − トゥヴェ スウェーデン国 リンケピング、ウヴェベ ルグヴェーゲン 29 (72)発明者 エクストレム、ビェルン スウェーデン国 リンケピング、ガムラ レドベルグスヴェーゲン 13

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 １つまたは複数のチップおよびキャリアを含むモジュールに
    おいて、キャリア（６）が、多数の配線を備える導電層（７）を支持し、チップ
    （２〜５：１０；２７〜３０）がキャリア（６）の導電層（７）に直接実装され
    、前記チップ（２〜５；１０；２７〜３０）が導体システム（７）に電気的に直
    接接続され、キャリアに支持された導電層が、キャリア（６）の前記１つまたは
    複数チップと同じ側に配置されたはんだボールまたは対応するデバイスの形態の
    端子（８、９）を含むことを特徴とするモジュール。
  2. 【請求項２】 導体システム（７）が薄膜技術により構築されることを特徴
    とする、請求項１に記載のモジュール。
  3. 【請求項３】 前記１つまたは複数のチップ（２〜５；２７〜３０）は、該
    １つまたは複数のチップを導体システムにある端子にはんだ付けすることによっ
    て、導体システム（７）に接続されることを特徴とする、請求項１または２に記
    載のモジュール。
  4. 【請求項４】 前記１つまたは複数のチップ（１０）は、導体システムにワ
    イヤ・ボンディングされることを特徴とする、請求項１または２に記載のモジュ
    ール。
  5. 【請求項５】 前記１つまたは複数のチップ（２〜５；１０；２７〜３０）
    は、導電性接着剤で導体システム（７）に接着されることを特徴とする、請求項
    １または２に記載のモジュール。
  6. 【請求項６】 キャリア（６）が、シリコンまたはアルミなどの熱伝導性が
    高い材料で構成されることを特徴とする、請求項１、２、３、４または５に記載
    のモジュール。
  7. 【請求項７】 キャリア（６）が、高周波での誘導損を減少させるよう、ガ
    ラスまたはセラミック材料などの比誘電率が高い材料で構成されることを特徴と
    する、請求項１、２、３、４または５に記載のモジュール。
JP2001546225A 1999-12-16 2000-12-07 １つまたは複数のチップを含むモジュール Pending JP2003517733A (ja)

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SE9904622A SE517921C2 (sv) 1999-12-16 1999-12-16 Modul innefattande ett eller flera chip
SE9904622-9 1999-12-16
PCT/SE2000/002462 WO2001045476A1 (en) 1999-12-16 2000-12-07 A module including one or more chips

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7060601B2 (en) 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
US7049170B2 (en) 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US10724190B1 (en) * 2015-03-27 2020-07-28 Wael Majdalawi Solar powered in-road lamp

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4513355A (en) * 1983-06-15 1985-04-23 Motorola, Inc. Metallization and bonding means and method for VLSI packages
US5438224A (en) * 1992-04-23 1995-08-01 Motorola, Inc. Integrated circuit package having a face-to-face IC chip arrangement
JP2570637B2 (ja) * 1994-11-28 1997-01-08 日本電気株式会社 Ｍｃｍキャリア
US5783870A (en) * 1995-03-16 1998-07-21 National Semiconductor Corporation Method for connecting packages of a stacked ball grid array structure
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
US5977640A (en) * 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging

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AU2414701A (en) 2001-06-25
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