JP2003514404A - Ｍｐｅｇファイルの同期化、切り換え及び編集 - Google Patents
Ｍｐｅｇファイルの同期化、切り換え及び編集Info
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Abstract
(57)【要約】
少なくとも１個のソースから１個ないし複数のＭＰＥＧ信号をフレキシブルかつ確実に処理する方法と装置。本方法は、復号されたストリーム（３５）の基準クロックへの同期化（２８）、多数のストリームの同時実行、もしくは継ぎ目のないストリーム間の遷移（２４）を行う。出力ストリームは種々の形式を有することができ、映像及び音響の両方を含むことができる。本構造と方法は、さらに、所望参照フレームにすばやく到達し、ＧＯＰのサイズに影響されずにＭＰＥＧストリームを編集するためのＢフレームをスキップする能力も提供する。
Description
【０００１】
（発明の背景）
本発明は一般的に映像及び音響信号のコード化と復号及び操作に関し、特に、
多数のＭＰＥＧデジタル映像及び音響ストリームをフレキシブルにコード化及び
復号する方法と装置に関する。テレビ業界は、典型的に種々のソースから発せら
れた高品質で完全動画の音響及び映像信号を利用できる必要がある。１９９５年
１０月２４日に提出され、１９９９年１月１９日に公布された米国特許第５，８
６２，３１２号「ゆるく結合された大量格納コンピュータ・クラスタ」（その開
示は言及することですべてがそのまま本文書に組み込まれる）において、記述さ
れたクラスタのノードの１つが機能しなくなっても、多数の媒体ストリームを確
実に、連続して伝達するシステムと方法を開示している。該ストリームは、ＭＰ
ＥＧコード化ストリーム及び／または圧縮音響ストリームとして典型的に格納さ
れる。異なるストリームを継ぎ目なく、連続した確実な様態で切り換え、無線放
送品質を有する高品質音響及び映像信号を提供できることは非常に重要である。
多数のＭＰＥＧデジタル映像及び音響ストリームをフレキシブルにコード化及び
復号する方法と装置に関する。テレビ業界は、典型的に種々のソースから発せら
れた高品質で完全動画の音響及び映像信号を利用できる必要がある。１９９５年
１０月２４日に提出され、１９９９年１月１９日に公布された米国特許第５，８
６２，３１２号「ゆるく結合された大量格納コンピュータ・クラスタ」（その開
示は言及することですべてがそのまま本文書に組み込まれる）において、記述さ
れたクラスタのノードの１つが機能しなくなっても、多数の媒体ストリームを確
実に、連続して伝達するシステムと方法を開示している。該ストリームは、ＭＰ
ＥＧコード化ストリーム及び／または圧縮音響ストリームとして典型的に格納さ
れる。異なるストリームを継ぎ目なく、連続した確実な様態で切り換え、無線放
送品質を有する高品質音響及び映像信号を提供できることは非常に重要である。
【０００２】
技術が発達するにつれて、異なるＭＰＥＧストリーム間で継ぎ目なく切り換え
を行い、多数のストリームを提供し、「通信中に」入力ストリームを復号し、そ
れにより、出力映像または音響に中断が生じないようにすることができることも
重要である。
を行い、多数のストリームを提供し、「通信中に」入力ストリームを復号し、そ
れにより、出力映像または音響に中断が生じないようにすることができることも
重要である。
【０００３】
（発明の概要）
本発明は、フレキシブルかつ構造化された様態で復号ＭＰＥＧ信号を操作する
方法に関する。１つの側面において、本発明は、少なくとも１個のソースから複
数個のＭＰＥＧデータコード化ストリームを高データ速度で受信し、受信したス
トリームを復号し、多数の復号ストリームを基準クロックに同期化させることに
関する。
方法に関する。１つの側面において、本発明は、少なくとも１個のソースから複
数個のＭＰＥＧデータコード化ストリームを高データ速度で受信し、受信したス
トリームを復号し、多数の復号ストリームを基準クロックに同期化させることに
関する。
【０００４】
本発明の別の側面では、ユーザが多数のストリーム入力を同時に操作できる構
造を提供する。多数の出力ストリームは種々のフォーマットを有することができ
、映像（ビデオ）及び音響（オーディオ）ストリームの双方を含むことができる
。
造を提供する。多数の出力ストリームは種々のフォーマットを有することができ
、映像（ビデオ）及び音響（オーディオ）ストリームの双方を含むことができる
。
【０００５】
本発明はまた、他のファイルをその直後に伴ういかなる種類のＭＰＥＧファイ
ルも操作でき、それを継ぎ目なしに行える能力も提供する。さらに本発明は、Ｂ
フレームをスキップし、所望参照フレームをすばやく得る能力を提供する。さら
に、本発明により、ユーザはＧＯＰサイズに関係なくＭＰＥＧストリームを編集
できる。編集は２ないしそれ以上のＧＯＰサイズで行える。 本発明の他の目的及び特徴は、図面と共に為される以下の図面から明白となる
。
ルも操作でき、それを継ぎ目なしに行える能力も提供する。さらに本発明は、Ｂ
フレームをスキップし、所望参照フレームをすばやく得る能力を提供する。さら
に、本発明により、ユーザはＧＯＰサイズに関係なくＭＰＥＧストリームを編集
できる。編集は２ないしそれ以上のＧＯＰサイズで行える。 本発明の他の目的及び特徴は、図面と共に為される以下の図面から明白となる
。
【０００６】
（発明の特定の実施例の説明）
図１において、本発明による復号システム８は、中央処理装置（ＣＰＵ）１２
と、ランダムアクセスメモリ１４と、ＰＣＩインターフェース１６と、ＭＰＥＧ
デコーダ２０とを組み込んだコントローラ１０、並びに、デジタル・アナログ出
力２６と、ＧＥＮＬＯＣＫ入力２８と、音響・映像切り換え３０と、デコーダ間
インターフェース３２と、Ｍｏｖｉｅ２バス・インターフェース３４とを有する
インターフェース・スイッチ２４を備えている。
と、ランダムアクセスメモリ１４と、ＰＣＩインターフェース１６と、ＭＰＥＧ
デコーダ２０とを組み込んだコントローラ１０、並びに、デジタル・アナログ出
力２６と、ＧＥＮＬＯＣＫ入力２８と、音響・映像切り換え３０と、デコーダ間
インターフェース３２と、Ｍｏｖｉｅ２バス・インターフェース３４とを有する
インターフェース・スイッチ２４を備えている。
【０００７】
復号システムは、ＰＣＩバスを介して伝達された圧縮されたＭＰＥＧデータか
ら、アナログまたはデジタル映像の２個の独立した切り換え可能なチャネルと、
アナログまたはデジタル音響の（ライン３６上で使用できる）４個の独立した切
り換え可能なステレオチャネルとを生成する。ＰＣＩバスは、バスマスタ調停を
介してＰＣＩコントローラ４２（図２）との間でバス帯域幅を共有する３３Ｍｈ
ｚ、３２ビットデータバス・アーキテクチャで操作できる。各チャネルはＭＰＥ
Ｇデコーダ２０を有し、オプションの第２復号システムとともに、４（四）個の
ＭＰＥＧデコーダ２０を使用でき、それぞれが、２個のステレオ音響チャネルと
、１個の映像復元チャネルを提供する。復元された該音響・映像ストリームは、
「通信中」再プログラム可能なデジタル・クロスポイントスイッチ３０を用いて
切り換えられて、いずれかのアナログまたはデジタル出力２６に接続する。
ら、アナログまたはデジタル映像の２個の独立した切り換え可能なチャネルと、
アナログまたはデジタル音響の（ライン３６上で使用できる）４個の独立した切
り換え可能なステレオチャネルとを生成する。ＰＣＩバスは、バスマスタ調停を
介してＰＣＩコントローラ４２（図２）との間でバス帯域幅を共有する３３Ｍｈ
ｚ、３２ビットデータバス・アーキテクチャで操作できる。各チャネルはＭＰＥ
Ｇデコーダ２０を有し、オプションの第２復号システムとともに、４（四）個の
ＭＰＥＧデコーダ２０を使用でき、それぞれが、２個のステレオ音響チャネルと
、１個の映像復元チャネルを提供する。復元された該音響・映像ストリームは、
「通信中」再プログラム可能なデジタル・クロスポイントスイッチ３０を用いて
切り換えられて、いずれかのアナログまたはデジタル出力２６に接続する。
【０００８】
以上に提案したように、２ないしそれ以上の復号システムはたがいに接続され
て、追加チャネル及び頑丈な切り換え能力を追加することができる。２個のシス
テム８が本発明に従って接続されると、「マスタ・スレーブ」構成が使用され、
合計４個のアナログ／デジタル（ａ／ｄ）映像チャネルと８個のａ／ｄ音響ステ
レオチャネルがいずれかの出力に「通信中に」切り換えられる。この再プログラ
ム可能な切り換え構成は、放送環境において典型的に使用される「プログラム／
プレビュー」用途で非常に有用である。該切り換え能力は、さまざまな編集用途
においても用いられる。
て、追加チャネル及び頑丈な切り換え能力を追加することができる。２個のシス
テム８が本発明に従って接続されると、「マスタ・スレーブ」構成が使用され、
合計４個のアナログ／デジタル（ａ／ｄ）映像チャネルと８個のａ／ｄ音響ステ
レオチャネルがいずれかの出力に「通信中に」切り換えられる。この再プログラ
ム可能な切り換え構成は、放送環境において典型的に使用される「プログラム／
プレビュー」用途で非常に有用である。該切り換え能力は、さまざまな編集用途
においても用いられる。
【０００９】
前述の切り換え能力に加え、復号システム８は、既製の映像効果装置からの信
号にインターフェースを提供する。これは、Ｍｏｖｉｅ２バス７０（図１参照）
を用いて行える。Ｍｏｖｉｅ２バスは、接続したユニット間での２７Ｍｈｚの時
間多重未圧縮多チャネル映像交換を提供する基板間相互接続基準である。ＣＣＩ
Ｒ６０１、ＳＭＰＴＥ１２６ＭとＥＢＵ技術仕様に基づき、Ｍｏｖｉｅ２バスに
より、専門的な音響・映像製品が、ローカルＣＰＵバスに負担をかけることなく
、全解像度スタジオ品質の映像を相互接続および交換できる。Ｍｏｖｉｅ２バス
は、３００ＭＢｐｓ（毎秒あたりのメガバイト数）をはるかに超える持続性集合
体データ速度を支援する。
号にインターフェースを提供する。これは、Ｍｏｖｉｅ２バス７０（図１参照）
を用いて行える。Ｍｏｖｉｅ２バスは、接続したユニット間での２７Ｍｈｚの時
間多重未圧縮多チャネル映像交換を提供する基板間相互接続基準である。ＣＣＩ
Ｒ６０１、ＳＭＰＴＥ１２６ＭとＥＢＵ技術仕様に基づき、Ｍｏｖｉｅ２バスに
より、専門的な音響・映像製品が、ローカルＣＰＵバスに負担をかけることなく
、全解像度スタジオ品質の映像を相互接続および交換できる。Ｍｏｖｉｅ２バス
は、３００ＭＢｐｓ（毎秒あたりのメガバイト数）をはるかに超える持続性集合
体データ速度を支援する。
【００１０】
Ｍｏｖｉｅ２バスを使用することで、図示した実施例による復号システムは映
像を、Ｍｏｖｉｅ２バスを支援する他のユニットへ、該ユニットから及び／また
はユニットを介して経路決定できる。Ｍｏｖｉｅ２の信号は、スイッチ２４のク
ロスポイント・スイッチ３０を用いて切り換える。これにより、復号されたＭＰ
ＥＧ出力はＭｏｖｉｅ２に送られ、Ｍｏｖｉｅ２バスからの信号は、システムの
デジタル・アナログ出力２６に送られる。特徴の最大組を達成するため、前述し
たように、２個の復号システムを、マスタ・スレーブバスを介して接続し、同時
に特別特徴ユニットを、Ｍｏｖｉｅ２バス接続７０を介して、マスタ復号システ
ムに接続する。このようにして、多数のチャネルからの復号映像が、Ｍｏｖｉｅ
２バス７０を介して経路を選択でき、特殊効果ユニット（たとえば文字発生器、
スチル格納装置、２Ｄおよび３Ｄ効果／ミキサなど）に接続できる。
像を、Ｍｏｖｉｅ２バスを支援する他のユニットへ、該ユニットから及び／また
はユニットを介して経路決定できる。Ｍｏｖｉｅ２の信号は、スイッチ２４のク
ロスポイント・スイッチ３０を用いて切り換える。これにより、復号されたＭＰ
ＥＧ出力はＭｏｖｉｅ２に送られ、Ｍｏｖｉｅ２バスからの信号は、システムの
デジタル・アナログ出力２６に送られる。特徴の最大組を達成するため、前述し
たように、２個の復号システムを、マスタ・スレーブバスを介して接続し、同時
に特別特徴ユニットを、Ｍｏｖｉｅ２バス接続７０を介して、マスタ復号システ
ムに接続する。このようにして、多数のチャネルからの復号映像が、Ｍｏｖｉｅ
２バス７０を介して経路を選択でき、特殊効果ユニット（たとえば文字発生器、
スチル格納装置、２Ｄおよび３Ｄ効果／ミキサなど）に接続できる。
【００１１】
結果は、スイッチ３０を通過する前後で表示でき、ＭＰＥＧエンコーダを介し
て戻し、その結果得られた編集映像をコード化できる。 図２で、コントローラ１０は、以下の主な機能要素から成る：ＣＰＵ１２と、
ＰＣＩインターフェース１６を介したＰＣＩバス１１１用のＰＣＩ制御装置４２
と、ＲＡＭ１４と、ＦＰＧＡ（フィールド・プログラマブル・ゲート列）制御装
置８４と、ＦＰＧＡユニット８６と、２個のＭＰＥＧ音響／映像出力３６と、周
辺機器と、システム同期。以上の機能領域は組み合わされ、２個の独立した切り
換え可能なチャネルをライン３上に生成し、ＰＣＩバス１１１を介して伝達され
たＭＰＥＧデータからアナログ／デジタル音響・映像を出力する。埋め込まれた
ＣＰＵプロセッサ１２（たとえばインテル８０９６０ＨＡ）が、ＲＡＭから音響
・映像デコーダ２０への高速データ転送を制御する。ＰＣＩコントローラ４２（
たとえば、ＰＣＬテクノロジーＰＣＩ９０８０）として機能するローカルバス／
ＰＣＩバスのマスタ・インターフェースチップは、ＦＰＧＡ８４の論理による制
御下で、ＰＣＩバスからＲＡＭへの高速データ転送を実行する。埋め込まれたプ
ロセッサは、音響・映像初期化も実行し、出力３６上で各音響・映像デコーダチ
ャネル用にＭＰＥＧ映像復号を支援する。コントローラは２個のシリアルポート
１００、１０２と、外部状態・監視のためのライン１０４上の状態ＬＥＤとを備
えている。１０６の外部システム同期（外部映像入力）は、システムのすべての
チャネルにオプションの同期化を提供する。
て戻し、その結果得られた編集映像をコード化できる。 図２で、コントローラ１０は、以下の主な機能要素から成る：ＣＰＵ１２と、
ＰＣＩインターフェース１６を介したＰＣＩバス１１１用のＰＣＩ制御装置４２
と、ＲＡＭ１４と、ＦＰＧＡ（フィールド・プログラマブル・ゲート列）制御装
置８４と、ＦＰＧＡユニット８６と、２個のＭＰＥＧ音響／映像出力３６と、周
辺機器と、システム同期。以上の機能領域は組み合わされ、２個の独立した切り
換え可能なチャネルをライン３上に生成し、ＰＣＩバス１１１を介して伝達され
たＭＰＥＧデータからアナログ／デジタル音響・映像を出力する。埋め込まれた
ＣＰＵプロセッサ１２（たとえばインテル８０９６０ＨＡ）が、ＲＡＭから音響
・映像デコーダ２０への高速データ転送を制御する。ＰＣＩコントローラ４２（
たとえば、ＰＣＬテクノロジーＰＣＩ９０８０）として機能するローカルバス／
ＰＣＩバスのマスタ・インターフェースチップは、ＦＰＧＡ８４の論理による制
御下で、ＰＣＩバスからＲＡＭへの高速データ転送を実行する。埋め込まれたプ
ロセッサは、音響・映像初期化も実行し、出力３６上で各音響・映像デコーダチ
ャネル用にＭＰＥＧ映像復号を支援する。コントローラは２個のシリアルポート
１００、１０２と、外部状態・監視のためのライン１０４上の状態ＬＥＤとを備
えている。１０６の外部システム同期（外部映像入力）は、システムのすべての
チャネルにオプションの同期化を提供する。
【００１２】
ＣＰＵとＰＣＩ要素は、ＰＣＩバスインターフェース１６と、埋め込み式ＣＰ
Ｕ１２と、ＣＰＵブートＰＬＸ１２１と、コントローラＦＰＧＡ論理８４とを含
む。
Ｕ１２と、ＣＰＵブートＰＬＸ１２１と、コントローラＦＰＧＡ論理８４とを含
む。
【００１３】
システムは、ＰＣＩバスインターフェース４２を介してＭＰＥＧデータを受信
する。ＰＣＩインターフェースチップ１１０は、ＰＣＩバス１１１と埋め込みＣ
ＰＵのローカルバス１１２との間のインターフェース機能を制御する。ＰＣＩイ
ンターフェース１６は、バスト・モードでのデータ転送のために、ローカルＲＡ
Ｍ１４に対して、ＣＰＵバス１１２を要求する（ローカルバスマスタとなる）。
する。ＰＣＩインターフェースチップ１１０は、ＰＣＩバス１１１と埋め込みＣ
ＰＵのローカルバス１１２との間のインターフェース機能を制御する。ＰＣＩイ
ンターフェース１６は、バスト・モードでのデータ転送のために、ローカルＲＡ
Ｍ１４に対して、ＣＰＵバス１１２を要求する（ローカルバスマスタとなる）。
【００１４】
埋め込みＣＰＵプロセッサ１２は、２個の音響・映像デコーダ２０へのＭＰＥ
Ｇデータ移動と、音響・映像デコーダの初期化と、システムの初期化・管理を制
御するために使用される。
Ｇデータ移動と、音響・映像デコーダの初期化と、システムの初期化・管理を制
御するために使用される。
【００１５】
ＣＰＵ１２は、（インターフェース１６の）ＰＣＩバスマスタ・インターフェ
ースチップ１１０と、コントローラＦＰＧＡ８４に位置するＤＭＡバスマスタ制
御１２０とバスを共有する。ＲＡＭ制御は、コントローラＦＰＧＡ８４によって
実行され、と直接メモリ・アクセス（ＤＭＡ）とＩ／Ｏ制御はコントローラＦＰ
ＧＡ８４によって処理される。チップ選択、ＣＰＵ始動論理及びＦＰＧＡプログ
ラム制御はＣＰＵブートＰＬＤ１２１内で実行される。
ースチップ１１０と、コントローラＦＰＧＡ８４に位置するＤＭＡバスマスタ制
御１２０とバスを共有する。ＲＡＭ制御は、コントローラＦＰＧＡ８４によって
実行され、と直接メモリ・アクセス（ＤＭＡ）とＩ／Ｏ制御はコントローラＦＰ
ＧＡ８４によって処理される。チップ選択、ＣＰＵ始動論理及びＦＰＧＡプログ
ラム制御はＣＰＵブートＰＬＤ１２１内で実行される。
【００１６】
ブートセクタ式フラッシュメモリ１２２（たとえば５１２Ｋ×８）は、ＣＰＵ
ブート動作用の初期化コードを供給する。アプリケーションコードが初期化プロ
セスの一部としてＲＡＭにダウンロードされる。本線ＣＰＵコードはＲＡＭから
処理される。シリアルポート１００，１０２またはＰＣＩインターフェース１６
は、新しいコードをフラッシュメモリ１２２にダウンロードするために使用でき
る。ＦＰＧＡ構成と、映像量子化表と、他の不揮発性構成データもフラッシュメ
モリに格納される。
ブート動作用の初期化コードを供給する。アプリケーションコードが初期化プロ
セスの一部としてＲＡＭにダウンロードされる。本線ＣＰＵコードはＲＡＭから
処理される。シリアルポート１００，１０２またはＰＣＩインターフェース１６
は、新しいコードをフラッシュメモリ１２２にダウンロードするために使用でき
る。ＦＰＧＡ構成と、映像量子化表と、他の不揮発性構成データもフラッシュメ
モリに格納される。
【００１７】
復号システムは、２個の映像チャネルと４個のステレオ音響チャネルとを復元
する。映像は、本発明に従ってＮＴＳＣまたはＰＡＬ方式で、ＳＩＦ、半Ｄ−１
またはＤ−１解像度で表示される。音響出力は、モノラル、ステレオまたは復号
ステレオで行える。ＭＰＥＧデコーダ（たとえばＩＢＭのＭＰＥＧＣＤ２１）は
、以下に記載した方式のいずれかを有する圧縮されたソース素材を復号する。
する。映像は、本発明に従ってＮＴＳＣまたはＰＡＬ方式で、ＳＩＦ、半Ｄ−１
またはＤ−１解像度で表示される。音響出力は、モノラル、ステレオまたは復号
ステレオで行える。ＭＰＥＧデコーダ（たとえばＩＢＭのＭＰＥＧＣＤ２１）は
、以下に記載した方式のいずれかを有する圧縮されたソース素材を復号する。
【００１８】
−ＩＳＯ／ＩＥＣ１３８１８−１に定義されるようなＭＰＥＧパケット化基本ス
トリーム（ＰＥＳ） −ＩＳＯ／ＩＥＣ１３８１８−２に定義されるようなＭＰＥＧ−２映像基本スト
リーム −ＩＳＯ／ＩＥＣ１１１７２−３、層ＩおよびＩＩに定義されるようなＭＰＥＧ
音響基本ストリーム −ＩＳＯ／ＩＥＣ１１１７２−２に定義されるようなＭＰＥＧ映像基本ストリー
ム −ＩＳＯ／ＩＥＣ１１１７２−１パケット −５０Ｍｂ／ｓまでの４：２：２クロマ方式、１ＰＢデータ
トリーム（ＰＥＳ） −ＩＳＯ／ＩＥＣ１３８１８−２に定義されるようなＭＰＥＧ−２映像基本スト
リーム −ＩＳＯ／ＩＥＣ１１１７２−３、層ＩおよびＩＩに定義されるようなＭＰＥＧ
音響基本ストリーム −ＩＳＯ／ＩＥＣ１１１７２−２に定義されるようなＭＰＥＧ映像基本ストリー
ム −ＩＳＯ／ＩＥＣ１１１７２−１パケット −５０Ｍｂ／ｓまでの４：２：２クロマ方式、１ＰＢデータ
【００１９】
ＭＰＥＧデコーダ２０は、パケット化データストリームからＭＰＥＧ ＤＴＳ
／ＰＴＳ時間刻印を抽出し、該時間刻印を連結し、音響・映像出力を同期化する
。デジタル映像出力は、音響・映像デコーダスイッチを介して、プログラムされ
たアナログ及びデジタル映像・音響出力３６に転送される。映像は、デジタル映
像エンコーダ１２６を用いてアナログに変換される。デジタル音響出力は、デジ
タル・アナログ音響コンバータ１２８を用いて同様に変換される。音響・映像ア
ナログ出力は、最終出力前にバッファに格納され、増幅される。復号システムは
、インターフェース・スイッチ２４（図１）を介して、ＣＰＵ制御による音響レ
ベル調整と同調微調整を提供する。映像は、インターフェース・スイッチを介し
て、シリアルＤ１、成分デジタル映像にも変換できる。さらに、デジタル音響ビ
ットストリームは変換され、ＡＥＳ／ＥＢＵタイプのデジタル音響として出力で
きる。
／ＰＴＳ時間刻印を抽出し、該時間刻印を連結し、音響・映像出力を同期化する
。デジタル映像出力は、音響・映像デコーダスイッチを介して、プログラムされ
たアナログ及びデジタル映像・音響出力３６に転送される。映像は、デジタル映
像エンコーダ１２６を用いてアナログに変換される。デジタル音響出力は、デジ
タル・アナログ音響コンバータ１２８を用いて同様に変換される。音響・映像ア
ナログ出力は、最終出力前にバッファに格納され、増幅される。復号システムは
、インターフェース・スイッチ２４（図１）を介して、ＣＰＵ制御による音響レ
ベル調整と同調微調整を提供する。映像は、インターフェース・スイッチを介し
て、シリアルＤ１、成分デジタル映像にも変換できる。さらに、デジタル音響ビ
ットストリームは変換され、ＡＥＳ／ＥＢＵタイプのデジタル音響として出力で
きる。
【００２０】
ＭＰＥＧ圧縮データは、ＦＰＧＡ８４、８６を介して入力され、ＦＰＧＡ８４
、８６は１６ビットデータバスであるバス１３０上でシリアル入出力を作成し、
バス１３０は、非同期読み出し及び書き込みのために、ＭＰＥＧデコーダチップ
の内部プロセッサに分割される。ビット及びディスプレイバッファは、動的にか
なりの大きさで、ＭＰＥＧデコーダの専用ＲＡＭ１３３内にある。ＲＡＭは、４
：２：０、Ｄ１、４：２：２、Ｄ１、または４：２：２、全ＣＣＩＲ６０１解像
度用に構成できる。
、８６は１６ビットデータバスであるバス１３０上でシリアル入出力を作成し、
バス１３０は、非同期読み出し及び書き込みのために、ＭＰＥＧデコーダチップ
の内部プロセッサに分割される。ビット及びディスプレイバッファは、動的にか
なりの大きさで、ＭＰＥＧデコーダの専用ＲＡＭ１３３内にある。ＲＡＭは、４
：２：０、Ｄ１、４：２：２、Ｄ１、または４：２：２、全ＣＣＩＲ６０１解像
度用に構成できる。
【００２１】
図示した実施例において、音響・映像デコーダ２０は、インターフェース・ス
イッチ２４上にあるＶＣＸＯ／システム同期回路を用いて実行される２７ＭＨｚ
演算クロックを有する。音響および映像専用クロックはＭＰＥＧデコーダの内部
ＰＬＬ回路によって生成される。音響ＰＣＭクロックと２５６ｆｓクロック（サ
ンプリング周波数の２５６倍）とが、インターフェース・スイッチ２４のＡ／Ｖ
クロスポイント・スイッチ３０に出力される。ＶＣＸＯ／システム同期機能も垂
直および水平同期信号をすべてのＭＰＥＧデコーダ２０に発する。
イッチ２４上にあるＶＣＸＯ／システム同期回路を用いて実行される２７ＭＨｚ
演算クロックを有する。音響および映像専用クロックはＭＰＥＧデコーダの内部
ＰＬＬ回路によって生成される。音響ＰＣＭクロックと２５６ｆｓクロック（サ
ンプリング周波数の２５６倍）とが、インターフェース・スイッチ２４のＡ／Ｖ
クロスポイント・スイッチ３０に出力される。ＶＣＸＯ／システム同期機能も垂
直および水平同期信号をすべてのＭＰＥＧデコーダ２０に発する。
【００２２】
音響レベルは、ＭＰＥＧデコーダの減衰レジスタのソフトのプログラミング及
び／またはインターフェース・スイッチ２４上にあるプログラミング音響レベル
調整ＩＣによって制御される。制御装置１０のさらに詳細な概略ブロック図を図
３に示す。
び／またはインターフェース・スイッチ２４上にあるプログラミング音響レベル
調整ＩＣによって制御される。制御装置１０のさらに詳細な概略ブロック図を図
３に示す。
【００２３】
図４では、インターフェース・スイッチ２４は、コントローラ１０からと、オ
プションで別の復号システム１０ａから及び／またはＭｏｖｉｅ２バス・インタ
ーフェース３４から、復号されたデジタル音響・映像データを受け取る。デジタ
ル音響・映像は、再プログラム可能なクロスポイント切り換え列３９を用いて切
り換える。音響・映像信号は：（１）基板上デコーダ、（２）別の復号システム
、あるいは（３）Ｍｏｖｉｅ２バス・インターフェースから：（１）基板上出力
回路、（２）別の復号システム、あるいは（３）Ｍｏｖｉｅ２バス・インターフ
ェースへ切り換えられる。出力は放送品質レベルのアナログ音響、ＡＥＳ／ＥＢ
Ｕデジタル音響、放送品質レベルのアナログ映像及びＳＭＰＴＥシリアルＤ１（
成分デジタル）映像である。インターフェース・スイッチ２４は、すべての映像
チャネル用のライン固定式ＧＥＮＬＯＣＫと、アナログ映像チャネル用の色固定
式ＧＥＮＬＯＣＫも提供する。
プションで別の復号システム１０ａから及び／またはＭｏｖｉｅ２バス・インタ
ーフェース３４から、復号されたデジタル音響・映像データを受け取る。デジタ
ル音響・映像は、再プログラム可能なクロスポイント切り換え列３９を用いて切
り換える。音響・映像信号は：（１）基板上デコーダ、（２）別の復号システム
、あるいは（３）Ｍｏｖｉｅ２バス・インターフェースから：（１）基板上出力
回路、（２）別の復号システム、あるいは（３）Ｍｏｖｉｅ２バス・インターフ
ェースへ切り換えられる。出力は放送品質レベルのアナログ音響、ＡＥＳ／ＥＢ
Ｕデジタル音響、放送品質レベルのアナログ映像及びＳＭＰＴＥシリアルＤ１（
成分デジタル）映像である。インターフェース・スイッチ２４は、すべての映像
チャネル用のライン固定式ＧＥＮＬＯＣＫと、アナログ映像チャネル用の色固定
式ＧＥＮＬＯＣＫも提供する。
【００２４】
再プログラム可能なクロスポイント・スイッチ３０は、デコーダ２０の音響・
映像出力３６の接続を再構成するために用いられる。ライン３６上の（マスタま
たはスレーブのいずれかのデコーダからの）各ＭＰＥＧデコーダ音響及び映像出
力は、インターフェース・スイッチのアナログ及び／またはデジタル出力２６の
１つに接続できる。この切り換え構成は、放送業界中で用いられるプログラム及
びプレビュー機能を提供する。また、子カードと、Ｍｏｖｉｅ２バス７０との信
号のやり取りの能力を提供し、広範囲な無線、オンライン及びオフラインの編集
及び効果能力を提供する。
映像出力３６の接続を再構成するために用いられる。ライン３６上の（マスタま
たはスレーブのいずれかのデコーダからの）各ＭＰＥＧデコーダ音響及び映像出
力は、インターフェース・スイッチのアナログ及び／またはデジタル出力２６の
１つに接続できる。この切り換え構成は、放送業界中で用いられるプログラム及
びプレビュー機能を提供する。また、子カードと、Ｍｏｖｉｅ２バス７０との信
号のやり取りの能力を提供し、広範囲な無線、オンライン及びオフラインの編集
及び効果能力を提供する。
【００２５】
前述の構造を用いて、本発明の装置は、別のファイルを直後に伴ういかなるタ
イプのＭＰＥＧファイルをも実行する能力を提供する。ファイル間の遷移は継ぎ
目がなく、インターフェース・スイッチ２４と組み合わせたコントローラの埋め
込みＣＰＵ１２で制御される。特に、第１ＭＰＥＧストリームはＣＰＵメモリ１
４に格納され、デコーダ２０の一方を用いて復号される。該ストリームを実行中
、第２ストリームがＣＰＵメモリ１４に格納され、コントローラ１０のもう一方
のデコーダ２０によって復号できるようになる。適切な時間で、クロスポイント
切り換え列３０の動作により、第２ストリームが実行を開始する。たとえば、該
列がライン３６上の第１入力ストリームを該ライン上の第２入力ストリームに、
継ぎ目のない連続した様態で切り換え、ナログ・デジタルの音響・映像出力２６
上に、第１ストリームから第２ストリームへ継ぎ目のない遷移で出力が提供され
る。
イプのＭＰＥＧファイルをも実行する能力を提供する。ファイル間の遷移は継ぎ
目がなく、インターフェース・スイッチ２４と組み合わせたコントローラの埋め
込みＣＰＵ１２で制御される。特に、第１ＭＰＥＧストリームはＣＰＵメモリ１
４に格納され、デコーダ２０の一方を用いて復号される。該ストリームを実行中
、第２ストリームがＣＰＵメモリ１４に格納され、コントローラ１０のもう一方
のデコーダ２０によって復号できるようになる。適切な時間で、クロスポイント
切り換え列３０の動作により、第２ストリームが実行を開始する。たとえば、該
列がライン３６上の第１入力ストリームを該ライン上の第２入力ストリームに、
継ぎ目のない連続した様態で切り換え、ナログ・デジタルの音響・映像出力２６
上に、第１ストリームから第２ストリームへ継ぎ目のない遷移で出力が提供され
る。
【００２６】
さらに、デコーダ２０は、種々の形式を処理するに充分フレキシビリティがあ
る。デコーダ２０は、異なる入力形式を処理できるだけでなく、多数の出力形式
も提供できる。該システムのフレキシビリティの例として、両方のデコーダは異
なる入力ストリーム上で同時に動作でき、次に、各スイッチからクロスポイント
切り換え列３０への、ライン３６上の出力は、適切な出力ライン２６に接続でき
る。したがって、本発明は多数のストリームの出力を同時に、１ストリームを提
供し、２個のストリーム間の遷移を提供する。
る。デコーダ２０は、異なる入力形式を処理できるだけでなく、多数の出力形式
も提供できる。該システムのフレキシビリティの例として、両方のデコーダは異
なる入力ストリーム上で同時に動作でき、次に、各スイッチからクロスポイント
切り換え列３０への、ライン３６上の出力は、適切な出力ライン２６に接続でき
る。したがって、本発明は多数のストリームの出力を同時に、１ストリームを提
供し、２個のストリーム間の遷移を提供する。
【００２７】
制御回路１０により、所望参照フレームにより高速で到達するために、システ
ムが複数個のいわゆるＢフレームをスキップすることもできる。スキップされた
フレームは実行される必要はなく、したがって廃棄される。
ムが複数個のいわゆるＢフレームをスキップすることもできる。スキップされた
フレームは実行される必要はなく、したがって廃棄される。
【００２８】
前述したように、すべての入力ストリームは、同じ基準クロックに同期化する
ことができ、ＧＥＮＬＯＣＫ信号と回路を用いて、たがいに同期化できる。さら
に、本発明の構造を用いると、１個のストリームをプレビューしながら、他のス
トリームを出力として、すなわち無線で実行できる。プレビューされたストリー
ムは、Ｍｏｖｉｅ２バスに直接、またはたとえばスタジオ自体の表示モニタに向
けられた個別出力に送ることができる。このようにして、異なる映像ストリーム
を見ながら、既知のストリームを放送のために出力できる。かかる例において、
図１で、第２復号システムを採用した場合、マスタ・スレーブ関係で動作するこ
とが望ましい制御要素で、さらに高いフレキシビリティが得られる。
ことができ、ＧＥＮＬＯＣＫ信号と回路を用いて、たがいに同期化できる。さら
に、本発明の構造を用いると、１個のストリームをプレビューしながら、他のス
トリームを出力として、すなわち無線で実行できる。プレビューされたストリー
ムは、Ｍｏｖｉｅ２バスに直接、またはたとえばスタジオ自体の表示モニタに向
けられた個別出力に送ることができる。このようにして、異なる映像ストリーム
を見ながら、既知のストリームを放送のために出力できる。かかる例において、
図１で、第２復号システムを採用した場合、マスタ・スレーブ関係で動作するこ
とが望ましい制御要素で、さらに高いフレキシビリティが得られる。
【００２９】
Ｍｏｖｉｅ２バス機能
Ｍｏｖｉｅ２バス７０は、標準の受動バックプレーンインターフェース３４を
提供し、デコーダの出力に特別機能を追加する。ミキシング、２Ｄ映像効果及び
直線とアルファキーは、追加できる特別機能の１例である。Ｍｏｖｉｅ２バスは
、インターフェース・スイッチ上に位置し、そこでクロスポイント・スイッチ３
０と、インターフェースＦＰＧＡ２４１に位置するプログラム可能な論理とを用
いてＩ／Ｏが処理される。
提供し、デコーダの出力に特別機能を追加する。ミキシング、２Ｄ映像効果及び
直線とアルファキーは、追加できる特別機能の１例である。Ｍｏｖｉｅ２バスは
、インターフェース・スイッチ上に位置し、そこでクロスポイント・スイッチ３
０と、インターフェースＦＰＧＡ２４１に位置するプログラム可能な論理とを用
いてＩ／Ｏが処理される。
【００３０】
インターフェースＥＰＬＤ
インターフェースＥＰＬＤ２４３は、２チャネルＹＵＶを、ＳＭＰＴＥ−１２
５パラレルＤ１変換（Ｄ１デジタル映像変換器に送られるデータ用）と、映像Ｇ
ＥＮＬＯＣＫ ＰＬＬ制御と、映像水平同期と、垂直同期とフィールド・タイミ
ングと、ＳＭＰＴＥ−１２５埋め込み音響パッケージと、ＬＩＴＣデータ入出力
形式化と、その他のハード制御に提供する。その他のハード制御は、シリアル入
出力（ＳＩＯ）バス２７０を介して制御１０と通信する。
５パラレルＤ１変換（Ｄ１デジタル映像変換器に送られるデータ用）と、映像Ｇ
ＥＮＬＯＣＫ ＰＬＬ制御と、映像水平同期と、垂直同期とフィールド・タイミ
ングと、ＳＭＰＴＥ−１２５埋め込み音響パッケージと、ＬＩＴＣデータ入出力
形式化と、その他のハード制御に提供する。その他のハード制御は、シリアル入
出力（ＳＩＯ）バス２７０を介して制御１０と通信する。
【００３１】
インターフェース・スイッチのさらに詳細な概略説明を図５及び図６に示す（
インターフェース・スイッチＦＰＧＡ）。 映像ＧＥＮＬＯＣＫ ＰＬＬ制御 図７で、ＦＰＧＡは、基板上ＶＣＸＯ２９３と外部基準２８４との間に映像Ｇ
ＥＮＬＯＣＫ制御を提供するために用いられる。内部ＶＣＸＯは、外部映像水平
同期にその周波数と位相がロックされている。外部クロック源が存在しない場合
、制御電圧はＶＣＸＯの中央周波数に設定される。
インターフェース・スイッチＦＰＧＡ）。 映像ＧＥＮＬＯＣＫ ＰＬＬ制御 図７で、ＦＰＧＡは、基板上ＶＣＸＯ２９３と外部基準２８４との間に映像Ｇ
ＥＮＬＯＣＫ制御を提供するために用いられる。内部ＶＣＸＯは、外部映像水平
同期にその周波数と位相がロックされている。外部クロック源が存在しない場合
、制御電圧はＶＣＸＯの中央周波数に設定される。
【００３２】
システムＧＥＮＬＯＣＫは、ＶＣＸＯクロック源２９３と、ＦＰＧＡと、１２
ビットのデジタル・アナログ（Ｄ／Ａ）コンバータ２９０を使用する。すべての
位相ロック知能は、ＦＰＧＡ内に位置する。Ｄ／Ａコンバータ２９０は水平同期
期間ごとに更新される。Ｄ／Ａコンバータは、ライン２９２上のその出力アナロ
グ制御電圧をＶＣＸＯ２９３に変更することで、約１６〜３２μ秒で応答する。
ＦＰＧＡは、ＶＣＸＯクロック周波数に基づいて、送信水平同期（Ｈout ）（及
びすべての他の映像タイミング）を作成する。
ビットのデジタル・アナログ（Ｄ／Ａ）コンバータ２９０を使用する。すべての
位相ロック知能は、ＦＰＧＡ内に位置する。Ｄ／Ａコンバータ２９０は水平同期
期間ごとに更新される。Ｄ／Ａコンバータは、ライン２９２上のその出力アナロ
グ制御電圧をＶＣＸＯ２９３に変更することで、約１６〜３２μ秒で応答する。
ＦＰＧＡは、ＶＣＸＯクロック周波数に基づいて、送信水平同期（Ｈout ）（及
びすべての他の映像タイミング）を作成する。
【００３３】
送信水平同期（Ｈout ）は、２ステッププロセスを介して受信水平同期（Ｈin
）にロックされる。各ステップは、デジタル論理を用いて、所望反応を生成する
。
）にロックされる。各ステップは、デジタル論理を用いて、所望反応を生成する
。
【００３４】
まず、図９で、外部源が可能となり自動的に検出される（ステップ５００）と
、周波数検出器２９６が、２７Ｍｈｚクロックサンプル数でＨin期間を測定する
。（ステップ５０２）次に、ライン当たりのクロック数が正しくなる（ＮＴＳＣ
の場合は１７１６、ＰＡＬの場合は１７２８）まで、ＶＣＸＯ２９３が調整され
る。（ステップ５０４）
、周波数検出器２９６が、２７Ｍｈｚクロックサンプル数でＨin期間を測定する
。（ステップ５０２）次に、ライン当たりのクロック数が正しくなる（ＮＴＳＣ
の場合は１７１６、ＰＡＬの場合は１７２８）まで、ＶＣＸＯ２９３が調整され
る。（ステップ５０４）
【００３５】
位相ロックプロセスの第２段階は、さらに周波数を調整し、位相Ｈout とＨin
とを並列させる（ステップ５０６）。これは、まずＨout をＨinに同期化し（ス
テップ５０８）、次に検出された位相差の各クロックサンプルのためにＤ／Ａ２
９０を調整することで行える。（ステップ５１０）最短並列時間を達成するため
に、「スナップ」アルゴリズムが適用される。該アルゴリズムは、位相ロックの
連続したあるいはアナログのモデルに基づく。２個の信号がたがいに対して位相
内で「スライド」すると、位相ロックループは、ＶＣＸＯを「引っ張る」あるい
は調整しようとする。ＶＣＸＯ周波数が、Ｈout とＨinが等しい状態を通過する
と、「スライド」の方向が変化する。周波数・位相検出器２９６は図８にさらに
詳細に図示してある。
とを並列させる（ステップ５０６）。これは、まずＨout をＨinに同期化し（ス
テップ５０８）、次に検出された位相差の各クロックサンプルのためにＤ／Ａ２
９０を調整することで行える。（ステップ５１０）最短並列時間を達成するため
に、「スナップ」アルゴリズムが適用される。該アルゴリズムは、位相ロックの
連続したあるいはアナログのモデルに基づく。２個の信号がたがいに対して位相
内で「スライド」すると、位相ロックループは、ＶＣＸＯを「引っ張る」あるい
は調整しようとする。ＶＣＸＯ周波数が、Ｈout とＨinが等しい状態を通過する
と、「スライド」の方向が変化する。周波数・位相検出器２９６は図８にさらに
詳細に図示してある。
【００３６】
連続したシステムは、各ライン時間で等しい周波数増分でＶＣＸＯを調整する
ことで概算される。このようにして、周波数の変更速度が線形となる。周波数変
化の傾斜がゼロの場合、所望周波数が得られる。ＶＣＸＯが調整されると、位相
差が、短時間で設定閾値レベルで開始し、該設定閾値レベルに戻る。ロック周波
数は、閾値周波数間の周波数差の中間点である。（これは、傾斜がゼロの点であ
る。）この周波数は、位相差が次にゼロになって時にＤ／Ａコンバータに送られ
、所望周波数に「スナッピング」効果を生じる。
ことで概算される。このようにして、周波数の変更速度が線形となる。周波数変
化の傾斜がゼロの場合、所望周波数が得られる。ＶＣＸＯが調整されると、位相
差が、短時間で設定閾値レベルで開始し、該設定閾値レベルに戻る。ロック周波
数は、閾値周波数間の周波数差の中間点である。（これは、傾斜がゼロの点であ
る。）この周波数は、位相差が次にゼロになって時にＤ／Ａコンバータに送られ
、所望周波数に「スナッピング」効果を生じる。
【００３７】
本発明への追加、控除、その他の修正は、当業者には明白である。
【図１】 本発明の装置の全体機能ブロック図を示す。
【図２】 本発明によるコントローラのさらに詳細な概略図を示す。
【図３】 図２のコントローラのさらに詳細な概略を示す。
【図４】 本発明によるインターフェース・スイッチの概略図を示す。
【図５】 図４のインターフェース・スイッチのさらに詳細な概略を示す。
【図６】 インターフェース・スイッチＦＰＧＡを示す。
【図７】 本発明によるＧＥＮＬＯＣＫ回路を示す。
【図８】 本発明による周波数位相検出器回路を概略で示す。
【図９】 ＧＥＮＬＯＣＫ方法の操作を示す。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 オランジオ、スコット ディ．
アメリカ合衆国 30243 ジョージア州
ローレンスビル プレインビュー ウェイ
1200
(72)発明者 トーマス、ガリー ジェイ．
アメリカ合衆国 30044 ジョージア州
ローレンスビル プロヴィデンス ドライ
ブ 1440
Ｆターム(参考） 5C059 KK36 PP04 RB01 RC02 RC03
RE01 RE04 UA05
5D045 DA20
Claims (5)
- 【請求項１】 復号されたＭＰＥＧ信号を実行する方法であって： 高データ速度で複数のＭＰＥＧデータコード化ストリームを少なくとも１個の
ソースから受信し； 該受信したストリームを復号し； 多数の復号ストリームを基準クロックに同期化する、 ことから成る方法。 - 【請求項２】 第１及び第２コード化ＭＰＥＧファイルを順次に実行する方
法であって： 実行する各ＭＰＥＧファイルを復号し； 該第１及び第２ＭＰＥＧファイルが異なる形式を有する場合、第１及び第２Ｍ
ＰＥＧファイル間で切り換えを継ぎ目なく行う、 ことから成る方法。 - 【請求項３】 コード化ＭＰＥＧファイルを編集する方法であって： 該ＭＰＥＧファイルを復号し； ＧＯＰサイズとは無関係に該ＭＰＥＧファイルを編集する、 ことから成る方法。
- 【請求項４】 ＭＰＥＧコード化ファイルを編集する方法であって： コード化ファイルを読み込み； 読み込んだファイルの選択したＢフレームを、復号することなくスキップし； ＭＰＥＧファイルの次のＢではないフレームのみを処理する、 ことから成る方法。
- 【請求項５】 映像及び音響信号を処理及び提示する方法であって： 複数個の映像及び音響信号を獲得し、該映像信号と該音響信号とが異なる形式
を有し； 該異なる形式の信号を処理し、該異なる形式の映像及び音響信号から引き出さ
れた単一形式ストリームを生成する、 ことから成る方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US8091698P | 1998-04-06 | 1998-04-06 | |
| US60/080,916 | 1998-04-06 | ||
| PCT/US1999/007507 WO1999052283A1 (en) | 1998-04-06 | 1999-04-06 | Synchronizing, switching and editing mpeg files |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003514404A true JP2003514404A (ja) | 2003-04-15 |
Family
ID=22160481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000542917A Pending JP2003514404A (ja) | 1998-04-06 | 1999-04-06 | Ｍｐｅｇファイルの同期化、切り換え及び編集 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP1078522A1 (ja) |
| JP (1) | JP2003514404A (ja) |
| CN (1) | CN1184813C (ja) |
| CA (1) | CA2327620A1 (ja) |
| IL (1) | IL138870A (ja) |
| WO (1) | WO1999052283A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704930B1 (en) | 1999-04-20 | 2004-03-09 | Expanse Networks, Inc. | Advertisement insertion techniques for digital video streams |
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