JP2003509849A

JP2003509849A - バイポーラｍｏｓｆｅｔデバイス

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Publication number: JP2003509849A
Application number: JP2001522599A
Authority: JP
Inventors: マダシール・サンカラ・ナラヤナン・エカナス
Original assignee: デモントフォートユニヴァ−シティ
Priority date: 1999-09-08
Filing date: 2000-09-07
Publication date: 2003-03-11
Anticipated expiration: 2020-09-07
Also published as: DK1269546T3; KR100687079B1; EP1269546B1; ATE500618T1; CA2381530C; WO2001018876A1; EP1269546A1; GB9921068D0; US6724043B1; DE60045692D1; JP5357370B2; CN1227744C; AU781099B2; KR20020032567A; CN1373905A; CA2381530A1; AU7024400A

Abstract

(57)【要約】【目的】ＭＯＳサイリスタ構造を取り入れることにより、性能の向上を達成すると同時に、均一電流分布の望ましい特性、優れた電流飽和性能、小さいデバイスサイズ（密に詰まったセルを内蔵）、及び優れた安全動作区域（ＳＯＡ）を維持する。【構成】少なくとも１つの第２の導電型のエミッタ領域（３６ａ、３６ｂ）を内部に配置した第１の導電型のベース領域（３２）を有する少なくとも１つのセルと、第２の導電型の第１のウェル領域（２２）と、第１の導電型の第２のウェル領域（２ａ）と、第２の導電型のドリフト領域（２４）と、第１の導電型のコレクタ領域（１４）と、コレクタ接点（１６）とを備え、各セルが第１のウェル領域（２２）内に配置され、第１のウェル領域（２２）が第２のウェル領域（２０）内に配置される半導体デバイスであって、更に、エミッタ領域（３６ａ、３６ｂ）と第１のウェル領域（２２）との間にＭＯＳＦＥＴチャネルを形成し得るようにベース領域（３２）上に配置された第１のゲート（６１）と、第１のウェル領域（２２）とドリフト領域（２４）との間にＭＯＳＦＥＴチャネルを形成し得るように第２のウェル領域（２０）上に配置された第２のゲートとを備える半導体デバイスが開示される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】

本発明はバイポーラおよびＭＯＳ技術を組み合わせた種類のパワー半導体デバ
イス系に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】

こうしたデバイスは幅広く存在する。１つの極端な場合として、パワーＭＯＳ
ＦＥＴデバイスはこの系から外れた位置にある。このデバイスには垂直ＤＭＯＳ
プロセス（ＤＭＯＳとは二重拡散ＭＯＳプロセスのことである）により製造され
たＤＭＯＳパワーＭＯＳＦＥＴが含まれる。このプロセスにおいては、デバイス
は、単結晶シリコンのボディ上に、このボディの一面に形成された多数のソース
／ゲートセルを使用し、反対面に形成された共通のドレイン領域によりコーティ
ングすることで作成される。ソース／ゲートセルは並列に結合され、ドリフト領
域として知られるデバイスの主要内部領域を通じて電流が流れるように多数の並
行なフィラメントを提供する。

【０００３】バイポーラ及びＭＯＳＦＥＴ技術の組み合わせは、デバイスを通じた主負荷電
流伝達経路とバイポーラトランジスタを制御するＭＯＳ構造とを提供するバイポ
ーラトランジスタ構造を有する。このＭＯＳ構造は、僅かな入力電力しか消費し
ない高インピーダンス入力を提供する。そのため、ＭＯＳ技術に基づく外部制御
回路に適合させることが可能となる。

【０００４】バイポーラトランジスタは、エミッタがデバイスのＭＯＳ部分のソースと密接
に関連するＮＰＮトランジスタ等の基本的な３層構造から、例えばサイリスタを
有する４層又は５層構造（カソードがＭＯＳ構造のソースと密接に関連するＭＯ
Ｓ制御サイリスタ等）まで、様々なデバイスにおいて変化する場合がある。こう
した異なるバイポーラトランジスタ／ＭＯＳデバイスは、エミッタ／ソース又は
カソード／ソース／ゲートが多数のセルとしてボディの一面に設けられ、コレク
タ又はアノードがボディの反対面に形成された共通の領域に設けられた単結晶シ
リコンのボディにおいて、垂直構造で実施することが知られている。名称を簡単
にするために、エミッタ／ソース及びカソード／ソース構造は、共に一般的に「
カソード／ソース」又はカソード構造と呼ばれる場合があり、コレクタ及びアノ
ードは一般的に「アノード」と呼ばれる場合がある。しかしながら、本明細書で
説明する本発明の概念は、Ｎ型材料がＰ型材料に置き換えられたデバイス及びそ
の逆のデバイスに応用可能である点に注意すべきである。

【０００５】動作において、デバイスのカソード／ソース／ゲートセルは並列に結合され、
この結合は内部のデバイス配線によって行うことができる。この系統のデバイス
に共通する特徴として、カソード構造からアノードへの電流経路はドリフト領域
を通っている。こうしたデバイスを設計する上では、低抵抗の順方向導電路と高
い順方向絶縁破壊電圧能力との間でバランスを取るべきである。

【０００６】広く応用されているパワーバイポーラ／ＭＯＳＦＥＴ半導体系の１つのデバイ
スは、Ｎチャネルエンハンスメント型ＭＯＳＦＥＴにより制御されるＰＮＰトラ
ンジスタである絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である。ＩＧ
ＢＴは３端子デバイスである。第２のデバイスは、共通ゲート端子にゲートが結
合した２つの集積ＭＯＳＦＥＴを有するエミッタスイッチ（ｅｍｉｔｔｅｒ−ｓ
ｗｉｔｃｈｅｄ）トサイリスタ（ＥＳＴ）である。これも同じく３端子デバイス
である。第３のデバイスは、デバイスをオンにする通常の制御ゲートに加えて、
分離されたゲートターンオフ機能を有するサイリスタ型の４端子デバイスである
。

【０００７】ＭＯＳＦＥＴ及びバイポーラ／ＭＯＳデバイスのカソードセル構造は、半導体
表面の平面ゲート構造において製造可能であり、或いはパワーＭＯＳＦＥＴとの
関係において最初に構築されたトレンチゲートを利用することができる。カソー
ド構造も、平面又はトレンチ形態において実施できる。

【０００８】ＩＧＢＴ用のカソード構造については、Ｙ・オニシらの「次世代ＩＧＢＴのデ
バイス構造の分析」、Proceedings of 1998 International Symposium on power
semiconductor Devices and ICs、P.85において論じられている。この論文では
、平面ゲート及びトレンチゲートの両方に応用される構造と、これら２つの相対
的な利点及び欠点について論じている。これらのデバイスにおいて、隣接するセ
ルの個々のペアのチャネルは、共通Ｐウェルの中に形成されている。

【０００９】絶縁ゲート制御サイリスタについては、Ｋ・リルジャ及びＷ・フィッチャの「
フィラメンテーション−自由絶縁ゲート制御サイリスタ及びＩＧＢＴとの比較」
、Proc. ISPSD、P.275、1996において開示されている。ここでは、サイリスタに
似たオン状態特性を持続しながら、フィラメンテーションの失敗に関する信頼性
を向上させるデバイス（ＩＧＣＴ）を提案している。

【００１０】「ＦｉＢＳ」と呼ばれる、ゲートターンオフ機能を有する４端子ＭＯＳゲート
型サイリスタスイッチの別の形態については、Ｋ・リルジャの「「ＦｉＢＳ、新
しい高電圧ＢｉＭＯＳスイッチ」Proc. ISPSD、1992、P.261と、リルジャらの米
国特許第５，２８６，９８１号において開示されている。大型ＦｉＢＳは多数の
集積並列セルで構成されることになる。このデバイスは平面又はトレンチゲート
技術において実施可能である。

【００１１】ＭＯＳゲート型エミッタスイッチトサイリスタについては、Ｍ・Ｓ・シェカー
、Ｊ・コレク及びＢ・Ｊ・バリガの「トレンチゲートエミッタスイッチトサイリ
スタ」、Proc. 6th International Symposium of Power Semiconductor Devices
and ICs、1994、paper5.1、189において説明されている。このデバイスはトレ
ンチゲートセル構造において実施される３端子デバイスである。

【００１２】前記の提案において、隣接するセルは共通のドープ領域又はウェル内に形成さ
れた対応する構造要素を有することができる。

【００１３】

【課題を解決するための手段】

本発明は、カソード／ゲート素子のクラスタを含む新しい形態のカソード構造
を提供する。この新しい形態のクラスタカソード構造は、カソードのセルラ構造
形態におけるセルとして使用することができる。

【００１４】本発明は、以下で説明する様々な形態で実施し得る。説明するデバイスはＭＯ
Ｓサイリスタ構造を取り入れており、性能の向上を達成すると同時に、均一電流
分布の望ましい特性、優れた電流飽和性能、小さいデバイスサイズ（密に詰まっ
たセルを内蔵）、及び優れた安全動作区域（ＳＯＡ）を維持する。

【００１５】本発明によれば、少なくとも１つの第２の導電型のエミッタ領域を内部に配置
した第１の導電型のベース領域を有する少なくとも１つのセルと、第２の導電型
の第１のウェル領域と、第１の導電型の第２のウェル領域と、第２の導電型のド
リフト領域と、第１の導電型のコレクタ領域と、コレクタ接点とを備え、各セル
が第１のウェル領域内に配置され、第１のウェル領域が第２のウェル領域内に配
置される半導体デバイスであって、更に、エミッタ領域と第１のウェル領域との
間にＭＯＳＦＥＴチャネルを形成し得るようにベース領域上に配置された第１の
ゲートと、第１のウェル領域とドリフト領域との間にＭＯＳＦＥＴチャネルを形
成し得るるように第２のウェル領域上に配置された第２のゲートとを備え、前記
デバイスの動作中にベース領域と第１のウェル領域との間の接合部の空乏領域が
第１のウェル領域と第２のウェル領域との間の接合部まで延び得るように構成さ
れ、これにより、第１のウェル領域の電位が、コレクタ接点の電位の任意の増加
からほぼ分離され、ベース領域と第２のウェル領域との間にＭＯＳＦＥＴチャネ
ルを形成する必要なくオフにし得る半導体デバイスが提供される。

【００１６】ベース領域と第１のウェル領域との間の接合部の空乏領域が第１のウェル領域
と第２のウェル領域との間の接合部へ延長することによる過剰電位から第１のウ
ェル領域を保護する能力を、本明細書では「セルフクランプ」と呼ぶ。セルフク
ランプは、デバイスのオフ状態及びオン状態の両方において、多数の有利な特徴
につながり、これについては以下で更に詳しく説明する。この発明のデバイスの
主要な特性には、低い順方向降下、優れたＳＯＡ、高い絶縁破壊電圧、ＩＧＢＴ
に匹敵するスイッチング能力、ＮチャネルＭＯＳゲート制御、３端子デバイスの
提供、ＣＭＯＳプロセスとの完全適応性、低電圧及び高電圧デバイスのモノリシ
ック集積を可能にすること、低い駆動電力要件を達成する４００Å以下のゲート
酸化物厚の容易なスケーリング、及びドリフト領域上でのゲート寸法減少の結果
としてのゲート電気容量の減少が含まれる。

【００１７】ＦｉＢＳは、デバイスのターンオフ制御のために独立ＰＭＯＳＦＥＴを必要
とする４端子デバイスであることに留意されたい。本発明のデバイスのターンオ
フには、こうしたＭＯＳＦＥＴ構造を必要としない。

【００１８】第１の導電型は通常Ｐであり、第２の型はＮである。しかしながら、第１の導
電型がＮであり、第２がＰであるデバイスを作成することも可能である。本発明
によるデバイスは垂直又は横方向である。

【００１９】それぞれのベース領域は、多数が第１のウェル領域内に配置された状態で、そ
の内部に配置された少なくとも１つのエミッタを有する。これにより、密に詰ま
った「セル」のクラスタが作成可能となり、これは高く均一な電流密度につなが
る。

【００２０】このセル又は複数のセルは、第１のウェル領域を通って延びる垂直軸線に関し
てほぼ対称にすることができる。反対に、ＦｉＢＳデバイスは、ターンオフを制
御するためにＰＭＯＳチャネルを集積させる必要性から、本質的に非対称である
。対称デバイスが望ましい理由には、ｉ）多くの（第１に導電型がＰである場合
）カソードエリアを伝導に利用できること、及びｉｉ）電流の均一性が向上する
ことである。

【００２１】このデバイスは、第１のウェル領域、第２のウェル領域、ドリフト領域、及び
コレクタ領域を備えるサイリスタを主に通じてオン状態の伝導が進む絶縁ゲート
型バイポーラトランジスタ（ＩＧＢＴ）型デバイスにすることができる。

【００２２】このＩＧＢＴ型デバイスは、平面、トレンチゲート型、トレンチカソード型、
又はトレンチゲート及びトレンチカソード型にすることができる。このデバイス
はＰＴ−ＩＧＢＴ（パンチスルー）構成において実現可能であり、この構成では
、ドリフト領域は高ドープバッファ層及び低ドープ領域のエピタキシャル層を備
える。代わりに、均一な低ドープウェーハをドリフト領域として使用し、ＮＰＴ
（ノンパンチスルー）構成を利用することも可能である。

【００２３】別の実施例において、このデバイスは、第２のウェル領域と接触すると共にベ
ース領域及びエミッタ領域と直接電気的に接触する第１の導電型の高ドープ分離
領域を更に備えるエミッタスイッチトサイリスタ（ＥＳＴ）型デバイスである。

【００２４】更に別の実施例において、このデバイスは、第２のウェル領域と接触する第１
の導電型の高ドープ絶縁領域を更に備え、該絶縁領域が、第１のウェル領域との
直接的な電気接触を提供するために領域上に形成された浮遊オーム接点を有する
絶縁ベースエミッタサイリスタ型デバイスである。

【００２５】

【実施例】

本発明及びその実施については、添付図面に例示されたその様々な実施例を参
考にして説明する。

【００２６】図１は、ＩＧＢＴとサイリスタとの組み合わせとして考え得るデバイスの構造
を簡略断面図で示す。このデバイスは図１ａに示す等価回路を有する。この等価
回路は、後で説明するように、２つの相互接続セクション、ＩＧＢＴ、及びサイ
リスタを有するものとして表示されている。図１に例示したデバイスにおけるゲ
ートは、平面ゲート形態である。ＩＧＢＴのカソードセルは、以下の説明から明
らかとなるように、クラスタの中に設けられる。

【００２７】図１は、通常は単結晶シリコンである半導体材料のボディの部分１０を示して
おり、その底部表面１２は、コレクタ接点１６（この例ではアノード）が形成さ
れたＰ^＋コレクタ領域１４を備える。このデバイスは、上部表面でカソードセル
のパターンを提供するために拡散が行われるＮ型シリコンから製造されたＮＰＴ
デバイスである。ＰＴデバイスも本発明の範囲内に入る。

【００２８】このデバイス構造はＰウェル２０を含み、このＰウェルの内部ではＮウェル２
２が垂直方向及び横方向の両方で拡散して存在し、これによりＰ領域２０ａは主
電流経路に残り、領域２０ｂは表面１８に現れる。このＰウェルは、ＩＧＢＴ及
びこの系統のその他のデバイスに共通して見られるＮドリフト領域を提供するＮ
型シリコンの領域２４によってアノードから分離される。更に表示のように、こ
のＮドリフト領域は、２６において、Ｐウェル２０の側方外部表面に向かって上
方に延びる。領域２０ｂは、後で説明するように、ＭＯＳＦＥＴのためのチャネ
ルを提供する。

【００２９】Ｎウェル２２内にはカソードセル３０のクラスタが設けられる。

【００３０】これらのセル３０は同一の構造であるため、その１つのみについて詳細に説明
する。表示されている３つの中央のセルについて言えば、これはＮウェル２２内
で拡散する浅いＰベース３２を備える。ウェル２２の中心では、Ｐ^＋領域３４が
拡散し、ベース３２の下を貫通し、領域２２に突き出している。領域３４の両側
では、それぞれのＮ^＋エミッタ領域３６ａ、３６ｂがＰベース３２内に拡散し、
それぞれの領域はＰ^＋領域３４との非整流接合部を形成している。エミッタ領域
３６ａ及び３６ｂの両側には、Ｐウェル３２の部分３２ａ、３２ｂがそれぞれ現
れ、以下の説明から明らかになるように、カソードＭＯＳトランジスタのための
チャネルを提供する。すべての拡散は表面１８を通じて行われる。更に表示のよ
うに、セル３０は、Ｎウェル２２の部分２２ａが表面１８に現れるように間隔が
空いている。複数の第一の型のゲートＧ１は、ゲート酸化物３８の上にある表面
上に設けられる。それぞれのゲートＧ１は、ゲート酸化物上に形成され、あるセ
ルの出現部分３２ａ及び隣接セルの３２ｂ上で延び、これにより２つの制御ＭＯ
ＳＦＥＴを提供する。それぞれのＭＯＳＦＥＴは、Ｎ^＋領域３６ａ又は３６ｂを
ソースとして有し、Ｎウェルの出現部分２２ａをドレーンとして有する。そのた
め、それぞれのセルは、別個のＧ１ゲートが割り当てられる２つの制御ＭＯＳＦ
ＥＴを提供し、それぞれのＧ１ゲートは別個のセルから２つのＭＯＳＦＥＴを制
御する。代わりに、単一の端子を提供するためにＭＯＳＦＥＴを共に結合させる
ことが可能である。

【００３１】セル３０の構造は、一定のＰウェル２０とＮウェル３０との組み合わせの中で
、必要な回数だけ反復させることができることは理解されよう。この構造は、例
示したように図面の平面で反復させるだけでなく、平面に垂直に反復させること
も可能であり、これによりクラスタはセルの３次元配列となる。セルクラスタを
完成させるために、それぞれのセルに金属化部が加えられ、すべてのＰ＋Ｎ＋接
合部を橋絡して、すべてのセルを並列で結合する。この金属化部４０はデバイス
のカソード接点を提供する。

【００３２】このデバイス構造を完成させるために、表示のように、図１の左側にあるクラ
スタ３０の外端部にあるセルは完全には利用されない。第２の型のゲートＧ２は
、Ｐウェル２０の領域２０ｂの上にあるゲート酸化物４２上に加えられる。領域
２０ｂは、Ｎウェル２２の出現部２２ａによって提供されるソースと、近隣にあ
るＮドリフト領域２４の出現部２６ａとの間のチャネルを提供する。Ｇ１ゲート
はカソードセル３０とＰウェル２０との間の伝導を制御し、ゲートＧ２はクラス
タユニットとしてのセル３０とアノード領域１６との伝導を制御することは理解
されよう。このデバイスの動作上の機能については、図１ａを参考にして更に説
明する。しかしながら、これまでに説明したクラスタカソードセルユニット構造
を内蔵する半導体ユニットは、それ自体を反復し、共通のアノード領域によりす
べてがコーティングされるこうしたユニットの集合を提供することができること
に留意されたい。説明及び例示したセル構造の重要な特徴は対称設計である。こ
れについては以下で更に説明する。

【００３３】次に図１ａを参照すると、並列カソードセルが単一のバイポーラトランジスタ
及び単一のＭＯＳＦＥＴとして表現されていることが理解されよう。ゲートＧ１
及びＧ２はすべて共に結合されているが、ゲートの独立した動作も可能である。
更に、ゲートＧ２を延長し、Ｎ^＋エミッタ領域に重ねることも可能である。動作
において、アノードには、カソードに対して正となる電圧が加えられ、ゲート電
圧をカソードに対して正となるように上昇させることで、デバイスはオンになる
。図２の回路素子の形成を特定しやすいように、図１の関連領域を図２に示して
いる。

【００３４】図１ａの回路素子の観点からデバイス構造を見ると、それぞれのカソードセル
は、ベースがＮウェル２２であり、エミッタがＰウェル２０である複数のコレク
タＰＮＰ垂直トランジスタのコレクタ（Ｐ^＋領域）３４を提供する。領域３２ａ
及び３４ａと領域３２ｂ及び３４ｂとの間の強化型ＮチャネルＭＯＳＦＥＴによ
り、ベースの伝導性調節が提供される。図１ａにおいて、複数のコレクタトラン
ジスタはＴｐｎｐ２として示されており、複数のＭＯＳＦＥＴはＭＯＳＦＥＴ
Ｔｐｎｐ２として表示されている。Ｔ_ｍｏｓ２をオンにすることで、Ｔ_ｐｎｐ２の伝導が開始される。この６０によって示される等価回路の部分はＩＧＢＴとし
て機能する。

【００３５】第２のＰＮＰトランジスタは、Ｐウェル２０（コレクタ）と、Ｎドリフト領域
２４（ベース）と、アノード領域（エミッタ）１２との間に形成される。このト
ランジスタは図２においてＴ_ｐｎｐ１で示される。Ｔ_ｐｎｐ１及びＴ_ｐｎｐ２は
このように直列であり、領域２０は両方に共通しており、２つのトランジスタ間
の直列接続部に抵抗Ｒｐウェルを有する。

【００３６】Ｔ_ｐｎｐ１には、Ｎドリフト領域２４コレクタによって提供されるＮＰＮ型の
別のトランジスタが関連しており、Ｐウェル２０はそのベースとなり、Ｎウェル
２２はそのエミッタとなる。Ｔ_ｐｎｐ１はラッチングサイリスタ構成７０におい
て、Ｔ_ｎｐｎに結合される。ドリフト領域２４の抵抗Ｒ_{ｄｒｉｆｔ}は、Ｔ_ｐｎｐ _１のベース経路に現れる。Ｎウェルは、Ｔ_ｎｐｎのエミッタとＴ_ｐｎｐ２のベー
スとの間の抵抗Ｒ_{ｅｍｉｔｔｅｒ}を提供する。

【００３７】サイリスタセクション７０は更に、ソース−ドレイン経路がトランジスタＴ_ｎ _ｐｎのベース−エミッタ経路に分路する制御ＭＯＳＦＥＴＴ_ｍｏｓを含む。こ
のＭＯＳ制御トランジスタは、領域２４ａと２２ｂとの間に形成され、ゲートＧ
２によって制御される。Ｔ_ｍｏｓ２と直列であるＴ_ｍｏｓ１をオンにすることで
、エミッタ電流をＴ_ｐｎｐ１に流し、その後、十分なコレクタ電流をＴ_ｎｐｎに
転送させ、両者の間の再生ラッチング作用により後者をオンにすることができる
。同時にＩＧＢＴ６０がオンとなり、Ｔ_ｐｎｐ２を通じて主電流経路Ｉ_ｐｎｐが
完成する。注意点として、両ＭＯＳＦＥＴの伝導を開始するのに必要なＧ２／Ｇ
１でのゲート電圧は、Ｔ_ｐｎｐ２のみのものよりも大きくなる。サイリスタセク
ション７０がラッチされると、Ｇ２はコントロールを失うが、Ｇ１／Ｇ２の電圧
がカソード電位まで減少した場合、これによりＩＧＢＴはオフとなり、主電流経
路は切断され、サイリスタのラッチは解除される。

【００３８】図１２は、図１において断面を表示されている型のデバイスを３次元において
どのように実現できるかを示している。図１２ａは、全体として多角形のＮウェ
ル２２が、全体として多角形のＰウェル２０内にどのように存在可能かを示して
いる。表現を簡略化する目的から、図１２ａでは他のデバイスの特徴は削除され
ている。Ｐウェル及びＮウェルの両方の表面部分は代わりに円形にすることがで
きる。

【００３９】Ｎウェル２２内では、個々のセル（表示なし）を、円形、多角形、ストライプ
の形態、又はこれらの形態の組み合わせにすることができる。

【００４０】図１２ｂは、複数のＰウェル２０／Ｎウェル２２構造を備えるデバイスを示し
ており、それぞれの構造がセル３０のクラスタを含んでいる。

【００４１】図１のデバイスの基本的な動作について説明したため、次にその動作パラメー
タのいくつかの特徴について、更に詳細に説明する。

【００４２】オン状態の性能閾値電圧を超える正のバイアスがゲートＧ１及びＧ２に加えられた時、カソー
ドＭＯＳＦＥＴはオンとなり、電子はＴ_ｍｏｓ１を通じてＮ−ドリフト領域２４
に供給される。アノード電圧がバイポーラオンセット電圧よりも高い時、アノー
ドからホールが注入される。しかしながら、ＩＧＢＴ又はＥＳＴの場合のように
、ホールが直接カソード領域に流れる経路は存在しない。その結果、Ｐウェル領
域２０の電位は増加する。

【００４３】Ｔ_ｎｐｎ２のエミッタとして機能するＮ領域２２の濃度は、デバイスをオンに
する上で重要な役割を果たし、電荷蓄積型ＩＧＢＴ（ＣＳ−ＩＧＢＴ）の場合の
ように、これはホールのバリアを形成するのに必要な限界を上回る。制御ゲート
Ｇ１／Ｇ２がオンである時、Ｎウェル２２は、Ｎウェル領域に形成される蓄積領
域と、Ｐベース領域３２の反転チャネル３２ａ、３２ｂとを通じて、カソード電
位に拘束される。Ｐウェル２０の電位が増加すると、トランジスタＴｎｐｎ１は
オンになる。この結果として、サイリスタの点火が発生する。

【００４４】電流飽和の特徴通常、サイリスタ７０は制御ＭＯＳＦＥＴが飽和する前にオンとなる。ＭＯＳ
ＦＥＴが飽和すると、Ｎウェル／Ｐウェル（２２＋２０）電位は増加する。こう
した電位の増加は、Ｐベース３２／Ｎウェル２２空乏領域の強化につながる。Ｎ
ウェル２２の濃度はＰベース３２のものよりも低いため、この空乏は主にＮウェ
ル領域に移動する。特定の設計電圧（ドーピング濃度、Ｎウェルの深さ、Ｐベー
スの深さ、及びＭＯＳチャネル飽和特性によって決定される）では、空乏はＰウ
ェル／Ｎウェル接合部２３に接触し、この時点でデバイスはクランプされる。こ
のセルフクランプ機能により、アノード電位における任意の更なる増加が、Ｐウ
ェル／Ｎウェルドリフト領域（２０＋２４）のみで降下する状態が確保される。

【００４５】順方向遮断このデバイスの順方向遮断電圧能力は、一定の技術の平面ＩＧＢＴのものより
も大幅に高く、これはＰウェル／Ｎウェルドリフト領域接合部２１が、デバイス
のエッジを除き、平面に平行であるためである。更に、従来のＩＧＢＴでは、深
いＰ^＋領域のため、空乏領域は基本的にＮドリフト領域に移動する。しかしなが
ら、クラスタＩＧＢＴでは、Ｐウェル２０による電位共有の結果として、一定の
遮断電圧に関して、低いピーク電界が生じる。そのため、一定の遮断能力に関し
て、図１のクラスタサイリスタデバイスでは、従来のＩＧＢＴよりも、ウェーハ
が遥かに薄くなる。これは順方向降下、スイッチ性能、熱特性、及び安定性に関
して、直接的で好ましい意味を有する。

【００４６】一定の遮断電圧に関して、このデバイスは２つの方法で設計することができる
。

【００４７】（ａ）Ｐウェル２０濃度が高い時、Ｐウェル／Ｎウェル領域（２０＋２４）で
は全体の遮断電圧が降下する。

【００４８】（ｂ）Ｐウェル２０濃度が低い時、アノードバイアスの増加と共に、Ｐウェル
層は空乏化する。その後、Ｎウェル（２２）／Ｐベース（３２／３４）接合部で
は電圧における任意の更なる増加が降下する。デバイスが「セルフクランプ」機
能を有する設計であるため、Ｎウェル／Ｐウェルベース空乏領域はＰウェル内に
延び、これによりＮウェル（２２）における任意の更なる増加が防止される。

【００４９】ターンオフデバイスのターンオフ性能は、ＩＧＢＴのものと同様である。制御ゲートＧ２
がオフになった時、Ｐベース／Ｎウェル（３２＋３４／２２）の電位はセルフク
ランプが起きるまで増加する。クランプされると、Ｐウェル（２０）の幅が広い
性質から、Ｐベース領域（３２＋３４）にホールを効果的に集めることが可能と
なる。セルに対称性があり、密に詰まっていることから、デバイスの電流の流れ
は、ＭＣＴとは異なり、あらゆる場合において均一にすることが可能となる。Ｅ
ＳＴとは異なり、セルフクランプにより、制御ＭＯＳＦＥＴの電圧がセルフクラ
ンプ電圧を超えて上昇しない状態が確保される。

【００５０】クラスタＩＧＢＴ／サイリスタは他の構造とどのように異なるか。

【００５１】クラスタＩＧＢＴ／サイリスタデバイスは、従来のＩＧＢＴとはまったく異な
る。ＩＧＢＴの場合、寄生ラッチアップを抑え、必要な遮断電圧能力を達成する
ために深いＰ＋領域が必要となる。しかしながら、深いＰ＋領域の要件から、カ
ソードセルは、クラスタＩＧＢＴ／サイリスタのものに比べて遥かに大きくなる
。例えば、３μｍ設計規則に基づくと、ＤＭＯＳＩＧＢＴの最小カソードセル
寸法は約３６μｍだが、ＣＭＯＳプロセスに基づくクラスタＩＧＢＴ／サイリス
タカソードセルでは１５μｍである。サブミクロンファインライン（ＦＬ）リソ
グラフィ手法を選択することで、ＩＧＢＴのカソードセルを縮小することも可能
である。ＦＬ−ＩＧＢＴ及びＦＬ−ＥＳＴの場合は、薄い酸化物がＪＦＥＴ領域
上に延びる。こうしたデバイスの優れた順方向遮断安全動作区域ＦＢＳＯＡ特性
は、静的な条件下で実証されている。しかしながら、高電流及び高電圧が同時に
存在する誘導負荷スイッチング条件下では、このデバイスの特性は完全には実証
されていないが、短絡性能は劣っている。こうした条件下では、ＦＬ−ＩＧＢＴ
及びＦＬ−ＥＳＴは機能しなくなると考えられる。

【００５２】更に、シミュレーション結果は、クラスタＩＧＢＴ／サイリスタが優れた性能
を発揮するためには、隣接セルとの距離が６μｍで十分であることを示している
。ＩＧＢＴの場合、最適な寸法はセルのジオメトリ及び遮断能力に応じて変化し
、通常は２ｋＶ定格より大きなデバイスでは２５μｍを上回る。

【００５３】クラスタＩＧＢＴ／サイリスタの性能は、ＤＭＯＳ−ＩＧＢＴのものよりも優
れている。

【００５４】更に、本発明を実施するデバイス構造は、米国特許第５，２９３，０５４号の
いて開示されているようなＥＳＴとは、２つの点において大きく異なっている。
第一に、オン状態で伝導性調節が行われる電荷制御Ｎエミッタ領域は、Ｐベース
及びＰウェル領域を分離する。これにより、このデバイスは、高ドープＮ^＋浮遊
エミッタ領域を使用する、前記シェカーらが報告したトレンチＥＳＴとも異なる
。上で述べたあらゆるＥＳＴにおいて、電流飽和は、制御ＭＯＳＦＥＴ飽和の結
果としてのみ達成される。しかしながら、制御ＭＯＳＦＥＴは通常、低電圧ＭＯ
ＳＦＥＴであり、結果として、Ｎ^＋浮遊エミッタの電位が制御ＭＯＳＦＥＴの絶
縁破壊電圧を超えて増加する時、このデバイスは機能しなくなる。クラスタＩＧ
ＢＴ／サイリスタでは、連続ＭＯＳチャネル飽和に加えて、セルフクランプ機能
が存在する。その結果、スイッチ条件下であっても、カソード領域の電位は設計
セルフクランプ電圧を上回らない。このクランプ電圧はＭＯＳＦＥＴ絶縁破壊電
圧よりも遥かに小さい。

【００５５】クラスタＩＧＢＴはＦｉＢＳとどのように異なるか。

【００５６】（ａ）上で説明したクラスタＩＧＢＴ／サイリスタデバイスとは異なり、Ｆｉ
ＢＳのデバイスセルは非対称である。

【００５７】（ｂ）カソードセルの一定の区域及び数に関して、ＦｉＢＳと比較すると、ク
ラスタＩＧＢＴ／サイリスタには２倍の数のＮ^＋カソード及び制御チャネルが存
在する。その結果、ＦｉＢＳと比較して、このデバイスが順方向降下性能におけ
る大幅な改善を示すことが予測される。

【００５８】（ｃ）ＦｉＢＳは３ゲート構造である。ＮＭＯＳゲートはＥＳＴと同様の方法
でターンオンを制御するのに使用され、ＰＭＯＳゲートはターンオフを制御する
のに使用される。第３のゲートは、クラスタＩＧＢＴと同じく、デバイスをター
ンオンする。ＰＭＯＳゲートでの電圧がスイッチ中の遮断を決定する。

【００５９】（ｄ）ＦｉＢＳの処理は、米国特許第５，２８６，９８１号において報告され
ているように、クラスタＩＧＢＴのものとは大きく異なる。

【００６０】（ｅ）「ＤＭＯＳＦｉＢＳ」は高ドープＮ^＋＋エミッタを使用する。これは
クラスタＩＧＢＴ／サイリスタには存在しない。

【００６１】（ｆ）飽和メカニズムは、ＩＧＢＴ／サイリスタのものと大きく異なっている
。つまり、ＦｉＢＳの場合、飽和はＰＭＯＳデバイスをオンにすることで達成さ
れる。説明したクラスタＩＧＢＴ／サイリスタの場合、電流飽和はセルフクラン
プによって達成される。つまり、Ｐベース／Ｎウェル接合部に逆バイアスが加え
られ、空乏領域がＰベースの下で増加し、Ｐウェルに接触する。到達した時、セ
ルの電位はクランプされ、Ｐウェル／Ｎドリフト接合部は電圧の任意の更なる増
加をサポートする。

【００６２】（ｇ）ＩＧＣＴ／ＦｉＢＳの製造にはエピタキシャル層が必要である。クラス
タＩＧＢＴは、Ｐウェル、Ｎウェル、及びＰベースの３重拡散を使用して形成で
きる。

【００６３】（ｈ）クラスタＩＧＢＴサイリスタは、ＣＭＯＳシーケンスの開始前にいくつ
かの拡散を追加し、ＣＭＯＳプロセスを使用して製造できる。ＦｉＢＳの製造プ
ロセスはこれとは異なる。結果として、デバイスのゲートパッド区域において、
ＣＭＯＳ又は類似物に基づいて、ゲート制御回路を統合することが可能となる。
現在の検出及びゲート保護回路をクラスタレベル及びデバイスレベルで統合する
ことも可能となる。更に、キャリア寿命の減少と共に、順方向降下を減らすため
にＮウェル濃度を増加させることができる。

【００６４】上で説明したクラスタカソードセルの構造は、バイポーラ／ＭＯＳ系統の他の
デバイスに応用することもできる。こうしたデバイスの例について次に説明する
。

【００６５】クラスタＥＳＴ図１の基本的なクラスタＩＧＢＴ／サイリスタ構造に深いＰ^＋分離を加えるこ
とで、このデバイスの動作をまったく異なるものにすることができる。この場合
、デバイスはクラスタＥＳＴのような動作をする。この例は、図１と同じで特徴
が１つ追加された図２の断面図に表示されている。そのため、以下の説明は、追
加された特徴とその動作上の影響とに限られる。

【００６６】図２に見られるように、独立したＰ^＋分離領域５０が図１のクラスタＩＧＢＴ
／サイリスタに追加されている。これは表面１８から拡散し、Ｎウェル２２を通
じてＰウェル内に延びている。この領域５０は共通カソードセル金属化部４０に
結合されている。その結果、Ｐウェル２０は浮遊ではなくなり、カソード電位と
なる。図１及び図１ａのデバイスと比較すると、図２のデバイスの順方向特性は
大きく異なる。これは、アノード／Ｎドリフト領域（１４／２４）に順方向バイ
アスが加えられ、ゲートＧ１、Ｇ２がオンとなっている時、ホールがデバイスに
注入されるためである。このホールは次にＰ^＋分離領域５０に向かって流れる。
Ｐウェル２０の抵抗に応じて、ホール電流の流れによって、Ｐウェル２０とＮウ
ェル２２との間の接合部２３がオンとなる。これが起こる時、Ｎウェル２２／Ｐ
ウェル２０／Ｎドリフト領域２４を含むＮＰＮトランジスタがオンとなり、結果
として、ＭＯＳ制御エミッタスイッチトサイリスタが形成される。

【００６７】この変形の結果、領域２２にあるセル間のＮウェルの濃度を増加させることが
可能となる。更に、他のＥＳＴ構造との比較において、前に説明したセルフクラ
ンプ機能により、クラスタＥＳＴでは制御ＭＯＳＦＥＴの機能停止は起こらない
。

【００６８】クラスタ絶縁ベースＥＳＴ（ＩＢＥＳＴ）クラスタＥＳＴの順方向特性はＰウェル２０の抵抗に応じて変化する。Ｐウェ
ルの抵抗が低い場合、サイリスタのターンオン電圧は高くなる。この制約を克服
するためには、図３に示す構成を有するデバイスを製造することができる。この
デバイスは図１のものと同じ構造だが、特徴が追加されている。以下の説明は、
追加された特徴とその動作上の影響とに限られる。

【００６９】図３のデバイスにおいて、Ｐ^＋分離領域５０が図２と同様に設けられる。これ
はＰウェル２０内のカソードセル３０のクラスタを分離する。しかしながら、分
離領域５０は図２のものとは異なる形で扱われる。Ｐウェル２０に達する領域５
０の拡散に関連して、Ｎ^＋領域５２が隣接する表面１８で拡散され、Ｎウェル２
２の隣接する表面部２２ａと領域５０自体との両方に交わる。これにより形成さ
れるＰ^＋／Ｎ^＋接合部は、非整流であり、上には金属化部５４が金属化部４０と
は分離した状態で重なり、浮遊オーム接点（ＦＯＣ）が形成される。このＦＯＣ
はＰ^＋領域５０をＮ^＋領域５２ｃを通じてＮウェル２２に結合させる。この浮遊
オーム接点は、デバイスの電極端子のいずれかと結合していないため、このデバ
イスは依然として３端子デバイスとなる。

【００７０】図３のデバイスの動作は以下のようになる。ゲートＧ１、Ｇ２がオンとなると
、電子がＮドリフト領域２４に流れ込む。ＦＯＣは電子からホールへのコンバー
タのように機能する。Ｐウェル２０は浮遊となっているため、Ｐウェルの電位は
増加し、Ｎウェル２２はＰウェル電位に拘束されているため、制御ＭＯＳＦＥＴ
での電位降下が増加する。結果として、電子流の流れが増加する。Ｎウェル／Ｐ
ウェル電位の増加に伴い、Ｐベース／Ｎウェル（３２／２２）での降下はセルフ
クランプが発生するまで増加する。

【００７１】トレンチゲートＭＯＳにおけるカソードセルクラスタを使用したＩＧＢＴ／サ
イリスタの実施は図４に表示されている。この図は分離領域の提供についても例
示している。

【００７２】図４において、図１のものと同じ又は同様の機能を有する層及び領域について
は、数字を「１００」増やした同じ参照番号で示している。

【００７３】図４のデバイス１１０は、Ｐ^＋基板１１２を使用した半導体ボディを備え、基
板１１２は共通アノード領域を提供し、この領域でアノード接点１１６が形成さ
れる。Ｎドリフト領域１２４はアノード領域の上に存在し、１２６において反対
側の表面１１８まで延びる。このデバイスは更にＰウェル１２０を備え、この中
には領域１２４から垂直方向に間隔を空け、１２６において表面まで延びる部分
からは横方向に間隔を空けて、Ｎウェル１２２が配置される。Ｐウェル１２０の
表面隣接部１２０ｂは、隣接する部分１２６及び１２２ａ間のチャネルを提供す
る。このチャネルの上にはゲート２が重なる。図４において、ゲート酸化物は黒
で表示されている。

【００７４】ここで、Ｐウェル２と呼ばれる領域の存在を無視すると、表示のようにＮウェ
ルはカソードセルのクラスタ１３０を含み、このセルは３つ表示されている。そ
れぞれのセルは同じ対称構造である。このセルは、それぞれのセルのゲート構造
と交差する単一のＰベース領域１３２に形成されている。左のセルを見ると、ゲ
ート構造は表面１２６からＮウェル領域１２２内に延びるトレンチを備える。

【００７５】ポリシリコンゲートであるゲート１は、トレンチ内に配置され、ゲート酸化物
１３８によって隣接するシリコン材料から分離される。表面に隣接して、Ｎ^＋領
域１３６ａ及び１３６ｂがＰ−ベース材料１３２内に形成される。領域１３２ａ
及び１３２ｂは、ＭＯＳＦＥＴの個々のチャネルを提供し、それぞれはゲートに
よって、ソース１３６ａ又は１３６ｂと、Ｎウェル１２２の部分１２２ａのドレ
ーンとを有する。図１と同じく、ゲート１はカソード／ソース接点金属化部１４
０からＮウェルへの伝導を制御する。図４において、カソード接点は、それぞれ
のソース領域１３６ａ、１３６ｂに延びる金属化部によって提供されるものであ
り、注意点として、表面１１８において、この接点はＮ^＋領域１３６ａ、１３６
ｂとＰベース１３４との間のＰＮ接合部を橋絡する。

【００７６】動作するデバイスにおいて、この接点金属化部は相互接続され、共通カソード
端子が形成され、すべてのゲート１ポリシリコンは金属化によって相互接続され
る（表示なし）。したがって、すべてのカソードセルはアノードに関して並列で
動作する。これまでに説明したこの構造の動作は、基本的に図１及び１ａに関し
て説明したとおりである。

【００７７】次にＰウェル２の提供を含めて考えると、これはＰベース領域１３４を通じて
Ｎウェル１２２内に延びるＰ^＋ドープ領域１５６である。これはカソード金属化
部１４０に接触され、結果として、セルフクランプが達成される分離区域が生じ
る。Ｐウェルのいずれかの側に位置するゲートは相互接続の必要がなく、代わり
に、別個に電気的に結合させることができる。

【００７８】別の変形例は破線で示されており、ここでは、Ｐウェル領域１２０内に入り込
み、これと結合する深い領域１５８としてＰウェル２が形成される。この場合、
領域１５８は図２の領域５０のような分離領域として機能し、このデバイスはＥ
ＳＴとなる。

【００７９】図５はアノードゲートデバイスを表示しており、ここではゲート１がオンの時
にゲート２はオフとなり、その逆にもなる。

【００８０】本発明は他のバイポーラ／ＭＯＳ構造に応用することも可能である。こうした
構造には、「準垂直」デバイス及び横方向デバイスと呼ばれるものが含まれる。
次にこうしたデバイスの特徴について図６乃至１１を参考にして説明する。こう
したデバイス構造の特徴で、これまでに説明したデバイスと基本的に同じである
ものについては、ここで繰り返さない。

【００８１】次に説明するすべてのデバイスは、接合部分離（ＪＩ）、誘電分離（ＤＩ）、
２重エピタキシ層誘電分離（ＤＥＬＤＩ）等の任意の技術において製造すること
ができる。すべてのデバイスは、好ましくは、ＲＥＳＵＲＦ（縮小表面フィール
ド）手法を利用し、横方向絶縁破壊電圧を達成する。すでに説明したデバイスと
同じく、クラスタカソードセル構造が利用される。クラスタの主な機能上の原則
は、ホールのバリアとして機能する、メインのＮウェルのような層を提供するこ
とである。これは説明するすべてのデバイスに該当する。

【００８２】図６はＮウェル２２２にカソードセルのクラスタ２３０を有するデバイスを示
している。この構造はトレンチゲートであり、主な特徴は図４のものと同じであ
り、Ｐウェル２領域は有しない。図６では、表面２１８へのＮドリフト領域２２
４の延長部２２１において、横方向アノード構造が上部表面２１８に提供される
。このアノード構造は、パンチスルーを防ぐために、領域２２６内に拡散された
Ｎバッファ領域２６２を備える。バッファ領域２６２内には、横方向アノードＰ ^＋領域２１４’が拡散され、ここにはアノード接点２１６’が形成される。この
デバイスは下部表面にアノード構造２１４、２１６を保持する。アノード２１６
及び２１６’は、共に結合させること、或いは分離させることが可能である。更
に、横方向アノードのみが提供されるように、下部表面のアノードを省略するこ
とも可能である。この場合、Ｐ^＋基板も省略することができる。

【００８３】トレンチとして例示されているゲート１は代わりに平面にすることができる。
平面として例示されているゲート２は代わりにトレンチにすることができる。カ
ソード（Ｃ）は２４０又はトレンチにおける平面金属化部とすることができる。

【００８４】このカソード構造では、隣接するＮ^＋ソース領域２３６ａ、２３６ｂの間にＰ ^＋領域２６４の提供が任意の追加として行われ、関連するカソード接点Ｃは、表
面に出現したＰ^＋及びＮ^＋領域の間の境界上に延びる。

【００８５】図６では更に、Ｎウェル２２２内の横方向ゾーン２８０に提供することが可能
な他の３種類の任意の特徴も例示している。これらは図６乃至６ｃに例示されて
いる。

【００８６】図６ａは、Ｎウェル２２２へのＰウェル２５６の追加を示しているが、これは
浅いためメイン構造のＰウェル２２０に接触しない。カソード接点Ｃは、好まし
くはＰ^＋拡散２５７を通じて、この追加ウェルに形成される。これにより、セル
フクランプを達成する分離エリアが提供される。図６ｂ及び６ｃの任意の特徴で
は、結果として、それぞれＥＳＴ及びＩＢＥＳＴデバイスが提供される。

【００８７】図６ｂは、下方に延びてメインのＰウェル２２０に接触し、図４で１５８で示
すような分離領域を提供する深いＰ^＋ウェル２５８を示している。図６ｃは、Ｐ
ウェル２２０に入り込み、これと接触するように延びるが、更に図３の実施例に
関して説明した浮遊オーム接点（ＦＯＣ）に適合する同様の深いＰ^＋ウェル２５
８’を示している。浅い表面隣接Ｎ^＋領域２５２は、領域２５８’との非整流接
合部を形成し、この領域及び接合部の上には金属化部２５４が重なる。

【００８８】図７は、図６のカソードセル構造の更なる変形例を示している。ここでＰ^＋領
域２６４は２６６において垂直に下方へ延び、分離セルフクランプ区域を提供す
るために、Ｎ⁻ウェル領域２２０に入る。この構造のその他の部分は図６と同じ
である。アノード１及びアノード２は、共に結合させること、或いは分離させる
ことが可能であり、ゲート１及びカソードは両方とも平面又はトレンチにするこ
とができる。

【００８９】図８は、図６のデバイスの更なる変形例を示している。この変形例では、図６
においてＰウェル２２０のチャネル領域２２０ｂを制御するゲート２は、Ｎドリ
フト領域２２４からＮウェル領域２２２への電子経路を提供する浮遊オーム接点
に置き換えられている。表面２２６に出現するＰ⁻ウェル２２０の部分２２０Ｂ
はＰ^＋となり、Ｎウェル２２２の接触部分２２２ａはＮ^＋となり、金属化接点２
５Ａはこの２つを橋絡する。Ｎ^＋領域２２２ａはクラスタセル構造から横方向に
離れている。図６を参考に説明した選択可能なその他の変形例も図８に応用する
ことができる。図８のデバイスはＰ^＋基板上に配置できるが、その必要性はない
。

【００９０】図９は、図１のデバイスの横方向バージョンを示している。表示のように、図
９の構造は、基本的に半導体ボディ３１０の上部表面３１８に隣接して定められ
ている。このボディは最低部にＰ領域３２０を有する。Ｐ領域３２０の上では、
Ｎ領域が最初に形成され、この中で上部表面３１８からその後のプロセス動作が
実行される。横方向のシーケンスにおいて、このデバイスは拡散Ｐ^＋アノード領
域３１４を有し、ここにアノード接点３１６が形成される。このＰ^＋領域自体は
、最初のＮ領域内に拡散された更に広範なＮバッファ領域３２０内に拡散されて
存在し、最初のＮ領域は横方向に離れた２つの部分に区分されている。第１はＮ
ドリフト領域３２２であり、第２はＮドリフト領域３２４である。ドリフト領域
３２４は内部に形成されたアノード構造を有するが、領域３２２は内部に形成さ
れたカソード構造３３０を有する。これら２つの領域は分離されているが、ＭＯ
ＳＦＥＴによって制御可能な状態で結合することができる。

【００９１】領域３２２と３２４との間では、Ｐ^＋分離領域３５８が拡散され、これは下に
あるＰ領域３２０まで延びて入り込んでいる。領域３５８は２つのドリフト領域
を分離する。これらの間の電子の流れは、ゲート酸化物３４２上に形成されたゲ
ートであるゲート２を有するＭＯＳＦＥＴによって制御される。ゲート２は、表
面３１８において、領域３２２及び３２４の両方の上で延び、領域３５８の上で
も延びる。Ｎインプラント３５９はゲート２の下に提供され、Ｐ^＋領域を通じて
延び、Ｎドリフト領域の隣接部分に入る。Ｎインプラントは、ゲート２の下のチ
ャネルにおいて多数キャリア濃度を減少させ、これによりＭＯＳＦＥＴトランジ
スタをオンにするために必要な閾値電圧を低下させる。

【００９２】次にＮドリフト領域３２２に形成されたクラスタカソードセル構造３３０につ
いて説明する。Ｐベース領域３３２を有し、制御可能な状態でＮドリフト領域３
２２と結合させることができるカソードセルがこの中で形成される点において、
これは図４を参考にしてすでに説明したものと同様である。クラスタ３３０のそ
れぞれのセルはトレンチゲートであるゲート１を備え、これはＮ^＋ソース領域３
３６ａ、３３６ｂとＮドリフト領域３２２との間の導通を制御する。このトレン
チゲートは、チャネル３３４ａ、３３４ｂが存在するベース領域３２２を通じて
延び、それぞれのＭＯＳＦＥＴチャネルのドレーン３２２ａを提供するＮドリフ
ト領域３２２に入る。ソース（カソード）接点Ｃは、領域３３６ａ、３３６ｂに
作成される（表面３１４に出現するＮ^＋領域とＰベース領域３３２との間の接合
部を橋絡するそれぞれの接点のための金属化部）。

【００９３】実際には、カソード接点Ｃは、ポリシリコントレンチゲートであるゲート１と
して相互接続され、カソードセルはアノードに関して並列で動作するようになる
。ゲート２は、ゲート１と結合させること、或いは別個に結合させることが可能
である。ゲート１は平面の形態及びトレンチにおいて実施可能である。カソード
Ｃは、平面の代わりとして、トレンチにすることができる。Ｎドリフト領域３２
４は、Ｎドリフト領域３２２とは異なる厚さにすること、或いは異なるドープ処
理を施すことが可能である。領域３２４は、ＲＥＳＵＲＦを使用して、絶縁破壊
電圧をサポートするために使用される。図９のデバイスは、優れたオン状態特性
と、高い区域効率とを示す。

【００９４】図１０は、図９の横方向デバイスの変形例を示している。アノードドリフト領
域３２４は、ゲート２と協働して表面に形成される浮遊オーム接点を有する。Ｆ
ＯＣのＰ＋、Ｎ＋領域３４３、３４５は、浅いＰウェル３４１内に形成され、通
常通り、浮遊接点金属化部３５４によって短絡される。Ｎ^＋領域３４５は、Ｎイ
ンプラント３５９に向けて配置され、ゲート２は領域３４５上で延びることに留
意されたい。これにより、ＭＯＳＦＥＴチャネルへの電子の注入が促進され、そ
の結果、オン状態の抵抗が減少する。

【００９５】図１０は、図６において２６４で示したものに対応する更なる任意の変形例も
示している。隣接するカソードセルの隣接するＮ^＋領域は、Ｐ^＋領域３６４によ
って結合され、共通のカソード接点により結合される。この結果、より多くの導
電チャネルが生じ、したがってデバイスを通じた高い電流の流れが生じる。

【００９６】図１１は、図８のデバイスの別の変形例を示している。これは前のパラグラフ
において述べたカソード構造に対する任意の変形例であるが、更に重要なことに
は、前に説明したようにトレンチ形態で実現されるゲート２を示している。この
ゲートはＰ領域３２０内に延び、ゲートに隣接する領域３２０ｃ内には強化モー
ドチャネルが形成されてＮドリフト領域３２４及び３２２がソース及びドレイン
をそれぞれ提供する。

【図面の簡単な説明】

【図１】平面ゲート技術を使用した本発明のＩＧＢＴ／サイリスタデバイスの構造を示
す簡略断面図である。

【図１ａ】図１のデバイスの等価回路を示す図である。

【図２】ＥＳＴデバイスを提供するための図１の構造の一変形例を示す図である。

【図３】絶縁ベースＥＳＴデバイスを提供するための図１の構造の別の変形例を示す図
である。

【図４】更なる変形によりトレンチゲート技術において実現されたＩＧＢＴ／サイリス
タデバイスを示す図である。

【図５】二重ゲートトレンチＩＧＢＴ／サイリスタデバイスを示す図である。

【図６】図４のデバイスの横方向及び／又は準垂直バージョンを示す図であり、図６ａ
乃至６ｃは図６の構造の任意の変形例を示す図である。

【図７】図６のデバイス構造の更なる変形例を示す図である。

【図８】浮遊オーム接点によるゲート２の置き換えを示した図６、６ａ乃至６ｃ、及び
図７の構造の更なる変形例を示す図である。

【図９】Ｐ−分離領域を含むことによる図６のデバイスの横方向バージョンを示す図で
ある。

【図１０】ゲート２に関連する浮遊オーム接点による図９の構造の変形例を示す図である
。

【図１１】ゲート２のトレンチゲートによる図６のデバイスの横方向バージョンを示す図
である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６５３Ｈ０１Ｌ 29/74 Ｙ６５５Ｇ６５６ 29/78 ６５８Ａ３０１Ｗ (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷＦターム(参考） 5F005 AA01 AA02 AA03 AC01 AE09 AF01 AF02 AH01 5F140 AA29 AB04 AB07 AC22 AC24 BA01 BB04 BB13 BC05 BC06 BF01 BF04 BF43 BH30 CB08 【要約の続き】Ｔチャネルを形成し得るように第２のウェル領域（２０）上に配置された第２のゲートとを備える半導体デバイスが開示される。

Claims

【特許請求の範囲】

【請求項１】少なくとも１つの第２の導電型のエミッタ領域を内部に配置
した第１の導電型のベース領域を有する少なくとも１つのセルと、第２の導電型の第１のウェル領域と、第１の導電型の第２のウェル領域と、第２の導電型のドリフト領域と、第１の導電型のコレクタ領域と、コレクタ接点と、を備え、各セルが第１のウェル領域内に配置され、第１のウェル領域が第２のウェル領
域内に配置される半導体デバイスであって、更に、エミッタ領域と第１のウェル領域との間にＭＯＳＦＥＴチャネルを形成し得る
ようにベース領域上に配置された第１のゲートと、第１のウェル領域とドリフト領域との間にＭＯＳＦＥＴチャネルを形成し得る
ように第２のウェル領域上に配置された第２のゲートと、を備え、前記デバイスの動作中にベース領域と第１のウェル領域との間の接合部の空乏
領域が第１のウェル領域と第２のウェル領域との間の接合部まで延び得るように
構成され、これにより、第１のウェル領域の電位がコレクタ接点の電位の増加か
らほぼ分離され、ベース領域と第２のウェル領域との間にＭＯＳＦＥＴチャネル
を形成する必要なくオフにし得るようにした半導体デバイス。
【請求項２】第１のウェル領域内に複数のベース領域が配置され、各ベー
ス領域がその内部に配置された少なくとも１つのエミッタを有する請求項１に記
載のデバイス。
【請求項３】セル又は複数のセルが、第１のウェル領域を通って延びる垂
直軸線に対してほぼ対称である請求項１又は請求項２に記載のデバイス。
【請求項４】第１のウェル領域と第２のウェル領域とドリフト領域とコレ
クタ領域とを備えるサイリスタを主に通じてオン状態の伝導が進む請求項１乃至
３のいずれかに記載の絶縁ゲートバイポーラトランジスタ型デバイス。
【請求項５】第２のウェル領域と接触すると共にベース領域及びエミッタ
領域と直接電気的に接触する第１の導電型の高ドープ分離領域を更に備える請求
項１乃至３のいずれかに記載のエミッタスイッチトサイリスタ型デバイス。
【請求項６】第２のウェル領域と接触する第１の導電型の高ドープ絶縁領
域を更に備え、前記絶縁領域が、第１のウェル領域との直接的な電気接触を提供
すべく該絶縁領域上に形成された浮遊オーム接点を有する請求項１乃至３のいず
れかに記載の絶縁ベースエミッタスイッチトサイリスタ型デバイス。